JP2011192172A - フロアプランデータ生成装置及び方法 - Google Patents
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Abstract
【解決手段】CPU1は、設計対象の回路を構成するセルのうち、所定のサイズより大きいセルサイズを有するセルのみの回路情報をゲートレベルで記述した簡易ネットリスト43と、所定のサイズより大きいセルサイズを有するセルのみの仕様データを含むセルリスト44とを用いてフロアプランを行い、仮フロアプランデータ47を生成する。CPU1は、ユーザによって回路全体のフロアプランが行われるときに、回路を構成するセルの仕様データである全体ライブラリ42と、回路を構成するセルの回路情報をゲートレベルで記述した全体ネットリスト45と、仮フロアプランデータ47と、簡易ネットリスト43を全体ネットリスト45に整合させるためのセルリスト44とを出力する。
【選択図】図1
Description
(a)上記回路全体の回路情報をレジスタトランスファレベルで記述したRTL(Register Transfer Level)記述データと、(b)上記第1のセルの仕様データ及び上記第2のセルの仕様データを含む図形データである全体ライブラリと、(c)上記第1のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、(d)上記第1のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記制御手段は、
上記セルリストを図形データである簡易ライブラリに変換し、
上記簡易ライブラリと上記簡易ネットリストとを用いて上記第1のセルの配置情報を含む仮フロアプランデータを生成し、
上記仮フロアプランデータの生成後に、上記RTL記述データを、上記第1及び第2のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成し、
上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成し、
上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力することを特徴とする。
上記フロアプランデータ生成装置は、(a)上記回路全体の回路情報をレジスタトランスファレベルで記述したRTL(Register Transfer Level)記述データと、(b)上記第1のセルの仕様データ及び上記第2のセルの仕様データを含む図形データである全体ライブラリと、(c)上記第1のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、(d)上記第1のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記フロアプランデータ生成方法は、
上記制御手段が、上記セルリストを図形データである簡易ライブラリに変換するステップと、
上記制御手段が、上記簡易ライブラリと上記簡易ネットリストとを用いて上記第1のセルの配置情報を含む仮フロアプランデータを生成するステップと、
上記制御手段が、上記仮フロアプランデータの生成後に、上記RTL記述データを、上記第1及び第2のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成するステップと、
上記制御手段が、上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成するステップと、
上記制御手段が、上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力するステップとを含むことを特徴とする。
2…ROM、
3…RAM、
4…ハードディスクドライブ、
5…ディスプレイ、
6…マウス、
7…キーボード、
10…パーソナルコンピュータ、
41…RTL記述データ、
42…全体ライブラリ、
43…簡易ネットリスト、
44…セルリスト、
45…全体ネットリスト、
46…マッチングリスト、
47…仮フロアプランデータ。
Claims (4)
- 所定のサイズより大きいセルサイズを有する第1のセルと、上記サイズ以下のセルサイズを有する第2のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置において、
(a)上記回路全体の回路情報をレジスタトランスファレベルで記述したRTL(Register Transfer Level)記述データと、(b)上記第1のセルの仕様データ及び上記第2のセルの仕様データを含む図形データである全体ライブラリと、(c)上記第1のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、(d)上記第1のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記制御手段は、
上記セルリストを図形データである簡易ライブラリに変換し、
上記簡易ライブラリと上記簡易ネットリストとを用いて上記第1のセルの配置情報を含む仮フロアプランデータを生成し、
上記仮フロアプランデータの生成後に、上記RTL記述データを、上記第1及び第2のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成し、
上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成し、
上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力することを特徴とするフロアプランデータ生成装置。 - 上記セルリストは、エクセル(登録商標)形式の表データであることを特徴とする請求項1記載のフロアプランデータ生成装置。
- 所定のサイズより大きいセルサイズを有する第1のセルと、上記サイズ以下のセルサイズを有する第2のセルとを含む設計対象の回路のフロアプランに用いるフロアプランデータを生成して出力する制御手段を備えたフロアプランデータ生成装置のためのフロアプランデータ生成方法において、
上記フロアプランデータ生成装置は、(a)上記回路全体の回路情報をレジスタトランスファレベルで記述したRTL(Register Transfer Level)記述データと、(b)上記第1のセルの仕様データ及び上記第2のセルの仕様データを含む図形データである全体ライブラリと、(c)上記第1のセルのみの回路情報をゲートレベルで記述した簡易ネットリストと、(d)上記第1のセルのみの仕様データを含むセルリストとを予め格納する記憶手段を備え、
上記フロアプランデータ生成方法は、
上記制御手段が、上記セルリストを図形データである簡易ライブラリに変換するステップと、
上記制御手段が、上記簡易ライブラリと上記簡易ネットリストとを用いて上記第1のセルの配置情報を含む仮フロアプランデータを生成するステップと、
上記制御手段が、上記仮フロアプランデータの生成後に、上記RTL記述データを、上記第1及び第2のセルの回路情報をゲートレベルで記述した全体ネットリストに論理合成するステップと、
上記制御手段が、上記全体ネットリストと上記簡易ネットリストとに基づいて、上記簡易ネットリストを上記全体ネットリストに整合させるためのマッチングリストを生成するステップと、
上記制御手段が、上記全体ライブラリと、上記全体ネットリストと、上記マッチングリストと、上記仮フロアプランデータとを、上記フロアプランデータとして出力するステップとを含むことを特徴とするフロアプランデータ生成方法。 - 上記セルリストは、エクセル(登録商標)形式の表データであることを特徴とする請求項3記載のフロアプランデータ生成方法。
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KR20150103161A (ko) * | 2012-12-31 | 2015-09-09 | 시놉시스, 인크. | 네트리스트 추상화 |
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KR102038736B1 (ko) | 2012-12-31 | 2019-10-30 | 시놉시스, 인크. | 네트리스트 추상화 |
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