JP2011181859A - Semiconductor device and method for manufacturing the same - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Abstract

<P>PROBLEM TO BE SOLVED: To reduce electrical interference in wirings of a semiconductor device. <P>SOLUTION: Wrings used as current paths connecting connection pads 12 to solder terminals 23 in the semiconductor device 1A are configured by combining lower layer wirings 17 formed on a base insulating film 14 for covering the semiconductor substrate 11 and upper layer wirings 21 formed on a film material 19 for covering the base insulating film 14. In addition, the upper layer wirings 21 are formed to be longer than the lower layer wirings 17 so that the proportion of the upper layer wirings 21, which are arranged at positions comparatively spaced from the semiconductor substrate 11 and are more hardly electrically interfered with the semiconductor substrate 11 than the lower layer wirings 17, is larger. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

ＩＣチップのパッケージ方法として、いわゆるＷＬＰ（Wafer Level Package）法がある。ＷＬＰ法はウエハ状態でウエハに封止膜や配線の形成を行った後、そのウエハをチップサイズに切り出して個片化した半導体装置を製造する方法である。これにより、内蔵するＩＣチップとほぼ同じサイズの小型パッケージを製造することができる。   As a method for packaging an IC chip, there is a so-called WLP (Wafer Level Package) method. The WLP method is a method of manufacturing a semiconductor device in which a sealing film or wiring is formed on a wafer in a wafer state, and then the wafer is cut into chips and separated into individual pieces. This makes it possible to manufacture a small package having almost the same size as the built-in IC chip.

例えば、小型の半導体パッケージである半導体装置において、電気素子が形成されたＩＣチップの上面には、パッシベーション膜を介して膜厚４μｍ〜６μｍ程度の絶縁性樹脂膜が形成されている。絶縁性樹脂膜上にはコンタクトホールを通じて電気素子のパッド電極に一端が接続された配線が形成されており、その配線の他端は半導体装置の外部端子に接続されている（例えば、特許文献１参照。）。   For example, in a semiconductor device which is a small semiconductor package, an insulating resin film having a film thickness of about 4 μm to 6 μm is formed on the upper surface of an IC chip on which an electric element is formed via a passivation film. A wiring having one end connected to the pad electrode of the electric element through a contact hole is formed on the insulating resin film, and the other end of the wiring is connected to an external terminal of the semiconductor device (for example, Patent Document 1). reference.).

特許第３８７１６０９号公報Japanese Patent No. 3871609

しかしながら、上記特許文献１の場合、半導体チップ上に例えばインダクタ素子のような高周波（ＲＦ）電気素子や配線が配置されると、電気素子や配線と半導体チップとの間の距離が短いために相互に電気的に干渉されやすいといった問題があった。   However, in the case of Patent Document 1, when a high frequency (RF) electrical element such as an inductor element or a wiring is disposed on a semiconductor chip, the distance between the electrical element or the wiring and the semiconductor chip is short. There is a problem that it is easy to be electrically interfered with.

本発明の課題は、電気的干渉を低減した半導体装置を提供することである。   An object of the present invention is to provide a semiconductor device with reduced electrical interference.

以上の課題を解決するため、本発明の一の態様は、半導体装置であって、
半導体基板の表面に複数の接続端子が形成された半導体デバイスウエハと、
前記複数の接続端子にそれぞれの一端が接続された複数の下層配線と、
前記複数の下層配線よりも上方に位置し、それぞれ対応する前記下層配線より長い複数の上層配線と、
前記複数の上層配線の下方に位置する、基材を含有した樹脂のフィルム材と、
前記複数の上層配線にそれぞれ接続された複数の半田端子と、
を備えることを特徴としている。
前記フィルム材は、ガラス繊維からなる布、シリカフィラー、アラミド繊維のいずれかの基材を含有した、エポキシ系樹脂或いはポリイミド系樹脂であることが好ましい。
前記フィルム材上にインダクタ素子を備えてもよい。
前記フィルム材は、少なくとも１０μｍの膜厚を有することが好ましく、より好ましくは３０μｍ以上の膜厚が好ましい。
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有することが好ましい。
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことが好ましい。
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることが好ましい。 In order to solve the above problems, one embodiment of the present invention is a semiconductor device,
A semiconductor device wafer having a plurality of connection terminals formed on the surface of the semiconductor substrate;
A plurality of lower-layer wirings each having one end connected to the plurality of connection terminals;
A plurality of upper layer wirings positioned above the plurality of lower layer wirings and longer than the corresponding lower layer wirings;
A resin film material containing a base material, located below the plurality of upper layer wirings,
A plurality of solder terminals respectively connected to the plurality of upper layer wirings;
It is characterized by having.
The film material is preferably an epoxy resin or a polyimide resin containing a substrate made of glass fiber, silica filler, or aramid fiber.
An inductor element may be provided on the film material.
The film material preferably has a film thickness of at least 10 μm, more preferably a film thickness of 30 μm or more.
The upper layer wiring preferably includes a contact portion in a via hole formed in the film material and a land portion on the film material.
It is preferable that the connection terminal, the land portion of the upper layer wiring connected to the connection terminal via the lower layer wiring, and the solder terminal connected to the upper layer wiring do not overlap in plan view.
It is preferable that a protective insulating film is provided around a connection region between the upper layer wiring and the solder terminal.

また、本発明の他の態様は、半導体装置の製造方法であって、
半導体基板及び前記半導体基板の一方の面に形成された複数の接続端子を備えた基板の前記接続端子に下層配線が接続された半導体装置の製造方法において、
前記基板の一方の面側に、基材を含有した樹脂のフィルム材を貼付するフィルム材貼付工程と、
前記下層配線の上方に対応する前記フィルム材に、前記下層配線を露出させるビアホールを形成するビアホール形成工程と、
前記ビアホールを介して前記下層配線と接続し、接続された前記下層配線より長い上層配線を前記フィルム材上に形成する上層配線形成工程と、
前記上層配線上に形成された半田端子を形成する半田端子形成工程と、
を備えることを特徴としている。
前記フィルム材貼付工程は、前記基板の周囲を囲うフレームに前記フィルム材を貼付する工程を含むことが好ましい。
前記フィルム材貼付工程の前に、前記半導体基板の裏面を研削して、その厚みを薄くする基板薄型化工程を備えてもよい。
前記上層配線形成工程は、前記ビアホール内と前記フィルム材上にメッキを施す工程を含み、前記フィルム材上の前記メッキ部分をパターニングすることにより、前記上層配線を形成してもよい。
前記フィルム材には、前記フィルム材貼付工程の前に、メッキ用金属膜が形成されていてもよい。
前記フィルム材上にインダクタ素子を形成するインダクタ形成工程を備えていてもよい。
前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有していることが好ましい。
前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことが好ましい。
前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることが好ましい。 Another aspect of the present invention is a method of manufacturing a semiconductor device,
In a method of manufacturing a semiconductor device in which a lower layer wiring is connected to the connection terminal of a semiconductor substrate and a substrate having a plurality of connection terminals formed on one surface of the semiconductor substrate.
A film material pasting step of pasting a resin film material containing a base material on one surface side of the substrate;
A via hole forming step for forming a via hole exposing the lower layer wiring on the film material corresponding to the upper side of the lower layer wiring;
An upper layer wiring forming step of connecting the lower layer wiring via the via hole and forming an upper layer wiring longer than the connected lower layer wiring on the film material,
A solder terminal forming step of forming a solder terminal formed on the upper layer wiring;
It is characterized by having.
The film material pasting step preferably includes a step of pasting the film material on a frame surrounding the periphery of the substrate.
Prior to the film material pasting step, a substrate thinning step of grinding the back surface of the semiconductor substrate to reduce its thickness may be provided.
The upper layer wiring forming step may include a step of plating the via hole and the film material, and the upper layer wiring may be formed by patterning the plated portion on the film material.
A metal film for plating may be formed on the film material before the film material attaching step.
An inductor forming step of forming an inductor element on the film material may be provided.
The upper layer wiring preferably includes a contact portion in a via hole formed in the film material and a land portion on the film material.
It is preferable that the connection terminal, the land portion of the upper layer wiring connected to the connection terminal via the lower layer wiring, and the solder terminal connected to the upper layer wiring do not overlap in plan view.
It is preferable that a protective insulating film is provided around a connection region between the upper layer wiring and the solder terminal.

本発明によれば、半導体装置における電気的干渉を低減することができる。   According to the present invention, electrical interference in a semiconductor device can be reduced.

本発明の実施形態１に係る半導体装置を示し、配線を視認可能に図示した平面図である。It is the top view which showed the semiconductor device which concerns on Embodiment 1 of this invention, and showed wiring so that visual recognition was possible. 図１のII−II線における断面図である。It is sectional drawing in the II-II line of FIG. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図７の矢印VIII方向からの矢視図である。It is an arrow view from the arrow VIII direction of FIG. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を示す説明図である。FIG. 6 is an explanatory diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。It is sectional drawing which is a modification of a semiconductor device, Comprising: A semiconductor device without a diffusion suppression layer. 半導体装置の変形例を示す平面図である。It is a top view which shows the modification of a semiconductor device. 図１７のXVIII−XVIII線における断面図である。It is sectional drawing in the XVIII-XVIII line of FIG. 半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。It is sectional drawing which is a modification of a semiconductor device, Comprising: A semiconductor device without a diffusion suppression layer. 半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of a semiconductor device. 半導体装置の変形例であって、拡散抑制層がない半導体装置を示す断面図である。It is sectional drawing which is a modification of a semiconductor device, Comprising: A semiconductor device without a diffusion suppression layer. 本発明の実施形態２に係る半導体装置を示す平面図である。It is a top view which shows the semiconductor device which concerns on Embodiment 2 of this invention. 図２２のXXIII−XXIII線における断面図である。It is sectional drawing in the XXIII-XXIII line of FIG. 図２２のXXIV−XXIV線における断面図である。It is sectional drawing in the XXIV-XXIV line | wire of FIG.

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。   Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.

（実施形態１）
図１は、本発明の実施形態１に係る半導体装置１Ａを示す平面図であり、配線（１７、２１）を視認可能に図示した説明図である。図２は、図１のII−II線における断面図である。
半導体装置１Ａは、図１、図２に示すように、基板１５の表面に下層配線１７、上層配線２１、半田端子２３等を形成してなる。
基板１５は、図２に示すように、半導体デバイスウェハ１０に下地絶縁膜１４が積層されてなる。
半導体デバイスウェハ１０は、図２に示すように、シリコン等からなる半導体基板１１と、金属等の導電性材料からなる複数の接続パッド（接続端子）１２と、酸化シリコン等の絶縁性材料からなるパッシベーション膜１３等を備えている。 (Embodiment 1)
FIG. 1 is a plan view showing a semiconductor device 1A according to Embodiment 1 of the present invention, and is an explanatory view showing wirings (17, 21) so as to be visible. 2 is a cross-sectional view taken along line II-II in FIG.
As shown in FIGS. 1 and 2, the semiconductor device 1 </ b> A is formed by forming a lower layer wiring 17, an upper layer wiring 21, a solder terminal 23, and the like on the surface of the substrate 15.
As shown in FIG. 2, the substrate 15 is formed by laminating a base insulating film 14 on a semiconductor device wafer 10.
As shown in FIG. 2, the semiconductor device wafer 10 is made of a semiconductor substrate 11 made of silicon or the like, a plurality of connection pads (connection terminals) 12 made of a conductive material such as metal, and an insulating material such as silicon oxide. A passivation film 13 and the like are provided.

半導体基板１１の内部や表面には、トランジスタ等の電器素子や配線等が形成されている。接続パッド１２は半導体基板１１上の配線と接続されている。パッシベーション膜１３は半導体基板１１の表面に形成され、電気素子や配線等を被覆する。また、パッシベーション膜１３には、接続パッド１２を露出させる開口１３ａが設けられている。図２に示すように、開口１３ａは接続パッド１２よりも小さい。   Electric elements such as transistors, wirings, and the like are formed inside and on the surface of the semiconductor substrate 11. The connection pad 12 is connected to the wiring on the semiconductor substrate 11. The passivation film 13 is formed on the surface of the semiconductor substrate 11 and covers electrical elements, wirings, and the like. The passivation film 13 is provided with an opening 13a for exposing the connection pad 12. As shown in FIG. 2, the opening 13 a is smaller than the connection pad 12.

パッシベーション膜１３の表面には、エポキシ系樹脂やポリイミド系樹脂等からなる下地絶縁膜１４が形成されている。下地絶縁膜１４には、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等を用いることができる。
下地絶縁膜１４には、接続パッド１２を露出させる開口１４ａが設けられている。開口１４ａは例えばレーザにより形成することができる。図２に示すように、下地絶縁膜１４の開口１４ａはパッシベーション膜１３の開口１３ａよりも小さく、開口１４ａの外周部で接続パッド１２と下地絶縁膜１４とが密着している。 On the surface of the passivation film 13, a base insulating film 14 made of epoxy resin, polyimide resin or the like is formed. For the base insulating film 14, a high-functional plastic material such as polyimide (PI) or polybenzoxazole (PBO), a plastic material such as epoxy, phenol, or silicon, or a composite material thereof can be used.
The base insulating film 14 is provided with an opening 14 a that exposes the connection pad 12. The opening 14a can be formed by a laser, for example. As shown in FIG. 2, the opening 14a in the base insulating film 14 is smaller than the opening 13a in the passivation film 13, and the connection pad 12 and the base insulating film 14 are in close contact with each other at the outer periphery of the opening 14a.

下層配線２７は、電解めっき用シード層１６及び主層１７を有している。
電解めっき用シード層１６は、銅等の金属を含み、下地絶縁膜１４の表面の一部及び開口１４ａから露出した接続パッド１２の上部に形成されている。電解めっき用シード層１６は、２００ｎｍ〜２０００ｎｍの厚さが好ましい。電解めっき用シード層１６の一端部は、開口１３ａと開口１４ａを通じて接続パッド１２に接続されている。
電解めっき用シード層１６の表面には銅等の導電性材料からなる主層１７が形成されている。主層１７は１μｍ〜１０μｍの厚さが好ましい。下層配線２７の一端部２７ａは、接続パッド１２上に位置し、接続パッド１２に接続されている。 The lower layer wiring 27 has an electroplating seed layer 16 and a main layer 17.
The seed layer 16 for electrolytic plating contains a metal such as copper, and is formed on a part of the surface of the base insulating film 14 and the upper part of the connection pad 12 exposed from the opening 14a. The electroplating seed layer 16 preferably has a thickness of 200 nm to 2000 nm. One end of the electroplating seed layer 16 is connected to the connection pad 12 through the opening 13a and the opening 14a.
A main layer 17 made of a conductive material such as copper is formed on the surface of the electroplating seed layer 16. The main layer 17 preferably has a thickness of 1 μm to 10 μm. One end portion 27 a of the lower layer wiring 27 is located on the connection pad 12 and connected to the connection pad 12.

下層配線２７及び下地絶縁膜１４の表面には、接着剤層１８を介してフィルム材１９が設けられている。
接着剤層１８は、例えば、エポキシ系の材料からなる接着剤が硬化してなり、フィルム材１９を半導体デバイスウェハ１０（基板１５）に接着している。
フィルム材１９は、例えば、ガラス繊維からなる布、シリカフィラー、アラミド繊維等のいずれかの低膨張率の基材を含有した、エポキシ系樹脂或いはポリイミド系樹脂のフィルム材である。フィルム材１９は、１０μｍより厚く、例えば３０μｍ〜５０μｍの厚さを有している。
また、フィルム材１９の熱膨張率は、例えば６［ｐｐｍ／℃］であり、半導体基板１１を構成するシリコンの熱膨張率に近似した或いは同じ値を有している。フィルム材１９の熱膨張率は、含有する低熱膨張率の添加材であるガラス繊維の割合等を調整することによって所望する値に調整されている。
このフィルム材１９と接着剤層１８には、下層配線２７を露出させるビアホール２０ａが形成されている。 A film material 19 is provided on the surface of the lower layer wiring 27 and the base insulating film 14 with an adhesive layer 18 interposed therebetween.
The adhesive layer 18 is formed, for example, by curing an adhesive made of an epoxy material, and adheres the film material 19 to the semiconductor device wafer 10 (substrate 15).
The film material 19 is, for example, an epoxy resin or polyimide resin film material containing a low-expansion base material such as glass fiber cloth, silica filler, or aramid fiber. The film material 19 is thicker than 10 μm, and has a thickness of 30 μm to 50 μm, for example.
Further, the thermal expansion coefficient of the film material 19 is, for example, 6 [ppm / ° C.], which is similar to or has the same value as the thermal expansion coefficient of silicon constituting the semiconductor substrate 11. The thermal expansion coefficient of the film material 19 is adjusted to a desired value by adjusting the ratio of the glass fiber that is an additive having a low thermal expansion coefficient.
The film material 19 and the adhesive layer 18 are formed with via holes 20 a that expose the lower layer wiring 27.

下層配線２７の一端部２７ａとは反対側の他端部２７ｂの上面に、ビアホール２０ａが位置しており、そのビアホール２０ａ内に銅等の導電性材料からなる上層配線２１のコンタクト部２０が形成されている。コンタクト部２０の下端は下層配線２７に接続されている。
フィルム材１９の表面の一部には、コンタクト部２０の上端に一端部２１ａが接続された上層配線２１のランド部が形成されている。この上層配線２１のランド部は、銅等の導電性材料からなり、コンタクト部２０と一体に形成されている。なお、フィルム材１９上の上層配線２１の厚みは、例えば、１０μｍ〜２５μｍであり、好ましくは１０μｍ〜１５μｍである。
上層配線２１は、当該上層配線２１に接続される下層配線２７よりも長いことが好ましく、図１に示すように、半導体装置１Ａにおいて、上層配線２１は対応する下層配線２７より長く形成されている。つまり、接続パッド１２と半田端子２３を繋ぐ電流経路において、上層配線２１の方が下層配線２７より長い経路を占めるようになっている。上層配線２１が下層配線２７より長い経路を占めることによって、半導体基板１１から比較的離間した位置に配される電流経路の割合をより高くすることができる。
なお、各上層配線２１がフィルム材１９上を引き回される配線形状は、対応する電流経路の両端となる各接続パッド１２と各半田端子２３の配置に応じて異なる。同様に下層配線２７の配線形状も、対応する各接続パッド１２と各半田端子２３の配置に応じて異なってもよい。 A via hole 20a is located on the upper surface of the other end portion 27b opposite to the one end portion 27a of the lower layer wiring 27, and the contact portion 20 of the upper layer wiring 21 made of a conductive material such as copper is formed in the via hole 20a. Has been. The lower end of the contact portion 20 is connected to the lower layer wiring 27.
A part of the surface of the film material 19 is formed with a land portion of the upper layer wiring 21 having one end portion 21 a connected to the upper end of the contact portion 20. The land portion of the upper layer wiring 21 is made of a conductive material such as copper and is formed integrally with the contact portion 20. In addition, the thickness of the upper layer wiring 21 on the film material 19 is 10 micrometers-25 micrometers, for example, Preferably they are 10 micrometers-15 micrometers.
The upper layer wiring 21 is preferably longer than the lower layer wiring 27 connected to the upper layer wiring 21, and the upper layer wiring 21 is formed longer than the corresponding lower layer wiring 27 in the semiconductor device 1A as shown in FIG. . That is, in the current path connecting the connection pad 12 and the solder terminal 23, the upper layer wiring 21 occupies a longer path than the lower layer wiring 27. Since the upper layer wiring 21 occupies a longer path than the lower layer wiring 27, the ratio of the current path disposed at a position relatively separated from the semiconductor substrate 11 can be further increased.
Note that the wiring shape in which each upper layer wiring 21 is routed on the film material 19 differs depending on the arrangement of each connection pad 12 and each solder terminal 23 which are both ends of the corresponding current path. Similarly, the wiring shape of the lower layer wiring 27 may be different depending on the arrangement of the corresponding connection pads 12 and the solder terminals 23.

フィルム材１９上には、上層配線２１を覆うとともに、上層配線２１の他端部２１ｂを露出させる開口９ａを有する保護絶縁膜９が形成されている。保護絶縁膜９は、絶縁性の樹脂材料からなるソルダーレジストである。
保護絶縁膜９の開口９ａ内の上層配線２１の他端部２１ｂの表面には、拡散抑制層２２が形成されている。この拡散抑制層２２を介して上層配線２１の他端部２１ｂを被覆する半田端子２３が設けられている。
このように、上層配線２１は下層配線２７より、接着剤層１８とフィルム材１９の厚み分、半導体基板１１から離間しているので、上層配線２１や半田端子２３は下層配線２７よりも半導体基板１１と電気的に干渉しにくい構造になっている。
半田端子２３は、上層配線２１の他端部２１ｂ側に設けられており、上層配線２１の一端部２１ａ側にコンタクト部２０が設けられているので、半田端子２３とコンタクト部２０とは上層配線２１の延在方向にずれたオフセット配置になっている。そして、半田端子２３と接続パッド１２とは下層配線２７の延在方向にずれたオフセット配置になっている。つまり、平面視して半田端子２３は、接続パッド１２やコンタクト部２０と重ならない配置に設定されている。このため、半田端子２３が外部の回路基板の配線端子と接合するために熱圧着するときの応力は、接続パッド１２やコンタクト部２０よりも半田端子２３直下のフィルム材１９及び接着剤層１８にかかるため、接続パッド１２やコンタクト部２０での荷重負担を軽減することができる。またフィルム材１９は熱膨張率が十分低いので、経時的に半導体装置１Ａが高温や低温雰囲気に曝されても、フィルム材１９の膨張、収縮が小さいため、半導体基板１１の反りを抑えることができる。 On the film material 19, a protective insulating film 9 having an opening 9 a that covers the upper layer wiring 21 and exposes the other end portion 21 b of the upper layer wiring 21 is formed. The protective insulating film 9 is a solder resist made of an insulating resin material.
A diffusion suppression layer 22 is formed on the surface of the other end portion 21 b of the upper layer wiring 21 in the opening 9 a of the protective insulating film 9. A solder terminal 23 that covers the other end portion 21 b of the upper layer wiring 21 is provided via the diffusion suppression layer 22.
Thus, since the upper layer wiring 21 is separated from the semiconductor substrate 11 by the thickness of the adhesive layer 18 and the film material 19 from the lower layer wiring 27, the upper layer wiring 21 and the solder terminal 23 are more semiconductor substrates than the lower layer wiring 27. 11 is less likely to electrically interfere with 11.
The solder terminal 23 is provided on the other end portion 21b side of the upper layer wiring 21, and the contact portion 20 is provided on the one end portion 21a side of the upper layer wiring 21, so that the solder terminal 23 and the contact portion 20 are connected to the upper layer wiring 21. The offset arrangement is shifted in the extending direction of 21. The solder terminals 23 and the connection pads 12 are offset from each other in the extending direction of the lower layer wiring 27. That is, the solder terminals 23 are set so as not to overlap the connection pads 12 and the contact portions 20 in plan view. For this reason, the stress when the solder terminal 23 is thermocompression bonded to the wiring terminal of the external circuit board is applied to the film material 19 and the adhesive layer 18 directly below the solder terminal 23 rather than the connection pad 12 and the contact portion 20. For this reason, the load burden on the connection pad 12 and the contact part 20 can be reduced. In addition, since the thermal expansion coefficient of the film material 19 is sufficiently low, even if the semiconductor device 1A is exposed to a high temperature or low temperature atmosphere over time, the expansion and contraction of the film material 19 is small, so that the warpage of the semiconductor substrate 11 can be suppressed. it can.

拡散抑制層２２は、銅からなる上層配線２１に半田端子２３からのＳｎ拡散を抑制するために設けられている。例えば、電源ＩＣ向け等の大電流を流すＩＣパッケージ（半導体装置）の場合、エレクトロマイグレーションによりＳｎ拡散スピードが大きく、カーケンドールボイドなどの欠陥が発生する問題が生じることがあるので、拡散抑制層２２によってＳｎ拡散を抑制することで改善できる。
なお、上層配線２１の表面に生じるＳｎ拡散層は３μｍ〜５μｍ程度であるので、上層配線２１の厚みを１０μｍ〜１５μｍあるいはそれ以上の厚みに形成することによって、Ｓｎ拡散による影響を殆どないものとすることができる。この場合、Ｓｎ拡散を抑制する必要がないので、図１６の半導体装置１Ａａに示すように、拡散抑制層２２を設けなくてもよい。 The diffusion suppression layer 22 is provided to suppress Sn diffusion from the solder terminal 23 on the upper layer wiring 21 made of copper. For example, in the case of an IC package (semiconductor device) for supplying a large current for a power supply IC or the like, there is a problem that the Sn diffusion speed is large due to electromigration and a defect such as Kirkendall void may occur. Can be improved by suppressing Sn diffusion.
In addition, since the Sn diffusion layer generated on the surface of the upper layer wiring 21 is about 3 μm to 5 μm, forming the upper layer wiring 21 with a thickness of 10 μm to 15 μm or more has almost no influence by Sn diffusion. can do. In this case, since it is not necessary to suppress Sn diffusion, it is not necessary to provide the diffusion suppressing layer 22 as shown in the semiconductor device 1Aa of FIG.

次に、半導体装置１Ａの製造方法について、図３〜図１５を用いて説明する。   Next, a method for manufacturing the semiconductor device 1A will be described with reference to FIGS.

まず、図３に示すように、半導体デバイスウェハ１０の表面に下地絶縁膜１４を設け、その下地絶縁膜１４にフォトリソグラフィーでパターニングを施して接続パッド１２に対応する位置に開口１４ａを形成し、基板１５を形成する。   First, as shown in FIG. 3, a base insulating film 14 is provided on the surface of the semiconductor device wafer 10, and the base insulating film 14 is patterned by photolithography to form an opening 14 a at a position corresponding to the connection pad 12, A substrate 15 is formed.

次に、スパッタ等の気相堆積法により基板１５における下地絶縁膜１４の全面及び接続パッド１２の全面を覆う電解めっき用シード層１６を形成する。次いで、電解めっき用シード層１６上の主層１７を形成しない位置及びアライメントマークを形成しない位置（半導体デバイスウェハ１０の周縁部の複数箇所）に再配線レジスト（図示省略）を形成し、電解めっき用シード層１６を陰極とする電解めっきにより再配線レジスト（図示省略）が形成されていない部分に銅メッキを施し、主層１７を形成する。
その後、図４に示すように、再配線レジストを除去し、さらに主層１７が形成されていない部分の電解めっき用シード層１６を除去することで下層配線２７が完成する。なお、このとき主層１７の一部もエッチングされるが、主層１７は電解めっき用シード層１６と比較して充分に厚いため影響はない。
また、主層１７と同じ材料、同一製造プロセスで、基板１５上にアライメントマーク３０を形成している。 Next, a seed layer 16 for electrolytic plating that covers the entire surface of the base insulating film 14 and the entire surface of the connection pad 12 on the substrate 15 is formed by vapor deposition such as sputtering. Next, a rewiring resist (not shown) is formed at a position where the main layer 17 on the electroplating seed layer 16 is not formed and a position where the alignment mark is not formed (a plurality of positions on the peripheral edge of the semiconductor device wafer 10). The main layer 17 is formed by performing copper plating on the portion where the rewiring resist (not shown) is not formed by electrolytic plating using the seed layer 16 as a cathode.
Thereafter, as shown in FIG. 4, the rewiring resist is removed, and the electroplating seed layer 16 where the main layer 17 is not formed is removed to complete the lower layer wiring 27. At this time, a part of the main layer 17 is also etched, but the main layer 17 is sufficiently thick as compared with the seed layer 16 for electrolytic plating, so that there is no influence.
Further, the alignment mark 30 is formed on the substrate 15 with the same material and the same manufacturing process as the main layer 17.

次に、図５に示すように、半導体デバイスウェハ１０における半導体基板１１の裏面を、汎用のウエハグラインディング装置により研削して、半導体基板１１の厚みを例えば５０μｍ程度に薄くする。なお、基板１５（半導体デバイスウェハ１０）に下層配線２７を形成した段階では、基板１５に反りを生じさせてしまう構成（例えば、熱硬化する際に硬化収縮する封止樹脂層）は無く、基板１５は平面性を保っているので、半導体基板１１を容易に研削することができ、基板１５を薄型化することができる。   Next, as shown in FIG. 5, the back surface of the semiconductor substrate 11 in the semiconductor device wafer 10 is ground by a general-purpose wafer grinding apparatus to reduce the thickness of the semiconductor substrate 11 to, for example, about 50 μm. It should be noted that at the stage where the lower layer wiring 27 is formed on the substrate 15 (semiconductor device wafer 10), there is no configuration that causes the substrate 15 to warp (for example, a sealing resin layer that cures and shrinks when thermally cured). Since 15 has flatness, the semiconductor substrate 11 can be easily ground and the substrate 15 can be thinned.

次に、図６、図７に示すように、一方の面に銅からなるメッキ用金属膜２５が設けられ、他方の面に接着剤１８ａが塗布されたフィルム材１９を配置する。
基板１５の下層配線２７がフィルム材１９の未硬化の接着剤１８ａが塗布されている面に対向するように基板１５を搬送する。ここでフィルム材１９には、基板１５（半導体デバイスウェハ１０）のアライメントマーク３０に対応する位置に、あらかじめアライメント用開口部３１が形成されている。このアライメント用開口部３１は、アライメントマーク３０に比べて十分に大きい数ｍｍの口径を有しており、基板１５に対するフィルム材１９のアライメント精度は要求されないようになっている。搬送された基板１５のアライメントマーク３０がこのアライメント用開口部３１から視認することによって相対的な位置合わせを行う。位置合わせ後、フィルム材１９及び基板１５の少なくとも一方を移動して、フィルム材１９の接着剤１８ａを基板１５に貼付する。
引き続き、図６〜図８に示すように、基板１５（半導体デバイスウェハ１０）の周囲を囲う位置に配された、基板１５を搬送する治具である金属製のフレーム４０及びフィルム材１９の少なくとも一方を移動して、貼付された基板１５の周囲で一部露出した接着剤１８ａをフレーム４０に貼付する。図８は、図７の矢印VIII方向からの矢視図である。
この接着剤１８ａが熱硬化性樹脂である場合、熱硬化することで接着剤層１８になる。
そして、接着剤層１８は、基板１５にフィルム材１９を取り付けるばかりでなく、中央において基板１５を固定し、基板１５の外周においてフレーム４０に固定することで、薄型化された基板１５をフレーム４０と一体的に取り扱うことが可能になる。つまり、基板１５のみでは薄すぎて、後工程で例えば基板１５の周縁等を接触によって損傷しやすくまた変形により取り扱いにくいことがあるが、薄型化された基板１５が接着剤層１８を介してフレーム４０に固定されていることで、基板１５をフレーム４０ごと取り扱うことができ、基板１５を保護しながら基板１５の搬送や基板１５に対する加工を容易に行なうことができるようになる。
また、ここで熱硬化する構成は接着剤層１８のみであり、接着剤層１８は、フィルム材１９に比べて極めて薄く形成されているので接着剤１８ａが熱硬化する際に、接着剤１８ａが硬化収縮による応力は小さく、また基板１５の周囲の外では、剛直なフレーム４０が接着剤１８ａを固定しているため、基板１５の下面に位置する接着剤１８ａの収縮を抑え、ひいては収縮の応力による基板１５の反りを抑える。なお接着剤層１８は、フィルム材１９と基板１５との接着も兼ねているので効率よく製造することができる。 Next, as shown in FIGS. 6 and 7, a film material 19 provided with a metal film for plating 25 made of copper on one surface and coated with an adhesive 18 a is disposed on the other surface.
The board | substrate 15 is conveyed so that the lower layer wiring 27 of the board | substrate 15 may oppose the surface where the uncured adhesive 18a of the film material 19 is applied. Here, in the film material 19, an alignment opening 31 is formed in advance at a position corresponding to the alignment mark 30 of the substrate 15 (semiconductor device wafer 10). The alignment opening 31 has a sufficiently large diameter of several millimeters compared to the alignment mark 30, and the alignment accuracy of the film material 19 with respect to the substrate 15 is not required. Relative alignment is performed by visually recognizing the alignment mark 30 of the conveyed substrate 15 from the alignment opening 31. After alignment, at least one of the film material 19 and the substrate 15 is moved, and the adhesive 18 a of the film material 19 is attached to the substrate 15.
Subsequently, as shown in FIGS. 6 to 8, at least a metal frame 40 and a film material 19, which are jigs for transporting the substrate 15, which are disposed at positions surrounding the substrate 15 (semiconductor device wafer 10). One side is moved, and the adhesive 18 a partially exposed around the pasted substrate 15 is pasted on the frame 40. FIG. 8 is an arrow view from the direction of arrow VIII in FIG.
When this adhesive 18a is a thermosetting resin, it becomes the adhesive layer 18 by thermosetting.
The adhesive layer 18 not only attaches the film material 19 to the substrate 15 but also fixes the substrate 15 at the center and fixes it to the frame 40 at the outer periphery of the substrate 15, so that the thinned substrate 15 is attached to the frame 40. It becomes possible to handle it integrally. In other words, the substrate 15 alone is too thin, and the peripheral edge of the substrate 15 and the like may be easily damaged by contact and difficult to handle due to deformation in a later process. By being fixed to 40, the substrate 15 can be handled together with the frame 40, and the substrate 15 can be easily transported and processed with respect to the substrate 15 while protecting the substrate 15.
Further, here, only the adhesive layer 18 is thermally cured, and the adhesive layer 18 is formed to be extremely thin as compared with the film material 19, so that when the adhesive 18 a is thermally cured, the adhesive 18 a The stress due to curing shrinkage is small, and since the rigid frame 40 fixes the adhesive 18 a outside the periphery of the substrate 15, the shrinkage of the adhesive 18 a located on the lower surface of the substrate 15 is suppressed, and consequently the shrinkage stress. To suppress the warpage of the substrate 15 due to Since the adhesive layer 18 also serves as an adhesion between the film material 19 and the substrate 15, it can be efficiently manufactured.

次に、図９に示すように、基板１５上のアライメントマーク３０の位置を基準に、例えば、ＣＯ２レーザやＵＶレーザなどのレーザをフィルム材１９に向けて照射するレーザビア加工を施して、下層配線２７の他端部２７ｂの上方に対応する位置の接着剤層１８及びフィルム材１９にビアホール２０ａを形成し、下層配線２７を露出させる。このビアホール２０ａをレーザビア加工により細く形成することによって、ビアホール２０ａ内に形成するコンタクト部２０を細くすることが可能になる。
なお、フィルム材１９にビアホール２０ａを形成する場合、ＣＯ２レーザによるレーザビア加工が好ましい。また、このとき下層配線２７の一部にもレーザが当たるが、下層配線２７は１〜１２μｍ程度の充分な厚みを有しているので、下層配線２７にはレーザビア加工による影響はない。 Next, as shown in FIG. 9, with reference to the position of the alignment mark 30 on the substrate 15, for example, laser via processing for irradiating the film material 19 with a laser such as a CO 2 laser or a UV laser is performed to form a lower layer. A via hole 20a is formed in the adhesive layer 18 and the film material 19 at a position corresponding to the upper side of the other end portion 27b of the wiring 27, and the lower layer wiring 27 is exposed. By forming the via hole 20a thin by laser via processing, the contact portion 20 formed in the via hole 20a can be thinned.
In the case of forming the via hole 20a to the film material 19, laser via processing with a CO 2 laser is preferred. At this time, the laser is also applied to a part of the lower layer wiring 27. However, since the lower layer wiring 27 has a sufficient thickness of about 1 to 12 μm, the lower layer wiring 27 is not affected by the laser via processing.

次に、図１０に示すように、無電解めっきによりビアホール２０ａ内に薄く銅メッキを形成し、その銅メッキとフィルム材１９上のメッキ用金属膜２５を一体にする。その後、メッキ用金属膜２５をシード層とする電解めっきによって、ビアホール２０ａ内およびフィルム材１９上に厚膜の銅メッキを施し、厚膜金属層２６を形成する。
なお、予めフィルム材１９の上面にメッキ用金属膜２５を設けずに、メッキ用金属膜２５のないフィルム材１９にビアホール２０ａを形成した後、無電解メッキによりビアホール２０ａ内からフィルム材１９上にわたって連続した銅製のシード層を形成してもよい。そして、そのシード層を用いる電解めっきにより厚膜金属層２６を形成するようにしてもよい。 Next, as shown in FIG. 10, a thin copper plating is formed in the via hole 20a by electroless plating, and the copper plating and the plating metal film 25 on the film material 19 are integrated. Thereafter, thick copper plating is performed in the via hole 20a and on the film material 19 by electrolytic plating using the plating metal film 25 as a seed layer, thereby forming the thick metal layer 26.
In addition, after the via hole 20a is formed in the film material 19 without the plating metal film 25 without providing the plating metal film 25 on the upper surface of the film material 19 in advance, the via hole 20a is spread over the film material 19 by electroless plating. A continuous copper seed layer may be formed. Then, the thick metal layer 26 may be formed by electrolytic plating using the seed layer.

次に、図１１に示すように、ビアホール２０ａの上方に対応し上層配線２１となる部分にレジストマスクを配して、厚膜金属層２６をパターンエッチングすることにより、上層配線２１のランド部とともにビアホール２０ａ内のコンタクト部２０が形成される。コンタクト部２０は、下層配線２７と上層配線２１のランド部を接続している。
なお、上層配線２１となる厚膜金属層２６のエッチングによるパターニングで形成することに限定されない。例えば、図９に示すビアホール２０ａ内に無電解めっきで銅メッキを形成し、この銅メッキをフィルム材１９上のメッキ用金属膜２５と一体化した後、フィルム材１９（メッキ用金属膜２５）上で上層配線２１を形成しない位置にレジストマスクを設け、銅メッキ及びメッキ用金属膜２５をシード層とする電解めっきによりレジストマスクが形成されていない部分に銅メッキを施してと上層配線２１のコンタクト部２０と、ランド部となる部位を形成する。その後、レジストマスクを除去し、さらに上層配線２１のランド部が形成されていない部分のメッキ用金属膜２５をソフトエッチングにより除去して、互いに分離された各上層配線２１のランド部を形成してもよい。 Next, as shown in FIG. 11, a resist mask is disposed on the portion corresponding to the upper side of the via hole 20 a and becomes the upper layer wiring 21, and the thick film metal layer 26 is subjected to pattern etching, whereby the land portion of the upper layer wiring 21 is obtained. A contact portion 20 in the via hole 20a is formed. The contact portion 20 connects the lower layer wiring 27 and the land portion of the upper layer wiring 21.
The formation is not limited to the patterning by etching of the thick metal layer 26 to be the upper wiring 21. For example, copper plating is formed in the via hole 20a shown in FIG. 9 by electroless plating, and this copper plating is integrated with the plating metal film 25 on the film material 19, and then the film material 19 (plating metal film 25). A resist mask is provided at a position where the upper layer wiring 21 is not formed above, and copper plating is applied to a portion where the resist mask is not formed by electrolytic plating using the copper plating and plating metal film 25 as a seed layer. A contact portion 20 and a portion to be a land portion are formed. Thereafter, the resist mask is removed, and the plating metal film 25 where the land portion of the upper layer wiring 21 is not formed is removed by soft etching to form the land portions of the upper layer wirings 21 separated from each other. Also good.

次に、図１２に示すように、上層配線２１及びフィルム材１９の上に、例えば、ソルダーレジストとなる液状樹脂材料を塗布するか、またソルダーレジストとなる薄膜樹脂材料をラミネートした後、フォトリソグラフィー法によりパターニングして、上層配線２１の他端部２１ｂを露出させる開口９ａを有する保護絶縁膜９を形成する。   Next, as shown in FIG. 12, for example, a liquid resin material to be a solder resist is applied on the upper wiring 21 and the film material 19 or a thin film resin material to be a solder resist is laminated, and then photolithography is performed. The protective insulating film 9 having an opening 9a exposing the other end portion 21b of the upper wiring 21 is formed by patterning by the method.

次に、図１３に示すように、保護絶縁膜９の開口９ａから露出する上層配線２１の表面に無電解めっきによって、Ｎｉ／Ａｕメッキを施し、拡散抑制層２２を形成する。なお図１６の構造の場合、拡散抑制層２２を形成しない。
次に、図１４に示すように、拡散抑制層２２を介して上層配線２１を被覆する略球形状の半田端子２３を形成する。この半田端子２３を形成する際に、拡散抑制層２２内にニッケルメッキ部分が残っていれば、拡散抑制層２２における金メッキ部分は半田端子２３中に拡散してもよい。 Next, as shown in FIG. 13, Ni / Au plating is applied to the surface of the upper wiring 21 exposed from the opening 9 a of the protective insulating film 9 by electroless plating to form a diffusion suppression layer 22. In the case of the structure of FIG. 16, the diffusion suppression layer 22 is not formed.
Next, as shown in FIG. 14, a substantially spherical solder terminal 23 that covers the upper wiring 21 is formed via the diffusion suppression layer 22. When the solder terminal 23 is formed, if the nickel plating portion remains in the diffusion suppression layer 22, the gold plating portion in the diffusion suppression layer 22 may diffuse into the solder terminal 23.

次に、図１５に示すように、基板１５を所定のダイシングラインに沿いダイシングして、フレーム４０と分離するとともに複数の半導体装置１Ａに個片化することで、半導体装置１Ａが製造される。   Next, as shown in FIG. 15, the substrate 15 is diced along a predetermined dicing line, separated from the frame 40, and separated into a plurality of semiconductor devices 1A, whereby the semiconductor device 1A is manufactured.

以上のように、本実施形態１によれば、上層配線２１を下層配線２７よりも長く形成して、半導体装置１Ａにおける接続パッド１２と半田端子２３を繋ぐ電流経路中、上層配線２１が下層配線２７より長い経路を占めるようにすることで、半導体基板１１から比較的離間した位置に配される電流経路の割合をより高くすることができる。
ここで、上層配線２１は下層配線２７より、接着剤層１８とフィルム材１９の厚み分、半導体基板１１から離間しているので、上層配線２１は下層配線２７よりも半導体基板１１と電気的に干渉しにくくなっている。
つまり、電流経路となる配線中、上層配線２１の割合を高くすることによって、半導体装置１Ａの配線（下層配線２７及び上層配線２１）と半導体基板１１との電気的干渉を低減することができる。
特に、半導体基板１１と上層配線２１の間に配設されているフィルム材１９の膜厚は少なくとも１０μｍあり、接着剤層１８及びフィルム材１９の総厚が１０μｍ以上あるので、半導体装置１Ａの配線に関する電気的干渉を大幅に低減することができる。
なお、上層配線２１が下層配線２７よりも必ずしも長くなくてよい。接続パッド１２と半田端子２３を繋ぐ配線中、半導体基板１１から離間した配置の上層配線２１が含まれていれば、その上層配線２１の割合に応じて半導体基板１１との電気的干渉を低減することができる。 As described above, according to the first embodiment, the upper layer wiring 21 is formed longer than the lower layer wiring 27, and the upper layer wiring 21 is in the lower layer wiring in the current path connecting the connection pad 12 and the solder terminal 23 in the semiconductor device 1A. By occupying a path longer than 27, the ratio of the current path arranged at a position relatively separated from the semiconductor substrate 11 can be increased.
Here, since the upper layer wiring 21 is separated from the semiconductor substrate 11 by the thickness of the adhesive layer 18 and the film material 19 from the lower layer wiring 27, the upper layer wiring 21 is more electrically connected to the semiconductor substrate 11 than the lower layer wiring 27. It is hard to interfere.
That is, by increasing the ratio of the upper layer wiring 21 in the wiring that becomes the current path, it is possible to reduce electrical interference between the wiring (the lower layer wiring 27 and the upper layer wiring 21) of the semiconductor device 1A and the semiconductor substrate 11.
In particular, the film material 19 disposed between the semiconductor substrate 11 and the upper layer wiring 21 has a film thickness of at least 10 μm, and the total thickness of the adhesive layer 18 and the film material 19 is 10 μm or more. The electrical interference with respect to can be greatly reduced.
Note that the upper layer wiring 21 is not necessarily longer than the lower layer wiring 27. If the upper layer wiring 21 arranged away from the semiconductor substrate 11 is included in the wiring connecting the connection pad 12 and the solder terminal 23, the electrical interference with the semiconductor substrate 11 is reduced according to the ratio of the upper layer wiring 21. be able to.

また、半導体装置１Ａにおいて接続パッド１２と半田端子２３を繋ぐ電流経路をなす配線を、下層配線２７と上層配線２１を組み合わせて構成することにより、下地絶縁膜１４上に下層配線２７のない領域をつくることができる。その下層配線２７のない下地絶縁膜１４上の領域は、他の配線や電気素子を設けるためのスペースとして利用することが可能になる。
具体的に、図１７、図１８に示すように、半導体装置１Ｂにおける下地絶縁膜１４上には、下層配線２７とは異なる下層配線２７１，２７２が接続パッド１２に接続されて設けられている。下地絶縁膜１４上の下層配線２７１，２７２は、上層配線２１と異なる層に形成されているので、下層配線２７１，２７２と上層配線２１は立体交差する配線パターンが可能になっている。
例えば、従来技術（例えば、特許第３８７１６０９号公報）のように、接続パッド１２と半田端子２３を繋ぐ電流経路が下層配線２７のみである場合、下地絶縁膜１４上に下層配線２７が混み合ってしまい、各下層配線２７が交差しないように配線パターンを設計しなければならない制約があった。
これに対し、半導体装置１Ｂのように、電流経路を下層配線２７と上層配線２１を組み合わせて構成することによれば、他の下層配線２７１，２７２と上層配線２１を立体交差させるなど配線パターンの自由度が高くなるので、好適に半導体装置を製造することができる。
なお図１９の半導体装置１Ｂｂに示すように、拡散抑制層２２を設けなくてもよい。 Further, in the semiconductor device 1A, the wiring that forms the current path connecting the connection pad 12 and the solder terminal 23 is configured by combining the lower layer wiring 27 and the upper layer wiring 21, thereby forming a region without the lower layer wiring 27 on the base insulating film 14. Can be made. The region on the base insulating film 14 without the lower layer wiring 27 can be used as a space for providing other wiring and electric elements.
Specifically, as shown in FIGS. 17 and 18, lower layer wirings 271 and 272 different from the lower layer wiring 27 are provided on the base insulating film 14 in the semiconductor device 1 </ b> B so as to be connected to the connection pad 12. Since the lower layer wirings 271 and 272 on the base insulating film 14 are formed in a layer different from the upper layer wiring 21, a wiring pattern in which the lower layer wirings 271 and 272 and the upper layer wiring 21 intersect three-dimensionally is possible.
For example, when the current path connecting the connection pad 12 and the solder terminal 23 is only the lower layer wiring 27 as in the prior art (for example, Japanese Patent No. 3871609), the lower layer wiring 27 is crowded on the base insulating film 14. Therefore, there is a restriction that the wiring pattern must be designed so that the lower layer wirings 27 do not cross each other.
On the other hand, when the current path is configured by combining the lower layer wiring 27 and the upper layer wiring 21 as in the semiconductor device 1B, the other lower layer wirings 271 and 272 and the upper layer wiring 21 are three-dimensionally crossed. Since the degree of freedom is high, a semiconductor device can be preferably manufactured.
As shown in the semiconductor device 1Bb of FIG. 19, the diffusion suppression layer 22 may not be provided.

また、立体交差可能な配線パターンを利用することによって、半田端子２３の配置箇所の自由度も高くなる。
例えば、図２０に示す半導体装置１Ｃにおける、図中右側の半田端子２３に対する配線構造のように、コンタクト部２０の上端にランド部の一端部２１ａが接続されたランド部の他端部２１ｂを、接続パッド１２の上方に配するように外層配線２１を形成すれば、接続パッド１２の上方に半田端子２３を設けることができる。
このように、半田端子２３を任意の位置に設けることが可能になる。 Further, by using a wiring pattern capable of three-dimensional intersection, the degree of freedom of the location where the solder terminals 23 are arranged is increased.
For example, in the semiconductor device 1C shown in FIG. 20, the other end portion 21b of the land portion in which the one end portion 21a of the land portion is connected to the upper end of the contact portion 20 as in the wiring structure for the solder terminal 23 on the right side in the drawing, If the outer layer wiring 21 is formed so as to be disposed above the connection pad 12, the solder terminal 23 can be provided above the connection pad 12.
Thus, the solder terminal 23 can be provided at an arbitrary position.

また、基板１５に反りが生じない段階で半導体基板１１を容易に研削して薄型化することができるので、その薄型化された基板１５を備える半導体装置１Ａの薄型化を図ることができる。
また、薄型化された基板１５は、フィルム材１９に貼付されてフレーム４０に固定されて、そのフレーム４０ごと取り扱うことができるので、基板１５の搬送や基板１５に対する加工を容易に行なうことができ、半導体装置１Ａを好適に製造することができる。 In addition, since the semiconductor substrate 11 can be easily ground and thinned at a stage where the substrate 15 is not warped, the semiconductor device 1A including the thinned substrate 15 can be thinned.
Further, since the thinned substrate 15 is affixed to the film material 19 and fixed to the frame 40 and can be handled together with the frame 40, the substrate 15 can be transported and processed with respect to the substrate 15 easily. The semiconductor device 1A can be preferably manufactured.

また、基板１５に貼付されたフィルム材１９の熱膨張率は、半導体基板１１を構成するシリコンとほぼ同じ値を有しているので、半導体装置１Ａが使用される環境温度に変化がある場合でも、半導体装置１Ａ自体の膨張や収縮を妨げることはない。具体的には、半導体装置１Ａの半田端子２３をメイン基板（回路基板）の配線端子に接合して実装するので、経時的に半導体装置１Ａ及びメイン基板が高温や低温雰囲気に曝されても、半導体装置１Ａのフィルム材１９の膨張、収縮が小さいため、半導体装置１Ａがメイン基板に抗して膨張と収縮することによって生じる応力が小さく、半田端子２３と配線端子との間の接合不良を引き起こしにくい。
特に、半田端子２３とコンタクト部２０とは上層配線２１の延在方向にずれたオフセット配置になっており、半田端子２３はフィルム材１９の上方に配されているので、半導体装置１Ａにおける半田端子２３の近傍にかかる応力は、フィルム材１９により緩和することができる。また、下地絶縁膜１４や保護絶縁膜９の膜厚に比べて、外層配線２１は十分な長さを有し可撓性を有するので、半田端子２３の近傍にかかる応力は、外層配線２１の変形により緩和することができる。つまり、半田端子２３と外層配線２１の近傍にかかる応力は好適に緩和されるので、上層配線２１と半田端子２３は破断しにくく半導体装置１Ａの製品安定性が向上する。
なお図２１の半導体装置１Ｃｃに示すように、拡散抑制層２２を設けなくてもよい。 In addition, since the thermal expansion coefficient of the film material 19 attached to the substrate 15 has almost the same value as that of silicon constituting the semiconductor substrate 11, even when the environmental temperature at which the semiconductor device 1A is used varies. The expansion and contraction of the semiconductor device 1A itself is not hindered. Specifically, since the solder terminal 23 of the semiconductor device 1A is bonded and mounted on the wiring terminal of the main board (circuit board), even if the semiconductor device 1A and the main board are exposed to a high temperature or low temperature atmosphere over time, Since the expansion and contraction of the film material 19 of the semiconductor device 1A is small, the stress generated when the semiconductor device 1A expands and contracts against the main substrate is small, which causes a bonding failure between the solder terminal 23 and the wiring terminal. Hateful.
In particular, the solder terminal 23 and the contact portion 20 are offset from each other in the extending direction of the upper layer wiring 21, and the solder terminal 23 is disposed above the film material 19. The stress applied to the vicinity of 23 can be relaxed by the film material 19. Further, since the outer layer wiring 21 has a sufficient length and flexibility as compared with the film thickness of the base insulating film 14 and the protective insulating film 9, the stress applied in the vicinity of the solder terminal 23 is caused by the stress of the outer layer wiring 21. It can be relaxed by deformation. That is, the stress applied in the vicinity of the solder terminal 23 and the outer layer wiring 21 is preferably alleviated, so that the upper layer wiring 21 and the solder terminal 23 are not easily broken and the product stability of the semiconductor device 1A is improved.
As shown in the semiconductor device 1Cc of FIG. 21, the diffusion suppression layer 22 may not be provided.

（実施形態２）
次に、本発明の実施形態２に係る半導体装置について説明する。なお、実施形態１と同様の構成については、同符号を付して説明を割愛する。 (Embodiment 2)
Next, a semiconductor device according to Embodiment 2 of the present invention will be described. In addition, about the structure similar to Embodiment 1, the same code | symbol is attached | subjected and description is omitted.

半導体装置１Ｄは、図２２〜図２４に示すように、半導体デバイスウェハ１０に下地絶縁膜１４が積層されてなる基板１５の表面に、下層配線２７、上層配線２１、半田端子２３等を備えており、下地絶縁膜１４上のインダクタ領域Ｒにインダクタ素子５０を備えている。
半導体装置１Ｄにおいても、実施形態１の半導体装置１Ａと同様に、接続パッド１２と半田端子２３を繋ぐ電流経路をなす配線中、上層配線２１が占める割合を高くすることによって、下地絶縁膜１４上に下層配線２７のない領域を確保し、その領域をインダクタ領域Ｒとしている。 As shown in FIGS. 22 to 24, the semiconductor device 1 </ b> D includes a lower layer wiring 27, an upper layer wiring 21, a solder terminal 23, and the like on the surface of the substrate 15 in which the base insulating film 14 is laminated on the semiconductor device wafer 10. In addition, an inductor element 50 is provided in the inductor region R on the base insulating film 14.
Also in the semiconductor device 1D, as in the semiconductor device 1A of the first embodiment, the upper layer wiring 21 occupies a higher ratio in the wiring that forms the current path connecting the connection pad 12 and the solder terminal 23. An area without the lower layer wiring 27 is secured, and this area is used as an inductor area R.

インダクタ領域Ｒは、下地絶縁膜１４上であって、その上方に上層配線２１がない範囲に対応している。
インダクタ素子５０は、金属等の導電性材料が巻回された構造を有する電気素子であり、外周端となる端部５０ａと、内周端となる端部５０ｂを有している。インダクタ素子５０の両方の端部５０ａ、５０ｂは、それぞれ半導体基板１１の表面に形成されている接続パッド１２に接続されている。具体的にはインダクタ素子５０の端部５０ａは、ビアホール２０ａに設けられており、ビアホール２０ａで露出された下層配線２７の他端部２７ｂと接続されている。下層配線２７の一端部２７ａは、開口１３ａ及び開口１４ａを介して接続パッド１２に接続されている。インダクタ素子５０の端部５０ｂは、他のビアホール２０ａに設けられており、ビアホール２０ａで露出された下層配線２７の端子２７ｃと接続されている。端子２７ｃは、他の開口１３ａ及び他の開口１４ａを介して他の接続パッド１２に接続されている。
このインダクタ素子５０は、例えば、上層配線２１と同じ材料、同じ工程で形成される。 The inductor region R corresponds to a range on the base insulating film 14 where there is no upper layer wiring 21 above.
The inductor element 50 is an electric element having a structure in which a conductive material such as a metal is wound, and has an end portion 50a serving as an outer peripheral end and an end portion 50b serving as an inner peripheral end. Both end portions 50 a and 50 b of the inductor element 50 are connected to connection pads 12 formed on the surface of the semiconductor substrate 11, respectively. Specifically, the end 50a of the inductor element 50 is provided in the via hole 20a and is connected to the other end 27b of the lower layer wiring 27 exposed in the via hole 20a. One end portion 27a of the lower layer wiring 27 is connected to the connection pad 12 through the opening 13a and the opening 14a. An end 50b of the inductor element 50 is provided in another via hole 20a and is connected to a terminal 27c of the lower layer wiring 27 exposed in the via hole 20a. The terminal 27c is connected to the other connection pad 12 through the other opening 13a and the other opening 14a.
For example, the inductor element 50 is formed by the same material and the same process as the upper layer wiring 21.

以上のように、本実施形態２によれば、下地絶縁膜１４上の下層配線２７よりも、フィルム材１９上の上層配線２１の割合を高くすることによって、フィルム材１９上にインダクタ領域Ｒを確保することができ、そのインダクタ領域Ｒにインダクタ素子５０を設けることができる。
例えば、接続パッド１２と半田端子２３を繋ぐ電流経路が、従来技術（例えば、特許第３８７１６０９号公報）のように下層配線２７のみである場合、下地絶縁膜１４上のインダクタ素子５０を避けるように配線パターンを設計しなければならず、その配線パターンに制約があるうえに配線が混み合ったものになってしまうことがある。
これに対し、本実施形態２の半導体装置１Ｄのように、電流経路を下層配線２７と上層配線２１を組み合わせて構成することによれば、配線パターンの自由度が高くなるとともに、下地絶縁膜１４の上方にインダクタ領域Ｒを確保することができるので、好適にインダクタ素子５０を設けることが可能になる。 As described above, according to the second embodiment, the inductor region R is formed on the film material 19 by making the ratio of the upper layer wiring 21 on the film material 19 higher than the lower layer wiring 27 on the base insulating film 14. The inductor element 50 can be provided in the inductor region R.
For example, when the current path connecting the connection pad 12 and the solder terminal 23 is only the lower layer wiring 27 as in the prior art (for example, Japanese Patent No. 3871609), the inductor element 50 on the base insulating film 14 should be avoided. A wiring pattern must be designed, and there are cases where the wiring pattern is constrained and the wiring is crowded.
On the other hand, when the current path is configured by combining the lower layer wiring 27 and the upper layer wiring 21 as in the semiconductor device 1D of the second embodiment, the degree of freedom of the wiring pattern is increased and the base insulating film 14 is also formed. Since the inductor region R can be secured above the inductor element 50, the inductor element 50 can be suitably provided.

また、インダクタ素子５０と半導体基板１１の間のフィルム材１９の膜厚が少なくとも１０μｍあるので、インダクタ素子５０と半導体基板１１との電気的な相互作用が大幅に低減されることによる。
なお、インダクタ素子５０は、例えば、保護絶縁膜９上のように、フィルム材１９より上方に形成されていれば、上層配線２１と同じ材料で形成されることに限らなくてもよい。
上記実施形態においても必要に応じて拡散抑制層を設けてよい。 Moreover, since the film thickness of the film material 19 between the inductor element 50 and the semiconductor substrate 11 is at least 10 μm, the electrical interaction between the inductor element 50 and the semiconductor substrate 11 is greatly reduced.
For example, the inductor element 50 is not limited to being formed of the same material as that of the upper layer wiring 21 as long as it is formed above the film material 19 as on the protective insulating film 9.
Also in the above embodiment, a diffusion suppression layer may be provided as necessary.

また上記各実施の形態では、下層配線及び上層配線の二層構造であったが、間に中間配線を含む三層以上の構造であってもよい。   Further, in each of the above embodiments, the two-layer structure of the lower layer wiring and the upper layer wiring is used, but a structure of three or more layers including the intermediate wiring therebetween may be used.

また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。   In addition, it is needless to say that other specific detailed structures can be appropriately changed.

１Ａ、１Ｂ、１Ｃ、１Ｄ 半導体装置
９ 保護絶縁膜
９ａ 開口
１０ 半導体デバイスウェハ
１１ 半導体基板
１２ 接続パッド（接続端子）
１３ パッシベーション膜
１４ 下地絶縁膜
１５ 基板
１６ 電解めっき用シード層
１８ 接着剤層
１９ フィルム材
２０ａ ビアホール
２１ 上層配線
２１ａ 一端部
２１ｂ 他端部
２２ 拡散抑制層
２３ 半田端子
２５ メッキ用金属膜
２６ 厚膜金属層
２７ 下層配線
２７ａ 一端部
２７ｂ 他端部
４０ フレーム
５０ インダクタ素子
５０ａ 端部
２７１，２７２ 下層配線 1A, 1B, 1C, 1D Semiconductor device 9 Protective insulating film 9a Opening 10 Semiconductor device wafer 11 Semiconductor substrate 12 Connection pad (connection terminal)
DESCRIPTION OF SYMBOLS 13 Passivation film | membrane 14 Base insulating film 15 Substrate 16 Electroplating seed layer 18 Adhesive layer 19 Film material 20a Via hole 21 Upper layer wiring 21a One end part 21b Other end part 22 Diffusion suppression layer 23 Solder terminal 25 Metal film for plating 26 Thick film metal Layer 27 Lower layer wiring 27a One end portion 27b Other end portion 40 Frame 50 Inductor element 50a End portion 271, 272 Lower layer wiring

Claims (16)

半導体基板の表面に複数の接続端子が形成された半導体デバイスウエハと、
前記複数の接続端子にそれぞれの一端が接続された複数の下層配線と、
前記複数の下層配線よりも上方に位置し、それぞれ対応する前記下層配線より長い複数の上層配線と、
前記複数の上層配線の下方に位置する、基材を含有した樹脂のフィルム材と、
前記複数の上層配線にそれぞれ接続された複数の半田端子と、
を備えることを特徴とする半導体装置。 A semiconductor device wafer having a plurality of connection terminals formed on the surface of the semiconductor substrate;
A plurality of lower-layer wirings each having one end connected to the plurality of connection terminals;
A plurality of upper layer wirings positioned above the plurality of lower layer wirings and longer than the corresponding lower layer wirings;
A resin film material containing a base material, located below the plurality of upper layer wirings,
A plurality of solder terminals respectively connected to the plurality of upper layer wirings;
A semiconductor device comprising: 前記フィルム材は、ガラス繊維からなる布、シリカフィラー、アラミド繊維のいずれかの基材を含有した、エポキシ系樹脂或いはポリイミド系樹脂であることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the film material is an epoxy resin or a polyimide resin containing a substrate made of glass fiber, silica filler, or aramid fiber. 前記フィルム材上にインダクタ素子を備えることを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, further comprising an inductor element on the film material. 前記フィルム材は、少なくとも１０μｍの膜厚を有することを特徴とする請求項１〜３の何れか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the film material has a thickness of at least 10 μm. 前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有することを特徴とする請求項１〜４の何れか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the upper layer wiring includes a contact portion in a via hole formed in the film material and a land portion on the film material. . 前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことを特徴とする請求項５に記載の半導体装置。   The connection terminal, the land portion of the upper layer wiring connected to the connection terminal via the lower layer wiring, and the solder terminal connected to the upper layer wiring do not overlap in plan view. The semiconductor device according to claim 5. 前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a protective insulating film is provided around a connection region between the upper layer wiring and the solder terminal. 半導体基板及び前記半導体基板の一方の面に形成された複数の接続端子を備えた基板の前記接続端子に下層配線が接続された半導体装置の製造方法において、
前記基板の一方の面側に、基材を含有した樹脂のフィルム材を貼付するフィルム材貼付工程と、
前記下層配線の上方に対応する前記フィルム材に、前記下層配線を露出させるビアホールを形成するビアホール形成工程と、
前記ビアホールを介して前記下層配線と接続し、接続された前記下層配線より長い上層配線を前記フィルム材上に形成する上層配線形成工程と、
前記上層配線上に形成された半田端子を形成する半田端子形成工程と、
を備えることを特徴とする半導体装置の製造方法。 In a method of manufacturing a semiconductor device in which a lower layer wiring is connected to the connection terminal of a semiconductor substrate and a substrate having a plurality of connection terminals formed on one surface of the semiconductor substrate.
A film material pasting step of pasting a resin film material containing a base material on one surface side of the substrate;
A via hole forming step for forming a via hole exposing the lower layer wiring on the film material corresponding to the upper side of the lower layer wiring;
An upper layer wiring forming step of connecting the lower layer wiring via the via hole and forming an upper layer wiring longer than the connected lower layer wiring on the film material,
A solder terminal forming step of forming a solder terminal formed on the upper layer wiring;
A method for manufacturing a semiconductor device, comprising: 前記フィルム材貼付工程は、前記基板の周囲を囲うフレームに前記フィルム材を貼付する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 8, wherein the film material pasting step includes a step of pasting the film material on a frame surrounding the periphery of the substrate. 前記フィルム材貼付工程の前に、前記半導体基板の裏面を研削して、その厚みを薄くする基板薄型化工程を備えることを特徴とする請求項８又は９に記載の半導体装置の製造方法。   10. The method of manufacturing a semiconductor device according to claim 8, further comprising a substrate thinning step in which the back surface of the semiconductor substrate is ground and the thickness thereof is reduced before the film material pasting step. 前記上層配線形成工程は、前記ビアホール内と前記フィルム材上にメッキを施す工程を含み、前記フィルム材上の前記メッキ部分をパターニングすることにより、前記上層配線を形成することを特徴とする請求項８〜１０の何れか一項に記載の半導体装置の製造方法。   The upper layer wiring forming step includes a step of plating the inside of the via hole and the film material, and the upper layer wiring is formed by patterning the plated portion on the film material. The manufacturing method of the semiconductor device as described in any one of 8-10. 前記フィルム材には、前記フィルム材貼付工程の前に、メッキ用金属膜が形成されていることを特徴とする請求項８〜１１の何れか一項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 8, wherein a metal film for plating is formed on the film material before the film material pasting step. 前記フィルム材上にインダクタ素子を形成するインダクタ形成工程を備えることを特徴とする請求項８〜１２の何れか一項に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 8, further comprising an inductor forming step of forming an inductor element on the film material. 前記上層配線は、前記フィルム材に形成されたビアホール内のコンタクト部と、前記フィルム材上のランド部と、を有することを特徴とする請求項８〜１３の何れか一項に記載の半導体装置の製造方法。   The semiconductor device according to claim 8, wherein the upper layer wiring includes a contact portion in a via hole formed in the film material, and a land portion on the film material. Manufacturing method. 前記接続端子と、前記下層配線を介して前記接続端子に接続された前記上層配線の前記ランド部と、前記上層配線に接続された前記半田端子とは、平面視して重ならないことを特徴とする請求項１４に記載の半導体装置の製造方法。   The connection terminal, the land portion of the upper layer wiring connected to the connection terminal via the lower layer wiring, and the solder terminal connected to the upper layer wiring do not overlap in plan view. The method of manufacturing a semiconductor device according to claim 14. 前記上層配線と前記半田端子との接続領域の周囲に保護絶縁膜が設けられていることを特徴とする請求項８〜１５の何れか一項に記載の半導体装置の製造方法。

16. The method of manufacturing a semiconductor device according to claim 8, wherein a protective insulating film is provided around a connection region between the upper layer wiring and the solder terminal.

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