JP2011171615A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、成膜技術やエッチング技術を用いて半導体素子を製造する半導体素子製造方法に関し、特に、ウエハエッジ等のウエハ表面以外の部分を膜除去する半導体素子製造方法に関する。 The present invention relates to a semiconductor element manufacturing method for manufacturing a semiconductor element by using a film forming technique or an etching technique, and more particularly to a semiconductor element manufacturing method for removing a film other than a wafer surface such as a wafer edge.
図1は、半導体素子が形成される通常のウエハ断面を示している。当該ウエハは、例えば、基板11上にポリシリコン膜13が形成され、その上にさらにタングステンシリサイド膜14(以後WSiと称す)が形成されている。これら各層は、例えばCVD法によって形成されるが、本図の中段に示されるようにウエハ表面のみならず、ウエハ全面、すなわち表面、裏面及びウエハエッジ部(Aの部分)に均一に各膜13及び14が成膜されることになる。このような状態のウエハに次のプロセスとして、ドライエッチング等の方法によりゲートパターンを形成すると、ウエハエッジ部の一部(Bの部分)で不要な膜が残存する現象が発生してしまう。 FIG. 1 shows a typical wafer cross section on which semiconductor elements are formed. In the wafer, for example, a polysilicon film 13 is formed on a substrate 11, and a tungsten silicide film 14 (hereinafter referred to as WSi) is further formed thereon. Each of these layers is formed by, for example, the CVD method. As shown in the middle part of the figure, each layer 13 and the film 13 are uniformly formed not only on the wafer surface but also on the entire wafer surface, that is, on the front surface, the back surface, and the wafer edge portion (A portion). 14 will be formed. When a gate pattern is formed on the wafer in such a state by a method such as dry etching as a next process, a phenomenon that an unnecessary film remains in a part of the wafer edge portion (B portion) occurs.
図2は、図1に示された如きウエハのエッジ部断面を撮影した顕微鏡写真の一部を示している。ここで、ウエハエッジ部(Bの部分)にはWSiやポリシリコンからなる膜が一部「ささくれ」状に残っているのが観察される。かかる「ささくれ」状態は、ゲートのエッチング時においてエッチングガスがウエハに対して垂直方向に入射してくることに起因すると推察される。かかる状態のままで次のプロセスを処理しようとすると、これらの膜が剥がれて、ウエハ表面へ飛散し形状不良やパーティクル源となり半導体素子製造における不良品の発生や歩留りの低下を生む。さらは、チャンバ等のプロセス装置内を汚染する原因となる。従って、事前にこれらの不要な残存膜を除去する必要がある。 FIG. 2 shows a part of a micrograph obtained by photographing a cross section of the edge portion of the wafer as shown in FIG. Here, it is observed that a film made of WSi or polysilicon remains in a “throw away” shape at the wafer edge portion (B portion). It is inferred that such a “break” state is caused by the fact that the etching gas is incident on the wafer in the vertical direction when the gate is etched. If an attempt is made to process the next process in such a state, these films are peeled off and scattered on the wafer surface, resulting in a shape defect and a particle source, resulting in the generation of defective products and a decrease in yield in semiconductor element manufacturing. In addition, the inside of a process apparatus such as a chamber may be contaminated. Therefore, it is necessary to remove these unnecessary remaining films in advance.
現在、良く知られているウエハエッジ部の膜除去方法としては、物理的にウエハエッジ部を研磨する方法と化学反応を用いて残存膜を除去する方法とに大別される。前者の方法としては、CMP(Chemical Mechanical Polishing)方法、研磨テープ方法及びスクラバー方法が知られている。CMP方法は、ウエハエッジ部のみをCMPにて研磨する方法である。研磨テープ方法は、CMPパッドの代わりに研磨テープを用いる方法である。スクラバー方法は、スポンジを擦り付けて、物理的に残存膜を除去する方法である。後者の方法としては、ドライエッチ方法及び洗浄方法がある。ドライエッチ方法は、エッチングガスでウエハエッジのみの残存膜を除去する方法である。洗浄方法は、薬液をウエハエッジ部のみに掛けて洗浄して残存膜を除去する方法である。また、ウエハ等のエッジ部に付着した有機物をドライエッチする方法としては、特許文献1に開示される技術がある。
At present, well-known methods for removing the film at the wafer edge are roughly classified into a method for physically polishing the wafer edge and a method for removing the remaining film using a chemical reaction. As the former method, a CMP (Chemical Mechanical Polishing) method, a polishing tape method, and a scrubber method are known. The CMP method is a method in which only the wafer edge portion is polished by CMP. The polishing tape method uses a polishing tape instead of a CMP pad. The scrubber method is a method of physically removing the remaining film by rubbing a sponge. The latter method includes a dry etching method and a cleaning method. The dry etching method is a method of removing a remaining film only on the wafer edge with an etching gas. The cleaning method is a method in which a chemical solution is applied only to the wafer edge portion and cleaned to remove the remaining film. Further, as a method of dry etching organic substances attached to an edge portion such as a wafer, there is a technique disclosed in
これらの従来の方法は、膜の除去性能や実施に必要なコスト等の点でそれぞれ一長一短があり、どの方法が最適であるかを一概には決められないのが普通である。しかしながらどの方法にも共通している欠点として、膜を除去するために専用の装置を必要とする点と、成膜工程とは別に膜を除去するための工程が必要になる点がある。 These conventional methods have their merits and demerits in terms of film removal performance, cost required for implementation, and the like, and it is not usually possible to determine which method is optimal. However, the disadvantages common to all methods are that a dedicated apparatus is required to remove the film and that a process for removing the film is required in addition to the film forming process.
本発明の目的は、専用の装置を必要とすることなく工程数を低減した半導体素子製造方法を提供することである。 An object of the present invention is to provide a method of manufacturing a semiconductor element that reduces the number of steps without requiring a dedicated device.
本発明による半導体素子製造方法は、ウエハ状の基板に少なくとも1つの半導体素子を製造する半導体素子製造方法であって、前記基板のウエハ表面上に少なくとも1層の膜をこれに対応する成膜材料を用いて成膜する成膜ステップと、当該成膜がなされたウエハ表面に不活性ガスを供給しつつ、当該成膜がなされたウエハの周囲に前記成膜材料に適合するエッチングガスを供給することによって、前記ウエハ表面以外のウエハ部分の膜除去を行う膜除去ステップと、を含むことを特徴とする。 A semiconductor device manufacturing method according to the present invention is a semiconductor device manufacturing method for manufacturing at least one semiconductor device on a wafer-like substrate, and at least one film is formed on the wafer surface of the substrate. A film forming step for forming the film, and an etching gas suitable for the film forming material is supplied around the wafer on which the film has been formed while supplying an inert gas to the wafer surface on which the film has been formed. And a film removal step of removing a film on a wafer portion other than the wafer surface.
本発明による半導体素子製造方法によれば、専用の装置を必要とすることなく工程数を低減することが可能となる。 According to the semiconductor element manufacturing method of the present invention, the number of processes can be reduced without requiring a dedicated apparatus.
本発明の実施例について添付の図面を参照しつつ詳細に説明する。 Embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図3〜図6は、第1の実施例において本発明による半導体素子製造方法を実行する各工程におけるウエハの状態をそれぞれ示している。ここでは、例として、一般的なトランジスタのゲート構造を形成する場合を示している。 3 to 6 show the state of the wafer in each step of executing the semiconductor device manufacturing method according to the present invention in the first embodiment. Here, as an example, a case where a gate structure of a general transistor is formed is shown.
図3を参照すると、先ず基板準備工程において、ウエハ10としてSi等の材料からなり表面が清浄な基板11を用意し、次に、熱酸化法等の手法により、基板11の表面に酸化膜12を形成する。次に、その上にゲートとなる多結晶Siからなるポリシリコン膜13をCVD(Chemical Vapor Deposition)法等の手法により成膜する。例えば、CVD法においては、ウエハ10が複数枚、炉心管の中に挿入され、まず、ウエハが加熱された状態で水素や酸素等を流す事によりウエハ表面に熱酸化膜12を形成する。次いでポリシリコン膜13を、ウエハが加熱された状態でSiH4系のガスを流すことによって形成する。このポリシリコン膜13には、その成膜中に不純物を同時にドーピングするか又は成膜後にインプラントの手法によりドーピングすることよって、電気伝導性を持たせるための不純物を含有させてもよい。
Referring to FIG. 3, first, in a substrate preparation step, a substrate 11 made of a material such as Si is prepared as a
図4を参照すると、次の成膜工程において、ゲート電極の抵抗を下げるために、当該成膜されたポリシリコン膜13の上に金属系の膜を成膜する。この工程においては予め、ポリシリコン膜13が成膜されたウエハを枚葉毎に専用のチャンバ(図示せず)内に配置する。本実施例では、金属系の膜の成膜材料の例としてタングステンを用い、タングステンシリサイド膜(以下、WSi膜と称する)14が形成される。WSi膜14は通常CVD法により成膜される。そこで、本図に示されるように、基板11を加熱させるための加熱ステージ30上にウエハ10が載せられる。成膜温度は例えば約500℃程度である。この状態において、ウエハ10の上方に配置され且つウエハ10の表面を覆うガス供給部、すなわちシャワーヘッド40から、WF6及びSiH4系の混合ガスを供給する。当該混合ガスの供給量や供給圧力は、当該混合ガスの組成やウエハ10の大きさに応じて適切に選択される。ここで、当該混合ガスが噴出されるシャワーヘッド40の下部面とウエハ10の表面との距離はH1であるとする。
Referring to FIG. 4, in the next film formation step, a metal film is formed on the formed polysilicon film 13 in order to reduce the resistance of the gate electrode. In this step, the wafer on which the polysilicon film 13 is formed is placed in a dedicated chamber (not shown) for each wafer. In this embodiment, tungsten is used as an example of the film forming material of the metal film, and a tungsten silicide film (hereinafter referred to as a WSi film) 14 is formed. The WSi
当該供給された混合ガスは、ウエハ10の表面に到達した後、加熱された基板温度によって熱分解反応を起こし、当該成膜されたポリシリコン膜13の上にWSi膜14が形成される。本図のように、WSi膜14はウエハ10の表面のみならずウエハ10のエッジ部にも成膜される。
After the supplied mixed gas reaches the surface of the
図5を参照すると、次の膜除去工程において、シャワーヘッド40を下降させてシャワーヘッド40をウエハ10が載った加熱ステージ30に近づけ、シャワーヘッド40の下部面とウエハ10の表面との間の距離H2を可能な限り短くする。すなわちH2≪H1とする。この状態でシャワーヘッド40の下部面からArガス等の不活性ガスを流す。その一方でシャワーヘッド40の周縁端部からClF3ガスを、例えば200sccm程度の流量でウエハ10の周囲、好ましくはウエハ10のエッジ付近に供給する。尚、エッチングガスは、ウエハ10が配置されたチャンバ(図示せず)内に充満されれば足りるが、好ましくはウエハのウエハ10の主にエッジ付近に供給するようにする。
Referring to FIG. 5, in the next film removal step, the
当該供給に応じて、ClF3ガスがウエハ10のエッジ部に到達し、WSi膜14やポリシリコン膜13をエッチングする。その一方で、ウエハ10の表面部はシャワーヘッド40から供給されたArガスがウエハ10の中心部から外側へ向かって流れているため、ClF3ガスはウエハ10の表面部へは供給されず、ウエハ10の表面部にあるWSi膜14やポリシリコン膜13をエッチングすることがない。
In response to the supply, ClF 3 gas reaches the edge portion of the
本第1の実施例においては、エッチングガスとしてClF3ガスが用いられて、WSi膜14がエッチングされる。この場合、WSi膜14のエッチングレートは例えば100Å/sec程度であり、ポリシリコン膜13のエッチングレートは500Å/min程度である。成膜されたWSi膜14及びポリシリコン膜13の膜厚に依存するが、数分程度でこれら膜の除去が可能である。また、供給するClF3ガスの流量を増加させることで、更なるエッチング時間の短縮を図ることも可能である。
In the first embodiment, ClF 3 gas is used as an etching gas, and the
尚、エッチングガスは、ClF3ガスに限定されず、エッジ膜除去が可能な他の適切なガスであってもよい。エッチングガスは、また、必ずしもシャワーヘッド40から供給される必要は無く、別のガス供給ラインからウエハ10のエッジ付近又はチャンバ内に供給されてもよい。さらには、エッチングガスがウエハ10のエッジ部に向けて横から水平方向に噴射されるようなガス供給ラインを用意してもよい。
The etching gas is not limited to the ClF 3 gas, and may be another appropriate gas that can remove the edge film. The etching gas is not necessarily supplied from the
図6を参照すると、次の素子領域形成工程において、結果的に基板11上に酸化膜12、ポリシリコン膜13及びWSi膜14が成膜されたウエハ10に、一般的なフォトリソグラフィ及びエッチング技術を用いて所望パターンになされたゲート電極を素子領域20として形成する。本図では、説明の容易性から例として1つの素子領域20が示されているが、もちろんウエハ10に形成されるべき半導体素子の数並びにかかる半導体素子の構造仕様に依存して多数の素子領域20が形成され得る。
Referring to FIG. 6, in the next element region forming step, general photolithography and etching techniques are performed on the
図7は、シャワーヘッド40の下部面41及び周縁端部43を示している。シャワーヘッド40の下部面41は、ウエハの表面を覆うように、例えば円形を呈している。また、シャワーヘッド40の下部面41には、下方に向けられた多数の噴射口42が設けられ、ここから不活性ガスが噴射される。不活性ガスは、シャワーヘッド40の下方に配置されたウエハの表面部(図示せず)に阻まれてラジアル方向すなわち外方向に向けて流出する。
FIG. 7 shows the lower surface 41 and the peripheral edge 43 of the
一方、シャワーヘッド40の周縁端部43には、外方向に向けて多数の噴射口44が設けられ、ここからエッチングガスが噴射される。本図に示される形状は、1つの例であり、多様なシャワーヘッドの形状があり得る。周縁端部43に設けられた噴射口44の噴射方向は、外方向に限られず、よりウエハのエッジ部に向けられてもよい。
On the other hand, the peripheral edge 43 of the
図8は、第1の実施例におけるチャンバの利用形態を示している。図8の(a)を参照すると、成膜及び膜除去用のチャンバCAと、ウエハを搬送するための搬送チャンバCTと、待機中のウエハを真空中で保持するロードロックチャンバCLRとが用意される。プロセス対象のウエハは、先ずロードロックチャンバCLRに保持されて真空中にて待機されている。次いで、当該ウエハは搬送チャンバCTを介してチャンバCAに搬送される。1つのチャンバCAにおいて、当該ウエハは、上記した工程を介して成膜及び膜除去が一貫して行われる。成膜及び膜除去が完了したウエハは、搬送チャンバCTを介してチャンバCAから搬出され、ロードロックチャンバCLRに戻って排出又は次のプロセスに供される。 FIG. 8 shows how the chamber is used in the first embodiment. Referring to FIG. 8A, a chamber CA for film formation and film removal, a transfer chamber CT for transferring a wafer, and a load lock chamber CLR for holding a waiting wafer in vacuum are prepared. The The wafer to be processed is first held in the load lock chamber CLR and is kept in a vacuum. Next, the wafer is transferred to the chamber CA via the transfer chamber CT. In one chamber CA, film formation and film removal are consistently performed on the wafer through the above-described steps. The wafer on which film formation and film removal has been completed is unloaded from the chamber CA via the transfer chamber CT, returned to the load lock chamber CLR, and discharged or used for the next process.
図8の(b)を参照すると、チャンバCAの温度制御のシーケンスが示されている。ここで、成膜のために加熱ステージ温度は500℃に維持され、成膜後加熱ステージ温度は500℃から200℃へ冷却される。加熱ステージ温度200℃において膜除去が実施される。さらに、ゲート電極等の形成のために再度成膜を実施するために加熱ステージ温度は200℃から500℃へ加熱される。この場合、加熱ステージ温度の降温時間及び昇温時間が必要である。 Referring to FIG. 8B, a temperature control sequence for the chamber CA is shown. Here, the heating stage temperature is maintained at 500 ° C. for film formation, and the post-deposition heating stage temperature is cooled from 500 ° C. to 200 ° C. Film removal is performed at a heating stage temperature of 200 ° C. Furthermore, the heating stage temperature is heated from 200 ° C. to 500 ° C. in order to form a film again for forming a gate electrode and the like. In this case, it is necessary to lower the heating stage temperature and raise the temperature.
以上の第1の実施例においては、膜除去のための専用のチャンバへの搬送を行う工程なくして、WSi膜14やポリシリコン膜13の成膜を行った1つのチャンバ(図8のチャンバCA)内でウエハ10のエッジ部のみからWSi膜14やポリシリコン膜13を除去することが可能となっている。また、加熱ステージ30とシャワーヘッド40との間の距離やArガス流量を調整することにより、ウエハ10の表面に回り込むClF3ガスの量を適切に制御することができ、その結果ウエハ10の表面の一部を同時にエッチングすることも可能となる。また、WSi膜14を成膜する装置と膜を除去する装置とが同一の装置で実施できるため、従来の方法のように、膜除去専用の装置を別途用意する必要が無い。
In the first embodiment described above, one chamber (chamber CA in FIG. 8) in which the
尚、本第1の実施例では、WSi膜14の成膜を行った後に同一の装置又はチャンバ内においてエッジ部の膜を除去する形態が示されているが、WSi膜14の成膜を行う装置に限られず、枚葉式にて成膜が可能な装置又はチャンバ内において同様の手法によりエッジ部の他の材料からなる膜を除去することが可能である。
In the first embodiment, the
また、本第1の実施例では、基板11としてSi基板を用いる例が示されているが、本発明にかかる限定はなく、ガラス基板やSiC基板など、半導体ウエハプロセスにおいて使用される得る基板であればよい。 In the first embodiment, an example in which a Si substrate is used as the substrate 11 is shown. However, the present invention is not limited thereto, and may be a substrate that can be used in a semiconductor wafer process, such as a glass substrate or a SiC substrate. I just need it.
また、本第1実施例では、ウエハ10のエッジ部のポリシリコン膜13やWSi膜14をClF3ガスを用いて除去しているが、エッチング対象の膜の材料は、ClF3ガス等のエッチングガスで除去できる、例えば、SiN膜、Ti膜又はW膜等の膜であってもよい。
In the first embodiment, the polysilicon film 13 and the
また、本第1の実施例では、エッチングガスとしてClF3ガスを用いているが、エッジ部に付着している膜を除去できるガスであればよく、他の種類のガスが用いられてもよい。 In the first embodiment, ClF 3 gas is used as the etching gas, but any gas that can remove the film adhering to the edge portion may be used, and other types of gases may be used. .
また、本第1の実施例では、シャワーヘッド40の下部面は、ウエハ10を完全に覆うものとして説明されたが、本発明にかかる限定はなく、ウエハ10の外形のうちでどこまでが膜除去を必要とするウエハエッジ部であるかの判断に基づいて、シャワーヘッド40の下部面の大きさが決定されてもよい。
In the first embodiment, the lower surface of the
<第2の実施例>
図9は、第2の実施例におけるチャンバ利用の形態を示している。図9の(a)を参照すると、第2の実施例は、成膜と膜除去を別チャンバにて実施する形態である。本図に示されるように、図8に示された形態とは異なり、成膜用のチャンバCAと膜除去用のチャンバCBとの2つのチャンバが用意されている。
<Second embodiment>
FIG. 9 shows a mode of using a chamber in the second embodiment. Referring to FIG. 9A, the second embodiment is a mode in which film formation and film removal are performed in separate chambers. As shown in this figure, unlike the embodiment shown in FIG. 8, two chambers, a film formation chamber CA and a film removal chamber CB, are prepared.
プロセスの実施順序としては、まずウエハをチャンバCAへ搬送し、WSi膜を成膜させる。成膜後、ウエハをチャンバCBへ搬送し、第1の実施例にて説明した膜除去を実施する。このように、成膜と膜除去とが別のチャンバにてそれぞれ実施される。 As the process execution order, first, the wafer is transferred to the chamber CA, and a WSi film is formed. After the film formation, the wafer is transferred to the chamber CB and the film removal described in the first embodiment is performed. In this manner, film formation and film removal are performed in separate chambers.
図9の(b)及び(c)を参照すると、成膜用のチャンバCA及び膜除去用のチャンバCBのそれぞれの温度制御シーケンスが示されている。ここで、チャンバCAはWSi膜の成膜を実施させるため、加熱ステージ温度が500℃程度に一定に設定される。一方、チャンバCBは膜除去を実施すると共にチャンバCB内の部品への腐食を抑えるために、例えば、加熱ステージ温度200℃程度に低温化され一定に維持される。 Referring to FIGS. 9B and 9C, there are shown respective temperature control sequences of the film formation chamber CA and the film removal chamber CB. Here, in the chamber CA, the heating stage temperature is set to a constant value of about 500 ° C. in order to form the WSi film. On the other hand, the chamber CB is maintained at a constant temperature, for example, at a heating stage temperature of about 200 ° C. in order to perform film removal and suppress corrosion of components in the chamber CB.
以上の第2の実施例においては、チャンバCA及びCBにおいては、加熱ステージ温度を常に同じ温度に維持したまま処理できるため、降温及び昇温に要する時間を短縮することが出来、短時間で多くのウエハを処理することが可能となる。すなわち、ウエハ1枚あたりに要する処理時間を短縮することが可能となる。 In the second embodiment described above, the chambers CA and CB can be processed while the heating stage temperature is always maintained at the same temperature. Therefore, the time required for the temperature lowering and the temperature rising can be shortened, and the time can be increased in a short time. It becomes possible to process the wafers. That is, it is possible to shorten the processing time required for each wafer.
以上のように、本発明による半導体素子製造方法によれば、膜除去専用の装置を必要とすることなく工程数を低減することも可能となる。本発明の好ましい実施例においては、エッチングガスがシャワーヘッドの周縁端部からウエハのエッジに向けて噴射され、同時にウエハ10の表面上に向けて不活性ガスが噴射される。これにより、エッチングガスのウエハ中心部への侵入が抑止され、効果的な膜除去が達成される。
As described above, according to the semiconductor element manufacturing method of the present invention, it is also possible to reduce the number of processes without requiring a dedicated apparatus for film removal. In the preferred embodiment of the present invention, an etching gas is injected from the peripheral edge of the shower head toward the edge of the wafer and simultaneously an inert gas is injected onto the surface of the
10 ウエハ
11 基板
12 酸化膜
13 ポリシリコン膜
14 WSi膜
20 素子領域
30 加熱ステージ
40 シャワーヘッド
CLR ロードロックチャンバ
CT 搬送チャンバ
CA、CB チャンバ
DESCRIPTION OF
Claims (9)
前記基板のウエハ表面上に少なくとも1層の膜をこれに対応する成膜材料を用いて成膜する成膜ステップと、
当該成膜がなされたウエハ表面に不活性ガスを供給しつつ、当該成膜がなされたウエハの周囲に前記成膜材料に適合するエッチングガスを供給することによって、前記ウエハ表面以外のウエハ部分の膜除去を行う膜除去ステップと、
を含むことを特徴とする半導体素子製造方法。 A semiconductor device manufacturing method for manufacturing at least one semiconductor device on a wafer-shaped substrate,
A film forming step of forming a film of at least one layer on the wafer surface of the substrate using a film forming material corresponding thereto;
While supplying an inert gas to the surface of the wafer on which the film has been formed, an etching gas suitable for the film forming material is supplied around the wafer on which the film has been formed. A film removal step for performing film removal;
A method for manufacturing a semiconductor device, comprising:
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Publication number | Priority date | Publication date | Assignee | Title |
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CN102505112A (en) * | 2011-12-26 | 2012-06-20 | 宋勃 | Device and method for sticking graphene film |
CN102505112B (en) * | 2011-12-26 | 2013-12-11 | 宋勃 | Device and method for sticking graphene film |
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