JP2011171414A - Heat treatment method of silicon wafer - Google Patents
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Abstract
Description
本発明は、チョクラルスキー法により製造したシリコン単結晶インゴットをスライスして得られたシリコンウェーハを半導体デバイスに適用するために施される熱処理方法に関する。 The present invention relates to a heat treatment method applied to apply a silicon wafer obtained by slicing a silicon single crystal ingot manufactured by the Czochralski method to a semiconductor device.
半導体デバイス形成用基板として用いられるシリコンウェーハ(以下、単に、ウェーハともいう)は、デバイス活性領域となるウェーハの表面近傍(以下、表面部という)において、COP(Crystal Originated Particle)等の結晶欠陥が存在しないことが要求されている。 Silicon wafers used as semiconductor device forming substrates (hereinafter also simply referred to as wafers) have crystal defects such as COP (Crystal Originated Particles) in the vicinity of the surface (hereinafter referred to as the surface portion) of the wafer serving as a device active region. It is required not to exist.
このようなシリコンウェーハは、チョクラルスキー法(CZ法)によるシリコン単結晶育成時において、結晶欠陥が存在しない無欠陥領域を有するシリコン単結晶インゴットを育成し、該無欠陥領域からスライスする方法や、ウェーハを高温で熱処理することにより、ウェーハの表面部に無欠陥層を形成する方法等により製造することができる。 Such a silicon wafer is obtained by growing a silicon single crystal ingot having a defect-free region free from crystal defects and slicing from the defect-free region when growing a silicon single crystal by the Czochralski method (CZ method). The wafer can be manufactured by a method of forming a defect-free layer on the surface portion of the wafer by heat-treating the wafer at a high temperature.
このうち、ウェーハを高温で熱処理する方法としては、不活性ガスや還元性ガス雰囲気中、1250℃以上の高温下で1時間以上熱処理を行うことにより、ウェーハの表面部の固溶酸素を外方拡散させて、COPやBMD(Balk Micro Defect)等を消滅させる技術が知られている(例えば、特許文献1)。 Among these methods, the method of heat-treating the wafer at a high temperature is to carry out the heat treatment at a high temperature of 1250 ° C. or higher for 1 hour or more in an inert gas or reducing gas atmosphere to remove the solid solution oxygen on the surface of the wafer outward. A technique for diffusing and eliminating COP, BMD (Balk Micro Defect) and the like is known (for example, Patent Document 1).
しかしながら、特許文献1に示すような熱処理方法は、長時間熱処理を行うため、生産性が低下し、かつ、熱処理における製造コストが増加する。 また、長時間熱処理を行ったウェーハの表面部は、酸素の外方拡散によりシリコン中の固溶酸素濃度が低下するため、このようなウェーハをデバイスプロセスにおいて使用した場合、デバイスプロセスで生じる応力や歪の印加によって発生した転位が、その後の熱処理において伸長しやすく、デバイス歩留が低下する要因となる。
また、熱処理が長時間となるため、当該熱処理時においても、ウェーハにスリップが発生しやすいという問題もあった。
However, since the heat treatment method as shown in
Further, since the heat treatment takes a long time, there is also a problem that the wafer is likely to slip even during the heat treatment.
このため、近年では、シリコンウェーハに対して、1150℃以上の高温で秒単位の急速加熱・急速冷却熱処理(以下、単にRTP(Rapid Thermal Process)ともいう)を施すことにより、デバイス活性領域となるウェーハの表面部に無欠陥層を形成する技術が用いられるようになった(例えば、特許文献2)。 Therefore, in recent years, a silicon wafer is subjected to a rapid heating / cooling heat treatment (hereinafter also simply referred to as RTP (Rapid Thermal Process)) at a high temperature of 1150 ° C. or more in seconds, thereby becoming a device active region. A technique for forming a defect-free layer on the surface of a wafer has been used (for example, Patent Document 2).
しかしながら、特許文献2に記載されているような技術を用いて製造されるシリコンウェーハは、ウェーハ内部(以下、バルク部という)に形成されるBMD密度が、最大でも5.0×109cm-3程度であり、バルク部におけるBMD密度の向上には限界がある。
また、特許文献2においては、当該熱処理においてウェーハに発生するスリップを抑制することができることは記載されていない。
However, a silicon wafer manufactured using a technique as described in
Further,
一方、特許文献3には、CZ法により製造されたシリコン基板を、窒素100%または酸素100%、あるいはまた、酸素と窒素の混合雰囲気下、最大保持温度を1125℃以上シリコンの融点以下とし、保持時間を5秒以上として熱処理を行った後、最大保持温度から8℃/秒以上の冷却速度で急速冷却することにより、酸素濃度を制御することなく、所望の酸素析出特性を有するシリコン基板を得ることができる技術が開示されている。
この技術を用いることにより、内部欠陥密度(バルク部のBMD密度)が最大で1.0×1010cm-3程度の高密度のBMDを形成することができる。
On the other hand, in
By using this technique, it is possible to form a BMD having a high internal defect density (BMD density in the bulk portion) of about 1.0 × 10 10 cm −3 at the maximum.
しかしながら、特許文献3には、ウェーハの表面部において無欠陥層を形成させる点や、当該熱処理においてウェーハに発生するスリップを抑制することができることは記載されていない。
However,
本発明は、上記技術的課題を解決するためになされたものであり、デバイス活性領域となるウェーハの表面部においてCOP等の結晶欠陥を消滅させることができ、バルク部においてはBMDを高密度で形成させることができ、さらに、RTPにおいて発生するスリップを抑制することができるシリコンウェーハの熱処理方法を提供することを目的とするものである。 The present invention has been made to solve the above technical problem, and can eliminate crystal defects such as COP in the surface portion of the wafer serving as a device active region, and BMD at a high density in the bulk portion. It is an object of the present invention to provide a method for heat-treating a silicon wafer that can be formed and that can suppress slip generated in RTP.
本発明に係るシリコンウェーハの熱処理方法は、チョクラルスキー法により製造したシリコン単結晶インゴットをスライスして得られたシリコンウェーハを熱処理する方法において、前記ウェーハの表裏面に酸素含有ガスを供給し、最高到達温度を1300℃以上シリコンの融点以下とし、前記最高到達温度からの降温速度を75℃/秒以上120℃/秒以下として急速加熱・急速冷却熱処理を行うことを特徴とする。 The silicon wafer heat treatment method according to the present invention is a method of heat treating a silicon wafer obtained by slicing a silicon single crystal ingot produced by the Czochralski method, supplying an oxygen-containing gas to the front and back surfaces of the wafer, Rapid heating / cooling heat treatment is performed by setting the maximum temperature to 1300 ° C. or more and the melting point of silicon or less, and the temperature decreasing rate from the maximum temperature to 75 ° C./second or more and 120 ° C./second or less.
前記ウェーハの表面に供給する酸素含有ガスの供給量は、前記ウェーハの裏面に供給する酸素含有ガスの供給量よりも多いことが好ましい。 The supply amount of the oxygen-containing gas supplied to the front surface of the wafer is preferably larger than the supply amount of the oxygen-containing gas supplied to the back surface of the wafer.
本発明に係るシリコンウェーハの熱処理方法によれば、デバイス活性領域となるウェーハの表面部においてCOP等の結晶欠陥を消滅させることができ、バルク部においてはBMDを高密度で形成させることができ、さらに、RTPにおいて発生するスリップを抑制することができるシリコンウェーハの熱処理方法が提供される。
したがって、本発明に係る方法による熱処理を施したシリコンウェーハは、半導体デバイスプロセスにおける歩留の向上に大きく寄与するものである。
According to the heat treatment method of a silicon wafer according to the present invention, crystal defects such as COP can be eliminated in the surface portion of the wafer to be a device active region, and BMD can be formed at a high density in the bulk portion, Furthermore, a silicon wafer heat treatment method capable of suppressing slips generated in RTP is provided.
Therefore, the silicon wafer subjected to the heat treatment by the method according to the present invention greatly contributes to the improvement of the yield in the semiconductor device process.
以下、本発明について、図面を参照して、より詳細に説明する。本発明に係るシリコンウェーハの熱処理方法は、チョクラルスキー法により製造したシリコン単結晶インゴットをスライスして得られたシリコンウェーハにRTPを施すものであり、前記ウェーハの表裏面に酸素含有ガスを供給し、最高到達温度を1300℃以上シリコンの融点以下とし、前記最高到達温度からの降温速度を75℃/秒以上120℃/秒以下としてRTPを行うことを特徴とするものである。
このような熱処理を行うことにより、デバイス活性領域となるウェーハの表面部においてCOP等の結晶欠陥を消滅させることができ、バルク部においてはBMDを1.0×1010cm-3レベルの高密度で形成させることができ、さらに、RTPにおいてウェーハに発生するスリップを抑制することができる。
Hereinafter, the present invention will be described in more detail with reference to the drawings. The silicon wafer heat treatment method according to the present invention is such that RTP is applied to a silicon wafer obtained by slicing a silicon single crystal ingot produced by the Czochralski method, and oxygen-containing gas is supplied to the front and back surfaces of the wafer. RTP is performed by setting the maximum temperature to 1300 ° C. or higher and the melting point of silicon or lower and the rate of temperature decrease from the maximum temperature to be 75 ° C./second or higher and 120 ° C./second or lower.
By performing such a heat treatment, crystal defects such as COP can be eliminated in the surface portion of the wafer serving as a device active region, and BMD has a high density of 1.0 × 10 10 cm −3 level in the bulk portion. Further, slip generated on the wafer in RTP can be suppressed.
上記のように、ウェーハの表裏面に酸素含有ガスを供給してRTPを行うことにより、ウェーハ表面にシリコン酸化膜が形成される。この際、シリコン酸化膜およびシリコン界面に多量の格子間シリコンが生成される。RTP温度が高温であれば、これらの格子間シリコンは、ウェーハ内部へ拡散し、特に、ウェーハの表面部に存在するCOPを埋めるため、ウェーハ表面部の結晶欠陥を消滅させることができる。 また、ウェーハ内に酸素が注入されるため、ウェーハの表面部における固溶酸素濃度を高めることができる。このため、上記のような熱処理を施したウェーハをデバイスプロセスにおいて使用する際、デバイスプロセスで生じる応力や歪の印加によって発生した転位の伸長を抑制することができる。 As described above, an oxygen-containing gas is supplied to the front and back surfaces of the wafer to perform RTP, thereby forming a silicon oxide film on the wafer surface. At this time, a large amount of interstitial silicon is generated at the silicon oxide film and the silicon interface. If the RTP temperature is high, these interstitial silicon diffuses into the wafer, and in particular fills the COP present on the surface of the wafer, so that crystal defects on the surface of the wafer can be eliminated. Further, since oxygen is injected into the wafer, the concentration of dissolved oxygen in the surface portion of the wafer can be increased. For this reason, when the wafer subjected to the heat treatment as described above is used in the device process, it is possible to suppress the elongation of dislocations generated by the application of stress or strain generated in the device process.
また、RTPにおける最高到達温度からの降温速度を高速化して上記範囲に制御することにより、スリップの発生を抑制しつつ、拡散速度の速い格子間シリコンは外方拡散するため、BMDが成長するために必要な空孔が残存する深さ領域を形成することができる。
これにより、ウェーハのバルク部に存在する空孔が、前記格子間シリコンによって埋められて対消滅することを防止し、バルク部に残留する空孔濃度を高めることができるため、ウェーハのバルク部のBMD密度を向上させることができる。
In addition, by increasing the temperature-decreasing rate from the highest temperature achieved in RTP and controlling it within the above range, the interstitial silicon having a high diffusion rate is outwardly diffused while suppressing the occurrence of slip, so that BMD grows. In this way, a depth region can be formed in which the holes necessary for the remaining are left.
As a result, it is possible to prevent vacancies existing in the bulk portion of the wafer from being buried and extinguished by the interstitial silicon, and to increase the concentration of vacancies remaining in the bulk portion. BMD density can be improved.
さらに、RTPにおいて最高到達温度を1300℃以上シリコンの融点以下とすることにより、ウェーハ内に存在するCOPの内壁酸化膜を効率よく溶解させることができる。
このため、ウェーハの表面部では、格子間シリコンが埋めることによるCOPの消滅力を高めることができ、一方、ウェーハのバルク部では、空孔を多く形成することができるため、BMDを高密度で形成させることができる。
Further, by setting the maximum temperature reached in RTP to 1300 ° C. or higher and the melting point of silicon or lower, the inner wall oxide film of COP existing in the wafer can be efficiently dissolved.
For this reason, the COP extinction force due to the interstitial silicon filling can be increased in the surface portion of the wafer, while many vacancies can be formed in the bulk portion of the wafer. Can be formed.
また、ウェーハの裏面にも酸素含有ガスを供給するため、ウェーハの裏面側における固溶酸素濃度を高めることができる。これにより、ウェーハの裏面側の強度が向上するため、当該RTPにおいて発生するスリップをさらに抑制することができる。 Further, since the oxygen-containing gas is also supplied to the back surface of the wafer, the concentration of dissolved oxygen on the back surface side of the wafer can be increased. Thereby, since the intensity | strength on the back surface side of a wafer improves, the slip which generate | occur | produces in the said RTP can further be suppressed.
上記のような本発明に係るシリコンウェーハの熱処理方法は、例えば、図1に示すようなRTP装置により、好適に行うことができる。
図1は、本発明に係るシリコンウェーハの熱処理方法に用いられるRTP装置のチャンバ部の概要を示す断面図である。
図1に示すRTP装置のチャンバ部10は、ウェーハWを収容する反応管20と、前記反応管20内に配設され、前記ウェーハWが載置されるウェーハ支持部30と、前記ウェーハWを光照射により加熱する複数のランプ40とを備えている。
The silicon wafer heat treatment method according to the present invention as described above can be suitably performed by, for example, an RTP apparatus as shown in FIG.
FIG. 1 is a cross-sectional view showing an outline of a chamber portion of an RTP apparatus used in a silicon wafer heat treatment method according to the present invention.
A
前記反応管20は、前記ウェーハWの半導体デバイスが形成される表面W1側の第1の空間20aに第1の雰囲気ガスFA(図中実線矢印)を供給するガス供給口22と、前記第1空間20aからガスを排出するガス排出口26と、前記ウェーハWの裏面W2側の第2の空間20bに第2の雰囲気ガスFB(図中点線矢印)を供給するガス供給口24と、前記第2空間20bからガスを排出するガス排出口28とを備える。
前記第1の雰囲気ガスFA及び第2の雰囲気ガスFBは、ウェーハWのRTPにおける熱処理時の雰囲気ガスとして用いられる。また、前記第2の雰囲気ガスFBは、必要に応じてRTPにおける冷却用ガスとしても用いられる。
本発明においては、RTPにおいて、第1の雰囲気ガスFA、第2の雰囲気ガスFB共に、酸素含有ガスを用いることを特徴とする。
The
The first atmospheric gas F A and the second atmospheric gas F B are used as atmospheric gases during heat treatment in the RTP of the wafer W. The second atmosphere gas F B is also used as a cooling gas in the RTP if necessary.
In the present invention, in the RTP, an oxygen-containing gas is used for both the first atmospheric gas F A and the second atmospheric gas F B.
以下、図1に示すRTP装置を用いた本発明に係るシリコンウェーハの熱処理方法の一例を説明する。図2は、本実施形態に係るシリコンウェーハの熱処理方法に適用されるRTPにおける熱処理シーケンスの一例を説明するための概念図である。 Hereinafter, an example of a heat treatment method for a silicon wafer according to the present invention using the RTP apparatus shown in FIG. 1 will be described. FIG. 2 is a conceptual diagram for explaining an example of a heat treatment sequence in RTP applied to the silicon wafer heat treatment method according to the present embodiment.
図2に示す熱処理シーケンスにおいては、まず、温度T0(例えば、600℃)に保持された反応管20内のウェーハ支持部30のサセプタ32上に、ウェーハWの裏面W2の外周部を載置して支持させる。そして、ガス供給口22から第1の雰囲気ガスFAを供給しつつ、ガス排出口26から第1の雰囲気ガスFAを排出させ、かつ、ガス供給口24から第2の雰囲気ガスFBを供給しつつ、ガス排出口28から第2の雰囲気ガスFBを排出させる。そして、サセプタ回転部34によりサセプタ32を回転させながら、ランプ40からの光照射によりウェーハWを最高到達温度T1(℃)まで所定の昇温速度ΔTu(℃/秒)で急速加熱する。
次に、前記最高到達温度T1を所定時間t(秒)保持する。
その後、必要に応じて、ガス供給口24から第2の雰囲気ガスFBの供給量を大きくさせて、所定の降温速度ΔTd(℃/秒)でウェーハWを急速冷却する。
In the heat treatment sequence shown in FIG. 2, first, the outer peripheral portion of the back surface W2 of the wafer W is placed on the susceptor 32 of the
Next, the maximum temperature T1 is maintained for a predetermined time t (seconds).
Then, if necessary, from the
なお、上記熱処理シーケンスにおけるウェーハWの温度測定は、例えば、ウェーハWの下方に配置された放射温度計(図示せず)により行う。また、前記昇温速度および降温速度の制御は、上記のようにして測定した温度に基づいて制御手段(図示せず)により、ランプ40の個別の出力制御や、第1の雰囲気ガスFAまたは第2の雰囲気ガスFBの流量の制御等により行う。
Note that the temperature measurement of the wafer W in the heat treatment sequence is performed by, for example, a radiation thermometer (not shown) disposed below the wafer W. The temperature increase rate and the temperature decrease rate are controlled by a control means (not shown) based on the temperature measured as described above, or by individual output control of the
本発明においてRTPを行うウェーハは、CZ法により製造したシリコン単結晶インゴットをスライスして得られたウェーハである。
CZ法によるシリコン単結晶インゴットの製造は、周知の方法にて行うことができる。具体的には、石英ルツボに充填した多結晶シリコンを加熱してシリコン融液とし、このシリコン融液の液面に種結晶を接触させて、種結晶と石英ルツボを回転させながら種結晶を引き上げ、所望の直径まで拡径して直胴部を形成し、その後、シリコン融液から切り離すことにより、シリコン単結晶インゴットを育成する。
次に、このようにして得られたシリコン単結晶インゴットを、周知の方法により、シリコンウェーハに加工する。具体的には、シリコン単結晶インゴットを内周刃またはワイヤソー等によりウェーハ状にスライスした後、外周部の面取り、ラッピング、エッチング、鏡面研磨等の加工を行う。
The wafer subjected to RTP in the present invention is a wafer obtained by slicing a silicon single crystal ingot manufactured by the CZ method.
Production of a silicon single crystal ingot by the CZ method can be performed by a known method. Specifically, the polycrystalline silicon filled in the quartz crucible is heated to form a silicon melt, the seed crystal is brought into contact with the liquid surface of the silicon melt, and the seed crystal is pulled up while rotating the seed crystal and the quartz crucible. The silicon single crystal ingot is grown by expanding to a desired diameter to form a straight body portion and then separating from the silicon melt.
Next, the silicon single crystal ingot thus obtained is processed into a silicon wafer by a known method. Specifically, after slicing a silicon single crystal ingot into a wafer shape with an inner peripheral blade or a wire saw, processing such as chamfering, lapping, etching, and mirror polishing of the outer peripheral portion is performed.
上記のようにして得られた鏡面研磨されたシリコンウェーハに対して、図1に示すようなRTP装置を用いて、前記ウェーハの表裏面に酸素含有ガスを供給し、最高到達温度を1300℃以上シリコンの融点以下とし、前記最高到達温度からの降温速度を75℃/秒以上120℃/秒以下としてRTPを行う。 For the mirror-polished silicon wafer obtained as described above, an oxygen-containing gas is supplied to the front and back surfaces of the wafer using an RTP apparatus as shown in FIG. RTP is performed at a temperature lower than the melting point of silicon and a rate of temperature decrease from the highest temperature reached not lower than 75 ° C./second and not higher than 120 ° C./second.
前記ウェーハの表裏面に供給するガスが、非酸化性ガス(例えば、100%不活性ガスや100%水素ガス)である場合には、ウェーハ表面にシリコン酸化膜が形成されず、多量の格子間シリコンが生成されない。このため、ウェーハ表層部の結晶欠陥を効率的に消滅させることができず好ましくない。
また、この場合は、ウェーハ内に酸素が注入されず、逆に外方拡散するため、ウェーハの表層部における固溶酸素濃度が減少する。したがって、上記のような熱処理を施したウェーハをデバイスプロセスにおいて使用する際、デバイスプロセスで生じる応力や歪の印加によって発生した転位の伸長を抑制することが難しい。
また、ウェーハの裏面側における固溶酸素濃度についても高めることができないため、ウェーハの裏面側の強度が向上せず、当該RTPにおいて発生するスリップを抑制することが難しい。
When the gas supplied to the front and back surfaces of the wafer is a non-oxidizing gas (for example, 100% inert gas or 100% hydrogen gas), a silicon oxide film is not formed on the wafer surface, and a large amount of lattice Silicon is not produced. For this reason, it is not preferable because the crystal defects in the wafer surface layer cannot be efficiently eliminated.
Further, in this case, oxygen is not injected into the wafer, but conversely diffuses outward, so that the concentration of dissolved oxygen in the surface layer portion of the wafer decreases. Therefore, when a wafer subjected to the heat treatment as described above is used in a device process, it is difficult to suppress the elongation of dislocations generated by application of stress or strain generated in the device process.
Further, since the concentration of dissolved oxygen on the back surface side of the wafer cannot be increased, the strength on the back surface side of the wafer is not improved, and it is difficult to suppress slip generated in the RTP.
前記酸素含有ガスにおいては、酸素分圧を20%以上100%以下とすることが好ましい。
前記酸素分圧が20%未満である場合には、COPを埋める格子間シリコンの濃度が減少するため、ウェーハの表面部においてCOPの消滅力が低下するため好ましくない。
In the oxygen-containing gas, the oxygen partial pressure is preferably 20% or more and 100% or less.
If the oxygen partial pressure is less than 20%, the concentration of interstitial silicon that fills the COP decreases, and the COP extinction power at the surface of the wafer decreases, which is not preferable.
また、前記酸素含有ガスにおける酸素ガス以外のガスは、不活性ガスであることが好ましい。
前記酸素ガス以外のガスとして窒素ガスを用いる場合には、RTPにおいてウェーハ表面に窒化膜が形成され、この窒化膜の除去のため、新たにエッチング工程等を増やさなければならず、工程が増加するため好ましくない。また、水素ガスは、酸素および水素の混合ガスは爆発の危険性があるため、用いることは好ましくない。また、アンモニア系ガスは、COP等の結晶欠陥の消滅力が低下するため好ましくない。
前記不活性ガスとしては、アルゴンガスを用いることが好ましい。アルゴンガスを用いることにより、窒化膜等の他の膜の形成や化学的反応等が生じることがなく、RTPを行うことができる。
The gas other than oxygen gas in the oxygen-containing gas is preferably an inert gas.
When nitrogen gas is used as a gas other than the oxygen gas, a nitride film is formed on the wafer surface in the RTP, and an additional etching process or the like must be added to remove the nitride film, which increases the number of processes. Therefore, it is not preferable. Also, it is not preferable to use hydrogen gas because a mixed gas of oxygen and hydrogen has a risk of explosion. In addition, an ammonia-based gas is not preferable because the extinction power of crystal defects such as COP is reduced.
Argon gas is preferably used as the inert gas. By using argon gas, RTP can be performed without forming other films such as a nitride film, chemical reaction, or the like.
前記最高到達温度が1300℃未満である場合には、デバイス活性領域となるウェーハの表面部においてCOP等の結晶欠陥の消滅力を高めることが難しい。
一方、前記最高到達温度がシリコン融点を超える場合には、熱処理するシリコンウェーハが融解してしまうため好ましくない。
なお、前記最高到達温度の上限値は、RTP装置としての装置寿命の観点から、1380℃以下であることがより好ましい。
When the maximum temperature reached is less than 1300 ° C., it is difficult to increase the extinction power of crystal defects such as COP in the surface portion of the wafer that becomes the device active region.
On the other hand, when the highest temperature exceeds the silicon melting point, the silicon wafer to be heat-treated is melted, which is not preferable.
The upper limit of the maximum temperature reached is more preferably 1380 ° C. or less from the viewpoint of the device life as an RTP device.
また、前記降温速度が75℃/秒未満である場合には、ウェーハのバルク部のBMD密度を1.0×1010cm-3レベルにまで高めることが難しい。
一方、前記降温速度が120℃/秒を超える場合には、ウェーハ内部のBMD密度をより高めることができるものの、RTPにおいてウェーハに発生するスリップを抑制することが困難となるため好ましくない。
Further, when the temperature lowering rate is less than 75 ° C./second, it is difficult to increase the BMD density in the bulk portion of the wafer to a level of 1.0 × 10 10 cm −3 .
On the other hand, when the temperature decreasing rate exceeds 120 ° C./second, the BMD density inside the wafer can be further increased, but it is difficult to suppress slip generated on the wafer in RTP, which is not preferable.
前記RTPの熱処理シーケンスにおける昇温速度は、10℃/秒以上150℃/秒以下であることが好ましい。
前記昇温速度が10℃/秒未満である場合には、生産性が低下するため好ましくない。
一方、前記昇温速度が150℃/秒を超える場合には、急激すぎる温度変化に耐えられず、ウェーハにスリップが発生するおそれがある。
The rate of temperature increase in the RTP heat treatment sequence is preferably 10 ° C./second or more and 150 ° C./second or less.
When the rate of temperature increase is less than 10 ° C./second, productivity is lowered, which is not preferable.
On the other hand, if the rate of temperature rise exceeds 150 ° C./second, it cannot withstand a rapid temperature change, and the wafer may slip.
また、前記最高到達温度T1を保持する保持時間tは、1秒以上60秒以下であることが好ましい。
前記保持時間tが1秒未満である場合は、RTPの本来の目的である結晶欠陥の低減やBMD密度の向上等を達成することが難しい。
一方、前記保持時間tが60秒を超える場合は、生産性が低下するため好ましくない。
The holding time t for holding the maximum temperature T1 is preferably 1 second or more and 60 seconds or less.
When the holding time t is less than 1 second, it is difficult to achieve reduction of crystal defects and improvement of BMD density, which are the original purposes of RTP.
On the other hand, when the holding time t exceeds 60 seconds, productivity is lowered, which is not preferable.
本発明においてRTPを行うウェーハは、上述したように、CZ法により製造したシリコン単結晶インゴットをスライスして得られたものであるが、前記シリコン単結晶インゴットのうち、空孔型点欠陥が支配的に存在する領域からスライスして得られたものであることが好ましい。
以下、シリコン単結晶インゴット中の欠陥領域について、図3に基づいて説明する。
In the present invention, the wafer subjected to RTP is obtained by slicing a silicon single crystal ingot manufactured by the CZ method as described above, but the void type point defect is dominant in the silicon single crystal ingot. It is preferable that it is obtained by slicing from an existing region.
Hereinafter, the defect region in the silicon single crystal ingot will be described with reference to FIG.
図3は、シリコン単結晶インゴット製造時におけるv/Gと結晶欠陥の発生位置との関係を模式的に示したインゴットの断面図である。ここで、vは引上速度、Gは単結晶内の引上軸方向の温度勾配Gを表す。また、[V]は空孔型点欠陥が支配的に存在する領域(以下、[V]領域という)、[I]は格子間シリコン型点欠陥が支配的に存在する領域(以下、[I]領域という)、[N]は格子間シリコン型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在しない領域(以下、[N]領域という)、[OSF]は前記[V]領域に属し、シリコン単結晶インゴットをシリコンウェーハの状態で熱酸化処理をした際にOSF(Oxidation-induced Stacking Fault)が発生する領域(以下、[OSF]領域という)である。 FIG. 3 is a cross-sectional view of the ingot schematically showing the relationship between v / G and the position of occurrence of crystal defects during the production of a silicon single crystal ingot. Here, v represents the pulling speed, and G represents the temperature gradient G in the pulling axis direction in the single crystal. [V] is a region where vacancy type point defects exist predominantly (hereinafter referred to as [V] region), and [I] is a region where interstitial silicon type point defects exist predominantly (hereinafter referred to as [I]. ], [N] is an area where no interstitial silicon type point defect aggregates and vacancy type point defect aggregates exist (hereinafter referred to as [N] area), and [OSF] is the [V] area. And a region where an OSF (Oxidation-induced Stacking Fault) occurs when a silicon single crystal ingot is thermally oxidized in the state of a silicon wafer (hereinafter referred to as an [OSF] region).
本発明において熱処理するウェーハは、図3においては、空孔型点欠陥が支配的に存在する領域、すなわち、[V]領域のみ、または、[OSF]領域と[V]領域のみを含む位置からスライスされたものであることが好ましい。
[N]領域からスライスされたウェーハには、バルク部でBMD核が成長するために必要な空孔が存在しないため、BMD密度を高めるには限界がある。また、[I]領域からスライスされたウェーハは、半導体デバイス形成用基板として使用することができないことは周知である。
In FIG. 3, the wafer to be heat-treated in the present invention is from a region where vacancy-type point defects exist predominantly, that is, from a position including only the [V] region or only the [OSF] region and the [V] region. It is preferably sliced.
The wafer sliced from the [N] region does not have holes necessary for the growth of BMD nuclei in the bulk portion, so there is a limit to increasing the BMD density. Further, it is well known that a wafer sliced from the [I] region cannot be used as a semiconductor device forming substrate.
上記のように、[V]領域のみ、または、[OSF]領域と[V]領域のみを含む位置からスライスされたウェーハであれば、CZ法におけるシリコン単結晶インゴットの育成時において、v/Gを大きく、すなわち、引上速度vを大きくして製造することができるため、生産性が向上するとともに、インゴット育成コストを低減させることができる。さらに、バルク部にBMD核が成長するために必要な空孔を多く形成することができるため、後のRTPにおいてBMDを高密度で形成することができる。
より好ましくは、ウェーハ全体が、[OSF]領域を含まない[V]領域のみからなるようにスライスされたものが用いられる。[OSF]領域を含まないウェーハであれば、上記効果に加えて、BMD密度のウェーハ面内における均一化を図ることができる。
As described above, if the wafer is sliced from only the [V] region or from a position including only the [OSF] region and the [V] region, the v / G during the growth of the silicon single crystal ingot in the CZ method. , That is, the pulling speed v can be increased, so that productivity can be improved and ingot growing cost can be reduced. Furthermore, since many holes necessary for the growth of BMD nuclei can be formed in the bulk portion, BMD can be formed at a high density in later RTP.
More preferably, the whole wafer is sliced so as to be composed of only the [V] area not including the [OSF] area. If the wafer does not include the [OSF] region, the BMD density can be made uniform in the wafer surface in addition to the above effects.
前記ウェーハの表面に供給する酸素含有ガスの供給量は、前記ウェーハの裏面に供給する酸素含有ガスの供給量よりも多いことが好ましい。
このような構成とすることにより、ウェーハWの表面W1に対する圧力が裏面W2に対する圧力よりも大きくなるため、RTP中のサセプタ32上におけるウェーハWの移動が抑制されるため、当該RTPにおいて発生するスリップをより抑制することができる。また、サセプタ回転部34によりウェーハWを回転させる際、回転中のウェーハWの飛びも防止することができる。
The supply amount of the oxygen-containing gas supplied to the front surface of the wafer is preferably larger than the supply amount of the oxygen-containing gas supplied to the back surface of the wafer.
With such a configuration, since the pressure on the front surface W1 of the wafer W is larger than the pressure on the back surface W2, the movement of the wafer W on the susceptor 32 in the RTP is suppressed, so that slip generated in the RTP is generated. Can be further suppressed. Further, when the wafer W is rotated by the
以下、本発明を実施例に基づき、さらに具体的に説明するが、本発明は下記の実施例により制限されるものではない。
(試験1)降温速度とBMD密度およびスリップ全長との関係1
CZ法によりv/Gを制御して空孔型点欠陥が支配的に存在する領域を有するシリコン単結晶インゴットを製造し、該領域からスライスして得られた両面が鏡面研磨されたシリコンウェーハ(直径300mm、厚さ775μm)に対して、シリコンウェーハの表裏面側に酸素100%(流量15slm)ガスを供給し、温度T0:600℃、昇温速度70℃/秒、最高到達温度1350℃、その保持時間15秒間にて、降温速度を表1に示すように変化させてRTPを行った。
なお、降温速度が120℃/秒以上の場合(実施例3、比較例2,3)は、ウェーハの冷却速度を大きくするために、シリコンウェーハの裏面側に供給する酸素100%ガスの流量を大きくした。
EXAMPLES Hereinafter, although this invention is demonstrated further more concretely based on an Example, this invention is not restrict | limited by the following Example.
(Test 1)
A silicon single crystal ingot having a region in which vacancy-type point defects exist predominantly by controlling v / G by the CZ method, and a silicon wafer in which both surfaces obtained by slicing from the region are mirror-polished ( 100% oxygen (flow
When the temperature decreasing rate is 120 ° C./second or more (Example 3, Comparative Examples 2 and 3), the flow rate of 100% oxygen gas supplied to the back side of the silicon wafer is set to increase the wafer cooling rate. Increased.
得られたアニールウェーハに対して、BMD析出熱処理(780℃×3時間+1000℃×16時間)を施した後、表面から深さ180μmまでのウェーハのバルク部におけるBMD密度をIRトモグラフィ(株式会社レイテックス製 MO−411)にて測定した。
また、上記において得られたアニールウェーハに対して、スリップ全長をX線トポグラフィ(株式会社リガク製 XRT300)にて測定した。
表1に、各降温速度におけるBMD密度およびスリップ全長の測定結果を示す。また、図4に、表1の結果に基づいて、降温速度とBMD密度およびスリップ全長との関係をグラフにして示す。
The obtained annealed wafer was subjected to a BMD precipitation heat treatment (780 ° C. × 3 hours + 1000 ° C. × 16 hours), and then the BMD density in the bulk portion of the wafer from the surface to a depth of 180 μm was measured by IR tomography (Inc. Measured with MO-411) manufactured by Raytex.
Further, the total slip length of the annealed wafer obtained above was measured by X-ray topography (XRT300, manufactured by Rigaku Corporation).
Table 1 shows the measurement results of the BMD density and slip total length at each cooling rate. FIG. 4 is a graph showing the relationship between the cooling rate, the BMD density, and the slip total length based on the results of Table 1.
表1および図4のグラフに示した結果から、RTPにおける降温速度が増大するにつれて、ウェーハのBMD密度が増加し、かつ、熱応力によるスリップ長が増加する傾向が認められた。
以上の結果から、降温速度が75℃/秒以上120℃/秒以下の範囲内であれば、RTPにおいて発生するスリップを許容範囲に抑制しつつ、バルク部においてBMD密度を1.0×1010cm-3レベル以上に高密度で成長させることができることが認められた。
From the results shown in Table 1 and the graph of FIG. 4, it was recognized that the BMD density of the wafer increased and the slip length due to thermal stress increased as the temperature drop rate in RTP increased.
From the above results, if the rate of temperature decrease is in the range of 75 ° C./second or more and 120 ° C./second or less, the slip generated in RTP is suppressed to an allowable range, and the BMD density is 1.0 × 10 10 in the bulk portion. It has been observed that it can be grown at a density higher than the cm −3 level.
(試験2)降温速度とBMD密度およびスリップ全長との関係2
シリコンウェーハの表面側に酸素100%(流量15slm)ガスを、シリコンウェーハの裏面側に酸素100%(流量5slm)ガスをそれぞれ供給し、その他は、試験1と同様な条件でRTPを行った。
(Test 2)
100% oxygen (flow
得られたアニールウェーハに対して、BMD析出熱処理(780℃×3時間+1000℃×16時間)を施した後、表面から深さ180μmまでのウェーハのバルク部におけるBMD密度をIRトモグラフィ(株式会社レイテックス製 MO−411)にて測定した。
また、上記において得られたアニールウェーハに対して、スリップ全長をX線トポグラフィ(株式会社リガク製 XRT300)にて測定した。
表2に、各降温速度におけるBMD密度およびスリップ全長の測定結果を示す。また、図5に、表2の結果に基づいて、降温速度とBMD密度およびスリップ全長との関係をグラフにして示す。
The obtained annealed wafer was subjected to a BMD precipitation heat treatment (780 ° C. × 3 hours + 1000 ° C. × 16 hours), and then the BMD density in the bulk portion of the wafer from the surface to a depth of 180 μm was measured by IR tomography (Inc. Measured with MO-411) manufactured by Raytex.
Further, the total slip length of the annealed wafer obtained above was measured by X-ray topography (XRT300, manufactured by Rigaku Corporation).
Table 2 shows the measurement results of the BMD density and slip total length at each cooling rate. FIG. 5 is a graph showing the relationship between the cooling rate, the BMD density, and the total slip length based on the results shown in Table 2.
表2および図5のグラフに示した結果から、試験1と同様に、RTPにおける降温速度が増大するにつれて、ウェーハのBMD密度が増加し、かつ、熱応力によるスリップ長が増加する傾向が認められた。
また、試験1と同様に、降温速度が75℃/秒以上120℃/秒以下の範囲内であれば、RTPにおいて発生するスリップを許容範囲に抑制しつつ、バルク部においてBMD密度を1.0×1010cm-3レベル以上に高密度で成長させることができることが認められた。
From the results shown in the graphs of Table 2 and FIG. 5, as in
Similarly to
さらに、得られた結果を試験1と比較すると、前記ウェーハの裏面に供給する酸素含有ガスの供給量を前記ウェーハの表面に供給する酸素含有ガスの供給量より少なくすることにより、RTPにおけるスリップの低減効果があることが認められた。
Further, when the obtained result is compared with
(試験3)雰囲気および最高到達温度の比較
CZ法によりv/Gを制御して空孔型点欠陥が支配的に存在する領域を有するシリコン単結晶インゴットを製造し、該領域からスライスして得られた両面が鏡面研磨されたウェーハ(直径300mm、厚さ775μm)を、温度T0:600℃、昇温速度70℃/秒、最高到達温度での保持時間30秒間、降温速度120℃/秒にて、熱処理雰囲気における酸素分圧やガスの種類、最高到達温度を変化させて、RTPを行った。
得られた各アニールウェーハの半導体デバイスが形成される表面から深さ5μmまでのウェーハ表面部における前記RTP前後のLSTD減少率をLSTDスキャナ(株式会社レイテックス製 MO−601)にて評価した。表3に評価結果を示す。
(Test 3) Comparison of Atmosphere and Maximum Achievable Temperature A silicon single crystal ingot having a region in which vacancy-type point defects exist predominantly by controlling v / G by the CZ method is obtained by slicing from the region. The wafer (diameter 300 mm, thickness 775 μm) having both surfaces mirror-polished is set to a temperature T0: 600 ° C., a
The LSTD reduction rate before and after the RTP in the wafer surface portion from the surface on which the semiconductor device of each obtained annealed wafer was formed to a depth of 5 μm was evaluated with an LSTD scanner (MO-601 manufactured by Raytex Co., Ltd.). Table 3 shows the evaluation results.
表3に示したように、酸素分圧が50%以上であり、最高到達温度が1300℃を超える場合(実施例8〜10)は、LSTDを70%近く消滅させることができることが認められた。また、酸素分圧が20%(実施例11,12)であっても、LSTDを60%近く消滅させることができることが認められた。
一方、最高到達温度が1300℃未満である場合(比較例7〜10)、酸素分圧が5%(比較例11,12)、または、アンモニア雰囲気下(比較例13)では、LSTDの消滅率は小さいことが認められた。
As shown in Table 3, when the oxygen partial pressure was 50% or more and the maximum temperature reached was higher than 1300 ° C. (Examples 8 to 10), it was confirmed that LSTD could be extinguished by nearly 70%. . In addition, it was confirmed that LSTD could be eliminated by nearly 60% even when the oxygen partial pressure was 20% (Examples 11 and 12).
On the other hand, when the maximum temperature reached is less than 1300 ° C. (Comparative Examples 7 to 10), when the oxygen partial pressure is 5% (Comparative Examples 11 and 12) or in an ammonia atmosphere (Comparative Example 13), the extinction rate of LSTD Was found to be small.
10 チャンバ部
20 反応管
30 ウェーハ支持部
40 ランプ
10
Claims (2)
前記ウェーハの表裏面に酸素含有ガスを供給し、最高到達温度を1300℃以上シリコンの融点以下とし、前記最高到達温度からの降温速度を75℃/秒以上120℃/秒以下として急速加熱・急速冷却熱処理を行うことを特徴とするシリコンウェーハの熱処理方法。 In a method of heat treating a silicon wafer obtained by slicing a silicon single crystal ingot produced by the Czochralski method,
Oxygen-containing gas is supplied to the front and back surfaces of the wafer, the maximum temperature reached 1300 ° C. or higher and the melting point of silicon or lower, and the temperature lowering rate from the maximum temperature reached 75 ° C./second or higher and 120 ° C./second or lower. A method for heat treating a silicon wafer, comprising performing a cooling heat treatment.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107154354A (en) * | 2016-03-03 | 2017-09-12 | 上海新昇半导体科技有限公司 | Wafer heat-treating methods |
WO2017208582A1 (en) * | 2016-06-01 | 2017-12-07 | グローバルウェーハズ・ジャパン株式会社 | Silicon wafer thermal processing method |
JP7342789B2 (en) | 2020-05-28 | 2023-09-12 | 株式会社Sumco | Silicon wafer and silicon wafer manufacturing method |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10189469A (en) * | 1996-12-03 | 1998-07-21 | Applied Materials Inc | Method for supporting substrate using gas |
JP2001102321A (en) * | 1999-09-17 | 2001-04-13 | Applied Materials Inc | Semiconductor manufacturing apparatus and substrate- heating method therein |
JP2001308101A (en) * | 2000-04-19 | 2001-11-02 | Mitsubishi Materials Silicon Corp | Silicon wafer and its heat treatment method |
JP2009170656A (en) * | 2008-01-16 | 2009-07-30 | Sumco Corp | Single-crystal silicon wafer, and its manufacturing method |
JP2010034195A (en) * | 2008-07-28 | 2010-02-12 | Covalent Materials Corp | Silicon wafer, and method of manufacturing the same |
-
2010
- 2010-02-17 JP JP2010032103A patent/JP5427636B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10189469A (en) * | 1996-12-03 | 1998-07-21 | Applied Materials Inc | Method for supporting substrate using gas |
JP2001102321A (en) * | 1999-09-17 | 2001-04-13 | Applied Materials Inc | Semiconductor manufacturing apparatus and substrate- heating method therein |
JP2001308101A (en) * | 2000-04-19 | 2001-11-02 | Mitsubishi Materials Silicon Corp | Silicon wafer and its heat treatment method |
JP2009170656A (en) * | 2008-01-16 | 2009-07-30 | Sumco Corp | Single-crystal silicon wafer, and its manufacturing method |
JP2010034195A (en) * | 2008-07-28 | 2010-02-12 | Covalent Materials Corp | Silicon wafer, and method of manufacturing the same |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107154354A (en) * | 2016-03-03 | 2017-09-12 | 上海新昇半导体科技有限公司 | Wafer heat-treating methods |
WO2017208582A1 (en) * | 2016-06-01 | 2017-12-07 | グローバルウェーハズ・ジャパン株式会社 | Silicon wafer thermal processing method |
JP2017216381A (en) * | 2016-06-01 | 2017-12-07 | グローバルウェーハズ・ジャパン株式会社 | Heat treatment method of silicon wafer |
CN109196625A (en) * | 2016-06-01 | 2019-01-11 | 环球晶圆日本股份有限公司 | The heat treatment method of Silicon Wafer |
KR20190015301A (en) * | 2016-06-01 | 2019-02-13 | 글로벌웨어퍼스 재팬 가부시키가이샤 | Heat treatment method of silicon wafer |
US11162191B2 (en) | 2016-06-01 | 2021-11-02 | Globalwafers Japan Co., Ltd. | Thermal processing method for silicon wafer |
KR102333618B1 (en) * | 2016-06-01 | 2021-11-30 | 글로벌웨어퍼스 재팬 가부시키가이샤 | Silicon Wafer Heat Treatment Method |
CN109196625B (en) * | 2016-06-01 | 2023-06-13 | 环球晶圆日本股份有限公司 | Method for heat treatment of silicon wafer |
JP7342789B2 (en) | 2020-05-28 | 2023-09-12 | 株式会社Sumco | Silicon wafer and silicon wafer manufacturing method |
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