JP2011151144A - Semiconductor device, manufacturing method thereof, and p-channel mos transistor - Google Patents
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Abstract
Description
本発明は一般に半導体装置に係り、特にhigh−K誘電体膜をゲート絶縁膜として使った高速半導体装置およびその製造方法に関する。 The present invention generally relates to semiconductor devices, and more particularly, to a high-speed semiconductor device using a high-K dielectric film as a gate insulating film and a method for manufacturing the same.
従来、シリコン基板上に形成されるMOSトランジスタ(金属酸化物シリコン電界効果トランジスタ)は、シリコン基板上にシリコン熱酸化膜よりなるゲート絶縁膜を介してポリシリコンゲート電極を形成し、さらにシリコン基板中、前記ポリシリコンゲート電極直下に所定のゲート長で形成されるチャネル領域を隔てて相対向するようにソース領域およびドレイン領域を形成した構造を有している。 Conventionally, in a MOS transistor (metal oxide silicon field effect transistor) formed on a silicon substrate, a polysilicon gate electrode is formed on the silicon substrate via a gate insulating film made of a silicon thermal oxide film. A source region and a drain region are formed so as to be opposed to each other with a channel region formed with a predetermined gate length directly under the polysilicon gate electrode.
最近の超高速MOSトランジスタでは、ゲート長を短縮することで動作速度の向上が図られており、これに伴ってゲート絶縁膜の膜厚も、スケーリング則に従って減少している。例えばゲート長が0.45nmのMOSトランジスタでは、シリコン熱酸化膜をゲート絶縁膜に使った場合、ゲート絶縁膜の膜厚を1nmあるいはそれ以下にまで減少させるのが望ましい。しかしこのようにゲート絶縁膜の物理的な膜厚を減少させると、ゲート絶縁膜を通過するトンネル電流によるゲートリーク電流の発生が大きな問題となる。 In recent ultrahigh-speed MOS transistors, the operation speed is improved by shortening the gate length, and accordingly, the thickness of the gate insulating film is also reduced according to the scaling law. For example, in a MOS transistor having a gate length of 0.45 nm, when a silicon thermal oxide film is used as a gate insulating film, it is desirable to reduce the thickness of the gate insulating film to 1 nm or less. However, when the physical film thickness of the gate insulating film is reduced in this way, generation of a gate leakage current due to a tunnel current passing through the gate insulating film becomes a serious problem.
この問題を軽減すべく、シリコン熱酸化膜中に窒素原子を導入してゲート絶縁膜の比誘電率を増加させ、物理的な膜厚をトンネル電流が流れない程度に維持しながら、実効的な、いわゆる「電気的膜厚」あるいは「換算膜厚」とよばれるEOTを減少させ、ゲート長の短縮に対応する試みもなされている。しかしシリコン酸化膜の比誘電率が3.9〜4.0であるのに対し、SiN膜の比誘電率はたかだか7〜8前後で、この中間の組成を有するSiON膜を使ってさらなるゲート長の短縮に対応するには明らかな限界がある。 In order to alleviate this problem, nitrogen atoms are introduced into the silicon thermal oxide film to increase the relative dielectric constant of the gate insulating film, while maintaining the physical film thickness to the extent that tunnel current does not flow. Attempts have also been made to reduce the EOT, which is called “electrical film thickness” or “converted film thickness”, and to reduce the gate length. However, while the relative dielectric constant of the silicon oxide film is 3.9 to 4.0, the relative dielectric constant of the SiN film is only about 7 to 8, and the gate length can be further increased by using the SiON film having this intermediate composition. There is a clear limit to addressing this shortening.
これに対しHfO2やZrO2などの金属酸化物絶縁膜は20〜30の非常に大きな比誘電率を有し、一般にhigh−K誘電体膜とよばれている。そこでこのようなhigh−K誘電体膜をゲート絶縁膜に使うことにより、更にゲート長の短い、例えばゲート長が32nmあるいは16nm、さらには8nmのMOSトランジスタにおいても、トンネル効果によるゲートリーク電流を効果的に抑制することが期待されている。 On the other hand, a metal oxide insulating film such as HfO 2 or ZrO 2 has a very large relative dielectric constant of 20 to 30, and is generally called a high-K dielectric film. Therefore, by using such a high-K dielectric film as a gate insulating film, the gate leakage current due to the tunnel effect can be effectively obtained even in a MOS transistor having a shorter gate length, for example, a gate length of 32 nm, 16 nm, or 8 nm. Is expected to be suppressed.
ところがこのようなhigh−K誘電体膜よりなるゲート絶縁膜上にポリシリコンゲート電極を形成した構造のMOSトランジスタでは、pチャネルMOSトランジスタであれnチャネルMOSトランジスタであれ、閾値が深いレベルに固定されてしまう、いわゆるフェルミレベルピニングとして知られている問題や、分極の発生しやすいhigh−K誘電体膜中に誘起されたSO(Surface Optical)フォノン振動がトランジスタのチャネル領域において反転チャネルを構成する電荷と結合して散乱を生じ、キャリア移動度を低下させる、フォノン散乱として知られている問題などが生じる。 However, in a MOS transistor having a structure in which a polysilicon gate electrode is formed on a gate insulating film made of such a high-K dielectric film, the threshold value is fixed at a deep level whether it is a p-channel MOS transistor or an n-channel MOS transistor. The so-called Fermi level pinning problem, and the SO (Surface Optical) phonon oscillation induced in the high-K dielectric film where polarization easily occurs, constitutes an inversion channel in the channel region of the transistor. A problem known as phonon scattering, which causes a scattering by combining with, causing a decrease in carrier mobility.
これに対し、当業者が一般に「メタル」とよぶ金属あるいは導電性金属窒化物をゲート電極に使った、いわゆるメタルゲート技術では、ゲート電極に空乏化の問題が発生することはなく、high−K誘電体膜よりなる、いわゆるhigh−Kゲート絶縁膜に、前記メタルよりなるメタルゲート電極を組み合わせることで、大きなドレイン電流を特徴とし、高速動作するMOSトランジスタを得ることが可能であると期待される。 On the other hand, in a so-called metal gate technology in which a person skilled in the art generally uses a metal called “metal” or a conductive metal nitride for a gate electrode, the gate electrode does not have a problem of depletion, and high-K By combining a metal gate electrode made of the metal with a so-called high-K gate insulating film made of a dielectric film, it is expected that a MOS transistor characterized by a large drain current and operating at high speed can be obtained. .
しかしメタルゲート技術でも、シリコン基板上にhigh−K誘電体膜を直接にゲート絶縁膜として形成すると、表面ラフネス散乱や酸化ハフニウム(HfOx)などのhigh−K誘電体膜中における格子振動に起因するフォノン散乱が発生し、チャネル中を輸送されるキャリアの移動度が低下してしまうため、通常は、シリコン基板とhigh−K誘電体膜の間に、熱酸化やラジカル酸化によりシリコン酸化膜よりなる界面酸化膜を形成することが提唱されている。 However, even in the metal gate technology, when a high-K dielectric film is directly formed on a silicon substrate as a gate insulating film, it is caused by lattice vibration in a high-K dielectric film such as surface roughness scattering or hafnium oxide (HfOx). Since phonon scattering occurs and the mobility of carriers transported in the channel decreases, the silicon oxide film is usually formed between the silicon substrate and the high-K dielectric film by thermal oxidation or radical oxidation. It has been proposed to form an interfacial oxide film.
しかしこのようなシリコン酸化膜とhigh−K誘電体膜を積層した構造のゲート絶縁膜を有するMOSトランジスタでは、シリコン酸化膜とhigh−K誘電体膜との界面において、両者の間における酸素原子の数密度差に起因して実質的な電荷が電気双極子の形で発生し(非特許文献1)、特にnチャネルMOSトランジスタの場合に閾値が深くなってしまう問題が生じる。その結果、せっかくのhigh−K誘電体膜を使っても、所望のトランジスタ動作速度の向上が得られない。 However, in a MOS transistor having a gate insulating film having a structure in which such a silicon oxide film and a high-K dielectric film are laminated, oxygen atoms between the silicon oxide film and the high-K dielectric film are not affected. Substantial charges are generated in the form of electric dipoles due to the number density difference (Non-Patent Document 1), and in particular, in the case of an n-channel MOS transistor, there arises a problem that the threshold value becomes deep. As a result, even if a high-K dielectric film is used, the desired transistor operation speed cannot be improved.
このため、nチャネルMOSトランジスタについて、酸化ハフニウム膜よりなるhigh−K誘電体膜上に酸化ランタン(La2O3)膜を形成し、前記酸化ハフニウム膜とその下のシリコン酸化膜との界面に望ましくない向きで発生する電気双極子の効果を打ち消すのみならず、前記酸化ハフニウム膜中へのLaの拡散量を制御することで、nチャネルMOSトランジスタの閾値を自在に制御する技術が提案されている。 Therefore, for an n-channel MOS transistor, a lanthanum oxide (La 2 O 3 ) film is formed on a high-K dielectric film made of a hafnium oxide film, and is formed at the interface between the hafnium oxide film and the silicon oxide film therebelow. In addition to canceling out the effect of electric dipoles generated in an undesired direction, a technique for freely controlling the threshold value of an n-channel MOS transistor by controlling the amount of La diffused into the hafnium oxide film has been proposed. Yes.
またpチャネルMOSトランジスタについては、酸化ハフニウム膜とシリコン酸化膜の界面に発生する電気双極子の効果をさらに増大させるのが望ましく、このため酸化ハフニウム膜上に酸化アルミニウム(Al2O3)膜を形成し、前記酸化ハフニウム膜中へのAlの拡散量を制御することで、pチャネルMOSトランジスタの閾値を自在に制御する技術が提案されている。 As for the p-channel MOS transistor, it is desirable to further increase the effect of the electric dipole generated at the interface between the hafnium oxide film and the silicon oxide film. Therefore, an aluminum oxide (Al 2 O 3 ) film is formed on the hafnium oxide film. A technique has been proposed in which the threshold value of the p-channel MOS transistor is freely controlled by forming and controlling the amount of Al diffusion into the hafnium oxide film.
図1A〜図1Fは、このような本発明の関連技術によるプロセスを示す図である。 1A to 1F are diagrams illustrating a process according to the related art of the present invention.
図1Aを参照するに、シリコン基板11には、nチャネルMOSトランジスタのための素子領域11AとpチャネルMOSトランジスタのための素子領域11Bが形成されており、いずれの素子領域においても、前記シリコン基板11上に、シリコン熱酸化膜あるいはラジカル酸化膜よりなる界面酸化膜12を介して、例えば酸化ハフニウムよりなるhigh−K誘電体膜13が形成されている。 Referring to FIG. 1A, an element region 11A for an n-channel MOS transistor and an element region 11B for a p-channel MOS transistor are formed in a silicon substrate 11, and the silicon substrate is formed in any element region. A high-K dielectric film 13 made of, for example, hafnium oxide is formed on the substrate 11 via an interface oxide film 12 made of a silicon thermal oxide film or a radical oxide film.
次に図1Bに示すように前記図1Aの構造上、前記素子領域11A上にも素子領域11Bにも酸化アルミニウム膜14Aを形成し、その後図1Cに示すように、前記酸化アルミニウム膜14Aを前記素子領域11Aからウェットあるいはドライエッチングにより選択的に除去する。 Next, as shown in FIG. 1B, an aluminum oxide film 14A is formed on both the element region 11A and the element region 11B in the structure of FIG. 1A, and then the aluminum oxide film 14A is formed on the element region 11B as shown in FIG. 1C. It is selectively removed from the element region 11A by wet or dry etching.
さらに図1Dに示すように前記図1Cの構造上、前記素子領域11A上にも素子領域11Bにも酸化ランタン(La2O3)膜14Bを形成し、その後図1Eに示すように、前記酸化ランタン膜14Bを前記素子領域11Bからウェットエッチングにより選択的に除去する。 Further, as shown in FIG. 1D, a lanthanum oxide (La 2 O 3 ) film 14B is formed on both the element region 11A and the element region 11B in the structure of FIG. 1C, and then, as shown in FIG. The lanthanum film 14B is selectively removed from the element region 11B by wet etching.
さらに図1Fに示すように図1Eの構造を熱処理し、前記素子領域11Aにおいては酸素原子を酸化ハフニウム膜13から酸化ランタン膜14Bおよび界面酸化膜12へと矢印のように拡散させ、また素子領域11Bにおいては酸素原子を矢印で示すように酸化アルミニウム膜14Aから酸化ハフニウム膜13へと、また酸化ハフニウム膜13から界面酸化膜12へと拡散させる。このような酸素原子の移動は、酸素原子の数密度が高い方から低い方へと生じ(非特許文献1)、酸素欠損が生じた部分には正電荷が、また酸素原子の移動先には負電荷が、対になって発生し、電気双極子が形成される。図1A〜図1Fの系では、酸素原子の数密度は、酸化ランタン膜、界面酸化膜を構成する酸化ハフニウム、シリコン酸化膜および酸化アルミニウム膜の順で増大する(La2O3<HfO2<SiO2<Al2O3)。このようにして形成されたhigh−K誘電体膜13および酸化ランタン膜14B、および前記high−K誘電体膜13および酸化アルミニウム膜14Aは、それぞれnチャネルMOSトランジスタのゲート絶縁膜15AおよびpチャネルMOSトランジスタのゲート絶縁膜15Bを形成する。 Further, as shown in FIG. 1F, the structure of FIG. 1E is heat-treated, and in the element region 11A, oxygen atoms are diffused from the hafnium oxide film 13 to the lanthanum oxide film 14B and the interface oxide film 12 as indicated by arrows. In 11B, oxygen atoms are diffused from the aluminum oxide film 14A to the hafnium oxide film 13 and from the hafnium oxide film 13 to the interface oxide film 12 as indicated by arrows. Such movement of oxygen atoms occurs from the higher number density of oxygen atoms to the lower one (Non-patent Document 1), where positive charges are present in the portions where oxygen vacancies are generated, Negative charges are generated in pairs and an electric dipole is formed. In the system shown in FIGS. 1A to 1F, the number density of oxygen atoms increases in the order of lanthanum oxide film, hafnium oxide constituting the interface oxide film, silicon oxide film, and aluminum oxide film (La 2 O 3 <HfO 2 < SiO 2 <Al 2 O 3 ). The high-K dielectric film 13 and the lanthanum oxide film 14B formed in this way, and the high-K dielectric film 13 and the aluminum oxide film 14A are respectively the gate insulating film 15A and the p-channel MOS of the n-channel MOS transistor. A gate insulating film 15B of the transistor is formed.
ところで図1Eよりわかるように、high−K誘電体膜13と酸化ランタン膜14Bの界面に形成される電気双極子の向きは、前記high−K誘電体膜13とシリコン酸化膜12との界面に形成される電気双極子の向きと逆になっており、前記酸化ランタン膜14BはnチャネルMOSトランジスタの素子領域11Aにおいて、チャネル領域にhigh−K誘電体膜13と界面酸化膜12の界面で生じる電気双極子による閾値電圧の調整効果を相殺するのみならず、さらに逆向きの電気双極子の効果を生じるように作用する。 As shown in FIG. 1E, the direction of the electric dipole formed at the interface between the high-K dielectric film 13 and the lanthanum oxide film 14B is at the interface between the high-K dielectric film 13 and the silicon oxide film 12. The lanthanum oxide film 14B is generated at the interface between the high-K dielectric film 13 and the interface oxide film 12 in the channel region in the element region 11A of the n-channel MOS transistor. This not only cancels the adjustment effect of the threshold voltage by the electric dipole, but also acts to produce the effect of the electric dipole in the opposite direction.
その際、前記nチャネルMOSトランジスタの素子領域11Aにおいては前記酸化ランタン膜14B中のLa原子が前記酸化ハフニウム膜13と界面酸化膜12の界面まで拡散し、前記酸化ハフニウム膜13から界面酸化膜12へと拡散した酸素原子と結合することにより、酸素原子の数密度が低い酸化ランタンを形成する。その結果、前記酸化ハフニウム膜と界面酸化膜12との界面における過剰の酸素原子が酸化ランタンの形で固定され、かかる界面における望ましくない向きの電気双極子の発生が軽減される。 At that time, in the element region 11A of the n-channel MOS transistor, La atoms in the lanthanum oxide film 14B diffuse to the interface between the hafnium oxide film 13 and the interfacial oxide film 12, and the interfacial oxide film 12 passes from the hafnium oxide film 13. By bonding with oxygen atoms diffused into lanthanum oxide, lanthanum oxide having a low number density of oxygen atoms is formed. As a result, excess oxygen atoms at the interface between the hafnium oxide film and the interfacial oxide film 12 are fixed in the form of lanthanum oxide, and the occurrence of undesired electric dipoles at the interface is reduced.
一方前記素子領域11Bにおいては、high−K誘電体膜13と酸化アルミニウム膜14Aの界面に形成される電気双極子の向きは、前記high−K誘電体膜13とシリコン酸化膜12との界面に形成される電気双極子の向きと同じになっており、前記酸化アルミニウム膜14AはpチャネルMOSトランジスタの素子領域11Bにおいて、チャネル領域にhigh−K誘電体膜13と界面酸化膜12の界面で生じる電気双極子によるpチャネルMOSトランジスタの閾値電圧調整効果を増強するように作用する。 On the other hand, in the element region 11B, the direction of the electric dipole formed at the interface between the high-K dielectric film 13 and the aluminum oxide film 14A is the interface between the high-K dielectric film 13 and the silicon oxide film 12. The aluminum oxide film 14A is formed at the interface between the high-K dielectric film 13 and the interface oxide film 12 in the channel region in the element region 11B of the p-channel MOS transistor. This acts to enhance the threshold voltage adjustment effect of the p-channel MOS transistor by the electric dipole.
前記素子領域11Bにおいては前記酸化アルミニウム膜14A中のAlが前記酸化ハフニウム膜13と界面酸化膜12の界面まで拡散し、酸素原子の数密度が高い酸化アルミニウムを形成する。このようにして前記酸化ハフニウム膜13と界面酸化膜12の界面に形成された酸化アルミニウムは酸素を前記界面酸化膜12へと放出し、素子領域11Bにおいて前記high−K誘電体膜13と界面酸化膜12の界面で生じる電気双極子による閾値電圧調整効果を増強するように作用する。 In the element region 11B, Al in the aluminum oxide film 14A diffuses to the interface between the hafnium oxide film 13 and the interface oxide film 12, thereby forming aluminum oxide having a high number density of oxygen atoms. Thus, the aluminum oxide formed at the interface between the hafnium oxide film 13 and the interface oxide film 12 releases oxygen to the interface oxide film 12, and the interface region oxide with the high-K dielectric film 13 in the element region 11B. The electric dipole generated at the interface of the film 12 acts to enhance the threshold voltage adjustment effect.
しかし上記図1A〜図1Fのプロセスでは、図1Eの工程において前記酸化ランタン膜14Bを選択エッチングしているが、酸化ランタン膜14Bは吸水性を有するため、例えばその後のパターニング工程においてエッチング残渣を生じたり、凝集を生じ酸化ランタン膜14Bの膜厚が大きい部分ではLa濃度が高く、薄い部分では逆に低くなり、Laの分布が局所的に不均一になったりするなどの、様々な問題が生じる。凝集を生じた酸化ランタン膜14Bでは、膜厚に数ミクロンのばらつきが発生することがある。選択エッチング工程では、ドライエッチングでもウェットエッチングでも洗浄工程が一般に不可欠であり、水との接触を回避することができない。 However, in the process of FIGS. 1A to 1F, the lanthanum oxide film 14B is selectively etched in the process of FIG. 1E. However, since the lanthanum oxide film 14B has water absorption, for example, an etching residue is generated in the subsequent patterning process. Various problems occur, such as the aggregation of the lanthanum oxide film 14B where the La concentration is high and the La concentration is high, while the La portion is low and the La distribution is locally non-uniform. . In the lanthanum oxide film 14B in which aggregation occurs, the film thickness may vary by several microns. In the selective etching process, a cleaning process is generally indispensable for both dry etching and wet etching, and contact with water cannot be avoided.
また仮に図1Eの選択エッチング工程を省略した場合には、図1Fの状態で酸化ランタン膜14Bが酸化アルミニウム膜14A上に残留し、その結果、La原子もAl原子と共に前記high−K誘電体膜13と界面酸化膜12との界面に向かって拡散し、前記界面における双極子によるpチャネルMOSトランジスタの閾値電圧調整効果を低減させるように作用してしまう。 If the selective etching step of FIG. 1E is omitted, the lanthanum oxide film 14B remains on the aluminum oxide film 14A in the state of FIG. 1F. As a result, La atoms and Al atoms together with the high-K dielectric film are left. 13 diffuses toward the interface between the interfacial oxide film 12 and acts to reduce the threshold voltage adjustment effect of the p-channel MOS transistor due to the dipole at the interface.
一の側面によれば半導体装置は、素子分離領域によりnチャネルMOSトランジスタのための第1の素子領域とpチャネルMOSトランジスタのための第2の素子領域が画成されたシリコン基板と、前記第1の素子領域において前記シリコン基板上に第1のゲート絶縁膜を介して形成された第1のメタルゲート電極と、前記第2の素子領域において前記シリコン基板上に第2のゲート絶縁膜を介して形成された第2のメタルゲート電極と、前記第1の素子領域において前記シリコン基板中に、前記第1のメタルゲート電極直下の第1のチャネル領域を隔てて相対向するn型の第1のソースおよびドレイン領域と、前記第2の素子領域において前記シリコン基板中に、前記第2のメタルゲート電極直下の第2のチャネル領域を隔てて相対向するp型の第2のソースおよびドレイン領域と、を含み、前記第1のゲート絶縁膜は、前記シリコン基板表面に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第1の絶縁膜よりも高い誘電率を有する第2の絶縁膜と、前記第2絶縁膜上に形成された第1の酸化ランタン膜とを含み、前記第2のゲート絶縁膜は、前記シリコン基板表面に形成された第3の絶縁膜と、前記第3の絶縁膜上に形成された前記第3の絶縁膜よりも高い誘電率を有する第4の絶縁膜と、前記第4の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された第2の酸化ランタン膜とを含み、前記酸化膜と前記第2の酸化ランタン膜との間には、窒素を含む層が介在する。 According to one aspect, a semiconductor device includes: a silicon substrate in which a first element region for an n-channel MOS transistor and a second element region for a p-channel MOS transistor are defined by an element isolation region; A first metal gate electrode formed on the silicon substrate via a first gate insulating film in one element region; and a second gate insulating film on the silicon substrate in the second element region. In the first element region, the n-type first electrode is opposed to the silicon substrate in the first element region with a first channel region directly below the first metal gate electrode interposed therebetween. The source and drain regions of the semiconductor device are opposed to each other in the second element region in the silicon substrate with a second channel region directly under the second metal gate electrode interposed therebetween. A second source and drain region of the mold, wherein the first gate insulating film is formed on the surface of the silicon substrate, and the first insulating film is formed on the first insulating film. A second insulating film having a dielectric constant higher than that of the first insulating film; and a first lanthanum oxide film formed on the second insulating film, wherein the second gate insulating film includes the silicon A third insulating film formed on the surface of the substrate; a fourth insulating film having a higher dielectric constant than the third insulating film formed on the third insulating film; and the fourth insulating film. And an oxide film made of aluminum oxide or titanium dioxide formed on the oxide film and a second lanthanum oxide film formed on the oxide film, and the gap between the oxide film and the second lanthanum oxide film. A layer containing nitrogen is interposed.
他の側面によれば半導体装置の製造方法は、素子分離領域により第1および第2の素子領域が画成されたシリコン基板上に、前記第1および第2の素子領域を覆って第1の絶縁膜を形成する工程と、前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記第1の絶縁膜を覆って前記第1の絶縁膜よりも高い誘電率を有する第2の絶縁膜を形成する工程と、前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記第2の絶縁膜を覆って酸化アルミニウムまたは二酸化チタンよりなる酸化膜を形成する工程と、前記第2の絶縁膜の表面を、前記第1および第2の素子領域にわたり窒化して窒化物層を形成する工程と、前記窒化物層および前記酸化膜を前記第1の素子領域から選択的に除去し、前記第1の素子領域において前記第2の絶縁膜を露出する工程と、前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記第1の素子領域においては前記第2の絶縁膜を覆って、また前記第2の素子領域においては前記窒化物層を覆って、酸化ランタン膜を形成し、前記第1の素子領域においては前記第1の絶縁膜と前記第2の絶縁膜と前記酸化ランタン膜を積層した第1の積層構造を、また前記第2の素子領域においては前記第1の絶縁膜と前記第2の絶縁膜と前記酸化膜と前記窒化物層と前記酸化ランタン膜を積層した第2の積層構造を形成する工程と、前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記酸化ランタン膜を覆って金属または導電性金属窒化物層をメタルゲート電極層として形成する工程と、を含む。 According to another aspect, a method of manufacturing a semiconductor device includes a first method of covering a first element region and a second element region on a silicon substrate having first and second element regions defined by an element isolation region. A step of forming an insulating film, and a second dielectric constant higher than that of the first insulating film over the first and second element regions and covering the first insulating film on the silicon substrate. A step of forming an insulating film, a step of forming an oxide film made of aluminum oxide or titanium dioxide on the silicon substrate over the first and second element regions and covering the second insulating film; Nitriding the surface of the second insulating film over the first and second element regions to form a nitride layer; selectively forming the nitride layer and the oxide film from the first element region; To remove the first element region And exposing the second insulating film, over the first and second element regions on the silicon substrate, covering the second insulating film in the first element region, and In the second element region, a lanthanum oxide film is formed to cover the nitride layer, and in the first element region, the first insulating film, the second insulating film, and the lanthanum oxide film are stacked. In the second element region, the first insulating film, the second insulating film, the oxide film, the nitride layer, and the lanthanum oxide film are stacked in the second element region. Forming a stacked structure; forming a metal or conductive metal nitride layer as a metal gate electrode layer on the silicon substrate, covering the lanthanum oxide film over the first and second element regions; ,including.
他の側面によればpチャネルMOSトランジスタは、シリコン基板と、前記シリコン基板上にゲート絶縁膜を介して形成されたメタルゲート電極と、前記シリコン基板中に、前記メタルゲート電極直下のチャネル領域を隔てて相対向するp型のソースおよびドレイン領域と、を含み、前記ゲート絶縁膜は、前記シリコン基板表面に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第1の絶縁膜よりも高い誘電率を有する第2の絶縁膜と、前記第2の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された酸化ランタン膜とを含み、前記酸化膜と前記酸化ランタン膜との間には、窒素を含む層が介在する。 According to another aspect, a p-channel MOS transistor includes a silicon substrate, a metal gate electrode formed on the silicon substrate via a gate insulating film, and a channel region immediately below the metal gate electrode in the silicon substrate. And p-type source and drain regions facing each other, wherein the gate insulating film is formed on the silicon substrate surface and the first insulating film is formed on the first insulating film. A second insulating film having a dielectric constant higher than that of the first insulating film; an oxide film made of aluminum oxide or titanium dioxide formed on the second insulating film; and an oxide formed on the oxide film A layer containing nitrogen is interposed between the oxide film and the lanthanum oxide film.
上記第1および第2の側面によれば、半導体装置を製造する際に、第2の素子領域において前記酸化アルミニウムまたは二酸化チタンよりなる酸化物膜と酸化ランタン膜との間に窒化物層が介在するため、前記酸化ランタン膜を形成する際に、前記第2のゲート絶縁膜ないし第2の積層構造において、Laが前記酸化物膜中に拡散するのが阻止され、前記第1の素子領域においては前記シリコン基板と前記第1のゲート絶縁膜ないし第1の積層構造との界面に所望の極性のダイポールを誘起する一方、前記第2の素子領域においては前記シリコン基板と前記第2のゲート絶縁膜ないし第2の積層構造との界面に、所望の逆極性のダイポールを誘起することが可能となり、high−K誘電体膜を使ったメタルゲートMOSトランジスタにおいて、閾値特性をpチャネルMOSトランジスタおよびnチャネルMOSのいずれにおいても揃えることが可能となる。 According to the first and second aspects, when manufacturing a semiconductor device, a nitride layer is interposed between the oxide film made of aluminum oxide or titanium dioxide and the lanthanum oxide film in the second element region. Therefore, when forming the lanthanum oxide film, La is prevented from diffusing into the oxide film in the second gate insulating film or the second stacked structure, and in the first element region, Induces a dipole of a desired polarity at the interface between the silicon substrate and the first gate insulating film or first laminated structure, while the silicon substrate and the second gate insulation are in the second element region. In the metal gate MOS transistor using a high-K dielectric film, a dipole having a desired reverse polarity can be induced at the interface with the film or the second laminated structure. , It is possible to align in both the threshold characteristic of the p-channel MOS transistors and n-channel MOS.
図2は、好ましい実施形態による半導体装置の構成を示す断面図である。 FIG. 2 is a cross-sectional view showing a configuration of a semiconductor device according to a preferred embodiment.
図2を参照するに、p型シリコン基板21上にはSTI型の素子分離領域21IによりnチャネルMOSトランジスタのための素子領域21Aと、pチャネルMOSトランジスタのための素子領域21Bが画成されており、前記素子領域21Aにはp型ウェル21PWが形成されている。 Referring to FIG. 2, an element region 21A for an n-channel MOS transistor and an element region 21B for a p-channel MOS transistor are defined on a p-type silicon substrate 21 by an STI-type element isolation region 21I. A p-type well 21PW is formed in the element region 21A.
前記素子領域21Aにおいては前記シリコン基板21上に、厚さが1nm以下、例えば0.7nmの膜厚の熱酸化膜よりなる界面酸化膜22aが形成され、前記界面酸化膜22a上には膜厚が1.0nm〜2.0nm、好ましくは1.5nmの酸化ハフニウム(HfO2)膜23aと、膜厚が0.3nm〜0.8nm、好ましくは0.5nmの酸化ランタン(La2O3)膜26aとが順次積層され、第1のゲート絶縁膜22Aが形成されている。 In the element region 21A, an interface oxide film 22a made of a thermal oxide film having a thickness of 1 nm or less, for example, 0.7 nm is formed on the silicon substrate 21, and the film thickness is formed on the interface oxide film 22a. Is a hafnium oxide (HfO 2 ) film 23 a having a thickness of 1.0 nm to 2.0 nm, preferably 1.5 nm, and a lanthanum oxide (La 2 O 3 ) having a thickness of 0.3 nm to 0.8 nm, preferably 0.5 nm. The film 26a is sequentially stacked to form the first gate insulating film 22A.
さらに前記素子領域21Aにおいては、前記第1のゲート絶縁膜22A上に、TiNよりなるメタル膜27aとn型にドープされたポリシリコン膜28aを順次積層したメタルゲート電極23Aがゲート長LAで形成されている。 In still the device region 21A, on the first gate insulating film 22A, sequentially laminated metal gate electrode 23A of the polysilicon film 28a doped with metal film 27a and the n-type composed of TiN is in the gate length L A Is formed.
一方前記素子領域21Bにおいては前記シリコン基板21上に、厚さが1nm以下、例えば0.7nmの膜厚の熱酸化膜よりなる界面酸化膜22bが前記界面酸化膜22aと同様に形成され、前記界面酸化膜22b上には膜厚が1.0nm〜2.0nm、好ましくは1.5nmの酸化ハフニウム(HfO2)膜23bと、膜厚が0.3nm〜0.8nm、好ましくは0.5nmの酸化アルミニウム(Al2O3)膜24bと、膜厚が0.3nm〜0.8nm、好ましくは0.5nmの酸化ランタン膜26bが順次積層され、第2のゲート絶縁膜22Bが形成されている。その際、本実施形態では、前記酸化アルミニウム膜24bと酸化ランタン膜26bの間に、膜厚が0.2nm以上、0.5nm未満の、すなわち前記酸化アルミニウム膜24bの膜厚よりは膜厚の小さい窒化アルミニウム(AlN)層25bが介在し、前記窒化アルミニウム層25bは、前記酸化ランタン膜26bから前記酸化アルミニウム膜24b、さらに酸化ハフニウム膜23bへのランタン(La)の拡散を阻止するバリア膜として機能する。後で説明するように、前記窒化アルミニウム層25bは、前記酸化アルミニウム膜24bの表面部分を窒化することにより形成されており、これに伴って前記酸化アルミニウム膜24bの膜厚は、実際には上記の値から、前記窒化アルミニウム層25bの膜厚分だけ減少している。 On the other hand, in the element region 21B, an interfacial oxide film 22b made of a thermal oxide film having a thickness of 1 nm or less, for example, 0.7 nm is formed on the silicon substrate 21 in the same manner as the interfacial oxide film 22a. A hafnium oxide (HfO 2 ) film 23b having a thickness of 1.0 nm to 2.0 nm, preferably 1.5 nm, and a thickness of 0.3 nm to 0.8 nm, preferably 0.5 nm are formed on the interface oxide film 22b. The aluminum oxide (Al 2 O 3 ) film 24b and the lanthanum oxide film 26b having a film thickness of 0.3 nm to 0.8 nm, preferably 0.5 nm are sequentially stacked to form the second gate insulating film 22B. Yes. At this time, in this embodiment, the film thickness is 0.2 nm or more and less than 0.5 nm between the aluminum oxide film 24b and the lanthanum oxide film 26b, that is, the film thickness is larger than the film thickness of the aluminum oxide film 24b. A small aluminum nitride (AlN) layer 25b is interposed, and the aluminum nitride layer 25b serves as a barrier film that prevents diffusion of lanthanum (La) from the lanthanum oxide film 26b to the aluminum oxide film 24b and further to the hafnium oxide film 23b. Function. As will be described later, the aluminum nitride layer 25b is formed by nitriding the surface portion of the aluminum oxide film 24b. Accordingly, the film thickness of the aluminum oxide film 24b is actually the same as that described above. From this value, the thickness is reduced by the thickness of the aluminum nitride layer 25b.
さらに前記素子領域21Bにおいては、前記第2のゲート絶縁膜22B上に、TiNよりなるメタル膜27bとp型にドープされたポリシリコン膜28bを順次積層したメタルゲート電極23Bが、ゲート長LBで形成されている。 Further, in the element region 21B, a metal gate electrode 23B in which a metal film 27b made of TiN and a p-type doped polysilicon film 28b are sequentially stacked on the second gate insulating film 22B has a gate length L B It is formed with.
ここで前記メタル膜27a,27bはTiNに限定されるものではなく、TaNやTaSiN,W,WNなど高融点金属あるいはその導電性窒化物を使うことが可能である。 Here, the metal films 27a and 27b are not limited to TiN, and refractory metals such as TaN, TaSiN, W, and WN or conductive nitrides thereof can be used.
前記シリコン基板21中には、前記素子領域21Aにおいて前記メタルゲート電極23A直下のチャネル領域23CAの両側に、前記チャネル領域23CAを隔てて相対向するようにn型のソースエクステンション領域21aおよびドレインエクステンション領域21bが形成され、また素子領域21Bにおいて前記メタルゲート電極23B直下のチャネル領域23CBの両側に、前記チャネル領域23CBを隔てて相対向するようにp型のソースエクステンション領域21cおよびドレインエクステンション領域21dが形成されている。 In the silicon substrate 21, n-type source extension regions 21a and drain extension regions are provided on both sides of the channel region 23CA immediately below the metal gate electrode 23A in the element region 21A so as to face each other across the channel region 23CA. In addition, a p-type source extension region 21c and a drain extension region 21d are formed on both sides of the channel region 23CB immediately below the metal gate electrode 23B in the element region 21B so as to face each other across the channel region 23CB. Has been.
さらに前記ゲート電極23Aの相対向する側壁面上には側壁絶縁膜23A1,21A2が形成され、前記シリコン基板21中には、前記素子領域21A中、前記チャネル領域21CAから見て前記側壁絶縁膜23A1および23A2の外側に、n+型のソース領域21eおよびドレイン領域21fがそれぞれ形成される。 Further, sidewall insulating films 23A 1 and 21A 2 are formed on the opposite sidewall surfaces of the gate electrode 23A, and the sidewall insulation is seen in the silicon substrate 21 when viewed from the channel region 21CA in the element region 21A. An n + -type source region 21e and a drain region 21f are formed outside the films 23A 1 and 23A 2 , respectively.
同様に前記ゲート電極23Bの相対向する側壁面上には側壁絶縁膜23B1,21B2が形成され、前記シリコン基板21中には、前記素子領域21B中、前記チャネル領域21CBから見て前記側壁絶縁膜23B1および23B2の外側に、p+型のソース領域21gおよびドレイン領域21hがそれぞれ形成される。 Similarly, sidewall insulating films 23B 1 and 21B 2 are formed on the opposite sidewall surfaces of the gate electrode 23B, and the sidewalls of the element region 21B as viewed from the channel region 21CB are formed in the silicon substrate 21. A p + -type source region 21g and a drain region 21h are formed outside the insulating films 23B 1 and 23B 2 , respectively.
その結果、前記素子領域21Aにはメタルゲート電極23Aとゲート絶縁膜22Aを有するnチャネルMOSトランジスタが、また素子領域21Bにはメタルゲート電極23Bとゲート絶縁膜22Bを有するpチャネルMOSトランジスタが、それぞれ形成される。 As a result, the element region 21A has an n-channel MOS transistor having a metal gate electrode 23A and a gate insulating film 22A, and the element region 21B has a p-channel MOS transistor having a metal gate electrode 23B and a gate insulating film 22B. It is formed.
前記ゲート絶縁膜22Aをこのように膜厚が0.7nmの界面酸化膜22aと膜厚が1.5nmの酸化ハフニウム膜23aと膜厚が0.5nmの酸化ランタン膜26aの積層により構成した場合、前記ゲート絶縁膜22Aの換算膜厚EOTは、約1.07nmとなる。また前記ゲート絶縁膜22Bをこのように膜厚が0.7nmの界面酸化膜22bと膜厚が1.5nmの酸化ハフニウム膜23bと膜厚が0.5nmの酸化アルミニウム膜25bと膜厚が0.2nmの窒化アルミニウム膜25bと膜厚が0.5nmの酸化ランタン膜26bの積層により構成した場合、前記ゲート絶縁膜22BのEOTは、1.287nmとなる。ただしこの計算では、界面酸化膜22a,22bの比誘電率を3.9、high−K誘電体膜23a,23bを構成するHfO2の比誘電率を20、酸化ランタン膜26a,26bの比誘電率を25、酸化アルミニウム膜24bの比誘電率を16、窒化アルミニウム膜25bの比誘電率を9としている。 In the case where the gate insulating film 22A is formed by stacking the interface oxide film 22a having a thickness of 0.7 nm, the hafnium oxide film 23a having a thickness of 1.5 nm, and the lanthanum oxide film 26a having a thickness of 0.5 nm. The equivalent film thickness EOT of the gate insulating film 22A is about 1.07 nm. Further, the gate insulating film 22B is formed in such a manner that the interface oxide film 22b having a film thickness of 0.7 nm, the hafnium oxide film 23b having a film thickness of 1.5 nm, the aluminum oxide film 25b having a film thickness of 0.5 nm, and the film thickness being 0. In the case where the gate insulating film 22B is composed of a stack of .2 nm aluminum nitride film 25b and 0.5 nm thick lanthanum oxide film 26b, the EOT of the gate insulating film 22B is 1.287 nm. However, in this calculation, the relative dielectric constant of the interface oxide films 22a and 22b is 3.9, the relative dielectric constant of HfO 2 constituting the high-K dielectric films 23a and 23b is 20, and the relative dielectric constant of the lanthanum oxide films 26a and 26b. The dielectric constant is 25, the relative dielectric constant of the aluminum oxide film 24b is 16, and the relative dielectric constant of the aluminum nitride film 25b is 9.
このように本実施形態ではゲート絶縁膜22A,22Bの換算膜厚EOTが1.0〜1.1nmであり、物理膜厚は、それぞれnチャネルは2.7nm、pチャネルは3.2nmとなるので、ゲートリーク電流の増大を抑止できる。ゲート長が45nmより短くなっても同様である。 As described above, in this embodiment, the converted film thickness EOT of the gate insulating films 22A and 22B is 1.0 to 1.1 nm, and the physical film thicknesses are 2.7 nm for the n channel and 3.2 nm for the p channel, respectively. Therefore, an increase in gate leakage current can be suppressed. The same applies when the gate length is shorter than 45 nm.
以下、図2の半導体装置の製造方法を説明する。 A method for manufacturing the semiconductor device of FIG. 2 will be described below.
図3Aを参照するに、前記シリコン基板21上には素子分離領域21Iにより素子領域21Aと21Bが画成されており、前記素子領域21Aにはp型ウェル21PWが形成されている。図3Aの工程では、さらに前記シリコン基板21A上に前記界面酸化膜22a,22bとなるシリコン酸化膜22が、例えば900℃で酸素分圧が1320Pa(10Torr)のドライ酸素雰囲気中において7秒〜8秒間熱酸化処理工程を行うことにより、1nm以下、例えば0.7nmの膜厚に形成される。 Referring to FIG. 3A, element regions 21A and 21B are defined by an element isolation region 21I on the silicon substrate 21, and a p-type well 21PW is formed in the element region 21A. In the step of FIG. 3A, the silicon oxide film 22 to be the interface oxide films 22a and 22b is further formed on the silicon substrate 21A for 7 seconds to 8 in a dry oxygen atmosphere at 900 ° C. and an oxygen partial pressure of 1320 Pa (10 Torr), for example. By performing the thermal oxidation treatment step for 2 seconds, the film is formed to a thickness of 1 nm or less, for example, 0.7 nm.
次に図3Bに工程において、前記シリコン酸化膜22上に前記high−K誘電体膜23a,23bとなるHfO2膜23が、ALD(atomic layer deposition)法あるいはMOCVD法により、例えば1.5nmの膜厚に形成される。前記HfO2膜23のALD法による成膜は、CVD装置を使い、300℃〜350℃、例えば320℃の温度において、塩化ハフニウム(HfCl4)と水蒸気(H2O)を、間にパージ工程を挟みながら交互に繰り返し供給することで実行することができる。なおその際、前記塩化ハフニウムに塩化ジルコニウム(ZrCl4)を添加することも可能である。この場合には、前記high−K誘電体膜23として(Hf,Zr)O2膜が得られる。ただしこの場合は、ハフニウム(Hf)とジルコニウム(Zr)の全体に対するジルコニウムの割合が3割を超えないように制御するのが好ましい。 Next, in the step shown in FIG. 3B, the HfO 2 film 23 to be the high-K dielectric films 23a and 23b is formed on the silicon oxide film 22 by, for example, 1.5 nm by ALD (atomic layer deposition) method or MOCVD method. It is formed in a film thickness. The HfO 2 film 23 is formed by the ALD method by using a CVD apparatus and purging with hafnium chloride (HfCl 4 ) and water vapor (H 2 O) between 300 ° C. and 350 ° C., for example, 320 ° C. It can be performed by repeatedly supplying alternately while sandwiching. At that time, zirconium chloride (ZrCl 4 ) can be added to the hafnium chloride. In this case, a (Hf, Zr) O 2 film is obtained as the high-K dielectric film 23. However, in this case, it is preferable to control so that the ratio of zirconium to the whole of hafnium (Hf) and zirconium (Zr) does not exceed 30%.
次に図3Cの工程において、前記HfO2膜23上に前記酸化膜24として酸化アルミニウム膜が、前記HfO2膜23の場合と同様にALD法あるいはMOCVD法により、例えば0.5nmの膜厚に形成される。前記酸化アルミニウム膜24をALD法により成膜する場合もCVD装置が使われ、200℃〜300℃、例えば250℃の温度において、Al(CH3)3(トリメチルアンモニウム)とH2Oを、間にパージ工程を挟みながら交互に繰り返し供給することで実行することができる。 Next, in the step of FIG. 3C, an aluminum oxide film as the oxide film 24 on the HfO 2 film 23, by an ALD method or the MOCVD method as in the case of the HfO 2 film 23, for example, a film thickness of 0.5nm It is formed. When the aluminum oxide film 24 is formed by the ALD method, a CVD apparatus is used, and at a temperature of 200 ° C. to 300 ° C., for example, 250 ° C., Al (CH 3 ) 3 (trimethylammonium) and H 2 O are interposed. It can be performed by repeatedly supplying them alternately with a purge step in between.
次に図3Dの工程において前記図3Cの構造をリモートプラズマ窒化処理装置中に導入し、400℃以下の温度においてヘリウム(He)雰囲気中、1500〜2000Wのパワーでプラズマを励起し、窒素ガスを例えば30sccm〜100sccmの流量で10秒間ないし20秒間流すことにより、前記酸化アルミニウム膜24の表面部分を窒素ラジカルにより窒化し、膜厚が0.2nm以上で0.5nm未満の窒化アルミニウム(AlN)層25を形成する。ただし前記酸化アルミニウム膜24の窒化処理はリモートプラズマ窒化処理に限定されるものではなく、窒素ラジカルを低温で効率的に発生できるものであればどのようなものであってもよい。例えばダウンフロープラズマ処理装置を使って前記窒化処理を行うことも可能である。この場合は、室温でダウンフロープラズマ処理装置を運転し、1ミリ秒程度のフラッシュランプ加熱あるいはレーザスキャン加熱を行う。この場合には、シリコンの基礎吸収端波長よりも短い、1100nmよりも短波長の光を使うのが好ましい。いずれの場合でも、前記酸化ランタン膜26からのLaの拡散を抑制しつつ、前記酸化アルミニウム膜24の表面部分のみを窒化することが可能である。窒化ガスとしては、窒素の他に一酸化窒素(NO)や亜酸化窒素(N2O)、アンモニア(NH3)などを使うことができる。 Next, in the step of FIG. 3D, the structure of FIG. 3C is introduced into a remote plasma nitriding apparatus, and plasma is excited at a power of 1500 to 2000 W in a helium (He) atmosphere at a temperature of 400 ° C. or lower, and nitrogen gas is supplied. For example, the surface portion of the aluminum oxide film 24 is nitrided by nitrogen radicals by flowing at a flow rate of 30 sccm to 100 sccm for 10 seconds to 20 seconds, and an aluminum nitride (AlN) layer having a thickness of 0.2 nm or more and less than 0.5 nm. 25 is formed. However, the nitridation process of the aluminum oxide film 24 is not limited to the remote plasma nitridation process, and any process may be used as long as nitrogen radicals can be efficiently generated at a low temperature. For example, the nitriding process can be performed using a downflow plasma processing apparatus. In this case, the downflow plasma processing apparatus is operated at room temperature, and flash lamp heating or laser scan heating is performed for about 1 millisecond. In this case, it is preferable to use light having a wavelength shorter than 1100 nm, which is shorter than the fundamental absorption edge wavelength of silicon. In any case, it is possible to nitride only the surface portion of the aluminum oxide film 24 while suppressing the diffusion of La from the lanthanum oxide film 26. As the nitriding gas, nitrogen monoxide (NO), nitrous oxide (N 2 O), ammonia (NH 3 ), or the like can be used in addition to nitrogen.
さらに図3Eの工程において、前記窒化アルミニウム層25上に例えばアモルファスシリコン膜よりなるハードマスク膜M1をスパッタ法あるいはCVD法により、0.5nm程度の膜厚で形成し、前記素子領域21BをレジストパターンR1により保護した状態で、図3Fに示すように前記ハードマスク膜M1を前記素子領域21Aからドライエッチングにより除去する。さらに残った前記窒化アルミニウム層25および酸化アルミニウム膜24をやはりドライエッチングにより除去し、前記素子領域21Aにおいて前記酸化ハフニウム膜23を露出させる。 3E, a hard mask film M1 made of, for example, an amorphous silicon film is formed on the aluminum nitride layer 25 by a sputtering method or a CVD method to a thickness of about 0.5 nm, and the element region 21B is formed as a resist pattern. In the state protected by R1, as shown in FIG. 3F, the hard mask film M1 is removed from the element region 21A by dry etching. Further, the remaining aluminum nitride layer 25 and aluminum oxide film 24 are also removed by dry etching to expose the hafnium oxide film 23 in the element region 21A.
さらに図3Fの工程では、前記素子領域21Aにおいて前記酸化ハフニウム膜24が露出された後、前記素子領域21Bにおいて前記レジストパターンR1を、剥離液を使って除去する。その際、前記窒化アルミニウム膜25は、前記素子領域21Bにおいて前記ハードマスク膜M1により保護されており、剥離液に接することはない。 Further, in the step of FIG. 3F, after the hafnium oxide film 24 is exposed in the element region 21A, the resist pattern R1 is removed using a stripping solution in the element region 21B. At this time, the aluminum nitride film 25 is protected by the hard mask film M1 in the element region 21B and does not come into contact with the stripping solution.
さらにTMAH(テトラメチルアンモニウムハイドロオキサイド)をエッチャントに使ったウェットエッチング法により、前記素子領域21Bにおいて前記ハードマスク膜M1を選択的に除去し、前記素子領域21Bにおいて窒化アルミニウム層25を露出させる。前記窒化アルミニウム層25はTMAHに対しては耐性を有している。また酸化ハフニウムはTMAHに対して耐性を有しているため、この工程において前記素子領域21Aにおいて露出されている酸化ハフニウム膜23が浸食されたり除去されたりすることはない。 Further, the hard mask film M1 is selectively removed in the element region 21B by wet etching using TMAH (tetramethylammonium hydroxide) as an etchant, and the aluminum nitride layer 25 is exposed in the element region 21B. The aluminum nitride layer 25 is resistant to TMAH. Since hafnium oxide is resistant to TMAH, the hafnium oxide film 23 exposed in the element region 21A is not eroded or removed in this step.
次に図3Gの工程において前記図3Fの構造上に、前記素子領域21Aにおいては露出された酸化ハフニウム膜23を覆うように、また前記素子領域21Bにおいては露出された窒化アルミニウム膜25を覆うように、酸化ランタン膜26が、La(thd)3を原料ガスとして使ったALD法により、例えばCVD装置中、150℃〜250℃、好ましくは200℃の基板温度において、前記原料ガスLa(thd)3とガスとを交互に、間にパージ工程を挟みながら繰り返し供給することにより、例えば0.5nmの膜厚に形成される。 Next, in the step of FIG. 3G, the exposed hafnium oxide film 23 is covered in the element region 21A and the exposed aluminum nitride film 25 is covered in the element region 21B on the structure of FIG. 3F. In addition, the lanthanum oxide film 26 is formed by the ALD method using La (thd) 3 as a source gas, for example, in a CVD apparatus at a substrate temperature of 150 ° C. to 250 ° C., preferably 200 ° C., with the source gas La (thd) By repeatedly supplying the gas 3 and the gas alternately while interposing the purge process therebetween, the film is formed to a thickness of 0.5 nm, for example.
その後、このようにして得られた図3Gの構造はスパッタ装置中に導入され、図3Hの工程において、前記ゲート電極23A,23Bに対応してTiN膜27が、例えば7.5nm〜12.5nm、好ましくは10nmの膜厚に形成され、さらにその上にポリシリコンシリコン膜28が、例えば30nm〜70nm、好ましくは50nmの膜厚に形成される。 Thereafter, the structure of FIG. 3G thus obtained is introduced into the sputtering apparatus, and in the step of FIG. 3H, the TiN film 27 corresponding to the gate electrodes 23A and 23B has a thickness of, for example, 7.5 nm to 12.5 nm. Preferably, a polysilicon film 28 is formed to a thickness of 10 nm, and a polysilicon silicon film 28 is formed thereon, for example, to a thickness of 30 nm to 70 nm, preferably 50 nm.
このようにして形成されたTiN膜27とポリシリコン膜28、およびその下のシリコン酸化膜22,酸化ハフニウム膜23,酸化アルミニウム膜24,窒化アルミニウム膜25および酸化ランタン膜26は、図3Iの工程においてパターニングされ、前記素子領域21Aにおいては前記界面酸化膜22aと酸化ハフニウム膜23aと酸化ランタン膜26aの積層よりなるゲート絶縁膜22Aが、TiN膜27aとポリシリコン膜28aの積層よりなるメタルゲート電極23Aの下に、また前記素子領域21Bにおいては前記界面酸化膜22bと酸化ハフニウム膜23bと酸化アルミニウム膜24bと窒化アルミニウム層25と酸化ランタン膜26bの積層よりなるゲート絶縁膜22Bが、前記TiN膜27bとポリシリコン膜28bの積層よりなるメタルゲート電極23Bの下に形成される。 The TiN film 27 and the polysilicon film 28 thus formed, and the silicon oxide film 22, the hafnium oxide film 23, the aluminum oxide film 24, the aluminum nitride film 25, and the lanthanum oxide film 26 thereunder are formed as shown in FIG. 3I. In the element region 21A, a gate insulating film 22A composed of a stack of the interfacial oxide film 22a, hafnium oxide film 23a, and lanthanum oxide film 26a is a metal gate electrode formed of a stack of TiN film 27a and polysilicon film 28a. In addition, in the element region 21B, a gate insulating film 22B made of a laminate of the interfacial oxide film 22b, the hafnium oxide film 23b, the aluminum oxide film 24b, the aluminum nitride layer 25, and the lanthanum oxide film 26b is formed in the element region 21B. Lamination of 27b and polysilicon film 28b It is formed under the Li Cheng metal gate electrode 23B.
さらに図3Jの工程において、前記メタルゲート電極23Aをマスクにリン(P)やヒ素(As)などのn型不純物元素を前記素子領域21Aにおいて前記シリコン基板21中にイオン注入し、n型のソースエクステンション領域21aおよびドレインエクステンション領域21bを形成する。また前記図3Jの工程では、前記メタルゲート電極23Bをマスクにボロン(B)などのp型不純物元素を前記素子領域21Bにおいて前記シリコン基板21中にイオン注入し、p型のソースエクステンション領域21cおよびドレインエクステンション領域21dを形成する。 Further, in the step of FIG. 3J, an n-type impurity element such as phosphorus (P) or arsenic (As) is ion-implanted into the silicon substrate 21 in the element region 21A using the metal gate electrode 23A as a mask to form an n-type source. Extension regions 21a and drain extension regions 21b are formed. In the step of FIG. 3J, a p-type impurity element such as boron (B) is ion-implanted into the silicon substrate 21 in the element region 21B using the metal gate electrode 23B as a mask, and a p-type source extension region 21c and A drain extension region 21d is formed.
さらに図3Kの工程において前記メタルゲート電極23Aに側壁絶縁膜24A1、24A2を、また前記メタルゲート電極23Bに側壁絶縁膜24B1,24B2を形成し、前記素子領域21Aにおいてはヒ素あるいはリンなどのn型不純物元素を、前記メタルゲート電極23Aおよび側壁絶縁膜24A1、24A2をマスクに、また前記素子領域21Bにおいてはボロンなどのp型不純物元素を、前記メタルゲート電極23Bおよび側壁絶縁膜24B1、24B2をマスクに、それぞれイオン注入することにより、先に図2で説明したように、前記シリコン基板21中、前記素子領域21Aにおいて、前記チャネル領域21CAから見て前記側壁絶縁膜23A1および23A2の外側に、n+型のソース領域21eおよびドレイン領域21fを、また前記素子領域21Bにおいて、前記チャネル領域21CBから見て前記側壁絶縁膜23B1および23B2の外側に、p+型のソース領域21gおよびドレイン領域21hをそれぞれ形成する。 Furthermore the sidewall insulating films 24A 1, 24A 2 to the metal gate electrode 23A in the step of FIG. 3K, also forming a sidewall insulating film 24B 1, 24B 2 on the metal gate electrode 23B, arsenic or phosphorus in the device region 21A N-type impurity elements such as boron with the metal gate electrode 23A and sidewall insulating films 24A 1 and 24A 2 as masks, and p-type impurity elements such as boron in the element region 21B with the metal gate electrode 23B and sidewall insulation. Using the films 24B 1 and 24B 2 as masks, as described above with reference to FIG. 2, in the element region 21A in the silicon substrate 21, the side wall insulating film as viewed from the channel region 21CA. outside of 23A 1 and 23A 2, the n + -type source region 21e and the drain region 21f Also in the device region 21B, the outer sides of the sidewall insulation films 23B 1 and 23B 2 when viewed from the channel region 21Cb, to form p + -type source region 21g and the drain region 21h, respectively.
図3Kの工程では、前記メタルゲート電極23Aを構成するポリシリコン膜28aが前記n+型ソースおよびドレイン領域21e,21fのドープに伴いn+型に、また前記メタルゲート電極23Bを構成するポリシリコン膜28bが、前記p+型ソースおよびドレイン領域21g,21hのドープに伴い、p+型にドープされる。ただし、本実施形態において、nチャネルMOSトランジスタおよびpチャネルMOSトランジスタにおける閾値電圧の調整は、前記ゲート絶縁膜22Aおよび22Bの積層構造により既に完了しているため、このようにnチャネルMOSトランジスタのメタルゲートの一部を構成するポリシリコン膜をn型に、またpチャネルMOSトランジスタのメタルゲートの一部を構成するポリシリコン膜をp型にドープする必要はなく、これらのポリシリコン膜は、同一の導電型にドープされていてもよい。 In the step of FIG. 3K, the polysilicon film 28a constituting the metal gate electrode 23A becomes n + type as the n + type source and drain regions 21e and 21f are doped, and the polysilicon film 28b constituting the metal gate electrode 23B. Is doped p + type with doping of the p + type source and drain regions 21g and 21h. However, in this embodiment, the adjustment of the threshold voltage in the n-channel MOS transistor and the p-channel MOS transistor has already been completed by the laminated structure of the gate insulating films 22A and 22B. It is not necessary to dope the polysilicon film constituting part of the gate to n-type and the polysilicon film constituting part of the metal gate of the p-channel MOS transistor to p-type, and these polysilicon films are identical. The conductivity type may be doped.
さらに図3Lの工程において前記シリコン基板21上に層間絶縁膜29が形成され、前記層間絶縁膜29中に、前記nチャネルMOSトランジスタのソース領域21eおよびドレイン領域21f、および前記pチャネルMOSトランジスタのソース領域21gおよびドレイン領域21hにそれぞれ対応してビアプラグ29A〜29Dを形成する。図3Lでは、前記ビアプラグ29A〜29Dはいずれも、タングステン(W)などの金属プラグ29aと、前記金属プラグ29aを覆うTiあるいはTiNバリア膜29bより構成されている。 3L, an interlayer insulating film 29 is formed on the silicon substrate 21. In the interlayer insulating film 29, the source region 21e and the drain region 21f of the n-channel MOS transistor and the source of the p-channel MOS transistor are formed. Via plugs 29A to 29D are formed corresponding to the region 21g and the drain region 21h, respectively. In FIG. 3L, each of the via plugs 29A to 29D includes a metal plug 29a such as tungsten (W) and a Ti or TiN barrier film 29b covering the metal plug 29a.
なお本実施形態において、前記酸化アルミニウム膜24は酸化チタン(TiO2)膜により置き換えることも可能である。この場合には、前記窒化アルミニウム層25に代わって、窒化チタン(TiN)層が形成される。前記窒化チタン膜を例えば0.3nmの膜厚に形成し、窒化チタン層を0.2nmの膜厚に形成した場合、酸化チタンの比誘電率を50、窒化チタンの比誘電率を30とすると、前記ゲート絶縁膜22Bは1.0224のEOTを有することになる。 In this embodiment, the aluminum oxide film 24 can be replaced with a titanium oxide (TiO 2 ) film. In this case, a titanium nitride (TiN) layer is formed in place of the aluminum nitride layer 25. For example, when the titanium nitride film is formed with a thickness of 0.3 nm and the titanium nitride layer is formed with a thickness of 0.2 nm, the relative dielectric constant of titanium oxide is 50 and the relative dielectric constant of titanium nitride is 30. The gate insulating film 22B has an EOT of 1.0224.
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1)
素子分離領域によりnチャネルMOSトランジスタのための第1の素子領域とpチャネルMOSトランジスタのための第2の素子領域が画成されたシリコン基板と、
前記第1の素子領域において前記シリコン基板上に第1のゲート絶縁膜を介して形成された第1のメタルゲート電極と、
前記第2の素子領域において前記シリコン基板上に第2のゲート絶縁膜を介して形成された第2のメタルゲート電極と、
前記第1の素子領域において前記シリコン基板中に、前記第1のメタルゲート電極直下の第1のチャネル領域を隔てて相対向するn型の第1のソースおよびドレイン領域と、
前記第2の素子領域において前記シリコン基板中に、前記第2のメタルゲート電極直下の第2のチャネル領域を隔てて相対向するp型の第2のソースおよびドレイン領域と、
を含み、
前記第1のゲート絶縁膜は、前記シリコン基板表面に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第1の絶縁膜よりも高い誘電率を有する第2の絶縁膜と、前記第2の絶縁膜上に形成された第1の酸化ランタン膜とを含み、
前記第2のゲート絶縁膜は、前記シリコン基板表面に形成された第3の絶縁膜と、前記第3の絶縁膜上に形成された前記第3の絶縁膜よりも高い誘電率を有する第4の絶縁膜と、前記第4の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された第2の酸化ランタン膜とを含み、
前記酸化膜と前記第2の酸化ランタン膜との間には、窒素を含む層が介在することを特徴とする半導体装置。
(付記2)
前記窒素を含む層は、前記酸化膜表面に形成された膜厚が0.2nm以上で0.5nm未満の窒化アルミニウム層または窒化チタン層であることを特徴とする付記1記載の半導体装置。
(付記3)
前記第1の絶縁膜および前記第3の絶縁膜は、膜厚が1nm以下のシリコン酸化膜であることを特徴とする付記1または2記載の半導体装置。
(付記4)
前記第2の絶縁膜および前記第4の絶縁膜は酸化ハフニウムあるいは酸化ハフニウムジルコニウムよりなることを特徴とする付記1〜3のうち、いずれか一項記載の半導体装置。
(付記5)
前記第1および第2のメタルゲート電極は、窒化チタン膜と前記窒化チタン膜上に形成されたポリシリコン膜よりなることを特徴とする付記1〜4のうち、いずれか一項記載の半導体装置。
(付記6)
素子分離領域により第1および第2の素子領域が画成されたシリコン基板上に、前記第1および第2の素子領域を覆って第1の絶縁膜を形成する工程と、
前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記第1の絶縁膜を覆って前記第1の絶縁膜よりも高い誘電率を有する第2の絶縁膜を形成する工程と、
前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記第2の絶縁膜を覆って酸化アルミニウムまたは二酸化チタンよりなる酸化膜を形成する工程と、
前記第2の絶縁膜の表面を、前記第1および第2の素子領域にわたり窒化して窒化物層を形成する工程と、
前記窒化物層および前記酸化膜を前記第1の素子領域から選択的に除去し、前記第1の素子領域において前記第2の絶縁膜を露出する工程と、
前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記第1の素子領域においては前記第2の絶縁膜を覆って、また前記第2の素子領域においては前記窒化物層を覆って、酸化ランタン膜を形成し、前記第1の素子領域においては前記第1の絶縁膜と前記第2の絶縁膜と前記酸化ランタン膜を積層した第1の積層構造を、また前記第2の素子領域においては前記第1の絶縁膜と前記第2の絶縁膜と前記酸化膜と前記窒化物層と前記酸化ランタン膜を積層した第2の積層構造を形成する工程と、
前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記酸化ランタン膜を覆って金属または導電性金属窒化物層をメタルゲート電極層として形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
(付記7)
前記窒化物層の形成工程は、前記酸化ランタン膜から前記酸化物層へのLaの実質的な拡散が生じないように実行されることを特徴とする付記6記載の半導体装置の製造方法。
(付記8)
前記窒化物層の形成工程は、前記窒化物層の膜厚が0.2nm以上で0.5nm未満となるように実行されることを特徴とする付記6または7記載の半導体装置の製造方法。
(付記9)
前記窒化物層の形成工程は、リモートプラズマ処理装置を使い、400℃以下の温度で10秒間〜20秒間実行されることを特徴とする付記6〜8のうち、いずれか一項記載の半導体装置の製造方法。
(付記10)
前記窒化物層の形成工程は、ダウンフロープラズマ処理装置において、1ミリ秒以下の加熱処理を行うことにより実行されることを特徴とする付記6〜8のうち、いずれか一項記載の半導体装置の製造方法。
(付記11)
前記窒化物層および前記酸化物膜を前記第1の素子領域から選択的に除去する工程は、前記第2の素子領域において前記窒化物層上にアモルファスシリコン膜をハードマスク膜として形成して実行され、さらに前記窒化物層および前記酸化物膜を前記第1の素子領域から選択的に除去する工程は、前記第2の素子領域において、前記アモルファスシリコン膜を前記窒化物層に対して選択的に除去する工程を含むことを特徴とする付記6〜10のうち、いずれか一項記載の半導体装置の製造方法。
(付記12)
前記アモルファスシリコン膜を前記窒化物層に対して選択的に除去する工程は、テトラメチルアンモニウムハイドロオキサイドをエッチャントとして使って実行されることを特徴とする付記11記載の半導体装置の製造方法。
(付記13)
シリコン基板と、
前記シリコン基板上にゲート絶縁膜を介して形成されたメタルゲート電極と、
前記シリコン基板中に、前記メタルゲート電極直下のチャネル領域を隔てて相対向するp型のソースおよびドレイン領域と、
を含み、
前記ゲート絶縁膜は、前記シリコン基板表面に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第1の絶縁膜よりも高い誘電率を有する第2の絶縁膜と、前記第2の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された酸化ランタン膜とを含み、
前記酸化膜と前記酸化ランタン膜との間には、窒素を含む層が介在することを特徴とするpチャネルMOSトランジスタ。
As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
(Appendix 1)
A silicon substrate in which a first element region for an n-channel MOS transistor and a second element region for a p-channel MOS transistor are defined by an element isolation region;
A first metal gate electrode formed on the silicon substrate via a first gate insulating film in the first element region;
A second metal gate electrode formed on the silicon substrate via a second gate insulating film in the second element region;
N-type first source and drain regions opposed to each other across the first channel region directly below the first metal gate electrode in the silicon substrate in the first element region;
P-type second source and drain regions opposed to each other across the second channel region directly below the second metal gate electrode in the silicon substrate in the second element region;
Including
The first gate insulating film includes a first insulating film formed on the surface of the silicon substrate and a second dielectric constant higher than that of the first insulating film formed on the first insulating film. And a first lanthanum oxide film formed on the second insulating film,
The second gate insulating film includes a third insulating film formed on the surface of the silicon substrate and a fourth dielectric constant higher than that of the third insulating film formed on the third insulating film. An insulating film, an oxide film made of aluminum oxide or titanium dioxide formed on the fourth insulating film, and a second lanthanum oxide film formed on the oxide film,
A semiconductor device, wherein a layer containing nitrogen is interposed between the oxide film and the second lanthanum oxide film.
(Appendix 2)
2. The semiconductor device according to claim 1, wherein the layer containing nitrogen is an aluminum nitride layer or a titanium nitride layer having a thickness of 0.2 nm or more and less than 0.5 nm formed on the oxide film surface.
(Appendix 3)
The semiconductor device according to appendix 1 or 2, wherein the first insulating film and the third insulating film are silicon oxide films having a thickness of 1 nm or less.
(Appendix 4)
4. The semiconductor device according to claim 1, wherein the second insulating film and the fourth insulating film are made of hafnium oxide or hafnium zirconium oxide.
(Appendix 5)
5. The semiconductor device according to claim 1, wherein the first and second metal gate electrodes are made of a titanium nitride film and a polysilicon film formed on the titanium nitride film. 6. .
(Appendix 6)
Forming a first insulating film on the silicon substrate in which the first and second element regions are defined by the element isolation region, covering the first and second element regions;
Forming a second insulating film having a dielectric constant higher than that of the first insulating film on the silicon substrate so as to cover the first insulating film over the first and second element regions;
Forming an oxide film made of aluminum oxide or titanium dioxide on the silicon substrate so as to cover the second insulating film over the first and second element regions;
Nitriding the surface of the second insulating film over the first and second element regions to form a nitride layer;
Selectively removing the nitride layer and the oxide film from the first element region and exposing the second insulating film in the first element region;
Over the silicon substrate, over the first and second element regions, the first element region covers the second insulating film, and the second element region covers the nitride layer. Then, a lanthanum oxide film is formed, and in the first element region, a first stacked structure in which the first insulating film, the second insulating film, and the lanthanum oxide film are stacked, and the second Forming a second stacked structure in which the first insulating film, the second insulating film, the oxide film, the nitride layer, and the lanthanum oxide film are stacked in the element region;
Forming a metal or conductive metal nitride layer as a metal gate electrode layer on the silicon substrate so as to cover the lanthanum oxide film over the first and second element regions;
A method for manufacturing a semiconductor device, comprising:
(Appendix 7)
The method of manufacturing a semiconductor device according to appendix 6, wherein the nitride layer forming step is performed such that substantial diffusion of La from the lanthanum oxide film to the oxide layer does not occur.
(Appendix 8)
The method of manufacturing a semiconductor device according to appendix 6 or 7, wherein the nitride layer forming step is performed such that the thickness of the nitride layer is not less than 0.2 nm and less than 0.5 nm.
(Appendix 9)
The semiconductor device according to any one of appendices 6 to 8, wherein the nitride layer forming step is performed using a remote plasma processing apparatus at a temperature of 400 ° C. or lower for 10 seconds to 20 seconds. Manufacturing method.
(Appendix 10)
The semiconductor device according to any one of appendices 6 to 8, wherein the nitride layer forming step is performed by performing a heat treatment for 1 millisecond or less in a downflow plasma processing apparatus. Manufacturing method.
(Appendix 11)
The step of selectively removing the nitride layer and the oxide film from the first element region is performed by forming an amorphous silicon film as a hard mask film on the nitride layer in the second element region. And the step of selectively removing the nitride layer and the oxide film from the first element region is selective to the amorphous silicon film with respect to the nitride layer in the second element region. The manufacturing method of the semiconductor device as described in any one of the additional remarks 6-10 characterized by including the process to remove.
(Appendix 12)
The method of manufacturing a semiconductor device according to claim 11, wherein the step of selectively removing the amorphous silicon film from the nitride layer is performed using tetramethylammonium hydroxide as an etchant.
(Appendix 13)
A silicon substrate;
A metal gate electrode formed on the silicon substrate via a gate insulating film;
P-type source and drain regions opposed to each other across the channel region directly below the metal gate electrode in the silicon substrate;
Including
The gate insulating film includes a first insulating film formed on the surface of the silicon substrate and a second insulating film having a dielectric constant higher than that of the first insulating film formed on the first insulating film. And an oxide film made of aluminum oxide or titanium dioxide formed on the second insulating film, and a lanthanum oxide film formed on the oxide film,
A p-channel MOS transistor, wherein a layer containing nitrogen is interposed between the oxide film and the lanthanum oxide film.
11,21 シリコン基板
12,22,22a,22b 界面酸化膜
13,23,23a,23b high−K誘電体膜
14A,24,24b 酸化アルミニウム膜
14B,26,26a 酸化ランタン膜
21A,21B 素子領域
21CA,21CB チャネル領域
21I 素子分離領域
21PW ウェル
21a,21b,21c,21d 拡散領域
22A,22B ゲート絶縁膜
23A,23B メタルゲート電極
24A1,24A2,24B1,24B2 側壁絶縁膜
25,25b 窒化物層
27,27a,27b メタル膜
28,28a,28b ポリシリコン膜
29 層間絶縁膜
29A〜29D ビアプラグ
29a Wプラグ
29b バリア膜
M1 ハードマスク膜
11, 21 Silicon substrate 12, 22, 22a, 22b Interfacial oxide film 13, 23, 23a, 23b high-K dielectric film 14A, 24, 24b Aluminum oxide film 14B, 26, 26a Lanthanum oxide film 21A, 21B Element region 21CA , 21Cb channel region 21I isolation region 21PW well 21a, 21b, 21c, 21d diffusion regions 22A, 22B a gate insulating film 23A, 23B the metal gate electrode 24A 1, 24A 2, 24B 1 , 24B 2 sidewall insulating films 25,25b nitride Layer 27, 27a, 27b Metal film 28, 28a, 28b Polysilicon film 29 Interlayer insulating film 29A-29D Via plug 29a W plug 29b Barrier film M1 Hard mask film
Claims (7)
前記第1の素子領域において前記シリコン基板上に第1のゲート絶縁膜を介して形成された第1のメタルゲート電極と、
前記第2の素子領域において前記シリコン基板上に第2のゲート絶縁膜を介して形成された第2のメタルゲート電極と、
前記第1の素子領域において前記シリコン基板中に、前記第1のメタルゲート電極直下の第1のチャネル領域を隔てて相対向するn型の第1のソースおよびドレイン領域と、
前記第2の素子領域において前記シリコン基板中に、前記第2のメタルゲート電極直下の第2のチャネル領域を隔てて相対向するp型の第2のソースおよびドレイン領域と、
を含み、
前記第1のゲート絶縁膜は、前記シリコン基板表面に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第1の絶縁膜よりも高い誘電率を有する第2の絶縁膜と、前記第2の絶縁膜上に形成された第1の酸化ランタン膜とを含み、
前記第2のゲート絶縁膜は、前記シリコン基板表面に形成された第3の絶縁膜と、前記第3の絶縁膜上に形成された前記第3の絶縁膜よりも高い誘電率を有する第4の絶縁膜と、前記第4の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された第2の酸化ランタン膜とを含み、
前記酸化膜と前記第2の酸化ランタン膜との間には、窒素を含む層が介在することを特徴とする半導体装置。 A silicon substrate in which a first element region for an n-channel MOS transistor and a second element region for a p-channel MOS transistor are defined by an element isolation region;
A first metal gate electrode formed on the silicon substrate via a first gate insulating film in the first element region;
A second metal gate electrode formed on the silicon substrate via a second gate insulating film in the second element region;
N-type first source and drain regions opposed to each other across the first channel region directly below the first metal gate electrode in the silicon substrate in the first element region;
P-type second source and drain regions opposed to each other across the second channel region directly below the second metal gate electrode in the silicon substrate in the second element region;
Including
The first gate insulating film includes a first insulating film formed on the surface of the silicon substrate and a second dielectric constant higher than that of the first insulating film formed on the first insulating film. And a first lanthanum oxide film formed on the second insulating film,
The second gate insulating film includes a third insulating film formed on the surface of the silicon substrate and a fourth dielectric constant higher than that of the third insulating film formed on the third insulating film. An insulating film, an oxide film made of aluminum oxide or titanium dioxide formed on the fourth insulating film, and a second lanthanum oxide film formed on the oxide film,
A semiconductor device, wherein a layer containing nitrogen is interposed between the oxide film and the second lanthanum oxide film.
前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記第1の絶縁膜を覆って前記第1の絶縁膜よりも高い誘電率を有する第2の絶縁膜を形成する工程と、
前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記第2の絶縁膜を覆って酸化アルミニウムまたは二酸化チタンよりなる酸化膜を形成する工程と、
前記第2の絶縁膜の表面を、前記第1および第2の素子領域にわたり窒化して窒化物層を形成する工程と、
前記窒化物層および前記酸化膜を前記第1の素子領域から選択的に除去し、前記第1の素子領域において前記第2の絶縁膜を露出する工程と、
前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記第1の素子領域においては前記第2の絶縁膜を覆って、また前記第2の素子領域においては前記窒化物層を覆って、酸化ランタン膜を形成し、前記第1の素子領域においては前記第1の絶縁膜と前記第2の絶縁膜と前記酸化ランタン膜を積層した第1の積層構造を、また前記第2の素子領域においては前記第1の絶縁膜と前記第2の絶縁膜と前記酸化膜と前記窒化物層と前記酸化ランタン膜を積層した第2の積層構造を形成する工程と、
前記シリコン基板上に、前記第1および第2の素子領域にわたり、前記酸化ランタン膜を覆って金属または導電性金属窒化物層をメタルゲート電極層として形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a first insulating film on the silicon substrate in which the first and second element regions are defined by the element isolation region, covering the first and second element regions;
Forming a second insulating film having a dielectric constant higher than that of the first insulating film on the silicon substrate so as to cover the first insulating film over the first and second element regions;
Forming an oxide film made of aluminum oxide or titanium dioxide on the silicon substrate so as to cover the second insulating film over the first and second element regions;
Nitriding the surface of the second insulating film over the first and second element regions to form a nitride layer;
Selectively removing the nitride layer and the oxide film from the first element region and exposing the second insulating film in the first element region;
Over the silicon substrate, over the first and second element regions, the first element region covers the second insulating film, and the second element region covers the nitride layer. Then, a lanthanum oxide film is formed, and in the first element region, a first stacked structure in which the first insulating film, the second insulating film, and the lanthanum oxide film are stacked, and the second Forming a second stacked structure in which the first insulating film, the second insulating film, the oxide film, the nitride layer, and the lanthanum oxide film are stacked in the element region;
Forming a metal or conductive metal nitride layer as a metal gate electrode layer on the silicon substrate so as to cover the lanthanum oxide film over the first and second element regions;
A method for manufacturing a semiconductor device, comprising:
前記シリコン基板上にゲート絶縁膜を介して形成されたメタルゲート電極と、
前記シリコン基板中に、前記メタルゲート電極直下のチャネル領域を隔てて相対向するp型のソースおよびドレイン領域と、
を含み、
前記ゲート絶縁膜は、前記シリコン基板表面に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された前記第1の絶縁膜よりも高い誘電率を有する第2の絶縁膜と、前記第2の絶縁膜上に形成された酸化アルミニウムあるいは二酸化チタンよりなる酸化膜と、前記酸化膜上に形成された酸化ランタン膜とを含み、
前記酸化膜と前記酸化ランタン膜との間には、窒素を含む層が介在することを特徴とするpチャネルMOSトランジスタ。 A silicon substrate;
A metal gate electrode formed on the silicon substrate via a gate insulating film;
P-type source and drain regions opposed to each other across the channel region directly below the metal gate electrode in the silicon substrate;
Including
The gate insulating film includes a first insulating film formed on the surface of the silicon substrate and a second insulating film having a dielectric constant higher than that of the first insulating film formed on the first insulating film. And an oxide film made of aluminum oxide or titanium dioxide formed on the second insulating film, and a lanthanum oxide film formed on the oxide film,
A p-channel MOS transistor, wherein a layer containing nitrogen is interposed between the oxide film and the lanthanum oxide film.
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Cited By (4)
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003258242A (en) * | 2002-03-07 | 2003-09-12 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
JP2009290200A (en) * | 2008-04-22 | 2009-12-10 | Imec | Dual workfunction semiconductor device and method for fabricating the same |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003258242A (en) * | 2002-03-07 | 2003-09-12 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
JP2009290200A (en) * | 2008-04-22 | 2009-12-10 | Imec | Dual workfunction semiconductor device and method for fabricating the same |
JP2009302260A (en) * | 2008-06-12 | 2009-12-24 | Panasonic Corp | Semiconductor device and method for manufacturing the same |
JP2010272596A (en) * | 2009-05-19 | 2010-12-02 | Renesas Electronics Corp | Method of manufacturing semiconductor device |
JP2011029483A (en) * | 2009-07-28 | 2011-02-10 | Renesas Electronics Corp | Semiconductor device and method for manufacturing the same |
JP2011054843A (en) * | 2009-09-03 | 2011-03-17 | Panasonic Corp | Semiconductor device and method of manufacturing the same |
JP2011103329A (en) * | 2009-11-10 | 2011-05-26 | Panasonic Corp | Semiconductor device, and method of manufacturing the same |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2629326A2 (en) | 2012-02-14 | 2013-08-21 | Nitto Denko Corporation | Substrate transport method and substrate transport apparatus |
JP2014183125A (en) * | 2013-03-18 | 2014-09-29 | Fujitsu Ltd | Semiconductor device |
KR20210011064A (en) * | 2018-06-21 | 2021-01-29 | 어플라이드 머티어리얼스, 인코포레이티드 | Residue removal |
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