JP2011138935A

JP2011138935A - Method of manufacturing wiring board for semiconductor device

Info

Publication number: JP2011138935A
Application number: JP2009298108A
Authority: JP
Inventors: Norihiro Ashizuka; 紀尋芦塚
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 2009-12-28
Filing date: 2009-12-28
Publication date: 2011-07-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a wiring board for semiconductor device, saving expensive gold used to form a gold plating layer, unlikely to impart a disadvantage to a high-speed operation of an electrical signal, and relaxing a wiring density, thereby reducing a product price. <P>SOLUTION: In the method of manufacturing the wiring board for semiconductor device configured by forming a wiring pattern having only a wiring 3 required for a final product as a wiring pattern and providing a gold plating layer 4 on the wiring 3, a copper foil layer 14 for forming the wiring pattern is provided on a substrate 2, a photoresist 15 is applied onto the copper foil layer 14, a resist pattern 16 corresponding to the wiring pattern is formed by an exposure and development, the gold plating layer 4 is provided on the copper foil layer 14 exposed from the resist pattern 16, and the copper foil layer 14 is etched using the gold plating layer 4 as an etching resist layer, thereby forming the wiring pattern having the desired wiring 3. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体素子を搭載して半導体装置を製造するために用いられる半導体装置用配線基板の製造方法に関するものである。 The present invention relates to a method of manufacturing a wiring board for a semiconductor device used for manufacturing a semiconductor device by mounting a semiconductor element.

図１５及び図１６に、従来の半導体装置用配線基板の一例を示す。図１５は、従来の半導体装置用配線基板１の上面図であり、図１６は、図１５のVIII−VIII断面図である。 15 and 16 show an example of a conventional wiring board for a semiconductor device. FIG. 15 is a top view of a conventional wiring board 1 for a semiconductor device, and FIG. 16 is a cross-sectional view taken along the line VIII-VIII in FIG.

この半導体装置用配線基板１は、ポリイミドテープからなる基材２上に、配線パターンとして複数の配線３を形成すると共に、図示しない半導体素子等とのボンディング性を確保するために、前記配線３上に金めっき層４を設けて構成される。この金めっき層４は、前記配線３上に、直接もしくはニッケル等の下地めっきを介して設けられる。また、この金めっき層４を設けた配線３の接続パッド５と、図示しない半導体素子の電極パッドとが、電気的に接続される。６は予め基材２をエッチングや打ち抜きにより孔を形成した後に片面が銅箔によって覆われるように形成されたビアホールである。このビアホール６を臨む前記配線３上にも、金めっき層４が設けられる。ビアホール６には、前記金めっき層４を介して、半導体装置用配線基板１に半導体素子を搭載した半導体装置の外部端子となる半田ボール等が接続・搭載される。７は接着剤である。 The wiring board 1 for a semiconductor device forms a plurality of wirings 3 as wiring patterns on a base material 2 made of polyimide tape, and also ensures bonding with a semiconductor element (not shown) on the wirings 3. Is provided with a gold plating layer 4. The gold plating layer 4 is provided on the wiring 3 directly or through a base plating such as nickel. Further, the connection pad 5 of the wiring 3 provided with the gold plating layer 4 and the electrode pad of the semiconductor element (not shown) are electrically connected. Reference numeral 6 denotes a via hole formed so that one side is covered with a copper foil after a hole is formed in the base material 2 by etching or punching in advance. A gold plating layer 4 is also provided on the wiring 3 facing the via hole 6. Solder balls or the like serving as external terminals of a semiconductor device in which a semiconductor element is mounted on the wiring board 1 for a semiconductor device are connected and mounted in the via hole 6 through the gold plating layer 4. 7 is an adhesive.

この半導体装置用配線基板１の製造方法としては、一般に、接着剤７が設けられたポリイミドテープからなる基材２にエッチングや打ち抜き等により後にビアホール６となる孔を形成した後、前記接着剤７により銅箔８を貼り付けて、ビアホール６を形成する。そして、フォトレジストを用いたフォトリソグラフィ技術により前記銅箔８をエッチングして複数の配線３を有する配線パターンを形成した後、前記配線３上（ビアホール６内も含む）に電気めっきにより金めっき層４を設ける方法が採用される。この電気めっきは、銅箔８表面に短時間で大量に金めっき、もしくは、ニッケル下地めっき／金めっきを施すために、銅箔８を陰極として、この銅箔８と金イオン、ニッケルイオンを含有するめっき液との間に電位差を生じさせ、この電位差により銅箔８表面にめっき液中の金イオン、ニッケルイオンを積極的に吸着させるというものである。 As a method for manufacturing the wiring substrate 1 for a semiconductor device, generally, the base material 2 made of a polyimide tape provided with an adhesive 7 is formed with a hole to be a via hole 6 later by etching or punching, and then the adhesive 7 Then, the copper foil 8 is pasted to form the via hole 6. Then, after the copper foil 8 is etched by a photolithography technique using a photoresist to form a wiring pattern having a plurality of wirings 3, a gold plating layer is formed on the wirings 3 (including in the via holes 6) by electroplating. 4 is employed. This electroplating contains the copper foil 8, the gold ion, and the nickel ion with the copper foil 8 as a cathode in order to perform gold plating or nickel base plating / gold plating in a large amount in a short time on the surface of the copper foil 8. A potential difference is generated between the plating solution and the gold ion and nickel ion in the plating solution are positively adsorbed on the surface of the copper foil 8 by this potential difference.

上記製造方法において、複数の微細な配線３上に電気めっきにより金めっき層４を設ける場合は、配線３の数に応じた数の電気めっき用の給電線が必要であり、通常、各配線３を夫々延長して給電線９を形成すると共にこれらの給電線９の先に共通の給電線１０を形成して電気的に連結し、電気めっき用の給電線路１１を形成することが行われる。 In the above manufacturing method, when the gold plating layer 4 is provided on the plurality of fine wirings 3 by electroplating, the number of power supply lines for electroplating corresponding to the number of the wirings 3 is necessary. The power supply line 9 is formed by extending each of the power supply lines 9, and a common power supply line 10 is formed at the tip of these power supply lines 9 and electrically connected to form a power supply line 11 for electroplating.

しかしながら、そのような給電線９及び給電線１０は、めっき後は不要な配線となることから、最終製品となる段階で、図１５の切断線１２に沿って半導体装置用配線基板１の両側縁を切断することにより、除去される。図１７に、切断後の最終製品である半導体装置用配線基板１´を示す。 However, since such power supply line 9 and power supply line 10 become unnecessary wiring after plating, both side edges of the wiring board 1 for a semiconductor device are taken along the cutting line 12 in FIG. Is removed by cutting. FIG. 17 shows a semiconductor device wiring board 1 ′ that is a final product after cutting.

しかしながらまた、この図１７からも明らかなように、切断後の最終製品である半導体装置用配線基板１´においては、給電線９及び給電線１０の多くは除去されるものの、切断線１２の内側の給電線９の部分１３は残される。したがって、この部分１３に施された金めっきが無駄になるという問題がある。また、残された給電線９の部分１３が配線３の延長部分として存在することにより、半導体素子との間で電気信号を高速動作させる場合は、その部分１３において電気信号の反射が起こり、ノイズが発生する虞がある。つまり、残された給電線９の部分１３が電気信号の高速動作に不利益をもたらす虞がある。また、金めっきは給電線９及び給電線１０にも施されるが、この給電線９，１０のめっきは必要ではなく、無駄な金めっきを施すことは、コストアップを招くという問題がある。また、給電線１０はともかく給電線９は、夫々、配線３に応じて独立した給電線路をもって形成される必要があることから、配線３の密度が高いと、給電線６の密度も当然高くなる。したがって、図１５〜１７の半導体装置用配線基板を設計及び製造するにあたっては、高密度の配線を形成する必要があり、その製品価格は高くなるという問題がある。 However, as is clear from FIG. 17, in the semiconductor device wiring board 1 ′, which is the final product after cutting, although most of the power supply line 9 and the power supply line 10 are removed, the inside of the cutting line 12. The portion 13 of the feeder line 9 is left. Therefore, there is a problem that the gold plating applied to the portion 13 is wasted. In addition, since the remaining portion 13 of the feeder line 9 exists as an extension of the wiring 3, when an electric signal is operated at high speed with the semiconductor element, the electric signal is reflected at the portion 13, and noise is generated. May occur. That is, there is a possibility that the remaining portion 13 of the feed line 9 may be disadvantageous for high-speed operation of the electric signal. Further, although the gold plating is also applied to the power supply line 9 and the power supply line 10, the plating of the power supply lines 9 and 10 is not necessary, and there is a problem in that useless gold plating causes an increase in cost. Further, since the power supply line 9 must be formed with an independent power supply line corresponding to the wiring 3, aside from the power supply line 10, if the density of the wiring 3 is high, the density of the power supply line 6 naturally increases. . Therefore, in designing and manufacturing the semiconductor device wiring substrate of FIGS. 15 to 17, it is necessary to form high-density wiring, and there is a problem that the product price increases.

一方、先行技術文献である特許文献１には、半導体素子の電極パッドを有する面に接着されて用いられると共に、半導体素子の電極パッドとの電気的な接続をリードボンディングにより行うためのウィンドウホールを形成し、且つ、ウィンドウホールにかけ渡されるリードボンディング用の配線（フライングリードとも呼ばれる）を金リードにて形成して構成される半導体装置用配線基板の製造方法が記載されている。また、特許文献１には、この半導体装置用配線基板の製造方法として、絶縁フィルムの片面に銅箔層を設け、前記銅箔層上にフォトレジストを塗布し、露光・現像して配線パターンに対応するレジストパターンを形成し、前記レジストパターンから露出された前記銅箔層上に金めっき層を設け、前記金めっき層をエッチングレジスト層として前記銅箔層をエッチングすることにより所望の配線パターンを形成し、この後、ウィンドウホールに対応する部分の絶縁フィルムを除去してウィンドウホールを形成し、前記ウィンドウホールから露出された前記銅箔層を前記絶縁フィルムと前記金めっき層をエッチングマスクとしてエッチング除去することにより、ウィンドウホールにかけ渡されるリードボンディング用の配線を金リードにて形成する方法が記載されている。なお、ウィンドウホールにかけ渡されるリードボンディング用の配線、すなわち、金リードは、特許文献１の図６からも明らかなように、パンチ等の工具を押し下げることによってその途中で切断されると共にその切断端部の一方側の金リードが押し曲げられて半導体素子の電極パッドと電気的に接続される。 On the other hand, in Patent Document 1, which is a prior art document, a window hole is used that is bonded to a surface of an electrode pad of a semiconductor element and is electrically connected to the electrode pad of the semiconductor element by lead bonding. A method of manufacturing a wiring board for a semiconductor device, which is formed and formed by forming a lead bonding wiring (also called a flying lead) over a window hole with a gold lead, is described. In addition, in Patent Document 1, as a method for manufacturing a wiring board for a semiconductor device, a copper foil layer is provided on one side of an insulating film, a photoresist is applied on the copper foil layer, and exposed and developed to form a wiring pattern. A corresponding resist pattern is formed, a gold plating layer is provided on the copper foil layer exposed from the resist pattern, and a desired wiring pattern is formed by etching the copper foil layer using the gold plating layer as an etching resist layer. After that, the insulating film corresponding to the window hole is removed to form the window hole, and the copper foil layer exposed from the window hole is etched using the insulating film and the gold plating layer as an etching mask. By removing, the lead bonding wiring that spans the window hole is formed with gold leads. The method has been described. Note that, as is clear from FIG. 6 of Patent Document 1, the lead bonding wiring spanned over the window hole is cut in the middle thereof by pushing down a tool such as a punch and the cut end thereof. The gold lead on one side of the part is pushed and bent to be electrically connected to the electrode pad of the semiconductor element.

特開平１１−２６０８６７号公報JP-A-11-260867

前記したように、図１５〜１７の従来の半導体装置用配線基板の製造方法によれば、銅箔８をエッチングして複数の配線３を有する配線パターンを形成した後、前記配線３上に電気めっきにより金めっき層４を設けることから、電気めっきにより金めっき層４を設ける場合は、配線の数に応じた数の給電線が必要であり、通常、各配線３を夫々延長して給電線９を形成すると共にこれらの給電線９の先に共通の給電線１０を形成して電気的に連結し、電気めっき用の給電線路を形成することが行われる。しかしながら、そのような給電線９及び給電線１０は、めっき後は不要な配線となることから、最終製品となる段階で、図１５の切断線１２に沿って半導体装置用配線基板１の両側縁を切断することにより、除去される。しかしながらまた、その切断により給電線９及び給電線１０の多くは除去されるものの、切断線１２の内側の給電線９の部分１３は残される。したがって、この部分１３に施された金めっきが無駄になるという問題がある。また、残された給電線９の部分１３が配線３の延長部分として存在することにより、半導体素子との間で電気信号を高速動作させる場合は、その部分１３において電気信号の反射が起こり、ノイズが発生する虞がある。つまり、残された給電線９の部分１３が電気信号の高速動作に不利益をもたらす虞がある。また、金めっきは給電線９及び給電線１０にも施されるが、この給電線９，１０のめっきは必要ではなく、無駄な金めっきを施すことは、コストアップを招くという問題がある。また、給電線１０はともかく給電線９は、夫々、配線３に応じて独立した給電線路をもって形成される必要があることから、配線３の密度が高いと、給電線９の密度も当然高くなる。したがって、図１５〜１７の半導体装置用配線基板を設計及び製造するにあたっては、高密度の配線を形成する必要があり、その製品価格は高くなるという問題がある。 As described above, according to the conventional method for manufacturing a wiring board for a semiconductor device of FIGS. 15 to 17, after the copper foil 8 is etched to form a wiring pattern having a plurality of wirings 3, Since the gold plating layer 4 is provided by plating, when the gold plating layer 4 is provided by electroplating, the number of power supply lines corresponding to the number of wirings is necessary. Usually, each wiring 3 is extended to supply power lines. 9 is formed, and a common feed line 10 is formed at the tip of these feed lines 9 and electrically connected to form a feed line for electroplating. However, since such power supply line 9 and power supply line 10 become unnecessary wiring after plating, both side edges of the wiring board 1 for a semiconductor device are taken along the cutting line 12 in FIG. Is removed by cutting. However, although most of the feeder line 9 and the feeder line 10 are removed by the cutting, the portion 13 of the feeder line 9 inside the cutting line 12 remains. Therefore, there is a problem that the gold plating applied to the portion 13 is wasted. In addition, since the remaining portion 13 of the feeder line 9 exists as an extension of the wiring 3, when an electric signal is operated at high speed with the semiconductor element, the electric signal is reflected at the portion 13, and noise is generated. May occur. That is, there is a possibility that the remaining portion 13 of the feed line 9 may be disadvantageous for high-speed operation of the electric signal. Further, although the gold plating is also applied to the power supply line 9 and the power supply line 10, the plating of the power supply lines 9 and 10 is not necessary, and there is a problem in that useless gold plating causes an increase in cost. Further, since the power supply line 9 must be formed with an independent power supply line according to the wiring 3, regardless of the power supply line 10, when the density of the wiring 3 is high, the density of the power supply line 9 naturally increases. . Therefore, in designing and manufacturing the semiconductor device wiring substrate of FIGS. 15 to 17, it is necessary to form high-density wiring, and there is a problem that the product price increases.

これに対し、特許文献１には、前記したように、半導体素子の電極パッドを有する面に接着されて用いられると共に、半導体素子の電極パッドとの電気的な接続をリードボンディングにより行うためのウィンドウホールを形成し、且つ、ウィンドウホールにかけ渡されるリードボンディング用の配線（フライングリードとも呼ばれる）を金リードにて形成して構成される半導体装置用配線基板の製造方法が記載されている。また、特許文献１には、この半導体装置用配線基板の製造方法として、絶縁フィルムの片面に銅箔層を設け、前記銅箔層上にフォトレジストを塗布し、露光・現像して配線パターンに対応するレジストパターンを形成し、前記レジストパターンから露出された前記銅箔層上に金めっき層を設け、前記金めっき層をエッチングレジスト層として前記銅箔層をエッチングすることにより所望の配線パターンを形成し、この後、ウィンドウホールに対応する部分の絶縁フィルムを除去してウィンドウホールを形成し、前記ウィンドウホールから露出された前記銅箔層を前記絶縁フィルムと前記金めっき層をエッチングマスクとしてエッチング除去することにより、ウィンドウホールにかけ渡されるリードボンディング用の配線を金リードにて形成する方法が記載されている。しかしながら、この特許文献１に記載の方法は、配線パターンとして最終製品に必要な配線のみを有する配線パターンを形成するものではない。このことは、特許文献１の図２からも明らかである。すなわち、特許文献１の図２には、ウィンドウホールを利用して、図示しない半導体素子とのリードボンディングを行った後は不要な配線となる切断端部の他方側の金リードや給電線とみられるバスフレームも配線パターンとして形成されている。このことから、特許文献１に記載の方法は、配線パターンとして最終製品に必要な配線のみを有する配線パターンを形成するものでないことは明らかである。特許文献１に記載の方法において、金めっき層をエッチングレジスト層として銅箔層をエッチングすることにより所望の配線を有する配線パターンを形成するのは、ウィンドウホールにかけ渡されるリードボンディング用の配線を金リードにて形成するために必要であるからである。 On the other hand, in Patent Document 1, as described above, a window is used that is bonded to a surface of an electrode pad of a semiconductor element and is electrically connected to the electrode pad of the semiconductor element by lead bonding. A method of manufacturing a wiring board for a semiconductor device is described in which a hole is formed and a wiring for lead bonding (also referred to as a flying lead) extending over a window hole is formed by a gold lead. In addition, in Patent Document 1, as a method for manufacturing a wiring board for a semiconductor device, a copper foil layer is provided on one side of an insulating film, a photoresist is applied on the copper foil layer, and exposed and developed to form a wiring pattern. A corresponding resist pattern is formed, a gold plating layer is provided on the copper foil layer exposed from the resist pattern, and a desired wiring pattern is formed by etching the copper foil layer using the gold plating layer as an etching resist layer. After that, the insulating film corresponding to the window hole is removed to form the window hole, and the copper foil layer exposed from the window hole is etched using the insulating film and the gold plating layer as an etching mask. By removing, the lead bonding wiring that spans the window hole is formed with gold leads. The method has been described. However, the method described in Patent Document 1 does not form a wiring pattern having only wiring necessary for the final product as a wiring pattern. This is also apparent from FIG. That is, in FIG. 2 of Patent Document 1, it can be seen as a gold lead or a power supply line on the other side of the cut end portion which becomes an unnecessary wiring after lead bonding with a semiconductor element (not shown) using a window hole. The bus frame is also formed as a wiring pattern. From this, it is clear that the method described in Patent Document 1 does not form a wiring pattern having only wiring necessary for the final product as a wiring pattern. In the method described in Patent Document 1, a wiring pattern having a desired wiring is formed by etching a copper foil layer using a gold plating layer as an etching resist layer. This is because it is necessary for forming with leads.

したがって、本発明の目的は、金めっき層の形成に用いられる高価な金を節約することができると共に、電気信号の高速動作に不利益をもたらす虞がなく、且つ、配線密度を緩和してその製品価格を低く抑えることができる半導体装置用配線基板の製造方法を提供することにある。 Therefore, an object of the present invention is to save expensive gold used for forming a gold plating layer, and to avoid a disadvantage in high-speed operation of an electric signal, and to reduce the wiring density. An object of the present invention is to provide a method of manufacturing a wiring board for a semiconductor device that can keep the product price low.

上記目的を達成するために請求項１の発明は、配線パターンとして最終製品に必要な配線のみを有する配線パターンを形成すると共に前記配線上に金めっき層を設けて構成される半導体装置用配線基板の製造方法であって、基材上に配線パターン形成用の銅箔層を設け、前記銅箔層上にフォトレジストを塗布し、露光・現像して配線パターンに対応するレジストパターンを形成し、前記レジストパターンから露出された前記銅箔層上に金めっき層を設け、前記金めっき層をエッチングレジスト層として前記銅箔層をエッチングすることにより所望の配線を有する配線パターンを形成することを特徴とする半導体装置用配線基板の製造方法を提供する。 In order to achieve the above object, the invention according to claim 1 is a wiring board for a semiconductor device which is formed by forming a wiring pattern having only wiring necessary for a final product as a wiring pattern and providing a gold plating layer on the wiring. A copper foil layer for forming a wiring pattern on a substrate, applying a photoresist on the copper foil layer, exposing and developing to form a resist pattern corresponding to the wiring pattern, A wiring pattern having a desired wiring is formed by providing a gold plating layer on the copper foil layer exposed from the resist pattern, and etching the copper foil layer using the gold plating layer as an etching resist layer. A method for manufacturing a wiring board for a semiconductor device is provided.

この半導体装置用配線基板の製造方法によれば、上記構成の採用により、配線パターンとして最終製品に必要な配線のみを有する配線パターンを形成すると共に前記配線上に金めっき層を設けることができることから、金めっき層の形成に用いられる高価な金を節約することができると共に、不要な配線が存在しないために電気信号の高速動作に不利益をもたらす虞がなく、且つ、配線密度を緩和してその製品価格を低く抑えることができる。 According to this method of manufacturing a wiring board for a semiconductor device, by adopting the above configuration, it is possible to form a wiring pattern having only wiring necessary for the final product as a wiring pattern and to provide a gold plating layer on the wiring. In addition to saving expensive gold used to form the gold plating layer, there is no possibility of detrimental to high-speed operation of electrical signals because there is no unnecessary wiring, and the wiring density is reduced. The product price can be kept low.

請求項２の発明は、電気めっきにより、前記金めっき層を設けることを特徴とする請求項１に記載の半導体装置用配線基板の製造方法を提供する。 According to a second aspect of the present invention, there is provided the method of manufacturing a wiring board for a semiconductor device according to the first aspect, wherein the gold plating layer is provided by electroplating.

この半導体装置用配線基板の製造方法によれば、上記効果に加えて、上記構成の採用により、めっき厚等の調整やめっき液の管理が容易な電気めっきにより金めっき層を安定して設けることができる。 According to this method of manufacturing a wiring board for a semiconductor device, in addition to the above effects, by adopting the above configuration, a gold plating layer can be stably provided by electroplating with easy adjustment of the plating thickness and the management of the plating solution. Can do.

請求項３の発明は、前記配線の上面にのみ前記金めっき層を設け、前記配線の側面には前記金めっき層を設けないことを特徴とする請求項１又は２に記載の半導体装置用配線基板の製造方法を提供する。 3. The semiconductor device wiring according to claim 1, wherein the gold plating layer is provided only on an upper surface of the wiring, and the gold plating layer is not provided on a side surface of the wiring. A method for manufacturing a substrate is provided.

この半導体装置用配線基板の製造方法によれば、上記効果に加えて、上記構成の採用により、配線の電気的接続に必要な上面にのみ金めっき層を設け、配線の側面には金めっき層を設けないことにより金めっき層の形成に用いられる高価な金をより一層節約することができる。 According to this method of manufacturing a wiring board for a semiconductor device, in addition to the above effects, the adoption of the above configuration provides a gold plating layer only on the upper surface necessary for electrical connection of the wiring, and a gold plating layer on the side surface of the wiring. By not providing, the expensive gold used for forming the gold plating layer can be further saved.

請求項４の発明は、デバイスホールを有すると共に前記デバイスホールを臨む前記配線を有する前記半導体装置用配線基板の製造方法であって、前記デバイスホールに面する側の前記銅箔層上に絶縁樹脂を塗布してから、前記レジストパターンから露出された前記銅箔層上に前記金めっき層を設けることを特徴とする請求項１〜３の何れかに記載の半導体装置用配線基板の製造方法を提供する。 Invention of Claim 4 is a manufacturing method of the said wiring board for semiconductor devices which has the said wiring which has the device hole and faces the said device hole, Comprising: Insulating resin on the said copper foil layer of the side facing the said device hole 4. The method for manufacturing a wiring board for a semiconductor device according to claim 1, wherein the gold plating layer is provided on the copper foil layer exposed from the resist pattern after the coating is applied. provide.

この半導体装置用配線基板の製造方法によれば、上記効果に加えて、上記構成の採用により、デバイスホールを臨む配線上の電気的接続に必要な面にのみ金めっき層を設けることができることから、金めっき層の形成に用いられる高価な金をより一層節約することができる。 According to this method of manufacturing a wiring board for a semiconductor device, in addition to the above effects, the adoption of the above configuration makes it possible to provide a gold plating layer only on the surface necessary for electrical connection on the wiring facing the device hole. Further, the expensive gold used for forming the gold plating layer can be further saved.

請求項５の発明は、配線パターンとして最終製品に必要な配線のみを有する配線パターンを形成すると共に前記配線上に金めっき層を設けて構成される半導体装置用配線基板の製造方法であって、基材上に配線パターン形成用の銅箔層を設け、前記銅箔層上の金めっき層を設ける部分以外の部分を絶縁樹脂で塗布してから、前記銅箔層上に前記金めっき層を設け、前記絶縁樹脂を除去し、前記金めっき層をエッチングレジスト層として前記銅箔層をエッチングすることにより所望の配線を有する配線パターンを形成することを特徴とする半導体装置用配線基板の製造方法を提供する。 The invention of claim 5 is a method for manufacturing a wiring board for a semiconductor device, wherein a wiring pattern having only wiring necessary for a final product is formed as a wiring pattern and a gold plating layer is provided on the wiring. A copper foil layer for forming a wiring pattern is provided on a substrate, and a portion other than a portion where a gold plating layer is provided on the copper foil layer is coated with an insulating resin, and then the gold plating layer is formed on the copper foil layer. A method of manufacturing a wiring substrate for a semiconductor device, comprising: forming a wiring pattern having a desired wiring by removing the insulating resin and etching the copper foil layer using the gold plating layer as an etching resist layer I will provide a.

請求項６の発明は、電気めっきにより、前記金めっき層を設けることを特徴とする請求項５に記載の半導体装置用配線基板の製造方法を提供する。 The invention according to claim 6 provides the method of manufacturing a wiring substrate for a semiconductor device according to claim 5, wherein the gold plating layer is provided by electroplating.

請求項７の発明は、前記配線の上面にのみ前記金めっき層を設け、前記配線の側面には前記金めっき層を設けないことを特徴とする請求項５又は６に記載の半導体装置用配線基板の製造方法を提供する。 7. The wiring for a semiconductor device according to claim 5, wherein the gold plating layer is provided only on an upper surface of the wiring, and the gold plating layer is not provided on a side surface of the wiring. A method for manufacturing a substrate is provided.

請求項８の発明は、デバイスホールを有すると共に前記デバイスホールを臨む前記配線を有する前記半導体装置用配線基板の製造方法であって、前記デバイスホールに面する側の前記銅箔層上に絶縁樹脂を塗布してから、前記金めっき層及び前記絶縁樹脂をエッチングレジスト層として前記銅箔層をエッチングすることにより所望の配線を有する配線パターンを形成することを特徴とする請求項５〜７の何れかに記載の半導体装置用配線基板の製造方法を提供する。 The invention of claim 8 is a method for manufacturing a wiring board for a semiconductor device having a device hole and the wiring facing the device hole, wherein the insulating resin is formed on the copper foil layer on the side facing the device hole. The wiring pattern having desired wiring is formed by etching the copper foil layer using the gold plating layer and the insulating resin as an etching resist layer. The manufacturing method of the wiring board for semiconductor devices as described above is provided.

本発明の半導体装置用配線基板の製造方法によれば、金めっき層の形成に用いられる高価な金を節約することができると共に、電気信号の高速動作に不利益をもたらす虞がなく、且つ、配線密度を緩和してその製品価格を低く抑えることができる。 According to the method for manufacturing a wiring board for a semiconductor device of the present invention, it is possible to save expensive gold used for forming a gold plating layer, and there is no possibility of causing a disadvantage in high-speed operation of an electrical signal, and The product density can be kept low by reducing the wiring density.

本発明の一実施の形態に係る半導体装置用配線基板の上面図である。It is a top view of the wiring board for semiconductor devices which concerns on one embodiment of this invention. 図１のＩ−Ｉ断面図である。It is II sectional drawing of FIG. 本発明の一実施の形態に係る半導体装置用配線基板の製造方法の説明図であって、基材上に銅箔層を設けた積層材料にフォトレジストを塗布し、露光・現像して配線パターンに対応するレジストパターンを形成した状態を示す上面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is explanatory drawing of the manufacturing method of the wiring board for semiconductor devices which concerns on one embodiment of this invention, Comprising: A photoresist is apply | coated to the laminated material which provided the copper foil layer on the base material, exposure / development, and a wiring pattern It is a top view which shows the state in which the resist pattern corresponding to is formed. 本発明の一実施の形態に係る半導体装置用配線基板の製造方法の説明図であり、（ａ）は図３のII−II断面図であって、所望とする配線パターンに対応するレジストパターンを形成した状態を示す断面図、（ｂ）はレジストパターンから露出された銅箔層上に金めっき層を設けた状態を示す同位置の断面図、（ｃ）は金めっき層を設けた後、レジストパターンを形成しているフォトレジストを剥離した状態を示す同位置の断面図、（ｄ）は金めっき層をエッチングレジスト層として銅箔層をエッチングすることにより所望の配線を有する配線パターンを形成した状態を示す同位置の断面図である。It is explanatory drawing of the manufacturing method of the wiring board for semiconductor devices which concerns on one embodiment of this invention, (a) is II-II sectional drawing of FIG. 3, Comprising: The resist pattern corresponding to the desired wiring pattern is shown. Sectional drawing which shows the formed state, (b) is a sectional view of the same position showing a state where a gold plating layer is provided on the copper foil layer exposed from the resist pattern, (c) after providing the gold plating layer, Sectional drawing of the same position which shows the state which peeled the photoresist which has formed the resist pattern, (d) forms the wiring pattern which has a desired wiring by etching a copper foil layer by making a gold plating layer into an etching resist layer It is sectional drawing of the same position which shows the state which carried out. 本発明の他の実施の形態に係る半導体装置用配線基板の製造方法の説明図であって、基材上に銅箔層を設けた積層材料の銅箔層上に絶縁材料を用いてその必要な部分に金めっき層を設けた状態を示す上面図である。It is explanatory drawing of the manufacturing method of the wiring board for semiconductor devices which concerns on other embodiment of this invention, Comprising: It is the necessity using the insulating material on the copper foil layer of the laminated material which provided the copper foil layer on the base material It is a top view which shows the state which provided the gold plating layer in the part. 図５のIII−III断面図である。It is III-III sectional drawing of FIG. 本発明の他の実施の形態に係る半導体装置用配線基板の製造方法の説明図であって、金めっき層を設けた後、金めっき層をエッチングレジスト層としてフォトリソグラフィ技術により銅箔層をエッチングして、所望の配線を有する配線パターンを形成した状態を示す上面図である。It is explanatory drawing of the manufacturing method of the wiring board for semiconductor devices which concerns on other embodiment of this invention, Comprising: After providing a gold plating layer, a copper foil layer is etched by the photolithography technique by using a gold plating layer as an etching resist layer It is a top view showing a state in which a wiring pattern having a desired wiring is formed. 図７のIV−IV断面図である。It is IV-IV sectional drawing of FIG. 本発明の更に他の実施の形態に係るデバイスホールを有する半導体装置用配線基板の上面図である。It is a top view of the wiring board for semiconductor devices which has a device hole concerning other embodiments of the present invention. 図９のＶ−Ｖ断面図である。It is VV sectional drawing of FIG. 従来のデバイスホールを有する半導体装置用配線基板の製造方法の一状態を示す上面図である。It is a top view which shows one state of the manufacturing method of the conventional wiring board for semiconductor devices which has a device hole. 図１１のVI−VI断面図である。It is VI-VI sectional drawing of FIG. 従来のデバイスホールを有する半導体装置用配線基板の製造方法において、デバイスホール内の配線（フライングリード）の電気めっき用の給電線部分を打ち抜き金型で打ち抜いた状態を示す上面図である。In the manufacturing method of the wiring board for semiconductor devices which has the conventional device hole, it is a top view which shows the state which punched the electric power feeding line part for electroplating of the wiring (flying lead) in a device hole with the punching die. 図１３のVII−VII断面図である。It is VII-VII sectional drawing of FIG. 従来の半導体装置用配線基板の上面図である。It is a top view of the conventional wiring board for semiconductor devices. 図１５のVIII−VIII断面図である。It is VIII-VIII sectional drawing of FIG. 図１５の切断線に沿って半導体装置用配線基板の側縁を切断した後の状態を示す上面図である。FIG. 16 is a top view showing a state after cutting a side edge of the semiconductor device wiring board along the cutting line of FIG. 15.

以下、図１〜１０に基づいて本発明の好適な実施の形態を説明するが、本発明はこれらの実施の形態の限定されるものでないことは言うまでもない。なお、ここでは従来例と同一の称呼を持つ部材及び部品については、同一の符号を付して、説明することとする。 Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 1 to 10, but it goes without saying that the present invention is not limited to these embodiments. Here, members and parts having the same names as in the conventional example will be described with the same reference numerals.

前記したように、図１は本発明の一実施の形態に係る半導体装置用配線基板の上面図、図２は図１のＩ−Ｉ断面図である。 As described above, FIG. 1 is a top view of a wiring board for a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the line II of FIG.

図１の半導体装置用配線基板１は、ポリイミドテープからなる基材２上に、配線パターンとして最終製品に必要な複数の微細な配線３のみを有する配線パターンを形成すると共に、図示しない半導体素子等とのボンディング性を確保するために、前記配線３上に電気めっきにより金めっき層４を設けて構成される。従来のような基材２の外側に延びる電気めっき用の給電線は設けない。前記金めっき層４は、前記配線３上に、直接もしくはニッケル等の下地めっきを介して設けられる。また、前記金めっき層４を設けた配線３の接続パッド５と、図示しない半導体素子の電極パッドとは、金線等のボンディングワイヤにより電気的に接続される。６は予め基材２をエッチングもしくは打ち抜いて形成されたビアホールである。このビアホール６を臨む前記配線３上にも、電気めっきにより金めっき層４が設けられる。ビアホール６には、前記金めっき層４を介して、半導体素子を搭載した半導体装置の外部端子となる半田ボール等が接続・搭載される。７は接着剤である。 1 forms a wiring pattern having only a plurality of fine wirings 3 necessary for a final product as a wiring pattern on a base material 2 made of polyimide tape, and includes a semiconductor element (not shown). In order to secure the bonding property, a gold plating layer 4 is provided on the wiring 3 by electroplating. A feeding line for electroplating that extends outside the substrate 2 as in the prior art is not provided. The gold plating layer 4 is provided on the wiring 3 directly or through a base plating such as nickel. The connection pad 5 of the wiring 3 provided with the gold plating layer 4 and the electrode pad of the semiconductor element (not shown) are electrically connected by a bonding wire such as a gold wire. Reference numeral 6 denotes a via hole formed by etching or punching the base material 2 in advance. A gold plating layer 4 is also provided by electroplating on the wiring 3 facing the via hole 6. A solder ball or the like serving as an external terminal of a semiconductor device on which a semiconductor element is mounted is connected and mounted on the via hole 6 through the gold plating layer 4. 7 is an adhesive.

次に、図３及び図４に基づいて半導体装置用配線基板１の製造方法を説明すると、まず、接着剤７付きの基材２に打ち抜きにより開口部を形成し、基材２の接着剤７側に銅箔８を貼り付けて、ビアホール６を形成した後、前記銅箔層１４上にフォトレジスト１５を塗布し、露光・現像して配線パターンに対応するレジストパターン１６を形成する（図３及び図４（ａ）参照）。次いで、前記レジストパターン１６から露出された前記銅箔層１４上に電気めっきにより金めっき層４を設ける（図４（ｂ）参照）。前記金めっき層４を設けた後、前記レジストパターン１６を形成しているフォトレジスト１５を剥離し（図４（ｃ）参照）、前記金めっき層４をエッチングレジスト層として前記銅箔層１４をエッチングすることにより所望の配線３を有する配線パターンを形成する（図４（ｄ）参照）。このエッチングでは、金めっき層４を設けていない部分の銅箔層１４のみが酸性のエッチング液により溶解除去され、前記エッチング液により溶解されない金めっき層４と、この金めっき層４によって覆われた銅箔層１４のみが残ることになる。このようにして、図１及び図２の半導体装置用配線基板１を製造する。なお、この実施の形態においては、ビアホール６を臨む配線３上にも金めっき層４を設けたが、ビアホール６を臨む配線３上に金めっき層４を設ける必要がない場合は、ここに裏止め用の絶縁樹脂を塗布してから、上記、金めっき層４を設ける工程（図４（ｂ）参照）を行うとよい。また、この実施の形態の、金めっき後のエッチングによる配線パターンの形成方法では、配線３の上面にのみ金めっき層４が設けられ、配線３の側面には金めっき層４が設けられないこととなる。このように配線３上面にのみ金めっき層４を設け、配線３の側面には金めっき層４を設けないことにより金めっき層の形成に用いられる高価な金をより一層節約することができる。 Next, a manufacturing method of the semiconductor device wiring board 1 will be described with reference to FIGS. 3 and 4. First, an opening is formed in the base material 2 with the adhesive 7 by punching, and the adhesive 7 of the base material 2 is formed. After the copper foil 8 is pasted on the side and the via hole 6 is formed, a photoresist 15 is applied on the copper foil layer 14, exposed and developed to form a resist pattern 16 corresponding to the wiring pattern (FIG. 3). And FIG. 4 (a)). Next, a gold plating layer 4 is provided by electroplating on the copper foil layer 14 exposed from the resist pattern 16 (see FIG. 4B). After providing the gold plating layer 4, the photoresist 15 forming the resist pattern 16 is peeled off (see FIG. 4C), and the copper foil layer 14 is formed using the gold plating layer 4 as an etching resist layer. By etching, a wiring pattern having a desired wiring 3 is formed (see FIG. 4D). In this etching, only the copper foil layer 14 where the gold plating layer 4 is not provided is dissolved and removed by an acidic etching solution, and the gold plating layer 4 that is not dissolved by the etching solution and the gold plating layer 4 are covered. Only the copper foil layer 14 remains. In this way, the wiring board 1 for a semiconductor device shown in FIGS. 1 and 2 is manufactured. In this embodiment, the gold plating layer 4 is also provided on the wiring 3 that faces the via hole 6. However, if it is not necessary to provide the gold plating layer 4 on the wiring 3 that faces the via hole 6, the back side is provided here. After applying the insulating resin for stopping, the step of providing the gold plating layer 4 (see FIG. 4B) may be performed. In the method of forming a wiring pattern by etching after gold plating according to this embodiment, the gold plating layer 4 is provided only on the upper surface of the wiring 3, and the gold plating layer 4 is not provided on the side surface of the wiring 3. It becomes. Thus, by providing the gold plating layer 4 only on the upper surface of the wiring 3 and not providing the gold plating layer 4 on the side surface of the wiring 3, it is possible to further save expensive gold used for forming the gold plating layer.

また、図５〜８は本発明の他の実施の形態に係る半導体装置用配線基板の製造方法の説明図であって、図５は基材上に銅箔層を設けた積層材料の銅箔層上に絶縁材料を用いてその必要な部分に金めっき層を設けた状態を示す上面図、図６は図５のIII−III断面図である。図７は（前記により）金めっき層を設けた後、前記金めっき層をエッチングレジスト層としてフォトリソグラフィ技術により銅箔層をエッチングして、所望の配線を有する配線パターンを形成した状態を示す上面図、図８は図７のIV−IV断面図である。この実施の形態においても、最終的な配線パターンの形状は、図１と同じである。 5 to 8 are explanatory views of a method of manufacturing a wiring board for a semiconductor device according to another embodiment of the present invention. FIG. 5 is a copper foil of a laminated material in which a copper foil layer is provided on a base material. FIG. 6 is a cross-sectional view taken along the line III-III of FIG. 5, showing a state in which an insulating material is used on the layer and a gold plating layer is provided on a necessary portion thereof. FIG. 7 is a top view showing a state in which after a gold plating layer is provided (as described above), a copper foil layer is etched by photolithography using the gold plating layer as an etching resist layer to form a wiring pattern having a desired wiring. 8 and 8 are sectional views taken along line IV-IV in FIG. Also in this embodiment, the shape of the final wiring pattern is the same as in FIG.

まず、この実施の形態の図５及び図６においては、基材２上に銅箔層１４を設けた積層材料の銅箔層１４上の必要な部分に金めっき層４を設けるにあたり、銅箔層１４上に、図示しない絶縁材料を塗布して金めっき層４パターンに対応する絶縁パターンを形成し、絶縁パターンから露出された銅箔層１４上に電気めっきにより金めっき層４を設ける。なお、ビアホール６を臨む配線上に金めっき層を設ける必要がないこの実施の形態の場合は、前記により金めっき層４を設ける前に、予め、ビアホール６を臨む銅箔層１４上に金めっきが施されないように裏止め用の絶縁樹脂１７を塗布しておく。この図５及び図６は、前記により金めっき層４を設けた後、絶縁パターンを形成している絶縁材料を除去した状態を示す。 First, in FIG. 5 and FIG. 6 of this embodiment, when the gold plating layer 4 is provided on a necessary portion on the copper foil layer 14 of the laminated material in which the copper foil layer 14 is provided on the base material 2, the copper foil An insulating material (not shown) is applied on the layer 14 to form an insulating pattern corresponding to the gold plating layer 4 pattern, and the gold plating layer 4 is provided on the copper foil layer 14 exposed from the insulating pattern by electroplating. In the case of this embodiment in which it is not necessary to provide a gold plating layer on the wiring that faces the via hole 6, before the gold plating layer 4 is provided as described above, the gold plating is previously formed on the copper foil layer 14 that faces the via hole 6. Insulating resin 17 for backing is applied so as not to be applied. 5 and 6 show a state in which the insulating material forming the insulating pattern is removed after the gold plating layer 4 is provided as described above.

次いで、この実施の形態の図７及び図８においては、前記により金めっき層４を設けた後、フォトレジストを用いたフォトリソグラフィ技術により、金めっき層４をエッチングレジスト層として、金めっき層４を含む銅箔層１４をエッチングして、最終製品に必要な配線３のみを有する配線パターンを形成する。これにより、必要な配線３の必要な部分にのみ金めっき層４を設けた配線パターンを形成した半導体装置用配線基板１を製造する。なお、この実施の形態においても、金めっき後のエッチングによる配線パターンの形成方法であることから、配線３の上面にのみ金めっき層４が設けられ、配線３の側面には金めっき層４が設けられないこととなる。このように配線３上面にのみ金めっき層４を設け、配線３の側面には金めっき層４を設けないことにより金めっき層の形成に用いられる高価な金をより一層節約することができる。 Next, in FIGS. 7 and 8 of this embodiment, after the gold plating layer 4 is provided as described above, the gold plating layer 4 is used as an etching resist layer by a photolithography technique using a photoresist. The copper foil layer 14 containing is etched to form a wiring pattern having only the wiring 3 necessary for the final product. Thereby, the wiring board 1 for a semiconductor device in which a wiring pattern in which the gold plating layer 4 is provided only on a necessary portion of the necessary wiring 3 is formed is manufactured. In this embodiment as well, since the wiring pattern is formed by etching after gold plating, the gold plating layer 4 is provided only on the upper surface of the wiring 3, and the gold plating layer 4 is provided on the side surface of the wiring 3. It will not be provided. Thus, by providing the gold plating layer 4 only on the upper surface of the wiring 3 and not providing the gold plating layer 4 on the side surface of the wiring 3, it is possible to further save expensive gold used for forming the gold plating layer.

また、図９は本発明の更に他の実施の形態に係るデバイスホールを有する半導体装置用配線基板の上面図であり、図１０は図９のＶ−Ｖ断面図である。 9 is a top view of a wiring board for a semiconductor device having a device hole according to still another embodiment of the present invention, and FIG. 10 is a cross-sectional view taken along line VV of FIG.

図９及び図１０の半導体装置用配線基板１は、図示しない半導体素子を位置させるためのデバイスホール１８を有すると共に前記デバイスホール１８を臨むフライングリードと呼ばれる配線３を有して構成される。それ以外の基本的な構成は、図１の半導体装置用配線基板１と同じである。 9 and 10 includes a device hole 18 for positioning a semiconductor element (not shown) and a wiring 3 called a flying lead that faces the device hole 18. The other basic configuration is the same as that of the semiconductor device wiring board 1 of FIG.

図９及び図１０の半導体装置用配線基板１の製造方法としては、デバイスホール１８に関連した点を除くと、図３及び図４の製造方法と基本的に同じである。すなわち、基材２上に接着剤７により銅箔を貼り付けて配線パターン形成用の銅箔層１４を設けた後、前記銅箔層１４上にフォトレジストを塗布し、露光・現像して配線パターンに対応するレジストパターンを形成し、前記レジストパターンから露出された前記銅箔層１４上に電気めっきにより金めっき層４を設け、前記金めっき層４をエッチングレジスト層として前記銅箔層１４をエッチングすることにより所望の配線３を有する配線パターンを形成する。ここで、本実施の形態においては、前記により金めっき層４を設けるにあたり、前記デバイスホール１８に面する側の前記銅箔層１４上に、（金めっき後、除去されることによって）図示されない絶縁樹脂を塗布してから、前記レジストパターンから露出された前記銅箔層１４上に金めっき層４を設ける。つまり、デバイスホール１８を臨む配線３の片面（半導体素子との電気的接続に必要な面）にのみ金めっき層４を設ける。これにより、デバイスホールを有すると共に前記配線３の必要な面にのみ金めっき層４を設けた配線パターンを形成した半導体装置用配線基板１を製造する。なお、この実施の形態においても、金めっき後のエッチングによる配線パターンの形成方法であることから、配線３の上面にのみ金めっき層４が設けられ、配線３の側面には金めっき層４が設けられないこととなる。このように配線３上面にのみ金めっき層４を設け、配線３の側面には金めっき層４を設けないことにより金めっき層の形成に用いられる高価な金をより一層節約することができる。 The manufacturing method of the semiconductor device wiring substrate 1 of FIGS. 9 and 10 is basically the same as the manufacturing method of FIGS. 3 and 4 except for the points related to the device holes 18. That is, after a copper foil is pasted on the base material 2 with an adhesive 7 to provide a copper foil layer 14 for forming a wiring pattern, a photoresist is applied on the copper foil layer 14, exposed and developed to form a wiring. A resist pattern corresponding to the pattern is formed, a gold plating layer 4 is provided by electroplating on the copper foil layer 14 exposed from the resist pattern, and the copper foil layer 14 is formed using the gold plating layer 4 as an etching resist layer. A wiring pattern having a desired wiring 3 is formed by etching. Here, in the present embodiment, when the gold plating layer 4 is provided as described above, it is not shown on the copper foil layer 14 on the side facing the device hole 18 (by being removed after gold plating). After applying the insulating resin, the gold plating layer 4 is provided on the copper foil layer 14 exposed from the resist pattern. That is, the gold plating layer 4 is provided only on one surface of the wiring 3 facing the device hole 18 (surface necessary for electrical connection with the semiconductor element). As a result, the wiring board 1 for a semiconductor device having a device hole and a wiring pattern in which the gold plating layer 4 is provided only on the necessary surface of the wiring 3 is manufactured. In this embodiment as well, since the wiring pattern is formed by etching after gold plating, the gold plating layer 4 is provided only on the upper surface of the wiring 3, and the gold plating layer 4 is provided on the side surface of the wiring 3. It will not be provided. Thus, by providing the gold plating layer 4 only on the upper surface of the wiring 3 and not providing the gold plating layer 4 on the side surface of the wiring 3, it is possible to further save expensive gold used for forming the gold plating layer.

因みに、図１１は従来のデバイスホールを有する半導体装置用配線基板の製造方法の一状態（フォトリソグラフィ技術により、銅箔層１４をエッチングして所望の配線３を有する配線パターンを形成した後、前記配線３上に電気めっきにより金めっき層４を設けた状態）を示す上面図であり、図１２は図１１のVI−VI断面図である。また、図１３は従来のデバイスホールを有する半導体装置用配線基板の製造方法において、デバイスホール内のフライングリードと呼ばれる配線の電気めっき用の給電線部分２０を打ち抜き金型１９で打ち抜いた状態を示す上面図であり、図１４は図１３のVII−VII断面図である。 Incidentally, FIG. 11 shows a state of a conventional method of manufacturing a wiring board for a semiconductor device having a device hole (after forming a wiring pattern having a desired wiring 3 by etching the copper foil layer 14 by photolithography technology, 12 is a top view showing a state in which a gold plating layer 4 is provided on the wiring 3 by electroplating, and FIG. 12 is a sectional view taken along line VI-VI in FIG. FIG. 13 shows a state in which a feeder line portion 20 for electroplating wiring called a flying lead in a device hole is punched by a punching die 19 in a conventional method for manufacturing a wiring board for a semiconductor device having a device hole. 14 is a top view, and FIG. 14 is a sectional view taken along line VII-VII in FIG.

従来のデバイスホールを有する半導体装置用配線基板の製造方法によれば、フォトレジストを用いたフォトリソグラフィ技術により、銅箔層１４をエッチングして複数の配線３を有する所望の配線パターンを形成した後、前記配線３上に電気めっきにより金めっき層４を設けることから、その配線パターンには金めっき層４を設けるための電気めっき用の給電線部分２０を設ける必要があり、また、金めっき層４を設けた後は、不要な給電線部分２０を除去する必要がある。したがって、配線パターンの配線密度は複雑で密度の高いものとなる。その分、設計及び製造が難しくなり、製品価格も高くなる。また、特に、デバイスホール内の不要な給電線部分２０を除去するために、上記のように打ち抜き金型１９を用いて精度よく打ち抜くことは非常に困難な作業である。これらと比較して、配線パターンとして最終製品に必要な配線のみを有する配線パターンを形成する、図９及び図１０の実施の形態によれば、デバイスホールを有する半導体装置用配線基板を容易に製造することができる。 According to the conventional method for manufacturing a wiring substrate for a semiconductor device having a device hole, a desired wiring pattern having a plurality of wirings 3 is formed by etching the copper foil layer 14 by a photolithography technique using a photoresist. Since the gold plating layer 4 is provided on the wiring 3 by electroplating, the wiring pattern needs to be provided with a feed line portion 20 for electroplating for providing the gold plating layer 4, and the gold plating layer. After providing 4, it is necessary to remove the unnecessary power supply line portion 20. Therefore, the wiring density of the wiring pattern is complicated and high. As a result, designing and manufacturing become difficult and the product price increases. In particular, in order to remove the unnecessary power supply line portion 20 in the device hole, it is a very difficult operation to punch with high accuracy using the punching die 19 as described above. Compared with these, the wiring pattern having only the wiring necessary for the final product is formed as the wiring pattern. According to the embodiment of FIGS. 9 and 10, the wiring board for a semiconductor device having a device hole is easily manufactured. can do.

１半導体装置用配線基板
２基材
３配線
４金めっき層
５接続パッド
６ビアホール
７接着剤
８銅箔
９，１０給電線
１１給電線路
１２切断線
１３部分
１４銅箔層
１５フォトレジスト
１６レジストパターン
１７絶縁樹脂
１８デバイスホール
１９打ち抜き金型
２０給電線部分 DESCRIPTION OF SYMBOLS 1 Semiconductor device wiring board 2 Base material 3 Wiring 4 Gold plating layer 5 Connection pad 6 Via hole 7 Adhesive 8 Copper foil 9, 10 Feed line 11 Feed line 12 Cutting line 13 Portion 14 Copper foil layer 15 Photoresist 16 Resist pattern 17 Insulating resin 18 Device hole 19 Punching die 20 Feed line part

Claims

A method of manufacturing a wiring board for a semiconductor device, wherein a wiring pattern having only a wiring necessary for a final product is formed as a wiring pattern and a gold plating layer is provided on the wiring, and the wiring pattern is formed on a base material A copper foil layer is provided, a photoresist is coated on the copper foil layer, exposed and developed to form a resist pattern corresponding to the wiring pattern, and a gold pattern is formed on the copper foil layer exposed from the resist pattern. A method of manufacturing a wiring board for a semiconductor device, comprising: providing a plating layer; and etching the copper foil layer using the gold plating layer as an etching resist layer to form a wiring pattern having a desired wiring.

The method for manufacturing a wiring substrate for a semiconductor device according to claim 1, wherein the gold plating layer is provided by electroplating.

The method for manufacturing a wiring board for a semiconductor device according to claim 1, wherein the gold plating layer is provided only on an upper surface of the wiring, and the gold plating layer is not provided on a side surface of the wiring.

A method of manufacturing a wiring board for a semiconductor device having a device hole and having the wiring facing the device hole, wherein an insulating resin is applied on the copper foil layer on the side facing the device hole, The method for manufacturing a wiring board for a semiconductor device according to claim 1, wherein the gold plating layer is provided on the copper foil layer exposed from a resist pattern.

A method of manufacturing a wiring board for a semiconductor device, wherein a wiring pattern having only a wiring necessary for a final product is formed as a wiring pattern and a gold plating layer is provided on the wiring, and the wiring pattern is formed on a base material A copper foil layer is provided, and a portion other than a portion where the gold plating layer is provided on the copper foil layer is coated with an insulating resin, and then the gold plating layer is provided on the copper foil layer and the insulating resin is removed. Then, a wiring pattern having a desired wiring is formed by etching the copper foil layer using the gold plating layer as an etching resist layer, and a method for manufacturing a wiring board for a semiconductor device.

6. The method of manufacturing a wiring board for a semiconductor device according to claim 5, wherein the gold plating layer is provided by electroplating.

7. The method of manufacturing a wiring board for a semiconductor device according to claim 5, wherein the gold plating layer is provided only on an upper surface of the wiring, and the gold plating layer is not provided on a side surface of the wiring.

A method of manufacturing a wiring board for a semiconductor device having a device hole and having the wiring facing the device hole, wherein an insulating resin is applied on the copper foil layer on the side facing the device hole, 8. The semiconductor device according to claim 5, wherein a wiring pattern having a desired wiring is formed by etching the copper foil layer using a gold plating layer and the insulating resin as an etching resist layer. 9. A method for manufacturing a wiring board.