JP2011134389A - Control device for nonvolatile memory and method of operating control device - Google Patents

Control device for nonvolatile memory and method of operating control device Download PDF

Info

Publication number
JP2011134389A
JP2011134389A JP2009293100A JP2009293100A JP2011134389A JP 2011134389 A JP2011134389 A JP 2011134389A JP 2009293100 A JP2009293100 A JP 2009293100A JP 2009293100 A JP2009293100 A JP 2009293100A JP 2011134389 A JP2011134389 A JP 2011134389A
Authority
JP
Japan
Prior art keywords
data
read
control circuit
nonvolatile memory
written
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009293100A
Other languages
Japanese (ja)
Other versions
JP5453078B2 (en
Inventor
Shunichi Toyama
俊一 外山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to JP2009293100A priority Critical patent/JP5453078B2/en
Priority to KR1020100028657A priority patent/KR101418957B1/en
Priority to US12/914,131 priority patent/US8446768B2/en
Publication of JP2011134389A publication Critical patent/JP2011134389A/en
Application granted granted Critical
Publication of JP5453078B2 publication Critical patent/JP5453078B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To prevent drain disturb without lengthening time for writing into a nonvolatile memory. <P>SOLUTION: A control device for a nonvolatile memory includes: a read control circuit that reads data from a designated address in a nonvolatile memory by using a reading voltage and stores the data in a buffer; and a write control circuit that stores designated program data in the buffer simultaneously with reading of the data, and changes a bit corresponding to the stored program data so as not to be written if any bit that has already been written exists among the read data, and writes the changed program data into the designated address in the nonvolatile memory. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、不揮発性メモリの制御装置および制御方法に関する。   The present invention relates to a non-volatile memory control device and control method.

不揮発性メモリは、半導体メモリの中でも、電源を切っても記憶内容を保持することができるメモリの総称である。ＲＯＭ（リードオンリメモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＰＲＡＭ（相変化メモリ）等がある。
ＲＯＭには、製造段階でデータが書き込まれ、後から内容を書き換えることができないマスクＲＯＭと、データを書き込むことができるＰＲＯＭがある。
ＰＲＯＭには、一度だけデータを書き込めるワンタイムＰＲＯＭと、一定回数の消去と書き込みが可能なＥＰＲＯＭがある。
ＥＰＲＯＭには、紫外線を利用してデータを消去するＵＶ−ＥＰＲＯＭ、通常より高い電圧をかけてデータを消去するＥＥＰＲＯＭ、フラッシュメモリ、等がある。
フラッシュメモリは、従来のＥＥＰＲＯＭと比べて高速なアクセスが可能であるが、ブロック単位で消去、書き込みを行う。ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリの２種類に大別される。なお、フラッシュメモリはＲＯＭでもＲＡＭでもないメモリとして分類される場合もある。
ＦｅＲＡＭは、電圧を加えることによって物質内の自発分極の方向を変化させてデータを記憶させる。
ＰＲＡＭは、温度変化によって、ある種の物質の結晶相とアモルファス相を切り替えて、両者の状態の違いをデータの記憶に利用する。 Nonvolatile memory is a general term for semiconductor memories that can retain stored contents even when the power is turned off. There are ROM (read only memory), FeRAM (ferroelectric memory), PRAM (phase change memory) and the like.
There are two types of ROM: a mask ROM in which data is written at the manufacturing stage and the contents cannot be rewritten later, and a PROM in which data can be written.
There are one-time PROMs that can write data only once and EPROMs that can be erased and written a certain number of times.
EPROMs include UV-EPROM that erases data using ultraviolet rays, EEPROM that erases data by applying a higher voltage than usual, flash memory, and the like.
The flash memory can be accessed at a higher speed than a conventional EEPROM, but erases and writes in block units. It is roughly divided into two types, NOR type flash memory and NAND type flash memory. The flash memory may be classified as a memory that is neither a ROM nor a RAM.
FeRAM changes the direction of spontaneous polarization in a substance by applying a voltage and stores data.
The PRAM switches between a crystalline phase and an amorphous phase of a certain substance according to a temperature change, and uses the difference between the two states for data storage.

特開２００３−７０７４号公報Japanese Patent Laid-Open No. 2003-7074 特開平５−８９６８７号公報JP-A-5-89687 特開平８−３０６１９２号公報JP-A-8-306192 国際公開第０１／６１５０３号パンフレットInternational Publication No. 01/61503 Pamphlet

フラッシュメモリは、絶縁体で囲まれたフローティングゲートと呼ばれる電極に電圧を加えて電荷を蓄積することで情報を記憶するが、時間の経過とともに電圧が低下していき（一例として、１０年〜数十年）、“０”として読み出されるべきデータが“１”として読み出されるデータリテンション不良が発生する。   Flash memory stores information by applying a voltage to an electrode called a floating gate surrounded by an insulator and accumulating electric charge, but the voltage decreases with the passage of time (for example, 10 to several years). Ten years), a data retention failure occurs in which data to be read as “0” is read as “1”.

そこで、データ読み出し処理において、メモリセルに対して読み出し電圧でデータを読み出した後、“０”データを読み出したメモリセルに対して、さらに書き込みが行われる。すると、メモリセルへの書き込み回数が増加する。フラッシュメモリの絶縁体となる酸化膜は電子が貫通することによって劣化するので、ドレインディスターブにより、メモリセルの閾値電圧が低下し、書き込まれたデータの読み出し不良を引き起こす可能性が高まる。   Therefore, in the data read process, after data is read from the memory cell with the read voltage, further writing is performed on the memory cell from which “0” data is read. Then, the number of times of writing to the memory cell increases. Since the oxide film serving as the insulator of the flash memory is deteriorated by the penetration of electrons, the threshold voltage of the memory cell is lowered due to the drain disturb, and the possibility of causing a read failure of written data is increased.

また、データ書き込み処理において、メモリセルへの書き込み回数を減少させるため、データの書き込み前にメモリセルのベリファイを行い、既に書き込まれているメモリセルには書き込みしないことにすると、プログラム時間が増加する。そこで、従来のデータの書き込みは、書き込み前のベリファイを省略して書き込み時間を短縮している。すなわち、既にデータが書き込まれているメモリセルにも書き込み電圧が印加されるため、ドレインディスターブが問題となる。   Further, in the data writing process, in order to reduce the number of times of writing to the memory cell, verifying the memory cell before writing data and not writing to the already written memory cell increases the program time. . Therefore, in the conventional data writing, the verification before writing is omitted to shorten the writing time. That is, since a write voltage is applied to a memory cell in which data has already been written, drain disturb becomes a problem.

上記の課題を解決するために、本発明による不揮発性メモリの制御装置は、不揮発性メモリの指定されたアドレスから読み出し電圧によりデータを読み出してバッファーに格納する読み出し制御回路と、指定されたプログラムデータを前記読み出しと同時にバッファーに格納し、前記読み出されたデータのうち既に書き込まれているビットが存在すると、前記格納されたプログラムデータの対応するビットを書き込まないように変更し、変更されたプログラムデータを前記不揮発性メモリの前記指定されたアドレスに書き込む書き込み制御回路と、を備える。   In order to solve the above-described problems, a nonvolatile memory control device according to the present invention includes a read control circuit that reads data from a specified address of a nonvolatile memory by a read voltage and stores the read data in a buffer, and specified program data Is stored in the buffer simultaneously with the reading, and when there is already written bit in the read data, the corresponding program data is changed so as not to be written, and the changed program is changed. A write control circuit for writing data to the designated address of the nonvolatile memory.

上記不揮発性メモリの制御装置は、好ましくは、前記不揮発性メモリに書き込まれたデータを読み出し電圧より高いベリファイ電圧で読み出し、読み出されたデータのうち既に書き込まれているビットに対応する前記変更されたプログラムデータのビットを書き込まないように変更し、まだ書き込まれていないデータが存在すると、前記不揮発性メモリに書き込むように前記書き込み制御回路に指示するベリファイ制御回路をさらに備える。   Preferably, the control device of the non-volatile memory reads the data written in the non-volatile memory with a verify voltage higher than a read voltage, and the change corresponding to the bit already written in the read data is performed. The program control circuit further includes a verify control circuit for instructing the write control circuit to write to the non-volatile memory when there is data that has not been written yet.

また、本発明による不揮発性メモリの制御方法は、読み出し制御回路によって、不揮発性メモリの指定されたアドレスから読み出し電圧によりデータを読み出してバッファーに格納する過程と、書き込み制御回路によって、指定されたプログラムデータを前記読み出しと同時にバッファーに格納し、前記読み出されたデータのうち既に書き込まれているビットが存在すると、前記格納されたプログラムデータの対応するビットを書き込まないように変更し、変更されたプログラムデータを前記不揮発性メモリの前記指定されたアドレスに書き込む過程と、を有する。   The nonvolatile memory control method according to the present invention includes a process of reading data from a specified address of a nonvolatile memory by a read control circuit using a read voltage and storing the data in a buffer, and a program specified by a write control circuit. The data is stored in the buffer at the same time as the reading, and when there is a bit already written in the read data, the corresponding bit of the stored program data is changed so as not to be written. Writing program data to the designated address of the non-volatile memory.

上記不揮発性メモリの制御方法は、好ましくは、ベリファイ制御回路によって、前記不揮発性メモリに書き込まれたデータを読み出し電圧より高いベリファイ電圧で読み出し、読み出されたデータのうち既に書き込まれているビットに対応する前記変更されたプログラムデータのビットを書き込まないように変更し、まだ書き込まれていないデータが存在すると、前記不揮発性メモリに書き込むように前記書き込み制御回路に指示する過程をさらに有する。   In the nonvolatile memory control method, preferably, the verification control circuit reads the data written in the nonvolatile memory at a verify voltage higher than the read voltage, and converts the read data to the bits already written. The program further includes a step of instructing the write control circuit to write to the nonvolatile memory when there is data that has not been written yet, and the corresponding bit of the changed program data is changed so as not to be written.

本発明により、既にデータが書き込まれているメモリセルへの書き込みを防止することができる。また、書き込み前のベリファイを省略することにより、従来と同等の時間で書き込みを完了することができる。   According to the present invention, writing into a memory cell in which data has already been written can be prevented. Further, by omitting the verify before writing, writing can be completed in the same time as in the prior art.

一実施形態による不揮発性メモリの制御装置の構成を示す図である。It is a figure which shows the structure of the control apparatus of the non-volatile memory by one Embodiment. 一実施形態による不揮発性メモリの書き込み処理の流れを示す図である。It is a figure which shows the flow of the write-in process of the non-volatile memory by one Embodiment. 不揮発性メモリの制御装置にプログラムコマンドが入力されたときのタイミングチャートの一例を示す図である。It is a figure which shows an example of a timing chart when a program command is input into the control apparatus of a non-volatile memory.

以下、本発明の実施の形態について、詳細に説明する。
本発明は、ドレインディスターブを防止するために、書き込みをする前に、読み出し電圧により不揮発性メモリセルを読み出し、“０”データのメモリセルに対しては書き込みを行わない。この読み出し動作は、既に不揮発性メモリ内に準備されている読み出し電圧を利用することにより、バッファーにプログラムデータをセットするのと同時に行うので、従来、書き込み前に読み出しシーケンスを追加することによって書き込みシーケンスの時間が増加していたのを防止する。 Hereinafter, embodiments of the present invention will be described in detail.
In the present invention, in order to prevent drain disturbance, the nonvolatile memory cell is read by the read voltage before writing, and writing is not performed on the memory cell of “0” data. Since this read operation is performed simultaneously with setting the program data in the buffer by using the read voltage already prepared in the nonvolatile memory, the write sequence is conventionally added by adding the read sequence before writing. To prevent the time from increasing.

図１は、一実施形態による不揮発性メモリの制御装置の構成を示す。図１に示す不揮発性メモリの制御装置は、バッファー回路１、書き込み制御回路２、ベリファイ制御回路３、読み出し制御回路４、不揮発性メモリアレイ５を備える。不揮発性メモリアレイ５は、複数ワード以上のデータを書き込むことができる。書き込み制御回路２、ベリファイ制御回路３、読み出し制御回路４は、それぞれ、データの書き込み、ベリファイ、読み出しを制御する。バッファー回路１には、書き込み制御回路２が不揮発性メモリアレイ５に書き込むデータ、ベリファイ制御回路３および読み出し制御回路４が不揮発性メモリアレイ５から読み出したデータが一時的に記憶される。   FIG. 1 shows a configuration of a non-volatile memory control device according to an embodiment. The nonvolatile memory control device shown in FIG. 1 includes a buffer circuit 1, a write control circuit 2, a verify control circuit 3, a read control circuit 4, and a nonvolatile memory array 5. The nonvolatile memory array 5 can write data of a plurality of words or more. The write control circuit 2, the verify control circuit 3, and the read control circuit 4 control writing, verifying, and reading of data, respectively. The buffer circuit 1 temporarily stores data that the write control circuit 2 writes to the nonvolatile memory array 5 and data that the verify control circuit 3 and the read control circuit 4 read from the nonvolatile memory array 5.

次に、図２を参照して、一実施形態による不揮発性メモリの書き込み処理の流れを説明する。不揮発性メモリの制御装置にプログラムコマンドが入力されると、図２に示す処理が開始される。プログラムコマンドは、例えば、書き込みアドレス、プログラムデータのデータサイズを指定する情報を含む。プログラムコマンド、プログラムデータは、例えば、不揮発性メモリの制御装置とバスを介して接続された（図示しない）他の処理装置、記憶手段、等から与えられる。   Next, with reference to FIG. 2, the flow of the writing process of the nonvolatile memory according to the embodiment will be described. When a program command is input to the control device of the nonvolatile memory, the process shown in FIG. 2 is started. The program command includes, for example, information specifying a write address and a data size of program data. The program command and program data are given from, for example, another processing device (not shown) connected to the control device of the nonvolatile memory via a bus, storage means, and the like.

以下のステップＳ１〜Ｓ５は、所定のデータサイズを単位として複数回に分けて行い、プログラムコマンドによって指定されたプログラムデータが全て処理されるまで繰り返す。   The following steps S1 to S5 are performed in a plurality of times with a predetermined data size as a unit, and are repeated until all the program data designated by the program command is processed.

書き込み制御回路２は、書き込みアドレスを設定する（ステップＳ１）。初回の書き込みアドレスはプログラムコマンドに従って設定され、２回目以降は前回の書き込みアドレスを所定のデータサイズだけ増加させる。   The write control circuit 2 sets a write address (step S1). The first write address is set according to the program command, and the previous write address is increased by a predetermined data size after the second time.

次に、書き込み制御回路２は、バッファー回路１に所定のデータサイズのプログラムデータを格納する（ステップＳ２）。   Next, the write control circuit 2 stores program data having a predetermined data size in the buffer circuit 1 (step S2).

書き込み制御回路２によるステップＳ２の処理と同時に、読み出し制御回路４は、不揮発性メモリセルアレイ５にアクセスし、ステップＳ１で設定された書き込みアドレスから所定のデータサイズのデータを読み出し、バッファー回路１に転送する（ステップＳ３）。   Simultaneously with the processing in step S2 by the write control circuit 2, the read control circuit 4 accesses the nonvolatile memory cell array 5, reads data of a predetermined data size from the write address set in step S1, and transfers it to the buffer circuit 1. (Step S3).

なお、バッファー回路１へのプログラムデータの格納と、バッファー回路１への不揮発性メモリセルアレイ５から読み出されたデータの転送とを同時に行うために次の構成が可能であるが、これに限定されない。例えば、バッファー回路１に、書き込み制御回路２用のメモリ素子Ａと、読み出し制御回路４およびベリファイ制御回路３用のメモリ素子Ｂを設け、下記のステップＳ４の処理を行うときには書き込み制御回路２がメモリ素子Ｂにもアクセスできるように回路の接続を切り替え、下記のステップＳ７、Ｓ８の処理を行うときには、ベリファイ制御回路３がメモリ素子Ａにもアクセスできるように回路の接続を切り替える手段を設ける。   The following configuration is possible to simultaneously store the program data in the buffer circuit 1 and transfer the data read from the nonvolatile memory cell array 5 to the buffer circuit 1, but the present invention is not limited to this. . For example, the buffer circuit 1 is provided with a memory element A for the write control circuit 2 and a memory element B for the read control circuit 4 and the verify control circuit 3, and the write control circuit 2 stores the memory when performing the processing of step S4 described below. When the circuit connection is switched so that the element B can also be accessed and the following steps S7 and S8 are performed, means for switching the circuit connection is provided so that the verify control circuit 3 can also access the memory element A.

ステップＳ３で読み出したデータは、ステップＳ２でバッファー回路１に格納されたプログラムデータと１ビットずつ比較される。不揮発性メモリセルアレイ５から読み出したデータが“０”であるとき、バッファー回路１に格納された対応するプログラムデータを“１”に変更する（ステップＳ４）。“１”に変更されると、後述する書き込み処理において、対応するメモリセルに書き込み電圧が印加されないことになる。ステップＳ２でバッファー回路１に格納されたプログラムデータと、ステップＳ３で不揮発性メモリセルアレイ５から読み出されたデータとの比較および変更が終了すると、書き込みデータが確定される（ステップＳ５）。   The data read in step S3 is compared with the program data stored in the buffer circuit 1 in step S2 bit by bit. When the data read from the nonvolatile memory cell array 5 is “0”, the corresponding program data stored in the buffer circuit 1 is changed to “1” (step S4). When it is changed to “1”, the write voltage is not applied to the corresponding memory cell in the write process described later. When the comparison and change between the program data stored in the buffer circuit 1 in step S2 and the data read from the nonvolatile memory cell array 5 in step S3 is completed, write data is determined (step S5).

プログラムコマンドによって指定されたプログラムデータの全てについてステップＳ１〜Ｓ５が完了すれば、ステップＳ７に進み、書き込みを開始する。プログラムデータがまだ存在する場合は、ステップＳ１に戻る。   When Steps S1 to S5 are completed for all the program data specified by the program command, the process proceeds to Step S7 to start writing. If program data still exists, the process returns to step S1.

以下のステップＳ７〜Ｓ９は、所定のデータサイズを単位として複数回に分けて行い、プログラムコマンドによって指定されたプログラムデータが全て処理されるまで繰り返す。   The following steps S7 to S9 are performed in a plurality of times with a predetermined data size as a unit, and are repeated until all the program data designated by the program command is processed.

ステップＳ７において、書き込み制御回路２は、バッファー回路１に格納された書き込みデータのうち所定のデータサイズのデータを不揮発性メモリアレイ５に書き込む。すなわち、書き込みデータのうち“０”に対応するメモリセルに書き込み電圧が印加される。初回の書き込みアドレスはプログラムコマンドに従って設定され、２回目以降は前回の書き込みアドレスを所定のデータサイズだけ増加させる。ただし、ステップＳ８からステップＳ７に戻った場合は、正常に書き込まれなかったデータを再度書き込むため、書き込みアドレスは変更しない。   In step S <b> 7, the write control circuit 2 writes data of a predetermined data size among the write data stored in the buffer circuit 1 to the nonvolatile memory array 5. That is, the write voltage is applied to the memory cell corresponding to “0” in the write data. The first write address is set according to the program command, and the previous write address is increased by a predetermined data size after the second time. However, when returning from step S8 to step S7, data that has not been normally written is written again, so the write address is not changed.

次にステップＳ８に進み、ベリファイ制御回路３は、ステップＳ７で書き込まれたデータを、読み出し電圧より高いベリファイ電圧で読み出し、バッファー回路１に転送する。読み出し電圧より高いベリファイ電圧で読み出すことにより、メモリセルの閾値電圧が読み出し電圧より高い電圧に設定されるので、データリテンション不良を防止することができる。   In step S8, the verify control circuit 3 reads the data written in step S7 with a verify voltage higher than the read voltage, and transfers the data to the buffer circuit 1. By reading with a verify voltage higher than the read voltage, the threshold voltage of the memory cell is set to a voltage higher than the read voltage, so that data retention failure can be prevented.

ベリファイ制御回路３は、ステップＳ５で確定された書き込みデータと、ここで読み出したデータとを１ビットずつ比較する。読み出したデータが“０”であり、対応する書き込みデータも“０”であるとき、対応する書き込みデータを“１”に変更する。
ステップＳ５で確定された書き込みデータが全て正常に不揮発性メモリアレイ５に書き込まれていれば、対応する書き込みデータは全て“１”に変更され、“０”であるデータはなくなる。しかし、不揮発性メモリアレイ５への書き込みが正常に行われず、“１”が読み出されたデータが存在すると、“１”に変更されずに“０”のままである書き込みデータが存在することになる。
書き込みデータが全て“１”である場合はステップＳ９に進み、そうでなければ、ステップＳ７に戻り、変更後の書き込みデータを不揮発性メモリアレイ５に書き込むように書き込み制御回路２に指示する。 The verify control circuit 3 compares the write data determined in step S5 with the data read here bit by bit. When the read data is “0” and the corresponding write data is also “0”, the corresponding write data is changed to “1”.
If all the write data determined in step S5 is normally written in the nonvolatile memory array 5, all the corresponding write data is changed to “1”, and no data is “0”. However, if writing to the non-volatile memory array 5 is not normally performed and there is data in which “1” is read, there is write data that remains “0” without being changed to “1”. become.
If all the write data is “1”, the process proceeds to step S9; otherwise, the process returns to step S7 to instruct the write control circuit 2 to write the changed write data to the nonvolatile memory array 5.

ステップＳ９において、ステップＳ５で確定された全ての書き込みデータについて処理が完了すればプログラムを終了し、そうでなければステップＳ７に戻る。   In step S9, if the processing is completed for all the write data determined in step S5, the program is terminated. Otherwise, the process returns to step S7.

次に、図３を参照して、不揮発性メモリの制御装置にプログラムコマンドが入力されたときのタイミングチャートの一例を説明する。   Next, an example of a timing chart when a program command is input to the control device of the nonvolatile memory will be described with reference to FIG.

不揮発性メモリの制御装置にプログラムコマンドが入力されると、読み出し制御回路４は、Ｔ１〜Ｔ２の間、不揮発性メモリセルアレイ５に読み出しアドレス信号（ReadAddress）ＡＡ（ＡＡは、あるアドレスを表わす。）を出力し、読み出しデータ信号の検出を開始する（SensingStart）。
一方、書き込み制御回路２は、この不揮発性メモリの制御装置の外部からプログラムデータを取り込むとともに、バッファー回路１に書き込みアドレス信号（Write Address）ＡＡを出力する。 When a program command is input to the control device of the nonvolatile memory, the read control circuit 4 reads a read address signal (ReadAddress) AA (AA represents a certain address) to the nonvolatile memory cell array 5 between T1 and T2. Is output and detection of the read data signal is started (SensingStart).
On the other hand, the write control circuit 2 fetches program data from the outside of the control device of the nonvolatile memory and outputs a write address signal (Write Address) AA to the buffer circuit 1.

Ｔ２において、不揮発性メモリセルアレイ５から読み出しデータ信号（Read Data (AA)）が出力されるので、読み出し制御回路４は、これを検出してバッファー回路１に転送する。
一方、書き込み制御回路２は、Ｔ２とＴ３の間のProgramDataLoad信号の立ち下がりのタイミングで、バッファー回路１にプログラムデータ信号（ProgramData）ＡＡを出力し、外部から取り込んだプログラムデータを書き込む。 At T2, a read data signal (Read Data (AA)) is output from the nonvolatile memory cell array 5, and the read control circuit 4 detects this and transfers it to the buffer circuit 1.
On the other hand, the write control circuit 2 outputs a program data signal (ProgramData) AA to the buffer circuit 1 at the falling timing of the ProgramDataLoad signal between T2 and T3, and writes the program data taken from outside.

次に、アドレスＢＢ（ＢＢは、あるアドレスを表わす。）について、Ｔ３〜Ｔ４でＴ１〜Ｔ２と同様の処理を行い、Ｔ４〜Ｔ６（図示しない）でＴ２〜Ｔ４と同様の処理を行う。これを繰り返して、バッファー回路１に、所定のデータサイズの読み出しデータとプログラムデータを格納する。すなわち、Ｔ２〜Ｔ４と同様の動作を繰り返すことによって、図２を参照して説明した不揮発性メモリからのデータの読み出し（ステップＳ３）、プログラムデータのセット（ステップＳ２）が行われる。   Next, for the address BB (BB represents a certain address), the same processing as T1 to T2 is performed at T3 to T4, and the same processing as T2 to T4 is performed at T4 to T6 (not shown). By repeating this, read data and program data having a predetermined data size are stored in the buffer circuit 1. That is, by repeating the same operation as T2 to T4, data reading from the nonvolatile memory described with reference to FIG. 2 (step S3) and program data setting (step S2) are performed.

そして、この所定のデータサイズのデータについて、図２を参照して説明したデータの比較（ステップＳ４）、書き込みデータの確定（ステップＳ５）が行われ、全ての書き込みデータが準備された後、不揮発性メモリアレイ５への書き込み（ステップＳ７以降）が行われる。   Then, the data having the predetermined data size is compared with the data described with reference to FIG. 2 (step S4), the write data is determined (step S5), and after all the write data is prepared, the nonvolatile data is stored. Writing to the volatile memory array 5 (step S7 and subsequent steps).

本発明は、不揮発性メモリに対する読み出し、書き込み、ベリファイを制御する回路に利用することができ、例えば、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ、ＰＲＡＭの制御回路に利用することができるが、これらに限定されない。   The present invention can be used for a circuit for controlling reading, writing, and verifying with respect to a nonvolatile memory. For example, it can be used for a control circuit for a NOR flash memory, a NAND flash memory, and a PRAM. It is not limited.

１…バッファー回路 ２…書き込み制御回路 ３…ベリファイ制御回路 ４…読み出し制御回路 ５…不揮発性メモリアレイ   DESCRIPTION OF SYMBOLS 1 ... Buffer circuit 2 ... Write control circuit 3 ... Verify control circuit 4 ... Read control circuit 5 ... Non-volatile memory array

Claims (4)

不揮発性メモリの指定されたアドレスから読み出し電圧によりデータを読み出してバッファーに格納する読み出し制御回路と、
指定されたプログラムデータを前記読み出しと同時にバッファーに格納し、前記読み出されたデータのうち既に書き込まれているビットが存在すると、前記格納されたプログラムデータの対応するビットを書き込まないように変更し、変更されたプログラムデータを前記不揮発性メモリの前記指定されたアドレスに書き込む書き込み制御回路と、
を備える、不揮発性メモリの制御装置。 A read control circuit that reads data from a specified address of a nonvolatile memory by a read voltage and stores the data in a buffer;
The specified program data is stored in the buffer at the same time as the reading, and if there is a bit already written in the read data, the corresponding bit of the stored program data is changed so as not to be written. A write control circuit for writing the changed program data to the designated address of the nonvolatile memory;
A control device for a non-volatile memory. 前記不揮発性メモリに書き込まれたデータを読み出し電圧より高いベリファイ電圧で読み出し、読み出されたデータのうち既に書き込まれているビットに対応する前記変更されたプログラムデータのビットを書き込まないように変更し、まだ書き込まれていないデータが存在すると、前記不揮発性メモリに書き込むように前記書き込み制御回路に指示するベリファイ制御回路をさらに備える請求項１に記載の不揮発性メモリの制御装置。   The data written in the non-volatile memory is read at a verify voltage higher than the read voltage, and the changed program data bit corresponding to the already written bit of the read data is changed not to be written. The nonvolatile memory control device according to claim 1, further comprising: a verify control circuit that instructs the write control circuit to write to the nonvolatile memory when there is data that has not yet been written. 読み出し制御回路によって、不揮発性メモリの指定されたアドレスから読み出し電圧によりデータを読み出してバッファーに格納する過程と、
書き込み制御回路によって、指定されたプログラムデータを前記読み出しと同時にバッファーに格納し、前記読み出されたデータのうち既に書き込まれているビットが存在すると、前記格納されたプログラムデータの対応するビットを書き込まないように変更し、変更されたプログラムデータを前記不揮発性メモリの前記指定されたアドレスに書き込む過程と、
を有する、不揮発性メモリの制御方法。 A process of reading data from a specified address of the non-volatile memory by a read voltage by a read control circuit and storing the data in a buffer;
The designated control data is stored in the buffer at the same time as the read by the write control circuit, and if there is a bit already written in the read data, the corresponding bit of the stored program data is written. And changing the program data to the designated address of the non-volatile memory,
A method for controlling a non-volatile memory. ベリファイ制御回路によって、前記不揮発性メモリに書き込まれたデータを読み出し電圧より高いベリファイ電圧で読み出し、読み出されたデータのうち既に書き込まれているビットに対応する前記変更されたプログラムデータのビットを書き込まないように変更し、まだ書き込まれていないデータが存在すると、前記不揮発性メモリに書き込むように前記書き込み制御回路に指示する過程をさらに有する請求項３に記載の不揮発性メモリの制御方法。   The verify control circuit reads the data written in the nonvolatile memory at a verify voltage higher than the read voltage, and writes the bit of the changed program data corresponding to the already written bit in the read data. 4. The non-volatile memory control method according to claim 3, further comprising a step of instructing the write control circuit to write to the non-volatile memory when there is data that has been changed so as not to be written yet.
JP2009293100A 2009-12-24 2009-12-24 Nonvolatile memory control device and control method Active JP5453078B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009293100A JP5453078B2 (en) 2009-12-24 2009-12-24 Nonvolatile memory control device and control method
KR1020100028657A KR101418957B1 (en) 2009-12-24 2010-03-30 Nonvolatile memory control device and method for controlling thereof
US12/914,131 US8446768B2 (en) 2009-12-24 2010-10-28 Control device for nonvolatile memory and method of operating control device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009293100A JP5453078B2 (en) 2009-12-24 2009-12-24 Nonvolatile memory control device and control method

Publications (2)

Publication Number Publication Date
JP2011134389A true JP2011134389A (en) 2011-07-07
JP5453078B2 JP5453078B2 (en) 2014-03-26

Family

ID=44346954

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009293100A Active JP5453078B2 (en) 2009-12-24 2009-12-24 Nonvolatile memory control device and control method

Country Status (2)

Country Link
JP (1) JP5453078B2 (en)
KR (1) KR101418957B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093143B2 (en) 2013-03-22 2015-07-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
CN111477258A (en) * 2019-01-23 2020-07-31 爱思开海力士有限公司 Semiconductor memory device, controller, and methods of operating the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101375658B1 (en) * 2012-08-20 2014-03-18 주식회사 안랩 Program data change protecting apparatus and program data change protecting method
KR20180096845A (en) * 2017-02-20 2018-08-30 에스케이하이닉스 주식회사 Memory system and operation method of the same

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5387636A (en) * 1977-01-12 1978-08-02 Hitachi Ltd Memory write unit
JPS54156442A (en) * 1978-05-31 1979-12-10 Toshiba Corp Data write-in method ror rewritable non-volatile semiconductor memory device
JPS59135698A (en) * 1983-01-21 1984-08-03 Hitachi Ltd Eeprom device
JPS6053000A (en) * 1983-07-11 1985-03-26 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン Integrated memory circuit
JPS62289999A (en) * 1986-06-09 1987-12-16 Toshiba Corp Data writing method
JPH01144297A (en) * 1987-11-30 1989-06-06 Nippon Denso Co Ltd Eeprom device
JPH06231589A (en) * 1993-02-03 1994-08-19 Nec Corp Non volatile memory
JPH0764868A (en) * 1993-08-24 1995-03-10 Melco:Kk Storage updating device
JP2001512613A (en) * 1997-03-05 2001-08-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Nonvolatile memory that enables simultaneous reading and writing by time-multiplexing the decoding path
WO2001061503A1 (en) * 2000-02-16 2001-08-23 Fujitsu Limited Nonvolatile memory
JP2003007074A (en) * 2001-06-21 2003-01-10 Toshiba Corp Non-volatile semiconductor memory
JP2003150458A (en) * 2001-11-14 2003-05-23 Matsushita Electric Ind Co Ltd Fault detector, fault detecting method, program and program recording medium
JP2004095029A (en) * 2002-08-30 2004-03-25 Nec Electronics Corp Nonvolatile memory and method for writing to the same
JP2004355676A (en) * 2003-05-27 2004-12-16 Sony Corp Storage device
JP2007200532A (en) * 2006-01-24 2007-08-09 Samsung Electronics Co Ltd Program method for flash memory device

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5387636A (en) * 1977-01-12 1978-08-02 Hitachi Ltd Memory write unit
JPS54156442A (en) * 1978-05-31 1979-12-10 Toshiba Corp Data write-in method ror rewritable non-volatile semiconductor memory device
JPS59135698A (en) * 1983-01-21 1984-08-03 Hitachi Ltd Eeprom device
JPS6053000A (en) * 1983-07-11 1985-03-26 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン Integrated memory circuit
JPS62289999A (en) * 1986-06-09 1987-12-16 Toshiba Corp Data writing method
JPH01144297A (en) * 1987-11-30 1989-06-06 Nippon Denso Co Ltd Eeprom device
JPH06231589A (en) * 1993-02-03 1994-08-19 Nec Corp Non volatile memory
JPH0764868A (en) * 1993-08-24 1995-03-10 Melco:Kk Storage updating device
JP2001512613A (en) * 1997-03-05 2001-08-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Nonvolatile memory that enables simultaneous reading and writing by time-multiplexing the decoding path
WO2001061503A1 (en) * 2000-02-16 2001-08-23 Fujitsu Limited Nonvolatile memory
JP2003007074A (en) * 2001-06-21 2003-01-10 Toshiba Corp Non-volatile semiconductor memory
JP2003150458A (en) * 2001-11-14 2003-05-23 Matsushita Electric Ind Co Ltd Fault detector, fault detecting method, program and program recording medium
JP2004095029A (en) * 2002-08-30 2004-03-25 Nec Electronics Corp Nonvolatile memory and method for writing to the same
JP2004355676A (en) * 2003-05-27 2004-12-16 Sony Corp Storage device
JP2007200532A (en) * 2006-01-24 2007-08-09 Samsung Electronics Co Ltd Program method for flash memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093143B2 (en) 2013-03-22 2015-07-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
CN111477258A (en) * 2019-01-23 2020-07-31 爱思开海力士有限公司 Semiconductor memory device, controller, and methods of operating the same
CN111477258B (en) * 2019-01-23 2023-10-20 爱思开海力士有限公司 Semiconductor memory device, controller and operating method thereof

Also Published As

Publication number Publication date
KR20110074408A (en) 2011-06-30
JP5453078B2 (en) 2014-03-26
KR101418957B1 (en) 2014-07-15

Similar Documents

Publication Publication Date Title
US9959931B2 (en) Programming a memory device in response to its program history
CN107871525B (en) Semiconductor memory device and continuous read method
US9558837B2 (en) Nonvolatile semiconductor memory device
US8199587B2 (en) Memory devices and their operation with different sets of logical erase blocks
JP5086972B2 (en) Page buffer circuit and control method thereof for nonvolatile semiconductor memory device
WO2015151197A1 (en) Semiconductor device, pre-write program, and restoration program
JP2011197819A (en) Semiconductor device
JP2008226421A (en) Charge trap type nonvolatile memory device, and its programming method
US6330186B2 (en) Non-volatile semiconductor memory device having electrically programable memory matrix array
US8760937B2 (en) Semiconductor memory device with bit line charging circuit and control method thereof
JP2004095001A (en) Nonvolatile semiconductor storage device, system for incorporating nonvolatile semiconductor storage device and method for detecting defective block
US10249376B2 (en) Flash memory storage device and operating method thereof
JP5453078B2 (en) Nonvolatile memory control device and control method
CN114758707A (en) Control method and controller for program pause and resume of memory
KR100898653B1 (en) Flash memory device and method of programming the same
US20070177428A1 (en) Memory circuit arrangement and method for reading and/or verifying the status of memory cells of a memory cell array
JP2007122640A (en) Storage device
KR102119179B1 (en) Semiconductor device and operating method thereof
CN108511018B (en) Semiconductor memory device and data reading method
JP2009237602A (en) Memory system
JPH05290585A (en) Nonvolatile memory writable electrically
JP2009064494A (en) Memory control circuit, semiconductor integrated circuit, method of verifying nonvolatile memory
US8406059B2 (en) Nonvolatile semiconductor memory devices, data updating methods thereof, and nonvolatile semiconductor memory systems
WO2007043133A1 (en) Semiconductor device and method for controlling same
KR100960478B1 (en) Dual plane copyback method for non volatile memory device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140106

R150 Certificate of patent or registration of utility model

Ref document number: 5453078

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250