JP2011129719A

JP2011129719A - Semiconductor device, and method of manufacturing the same

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Publication number: JP2011129719A
Application number: JP2009286952A
Authority: JP
Inventors: Katsuaki Natori; 克晃名取; Koji Yamakawa; 晃司山川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-12-17
Filing date: 2009-12-17
Publication date: 2011-06-30

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing deterioration of a ferroelectric capacitor in manufacturing processes, and to provide a method of manufacturing the semiconductor device. <P>SOLUTION: For example, a second CeZrO film 125 as a second protective film is formed on a side face of the capacitor having been processed, and heat treatment is added, to diffuse oxygen atoms in the CeZrO film so as to supplement oxygen deficiency of an electrode of the capacitor formed of a PZT film 120 as a dielectric film of the capacitor and an oxide. Here, even when a process for heat treatment is not specially performed additionally after the CeZrO film 125 is formed on the side face of the capacitor having been processed, heating is performed in a CVD process of forming an interlayer insulating film after the CeZrO film 125 is formed to supply oxygen to the PZT film 120 and the electrode of the capacitor. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a ferroelectric capacitor and a manufacturing method thereof.

不揮発性メモリとして、強誘電体薄膜を利用した強誘電体メモリ（ＦｅＲＡＭ：ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が提案されている。このＦｅＲＡＭは、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のキャパシタ部分を強誘電体で置き換えたものである。 As a nonvolatile memory, a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) using a ferroelectric thin film has been proposed. This FeRAM is obtained by replacing the capacitor portion of a DRAM (Dynamic Random Access Memory) with a ferroelectric substance.

ＦｅＲＡＭは、以下のような特徴を持ち次世代メモリとして期待されている。 FeRAM has the following characteristics and is expected as a next-generation memory.

（１）書き込み、消去動作が高速であり、セルを小型化することによりＤＲＡＭなみの１００ｎｓ以下の書き込みが可能である。 (1) The writing and erasing operations are fast, and the writing of 100 ns or less is possible as in a DRAM by downsizing the cell.

（２）不揮発性メモリであり、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）と異なり電源が不必要である。 (2) It is a non-volatile memory and does not require a power supply unlike an SRAM (Static Random Access Memory).

（３）書き換え可能回数が大きく、強誘電体材料（ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等）や電極材料（ＩｒＯ_ｘ、ＲｕＯ_ｘ、ＳｒＲｕＯ_３等）を工夫することにより１０^１２回以上の書き換えが可能である。 (3) The number of times of rewriting is large, and rewriting is performed 10 ¹² times or more by devising ferroelectric materials (SBT (SrBi ₂ Ta ₂ O ₉ ), etc.) and electrode materials (IrO _x , RuO _x , SrRuO _3, etc.) Is possible.

（４）原理的に高密度化、高集積化ができ、ＤＲＡＭと同等の集積度を得ることが可能である。 (4) In principle, high density and high integration can be achieved, and an integration degree equivalent to that of DRAM can be obtained.

（５）内部の書き込み電圧を２Ｖ程度にすることができ、低消費電力で動作する。 (5) The internal write voltage can be reduced to about 2 V, and it operates with low power consumption.

（６）ランダムアクセスによるビット書き換えが可能である。 (6) Bit rewriting by random access is possible.

ＦｅＲＡＭでは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘＯ_３））、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ等の強誘電体薄膜が用いられる。いずれの材料も酸素八面体を含むペロブスカイト構造を基本とした結晶構造を有する。これらの材料は、従来のＳｉ酸化膜と異なり、アモルファス状態ではその特徴である強誘電性は発現しないため、使用することができない。従って、結晶化するための工程が必要となる。結晶化するための工程として、例えば、高温での結晶化熱処理や高温でのＩｎ−ｓｉｔｕ結晶化プロセス等がある。この結晶化するための工程は、材料にもよるが、一般的に少なくとも４００℃から７００℃の温度で行われる必要がある。 In FeRAM, a ferroelectric thin film such as PZT (Pb (Zr _x Ti _1-x O ₃ )), BIT (Bi ₄ Ti ₃ O ₁₂ ), SBT or the like is used for a capacitor portion. Each material has a crystal structure based on a perovskite structure including an oxygen octahedron. Unlike the conventional Si oxide film, these materials cannot be used because they do not exhibit the characteristic ferroelectricity in the amorphous state. Therefore, a process for crystallization is required. Examples of the step for crystallization include a crystallization heat treatment at a high temperature and an in-situ crystallization process at a high temperature. This crystallization step depends on the material, but generally needs to be performed at a temperature of at least 400 ° C. to 700 ° C.

一方、強誘電体薄膜の成膜方法として、レーザアブレーション法、真空蒸着法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法等の各種の方法が研究されている。しかし、実用化されているものとして、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、スパッタ法、溶液法（ＣＳＤ：ＣｈｅｍｉｃａｌＳｏｌｕｔｉｏｎＤｅｐｏｓｉｔｉｏｎ）がある。 On the other hand, various methods such as a laser ablation method, a vacuum deposition method, and an MBE (Molecular Beam Epitaxy) method have been studied as a method for forming a ferroelectric thin film. However, there are MOCVD (Metal Organic Chemical Vapor Deposition) methods, sputtering methods, and solution methods (CSD: Chemical Solution Deposition).

以下に、強誘電体キャパシタとして、代表的な強誘電体材料であるＰＺＴを例にとってその特徴について説明する。 The characteristics of the ferroelectric capacitor will be described below by taking PZT, which is a typical ferroelectric material, as an example.

強誘電体は、自発分極を持つ。この自発分極は、電界により向きを反転する特徴をもつ。また、自発分極は電界を印加しない状態でも分極値を持つ（残留分極）。この分極値（分極の向き）は、電界を０とする前の状態に依存する。即ち、強誘電体は、印加する電界の向きにより＋、−の電荷を結晶表面に誘起することができ、この状態をそれぞれメモリ素子のデータ０、１に対応させる。ＦｅＲＡＭは、ＤＲＡＭと同じ１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造をとることができるが、現状では信頼性を向上させるために主に２Ｔ／２Ｃ構造のものが採用されている。 A ferroelectric has spontaneous polarization. This spontaneous polarization has a feature that its direction is reversed by an electric field. Spontaneous polarization has a polarization value (residual polarization) even when no electric field is applied. This polarization value (direction of polarization) depends on the state before the electric field is zero. That is, the ferroelectric can induce + and − charges on the crystal surface depending on the direction of the applied electric field, and this state corresponds to data 0 and 1 of the memory element, respectively. FeRAM can have the same 1T / 1C (1 transistor / 1 capacitor) structure as DRAM, but at present, a 2T / 2C structure is mainly employed in order to improve reliability.

また、上述したように、ＦｅＲＡＭに使用されている強誘電体材料は、主にＰＺＴ薄膜、ＳＢＴ薄膜である。前者のＰＺＴには、以下のような利点がある。 Further, as described above, the ferroelectric material used for FeRAM is mainly a PZT thin film and an SBT thin film. The former PZT has the following advantages.

（１）結晶化温度が６００℃程度である。 (1) The crystallization temperature is about 600 ° C.

（２）分極値が大きく、残留分極値で２０μＣ／ｃｍ^２程度である。 (2) The polarization value is large, and the residual polarization value is about ²⁰ μC / cm ² .

（３）ヒステリシス曲線において分極０となる時の電界値である抗電界が比較的小さいため、低電圧で分極反転が可能である。 (3) Since the coercive electric field, which is the electric field value when the polarization becomes 0 in the hysteresis curve, is relatively small, the polarization can be reversed at a low voltage.

（４）Ｚｒ／Ｔｉ組成比により、結晶化温度、グレインサイズおよびグレイン形状等の構造特性、あるいは分極量、抗電界、疲労特性およびリーク電流等の強誘電特性が制御可能である。 (4) Structural characteristics such as crystallization temperature, grain size, and grain shape, or ferroelectric characteristics such as polarization, coercive electric field, fatigue characteristics, and leakage current can be controlled by the Zr / Ti composition ratio.

（５）ペロブスカイト構造を持つ元素の許容性により、Ａサイトと呼ばれるＰｂをＳｒ、Ｂａ、Ｃａ、Ｌａ等の元素で、Ｂサイトと呼ばれるＺｒ、ＴｉをＮｂ、Ｗ、Ｍｇ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｎ等の元素で置換することが可能であり、それが結晶構造、構造特性、強誘電特性に大きく影響する。 (5) Due to the tolerance of elements having a perovskite structure, Pb called A site is an element such as Sr, Ba, Ca, La, etc., and Zr and Ti called B site are Nb, W, Mg, Co, Fe, Ni. , Mn and the like can be substituted, which greatly affects the crystal structure, structural characteristics, and ferroelectric characteristics.

ＰＺＴは、早くから薄膜化の検討がなされてきている。また、ＰＺＴは、スパッタ法、ゾルゲル法等の手法で研究例も多く、最初にＦｅＲＡＭとして実用化された材料である。 PZT has been studied for thinning from an early stage. In addition, PZT is a material that was first put into practical use as FeRAM, with many examples of research using techniques such as sputtering and sol-gel.

ＰＺＴの欠点として、書き込み回数の増加に伴う分極量の減少（疲労特性）が挙げられる。ＰＺＴ膜の疲労は、Ｐｔ電極との界面に形成される酸素空孔が主たる原因とされている。この酸素空孔の発生理由の１つがＰｂ元素の揮発性、拡散容易性である。このＰｂ元素は、揮発する際にＰｂＯとなるため、これに伴い酸素欠損が生じる。 A disadvantage of PZT is a decrease in the amount of polarization (fatigue characteristics) accompanying an increase in the number of writes. The fatigue of the PZT film is mainly caused by oxygen vacancies formed at the interface with the Pt electrode. One of the reasons for the generation of oxygen vacancies is the volatility and ease of diffusion of the Pb element. Since this Pb element becomes PbO when it volatilizes, oxygen deficiency is caused accordingly.

Ｐｂはペロブスカイト構造の一部であるため、酸素空孔が形成されると近傍の陽イオンと双極子を形成し、スイッチング電荷の減少を引き起こす。これに対し、疲労特性そのものが電界により加速される特徴を持つため、動作電圧の低電圧化が提案されている。具体的には、従来使用されていたＰｔ電極に代わってＩｒＯ_ｘ等の酸化物電極を用いることにより、疲労特性の改善がなされている。 Since Pb is a part of the perovskite structure, when oxygen vacancies are formed, nearby cations and dipoles are formed, causing a decrease in switching charge. On the other hand, since the fatigue characteristics themselves are accelerated by an electric field, a reduction in operating voltage has been proposed. Specifically, fatigue characteristics are improved by using an oxide electrode such as IrO _x in place of the conventionally used Pt electrode.

しかし、以上で説明した強誘電体材料を利用したＦｅＲＡＭのキャパシタは、キャパシタ膜を成膜した直後の特性は良好であっても、その後のＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）工程時に酸素欠損が生じて特性が劣化するという問題がある。この加工ダメージは、キャパシタの周辺部で生じる。このため、キャパシタの周辺部では、固定電荷が生じ電界反転が行われなくなる。従って、キャパシタ面積を減少するに伴いダメージ部の比率が大きくなり、分極量低下や信号量低下が起こる。このように、酸素欠損は、強誘電体キャパシタの高集積化の障害になっている。 However, the FeRAM capacitor using the ferroelectric material described above has the characteristics that oxygen deficiency occurs during the subsequent RIE (Reactive Ion Etching) process even if the characteristics immediately after the capacitor film is formed are good. There is a problem of deterioration. This processing damage occurs in the periphery of the capacitor. For this reason, fixed charges are generated in the peripheral portion of the capacitor, and electric field inversion is not performed. Therefore, as the capacitor area is reduced, the ratio of the damaged portion is increased, and the polarization amount and the signal amount are reduced. Thus, oxygen deficiency is an obstacle to high integration of ferroelectric capacitors.

米国特許出願公開第２００２／００２１５４４Ａ１号明細書US Patent Application Publication No. 2002/0021544 A1

本発明は、製造工程における強誘電体キャパシタの劣化を抑制することが可能な半導体装置およびその製造方法を提供する。 The present invention provides a semiconductor device capable of suppressing deterioration of a ferroelectric capacitor in a manufacturing process and a manufacturing method thereof.

上記目的を達成するために、本発明による半導体装置は、半導体基板と、前記半導体基板上方に、下部電極、誘電体膜、および上部電極が、積層して形成されたキャパシタと、前記誘電体膜に接するように形成された第一の保護膜と、を具備し、前記第一の保護膜が、ＣｅＯ_２に添加材が加えられた酸化膜であることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention includes a semiconductor substrate, a capacitor formed by laminating a lower electrode, a dielectric film, and an upper electrode above the semiconductor substrate, and the dielectric film. A first protective film formed in contact with the first protective film, wherein the first protective film is an oxide film in which an additive is added to CeO ₂ .

また、本発明による半導体装置の製造方法は、半導体基板上方に、下部電極、誘電体膜、および上部電極からなるキャパシタを形成する工程と、前記誘電体膜に接するように第一の保護膜を形成する工程と、窒素または酸素を含む雰囲気中で、前記キャパシタおよび前記第一の保護膜を熱処理する工程と、を具備し、前記第一の保護膜が、ＣｅＯ_２に添加材が加えられた酸化膜であることを特徴とする。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: forming a capacitor including a lower electrode, a dielectric film, and an upper electrode above a semiconductor substrate; and a first protective film so as to contact the dielectric film. And a step of heat-treating the capacitor and the first protective film in an atmosphere containing nitrogen or oxygen, wherein the first protective film is obtained by adding an additive to CeO ₂ It is an oxide film.

本発明によれば、製造工程における強誘電体キャパシタの劣化を抑制することが可能な半導体装置およびその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can suppress deterioration of the ferroelectric capacitor in a manufacturing process, and its manufacturing method can be provided.

本発明の実施形態に係る半導体装置の断面図。1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）。Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention (the 1). 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）。Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention (the 2). 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）。Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention (the 3). 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）。Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention (the 4). 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）。Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention (the 5). 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その６）。Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention (the 6). 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その７）。Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention (the 7). 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その８）。Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention (the 8). 本発明の実施形態に係る半導体装置の製造工程を示す断面図（その９）。Sectional drawing which shows the manufacturing process of the semiconductor device which concerns on embodiment of this invention (the 9).

本発明の実施形態を以下に図面を参照して説明する。なお、以下の実施形態においては、キャパシタ下に位置するプラグ材にタングステンを用いたＣＯＰ（ＣａｐａｃｉｔｏｒＯｎＰｌｕｇ）型ＦｅＲＡＭセルへ適用した例について述べる。 Embodiments of the present invention will be described below with reference to the drawings. In the following embodiments, an example applied to a COP (Capacitor On Plug) type FeRAM cell using tungsten as a plug material located under a capacitor will be described.

まず、本発明の実施形態による半導体装置におけるメモリセルであるＦｅＲＡＭセルの構造について説明する。 First, the structure of the FeRAM cell that is a memory cell in the semiconductor device according to the embodiment of the present invention will be described.

図１は、本発明の実施形態による半導体装置の側方断面図である。 FIG. 1 is a side sectional view of a semiconductor device according to an embodiment of the present invention.

半導体基板としてのＰ型シリコン基板１００の主面を含む内部に、素子分離領域であるＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）１０１が形成され、素子形成領域としての活性領域が分離形成されている。この活性領域内には、トランジスタが形成される。トランジスタは、半導体基板１００の主面上にゲート絶縁膜としての第一の酸化膜１０２を介して形成された多結晶シリコン膜１０３、ＷＳｉ_ｘ膜１０４および第一の窒化膜１０５からなるゲート電極、ゲート電極の側壁に形成されたスペーサ部１０６、およびゲート電極の両側の半導体基板１００の主面を含む内部に形成されたソース／ドレイン領域１０７を備えている。 An STI (Shallow Trench Isolation) 101 as an element isolation region is formed inside a P-type silicon substrate 100 as a semiconductor substrate including a main surface, and an active region as an element formation region is formed separately. A transistor is formed in the active region. The transistor includes a gate electrode made of a polycrystalline silicon film 103, a WSi _x film 104, and a first nitride film 105 formed on a main surface of a semiconductor substrate 100 via a first oxide film 102 as a gate insulating film, A spacer 106 is formed on the side wall of the gate electrode, and source / drain regions 107 are formed inside including the main surface of the semiconductor substrate 100 on both sides of the gate electrode.

半導体基板１００、ＳＴＩ１０１およびトランジスタ上に第二の酸化膜１０８が形成され、第二の酸化膜１０８内には、トランジスタの一方のソース／ドレイン領域１０７に連通する第一のコンタクトホール１０９が形成されている。そして、第一のコンタクトホール１０９内には第一のＴｉＮ膜１１０および第一のプラグ１１１からなる第一のコンタクト電極が形成される。第二の酸化膜１０８および第一のコンタクト電極上には第二の窒化膜１１２が形成され、第二の窒化膜１１２にトランジスタの他方のソース／ドレイン領域１０７に連通する第二のコンタクトホール１１３が形成されている。そして、第二のコンタクトホール１１３内には第二のＴｉＮ膜１１４および第二のプラグ１１５からなる第二のコンタクト電極が形成される。 A second oxide film 108 is formed on the semiconductor substrate 100, the STI 101, and the transistor, and a first contact hole 109 communicating with one source / drain region 107 of the transistor is formed in the second oxide film 108. ing. In the first contact hole 109, a first contact electrode including the first TiN film 110 and the first plug 111 is formed. A second nitride film 112 is formed on the second oxide film 108 and the first contact electrode, and a second contact hole 113 communicated with the second nitride film 112 to the other source / drain region 107 of the transistor. Is formed. A second contact electrode made up of the second TiN film 114 and the second plug 115 is formed in the second contact hole 113.

第二の窒化膜１１２および第二のコンタクト電極上には、炭化珪素膜１１６、Ｔｉ膜１１７、イリジウム膜１１８および白金膜１１９が積層形成されている。そして、白金膜１１９上には、ＰＺＴ膜１２０、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１およびＩｒＯ膜１２２が積層形成される。ここで、イリジウム膜１１８および白金膜１１９はキャパシタの下部電極として、ＰＺＴ膜１２０はキャパシタの誘電体膜として、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１およびＩｒＯ膜１２２はキャパシタの上部電極として形成され、下部電極、誘電体膜、および上部電極によりキャパシタが構成されることとなる。 A silicon carbide film 116, a Ti film 117, an iridium film 118, and a platinum film 119 are stacked on the second nitride film 112 and the second contact electrode. A PZT film 120, an SRO (SrRuO ₃ ) film 121 and an IrO film 122 are stacked on the platinum film 119. Here, the iridium film 118 and the platinum film 119 are formed as the lower electrode of the capacitor, the PZT film 120 is formed as the dielectric film of the capacitor, the SRO (SrRuO ₃ ) film 121 and the IrO film 122 are formed as the upper electrode of the capacitor, and the lower electrode A capacitor is constituted by the dielectric film and the upper electrode.

キャパシタの上部電極の一部であるＩｒＯ膜１２２上には、第一の保護膜としての第一のＣｅＺｒＯ膜１２３および加工マスク材としての第三の酸化膜１２４が積層形成されている。そして、第二の保護膜としての第二のＣｅＺｒＯ膜１２５が、白金膜１１９上にＰＺＴ膜１２０、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１、ＩｒＯ膜１２２、第一のＣｅＺｒＯ膜１２３および第三の酸化膜１２４を覆うように形成されている。 On the IrO film 122 which is a part of the upper electrode of the capacitor, a first CeZrO film 123 as a first protective film and a third oxide film 124 as a processing mask material are laminated. A second CeZrO film 125 as a second protective film is formed on the platinum film 119 by a PZT film 120, an SRO (SrRuO ₃ ) film 121, an IrO film 122, a first CeZrO film 123, and a third oxide film. 124 is formed so as to cover 124.

第二のＣｅＺｒＯ膜１２５上には第四の酸化膜１２７が形成され、炭化珪素膜１１６、Ｔｉ膜１１７、イリジウム膜１１８、白金膜１１９、第二のＣｅＺｒＯ膜１２５および第四の酸化膜１２７を覆うように第二の窒化膜１１２上に、第三の保護膜としての第一のＡｌ_２Ｏ_３膜１２９、第五の酸化膜１３０および第四の保護膜としての第二のＡｌ_２Ｏ_３膜１３１が形成されている。そして、第二のＡｌ_２Ｏ_３膜１３１上には第六の酸化膜１３２が形成されている。 A fourth oxide film 127 is formed on the second CeZrO film 125, and the silicon carbide film 116, the Ti film 117, the iridium film 118, the platinum film 119, the second CeZrO film 125, and the fourth oxide film 127 are formed. On the second nitride film 112 so as to cover, the first Al ₂ O ₃ film 129 as the third protective film, the fifth oxide film 130 and the second Al ₂ O ₃ as the fourth protective film. A film 131 is formed. A sixth oxide film 132 is formed on the second Al ₂ O ₃ film 131.

第六の酸化膜１３２には、キャパシタの上部電極の一部であるＩｒＯ膜１２２に接続されるように第一のＣｅＺｒＯ膜１２３、第三の酸化膜１２４、第二のＣｅＺｒＯ膜１２５、第四の酸化膜１２７、第一のＡｌ_２Ｏ_３膜１２９、第五の酸化膜１３０および第二のＡｌ_２Ｏ_３膜１３１を貫通して形成された第三のコンタクト電極１３３、および第一のコンタクト電極に接続されるように第二の窒化膜１１２、第一のＡｌ_２Ｏ_３膜１２９、第五の酸化膜１３０および第二のＡｌ_２Ｏ_３膜１３１を貫通して形成された第四のコンタクト電極１３４が形成されている。 The sixth oxide film 132 includes a first CeZrO film 123, a third oxide film 124, a second CeZrO film 125, and a fourth so as to be connected to the IrO film 122 that is a part of the upper electrode of the capacitor. Oxide film 127, first Al ₂ O ₃ film 129, fifth oxide film 130, _third Al ₂ O ₃ film 131 formed through the third contact electrode 133, and first contact A fourth nitride film is formed so as to penetrate the second nitride film 112, the first Al ₂ O ₃ film 129, the fifth oxide film 130, and the second Al ₂ O ₃ film 131 so as to be connected to the electrode. A contact electrode 134 is formed.

第六の酸化膜１３２上には、第七の酸化膜１３５、および第三、第四のコンタクト電極１３３、１３４に接続されている第一の上部配線１３６が形成されている。第七の酸化膜１３５および第一の上部配線１３６上には第一の層間絶縁膜１３７が形成されている。また、第一の上部配線１３６に接続されるビア１３８も形成されている。 On the sixth oxide film 132, a seventh oxide film 135 and a first upper wiring 136 connected to the third and fourth contact electrodes 133 and 134 are formed. A first interlayer insulating film 137 is formed on the seventh oxide film 135 and the first upper wiring 136. A via 138 connected to the first upper wiring 136 is also formed.

第一の層間絶縁膜１３７上には、第二の層間絶縁膜１３９、およびビア１３８に接続される第二の上部配線１４０が形成され、図には示さないが上部配線層が更に形成されることでＦｅＲＡＭが完成する。 On the first interlayer insulating film 137, a second interlayer insulating film 139 and a second upper wiring 140 connected to the via 138 are formed, and an upper wiring layer is further formed (not shown). This completes the FeRAM.

図２乃至図１０は、本発明の実施形態における半導体装置の製造方法を示している。 2 to 10 show a method for manufacturing a semiconductor device according to an embodiment of the present invention.

まず、図２に示すように、例えばＰ型シリコン基板（半導体基板）１００内に、素子分離のための図示せぬ溝が形成される。この溝は、トランジスタの活性領域以外の領域に形成される。次に、溝内に、例えばシリコン酸化膜が埋め込まれ、素子分離領域となるＳＴＩ１０１が形成される。 First, as shown in FIG. 2, for example, a groove (not shown) for element isolation is formed in a P-type silicon substrate (semiconductor substrate) 100. This trench is formed in a region other than the active region of the transistor. Next, for example, a silicon oxide film is buried in the trench, and the STI 101 serving as an element isolation region is formed.

次に、スイッチ動作を行うためのトランジスタが以下のようにして形成される。 Next, a transistor for performing a switching operation is formed as follows.

半導体基板１００上の全面に、例えば熱酸化により厚さ６ｎｍ程度の第一の酸化膜１０２が形成される。第一の酸化膜１０２上の全面に、例えば砒素をドープしたｎ＋型の多結晶シリコン膜１０３が形成される。多結晶シリコン膜１０３上の全面に、ＷＳｉ_ｘ膜１０４および第一の窒化膜１０５が順に形成される。第一の窒化膜１０５、ＷＳｉ_ｘ膜１０４および多結晶シリコン膜１０３が通常の光リソグラフィ法およびＲＩＥによって加工され、ゲート電極が形成される。次に、全面に窒化膜が堆積される。この窒化膜は、ＲＩＥによって加工されゲート電極の側壁にスペーサ部１０６が設けられる。そして、プロセスの詳細は省略するが、半導体基板１００表面に、不純物のイオン注入および熱処理によりソース／ドレイン領域１０７が形成され、トランジスタが完成する。 A first oxide film 102 having a thickness of about 6 nm is formed on the entire surface of the semiconductor substrate 100 by, for example, thermal oxidation. For example, an n + type polycrystalline silicon film 103 doped with arsenic is formed on the entire surface of the first oxide film 102. A WSi _x film 104 and a first nitride film 105 are sequentially formed on the entire surface of the polycrystalline silicon film 103. The first nitride film 105, the WSi _x film 104, and the polycrystalline silicon film 103 are processed by a normal photolithography method and RIE to form a gate electrode. Next, a nitride film is deposited on the entire surface. This nitride film is processed by RIE, and a spacer portion 106 is provided on the side wall of the gate electrode. Although details of the process are omitted, source / drain regions 107 are formed on the surface of the semiconductor substrate 100 by impurity ion implantation and heat treatment to complete the transistor.

次に、図３に示すように、全面に、ＣＶＤ法により第二の酸化膜１０８が堆積された後、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により平坦化される。第二の酸化膜１０８内に、トランジスタの一方のソース／ドレイン領域１０７に連通する第一のコンタクトホール１０９が形成される。この第一のコンタクトホール１０９内の表面に、スパッタ法またはＣＶＤ法により薄いチタン膜が堆積された後、フォーミングガス中で熱処理が行われることによって第一のＴｉＮ膜１１０が形成される。全面に、ＣＶＤ法によりタングステンが堆積される。その後、ＣＭＰ法により第一のコンタクトホール１０９外の領域からタングステンが除去され、第一のコンタクトホール１０９内にタングステンが埋め込まれ、第一のプラグ１１１が形成される。次に、全面に、ＣＶＤ法により第二の窒化膜１１２が堆積される。第二の窒化膜１１２および第二の酸化膜１０８内に、トランジスタの他方のソース／ドレイン領域１０７に連通する第二のコンタクトホール１１３が形成される。この第二のコンタクトホール１１３内の表面に第二のＴｉＮ膜１１４が形成される。その後、第二のコンタクトホール１１３内に、タングステンが埋め込まれ、後述するキャパシタに結合される第二のプラグ１１５が形成される。 Next, as shown in FIG. 3, a second oxide film 108 is deposited on the entire surface by a CVD method, and then planarized by a CMP (Chemical Mechanical Polishing) method. A first contact hole 109 communicating with one source / drain region 107 of the transistor is formed in the second oxide film 108. After a thin titanium film is deposited on the surface in the first contact hole 109 by sputtering or CVD, a first TiN film 110 is formed by performing heat treatment in a forming gas. Tungsten is deposited on the entire surface by CVD. Thereafter, tungsten is removed from the region outside the first contact hole 109 by CMP, and tungsten is buried in the first contact hole 109 to form the first plug 111. Next, a second nitride film 112 is deposited on the entire surface by CVD. A second contact hole 113 communicating with the other source / drain region 107 of the transistor is formed in the second nitride film 112 and the second oxide film 108. A second TiN film 114 is formed on the surface in the second contact hole 113. Thereafter, tungsten is buried in the second contact hole 113, and a second plug 115 coupled to a capacitor described later is formed.

次に、図４に示すように、全面に、例えばスパッタ法により膜厚が１０ｎｍ程度の炭化珪素膜１１６が堆積される。この炭化珪素膜１１６上の全面に、例えばスパッタ法により膜厚が３ｎｍ程度のＴｉ膜１１７が堆積される。Ｔｉ膜１１７上の全面に、例えばスパッタ法により膜厚が３０ｎｍのイリジウム膜１１８と膜厚が２０ｎｍの白金膜１１９とが順に形成される。これらイリジウム膜１１８と白金膜１１９とでキャパシタの下部電極となる。白金膜１１９上の全面に、スパッタ法によりキャパシタの誘電体膜となるＰＺＴ膜１２０が形成される。その後、酸素雰囲気中で、急速加熱処理（ＲＴＡ：ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）が行われ、ＰＺＴ膜１２０が結晶化する。 Next, as shown in FIG. 4, a silicon carbide film 116 having a thickness of about 10 nm is deposited on the entire surface by, eg, sputtering. A Ti film 117 having a thickness of about 3 nm is deposited on the entire surface of the silicon carbide film 116 by, eg, sputtering. An iridium film 118 having a thickness of 30 nm and a platinum film 119 having a thickness of 20 nm are sequentially formed on the entire surface of the Ti film 117 by sputtering, for example. These iridium film 118 and platinum film 119 form the lower electrode of the capacitor. A PZT film 120 serving as a capacitor dielectric film is formed on the entire surface of the platinum film 119 by sputtering. After that, rapid thermal annealing (RTA) is performed in an oxygen atmosphere, and the PZT film 120 is crystallized.

この後、キャパシタの上部電極の一部となるＳＲＯ（ＳｒＲｕＯ_３）膜１２１をスパッタ法により形成し、ＳＲＯ（ＳｒＲｕＯ_３）の結晶化のための熱処理を３０秒間５００℃にて行い、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１上に、キャパシタの上部電極の一部となるＩｒＯ１２２をスパッタ法により形成する。ＩｒＯ１２２上に、第一の保護膜としての第一のＣｅＺｒＯ膜１２３をスパッタ法により膜厚５０Åにて形成する。更に、第一のＣｅＺｒＯ膜１２３上に、ＣＶＤ法により加工マスク材となる第三の酸化膜１２４が形成される。 Thereafter, an SRO (SrRuO ₃ ) film 121 that becomes a part of the upper electrode of the capacitor is formed by sputtering, and heat treatment for crystallization of SRO (SrRuO ₃ ) is performed at 500 ° C. for 30 seconds, and SRO (SrRuO) is formed. ₃ ) On the film 121, IrO122 which becomes a part of the upper electrode of the capacitor is formed by sputtering. On the IrO 122, a first CeZrO film 123 as a first protective film is formed with a thickness of 50 mm by sputtering. Further, a third oxide film 124 serving as a processing mask material is formed on the first CeZrO film 123 by a CVD method.

次に、図５に示すように、光リソグラフィ法とＲＩＥにより、第三の酸化膜１２４がパターニングされ、図示しないフォトレジストが除去される。その後、第三の酸化膜１２４をマスクとして、ＲＩＥにより第一のＣｅＺｒＯ膜１２３、ＩｒＯ１２２、ＳＲＯ（ＳｒＲｕＯ_３）膜１２１およびＰＺＴ膜１２０が順にエッチング加工される。主に当該エッチング工程により、ＰＺＴ膜１２０に酸素欠損によるダメージが生じることになる。 Next, as shown in FIG. 5, the third oxide film 124 is patterned by photolithography and RIE, and the photoresist (not shown) is removed. Thereafter, using the third oxide film 124 as a mask, the first CeZrO film 123, IrO122, SRO (SrRuO ₃ ) film 121, and PZT film 120 are sequentially etched by RIE. The PZT film 120 is damaged by oxygen deficiency mainly by the etching process.

次に、図６に示すように、第二の保護膜として第二のＣｅＺｒＯ膜１２５をスパッタ法により膜厚１００Åにて形成する。ＣｅＺｒＯ膜の成膜はターゲットにＣｅＺｒＯを用い、ＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）パワーは１ｋＷ、ＡｒとＯ_２の流量は各々５０ｓｃｃｍ（ｓｔａｎｄａｒｄｃｕｂｉｃｃｅｎｔｉｍｅｔｅｒｓｐｅｒｍｉｎｕｔｅ）および１０ｓｃｃｍにて５分間行う。この時、基板加熱は特に行わない。 Next, as shown in FIG. 6, a second CeZrO film 125 is formed as a second protective film with a thickness of 100 mm by sputtering. The CeZrO film is formed using CeZrO as a target, RF (Radio Frequency) power is 1 kW, and Ar and O ₂ flow rates are 50 sccm (standard cubic centimeters per minute) and 10 sccm, respectively, for 5 minutes. At this time, no substrate heating is performed.

その後、ＰＺＴの酸素欠損を回復するためのアニールを、Ｎ_２中で５５０℃にて１分間行う。熱処理温度は４００℃から６５０℃の範囲内で選択でき、雰囲気に関してもＮ_２以外にＯ_２を添加することも可能である。Ｏ_２を添加する条件としては、Ｎ_２流量２ＳＬＭ（ＳｔａｎｄａｒｄＬｉｔｅｒｐｅｒＭｉｎｕｔｅ）に対してＯ_２流量１ＳＬＭを添加し５００℃にて１分間の熱処理を行うこととなる。 Thereafter, annealing for recovering oxygen vacancies in PZT is performed in N ₂ at 550 ° C. for 1 minute. The heat treatment temperature can be selected within the range of 400 ° C. to 650 ° C. O ₂ can be added in addition to N _{2 with} respect to the atmosphere. As a condition for adding O ₂ , an O ₂ flow rate of 1 SLM is added to an N ₂ flow rate of ₂ SLM (Standard Liter per Minute), and heat treatment is performed at 500 ° C. for 1 minute.

次に、図７に示すように、全面に、例えばＣＶＤ法により下部電極の加工マスク材として第四の酸化膜１２７が堆積される。キャパシタが形成される領域の第四の酸化膜１２７上に、レジストマスク１２８が形成される。 Next, as shown in FIG. 7, a fourth oxide film 127 is deposited on the entire surface by, eg, CVD as a processing mask material for the lower electrode. A resist mask 128 is formed on the fourth oxide film 127 in the region where the capacitor is to be formed.

次に、図８に示すように、レジストマスク１２８を用いた光リソグラフィ法とＲＩＥによって、第四の酸化膜１２７がパターニングされる。その後、第四の酸化膜１２７をマスクとして、ＲＩＥにより第二の保護膜としての第二のＣｅＺｒＯ膜１２５、白金膜１１９、イリジウム膜１１８、Ｔｉ膜１１７および炭化珪素膜１１６が順にパターニング加工される。このようにして、強誘電体キャパシタ等が完成する。 Next, as shown in FIG. 8, the fourth oxide film 127 is patterned by photolithography using a resist mask 128 and RIE. Thereafter, using the fourth oxide film 127 as a mask, the second CeZrO film 125, the platinum film 119, the iridium film 118, the Ti film 117, and the silicon carbide film 116 as the second protective film are sequentially patterned by RIE. . In this way, a ferroelectric capacitor or the like is completed.

第四の酸化膜１２７の成膜方法としては、例えば、成膜温度４２０℃で原料にＴＥＯＳとＯ_２を用いたプラズマＣＶＤ法を利用する。また、酸素原料にＯ_３を用いてプラズマ印加することなく、成膜温度４６０℃にてＣＶＤを行うことも可能である。 As a method for forming the fourth oxide film 127, for example, a plasma CVD method using TEOS and O ₂ as raw materials at a film forming temperature of 420 ° C. is used. Further, it is possible to perform CVD at a film forming temperature of 460 ° C. without applying plasma using O ₃ as an oxygen source.

次に、図９に示すように、全面に、例えばＡＬＤ法により第三の保護膜としての第一のＡｌ_２Ｏ_３膜１２９を形成する。この時、第一のＡｌ_２Ｏ_３膜１２９の成膜温度は例えば２００℃であり、膜厚は例えば１０ｎｍである。第一のＡｌ_２Ｏ_３膜１２９上の全面に、例えばＣＶＤ法により膜厚が５０ｎｍ程度の第五の酸化膜１３０が形成される。第五の酸化膜１３０上の全面に、例えばＡＬＤ法により第四の保護膜としての第二のＡｌ_２Ｏ_３膜１３１が形成される。この時、例えば、第二のＡｌ_２Ｏ_３膜１３１の成膜温度は例えば２００℃であり、膜厚は例えば１０ｎｍである。続いて、全面に、例えばＣＶＤ法により第六の酸化膜１３２が堆積され、キャパシタが覆われる。その後、第六の酸化膜１３２がＣＭＰにより平坦化され、光リソグラフィ法とＲＩＥによって、第六の酸化膜１３２がパターニングされる。これにより、キャパシタの上部電極の一部であるＩｒＯ膜１２２に連通するコンタクトホール、および第一のコンタクト電極に連通するコンタクトホールが同時に形成される。 Next, as shown in FIG. 9, a first Al ₂ O ₃ film 129 as a third protective film is formed on the entire surface by, eg, ALD. At this time, the deposition temperature of the first Al ₂ O ₃ film 129 is, for example, 200 ° C., and the film thickness is, for example, 10 nm. A fifth oxide film 130 having a thickness of about 50 nm is formed on the entire surface of the first Al ₂ O ₃ film 129 by, eg, CVD. A second Al ₂ O ₃ film 131 as a fourth protective film is formed on the entire surface of the fifth oxide film 130 by, eg, ALD. At this time, for example, the film formation temperature of the second Al ₂ O ₃ film 131 is, for example, 200 ° C., and the film thickness is, for example, 10 nm. Subsequently, a sixth oxide film 132 is deposited on the entire surface by, eg, CVD, and the capacitor is covered. Thereafter, the sixth oxide film 132 is planarized by CMP, and the sixth oxide film 132 is patterned by photolithography and RIE. Thereby, a contact hole communicating with the IrO film 122 which is a part of the upper electrode of the capacitor and a contact hole communicating with the first contact electrode are formed simultaneously.

次に、図１０に示すように、第六の酸化膜１３２に形成されたコンタクトホール内にＡｌが埋め込まれ、ＣＭＰにより平坦化される。これにより、第三、第四のコンタクト電極１３３、１３４が形成される。そして、全面に、第七の酸化膜１３５が形成される。第七の酸化膜１３５内に溝が形成された後、溝にＡｌが埋め込まれ、第三、第四のコンタクト電極１３３、１３４に接続される第一の上部配線１３６が形成される。 Next, as shown in FIG. 10, Al is buried in the contact hole formed in the sixth oxide film 132, and planarized by CMP. As a result, third and fourth contact electrodes 133 and 134 are formed. Then, a seventh oxide film 135 is formed on the entire surface. After the groove is formed in the seventh oxide film 135, Al is buried in the groove, and the first upper wiring 136 connected to the third and fourth contact electrodes 133 and 134 is formed.

次に、全面に、第一の層間絶縁膜１３７が堆積される。この第一の層間絶縁膜１３７内に、リソグラフィ法とＲＩＥによって、図示されないビアホールが形成され、このビアホールにＡｌが埋め込まれる。Ａｌが平坦化され、ビア１３８が形成される。この後、全面に第二の層間絶縁膜１３９が堆積され、第二の層間絶縁膜１３９内にＡｌが埋め込まれ、ビア１３８に接続された第二の上部配線１４０が形成される。 Next, a first interlayer insulating film 137 is deposited on the entire surface. A via hole (not shown) is formed in the first interlayer insulating film 137 by lithography and RIE, and Al is buried in the via hole. Al is planarized and a via 138 is formed. Thereafter, a second interlayer insulating film 139 is deposited on the entire surface, Al is embedded in the second interlayer insulating film 139, and a second upper wiring 140 connected to the via 138 is formed.

更にこの後、図には示さないが上部配線層が順次形成され、ＦｅＲＡＭが完成する。 Thereafter, although not shown in the drawing, the upper wiring layer is sequentially formed to complete the FeRAM.

尚、上記実施形態においては、電極の一部を形成するイリジウム膜１１８およびＩｒＯ１２２の形成条件として、イリジウム・ターゲットを用いたＤＣ（直流）スパッタ法で、例えばパワーが０．２‐３ｋＷ、圧力が０．５−２Ｐａで６０秒間、成膜を行うことで１００ｎｍの膜を形成している。また、キャパシタの電極として酸化イリジウムを用いる場合は、イリジウム・ターゲットを用いた化成スパッタ法により、例えばパワーが０．２−２ｋＷ、圧力が０．５−２Ｐａで９０秒間、成膜を行うことで１００ｎｍの膜を形成することとなる。 In the above embodiment, the iridium film 118 and IrO 122 forming part of the electrode are formed by DC (direct current) sputtering using an iridium target, for example, with a power of 0.2-3 kW and a pressure of A film of 100 nm is formed by performing film formation at 0.5-2 Pa for 60 seconds. When iridium oxide is used as the capacitor electrode, the film is formed by chemical sputtering using an iridium target, for example, at a power of 0.2-2 kW and a pressure of 0.5-2 Pa for 90 seconds. A 100 nm film will be formed.

上記実施形態は、ＦｅＲＡＭや高誘電体キャパシタを有するＤＲＡＭ等における、キャパシタ形成工程に含まれるＲＩＥ等によって生じたキャパシタへのダメージを低減または回復することが可能な半導体装置およびその製造方法を示している。 The above embodiment shows a semiconductor device capable of reducing or recovering damage to a capacitor caused by RIE or the like included in a capacitor forming process in a DRAM having a FeRAM or a high dielectric capacitor, and a method for manufacturing the same. Yes.

例えば、キャパシタ形成工程におけるＲＩＥ時に生じる酸素欠損によって、キャパシタの誘電体膜であるＰＺＴ膜１２０の周辺部は、固定電荷を生じ電界反転が行われなくなる。キャパシタ面積の減少に伴い、酸素欠損等によりダメージを受けた部分のキャパシタ総面積に対する割合が上昇し、キャパシタの微細化に限界が生じる虞がある。誘電体膜等に保護膜を形成しない場合であっても、これらのダメージは、６００℃程度の温度でＯ_２中にてアニールを行うことで、酸素欠損を補償することが可能である。しかし、ＰＺＴは結晶中に蒸気圧の高いＰｂを含んでいるため、Ｐｂ欠損を生じてしまい強誘電性が欠損してしまうという問題がある。また、酸化物により形成されるキャパシタの電極、例えばＳＲＯやＩｒＯも、キャパシタ形成工程において酸素欠損を生じ、ｗｅｔ耐性の低下、形状変化や導電性の低下が起こる。ｗｅｔ耐性の低下とは、酸素欠損により、キャパシタの電極の水への溶解度が、通常の状態よりも高くなってしまうことを意味する。 For example, due to oxygen vacancies generated at the time of RIE in the capacitor formation process, a fixed charge is generated in the peripheral portion of the PZT film 120 which is a dielectric film of the capacitor and electric field inversion is not performed. As the capacitor area decreases, the ratio of the portion damaged by oxygen vacancies or the like to the total capacitor area increases, which may limit the miniaturization of the capacitor. Even when a protective film is not formed on the dielectric film or the like, these damages can be compensated for oxygen deficiency by annealing in O ₂ at a temperature of about 600 ° C. However, since PZT contains Pb having a high vapor pressure in the crystal, there is a problem that Pb deficiency occurs and ferroelectricity is deficient. In addition, capacitor electrodes formed of oxide, such as SRO and IrO, also cause oxygen deficiency in the capacitor formation process, resulting in a reduction in wet resistance, a change in shape, and a decrease in conductivity. The reduction in wet resistance means that the solubility of the capacitor electrode in water becomes higher than in a normal state due to oxygen deficiency.

ここで、ＣｅＺｒＯは酸素吸蔵能力を具備しており、４００℃以上の温度になると酸素原子を吐き出す性質を有している。従って、加工後のキャパシタ側面にＣｅＺｒＯ膜を形成し（上記実施形態においては、第二の保護膜としての第二のＣｅＺｒＯ膜１２５がこれに該当する。）、熱処理を加えることでＣｅＺｒＯ膜中の酸素原子が、キャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極の酸素欠損を補充するように拡散することとなる。この熱処理の際に、熱処理雰囲気中に酸素が加えられていると、ＣｅＺｒＯ膜に外部から酸素が供給されることとなるため、キャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極への酸素供給が持続される。熱処理時の酸素添加量は、キャパシタ中の酸素欠損量に応じて調整することも可能である。 Here, CeZrO has an oxygen storage capacity, and has a property of discharging oxygen atoms when the temperature reaches 400 ° C. or higher. Therefore, a CeZrO film is formed on the side surface of the capacitor after processing (in the above-described embodiment, the second CeZrO film 125 as the second protective film corresponds to this), and heat treatment is performed to add the CeZrO film in the CeZrO film. Oxygen atoms diffuse so as to replenish oxygen vacancies in the capacitor electrode formed by the PZT film and the oxide, which are the dielectric films of the capacitor. In this heat treatment, if oxygen is added to the heat treatment atmosphere, oxygen is supplied from the outside to the CeZrO film, so that the capacitor formed by the PZT film and the oxide which are the dielectric films of the capacitor The oxygen supply to the electrodes is maintained. The amount of oxygen added during the heat treatment can be adjusted according to the amount of oxygen deficiency in the capacitor.

但し、加工後のキャパシタ側面にＣｅＺｒＯ膜を形成した後に、熱処理の工程をあえて追加して行わない場合であっても、ＣｅＺｒＯ膜の形成後に層間絶縁膜を形成するＣＶＤ工程において加熱が行われる。従って、このＣＶＤ工程で発生する熱により、ＣｅＺｒＯ膜からキャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極への酸素供給が行われることとなる。具体的には、例えば、上記実施形態においては、第二の保護膜としての第二のＣｅＺｒＯ膜１２５を形成後に熱処理を行っているが、特に熱処理を行わない場合であっても、第四の酸化膜１２７や第六の酸化膜１３２の堆積時の加熱のみで同様の効果が得られる。また、ＣｅＺｒＯ膜の形成後の層間絶縁膜を形成するＣＶＤ工程における加熱によって、保護膜であるＣｅＺｒＯ膜を形成した後の工程で、誘電体膜等に酸素欠損によるダメージが生じた場合であっても、ＣｅＺｒＯ膜からの酸素供給によりダメージを回復することが可能である。 However, even when the CeZrO film is formed on the side surface of the processed capacitor and no additional heat treatment process is performed, heating is performed in the CVD process for forming the interlayer insulating film after the CeZrO film is formed. Therefore, oxygen generated from the CeZrO film is supplied from the CeZrO film to the PZT film, which is the capacitor dielectric film, and to the electrode of the capacitor formed by the oxide. Specifically, for example, in the above-described embodiment, the heat treatment is performed after the second CeZrO film 125 as the second protective film is formed. The same effect can be obtained only by heating at the time of depositing the oxide film 127 and the sixth oxide film 132. In addition, in the process after the formation of the CeZrO film as the protective film due to heating in the CVD process for forming the interlayer insulating film after the formation of the CeZrO film, the dielectric film or the like is damaged due to oxygen deficiency. However, it is possible to recover the damage by supplying oxygen from the CeZrO film.

また、ＣｅＺｒＯは単に酸素を放出する機能を有しているだけでなく、水素をブロックする性質も有している。従って、キャパシタ形成後の工程によって放出される水素によるキャパシタへのダメージを防止することも可能である。上記実施形態においては、例えば、第一の保護膜としての第一のＣｅＺｒＯ膜１２３が、このような機能を果たしている。 CeZrO not only has a function of releasing oxygen, but also has a property of blocking hydrogen. Accordingly, it is possible to prevent damage to the capacitor due to hydrogen released in the process after the capacitor is formed. In the above embodiment, for example, the first CeZrO film 123 as the first protective film performs such a function.

また、上記実施形態の他、強誘電体ＰＺＴの形成方法に、Ｐｂ（ＤＰＭ）_２、Ｔｉ（ｉＯＰｒ）_２（ＤＰＭ）_２、またはＺｒ（ＤｉＢＭ）_４等を原料としたＣＶＤ法を用いた場合においても、上記実施形態と同様の効果が得られることとなる。ここで、ＤＰＭとは、ジピバロイルメタナート（ＣＨ_３）_３ＣＣＯＣＨＣＯＣ（ＣＨ_３）_３、ｉＯＰｒとは、イソプロポキサイドＯＣＨ（ＣＨ３）_２、ＤｉＢＭとは、ジイソブチルメタナート（ＣＨ_３）_２ＣＨ（ＣＯ）ＣＨ（ＣＯ−）ＣＨ（ＣＨ_３）_２を意味する。 In addition to the above embodiment, when the ferroelectric PZT is formed using a CVD method using Pb (DPM) ₂ , Ti (iOPr) ₂ (DPM) ₂ , Zr (DiBM) ₄ , or the like as a raw material. In this case, the same effect as in the above embodiment can be obtained. Here, DPM is dipivaloylmethanate (CH ₃ ) ₃ CCOCHCOC (CH ₃ ) ₃ , iOPr is isopropoxide OCH (CH3) ₂ , DiBM is diisobutylmethanate (CH ₃ ) ₂ CH (CO) CH (CO-) CH (CH ₃ ) ₂ is meant.

第二の保護膜としては、ＣｅＺｒＯ以外にＣｅＨｆＯ、ＣｅＴｉＯを含む酸化膜を利用した場合においても、上記実施形態と同様の効果が得られる。 Even when an oxide film containing CeHfO and CeTiO other than CeZrO is used as the second protective film, the same effect as in the above embodiment can be obtained.

更に、強誘電体薄膜として、ＰＺＴ以外に酸素欠損の発生しやすいＬａ、Ｂａ、Ｓｒ、Ｃａ、Ｍｎ、Ｍｏのいずれかを含むペロブスカイト型酸化物を用いた場合にも、上記実施形態と同様の効果が得られる。強誘電体薄膜として酸化膜を用いれば、少なからず酸素欠損を生じる可能性があり、上記実施形態と同様の効果が得られ得る。 Further, when a perovskite type oxide containing any of La, Ba, Sr, Ca, Mn, and Mo that is liable to generate oxygen vacancies other than PZT is used as the ferroelectric thin film, the same as in the above embodiment An effect is obtained. If an oxide film is used as the ferroelectric thin film, oxygen deficiency may occur, and the same effect as in the above embodiment can be obtained.

また、ＣｅＺｒＯ膜上にＡｌ_２Ｏ_３を５０Å−１００Åの膜厚で形成し熱処理を行うことで、ＣｅＺｒＯ膜によるキャパシタへの酸素欠損回復効果を上昇させることも可能である。ＣｅＺｒＯ膜上にＡｌ_２Ｏ_３を形成することで酸素欠損回復効果が上昇する理由は、Ａｌ_２Ｏ_３膜が蓋のような機能を果たし、ＣｅＺｒＯ膜からの酸素供給がＰＺＴ方向に限定され、様々な方向に拡散しないためである。 In addition, it is possible to increase the oxygen deficiency recovery effect on the capacitor by the CeZrO film by forming Al ₂ O ₃ with a thickness of 50 to 100 mm on the CeZrO film and performing heat treatment. The reason why the oxygen deficiency recovery effect is increased by forming Al ₂ O ₃ on the CeZrO film is that the Al ₂ O ₃ film functions like a lid, the oxygen supply from the CeZrO film is limited to the PZT direction, This is because it does not diffuse in various directions.

上記実施形態において、第一の保護膜１２３や第二の保護膜１２５としてＣｅＯ_２を用いた場合、８００℃程度まで加熱しないと、キャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極への酸素供給効果が得られない。しかし、このような高温では、トランジスタやキャパシタ、配線等が熱により破壊されてしまう虞がある。そこで、本実施形態においては、Ｈｆ、Ｚｒ、Ｔｉ等のＩＶＢ族元素である添加材料を加えることで酸素を放出する温度を低温化し、トランジスタやキャパシタにダメージを与えることなく熱処理工程等による、キャパシタの誘電体膜であるＰＺＴ膜および酸化物により形成されるキャパシタの電極の酸素欠損を補充することが可能となる。また、添加する元素、濃度を調整することにより、第二の保護膜の形成後に行う熱処理工程なしに、その後の工程の処理温度によって酸素欠損回復が行えるようにすることも可能である。 In the above embodiment, when CeO ₂ is used as the first protective film 123 or the second protective film 125, it is formed of a PZT film and an oxide that are dielectric films of the capacitor unless heated to about 800 ° C. The effect of supplying oxygen to the capacitor electrode cannot be obtained. However, at such high temperatures, there is a risk that transistors, capacitors, wirings, and the like will be destroyed by heat. Therefore, in the present embodiment, the temperature at which oxygen is released is reduced by adding an additive material that is an IVB group element such as Hf, Zr, Ti, etc. It becomes possible to replenish oxygen vacancies in the electrode of the capacitor formed of the PZT film and the oxide which are the dielectric films. Further, by adjusting the element and concentration to be added, it is possible to perform oxygen deficiency recovery by the processing temperature of the subsequent process without the heat treatment process performed after the formation of the second protective film.

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変更することが可能である。例えば、本発明は、ＦｅＲＡＭに限らず、高誘電体キャパシタを有するＤＲＡＭにおいても適用することができる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。 In addition, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. For example, the present invention can be applied not only to FeRAM but also to a DRAM having a high dielectric capacitor. Further, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be obtained as an invention.

１００Ｐ型シリコン基板（半導体基板）
１０１ＳＴＩ
１０２第一の酸化膜
１０３多結晶シリコン膜
１０４ＷＳｉ_ｘ膜
１０５第一の窒化膜
１０６スペーサ部
１０７ソース／ドレイン領域
１０８第二の酸化膜
１０９第一のコンタクトホール
１１０第一のＴｉＮ膜
１１１第一のプラグ
１１２第二の窒化膜
１１３第二のコンタクトホール
１１４第二のＴｉＮ膜
１１５第二のプラグ
１１６炭化珪素膜
１１７Ｔｉ膜
１１８イリジウム膜
１１９白金膜
１２０ＰＺＴ膜
１２１ＳＲＯ（ＳｒＲｕＯ_３）膜
１２２ＩｒＯ
１２３第一のＣｅＺｒＯ膜
１２４第三の酸化膜
１２５第二のＣｅＺｒＯ膜
１２７第四の酸化膜
１２８レジストマスク
１２９第一のＡｌ_２Ｏ_３膜
１３０第五の酸化膜
１３１第二のＡｌ_２Ｏ_３膜
１３２第六の酸化膜
１３３第三のコンタクト電極
１３４第四のコンタクト電極
１３５第七の酸化膜
１３６第一の上部配線
１３７第一の層間絶縁膜
１３８ビア
１３９第二の層間絶縁膜
１４０第二の上部配線 100 P-type silicon substrate (semiconductor substrate)
101 STI
102 First oxide film 103 Polycrystalline silicon film 104 WSi _x film 105 First nitride film 106 Spacer portion 107 Source / drain region 108 Second oxide film 109 First contact hole 110 First TiN film 111 First Plug 112 second nitride film 113 second contact hole 114 second TiN film 115 second plug 116 silicon carbide film 117 Ti film 118 iridium film 119 platinum film 120 PZT film 121 SRO (SrRuO ₃ ) film 122 IrO
123 First CeZrO film 124 Third oxide film 125 Second CeZrO film 127 Fourth oxide film 128 Resist mask 129 First Al ₂ O ₃ film 130 Fifth oxide film 131 Second Al ₂ O ₃ Film 132 Sixth oxide film 133 Third contact electrode 134 Fourth contact electrode 135 Seventh oxide film 136 First upper wiring 137 First interlayer insulating film 138 Via 139 Second interlayer insulating film 140 Second Upper wiring

Claims

A semiconductor substrate;
A capacitor formed by laminating a lower electrode, a dielectric film, and an upper electrode on the semiconductor substrate; and
A first protective film formed in contact with the dielectric film;
Comprising
The semiconductor device, wherein the first protective film is an oxide film obtained by adding an additive to CeO ₂ .

The semiconductor device according to claim 1, wherein the additive is any one of group IVB elements.

A second protective film formed on the upper electrode;
2. The semiconductor device according to claim 1, wherein the first and second protective films are oxide films containing CeZrO, CeHfO, or CeTiO.

The semiconductor device according to claim 1, wherein the dielectric film has a perovskite structure including an oxygen octahedron.

4. The semiconductor device according to claim 3, further comprising an oxide film formed above the first protective film or above the second protective film.

Forming a capacitor comprising a lower electrode, a dielectric film, and an upper electrode above the semiconductor substrate;
Forming a first protective film in contact with the dielectric film;
Heat treating the capacitor and the first protective film in an atmosphere containing nitrogen or oxygen; and
Comprising
The method for manufacturing a semiconductor device, wherein the first protective film is an oxide film in which an additive is added to CeO ₂ .

The method of manufacturing a semiconductor device according to claim 6, wherein the additive is any one of group IVB elements.

A step of forming a second protective film on the upper electrode;
7. The method of manufacturing a semiconductor device according to claim 6, wherein the first and second protective films are oxide films containing CeZrO, CeHfO, or CeTiO.

The method of manufacturing a semiconductor device according to claim 6, wherein the heat treatment step is performed to release oxygen from the first protective film and recover oxygen deficiency in the dielectric film.

7. The method of manufacturing a semiconductor device according to claim 6, wherein the step of forming the capacitor includes an etching step of the dielectric film.