JP2011108769A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、縦構造の電界効果トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)、ゲート隔離型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)、ダイオード、サイリスタ等に適用可能な半導体装置に関する。 The present invention relates to a semiconductor device that can be applied to a vertical field effect transistor (MOSFET), an insulated gate bipolar transistor (IGBT), a diode, a thyristor, and the like.
一般的に、半導体装置は、基板の厚み方向に電流が流れる構造である縦構造のものと、基板の面内方向に電流が流れる構造である横構造のものとに大別される。高耐圧が要求されるパワーMOSFETや半導体リレー(SSR:Solid State Relay)は、縦型二重拡散MOSFET(DMOSFET:Double-Diffused MOSFET)と呼ばれる構造にされることが多い。 In general, semiconductor devices are roughly classified into a vertical structure in which current flows in the thickness direction of the substrate and a horizontal structure in which current flows in the in-plane direction of the substrate. Power MOSFETs and semiconductor relays (SSR: Solid State Relay) that require a high breakdown voltage are often configured as vertical double-diffused MOSFETs (DMOSFETs).
このDMOSFETは、端的にいうと、例えばn型のシリコンで形成されたn−ドリフト層と、n−ドリフト層の表面側に不純物を拡散して形成されたp型ベース層と、p型ベース層内に不純物を拡散して形成されたn+層と、n−ドリフト層の表面側に形成されたゲート電極及びソース電極と、n−ドリフト層の裏面側に形成されたドレイン電極とを備える構造である。かかる構造において、ゲート電極に所定の電圧を印加すると、n−ドリフト層とn+層との間におけるp型ベース層内にチャネルが形成され、ソース電極から供給されてn+層及びp型ベース層内に形成されたチャネルを順に介した電流が、n−ドリフト層内を基板の厚み方向に流れてドレイン電極に流れ込む。 In short, this DMOSFET includes, for example, an n − drift layer formed of n type silicon, a p type base layer formed by diffusing impurities on the surface side of the n − drift layer, and a p type base layer. structure and a drain electrode formed on the back surface side of the drift layer - and n + layer formed by diffusing impurities within, n - a gate electrode and a source electrode formed on the surface side of the drift layer, n It is. In such a structure, when a predetermined voltage is applied to the gate electrode, n - channel p-type base layer between the drift layer and the n + layer is formed, it is supplied from the source electrode n + layer and the p-type base A current passing through channels formed in the layer sequentially flows in the n − drift layer in the thickness direction of the substrate and flows into the drain electrode.
以下の特許文献1には、ドリフト層に用いている導電型とは異なる導電型の層をドリフト層の側面に形成することによって、空乏層の広がりを防ぐためのガードリングやフィールドプレートを不要として半導体装置の小型化を図りつつ、高耐圧及び高信頼性を実現する技術が開示されている。また、以下の非特許文献2には、特許文献1に開示された半導体装置の試作品についての特性等が具体的に開示されている。
In
ところで、現在は、半導体装置が搭載される各種機器の小型化や高機能化等に伴って、半導体装置の実装面積が制限されることが多いため、半導体装置は小型化が図られている。今後は、半導体装置の実装面積が益々制限されることが想定されるため、半導体装置には小型化のみならず高集積化も要求されると考えられる。半導体装置を高集積化するために、縦構造の半導体装置と横構造の半導体装置とを1つのチップに集積する必要も出てくると考えられる。例えば、縦構造の高耐圧MOSFETと、横構造の低耐圧MOSFETやバイポーラトランジスタとを1つのチップに集積する場合である。 By the way, since the mounting area of the semiconductor device is often limited as the various devices on which the semiconductor device is mounted are downsized and highly functional, the size of the semiconductor device is being reduced. In the future, since the mounting area of the semiconductor device is expected to be increasingly limited, it is considered that not only miniaturization but also high integration is required for the semiconductor device. In order to increase the integration density of semiconductor devices, it may be necessary to integrate a vertical structure semiconductor device and a horizontal structure semiconductor device on one chip. For example, this is a case where a vertical high breakdown voltage MOSFET and a horizontal low breakdown voltage MOSFET or bipolar transistor are integrated on one chip.
しかしながら、縦構造の半導体装置と横構造の半導体装置とを集積した場合には、縦構造の半導体装置は電流が基板の厚み方向に流れるため、その電流の一部が集積された横構造の半導体装置に流れ込むことが考えられる。すると、この電流によって横構造の半導体装置が、本来の動作とは異なる動作をしてしまい、動作が不安定になったり誤動作する虞が考えられる。 However, when a vertical semiconductor device and a horizontal semiconductor device are integrated, since a current flows in the thickness direction of the substrate in the vertical semiconductor device, a semiconductor with a horizontal structure in which a part of the current is integrated It is conceivable to flow into the device. As a result, the semiconductor device having the lateral structure operates differently from the original operation due to this current, and there is a possibility that the operation becomes unstable or malfunctions.
本発明は上記事情に鑑みてなされたものであり、縦構造のものと他の構造のものとを集積しても互いに悪影響を及ぼすことなく、小型で低抵抗且つ高耐圧を実現することができる半導体装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and it is possible to realize a small size, low resistance and high breakdown voltage without adversely affecting each other even if a vertical structure and another structure are integrated. An object is to provide a semiconductor device.
上記課題を解決するために、本発明の半導体装置は、第1導電型の第1領域をなす基板(21、51)と、前記第1領域の表面側に形成される第2導電型の第2領域(22、52)と、前記第2領域の表面側に配列形成されて、チャネル(CH)が形成される第1導電型の第3領域(31、61)と、前記第1領域と前記第3領域との間に形成される第1導電型の接続領域(34、64)と、前記第2領域に接続され、前記第1領域の側面に形成される第2導電型の第4領域(41、71)と、前記第3領域の表面側に形成される第1電極(13)と、前記第2領域の表面側に形成されて前記チャネルを制御する第2電極(12)と、前記第1領域の裏面側に形成される第3電極(14)とを備えることを特徴としている。
この発明によると、第3領域に形成されるチャネルを介したキャリアは、第2領域によって第1領域である基板の側面側に導かれた後に第4領域によって基板の側面を介して裏面側に導かれ、これにより基板を迂回するように基板の表面側から裏面側に導かれる。
また、本発明の半導体装置は、前記接続領域が、前記第1領域と全ての前記第3領域との間にそれぞれ形成されることを特徴としている。
また、本発明の半導体装置は、前記第4領域が、前記第1領域の側面の全てに形成されることを特徴としている。
また、本発明の半導体装置は、前記第4領域のレイアウトが櫛歯状に形成されることを特徴としている。
また、本発明の半導体装置は、前記第3領域が、一つの前記第1領域に対して、前記第2領域のみに覆われた状態で形成された第1配列領域と、前記第2領域と前記接続領域とに覆われた状態で形成された第2配列領域と、前記第2領域と前記接続領域と前記第4領域とに覆われた状態で最外周に形成された第3配列領域とを有しており、前記第1導電型はp型であり、前記第2導電型はn型であり、前記第4領域の側面に形成される垂直p層(42)と前記垂直p層の側面に形成される側面酸化膜(43)と、前記第1領域と前記第3電極との間に形成されて前記第4領域に接するn+層(23)とを備えることを特徴としている。
また、本発明の半導体装置は、中央部に形成される横構造の回路部(R1)と、周辺部に形成される縦構造の電源部(R2)とを備えることを特徴としている。
In order to solve the above problems, a semiconductor device of the present invention includes a substrate (21, 51) forming a first region of a first conductivity type, and a second conductivity type of a second conductivity type formed on the surface side of the first region. Two regions (22, 52), a third region (31, 61) of a first conductivity type arranged on the surface side of the second region to form a channel (CH), the first region, A first conductivity type connection region (34, 64) formed between the third region and a second conductivity type fourth region connected to the second region and formed on a side surface of the first region. A region (41, 71), a first electrode (13) formed on the surface side of the third region, and a second electrode (12) formed on the surface side of the second region to control the channel, And a third electrode (14) formed on the back side of the first region.
According to the present invention, carriers through the channel formed in the third region are guided by the second region to the side surface of the substrate, which is the first region, and then transferred to the back surface side through the side surface of the substrate by the fourth region. Thus, the light is guided from the front surface side to the back surface side so as to bypass the substrate.
The semiconductor device of the present invention is characterized in that the connection region is formed between the first region and all the third regions.
Moreover, the semiconductor device of the present invention is characterized in that the fourth region is formed on all side surfaces of the first region.
The semiconductor device according to the present invention is characterized in that the layout of the fourth region is formed in a comb shape.
Further, the semiconductor device of the present invention includes a first array region formed in a state where the third region is covered only by the second region with respect to one first region, the second region, A second array region formed in a state covered with the connection region; a third array region formed in an outermost periphery in a state covered by the second region, the connection region, and the fourth region; The first conductivity type is p-type, the second conductivity type is n-type, and the vertical p-layer (42) formed on the side surface of the fourth region and the vertical p-layer A side oxide film (43) formed on a side surface and an n + layer (23) formed between the first region and the third electrode and in contact with the fourth region are provided.
In addition, the semiconductor device of the present invention is characterized by including a horizontal circuit portion (R1) formed in the central portion and a vertical power supply portion (R2) formed in the peripheral portion.
本発明によれば、第3領域に形成されるチャネルを介したキャリアを、第2領域によって第1領域である基板の側面側に導き、第4領域によって基板の側面を介して裏面側に導き、基板を迂回するように基板の表面側から裏面側にキャリアを導いているため、縦構造のものと他の構造のものとを集積しても、縦構造に係る素子のチャネルを介したキャリアが他の構造の素子に導かれることがないため、互いに悪影響を及ぼすことなく、小型で低抵抗且つ高耐圧を実現することができるという効果がある。 According to the present invention, the carrier via the channel formed in the third region is guided to the side surface side of the substrate which is the first region by the second region, and is guided to the back surface side by way of the fourth region through the side surface of the substrate. Since the carrier is guided from the front surface side to the back surface side of the substrate so as to bypass the substrate, the carrier via the channel of the element related to the vertical structure even if the vertical structure and other structures are integrated Is not led to an element having another structure, so that there is an effect that a small size, a low resistance and a high breakdown voltage can be realized without adversely affecting each other.
以下、図面を参照して本発明の実施形態による半導体装置について詳細に説明する。尚、以下では、縦型二重拡散MOSFET(DMOSFET)の構造を有する半導体装置を例に挙げて説明するが、本発明の半導体装置は、DMOSFET以外にもIGBT、ダイオード、サイリスタ等に適用可能である。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings. In the following, a semiconductor device having a vertical double diffusion MOSFET (DMOSFET) structure will be described as an example. However, the semiconductor device of the present invention can be applied to IGBTs, diodes, thyristors, etc. in addition to DMOSFETs. is there.
〔第1実施形態〕
図1は、本発明の第1実施形態による半導体装置の平面図である。尚、図1では、理解を容易にするために、半導体装置の一部のみを拡大して図示しており、半導体装置の表面側に形成された電極(ソース電極及びゲート電極)及び酸化膜の一部を剥離した状態を図示している。また、図2,図3は、同半導体装置の断面図であって、図2は図1中のA−A線に沿う断面図であり、図3は図1中のB−B線に沿う断面図である。
[First Embodiment]
FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, for easy understanding, only a part of the semiconductor device is illustrated in an enlarged manner, and electrodes (source electrode and gate electrode) and oxide films formed on the surface side of the semiconductor device are illustrated. The state where a part is peeled is shown. 2 and 3 are cross-sectional views of the semiconductor device, FIG. 2 is a cross-sectional view taken along line AA in FIG. 1, and FIG. 3 is taken along line BB in FIG. It is sectional drawing.
これら図1〜図3に示す通り、本実施形態の半導体装置1は、基板11の表面側にゲート電極12(第2電極)及びソース電極13(第1電極)が、基板11の裏面側にドレイン電極14(第3電極)がそれぞれ設けられており、ソース電極13から基板11を介してドレイン電極14に流れるキャリア(電子)を、ゲート電極12に印加する電圧によって制御する。尚、図2,3において、記号「n」が付された層は電子を多数キャリアとする層(第2導電型の層)を意味し、記号「p」が付された層は正孔を多数キャリアとする層(第1導電型の層)を意味する。また、記号「n」又は記号「p」に付随する記号「+」はその層が比較的高不純物濃度であることを意味する。
As shown in FIGS. 1 to 3, in the
ゲート電極12は、例えばポリシリコンで形成されており、半導体装置1の端部付近を除いて基板11の表面側のほぼ全面に亘って形成されている。このゲート電極12には、平面視の形状が矩形形状であって所定の大きさを有するコンタクトホールHが、基板11の表面に平行な面内で所定の間隔をもって配列形成されている。尚、基板11の表面側のほぼ全面に亘って、ゲート電極12を取り囲むようにSiO2等の酸化膜15が形成されている。ソース電極13は、酸化膜15を介してゲート電極12を覆い、且つゲート電極12に形成されたコンタクトホールHを埋めるように基板11の表面側のほぼ全面に形成されている。ドレイン電極14は、基板11の裏面側のほぼ全面に亘って形成されている。
The
基板11は、p基板21(第1領域)、p基板21の上部に形成された表面n層22(第2領域)、及びp基板21の下部に形成されたn+層23等からなる。p基板21は、ソース電極13から供給されて、ゲート電極12に印加される電圧によって形成されるチャネルCH(詳細は後述する)を介した電流が、基板11の厚み方向に流れるのを防止する。このため、チャネルCHを介した電流がp基板21を介してドレイン電極14に流れ込むことはない。
The
表面n層22は、チャネルCHを介した電流をp基板21の側面側に導くものである。上述の通り、チャネルCHを介した電流はp基板21を流れないため、チャネルCHを介した電流を迂回させて基板11の裏面に形成されたドレイン電極14に導くために、チャネルCHを介した電流を表面n層22によってp基板21の側面側に導いている。n+層23は、ドレイン電極14とのオーミックコンタクトを得るために形成される。
The
表面n層22の表面側には、ゲート電極12のコンタクトホールHを利用した不純物の拡散によってpベース層31(第3領域)が配列形成されており、このpベース層31内にはゲート電極12のコンタクトホールHを再度利用した不純物の拡散によってp+層32及びn+層33がそれぞれ形成されている。これらpベース層31、p+層32、及びn+層33の平面視の形状は、図1に示す通り、何れも矩形形状である。pベース層31が形成されている部分における表面n層22の裏面側(p基板21に接する側)には、pベース層31とp基板21とを接続する接続p層34(接続領域)が形成されている。ここで、pベース層31は、表面n層22と接続p層34とに覆われた状態で形成された領域(第2配列領域)ということができる。
On the surface side of the
上述したゲート電極12に形成されたコンタクトホールHの間隔Lgは、ゲート電極12の長さに相当し、隣接するpベース層31のうちの一方に形成されたn+層33から他方に形成されたn+層33に至るまでの長さである。この間隔Lgは、半導体装置1のオン時の抵抗が低下しない長さに設定する必要がある。また、コンタクトホールHの大きさは、ソース電極13の大きさLsとコンタクトホールH内における酸化膜15の厚みによって決定される。尚、半導体装置1の耐圧を高める場合には、コンタクトホールHの間隔Lgをソース電極13の大きさLsよりも広く設定するのが好適である。
The distance Lg between the contact holes H formed in the
ここで、表面n層22に配列形成されたpベース層31のうち、最外周に位置するものは、最外周pベース層31aとされている。この最外周pベース層31a内には、pベース層31内に設けられるp+層32及びn+層33と同様のp+層32a及びn+層33aがそれぞれ形成されている。但し、図1に示す通り、平面視の形状が矩形形状に形成されたpベース層31とは異なり、最外周pベース層31aは、平面視の形状が半導体装置1の外周に沿う帯状に形成されている。また、pベース層31ではn+層33が平面視でp+層32を取り囲むように形成されているが、最外周pベース層31aではn+層33aが平面視でp+層32aの片側(半導体装置1の端部に対向する側とは逆の側)にのみ形成されている。
Here, among the p base layers 31 arranged and formed on the
また、半導体装置1の端部には、垂直n層41(第4領域)、垂直p層42、及び側面酸化膜43が形成されている。垂直n層41は、表面n層22によってp基板21の側面側に導かれた電流を、基板11の裏面に設けられたドレイン電極14に導く(正確には、n+層23に導く)ものであり、p基板21の側面に形成されている。具体的に、垂直n層41は、上端が表面n層22の端部に接続されるとともに、下端がn+層23に接続されるように、p基板21の側面に形成されている。例えば、p基板21の平面視の形状が矩形形状である場合には、p基板21を取り囲むようにp基板21の4つの側面に形成される。
A vertical n layer 41 (fourth region), a
尚、垂直n層41は、抵抗を低減する観点からは、p基板21の四方を取り囲むように形成されるのが望ましい。しかしながら、必ずしも平面視でp基板21の四方を取り囲むように形成される必要はなく、例えば、p基板21の1〜3つの側面のみに形成されていてもよく、或いは、1つの側面のうちの一部にのみ形成されていてもよい。ここで、最外周pベース層31aは、表面n層22と接続p層34と垂直n層41とに覆われた状態で形成された領域(第3配列領域)ということができる。
The
垂直p層42は、半導体装置1を小型化する(平面視の大きさを小さくする)ために設けられており、欠陥が少ない状態で垂直n層41と接合している。具体的に、垂直p層42は、上端が最外周pベース層31aに接続されるとともに、下端がn+層23に接続されるように垂直n層41と接合している。この垂直p層42は、ゲート電極12に印加される電圧によって半導体装置1がオフ状態(チャネルCHが形成されていない状態)で逆バイアスが印加されたときに空乏化する。
The
側面酸化膜43は、半導体装置1の端部に露出する最外周pベース層31a、垂直p層42、及びn+層23を保護するために、半導体装置1の側面に形成されたSiO2等の酸化膜である。この側面酸化膜43は、上端が基板11の表面側に形成された酸化膜15に接続されており、下端は半導体装置1の側面からn+層23が露出しない。
The
次に、上記構成の半導体装置1の動作について説明する。半導体装置1は、ソース電極13とドレイン電極14との間に印加される電圧Vdsの値が正である場合において、ゲート電極12とソース電極13との間に印加される電圧Vgsの値が零のときにはオフ状態になり、電圧Vgsの値が所定の閾値Vthよりも大きいときにはオン状態になる。以下、オン状態時の動作及びオフ状態時の動作について順に説明する。
Next, the operation of the
[オン状態時の動作]
ゲート電極12とソース電極13との間に印加される電圧Vgsが所定の閾値Vthよりも大きくなると、pベース層31の上部であって酸化膜15の下にチャネルCHが形成される(図2参照)。尚、図2ではpベース層31に形成されるチャネルCHの一部のみを図示しているが、チャネルCHは、pベース層31と酸化膜15とが接する部分(平面視で角環形状の部分(図1参照))の全てに形成される。
[Operation when on]
When the voltage V gs applied between the
チャネルCHが形成されると、ソース電極13からn+層33に供給されたキャリア(電子)は、pベース層31のチャネルCHを介した後に表面n層22に流れ込む。表面n層22に流れ込んだキャリア(電子)は、表面n層22によってp基板21の側面側に導かれた後にp基板21の側面に形成された垂直n層41に流れ込む。垂直n層41に流れ込んだキャリア(電子)は、垂直n層41によってn+層23まで導かれた後に、n+層23を介してドレイン電極14に流れ込む。このようにして、基板11の表面に形成されたソース電極13から基板11を介して(基板11に形成された表面n層22及び垂直n層41を介して)基板11の裏面に形成されたドレイン電極14に電流が流れる。
When the channel CH is formed, carriers (electrons) supplied from the
[オフ状態時の動作]
ゲート電極12とソース電極13との間に印加される電圧Vgsの値が零のときに、ドレイン電極14にバイアス電圧が印加されてソース電極13とドレイン電極14との間の電圧Vdsの値が正になると、pベース層31及び最外周pベース層31aと表面n層22との境界に形成されているpn接合の空乏層が拡がる。この空乏層は、基板11の厚み方向及び基板11の面内方向の双方向に拡がる。これにより、pベース層31及び最外周pベース層31aには上述のチャネルCHが形成されず、よって基板11の表面に形成されたソース電極13から基板11の裏面に形成されたドレイン電極14には電流が流れない。
[Operation when off]
When the value of the voltage V gs applied between the
ここで、上記の空乏層の拡がりは、p基板21、表面n層22、pベース層31、最外周pベース層31a、垂直n層41、垂直p層42等の不純物濃度によって決まる。但し、本実施形態では、側面酸化膜43と垂直p層42との間に界面電荷が生じている。このため、p基板21、垂直n層41、及び垂直p層42の不純物濃度は、上記の界面電荷の電荷量を考慮して、オフ状態のときに高バイアスが印加された状態で完全に空乏化するように設定するのが望ましい。
Here, the spread of the depletion layer is determined by the impurity concentration of the
次に、上記構成の半導体装置1の製造方法について簡単に説明する。まず、n+層23、p基板21、及び表面n層22が形成された基板11上の全面に亘って酸化膜を形成し、次いで酸化膜上の全面に亘ってポリシリコン等の電極層を形成する。次に、基板11上の全面に亘って形成された酸化膜及び電極層のうち、pベース層31を形成すべき部分を除去してコンタクトホールHを形成する。これにより、基板11上には、酸化膜15の一部及びゲート電極12が形成される
Next, a method for manufacturing the
次いで、ゲート電極12をマスクとして用い、ゲート電極12に形成されたコンタクトホールHから不純物を基板11の表面n層22内に拡散させて接続p層34を形成する。同様に、ゲート電極12をマスクとして用い、ゲート電極12に形成されたコンタクトホールHから不純物を基板11の表面n層22内に拡散させてpベース層31及び最外周pベース層31aを形成する。pベース層31及び最外周pベース層31aを形成すると、二度ゲート電極12をマスクとして用い、ゲート電極12に形成されたコンタクトホールHから不純物をpベース層31及び最外周pベース層31aに拡散させ、n+層33,33aを形成する。以上の工程が終了すると、ベース電極12の周囲に酸化膜15を形成する工程及びソース電極13を形成する工程が順に行われる。
Next, using the
次に、シリコンMEMS(Micro Electro Mechanical Systems)技術で用いられるICP(Inductively Coupled Plasma:誘導結合プラズマ)によって、基板11の垂直n層41及び垂直p層42を形成すべき部分を垂直にエッチングし、基板11のn+層23に達する孔を形成する。尚、ICPを用いたエッチングが終了した後は、ICPを用いて形成された孔の内部を、適当な薬液を用いたウェットエッチング法によってエッチングする。
Next, the portions where the
以上の処理が終了すると、ICPを用いて形成された孔内に、まず垂直n層41をエピタキシャル成長法によって形成し、次いで、垂直p層42をエピタキシャル成長法によって形成する。次に、半導体装置1の端部に露出する最外周pベース層31a、垂直p層42、及びn+層23を保護する側面酸化膜43を形成する。最後に、ドレイン電極を基板11の裏面側に形成する工程等が行われ、個々のチップに分離することにより半導体装置1が製造される。
When the above processing is completed, a
以上の通り、本実施形態の半導体装置1は、基板11の内部にチャネルCHを介した電流が流れないp基板21を配置し、表面n層22及び垂直n層41によってチャネルCHを介した電流を迂回させて(p基板21を迂回させて)基板11の裏面側に導いている。このため、基板11の厚み方向に電流が流れる縦構造の素子と基板11の面内方向に電流が流れる横構造の素子とを集積したとしても、縦構造の素子を流れる電流は表面n層22及び垂直n層41に導かれて横構造の素子に流れ込むことが無いため、互いに悪影響を及ぼすことはない。また、本実施形態の半導体装置1は、垂直p層42を設けることで小型化することができ、垂直n層41の平面視における面積を大きくすることで低抵抗にすることができ、更にはゲート電極12やソース電極13の大きさや基板11の厚み等を適宜設定することにより、高耐圧を実現することができる。
As described above, in the
図4は、本発明の第1実施形態による半導体装置の第1変形例を示す断面図である。尚、図4に示す断面図は、図1中のA−A線に相当する部分の断面図である。図2に示す半導体装置1は、基板11の表面側に形成された全てのpベース層31及び最外周pベース層31aとp基板21との間に接続p層34が形成されており、全てのpベース層31及び最外周pベース層31aがp基板21に接続される構造であった。
FIG. 4 is a sectional view showing a first modification of the semiconductor device according to the first embodiment of the present invention. The cross-sectional view shown in FIG. 4 is a cross-sectional view of a portion corresponding to the line AA in FIG. In the
これに対し、図4に示す半導体装置2は、接続p層34が形成されずにp基板21に接続されていないpベース層31が一部に存在する構造である。かかる構造にすることで、表面n層22の面積(平面視の面積)を大きくすることができ、表面n層22の抵抗を低減することができる。ここで、かかる構造のpベース層31は、表面n層22のみに覆われた状態で形成された領域(第1配列領域)ということができる。
On the other hand, the
尚、接続p層34が全く形成されておらず、全てのpベース層31がp基板21に接続されてない構造にすると、ソース電極13の電位がp基板21に伝わらないため垂直n層41を効率良く空乏化することができず耐圧の低下に繋がる。このため、少なくとも1つのpベース層31がp基板21に接続されている構造にする必要がある。つまり、pベース層31とp基板21との接続は、表面n層22の抵抗と、垂直n層41の空乏化の度合い(耐圧)とによって決定される。
If the
図5は、本発明の第1実施形態による半導体装置の第2変形例を示す断面図である。尚、図5に示す断面図も、図1中のA−A線に相当する部分の断面図である。図5に示す半導体装置3は、基板11内におけるn型の半導体をp型の半導体にし、p型の半導体をn型の半導体にしたものである。具体的には、図2に示すp基板21、表面n層22、及びn+層23が、n基板51、表面p層52、及びp+層53にそれぞれ変更されている。また、図2に示すpベース層31、最外周pベース層31a、p+層32,32a、n+層33,33a、及び接続p層34が、nベース層61、最外周nベース層61a、n+層62,62a、p+層63,63a、及び接続n層64(接続領域)にそれぞれ変更されている。
FIG. 5 is a sectional view showing a second modification of the semiconductor device according to the first embodiment of the present invention. The cross-sectional view shown in FIG. 5 is also a cross-sectional view of a portion corresponding to the line AA in FIG. In the semiconductor device 3 shown in FIG. 5, the n-type semiconductor in the
更に、図2に示す垂直n層41が垂直p層71に変更されている。但し、図5に示す半導体装置3は、図2に示す垂直p層42に相当する構成が省略されている。垂直p層71覆うように側面酸化膜43を形成すると、その界面に生ずる負電荷によって垂直p層42の空乏化が促進されるため、図2に示す垂直p層42に相当する構成を省略することができる。尚、本変形においても、図4に示す第1変形例と同様に、接続n層64が形成されずにn基板51に接続されていないnベース層61が一部に存在する構造にすることも可能である。
Further, the
図6は、本発明の第1実施形態による半導体装置のレイアウト例を示す図であって、(a)〜(c)は平面図であり、(d)は斜視図である。図6において、符号P1を付した部材は、半導体装置の表面に形成されたゲートパッドであって、ゲート電極12と電気的に接続されて外部電極としての役割を果たす。また、符号P2を付した部材は、半導体装置の表面に形成されたソースパッドであって、ソース電極13と電気的に接続されて外部電極としての役割を果たす。
6A and 6B are diagrams showing a layout example of the semiconductor device according to the first embodiment of the present invention, wherein FIGS. 6A to 6C are plan views and FIG. 6D is a perspective view. In FIG. 6, a member denoted by reference symbol P <b> 1 is a gate pad formed on the surface of the semiconductor device, and is electrically connected to the
図6(a)に示すレイアウトは通常用いられる一般的なレイアウトであり、半導体装置の平面視の形状が略矩形形状とされている。図1〜4に示す半導体装置1,2を図6(a)に示すレイアウトにした場合には、p基板21が平面視で矩形形状に形成され、そのp基板21の周囲を取り囲むように垂直n層41が形成される。つまり、p基板21の4つの側面(平面)の各々に垂直n層41が形成されている。尚、図5に示す半導体装置3を図6(a)に示すレイアウトにした場合には、矩形形状のn基板52の周囲を取り囲むように垂直p層71が形成される。
The layout shown in FIG. 6A is a commonly used general layout, and the shape of the semiconductor device in plan view is a substantially rectangular shape. When the
図6(b),(c)に示すレイアウトは、半導体装置の周囲長を長くするためのレイアウトであって、図6(b)では紙面左右方向に櫛歯状の突起が形成されたものであり、図6(c)では紙面上下左右方向に櫛歯状の突起が形成されたものである。図1〜4に示す半導体装置1,2を図6(b),(c)に示すレイアウトにした場合には、p基板21の平面視の形状がほぼ図示の通り形成され、そのp基板21を取り囲むように垂直n層41が形成される。尚、図5に示す半導体装置3の場合には、図6(b),(c)に示す形状のn基板52の周囲を取り囲むように垂直p層71が形成される。半導体装置の周囲長を長くすれば垂直n層41や垂直p層71の面積(平面視の面積)を広げることができるため、垂直n層41や垂直p層71の抵抗を低減することができる。
The layouts shown in FIGS. 6B and 6C are layouts for increasing the peripheral length of the semiconductor device. In FIG. 6B, comb-like protrusions are formed in the left-right direction on the paper surface. In FIG. 6C, comb-like protrusions are formed in the vertical and horizontal directions on the paper surface. When the
図6(d)に示すレイアウトは、平面視の形状が長方形である複数の半導体装置を用意し、各々の半導体装置の裏面の電極(ドレイン電極14)を共通化したものである。尚、各々の半導体装置の表面側に形成されたゲートパッドP1同士、及びソースパッドP2同士は、例えばワイヤーボンディング等によって接続される。図6(d)に示すレイアウトを採用すると、耐圧を高めたままでオン抵抗を従来の素子よりも低減することができる。 In the layout shown in FIG. 6D, a plurality of semiconductor devices having a rectangular shape in plan view are prepared, and the back electrode (drain electrode 14) of each semiconductor device is used in common. Note that the gate pads P1 and the source pads P2 formed on the surface side of each semiconductor device are connected by, for example, wire bonding. When the layout shown in FIG. 6D is adopted, the on-resistance can be reduced as compared with the conventional element while the breakdown voltage is increased.
〔第2実施形態〕
図7は、本発明の第2実施形態による半導体装置の平面図である。また、図8は、同半導体装置の図7中のC−C線に沿う断面図である。本実施形態の半導体装置4は、図1〜3に示す高耐圧の縦構造素子と基板11の面内方向に電流が流れる低耐圧の横構造の素子とを集積したものである。尚、図8においては、図1〜3に示した部材等に相当する部材等には同一の符号を付してある。
[Second Embodiment]
FIG. 7 is a plan view of a semiconductor device according to a second embodiment of the present invention. 8 is a cross-sectional view of the semiconductor device taken along line CC in FIG. The semiconductor device 4 of the present embodiment is an integration of the high breakdown voltage vertical structure elements shown in FIGS. 1 to 3 and the low breakdown voltage lateral structure elements in which a current flows in the in-plane direction of the
図7,図8に示す通り、本実施形態の半導体装置4は、平面視における外形形状が矩形形状であり、その中央部には回路部R1が配置され、その周辺部には電源部R2が配置されている。回路部R1には低耐圧の横構造の素子が形成され、電源部R2には高耐圧の縦構造の素子が形成されている。図8を参照すると、電源部R2には、図2に示す構造と同一構造の素子が形成されているのが分かる。また、図8では、回路部R1に形成された横構造の素子として、PMOS(pチャネルMOS)80とNMOS(nチャネルMOS)90とを図示している。 As shown in FIGS. 7 and 8, the semiconductor device 4 of the present embodiment has a rectangular outer shape in plan view, the circuit portion R1 is disposed at the center thereof, and the power supply portion R2 is disposed at the periphery thereof. Has been placed. A low breakdown voltage lateral element is formed in the circuit part R1, and a high breakdown voltage vertical element is formed in the power supply part R2. Referring to FIG. 8, it can be seen that an element having the same structure as that shown in FIG. 2 is formed in the power supply unit R2. Further, in FIG. 8, a PMOS (p-channel MOS) 80 and an NMOS (n-channel MOS) 90 are shown as lateral elements formed in the circuit portion R1.
ここで、図8に示す通り、チャネルCHを介した電流が基板11の厚み方向に流れるのを防止するために設けられるp基板21、及びp基板21の裏面に形成されるn+層23は、半導体装置4の端部を除くほぼ全面に亘り設けられている。回路部R1におけるPMOS80は、基板11(p基板21)の表面側にn層81を形成し、このn層81の内部にp+層82を形成し、ゲート電極83、ソース電極84、及びドレイン電極85を形成することによって形成される。また、回路部R1におけるNMOS90は、基板11(p基板21)の表面側にp層91を形成し、このp層91の内部にn+層92を形成し、ゲート電極93、ソース電極94、及びドレイン電極95を形成することによって形成される。
Here, as shown in FIG. 8, the
図8を参照すると、表面n層22及び垂直n層41は、電源部R2のみに形成されている。このため、ソース電極13(電源部R2に形成された縦構造の素子に係るソース電極)から供給されてn+層33及びチャネルCHを介した電流は、表面n層22によって半導体装置4の端部に導かれた後に、垂直n層41によって基板11の裏面側に導かれる。従って、チャネルCHを介した電流が回路部R1に流れ込むことはなく、PMOS81やNMOS82の動作が不安定になったり誤動作することはない。
Referring to FIG. 8, the
尚、縦構造の素子が形成される電源部R2は必ずしも回路部R1を取り囲むように形成されている必要はなく、半導体装置4の外周の一部に形成されていれば良い。また、本実施形態においても、図4,図5に示す変形例を適用することができ、更には図6に示すような各種のレイアウトにすることも可能である。 Note that the power supply unit R2 in which the elements having the vertical structure are formed is not necessarily formed so as to surround the circuit unit R1, but may be formed in a part of the outer periphery of the semiconductor device 4. Also in the present embodiment, the modifications shown in FIGS. 4 and 5 can be applied, and various layouts as shown in FIG. 6 can be used.
以上の通り、本実施形態の半導体装置4も、基板11の内部にチャネルCHを介した電流が流れないp基板21を配置し、表面n層22及び垂直n層41によってチャネルCHを介した電流を迂回させて(p基板21を迂回させて)基板11の裏面側に導いている。このため、横構造のPMOS80やNMOS90を集積しても、縦構造の素子を流れる電流は表面n層22及び垂直n層41に導かれて横構造の素子に流れ込むことが無いため、互いに悪影響を及ぼすことはない。また、本実施形態の半導体装置4も、垂直p層42を設けることで小型化することができ、垂直n層41の平面視における面積を大きくすることで低抵抗にすることができ、更にはゲート電極12やソース電極13の大きさや基板11の厚み等を適宜設定することにより、高耐圧を実現することができる。
As described above, also in the semiconductor device 4 of the present embodiment, the
以上、本発明の実施形態による半導体装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、基板11は、シリコン(Si)に限らず、炭化シリコン(SiC)を用いることができる。また、半導体装置の端部(端面)は、必ずしも基板11の表面に対して垂直に形成されている必要はなく斜めに形成されていても良い。つまり、p基板21やn基板51の側面を斜めに形成し、これに伴って垂直n層41や垂直p層71、更には側面酸化膜43も斜めに形成しても良い。
Although the semiconductor device according to the embodiment of the present invention has been described above, the present invention is not limited to the above embodiment, and can be freely changed within the scope of the present invention. For example, the
1〜4 半導体装置
12 ゲート電極
13 ソース電極
14 ドレイン電極
21 p基板
22 表面n層
23 n+層
31 pベース層
31a 最外周pベース層
34 接続p層
41 垂直n層
42 垂直p層
43 側面酸化膜
51 n基板
52 表面p層
61 nベース層
61a 最外周nベース層
64 接続n層
71 垂直p層
CH チャネル
R1 回路部
R2 電源部
1-4
Claims (6)
前記第1領域の表面側に形成される第2導電型の第2領域と、
前記第2領域の表面側に配列形成されて、チャネルが形成される第1導電型の第3領域と、
前記第1領域と前記第3領域との間に形成される第1導電型の接続領域と、
前記第2領域に接続され、前記第1領域の側面に形成される第2導電型の第4領域と、
前記第3領域の表面側に形成される第1電極と、
前記第2領域の表面側に形成されて前記チャネルを制御する第2電極と、
前記第1領域の裏面側に形成される第3電極と
を備えることを特徴とする半導体装置。 A substrate forming a first region of a first conductivity type;
A second region of the second conductivity type formed on the surface side of the first region;
A third region of a first conductivity type arranged on the surface side of the second region to form a channel;
A connection region of a first conductivity type formed between the first region and the third region;
A fourth region of a second conductivity type connected to the second region and formed on a side surface of the first region;
A first electrode formed on the surface side of the third region;
A second electrode formed on the surface side of the second region to control the channel;
A semiconductor device comprising: a third electrode formed on a back surface side of the first region.
前記第2領域のみに覆われた状態で形成された第1配列領域と、
前記第2領域と前記接続領域とに覆われた状態で形成された第2配列領域と、
前記第2領域と前記接続領域と前記第4領域とに覆われた状態で最外周に形成された第3配列領域とを有しており、
前記第1導電型はp型であり、
前記第2導電型はn型であり、
前記第4領域の側面に形成される垂直p層と
前記垂直p層の側面に形成される側面酸化膜と、
前記第1領域と前記第3電極との間に形成されて前記第4領域に接するn+層と
を備えることを特徴とする請求項1記載の半導体装置。 The third region is a single first region.
A first array region formed in a state covered only by the second region;
A second array region formed in a state covered with the second region and the connection region;
A third array region formed on the outermost periphery in a state covered with the second region, the connection region, and the fourth region;
The first conductivity type is p-type;
The second conductivity type is n-type;
A vertical p layer formed on a side surface of the fourth region; a side oxide film formed on a side surface of the vertical p layer;
The semiconductor device according to claim 1, further comprising: an n + layer formed between the first region and the third electrode and in contact with the fourth region.
周辺部に形成される縦構造の電源部と
を備えることを特徴とする請求項1記載の半導体装置。 A lateral circuit portion formed in the central portion;
The semiconductor device according to claim 1, further comprising: a vertical power supply unit formed in a peripheral portion.
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US11688256B2 (en) | 2013-09-06 | 2023-06-27 | Nec Corporation | Security system, security method, and non-transitory computer readable medium |
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