JP2011096784A - Transistor, planar element, and method of manufacturing them - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a transistor and a resin film which can be manufactured at relatively low temperature. <P>SOLUTION: A lower gate insulating film 44 is structured of a lower oxide layer 44a formed of oxide of metal (aluminum) for forming a control gate 42 and a lower SAM layer 44b formed of a self-assembled monolayer. An upper gate insulating film 48 is structured of an upper oxide layer 48a formed of oxide of metal (aluminum) for forming a floating gate 46 and an upper SAM layer 48b formed of a self-assembled monolayer. Thereby, a memory cell 40 can be manufactured at relatively low temperature. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、トランジスタ，面状素子およびこれらの製造方法に関し、詳しくは、コントロールゲートとフローティングゲートとを有するトランジスタ，比較的低温で軟化する樹脂により形成された樹脂フィルムに複数のトランジスタが形成された面状素子およびこうしたトランジスタや面状素子の製造方法に関する。   More particularly, the present invention relates to a transistor having a control gate and a floating gate, and a plurality of transistors formed on a resin film formed of a resin that softens at a relatively low temperature. The present invention relates to a planar element and a method for manufacturing such a transistor and planar element.

従来、この種の面状素子としては、高分子材料により形成された薄膜フィルムにマトリックス状に複数の圧力センサを形成したものが提案されている（例えば、特許文献１参照）。この面状素子では、高分子材料により形成された薄膜フィルムに複数の圧力センサを形成することにより、球面などの曲線にもマトリックス状に複数の圧力センサを取り付けたり、可撓性を有するものとしている。   Conventionally, as this type of planar element, a thin film formed of a polymer material in which a plurality of pressure sensors are formed in a matrix has been proposed (see, for example, Patent Document 1). In this planar element, by forming a plurality of pressure sensors on a thin film made of a polymer material, it is possible to attach a plurality of pressure sensors in a matrix shape to a curved surface such as a spherical surface or to have flexibility. Yes.

特開２００６−０９０９８３号公報JP 2006-090983 A

上述した面状素子は薄膜フィルムにマトリックス状に圧力素子を形成しているが、こうした薄膜フィルムにフラッシュメモリなどを構成するトランジスタを形成しようとすると、絶縁層を形成するときなどの素子を形成する際の温度が薄膜フィルムの耐熱温度を超えてしまい、形成が困難なものとなる。   In the planar element described above, pressure elements are formed in a matrix form on a thin film, but when a transistor constituting a flash memory or the like is formed on such a thin film, an element is formed when an insulating layer is formed. The temperature at that time exceeds the heat-resistant temperature of the thin film, making it difficult to form.

本発明のトランジスタ，面状素子およびこれらの製造方法は、比較的低温で製造が可能なトランジスタや樹脂フィルムにトランジスタを製造することを主目的とする。   The main object of the transistor, the planar element, and the manufacturing method thereof of the present invention is to manufacture a transistor on a transistor or a resin film that can be manufactured at a relatively low temperature.

本発明のトランジスタ，面状素子およびこれらの製造方法は、上述の主目的を達成するために以下の手段を採った。   In order to achieve the main object described above, the transistor, the planar element and the manufacturing method thereof according to the present invention employ the following means.

本発明のトランジスタは、
コントロールゲートとフローティングゲートとを有するトランジスタであって、
前記コントロールゲートと前記フローティングゲートとの間の絶縁層が前記コントロールゲートを構成する金属の酸化物または窒化物による第１層と自己組織化単分子膜による第２層とにより構成されてなる、
ことを特徴とする。 The transistor of the present invention
A transistor having a control gate and a floating gate,
The insulating layer between the control gate and the floating gate is composed of a first layer made of a metal oxide or nitride constituting the control gate and a second layer made of a self-assembled monolayer.
It is characterized by that.

この本発明のトランジスタでは、コントロールゲートとフローティングゲートとの間の絶縁層をコントロールゲートを構成する金属の酸化物または窒化物による第１層と自己組織化単分子膜による第２層とにより構成したから、絶縁層を比較的低温に製造可能なものとすることができる。この結果、トランジスタを比較的低温で製造可能なものとすることができる。   In this transistor of the present invention, the insulating layer between the control gate and the floating gate is composed of a first layer made of a metal oxide or nitride constituting the control gate and a second layer made of a self-assembled monolayer. Therefore, the insulating layer can be manufactured at a relatively low temperature. As a result, the transistor can be manufactured at a relatively low temperature.

こうした本発明のトランジスタにおいて、前記コントロールゲートは、１００℃を超える所定温度で軟化する樹脂により形成された樹脂フィルムに形成されてなるものとすることもできる。ここで、「樹脂フィルム」には、ポリエチレンナフタレート・フィルムが含まれる。   In the transistor of the present invention, the control gate may be formed on a resin film formed of a resin that softens at a predetermined temperature exceeding 100 ° C. Here, the “resin film” includes a polyethylene naphthalate film.

また、本発明のトランジスタにおいて、前記自己組織化単分子膜は、ホスホン酸系の自己組織化単分子膜であるものとすることもできる。   In the transistor of the present invention, the self-assembled monolayer may be a phosphonic acid-based self-assembled monolayer.

さらに、本発明のトランジスタにおいて、前記コントロールゲートと前記フローティングゲートはアルミニウムにより構成されてなるものとすることもできる。   Furthermore, in the transistor of the present invention, the control gate and the floating gate may be made of aluminum.

そして、本発明のトランジスタにおいて、半導体材料により形成された半導体層を備え、前記フローティングゲートと前記半導体層との間の絶縁層が前記フローティングゲートを構成する金属の酸化物または窒化物による第３層と自己組織化単分子膜による第４層とにより構成されてなるものとすることもできる。こうすれば、フローティングゲートと半導体層との間の絶縁層を比較的低温で製造可能なものすることができ、トランジスタを比較的低温で製造可能なものとすることができる。   The transistor of the present invention includes a semiconductor layer formed of a semiconductor material, and an insulating layer between the floating gate and the semiconductor layer is a third layer made of a metal oxide or nitride constituting the floating gate. And a fourth layer made of a self-assembled monomolecular film. Thus, the insulating layer between the floating gate and the semiconductor layer can be manufactured at a relatively low temperature, and the transistor can be manufactured at a relatively low temperature.

本発明の面状素子は、
１００℃を超える所定温度で軟化する樹脂により形成された樹脂フィルムに複数のトランジスタが形成された面状素子であって、
前記複数のトランジスタは、コントロールゲートとフローティングゲートとを有するタイプのトランジスタであり、且つ、前記コントロールゲートと前記フローティングゲートとの間の絶縁層が前記コントロールゲートを構成する金属の酸化物または窒化物による第１層と自己組織化単分子膜による第２層とにより構成されてなる、
ことを特徴とする。 The planar element of the present invention is
A planar element in which a plurality of transistors are formed on a resin film formed of a resin that softens at a predetermined temperature exceeding 100 ° C.,
The plurality of transistors are transistors of a type having a control gate and a floating gate, and an insulating layer between the control gate and the floating gate is made of a metal oxide or nitride constituting the control gate. It is composed of a first layer and a second layer made of a self-assembled monolayer.
It is characterized by that.

この本発明の面状素子では、トランジスタのコントロールゲートとフローティングゲートとの間の絶縁層をコントロールゲートを構成する金属の酸化物または窒化物による第１層と自己組織化単分子膜による第２層とにより構成したから、比較的低温で絶縁層を形成することができる。この結果、面状素子を比較的低温で製造可能なものとすることができる。ここで、「樹脂フィルム」には、ポリエチレンナフタレート・フィルムが含まれる。   In the planar element of the present invention, the insulating layer between the control gate and the floating gate of the transistor has a first layer made of a metal oxide or nitride constituting the control gate and a second layer made of a self-assembled monolayer. Therefore, the insulating layer can be formed at a relatively low temperature. As a result, the planar element can be manufactured at a relatively low temperature. Here, the “resin film” includes a polyethylene naphthalate film.

本発明のトランジスタの製造方法は、
金属によって基板に厚めに形成されたコントロールゲートにプラズマを照射して該コントロールゲートの表面に金属酸化物または金属窒化物の皮膜を形成する金属化合物被膜形成工程と、
自己組織化単分子膜を形成する材料が溶かされた溶液に前記金属酸化物または前記金属窒化物の被膜の表面を浸漬することにより、前記金属酸化物または前記金属窒化物の被膜の表面に自己組織化単分子膜を形成する自己組織化単分子膜形成工程と、
前記自己組織化単分子膜の上面にフローティングゲートを形成するフローティングゲート形成工程と、
を備えることを要旨とする。 The manufacturing method of the transistor of the present invention is as follows:
A metal compound film forming step of forming a metal oxide or metal nitride film on the surface of the control gate by irradiating the control gate formed thickly on the substrate with metal;
By immersing the surface of the metal oxide or metal nitride film in a solution in which a material for forming a self-assembled monolayer is dissolved, the surface of the metal oxide or metal nitride film is self-implanted. A self-assembled monolayer forming step for forming an organized monolayer;
A floating gate forming step of forming a floating gate on the upper surface of the self-assembled monolayer;
It is a summary to provide.

この本発明のトランジスタの製造方法では、金属によって基板に厚めに形成されたコントロールゲートにプラズマを照射してコントロールゲートの表面に金属酸化物または金属窒化物の皮膜を形成し、自己組織化単分子膜を形成する材料が溶かされた溶液に金属酸化物または金属窒化物の被膜の表面を浸漬することにより、金属酸化物または金属窒化物の被膜の表面に自己組織化単分子膜を形成し、自己組織化単分子膜の上面にフローティングゲートを形成する。この結果、比較的低温で上述の本発明のトランジスタを製造することができる。   In this transistor manufacturing method of the present invention, a control gate formed thick on a substrate with metal is irradiated with plasma to form a film of metal oxide or metal nitride on the surface of the control gate, and a self-assembled monomolecule By immersing the surface of the metal oxide or metal nitride film in a solution in which the material forming the film is dissolved, a self-assembled monolayer is formed on the surface of the metal oxide or metal nitride film, A floating gate is formed on the upper surface of the self-assembled monolayer. As a result, the above-described transistor of the present invention can be manufactured at a relatively low temperature.

こうした本発明のトランジスタの製造方法において、前記基板は、１００℃を超える所定温度で軟化する樹脂により形成された樹脂フィルムであり、前記金属化合物被膜形成工程，前記自己組織化単分子膜形成工程，前記フローティングゲート形成工程は、いずれも１００℃以下の温度で行なわれる工程であるものとすることもできる。こうすれば、１００℃以下の温度で樹脂フィルムに上述の本発明のトランジスタを製造することができる。ここで、「樹脂フィルム」には、ポリエチレンナフタレート・フィルムが含まれる。   In such a method for producing a transistor of the present invention, the substrate is a resin film formed of a resin that softens at a predetermined temperature exceeding 100 ° C., the metal compound film forming step, the self-assembled monolayer forming step, Any of the floating gate forming steps may be performed at a temperature of 100 ° C. or lower. If it carries out like this, the transistor of the above-mentioned this invention can be manufactured to a resin film at the temperature of 100 degrees C or less. Here, the “resin film” includes a polyethylene naphthalate film.

本発明の面状素子の製造方法は、
前記樹脂フィルム上に前記複数のトランジスタを構成するために金属によって厚めに形成された複数のコントロールゲートにプラズマを照射して該複数のコントロールゲートの表面に金属酸化物または金属窒化物の被膜を形成する金属化合物被膜形成工程と、
自己組織化単分子膜を形成する材料が溶かされた溶液に前記樹脂フィルムを浸漬することにより、前記複数のコントロールゲートに形成された前記金属酸化物または前記金属窒化物の被膜の表面に自己組織化単分子膜を形成する自己組織化単分子膜形成工程と、
前記複数のコントロールゲートに形成された前記自己組織化単分子膜の上面に複数のフローティングゲートを形成するフローティングゲート形成工程と、
を備えることを要旨とする。 The manufacturing method of the planar element of the present invention is as follows:
A plurality of control gates, which are formed thick with metal to form the plurality of transistors on the resin film, are irradiated with plasma to form a metal oxide or metal nitride film on the surface of the plurality of control gates. A metal compound film forming step,
By immersing the resin film in a solution in which a material for forming a self-assembled monolayer is dissolved, self-organization is performed on the surface of the metal oxide or metal nitride film formed on the plurality of control gates. A self-assembled monolayer forming step for forming a monolayer monolayer,
A floating gate forming step of forming a plurality of floating gates on an upper surface of the self-assembled monolayer formed on the plurality of control gates;
It is a summary to provide.

この本発明の面状素子の製造方法では、樹脂フィルム上に複数のトランジスタを構成するために金属によって厚めに形成された複数のコントロールゲートにプラズマを照射して複数のコントロールゲートの表面に金属酸化物または金属窒化物の被膜を形成し、自己組織化単分子膜を形成する材料が溶かされた溶液に樹脂フィルムを浸漬することにより、複数のコントロールゲートに形成された金属酸化物または金属窒化物の被膜の表面に自己組織化単分子膜を形成し、自己組織化単分子膜を形成する材料が溶かされた溶液に樹脂フィルムを浸漬することにより、複数のコントロールゲートに形成された金属酸化物または金属窒化物の被膜の表面に自己組織化単分子膜を形成し、複数のコントロールゲートに形成された自己組織化単分子膜の上面に複数のフローティングゲートを形成する。この結果、比較的低温で上述の本発明の面状素子を製造することができる。ここで、「樹脂フィルム」には、ポリエチレンナフタレート・フィルムが含まれる。   In this planar element manufacturing method of the present invention, a plurality of control gates formed thick with metal are irradiated with plasma to form a plurality of transistors on a resin film, and the surfaces of the plurality of control gates are oxidized with metal. Metal oxides or metal nitrides formed on a plurality of control gates by immersing a resin film in a solution in which a material for forming a self-assembled monolayer is formed. A metal oxide formed on multiple control gates by forming a self-assembled monolayer on the surface of the coating and immersing the resin film in a solution in which the material forming the self-assembled monolayer is dissolved Alternatively, a self-assembled monolayer is formed on the surface of the metal nitride film, and the self-assembled monolayer formed on the plurality of control gates Forming a plurality of floating gates. As a result, the planar element of the present invention described above can be manufactured at a relatively low temperature. Here, the “resin film” includes a polyethylene naphthalate film.

本発明の一実施例としてのトランジスタが複数搭載されたフラッシュメモリセルアレー２０の構成の概略を示す構成図である。1 is a configuration diagram showing an outline of a configuration of a flash memory cell array 20 on which a plurality of transistors according to an embodiment of the present invention are mounted. メモリセル４０の回路図である。3 is a circuit diagram of a memory cell 40. FIG. メモリセル４０の断面の構成の一例を模式的に示す構成図である。2 is a configuration diagram schematically showing an example of a cross-sectional configuration of a memory cell 40. FIG. 実施例のメモリセル４０の動作特性を説明するための説明図である。It is explanatory drawing for demonstrating the operating characteristic of the memory cell 40 of an Example. 実施例のフラッシュメモリセルアレー２０の製造方法の一例を示す製造工程図である。It is a manufacturing process figure which shows an example of the manufacturing method of the flash memory cell array 20 of an Example. メモリセル４０の形成方法の一例を示す形成工程図である。FIG. 4 is a formation process diagram illustrating an example of a method for forming a memory cell 40.

次に、本発明を実施するための形態を実施例を用いて説明する。   Next, the form for implementing this invention is demonstrated using an Example.

図１は、本発明の一実施例としてのトランジスタが複数搭載されたフラッシュメモリセルアレー２０の構成の概略を示す構成図である。フラッシュメモリセルアレー２０は、薄膜フィルム３０に形成され、アレー状に配置され互いにＮＯＲ型に接続された複数のフラッシュメモリセル４０（以下、単にメモリセル４０という）と、各メモリセル４０への配線６０，６２とにより構成されている。実施例では、薄膜フィルム３０として、曲げ変形が可能で１６０℃で軟化する厚さ１２５μｍのポリエチレンナフタレート・フィルム（polyethylene naphthalate，ＰＥＮ）を用いるものとした。   FIG. 1 is a block diagram showing a schematic configuration of a flash memory cell array 20 on which a plurality of transistors according to an embodiment of the present invention are mounted. The flash memory cell array 20 is formed on a thin film 30, arranged in an array and connected to each other in a NOR type, and a plurality of flash memory cells 40 (hereinafter simply referred to as memory cells 40), and wiring to each memory cell 40 60, 62. In the examples, a polyethylene naphthalate (PEN) film having a thickness of 125 μm that can be bent and softened at 160 ° C. is used as the thin film 30.

図２はメモリセル４０の回路図であり、図３はメモリセル４０の断面の構成の一例を模式的に示す構成図である。メモリセル４０は、薄膜フィルム３０に形成されたコントロールゲート４２と、コントロールゲート４２の表面に形成された下部ゲート絶縁膜４４と、下部ゲート絶縁膜４４上に形成されたフローティングゲート４６と、フローティングゲート４６の表面に形成された上部ゲート絶縁膜４８と、上部ゲート絶縁膜４８上に形成されたチャネル層５０と、チャネル層５０上に形成されたソース電極５２およびドレイン電極５４とにより構成されている。コントロールゲート４２は、比較的導電性の高い金属材料であるアルミニウム（Ａｌ）により厚さ１８ｎｍに形成され、フローティングゲート４６は比較的導電性能が高い金属材料であるアルミニウム（Ａｌ）により厚さ１６ｎｍに形成されている。また、チャネル層５０は、有機半導体であるペンタセン（pentacene）により厚さ５０ｎｍに形成されており、ソース電極５２，ドレイン電極５４は比較的導電性が高い金属材料である金（Ａｕ）により厚さ５０ｎｍに形成されている。   FIG. 2 is a circuit diagram of the memory cell 40, and FIG. 3 is a configuration diagram schematically showing an example of a cross-sectional configuration of the memory cell 40. The memory cell 40 includes a control gate 42 formed on the thin film 30, a lower gate insulating film 44 formed on the surface of the control gate 42, a floating gate 46 formed on the lower gate insulating film 44, and a floating gate. The upper gate insulating film 48 is formed on the surface 46, the channel layer 50 is formed on the upper gate insulating film 48, and the source electrode 52 and the drain electrode 54 are formed on the channel layer 50. . The control gate 42 is formed to a thickness of 18 nm from aluminum (Al), which is a metal material having relatively high conductivity, and the floating gate 46 is formed to 16 nm in thickness from aluminum (Al), which is a metal material having relatively high conductivity. Is formed. The channel layer 50 is formed to a thickness of 50 nm by pentacene, which is an organic semiconductor, and the source electrode 52 and the drain electrode 54 are made of gold (Au), which is a metal material having relatively high conductivity. It is formed to 50 nm.

下部ゲート絶縁膜４４は、全体として比較的絶縁性能が高くなるよう構成されており、コントロールゲート４２の表面にコントロールゲート４２を構成する金属（アルミニウム）の酸化物である酸化アルミニウム（ＡｌＯ2）により厚さ４ｎｍに形成された下部酸化物層４４ａと、下部酸化物層４４ａ上にホスホン酸（Ｒ−Ｐ（＝Ｏ）（ＯＨ）2，Ｒは有機基）系自己組織化単分子膜（self-assembled monolayer, 以下，ＳＡＭという）により厚さ２ｎｍに形成された下部ＳＡＭ層４４ｂとにより構成されている。 The lower gate insulating film 44 is configured to have relatively high insulation performance as a whole, and is formed of aluminum oxide (AlO 2 ), which is an oxide of metal (aluminum) constituting the control gate 42 on the surface of the control gate 42. A lower oxide layer 44a formed to a thickness of 4 nm, and a phosphonic acid (RP (= O) (OH) 2 , R is an organic group) -based self-assembled monolayer (self) on the lower oxide layer 44a and a lower SAM layer 44b formed to a thickness of 2 nm by an assembled monolayer (hereinafter referred to as SAM).

上部ゲート絶縁膜４８は、全体として比較的絶縁性能が高くなるよう構成されており、フローティングゲート４６の表面にフローティングゲート４６を構成する金属（アルミニウム）の酸化物である酸化アルミニウム（ＡｌＯ2）により厚さ４ｎｍに形成された上部酸化物層４８ａと、上部酸化物層４８ａ上にホスホン酸（Ｒ−Ｐ（＝Ｏ）（ＯＨ）2，Ｒは有機基）系ＳＡＭにより厚さ２ｎｍに形成された上部ＳＡＭ層４８ｂとにより構成されている。 The upper gate insulating film 48 is configured to have relatively high insulation performance as a whole, and is formed of aluminum oxide (AlO 2 ) that is an oxide of metal (aluminum) constituting the floating gate 46 on the surface of the floating gate 46. The upper oxide layer 48a is formed to a thickness of 4 nm, and the upper oxide layer 48a is formed to a thickness of 2 nm by a phosphonic acid (RP (═O) (OH) 2 , R is an organic group) -based SAM. The upper SAM layer 48b.

図４は、こうして構成された実施例のメモリセル４０の動作特性を説明するための説明図である。図中、横軸は、コントロールゲート４２の電圧からソース電極５２を減じたゲートソース間電圧Ｖｇｓを示し、縦軸は、ドレイン電極５４からソース電極５２に流れる電流であるドレイン電流Ｉｄを示している。実施例では、ドレイン電極５４の電圧からソース電極５２の電圧を減じたドレインソース間電圧Ｖｄｓを−２Ｖとした。図示するように、ゲートソース間電圧Ｖｇｓを３Ｖから−６Ｖに変化させる場合よりゲートソース間電圧Ｖｇｓを−６Ｖから３Ｖに変化させる場合のほうがドレイン電流Ｉｄが小さくなっている。すなわち、ゲートソース間電圧Ｖｇｓに−６Ｖを印加するとチャネル層５０を流れる電流により生じたキャリアがフローティングゲート４６に注入されて閾値電圧が高くなり、ゲートソース間電圧Ｖｇｓに３Ｖを印加するとフローティングゲート４６に注入されていたキャリアがトンネル効果によりソースに引き抜かれ閾値電圧が低くなるのである。したがって、こうしたメモリセル４０が複数搭載されたフラッシュメモリセルアレー２０は、書き込み電圧が−６Ｖ，消去電圧が３Ｖのフラッシュメモリとして機能する。こうしたフラッシュメモリセルアレー２０は、曲げ変形が可能であるため、球面などの曲面にも取り付けることができる。さらに、こうしたフラッシュメモリセルアレー２０を加圧されると抵抗値が変化する感圧導電ゴムシート（ＰＣＲテクニカル製のＣＳＡ）に取り付けることにより、フラッシュメモリセルアレー２０を感圧導電ゴムシートに加えられた圧力の面分布を記憶する記憶装置として機能させることができる。この場合、各メモリセル４０のコントロールゲート４２が露出するよう薄膜フィルム３０に貫通孔を形成し、貫通孔を金（Ａｕ）で埋め込んで接続配線を形成し、形成した接続配線と所定の電圧（例えば、−６Ｖ）を印加した感圧導電ゴムシートとを電気的に接続すればよい。   FIG. 4 is an explanatory diagram for explaining the operating characteristics of the memory cell 40 of the embodiment thus configured. In the figure, the horizontal axis indicates the gate-source voltage Vgs obtained by subtracting the source electrode 52 from the voltage of the control gate 42, and the vertical axis indicates the drain current Id that is a current flowing from the drain electrode 54 to the source electrode 52. . In the example, the drain-source voltage Vds obtained by subtracting the voltage of the source electrode 52 from the voltage of the drain electrode 54 was set to −2V. As shown in the figure, the drain current Id is smaller when the gate-source voltage Vgs is changed from −6 V to 3 V than when the gate-source voltage Vgs is changed from 3 V to −6 V. That is, when −6 V is applied to the gate-source voltage Vgs, carriers generated by the current flowing through the channel layer 50 are injected into the floating gate 46 to increase the threshold voltage, and when 3 V is applied to the gate-source voltage Vgs, the floating gate 46. The carriers injected into the source are pulled out to the source by the tunnel effect and the threshold voltage is lowered. Therefore, the flash memory cell array 20 in which a plurality of such memory cells 40 are mounted functions as a flash memory having a write voltage of −6V and an erase voltage of 3V. Since the flash memory cell array 20 can be bent and deformed, it can be attached to a curved surface such as a spherical surface. Furthermore, the flash memory cell array 20 can be added to the pressure-sensitive conductive rubber sheet by attaching the flash memory cell array 20 to a pressure-sensitive conductive rubber sheet (CSA made by PCR Technical) whose resistance value changes when pressed. It is possible to function as a storage device that stores the surface distribution of the pressure. In this case, a through hole is formed in the thin film 30 so that the control gate 42 of each memory cell 40 is exposed, and the connection hole is formed by filling the through hole with gold (Au), and the formed connection wiring and a predetermined voltage ( For example, the pressure-sensitive conductive rubber sheet to which −6 V) is applied may be electrically connected.

次に、こうしたフラッシュメモリセルアレー２０の製造について説明する。図５は、実施例のフラッシュメモリセルアレー２０の製造方法の一例を示す製造工程図である。実施例のフラッシュメモリセルアレー２０は、薄膜フィルム３０に複数のメモリセル４０を形成し（工程Ｓ１）、その後、メモリセル４０への配線６０，６２を形成する（工程Ｓ２）ことにより製造することができる。ここでは、説明のため、最初にメモリセル４０の形成工程（工程Ｓ１）の詳細を説明し、次に、配線６０，６２の形成工程（工程Ｓ２）の詳細を説明する。   Next, the manufacture of such a flash memory cell array 20 will be described. FIG. 5 is a manufacturing process diagram showing an example of a manufacturing method of the flash memory cell array 20 of the embodiment. The flash memory cell array 20 of the embodiment is manufactured by forming a plurality of memory cells 40 on the thin film 30 (step S1) and then forming wirings 60 and 62 to the memory cell 40 (step S2). Can do. Here, for the sake of explanation, the details of the process of forming the memory cell 40 (process S1) will be described first, and then the details of the process of forming the wirings 60 and 62 (process S2) will be described.

メモリセル４０の形成工程（工程Ｓ１）は、例えば、図６に例示する工程により行なうことができる。メモリセル４０の形成では、まず、薄膜フィルム３０上にメタルシャドーマスクを蒸着し、アルミニウム（Ａｌ）を厚さ２２ｎｍ真空蒸着（１０-3Ｐａ）することによりコントロールゲート４２を形成する（ステップＳ１００）。ここでは、真空度が高いほど（圧力が低いほど）、アルミニウム（Ａｌ）の表面が平坦になるため、真空度はなるべく高くするほうが望ましい。ステップＳ１００の処理は、１００℃以下の温度で行なわれる。なお、ステップＳ１００の処理より後に実行される他の処理において、金属の真空蒸着は、いずれも１００℃以下の温度で行なわれるものとした。 The process of forming the memory cell 40 (process S1) can be performed by, for example, the process illustrated in FIG. In forming the memory cell 40, first, a metal shadow mask is vapor-deposited on the thin film 30, and aluminum (Al) is vacuum-deposited with a thickness of 22 nm (10 −3 Pa) to form the control gate 42 (step S100). . Here, the higher the degree of vacuum (the lower the pressure), the flatter the surface of aluminum (Al), so it is desirable to make the degree of vacuum as high as possible. The process of step S100 is performed at a temperature of 100 ° C. or lower. In other processes executed after the process of step S100, the metal vacuum deposition is performed at a temperature of 100 ° C. or lower.

次に、形成したコントロールゲート４２に酸素プラズマを照射し（出力１００〜１５０Ｗ，照射時間２０〜６００ｓ）、コントロールゲート４２の表面から４ｎｍの部分を酸化アルミニウム（ＡｌＯ2）膜に変質させて、下部酸化物層４４ａを形成し（ステップＳ１１０）、ホスホン酸（Ｒ−Ｐ（＝Ｏ）（ＯＨ）2，Ｒは有機基）系ＳＡＭの粉を２−プロパノールに飽和量以上溶かした溶液に下部酸化物層４４ａを形成した薄膜フィルム３０を所定時間（例えば、一晩など）浸漬させて、下部ＳＡＭ層４４ｂを形成する（ステップＳ１２０）。その後、後処理として、浸漬後の薄膜フィルム３０を２−プロパノール中でリンスして、窒素（Ｎ2）ブローで表面に残留した２−プロパノールを除去し、更にオーブンで乾燥（温度１００℃，乾燥時間６００ｓ）させる。こうした工程により、下部酸化物層４４ａおよび下部ＳＡＭ層４４ｂを１００℃以下の比較的低温で形成することができる。 Next, the formed control gate 42 is irradiated with oxygen plasma (output: 100 to 150 W, irradiation time: 20 to 600 s), and a portion of 4 nm from the surface of the control gate 42 is transformed into an aluminum oxide (AlO 2 ) film, The oxide layer 44a is formed (step S110), and the lower oxidation is performed in a solution obtained by dissolving phosphonic acid (RP (═O) (OH) 2 , R is an organic group) -based SAM powder in 2-propanol in a saturated amount or more. The thin film 30 on which the physical layer 44a is formed is immersed for a predetermined time (for example, overnight) to form the lower SAM layer 44b (step S120). Thereafter, as a post-treatment, the immersed thin film 30 is rinsed in 2-propanol, 2-propanol remaining on the surface is removed by nitrogen (N 2 ) blow, and further dried in an oven (temperature 100 ° C., dried) Time 600 s). Through these steps, the lower oxide layer 44a and the lower SAM layer 44b can be formed at a relatively low temperature of 100 ° C. or lower.

続いて、下部ＳＡＭ層４４ｂ上にアルミニウム（Ａｌ）を厚さ２０ｎｍ真空蒸着（１０-3Ｐａ）することによりフローティングゲート４６を形成し（ステップＳ１３０）、形成したフローティングゲート４６に酸素プラズマを照射して（出力１００〜１５０Ｗ，照射時間２０〜６００ｓ）フローティングゲート４６の表面から４ｎｍの部分を酸化アルミニウム（ＡｌＯ2）膜に変質させて上部酸化物層４８ａを形成し（ステップＳ１４０）、ホスホン酸（Ｒ−Ｐ（＝Ｏ）（ＯＨ）2，Ｒは有機基）系ＳＡＭの粉を２−プロパノールに飽和量以上溶かした溶液に上部酸化物層４８ａを形成した薄膜フィルム３０を所定時間（例えば、一晩など）浸漬させて上部ＳＡＭ層４８ｂを形成し（ステップＳ１５０）、その後、上述した後処理を実行する。こうした工程により、上部酸化物層４８ａおよび上部ＳＡＭ層４８ｂを１００℃以下の比較的低温で形成することができる。 Subsequently, a floating gate 46 is formed on the lower SAM layer 44b by vacuum deposition of aluminum (Al) to a thickness of 20 nm (10 −3 Pa) (step S130), and the formed floating gate 46 is irradiated with oxygen plasma. (Output 100 to 150 W, irradiation time 20 to 600 s), a portion of 4 nm from the surface of the floating gate 46 is transformed into an aluminum oxide (AlO 2 ) film to form an upper oxide layer 48 a (step S 140), and phosphonic acid ( R—P (═O) (OH) 2 , R is an organic group) The thin film 30 in which the upper oxide layer 48a is formed in a solution obtained by dissolving a SAM-based powder in 2-propanol in a saturated amount or more is used for a predetermined time (eg The upper SAM layer 48b is formed by immersion (eg, overnight) (step S150), and then the above-described post-processing is performed. . Through these steps, the upper oxide layer 48a and the upper SAM layer 48b can be formed at a relatively low temperature of 100 ° C. or lower.

こうして上部ＳＡＭ層４８ｂを形成したら、上部ＳＡＭ層４８ｂを形成した薄膜フィルム３０上にメタルシャドーマスクを蒸着し、ペンタセンを厚さ５０ｎｍ真空蒸着（１０-4Ｐａ）することによりチャネル層５０を形成し（ステップＳ１６０）、別のメタルシャドーマスクを蒸着し、金（Ａｕ）を厚さ５０ｎｍ真空蒸着（１０-4Ｐａ）することによりチャネル層５０上にソース電極５２およびドレイン電極５４を形成して（ステップＳ１７０）、メモリセル４０の形成工程を終了する。こうしたメモリセル４０の形成工程では、全ての工程が１００℃以下の温度で行なわれる。一般に、フラッシュメモリのメモリセルを形成する際には、ゲート絶縁膜などの絶縁層を熱酸化など数百度以上の高温処理により形成するため、ＰＥＮなど比較的低温で軟化する薄膜フィルムにメモリセルを形成しようとすると、薄膜フィルムの耐熱温度を超えてしまい薄膜フィルムに変形が生じてしまう。実施例では、下部ゲート絶縁膜４４，上部ゲート絶縁膜４８を１００℃以下で形成することができるから、メモリセル４０を比較的低温で形成することができ、薄膜フィルム３０の変形を抑制することができる。以上、メモリセル４０の形成工程を説明した。 After the upper SAM layer 48b is thus formed, a metal shadow mask is deposited on the thin film 30 on which the upper SAM layer 48b is formed, and pentacene is vacuum-deposited with a thickness of 50 nm (10 −4 Pa) to form the channel layer 50. (Step S160), another metal shadow mask is deposited, and gold (Au) is vacuum-deposited with a thickness of 50 nm (10 −4 Pa) to form the source electrode 52 and the drain electrode 54 on the channel layer 50 ( Step S170), the process of forming the memory cell 40 is completed. In the process of forming the memory cell 40, all processes are performed at a temperature of 100 ° C. or lower. In general, when forming a memory cell of a flash memory, an insulating layer such as a gate insulating film is formed by a high temperature treatment such as thermal oxidation of several hundred degrees or more, so the memory cell is formed on a thin film that softens at a relatively low temperature such as PEN. If it tries to form, the heat-resistant temperature of a thin film will be exceeded and a deformation | transformation will arise in a thin film. In the embodiment, since the lower gate insulating film 44 and the upper gate insulating film 48 can be formed at 100 ° C. or lower, the memory cell 40 can be formed at a relatively low temperature, and deformation of the thin film 30 can be suppressed. Can do. The formation process of the memory cell 40 has been described above.

配線６０，６２の形成工程（工程Ｓ２）では、まず、メモリセル４０上にパリレンをＣＶＤ法により厚さ３００ｎｍ室温で成膜して図示しない封止膜を形成し、形成した封止膜に二酸化炭素（ＣＯ2）レーザーで貫通孔（Ｖｉａホール）を開け、貫通孔内に金（Ａｕ）を真空蒸着（１０-4Ｐａ）してソース電極５２，ドレイン電極５４のそれぞれに接続される電極および配線６０，６２を形成して、配線６０，６２の形成工程を終了する。このように、フラッシュメモリセルアレー２０を製造する際に全ての工程を１００℃以下で行なうことができ、フラッシュメモリセルアレー２０を比較的低温で製造することができる。 In the step of forming the wirings 60 and 62 (step S2), first, parylene is formed on the memory cell 40 by a CVD method at a thickness of 300 nm at room temperature to form a sealing film (not shown). A through-hole (Via hole) is opened with a carbon (CO 2 ) laser, gold (Au) is vacuum-deposited (10 −4 Pa) in the through-hole, and an electrode connected to each of the source electrode 52 and the drain electrode 54 The wirings 60 and 62 are formed, and the formation process of the wirings 60 and 62 is completed. As described above, when the flash memory cell array 20 is manufactured, all the steps can be performed at 100 ° C. or less, and the flash memory cell array 20 can be manufactured at a relatively low temperature.

以上説明した実施例のフラッシュメモリセルアレー２０によれば、下部ゲート絶縁膜４４をコントロールゲート４２を構成する金属（アルミニウム）の酸化物により形成された下部酸化物層４４ａと自己組織化単分子膜により形成された下部ＳＡＭ層４４ｂとにより構成したから、メモリセル４０を比較的低温で製造可能なものとすることができる。また、上部ゲート絶縁膜４８をフローティングゲート４６を構成する金属（アルミニウム）の酸化物により形成された上部酸化物層４８ａと自己組織化単分子膜により形成された上部ＳＡＭ層４８ｂとにより構成したから、上部ゲート絶縁膜４８を比較的低温で製造することができ、メモリセル４０を比較的低温で製造可能なものとすることができる。また、フラッシュメモリセルアレー２０の製造方法によれば、メモリセル４０の形成工程において、コントロールゲート４２の表面に酸素プラズマを照射して下部酸化物層４４ａを形成し、ホスホン酸（Ｒ−Ｐ（＝Ｏ）（ＯＨ）2，Ｒは有機基）系ＳＡＭの粉の溶液に下部酸化物層４４ａを形成した薄膜フィルム３０を所定時間浸漬させて下部ＳＡＭ層４４ｂを形成することにより、メモリセル４０を比較的低温で形成することができる。 According to the flash memory cell array 20 of the embodiment described above, the lower gate insulating film 44 and the lower oxide layer 44a formed of a metal (aluminum) oxide constituting the control gate 42 and the self-assembled monomolecular film are formed. Thus, the memory cell 40 can be manufactured at a relatively low temperature. Further, the upper gate insulating film 48 is composed of the upper oxide layer 48a formed of the metal (aluminum) oxide constituting the floating gate 46 and the upper SAM layer 48b formed of the self-assembled monomolecular film. The upper gate insulating film 48 can be manufactured at a relatively low temperature, and the memory cell 40 can be manufactured at a relatively low temperature. Further, according to the method of manufacturing the flash memory cell array 20, in the process of forming the memory cell 40, the surface of the control gate 42 is irradiated with oxygen plasma to form the lower oxide layer 44a, and phosphonic acid (RP (P ( = O) (OH) 2 , R is an organic group) The memory cell 40 is formed by immersing the thin film 30 having the lower oxide layer 44a in a solution of the SAM-based powder for a predetermined time to form the lower SAM layer 44b. Can be formed at a relatively low temperature.

実施例のフラッシュメモリセルアレー２０では、コントロールゲート４２，フローティングゲート４６をアルミニウム（Ａｌ）により形成するものとしたが、コントロールゲート４２，フローティングゲート４６を形成する材料としては、例えば、銀（Ａｇ）やタンタル（Ｔａ）など比較的導電性の高い金属材料なら如何なるものを用いてもよい。   In the flash memory cell array 20 of the embodiment, the control gate 42 and the floating gate 46 are formed of aluminum (Al). However, as a material for forming the control gate 42 and the floating gate 46, for example, silver (Ag) Any metal material having a relatively high conductivity such as tantalum (Ta) may be used.

実施例のフラッシュメモリセルアレー２０では、下部酸化物層４４ａ，上部酸化物層４８ａを酸化アルミニウム（ＡｌＯ2）により形成するものとしたが、下部酸化物層４４ａ，上部酸化物層４８ａはコントロールゲートを構成する材料の酸化物または窒化物により形成すればよく、例えば、下部酸化物層４４ａ，上部酸化物層４８ａを窒化アルミニウム（ＡｌＮ）により形成するものとしてもよい。 In the flash memory cell array 20 of the embodiment, the lower oxide layer 44a and the upper oxide layer 48a are formed of aluminum oxide (AlO 2 ), but the lower oxide layer 44a and the upper oxide layer 48a are control gates. For example, the lower oxide layer 44a and the upper oxide layer 48a may be formed of aluminum nitride (AlN).

実施例のフラッシュメモリセルアレー２０では、下部ＳＡＭ層４４ｂ，上部ＳＡＭ層４８ｂをホスホン酸（Ｒ−Ｐ（＝Ｏ）（ＯＨ）2，Ｒは有機基）系ＳＡＭにより形成するものとしたが、下部ＳＡＭ層４４ｂ，上部ＳＡＭ層４８ｂを形成する材料としては、ホスホン酸（Ｒ−Ｐ（＝Ｏ）（ＯＨ）2，Ｒは有機基）系ＳＡＭに限定されるものではなく、膜の均一性が良好で下部酸化物層４４ａ，上部酸化物層４８ａとの密着性が良好なＳＡＭであれば如何なるものを用いてもよい。例えば、下部酸化物層４４ａ，上部酸化物層４８ａがＳｉＯ2であるときには、下部ＳＡＭ層４４ｂ，上部ＳＡＭ層４８ｂを有機シラン系ＳＡＭにより形成するものとしてもよい。 In the flash memory cell array 20 of the embodiment, the lower SAM layer 44b and the upper SAM layer 48b are formed of phosphonic acid (RP (═O) (OH) 2 , R is an organic group) SAM. The material for forming the lower SAM layer 44b and the upper SAM layer 48b is not limited to phosphonic acid (RP (═O) (OH) 2 , R is an organic group) -based SAM. Any material can be used as long as the SAM has good adhesion and good adhesion to the lower oxide layer 44a and the upper oxide layer 48a. For example, when the lower oxide layer 44a and the upper oxide layer 48a are SiO 2 , the lower SAM layer 44b and the upper SAM layer 48b may be formed of an organosilane SAM.

実施例のフラッシュメモリセルアレー２０では、上部ゲート絶縁膜４８を上部酸化物層４８ａと上部ＳＡＭ層４８ｂとから構成されるものとしたが、上部ゲート絶縁膜４８は２層のものに限定されるものではなく、絶縁性の高い絶縁層の１層から構成されるものとしてもよく、絶縁層が３層以上積層されたものとしてもよい。   In the flash memory cell array 20 of the embodiment, the upper gate insulating film 48 is composed of the upper oxide layer 48a and the upper SAM layer 48b. However, the upper gate insulating film 48 is limited to the two layers. It may be composed of one insulating layer having a high insulating property, or three or more insulating layers may be laminated.

実施例のフラッシュメモリセルアレー２０では、チャネル層５０をペンタセンにより形成するものとしたが、チャネル層５０を形成する材料としては、例えばルブレン（rubrene），テトラセン（tetracene）などの低分子の有機半導体やポリチオフェン（polythiophene, ＰＴ），ポリ３ヘキシルチオフェン（Poly-3-hexylthiophene、Ｐ３ＨＴ）などの高分子の有機半導体など有機半導体であれば如何なるものを用いてもよい。   In the flash memory cell array 20 of the embodiment, the channel layer 50 is formed of pentacene. As a material for forming the channel layer 50, for example, a low molecular organic semiconductor such as rubrene and tetracene is used. Any organic semiconductor such as a polymer organic semiconductor such as polythiophene (PT) or poly-3-hexylthiophene (P3HT) may be used.

実施例では、本発明をメモリセル４０やフラッシュメモリセルアレー２０に適用するものとしたが、コントロールゲートとフローティングゲートとを有するタイプのトランジスタや１００℃を超える温度で軟化する樹脂により形成された樹脂フィルムにコントロールゲートとフローティングゲートとを有するタイプのトランジスタが複数形成された面状素子などに適用しても構わない。   In the embodiment, the present invention is applied to the memory cell 40 and the flash memory cell array 20, but a resin formed of a transistor having a control gate and a floating gate or a resin softened at a temperature exceeding 100 ° C. The present invention may be applied to a planar element in which a plurality of transistors having a control gate and a floating gate are formed on a film.

以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。   As mentioned above, although the form for implementing this invention was demonstrated using the Example, this invention is not limited at all to such an Example, In the range which does not deviate from the summary of this invention, it is with various forms. Of course, it can be implemented.

本発明は、トランジスタや面状素子の製造産業などに利用可能である。   The present invention can be used in the manufacturing industry of transistors and planar devices.

２０ フラッシュメモリセルアレー、３０ 薄膜フィルム、４０ フラッシュメモリセル（メモリセル）、４２ コントロールゲート、４４ 下部ゲート絶縁膜、４４ａ 下部酸化物層、４４ｂ 下部ＳＡＭ層、４６ フローティングゲート、４８ 上部ゲート絶縁膜、４８ａ 上部酸化物層、４８ｂ 上部ＳＡＭ層、５０ チャネル層、５２ ソース電極、５４ ドレイン電極、６０，６２ 配線。   20 flash memory cell array, 30 thin film, 40 flash memory cell (memory cell), 42 control gate, 44 lower gate insulating film, 44a lower oxide layer, 44b lower SAM layer, 46 floating gate, 48 upper gate insulating film, 48a Upper oxide layer, 48b Upper SAM layer, 50 channel layer, 52 source electrode, 54 drain electrode, 60, 62 wiring.

Claims (9)

コントロールゲートとフローティングゲートとを有するトランジスタであって、
前記コントロールゲートと前記フローティングゲートとの間の絶縁層が前記コントロールゲートを構成する金属の酸化物または窒化物による第１層と自己組織化単分子膜による第２層とにより構成されてなる、
ことを特徴とするトランジスタ。 A transistor having a control gate and a floating gate,
The insulating layer between the control gate and the floating gate is composed of a first layer made of a metal oxide or nitride constituting the control gate and a second layer made of a self-assembled monolayer.
A transistor characterized by that. 請求項１記載のトランジスタであって、
前記コントロールゲートは、１００℃を超える所定温度で軟化する樹脂により形成された樹脂フィルムに形成されてなる、
トランジスタ。 The transistor of claim 1, wherein
The control gate is formed on a resin film formed of a resin that softens at a predetermined temperature exceeding 100 ° C.
Transistor. 請求項１または２記載のトランジスタであって、
前記自己組織化単分子膜は、ホスホン酸系の自己組織化単分子膜である、
トランジスタ。 The transistor according to claim 1 or 2, wherein
The self-assembled monolayer is a phosphonic acid-based self-assembled monolayer,
Transistor. 請求項１ないし３のいずれか１つの請求項に記載のトランジスタであって、
前記コントロールゲートと前記フローティングゲートはアルミニウム（Ａｌ）により構成されてなる、
トランジスタ。 A transistor according to any one of claims 1 to 3, comprising:
The control gate and the floating gate are made of aluminum (Al).
Transistor. 請求項１ないし４のいずれか１つの請求項に記載のトランジスタであって、
半導体材料により形成された半導体層を備え、
前記フローティングゲートと前記半導体層との間の絶縁層が前記フローティングゲートを構成する金属の酸化物または窒化物による第３層と自己組織化単分子膜による第４層とにより構成されてなる、
トランジスタ。 A transistor according to any one of claims 1 to 4, comprising:
Comprising a semiconductor layer formed of a semiconductor material;
The insulating layer between the floating gate and the semiconductor layer is composed of a third layer made of a metal oxide or nitride constituting the floating gate and a fourth layer made of a self-assembled monolayer.
Transistor. １００℃を超える所定温度で軟化する樹脂により形成された樹脂フィルムに複数のトランジスタが形成された面状素子であって、
前記複数のトランジスタは、コントロールゲートとフローティングゲートとを有するタイプのトランジスタであり、且つ、前記コントロールゲートと前記フローティングゲートとの間の絶縁層が前記コントロールゲートを構成する金属の酸化物または窒化物による第１層と自己組織化単分子膜による第２層とにより構成されてなる、
ことを特徴とする面状素子。 A planar element in which a plurality of transistors are formed on a resin film formed of a resin that softens at a predetermined temperature exceeding 100 ° C.,
The plurality of transistors are transistors of a type having a control gate and a floating gate, and an insulating layer between the control gate and the floating gate is made of a metal oxide or nitride constituting the control gate. It is composed of a first layer and a second layer made of a self-assembled monolayer.
The planar element characterized by the above-mentioned. コントロールゲートとフローティングゲートとを有するトランジスタの製造方法であって、
金属によって基板に厚めに形成されたコントロールゲートにプラズマを照射して該コントロールゲートの表面に金属酸化物または金属窒化物の皮膜を形成する金属化合物被膜形成工程と、
自己組織化単分子膜を形成する材料が溶かされた溶液に前記金属酸化物または前記金属窒化物の被膜の表面を浸漬することにより、前記金属酸化物または前記金属窒化物の被膜の表面に自己組織化単分子膜を形成する自己組織化単分子膜形成工程と、
前記自己組織化単分子膜の上面にフローティングゲートを形成するフローティングゲート形成工程と、
を備えるトランジスタの製造方法。 A method of manufacturing a transistor having a control gate and a floating gate,
A metal compound film forming step of forming a metal oxide or metal nitride film on the surface of the control gate by irradiating the control gate formed thickly on the substrate with metal;
By immersing the surface of the metal oxide or metal nitride film in a solution in which a material for forming a self-assembled monolayer is dissolved, the surface of the metal oxide or metal nitride film is self-implanted. A self-assembled monolayer forming step for forming an organized monolayer;
A floating gate forming step of forming a floating gate on the upper surface of the self-assembled monolayer;
A method for manufacturing a transistor comprising: 請求項７記載のトランジスタの製造方法であって、
前記基板は、１００℃を超える所定温度で軟化する樹脂により形成された樹脂フィルムであり、
前記金属化合物被膜形成工程，前記自己組織化単分子膜形成工程，前記フローティングゲート形成工程は、いずれも１００℃以下の温度で行なわれる工程である、
トランジスタの製造方法。 A method of manufacturing a transistor according to claim 7,
The substrate is a resin film formed of a resin that softens at a predetermined temperature exceeding 100 ° C.,
The metal compound film forming step, the self-assembled monolayer forming step, and the floating gate forming step are all performed at a temperature of 100 ° C. or less.
A method for manufacturing a transistor. １００℃を超える所定温度で軟化する樹脂により形成された樹脂フィルムに複数のトランジスタが形成された面状素子の製造方法であって、
前記樹脂フィルム上に前記複数のトランジスタを構成するために金属によって厚めに形成された複数のコントロールゲートにプラズマを照射して該複数のコントロールゲートの表面に金属酸化物または金属窒化物の被膜を形成する金属化合物被膜形成工程と、
自己組織化単分子膜を形成する材料が溶かされた溶液に前記樹脂フィルムを浸漬することにより、前記複数のコントロールゲートに形成された前記金属酸化物または前記金属窒化物の被膜の表面に自己組織化単分子膜を形成する自己組織化単分子膜形成工程と、
前記複数のコントロールゲートに形成された前記自己組織化単分子膜の上面に複数のフローティングゲートを形成するフローティングゲート形成工程と、
を備える面状素子の製造方法。 A method of manufacturing a planar element in which a plurality of transistors are formed on a resin film formed of a resin that softens at a predetermined temperature exceeding 100 ° C.,
A plurality of control gates, which are formed thick with metal to form the plurality of transistors on the resin film, are irradiated with plasma to form a metal oxide or metal nitride film on the surface of the plurality of control gates. A metal compound film forming step,
By immersing the resin film in a solution in which a material for forming a self-assembled monolayer is dissolved, self-organization is performed on the surface of the metal oxide or metal nitride film formed on the plurality of control gates. A self-assembled monolayer forming step for forming a monolayer monolayer,
A floating gate forming step of forming a plurality of floating gates on an upper surface of the self-assembled monolayer formed on the plurality of control gates;
A method for manufacturing a planar element comprising:
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