JP2011096780A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、ＤＲＡＭ（Dynamic Random Access Memory)のメモリセルと周辺回路を備える半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device including a DRAM (Dynamic Random Access Memory) memory cell and a peripheral circuit, and a method of manufacturing the semiconductor device.
近年、半導体装置の微細化に伴い、半導体装置を構成する各部材に供される面積が縮小されている。たとえば、メモリセル部と周辺回路部とを有するＤＲＡＭ（Dynamic Random Access Memory）素子においては、メモリセル部に供される面積が縮小されつつある。また、メモリセル部を構成するキャパシタが十分な静電容量を確保できるよう、クラウン型のキャパシタが提案されている。
また、キャパシタの構造は、より大きな静電容量を確保するために複雑化しており、その製造方法もそれに伴い複雑となりつつある。
In recent years, with the miniaturization of a semiconductor device, the area provided for each member constituting the semiconductor device has been reduced. For example, in a DRAM (Dynamic Random Access Memory) element having a memory cell portion and a peripheral circuit portion, the area provided for the memory cell portion is being reduced. In addition, a crown-type capacitor has been proposed so that the capacitor constituting the memory cell unit can secure a sufficient capacitance.
Further, the structure of the capacitor is complicated in order to ensure a larger capacitance, and the manufacturing method thereof is becoming complicated accordingly.
以下、そのような従来のキャパシタ３１を有する半導体装置の製造方法について図１を参照に説明する。
従来の半導体装置の製造方法は、トランジスタ形成層３０および絶縁層３２を形成する工程と、絶縁層３２上にシリンダストッパ膜１５と絶縁膜（第四の層間絶縁膜１６）および支持膜１７を形成する工程と、メモリセル領域に容量ホール（第一のホール１６ａ）を形成する工程と、下部電極１８を形成する工程と、キャパシタ３１を形成する工程と、上層層間絶縁膜（第五の層間絶縁膜２３）形成を行なった後、周辺回路部にコンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）を形成する工程と、コンタクト２５ａを形成する工程と、から概略構成されている。ここではそのうち、メモリセル領域に容量ホール（第一のホール１６ａ）を形成する工程およびコンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）を形成する工程について説明する。
Hereinafter, a method of manufacturing a semiconductor device having such a
In the conventional method of manufacturing a semiconductor device, a
図１（ａ）は従来技術による課題を説明するためのＤＲＡＭの断面図、図１（ｂ）はその平面図である。ここでは、破線の左側がメモリセル部、右側が周辺回路部を示しており、以下の図１ｃから図２２においても同様のものとする。 FIG. 1A is a cross-sectional view of a DRAM for explaining a problem with the prior art, and FIG. Here, the left side of the broken line shows the memory cell portion, and the right side shows the peripheral circuit portion, and the same applies to FIGS. 1c to 22 below.
（メモリセル領域に容量ホールを形成する工程）
まずトランジスタ形成層３０上を覆うようにシリンダストッパ膜１５と第四の層間絶縁膜１６と支持膜１７を形成する。次いで、図１（ａ）に示すようにメモリセル部にドライエッチングを行い、容量ホール（第一のホール１６ａ）を形成する。図１（ｂ）に、容量ホール（第一のホール１６ａ）が形成された状態の支持膜１７の平面図を示す。図１（ｂ）に示すように、周辺回路部にはコンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）は形成されていない。
(Process for forming a capacitor hole in the memory cell region)
First, the
次いで、下部電極１８形成工程と、キャパシタ３１を形成する工程と、上層層間絶縁膜（第五の層間絶縁膜２３）形成工程を行うが、これらの工程については説明を省略する。
Next, a
（コンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）を形成する工程）
次いで、図１（ｃ）に示すように周辺回路部にドライエッチングを行い、コンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）および第四のホール２３ａを形成する。図１（ｄ）に、コンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）が形成された状態の第五の層間絶縁膜２３の平面図を示す。
(Step of forming contact holes (
Next, as shown in FIG. 1C, dry etching is performed on the peripheral circuit portion to form contact holes (
この後、コンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）および第四のホール２３ａ内側をバリア膜２４aで覆い、その内側を導電層２５で充填することにより、図示しないコンタクト２５ａと、その周囲を覆うバリア層２４が形成される。以上の工程により、第一のホール１６ａはキャパシタ３１として機能し、第二のホール１６ｂおよび第三のホール１６ｃは、スルーホールとして機能する。
Thereafter, the contact holes (
また、このようなキャパシタを有する半導体装置の他の製造方法としては、複数の絶縁膜に対し必要最小限の配線のみを形成することにより、配線の形成を簡略化する方法が知られている（特許文献１）。また、層間接続用金属の下面の全面に対応する構成で配線を形成することにより、配線と層間接続用金属との接続不良を確実に防止する方法も採用されている（特許文献２）。その他には、リソグラフィー技術及びエッチング技術によりコンタクトホールを形成する方法が開示されている（特許文献３）。また、絶縁膜に開口部を設け、その上部にＴＥＯＳ酸化膜を設けることにより下部電極材料中にボイドが発生することを抑える方法（特許文献４）や、コンタクトプラグの上面を層間絶縁膜の上面よりも高くすることにより、コンタクトプラグの低抵抗化を図る方法（特許文献５）も知られている。 As another method for manufacturing a semiconductor device having such a capacitor, there is known a method for simplifying the formation of wiring by forming only the minimum necessary wiring for a plurality of insulating films ( Patent Document 1). Further, a method of reliably preventing a connection failure between the wiring and the interlayer connection metal by forming the wiring with a configuration corresponding to the entire lower surface of the interlayer connection metal (Patent Document 2) is also employed. In addition, a method for forming a contact hole by a lithography technique and an etching technique is disclosed (Patent Document 3). Also, a method of suppressing the generation of voids in the lower electrode material by providing an opening in the insulating film and providing a TEOS oxide film on the opening (Patent Document 4), or the upper surface of the contact plug is the upper surface of the interlayer insulating film There is also known a method (Patent Document 5) for reducing the resistance of a contact plug by increasing the height of the contact plug.
しかし、半導体装置の微細化に伴い、コンタクトホールのアスペクト比が大きくなり、ドライエッチングによる加工が困難になりつつある。また、このような構成の半導体装置を形成するためには、上層層間絶縁膜など複数の絶縁膜を貫通するコンタクトホールを形成する必要がある。
また、ＤＲＡＭのキャパシタをクラウン構造とすることによって、蓄積容量を従来のものよりも大きくすることができるが、このような構造を実現するには、極めて複雑な工程が必要となる。そのため、キャパシタの形成に多くの時間を要するという問題があった。
However, with the miniaturization of semiconductor devices, the aspect ratio of contact holes is increasing, and processing by dry etching is becoming difficult. In order to form a semiconductor device having such a configuration, it is necessary to form a contact hole that penetrates a plurality of insulating films such as an upper interlayer insulating film.
In addition, the storage capacitor can be made larger than that of a conventional capacitor by using a DRAM capacitor as a crown structure, but an extremely complicated process is required to realize such a structure. Therefore, there is a problem that it takes a lot of time to form the capacitor.
特に、従来技術では容量ホール（第一のホール１６ａ）とコンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）は個別に形成する必要があるため、ドライエッチングに多くの時間を要するという問題があった。また、これら容量ホール（第一のホール１６ａ）とコンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）を同時に形成すると、容量ホール（第一のホール１６ａ）内に成膜した容量絶縁膜１９が、コンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）内では絶縁膜として作用し、これにより導電性が阻害されるという問題が生じてしまう。そのため、容量ホール（第一のホール１６ａ）とコンタクトホール（第二のホール１６ｂ、第三のホール１６ｃ）を同時に形成することは困難であり、このようなキャパシタの加工時間を低減することは困難であった。
In particular, according to the prior art, the capacitor hole (
本発明の半導体装置の製造方法は、半導体基板上のメモリセル部にセルトランジシタを有し、かつ、周辺回路部に前記周辺回路用トランジスタを有するトランジスタ形成層を形成する工程と、前記トランジスタ形成層上に、内部にコンタクトプラグおよび配線を備え、かつ、表面に容量パッドを有する絶縁層を形成する工程と、前記絶縁層を層間絶縁膜で覆い、前記層間絶縁膜を貫通する第一のホールと、前記第一のホールよりも大きい直径を有する第二のホールおよび第三のホールを、それぞれ前記メモリセル部と前記周辺回路部に同時に形成する工程と、前記各ホール内を覆う下部電極を形成した後に、前記下部電極を容量絶縁膜と上部電極と容量サポート膜で覆うことにより前記第一のホールを充填するとともに、前記第二のホールと前記第三のホール内側にそれぞれ空洞を形成する工程と、前記空洞を残したまま、前記容量サポート膜を覆うようにプレート電極を形成したのちに前記空洞を開口するとともに前記第二のホールと前記第三のホール底部にそれぞれ前記配線と前記容量パッドを露出する工程と、前記空洞内に、前記配線と前記容量パッドにそれぞれ接続するコンタクトを形成する工程と、を具備してなることを特徴とする。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a transistor formation layer having a cell transistor in a memory cell portion on a semiconductor substrate and having the peripheral circuit transistor in a peripheral circuit portion; A step of forming an insulating layer having a contact plug and a wiring on the layer and having a capacitance pad on the surface; and a first hole that covers the insulating layer with an interlayer insulating film and penetrates the interlayer insulating film Forming a second hole and a third hole having a larger diameter than the first hole in the memory cell portion and the peripheral circuit portion, respectively, and a lower electrode covering the inside of each hole After forming, the first hole is filled by covering the lower electrode with a capacitive insulating film, an upper electrode, and a capacitive support film, and the second hole and A step of forming cavities inside the third holes, respectively, while leaving the cavities, and after forming a plate electrode so as to cover the capacitance support film, opening the cavities and the second holes and A step of exposing the wiring and the capacitor pad to the bottom of a third hole, respectively, and a step of forming a contact connected to the wiring and the capacitor pad in the cavity, respectively. To do.
以上説明した本発明の半導体装置の製造方法によれば、容量ホールとコンタクトホールを同時に形成することができる。そのため、キャパシタの加工時間を低減することが可能となる。また、被覆性の悪い方法で層間絶縁膜を形成することによりコンタクトホール内を埋め込むことなく、空洞を有したままその上部に上層層間絶縁膜を形成することができる。そのため、従来の方法と比べ、上層層間絶縁膜のドライエッチングを簡易に行うことが可能となる。 According to the semiconductor device manufacturing method of the present invention described above, the capacitor hole and the contact hole can be formed simultaneously. As a result, the capacitor processing time can be reduced. In addition, by forming the interlayer insulating film by a method with poor coverage, the upper interlayer insulating film can be formed on the upper portion of the contact hole without filling the contact hole. Therefore, it is possible to easily perform dry etching of the upper interlayer insulating film as compared with the conventional method.
以下、本発明による半導体装置５０について図１０を参照して説明する。図１０は本発明の第１の実施形態に係る半導体装置５０を示す概略断面図である。
Hereinafter, a
本発明の半導体装置５０は、トランジスタ形成層３０と、絶縁層３２と、シリンダストッパ膜１５と層間絶縁膜（第四の層間絶縁膜１６）および支持膜１７と、キャパシタ３１と、コンタクト２５ａと、プレート電極２２と、上層層間絶縁膜（第五の層間絶縁膜２３）と、から概略構成されている。以下、それぞれについて詳細に説明する。
The
＜トランジスタ形成層３０＞
トランジスタ形成層３０はさらに半導体基板１と、セルトランジシタ３３と、周辺回路用トランジスタ３４と、第一の層間絶縁膜６とコンタクトプラグ（第一のコンタクトプラグ７ａ、第二のコンタクトプラグ７ｂ、第三のコンタクトプラグ７ｃ）から構成されている。以下、それぞれについて詳細に説明する。
<
The
（半導体基板１）
半導体基板１は不純物のドープされたシリコンにより構成されており、その表面には分離絶縁膜２および拡散領域３が形成されている。
(Semiconductor substrate 1)
The
（セルトランジシタ３３）
メモリセル部の半導体基板１上には図示しないゲート絶縁膜とポリシリコンとタングステン等からなる第一のゲート電極４ａが形成されており、図示しない拡散領域３に接した構成となっている。また、その上部には窒化シリコン等からなる第一のゲート絶縁膜５が形成されている。
(Cell transistor 33)
A gate insulating film (not shown) and a
（周辺回路用トランジスタ３４）
周辺回路部の半導体基板１上には第二のゲート電極４ｂが形成されており、拡散領域３に接した構成となっている。また、その上部には窒化シリコン等からなる第一のゲート絶縁膜５が形成されており、側面には第二のゲート絶縁膜５ａが形成されている。
(Peripheral circuit transistor 34)
A
（第一の層間絶縁膜６とコンタクトプラグ）
半導体基板１上とセルトランジスタ３３および周辺回路用トランジスタ３４上には、ＳＯＤおよび酸化シリコン等からなる第一の層間絶縁膜６が形成されている。
また、メモリセル部の第一の層間絶縁膜６内には、第一の層間絶縁膜６を貫通し拡散領域３に接続する第一のコンタクトプラグ７ａ形成されている。
また、周辺回路部の第一の層間絶縁膜６内には、第一の層間絶縁膜６を貫通し拡散領域３に接続する第二のコンタクトプラグ７ｂと、第二のゲート電極４ｂに接続する第三のコンタクトプラグ７ｃが形成されている。
(First interlayer insulating
A first
In the first
Further, in the first
＜絶縁層３２＞
絶縁層３２はさらに第二の層間絶縁膜８とコンタクトプラグ（第四のコンタクトプラグ９ａおよび第五のコンタクトプラグ９ｂ）と、ビットライン１０ａおよび配線１０ｂと、第三の層間絶縁膜１２とコンタクトプラグ（１３ａ、１３ｂ、１３ｃ）と、第一の容量パッド１４ａおよび第二の容量パッド１４ｂと、から構成されている。以下、それぞれについて詳細に説明する。
<Insulating
Insulating
（第二の層間絶縁膜８とコンタクトプラグ）
第二の層間絶縁膜８は酸化シリコン等からなり、第一の層間絶縁膜６を覆うように形成されている。
また、メモリセル部の第二の層間絶縁膜８内には、第二の層間絶縁膜８を貫通し一部の第一のコンタクトプラグ７ａに接続する第四のコンタクトプラグ９ａが形成されている。
また、周辺回路部の第二の層間絶縁膜８内には、第二の層間絶縁膜８を貫通し第二のコンタクトプラグ７ｂに接続する第五のコンタクトプラグ９ｂが形成されている。
(Second
The second
Further, in the second
In the second
（ビットライン１０ａおよび配線１０ｂ）
ビットライン１０ａはメモリセル部の第二の層間絶縁膜８上に、第四のコンタクトプラグ９ａと接続するように形成されている。また、ビットライン１０ａの上面を覆うように第三のゲート絶縁膜１１が形成され、ビットライン１０ａと第三のゲート絶縁膜１１の側面を覆うように第四のゲート絶縁膜１１aが形成されている。
配線１０ｂは周辺回路部の第二の層間絶縁膜８上に、第五のコンタクトプラグ９ｂと接続するように形成されている。また、配線１０ｂの上面を覆うように第三のゲート絶縁膜１１が形成され、配線１０ｂと第三のゲート絶縁膜１１の側面を覆うように第四のゲート絶縁膜１１aが形成されている。
(
The
The
（第三の層間絶縁膜１２とコンタクトプラグ（１３ａ、１３ｂ、１３ｃ））
第三の層間絶縁膜１２はＳＯＤ等からなり、第二の層間絶縁膜８を覆うように形成されている。
また、メモリセル部の第三の層間絶縁膜１２内には、第三の層間絶縁膜１２を貫通し一部の第一のコンタクトプラグ７ａに接続する第六のコンタクトプラグ１３ａが形成されている。
また、周辺回路部の第三の層間絶縁膜１２内には、第三の層間絶縁膜１２を貫通し、配線１０ｂに接続された図示しない第七のコンタクトプラグ１３ｂと、第三のコンタクトプラグ７ｃに接続された第八のコンタクトプラグ１３ｃが形成されている。
(Third
The third
Further, in the third
Further, in the third
（第一の容量パッド１４ａおよび第二の容量パッド１４ｂ）
第一の容量パッド１４ａはメモリセル部の第六のコンタクトプラグ１３ａ上に形成されている。また、第二の容量パッド１４ｂは周辺回路部の第三の層間絶縁膜１２上に、第八のコンタクトプラグ１３ｃと接続するように形成されている。
(
The
＜シリンダストッパ膜１５と層間絶縁膜（第四の層間絶縁膜１６）および支持膜１７＞
シリンダストッパ膜１５は窒化シリコン等からなり、第一の容量パッド１４ａと第二の容量パッド１４ｂと、第三の層間絶縁膜１２と第三のゲート絶縁膜１１上を覆うように形成されている。また、その上を覆うようにたとえば砒素リンケイ酸ガラスおよび酸化シリコン等の積層膜からなる第四の層間絶縁膜１６が形成されている。また、第四の層間絶縁膜１６を覆うように、たとえば窒化シリコン等からなる支持膜１７が形成されている。
<
The
＜キャパシタ３１＞
キャパシタ３１はメモリセル部の第一のホール１６ａ内に設けられ、その底部において第一の容量パッド１４ａと接続する構成となっている。
第一のホール１６ａは、支持膜１７と第四の層間絶縁膜１６とシリンダストッパ膜１５を貫通し、第一の容量パッド１４ａを露出する構成となっている。第一のホール１６ａの内底面と内外周面には、窒化チタンとチタン等からなる下部電極１８が形成されている。また、下部電極１８の内底面と内外周面を覆うように容量絶縁膜１９と上部電極２０および容量サポート膜２１がこの順で形成され、キャパシタ３１を構成している。
<
The
The
＜コンタクト２５ａ＞
コンタクト２５ａは周辺回路部の第二のホール１６ｂと第三のホール１６ｃと第四のホール２３ａ内にそれぞれ設けられ、第二のホール１６ｂの底部において配線１０ｂと、第三のホール１６ｃの底部において第二の容量パッド１４ｂと、第四のホール２３ａの底部において後述するプレート電極２２と、それぞれ接続する構成となっている。
<Contact 25a>
The
第二のホール１６ｂ内に設けられたコンタクト２５ａは、後述する第五の層間絶縁膜２３と支持膜１７と第四の層間絶縁膜１６とシリンダストッパ膜１５と第三のゲート絶縁膜１１を貫通し、配線１０ｂと接続する構成となっている。
第三のホール１６ｃ内に設けられたコンタクト２５ａは、第五の層間絶縁膜２３と支持膜１７と第四の層間絶縁膜１６とシリンダストッパ膜１５を貫通し、第二の容量パッド１４ｂと接続する構成となっている。
第四のホール２３ａ内に設けられたコンタクト２５ａは、第五の層間絶縁膜２３を貫通し、第二の容量パッド１４ｂと接続する構成となっている。
また、それぞれのコンタクト２５ａは、その側面と底面が窒化チタン等からなるバリア層２４により覆われた構成となっている。
A
The
The
Each
このうち、第二のホール１６ｂ内に設けられたコンタクト２５ａおよび第三のホール１６ｃ内に設けられたコンタクト２５ａは、第四の層間絶縁膜１６内においてその周囲が拡散防止膜１９ａ（容量絶縁膜）により覆われた構成となっている。なお、この拡散防止膜１９ａ（容量絶縁膜）は、キャパシタ３１の容量絶縁膜１９と同時に形成され、同じ材料から構成されている。これにより、第二のホール１６ｂ内に設けられたコンタクト２５ａおよび第三のホール１６ｃ内に設けられたコンタクト２５ａは、拡散防止膜１９ａ（容量絶縁膜）の内側に形成された構成となっている。
Among them, the
＜プレート電極２２＞
プレート電極２２はタングステン等からなり、メモリセル部から周辺回路部の一部にかけて、容量サポート膜２１を覆うように設けられている。また、プレート電極２２はその底部においてキャパシタ３１と接続し、その上面において第四のホール２３ａ内に設けられたコンタクト２５ａと接続した構成となっている。
<
The
＜上層層間絶縁膜（第五の層間絶縁膜２３）＞
第五の層間絶縁膜２３はたとえばシリコン酸化膜等からなり、プレート電極２２と支持膜１７を覆うように形成されている。
<Upper interlayer insulating film (fifth interlayer insulating film 23)>
The fifth
本発明では、バリア層２４に加え拡散防止膜１９ａ（容量絶縁膜）がコンタクト２５ａの周囲を覆うことにより、コンタクト２５ａを構成するタングステンが第四の層間絶縁膜１６中に拡散することが防がれる。これにより、半導体装置５０に不良が発生することを防止することができ、信頼性の高い半導体装置５０を提供することが可能となる。
In the present invention, in addition to the
以下、本発明の第１の実施形態による半導体装置５０の製造方法について図面を参照して説明する。図２は本発明の第１の実施形態に係る半導体装置の製造方法を示す概略断面図である。
第１の実施形態は、トランジスタ形成層３０および絶縁層３２形成工程（第一工程）と、シリンダストッパ膜１５と第四の層間絶縁膜１６および支持膜１７形成工程と、第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃ形成工程（第二工程）と、下部電極１８および開口部１７ａ形成工程と、メモリセル部の第四の層間絶縁膜１６除去工程（第三工程）と、容量絶縁膜１９と上部電極２０および容量サポート膜２１形成工程と、プレート電極２２形成工程（第四工程）と、第一の空洞１６ｄおよび第二の空洞１６ｅ開口工程と、第五の層間絶縁膜２３形成工程（第五工程）と、配線１０ｂ露出工程と、コンタクト２５ａ形成工程（第六工程）と、から概略構成されている。以下、それぞれの工程について詳細を説明する。
A method for manufacturing the
In the first embodiment, the
＜トランジスタ形成層３０および絶縁層３２形成工程（第一工程）＞
トランジスタ形成層３０および絶縁層３２形成工程（第一工程）は更に、第一のゲート電極４ａおよび第二のゲート電極４ｂ形成工程と、コンタクトプラグ（７ａ、７ｂ、７ｃ、９ａ、９ｂ）形成工程と、ビットライン１０ａおよび配線１０ｂ形成工程と、コンタクトプラグ（１３ａ、１３ｂ、１３ｃ）形成工程と、第一の容量パッド１４ａおよび第二の容量パッド１４ｂ形成工程とから概略構成されている。以下、各工程について図２を用いて説明する。
<
The
（第一のゲート電極４ａおよび第二のゲート電極４ｂ形成工程）
まず、半導体基板１上に分離絶縁膜２を形成し、さらに分離絶縁膜２の間に拡散領域３を形成する。次いで、半導体基板１上に図示しないゲート絶縁膜と、ポリシリコンとタングステン等を順次形成し、その上に窒化シリコン等からなる第一のゲート絶縁膜５を積層する。次いで、これらの積層体に対し、フォトリソグラフィとドライエッチングによりパターニングを行う。次いで、窒化シリコン等からなる第二のゲート絶縁膜５ａを形成した後にエッチバックを行う。これにより、メモリセル部に第一のゲート電極４ａが、周辺回路部に第二のゲート電極４ｂが形成される。
(
First, the
（コンタクトプラグ（７ａ、７ｂ、７ｃ、９ａ、９ｂ）形成工程）
次いで、半導体基板１上を覆うように、たとえば200nm厚の塗布絶縁材料：SOD[Spin On Dielectrics]を形成し、次いで、プラズマＣＶＤ[chemical Vapor Deposition]法により50nm厚の酸化シリコン等を順次積層する。これにより、第一のゲート電極４ａと第二のゲート電極４ｂの各ゲートパターンの間は、酸化シリコン等からなる第一の層間絶縁膜６により埋め込まれた構成となる。次いで、ＣＭＰにより、第一の層間絶縁膜６の表面を平坦化する。
(Contact plug (7a, 7b, 7c, 9a, 9b) formation process)
Next, for example, a coating insulating material: SOD [Spin On Dielectrics] having a thickness of 200 nm is formed so as to cover the
次いで、フォトリソグラフィとドライエッチングによって、第一のゲート電極４ａ上の第一のゲート絶縁膜５と、一部の拡散領域３と、周辺回路部の第二のゲート電極４ｂが露出するように、第一の層間絶縁膜６に図示しないホールを形成する。
次いで、そのホールを埋め込むようにタングステンなどの導電膜を形成したのち、ＣＭＰにより第一の層間絶縁膜６上の余剰な導電膜を除去する。
Next, by photolithography and dry etching, the first
Next, after forming a conductive film such as tungsten so as to fill the hole, an excess conductive film on the first
これにより、メモリセル部に導電膜からなる第一のコンタクトプラグ７ａが、周辺回路部に第二のコンタクトプラグ７ｂおよび第三のコンタクトプラグ７ｃが形成される。これら第一のコンタクトプラグ７ａおよび第二のコンタクトプラグ７ｂは拡散領域３に接続し、第三のコンタクトプラグ７ｃは第二のゲート電極４ｂに接続する構成となっている。また、第一のコンタクトプラグ７ａは、図２では第一のゲート電極４ａと絶縁膜５の背後に形成された構成となっているが、拡散領域３に接続した構成となる。これにより、メモリセル部にセルトランジシタ３３が、周辺回路部に周辺回路用トランジスタ３４がそれぞれ形成される。以上によりトランジスタ形成層３０が形成される。
As a result, the
次いで、絶縁層３２を形成する。まず、第一の層間絶縁膜６上に、プラズマＣＶＤ法により、たとえば酸化シリコン等からなる150nm厚の第二の層間絶縁膜８を形成する。次いで、フォトリソグラフィとドライエッチングを行い、一部の第一のコンタクトプラグ７ａおよび第二のコンタクトプラグ７ｂが露出するように、第二の層間絶縁膜８を貫通する図示しないホールを形成する。次いで、そのホールを埋め込むようにタングステンなどの導電膜を形成し、ＣＭＰにより第二の層間絶縁膜８上の余剰な導電膜を除去する。これにより、第一のコンタクトプラグ７ａに接続された第四のコンタクトプラグ９ａ、および、第二のコンタクトプラグ７ｂに接続された第五のコンタクトプラグ９ｂが形成される。
Next, the insulating
（ビットライン１０ａおよび配線１０ｂ形成工程）
次いで、第二の層間絶縁膜８上を覆うように、タングステン等からなる第一の導電膜１０と窒化シリコン等からなる第三のゲート絶縁膜１１をこの順で積層し、フォトリソグラフィとドライエッチングによりパターニングを行う。次いで、その上を覆うように窒化シリコン等を形成した後にエッチバックを行う。これにより、第一の導電膜１０と第三のゲート絶縁膜１１の側壁に、窒化シリコン等からなる第四のゲート絶縁膜１１ａが形成される。これにより、ビットライン１０ａ（メモリセル部におけるパターニング後の第一の導電膜１０の総称）と、配線１０ｂ（周辺回路部におけるパターニング後の第一の導電膜１０の総称）が形成される。
(
Next, a first
（コンタクトプラグ（１３ａ、１３ｂ、１３ｃ）形成工程）
次いで、第二の層間絶縁膜８上を覆うように、たとえばＳＯＤ等からなる400nm厚の第三の層間絶縁膜１２を形成する。次いで、第三の層間絶縁膜１２の表面を、第三のゲート絶縁膜１１の表面が露出するまでＣＭＰにより平坦化する。
次いで、フォトリソグラフィとドライエッチングにより一部の第一のコンタクトプラグ７ａと配線１０ｂと第三のコンタクトプラグ７ｃが露出するように、図示しないホールを形成する。次いで、それらのホールを埋め込むようにタングステンなどの導電膜を形成し、ＣＭＰにより第三の層間絶縁膜１２および第三のゲート絶縁膜１１上の余剰な導電膜を除去する。これにより、第一のコンタクトプラグ７ａに接続された第六のコンタクトプラグ１３ａと、配線１０ｂに接続された図示しない第七のコンタクトプラグ１３ｂと、第三のコンタクトプラグ７ｃに接続された第八のコンタクトプラグ１３ｃが形成される。
(Contact plug (13a, 13b, 13c) formation process)
Next, a 400 nm thick third
Next, a hole (not shown) is formed by photolithography and dry etching so that a part of the
（第一の容量パッド１４ａおよび第二の容量パッド１４ｂ形成工程）
次いで、第三の層間絶縁膜１２と第三のゲート絶縁膜１１上を覆うように、たとえばタングステン等からなる50nm厚の第二の導電膜１４を形成したのち、フォトリソグラフィとドライエッチングによりパターニングを行う。これにより、第六のコンタクトプラグ１３ａに接続する第一の容量パッド１４ａ、および、第八のコンタクトプラグ１３ｃに接続する第二の容量パッド１４ｂが形成される。以上により絶縁層３２が形成される。
(
Next, a second
＜第二工程＞
第二工程はさらに、シリンダストッパ膜１５と第四の層間絶縁膜１６および支持膜１７形成工程と、容量ホール（第一のホール１６ａ）とコンタクトホール（第二のホール１６ｂおよび第三のホール１６ｃ）形成工程とから概略構成されている。以下、各工程について図３を用いて説明する。
<Second step>
The second step further includes a step of forming the
（シリンダストッパ膜１５と第四の層間絶縁膜１６および支持膜１７形成工程）
まず、第一の容量パッド１４ａと第二の容量パッド１４ｂと、第三の層間絶縁膜１２と第三のゲート絶縁膜１１上を覆うように、減圧ＣＶＤ法により、たとえば窒化シリコン等からなる50nm厚のシリンダストッパ膜１５を形成する。次いで、シリンダストッパ膜１５上を覆うように、常圧ＣＶＤ法およびプラズマＣＶＤ法により、たとえば砒素リンケイ酸ガラス（ＢＰＳＧ[Boro Phospho Silicate Glass]）および酸化シリコン等の積層膜からなる2.6μm厚の第四の層間絶縁膜１６を形成する。次いで、第四の層間絶縁膜１６表面をＣＭＰにより平坦化する。次いで、第四の層間絶縁膜１６上を覆うように、ＡＬＤ[Atomic Layer Deposition]法により、たとえば窒化シリコン等からなる100nm厚の支持膜１７を形成する。このうちシリンダストッパ膜１５および支持膜１７は、後述するメモリセル部の第四の層間絶縁膜１６除去工程において、ウェットエッチング薬液の浸透から下層を保護する働きを有する。
(
First, the
（第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃ形成工程）
次いで、支持膜１７上を覆うように図示しない800nm厚のアモルファスカーボン等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、第一の容量パッド１４ａと第三のゲート絶縁膜１１と第二の容量パッド１４ｂに対応する位置の、支持膜１７と第四の層間絶縁膜１６およびシリンダストッパ膜１５が除去される。このときプロセスガスとしては、タングステンである第一の容量パッド１４ａおよび第二の容量パッド１４ｂを除去できないものを用いる。これにより、第一の容量パッド１４ａおよび第二の容量パッド１４ｂのオーバーエッチングを防ぐことができる。
(Step of forming
Next, 800 nm thick amorphous carbon or the like (not shown) is formed so as to cover the
このとき、窒化シリコンからなる第三のゲート絶縁膜１１はこのプロセスガスによりエッチングされるが、エッチング処理時間を調整することにより、第三のゲート絶縁膜１１のオーバーエッチングを実質的に無くすことができる。また、エッチング処理時間を調整して第三のゲート絶縁膜１１上にシリンダストッパ膜１５を残留させることにより、第三のゲート絶縁膜１１のオーバーエッチングを回避させることもできる。
At this time, the third
これにより、メモリセル部に第一の容量パッド１４ａを露出させる第一のホール１６ａが形成され、周辺回路部に第三のゲート絶縁膜１１を露出させる第二のホール１６ｂと、第二の容量パッド１４ｂを露出させる第三のホール１６ｃとが形成される。このとき、各ホールの直径はたとえば、X1＝130nm、X2＝270nm、X3＝270nmであり、深さはY1＝2.6μm、Y2＝2.65μm、Y3＝2.6μmとする。
As a result, a
＜第三工程＞
第三工程はさらに、下部電極１８および開口部１７ａ形成工程と、メモリセル部の第四の層間絶縁膜１６除去工程とから概略構成されている。以下、各工程について図４および図５を用いて説明する。
<Third step>
The third step further includes a
（下部電極１８および開口部１７ａ形成工程）
まず、図４に示すように下部電極１８および開口部１７ａを形成する。
始めに、支持膜１７上と、第一のホール１６ａと第二のホール１６ｂと第三のホール１６ｃの内側を覆うように、ＣＶＤ法により、たとえば窒化チタンとチタン等からなる25nm厚の積層構造体を成膜する。次いで、フォトリソグラフィとドライエッチングにより、支持膜１７上の積層構造体を除去する。これにより第一のホール１６ａの内壁を覆う構成の、積層構造体からなる下部電極１８が形成される。
このとき積層構造体からなる下部電極１８は、周辺回路部の第二のホール１６ｂと第三のホール１６ｃの内壁も覆う構成となるが、これらは下部電極としての機能を有しない。
(Process for forming
First, as shown in FIG. 4, the
First, a 25 nm thick laminated structure made of, for example, titanium nitride and titanium is formed by CVD so as to cover the
At this time, the
次いで、フォトリソグラフィとドライエッチングを行い、メモリセル部における下部電極１８同士の間の支持膜１７を一列置きに除去する。これにより第四の層間絶縁膜１６を露出させる開口部１７ａが形成される。
Next, photolithography and dry etching are performed, and the
（メモリセル部の第四の層間絶縁膜１６除去工程）
次いで、図５に示すように、メモリセル部の第四の層間絶縁膜１６をウェットエッチングにより除去する。
まず、メモリセル部の開口部１７ａからウェットエッチング薬液を浸透させる。これにより開口部１７ａ下の第四の層間絶縁膜１６は除去され、下部電極１８の外壁側面は全面が露出したクラウン形状となる。このとき第三の層間絶縁膜１２はシリンダストッパ膜１５で覆われているため、エッチングされることなくそのまま残留する。また、周辺回路部の第四の層間絶縁膜１６も支持膜１７で覆われているため、エッチングされることなくそのまま残留する。
(Process for removing fourth
Next, as shown in FIG. 5, the fourth
First, the wet etching chemical is infiltrated from the
＜第四工程＞
第四工程はさらに、容量絶縁膜１９と上部電極２０および容量サポート膜２１形成工程と、プレート電極２２形成工程とから概略構成されている。以下、各工程について図６を用いて説明する。
<Fourth process>
The fourth step further includes a schematic configuration of a capacitive insulating
（容量絶縁膜１９と上部電極２０および容量サポート膜２１形成工程）
まず、ＡＬＤ法により、下部電極１８を覆うように、たとえば酸化アルミニウムと酸化ジルコニウム等の積層構造体からなる10nm厚の容量絶縁膜１９を形成する。次いでＣＶＤ法により、容量絶縁膜１９を覆うように、たとえば10nm厚の窒化チタン等からなる上部電極２０を形成する。次いでＬＰ-ＣＶＤ[Low Pressure-CVD]法により、上部電極２０を覆うように、たとえば40nm厚のボロンドープシリコンゲルマニウム等からなる容量サポート膜２１を形成する。
(
First, a 10 nm thick
これによりメモリセル部の第一のホール１６ａは、容量絶縁膜１９と上部電極２０および容量サポート膜２１により埋め込まれた構成となる。このとき、周辺回路部の第二のホール１６ｂと第三のホール１６ｃの内壁も容量絶縁膜１９と上部電極２０および容量サポート膜２１により覆われるが、これらの成膜量は、第二のホール１６ｂと第三のホール１６ｃを充填するには不十分な量である。そのため、第二のホール１６ｂ内には第一の空洞１６ｄが、第三のホール１６ｃ内には第二の空洞１６ｅが残留した構成となる。また、第二のホール１６ｂと第三のホール１６ｃの内壁に形成された容量絶縁膜１９は、拡散防止膜１９ａとして機能する。
As a result, the
（プレート電極２２形成工程）
次いで、容量サポート膜２１上を覆うように、スパッタ法により、たとえば150nm厚のタングステン等からなるプレート電極２２を形成する。このとき、スパッタ法によるプレート電極２２のカバレッジの高さは、第一の空洞１６ｄおよび第二の空洞１６ｅを充填するには十分でない。そのため、第一の空洞１６ｄおよび第二の空洞１６ｅは残留した状態となり、それらの上を覆うようにプレート電極２２が構成される。
(
Next, a
＜第五工程＞
第五工程はさらに、第一の空洞１６ｄおよび第二の空洞１６ｅ開口工程と、上層層間絶縁膜（第五の層間絶縁膜２３）形成工程から概略構成されている。以下、各工程について図７、図８を用いて説明する。
<Fifth process>
The fifth step is further roughly composed of a
（第一の空洞１６ｄおよび第二の空洞１６ｅ開口工程）
まず、図７に示すように第一の空洞１６ｄおよび第二の空洞１６ｅを開口する。
始めにプレート電極２２上に、たとえば250nm厚の図示しないシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、周辺回路部の一部のプレート電極２２と容量サポート膜２１と上部電極２０と容量絶縁膜１９がパターニングされる。これによりメモリセル部にキャパシタ３１が形成される。
(
First, as shown in FIG. 7, the
First, a silicon oxide film (not shown) having a thickness of, for example, 250 nm is formed on the
このとき、第一の空洞１６ｄの第一の上端部１６ｆと第二の空洞１６ｅの第二の上端部１６ｇを覆うプレート電極２２もドライエッチングにより除去されるため、第一の空洞１６ｄと第二の空洞１６ｅは開口する。また、このとき第一の空洞１６ｄと第二の空洞１６ｅ底部の、容量サポート膜２１と上部電極２０と容量絶縁膜１９と下部電極１８もドライエッチングにより除去される。これにより、第一の空洞１６ｄの底部は第三のゲート絶縁膜１１の一部を露出し、第二の空洞１６ｅの底部は第二の容量パッド１４ｂを露出する構成となる。
At this time, since the
本工程のドライエッチングにおいては、対象膜毎にオーバーエッチングを行う。このとき、第一の空洞１６ｄの第一の上端部１６ｆ、および、第二の空洞１６ｅの第二の上端部１６ｇにおける各対象膜も除去されるため、第一の空洞１６ｄおよび第二の空洞１６ｅの深さは低減する。
In the dry etching in this step, overetching is performed for each target film. At this time, the respective target films in the first
このとき、容量絶縁膜１９を除去する際のプロセスガスは、容量絶縁膜１９下の支持膜１７をエッチングすることができないため、支持膜１７はオーバーエッチングされることはない。
また、下部電極１８を除去する際のプロセスガスにより、第一の空洞１６ｄと第二の空洞１６ｅの底部における下部電極１８は除去される。このとき、第一の空洞１６ｄの底部の下部電極１８下は、窒化シリコンからなる第三のゲート絶縁膜１１であるため、オーバーエッチングされることはない。それに対し、第二の空洞１６ｅ底部の下部電極１８下はタングステンからなる第二の容量パッド１４ｂであるため、オーバーエッチングされる。
At this time, since the process gas for removing the capacitive insulating
Further, the
（上層層間絶縁膜（第五の層間絶縁膜２３）形成工程）
次いで、図８に示すように第五の層間絶縁膜２３を形成する。
まず、プレート電極２２上を覆うように、ＰＥ−ＣＶＤ法により、たとえばシリコン酸化膜等からなる1000nm厚の第五の層間絶縁膜２３を形成する。このとき、ＰＥ−ＣＶＤ法による第五の層間絶縁膜２３のカバレッジの高さは、第一の空洞１６ｄおよび第二の空洞１６ｅを充填するには十分でない。そのため、第一の空洞１６ｄおよび第二の空洞１６ｅは残留した状態となり、その上を覆うように第五の層間絶縁膜２３が構成される。
(Upper interlayer insulating film (fifth interlayer insulating film 23) forming step)
Next, as shown in FIG. 8, a fifth
First, a 1000-nm-thick fifth
＜第六工程＞
第六工程はさらに、配線１０ｂ露出工程と、コンタクト２５ａ形成工程から概略構成されている。以下、各工程について図９、図１０を用いて説明する。
<Sixth step>
The sixth step is further roughly composed of a
（配線１０ｂ露出工程）
まず、図９に示すように配線１０ｂを露出する。
始めに第五の層間絶縁膜２３上に、たとえば1.2μm厚のレジストを形成し、これをエッチングマスクとしてドライエッチングを行う。これにより第五の層間絶縁膜２３が除去され、周辺回路部にプレート電極２２の一部を露出させる第四のホール２３ａが形成される。
また、このとき、第一の空洞１６ｄと第二の空洞１６ｅを覆う第五の層間絶縁膜２３は除去され、第一の空洞１６ｄと第二の空洞１６ｅが開口する。この際、第一の空洞１６ｄの底部にある第三のゲート絶縁膜１１もドライエッチングにより除去されるため、配線１０ｂの一部が露出する。
(
First, the
First, a resist having a thickness of, for example, 1.2 μm is formed on the fifth
At this time, the fifth
このとき、第一の空洞１６ｄと第二の空洞１６ｅが構成されていることにより、本工程のドライエッチングは、プレート電極２２上の第五の層間絶縁膜２３と、第一の空洞１６ｄの第一の上端部１６ｆおよび第二の空洞１６ｅの第二の上端部１６ｇを覆う第五の層間絶縁膜２３と、第一の空洞１６ｄの底部にある第三のゲート絶縁膜１１を除去すれば足りる。そのため、従来の工程と比べ、エッチング処理時間を短縮することができる。
At this time, since the
また、本工程で用いるプロセスガスのうち、第三のゲート絶縁膜１１除去用のプロセスガスにより、第四のホール２３ａ底部に露出するプレート電極２２もエッチングされる。このとき、第一の空洞１６ｄの底部にシリンダストッパ膜１５が残留していても、シリンダストッパ膜１５は第三のゲート絶縁膜１１と同じく窒化シリコンからなるため、プロセスガスを変更することなく除去することができる。
Also, the
（コンタクト２５ａ形成工程）
次いで、図１０に示すようにコンタクト２５ａを形成する。
まず、第五の層間絶縁膜２３上と、第四のホール２３ａ内壁と、第一の空洞１６ｄ内壁と、第二の空洞１６ｅ内壁を覆うように、ＣＶＤ法によりたとえば10nm厚の窒化チタン等からなるバリア層２４を形成する。次いでＣＶＤ法により、バリア層２４を覆うように、たとえば250nm厚のタングステン等からなる導電層２５を形成する。これにより、第四のホール２３ａと第一の空洞１６ｄと第二の空洞１６ｅの内側はバリア層２４と、導電層２５により充填された構成となる。
(Contact 25a formation process)
Next, a
First, on the fifth
次いでＣＭＰにより、第五の層間絶縁膜２３上のバリア層２４と導電層２５を除去する。これにより、第四のホール２３ａと第一の空洞１６ｄと第二の空洞１６ｅ内にコンタクト２５ａが形成される。
この後、第五の層間絶縁膜２３上およびコンタクト２５ａを覆うように、導電性材料からなる上部配線を形成することにより、本実施形態の半導体装置５０が製造される。
Next, the
Thereafter, an upper wiring made of a conductive material is formed so as to cover the fifth
以上の通り、本実施形態では、メモリセル部における第一のホール１６ａと、周辺回路部における第二のホール１６ｂおよび第三のホール１６ｃを同時に形成することができるため、工程を短縮することが可能となる。
As described above, in the present embodiment, since the
また、第一のホール１６ａを容量絶縁膜１９と上部電極２０および容量サポート膜２１により充填する際に、周辺回路部における第二のホール１６ｂおよび第三のホール１６ｃの内壁を、容量絶縁膜１９と上部電極２０および容量サポート膜２１により覆うことにより、第二のホール１６ｂおよび第三のホール１６ｃ内に第一の空洞１６ｄと第二の空洞１６ｅがそれぞれ構成される。
これら第一の空洞１６ｄと第二の空洞１６ｅの直径は、第二のホール１６ｂと第三のホール１６ｃの直径よりも小さくなるため、カバレッジの低い条件で第五の層間絶縁膜２３を形成することにより、第五の層間絶縁膜２３の下に第一の空洞１６ｄと第二の空洞１６ｅを残留させることができる。そのため、第五の層間絶縁膜２３をドライエッチングにより除去する工程において、第一の空洞１６ｄと第二の空洞１６ｅ内部をエッチングする必要がなく、従来の工程と比べエッチング処理時間を短縮するとともに、ドライエッチングを簡易に行うことが可能となる。
Further, when the
Since the diameters of the
以下、本発明の第２の実施形態による半導体装置５０の製造方法について図面を参照して説明する。第２の実施形態は、トランジスタ形成層３０および絶縁層３２形成工程（第一工程）と、シリンダストッパ膜１５と第四の層間絶縁膜１６および支持膜１７形成工程と、第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃ形成工程（第二工程）と、下部電極１８および開口部１７ａ形成工程と、メモリセル部の第四の層間絶縁膜１６除去工程（第三工程）と、容量絶縁膜１９と上部電極２０および容量サポート膜２１形成工程と、プレート電極２２形成工程（第四工程）と、配線１０ｂ露出工程と、第五の層間絶縁膜２３形成工程（第五工程）と、第四のホール２３ａ形成工程と、コンタクト２５ａ形成工程（第六工程）と、から概略構成されており、第五工程において配線１０ｂを露出する工程が、第１の実施形態と特に異なる部分である。
そのため、第一工程から第四工程までは第１の実施形態と同じ工程であるため説明を省略し、以下、第五工程以降について詳細を説明する。
A method for manufacturing the
Therefore, since it is the same process as 1st Embodiment from a 1st process to a 4th process, description is abbreviate | omitted and hereafter, a detail is demonstrated about a 5th process or later.
第五工程はさらに、配線１０ｂ露出工程と、第五の層間絶縁膜２３形成工程から概略構成されている。以下、各工程について図１１、図１２を用いて説明する。
The fifth process is further roughly composed of a
（配線１０ｂ露出工程）
図１１に示すように配線１０ｂを露出する。
まず、プレート電極２２上に、たとえば250nm厚の図示しないシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、周辺回路部の一部のプレート電極２２と容量サポート膜２１と上部電極２０と容量絶縁膜１９がパターニングされる。これによりメモリセル部にキャパシタ３１が形成される。
(
As shown in FIG. 11, the
First, a silicon oxide film (not shown) having a thickness of, for example, 250 nm is formed on the
このとき、第一の空洞１６ｄの第一の上端部１６ｆと第二の空洞１６ｅの第二の上端部１６ｇを覆うプレート電極２２もドライエッチングにより除去されるため、第一の空洞１６ｄと第二の空洞１６ｅは開口する。また、このとき、第一の空洞１６ｄ底部では容量サポート膜２１と上部電極２０と容量絶縁膜１９と下部電極１８および第三のゲート絶縁膜１１が除去され、第二の空洞１６ｅ底部では容量サポート膜２１と上部電極２０と容量絶縁膜１９と下部電極１８が除去される。
これにより、第一の空洞１６ｄの底部は配線１０ｂの一部を露出し、第二の空洞１６ｅの底部は第二の容量パッド１４ｂを露出する構成となる。
At this time, since the
As a result, the bottom of the
本工程のドライエッチングにおいては、対象膜毎にオーバーエッチングを行う。このとき、第一の空洞１６ｄの第一の上端部１６ｆ、および、第二の空洞１６ｅの第二の上端部１６ｇにおける各対象膜も除去されるため、第一の空洞１６ｄおよび第二の空洞１６ｅの深さは低減する。
In the dry etching in this step, overetching is performed for each target film. At this time, the respective target films in the first
このとき、容量絶縁膜１９を除去する際のプロセスガスは容量絶縁膜１９下の支持膜１７をエッチングすることができない。そのため、容量絶縁膜１９を除去する際に支持膜１７がオーバーエッチングされることはない。
また、下部電極１８を除去する際のプロセスガスにより、第一の空洞１６ｄと第二の空洞１６ｅの底部における下部電極１８は除去される。このとき、第一の空洞１６ｄの底部の下部電極１８下は、窒化シリコンからなる第三のゲート絶縁膜１１であるため、オーバーエッチングされることはない。それに対し、第二の空洞１６ｅ底部の下部電極１８下はタングステンからなる第二の容量パッド１４ｂであるため、オーバーエッチングされる。
At this time, the process gas for removing the capacitive insulating
Further, the
また、第三のゲート絶縁膜１１を除去する際のプロセスガスは、タングステンからなる第二の容量パッド１４ｂをエッチングすることはできない。そのため、第三のゲート絶縁膜１１を除去する際に第二の容量パッド１４ｂがさらにオーバーエッチングされることはない。また、第一の空洞１６ｄと第二の空洞１６ｅの上方に露出する支持膜１７は、第三のゲート絶縁膜１１と共にエッチングされる。
Further, the process gas for removing the third
（第五の層間絶縁膜２３形成工程）
次いで、図１２に示すように第五の層間絶縁膜２３を形成する。
まず、プレート電極２２上を覆うように、ＰＥ−ＣＶＤ法により第五の層間絶縁膜２３を形成する。このとき、ＰＥ−ＣＶＤ法による第五の層間絶縁膜２３のカバレッジの高さは、第一の空洞１６ｄおよび第二の空洞１６ｅを充填するには十分でない。そのため、第一の空洞１６ｄおよび第二の空洞１６ｅは残留した状態となり、その上を覆うように第五の層間絶縁膜２３が構成される。
(Fifth
Next, as shown in FIG. 12, a fifth
First, a fifth
＜第六工程＞
第六工程はさらに、第四のホール２３ａ形成工程と、コンタクト２５ａ形成工程から概略構成されている。以下、各工程について図１３、図１４を用いて説明する。
<Sixth step>
The sixth step further includes a
（第四のホール２３ａ形成工程）
まず、図１３に示すように、第四のホール２３ａを形成する。
はじめに、第五の層間絶縁膜２３上にレジストを形成し、これをエッチングマスクとしてドライエッチングを行う。これにより第五の層間絶縁膜２３が除去され、周辺回路部にプレート電極２２の一部を露出させる第四のホール２３ａが形成される。
(
First, as shown in FIG. 13, the
First, a resist is formed on the fifth
また、このとき、第一の空洞１６ｄと第二の空洞１６ｅを覆う第五の層間絶縁膜２３は除去され、第一の空洞１６ｄと第二の空洞１６ｅが開口する。
この際、第１の実施形態と異なり、第一の空洞１６ｄ底部の第三のゲート絶縁膜１１は既に除去され、配線１０ｂの一部が露出した状態であるため、第三のゲート絶縁膜１１をエッチングするためのプロセスガスは不要となる。それに伴い、第１の実施形態の同工程と比べ、ドライエッチングに要する処理時間が短縮される。
At this time, the fifth
At this time, unlike the first embodiment, the third
（コンタクト２５ａ形成工程）
次いで、図１４に示すようにコンタクト２５ａを形成する。
まず、第五の層間絶縁膜２３上と、第四のホール２３ａ内壁と、第一の空洞１６ｄ内壁と、第二の空洞１６ｅ内壁を覆うように、ＣＶＤ法によりバリア層２４を形成する。次いでＣＶＤ法により、バリア層２４を覆うように、導電層２５を形成する。これにより、第四のホール２３ａと第一の空洞１６ｄと第二の空洞１６ｅの内側はバリア層２４と、導電層２５により充填された構成となる。
(Contact 25a formation process)
Next, as shown in FIG. 14, a
First, the
次いでＣＭＰにより、第五の層間絶縁膜２３上のバリア層２４と導電層２５を除去する。これにより、第四のホール２３ａと第一の空洞１６ｄと第二の空洞１６ｅ内にコンタクト２５ａが形成される。この後、第五の層間絶縁膜２３上およびコンタクト２５ａを覆うように、導電性材料からなる上部配線を形成することにより、本実施形態の半導体装置５０が製造される。
Next, the
以上の通り、本実施形態では、配線１０ｂおよび第二の容量パッド１４ｂを配線１０ｂ露出工程において、同時に露出させることができる。そのため第１の実施形態と比べ、工程を簡略化するとともに、同じ効果を得ることが可能となる。
As described above, in the present embodiment, the
以下、本発明の第３の実施形態による半導体装置５０の製造方法について図面を参照して説明する。第３の実施形態は、トランジスタ形成層３０および絶縁層３２形成工程（第一工程）と、シリンダストッパ膜１５と第四の層間絶縁膜１６および支持膜１７形成工程と、第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃ形成工程（第二工程）と、下部電極１８および開口部１７ａ形成工程と、メモリセル部の第四の層間絶縁膜１６除去工程（第三工程）と、容量絶縁膜１９と上部電極２０および容量サポート膜２１形成工程と、プレート電極２２形成工程（第四工程）と、第一の空洞１６ｄおよび第二の空洞１６ｅ開口工程と、第五の層間絶縁膜２３形成工程（第五工程）と、配線１０ｂ露出工程と、コンタクト２５ａ形成工程（第六工程）と、から概略構成されており、第二工程の第二のホール１６ｂ形成工程において第二のホール１６ｂ底部に配線１０ｂを露出させる部分が特に第１の実施形態と異なる部分である。
そのため、以下、第二工程の第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃ形成工程以降について詳細を説明する。
A method for manufacturing the
Therefore, hereinafter, the
（第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃ形成工程）
第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃ形成工程について図１５を用いて説明する。
(Step of forming
A process of forming the
まず、支持膜１７上にアモルファスカーボン等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、第一の容量パッド１４ａと第二の容量パッド１４ｂおよび配線１０ｂ上の支持膜１７と第四の層間絶縁膜１６およびシリンダストッパ膜１５が除去される。
このとき、第１の実施形態よりもドライエッチングの時間を長くすることにより、配線１０ｂ上の第三のゲート絶縁膜１１も除去され、配線１０ｂが露出する。これにより、メモリセル部に第一の容量パッド１４ａを露出させる第一のホール１６ａが形成され、周辺回路部に一部の配線１０ｂを露出させる第二のホール１６ｂと、第二の容量パッド１４ｂを露出させる第三のホール１６ｃとが形成される。
このとき、各ホールの直径はたとえば、X1＝130nm、X2＝270nm、X3＝270nmであり、深さはY1＝2.6μm、Y2＝2.8μm、Y3＝2.6μmとなり、第１の実施形態と比べて第二のホール１６ｂの深さY2は大きい値となる。
First, amorphous carbon or the like is formed on the
At this time, by making the dry etching time longer than that in the first embodiment, the third
At this time, the diameter of each hole is, for example, X 1 = 130 nm, X 2 = 270 nm, X 3 = 270 nm, and the depth is Y 1 = 2.6 μm, Y 2 = 2.8 μm, Y 3 = 2.6 μm, the depth Y 2 of the
＜第三工程＞
第三工程はさらに、下部電極１８および開口部１７ａ形成工程と、メモリセル部の第四の層間絶縁膜１６除去工程とから概略構成されている。以下、各工程について図１６および図１７を用いて説明する。
<Third step>
The third step further includes a
（下部電極１８および開口部１７ａ形成工程）
まず、図１６に示すように下部電極１８および開口部１７ａを形成する。
始めに、支持膜１７上と、第一のホール１６ａと第二のホール１６ｂと第三のホール１６ｃ内側を覆うように、ＣＶＤ法により窒化チタンとチタン等からなる積層構造体を成膜する。次いで、フォトリソグラフィとドライエッチングにより、支持膜１７上の積層構造体を除去する。これにより第一のホール１６ａの内壁を覆う構成の、積層構造体からなる下部電極１８が形成される。
(Process for forming
First, as shown in FIG. 16, the
First, a laminated structure made of titanium nitride, titanium, or the like is formed by CVD so as to cover the
このとき第１の実施形態と異なり、第二のホール１６ｂ底部に配線１０ｂが露出した状態となっているため、下部電極１８は第二のホール１６ｂ底部において配線１０ｂ上を覆う構成となる。
At this time, unlike the first embodiment, since the
（メモリセル部の第四の層間絶縁膜１６除去工程）
次いで、図１７に示すようにメモリセル部の第四の層間絶縁膜１６を除去する。本工程は第１の実施形態と同様であるため、その説明を省略する。
(Process for removing fourth
Next, as shown in FIG. 17, the fourth
＜第四工程＞
第四工程はさらに、容量絶縁膜１９と上部電極２０および容量サポート膜２１形成工程と、プレート電極２２形成工程とから概略構成されている。以下、各工程について図１８を用いて説明する。
<Fourth process>
The fourth step further includes a schematic configuration of a capacitive insulating
（容量絶縁膜１９と上部電極２０および容量サポート膜２１形成工程）
まず、ＡＬＤ法により、下部電極１８の表面を覆うように容量絶縁膜１９を形成する。次いでＣＶＤ法により、容量絶縁膜１９を覆うように上部電極２０を形成する。次いでＬＰ-ＣＶＤ法により、上部電極２０を覆うように容量サポート膜２１を形成する。
これによりメモリセル部の第一のホール１６ａは、容量絶縁膜１９と上部電極２０および容量サポート膜２１により埋め込まれた構成となる。また、第二のホール１６ｂ内には第一の空洞１６ｄが、第三のホール１６ｃ内には第二の空洞１６ｅが残留した構成となる。
このとき、第１の実施形態の第二のホール１６ｂと比べ、本実施形態の第二のホール１６ｂは深く形成されているため、第一の空洞１６ｄも第１の実施形態のものと比べて深い構成となる。
(
First, the
As a result, the
At this time, since the
（プレート電極２２形成工程）
次いで、容量サポート膜２１上を覆うようにプレート電極２２を形成するが、この工程は第１の実施形態と同様であるため、その説明を省略する。
(
Next, the
＜第五工程＞
第五工程はさらに、第一の空洞１６ｄおよび第二の空洞１６ｅを開口工程と、第五の層間絶縁膜２３形成工程から概略構成されている。以下、各工程について図１９、図２０を用いて説明する。
<Fifth process>
The fifth step is further roughly composed of a step of opening the
（第一の空洞１６ｄおよび第二の空洞１６ｅ開口工程）
まず、図１９に示すように第一の空洞１６ｄおよび第二の空洞１６ｅを開口する。
始めにプレート電極２２上にシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、周辺回路部の一部のプレート電極２２と容量サポート膜２１と上部電極２０と容量絶縁膜１９がパターニングされる。これによりメモリセル部にキャパシタ３１が形成される。
(
First, as shown in FIG. 19, the
First, a silicon oxide film or the like is formed on the
このとき、第一の空洞１６ｄの第一の上端部１６ｆと第二の空洞１６ｅの第二の上端部１６ｇを覆うプレート電極２２もドライエッチングにより除去されるため、第一の空洞１６ｄと第二の空洞１６ｅは開口する。また、このとき第一の空洞１６ｄと第二の空洞１６ｅ底部の、容量サポート膜２１と上部電極２０と容量絶縁膜１９と下部電極１８もドライエッチングにより除去される。これにより、第一の空洞１６ｄの底部は配線１０ｂの一部を露出し、第二の空洞１６ｅの底部は第二の容量パッド１４ｂを露出する構成となる。
At this time, since the
本工程のドライエッチングにおいては、対象膜毎にオーバーエッチングを行う。このとき、第一の空洞１６ｄの第一の上端部１６ｆ、および、第二の空洞１６ｅの第二の上端部１６ｇにおける各対象膜も除去されるため、第一の空洞１６ｄおよび第二の空洞１６ｅの深さは低減する。
In the dry etching in this step, overetching is performed for each target film. At this time, the respective target films in the first
このとき、下部電極１８を除去する際のプロセスガスにより、第一の空洞１６ｄと第二の空洞１６ｅの底部における下部電極１８は除去される。また、第一の空洞１６ｄ底部の下部電極１８下はタングステンからなる配線１０ｂであるため、第２の実施形態と異なり配線１０ｂはオーバーエッチングされる。同様に、第二の空洞１６ｅの底部の下部電極１８下はタングステンからなる第二の容量パッド１４ｂであるため、オーバーエッチングされる。
At this time, the
（第五の層間絶縁膜２３形成工程）
次いで、図２０に示すように第五の層間絶縁膜２３を形成するが、この工程は第１の実施形態と同様であるため、その説明を省略する。
(Fifth
Next, as shown in FIG. 20, a fifth
＜第六工程＞
第六工程はさらに、第四のホール２３ａ形成工程と、コンタクト２５ａ形成工程から概略構成されている。以下、各工程について図２１、図２２を用いて説明する。
<Sixth step>
The sixth step further includes a
（第四のホール２３ａ形成工程）
まず、図２１に示すように、第四のホール２３ａを形成する。
はじめに第五の層間絶縁膜２３上にレジストを形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、プレート電極２２を露出させる第四のホール２３ａが形成される。また、このとき、第一の空洞１６ｄと第二の空洞１６ｅを覆う第五の層間絶縁膜２３は除去され、第一の空洞１６ｄと第二の空洞１６ｅが開口する。この際、第１の実施形態と異なり、第一の空洞１６ｄの底部の第三のゲート絶縁膜１１は既に除去され、配線１０ｂの一部が露出した状態であるため、第三のゲート絶縁膜１１のプロセスガスは不要となる。そのため、第１の実施形態の同工程と比べ、エッチング処理時間を短縮することができる。
(
First, as shown in FIG. 21, a
First, a resist is formed on the fifth
（コンタクト２５ａ形成工程）
次いで、図２２に示すようにコンタクト２５ａを形成する。
まず、第五の層間絶縁膜２３上と、第四のホール２３ａ内壁と、第一の空洞１６ｄ内壁と、第二の空洞１６ｅ内壁を覆うように、バリア層２４および導電層２５を形成したのちにＣＭＰ処理を行う。これにより導電層２５からなるコンタクト２５ａが形成される。このとき、第１の実施形態および第２の実施形態の第二のホール１６ｂと比べ、本実施形態の第二のホール１６ｂは深く形成されている。そのため、第二のホール１６ｂ内に形成されるコンタクト２５ａは、第１の実施形態および第２の実施形態のものと比べて縦に長い構成となる。
この後、第五の層間絶縁膜２３上およびコンタクト２５ａを覆うように、導電性材料からなる上部配線を形成することにより、本実施形態の半導体装置５０が製造される。
(Contact 25a formation process)
Next, a
First, after forming the
Thereafter, an upper wiring made of a conductive material is formed so as to cover the fifth
以上の通り、本実施形態では第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃを形成する際に、同時に第一の容量パッド１４ａと第二の容量パッド１４ｂおよび配線１０ｂを露出することができる。そのため第２の実施形態よりも更に工程を簡略化させることができる。これにより、エッチング処理時間をさらに短縮することが可能となる。
As described above, in the present embodiment, when the
以下、本発明を実施例に基づいて具体的に説明する。ただし、本発明はこれらの実施例にのみ限定されるものではない。 Hereinafter, the present invention will be specifically described based on examples. However, the present invention is not limited only to these examples.
＜実施例１＞
実施例１として、第１の実施形態の半導体装置５０の製造方法を用いて、最終的にコンタクト２５ａを形成する工程を以下に述べる。なお、本実施例の前に半導体装置５０は支持膜１７まで形成されている。
<Example 1>
As Example 1, a process of finally forming the
（第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃ形成工程）
支持膜１７上に800nm厚のアモルファスカーボン等を形成し、これをエッチングマスクとして下記に示す条件にてドライエッチングを行った。
ドライエッチング条件の一例
・方式：３周波ＲＩＥ（Reactive Ion Etching）
・ソースパワー：60MHz／27MHz／2MHz＝500／1000／3000W
・圧力：15〜30mTorr
・温度：上部電極／下部電極＝140℃／20℃
・プロセスガス及び流量：エッチング対象膜毎で異なるので、以下を参照。
ａ）支持膜１７：三フッ化メタン(ＣＨＦ３)／酸素(Ｏ２)／アルゴン(Ａｒ)＝80/20/150sccm
ｂ）第四の層間絶縁膜１６：ヘキサフルオロ−1,3-ブタジエン(Ｃ４Ｆ６)／パーフルオロシクロブタン(Ｃ４Ｆ８)／酸素(Ｏ２)／アルゴン(Ａｒ)＝20/10/27/150sccm
ｃ）シリンダストッパ膜１５：三フッ化メタン(ＣＨＦ３)／酸素(Ｏ２)／アルゴン(Ａｒ)＝80/20/150sccm
・処理時間：８分
(Step of forming
An amorphous carbon having a thickness of 800 nm was formed on the
An example / system of dry etching conditions: 3-frequency RIE (Reactive Ion Etching)
・ Source power: 60MHz / 27MHz / 2MHz = 500/1000 / 3000W
・ Pressure: 15-30mTorr
・ Temperature: Upper electrode / Lower electrode = 140 ℃ / 20 ℃
-Process gas and flow rate: Refer to the following because it differs depending on the etching target film.
a) Support membrane 17: trifluoromethane (CHF 3 ) / oxygen (O 2 ) / argon (Ar) = 80/20/150 sccm
b) Fourth interlayer insulating film 16: hexafluoro-1,3-butadiene (C 4 F 6 ) / perfluorocyclobutane (C 4 F 8 ) / oxygen (O 2 ) / argon (Ar) = 20/10 / 27 / 150sccm
c) Cylinder stopper film 15: trifluoromethane (CHF 3 ) / oxygen (O 2 ) / argon (Ar) = 80/20/150 sccm
・ Processing time: 8 minutes
これにより、第一の容量パッド１４ａと第三のゲート絶縁膜１１と第二の容量パッド１４ｂ上の、支持膜１７と第四の層間絶縁膜１６およびシリンダストッパ膜１５が除去され、メモリセル部に第一の容量パッド１４ａを露出させる第一のホール１６ａが形成され、周辺回路部には、一部の第三のゲート絶縁膜１１を露出させる第二のホール１６ｂおよび第二の容量パッド１４ｂを露出させる第三のホール１６ｃが形成された。このとき、各ホールの直径はX1＝130nm、X2＝270nm、X3＝270nmであり、深さはY1＝2.6μm、Y2＝2.65μm、Y3＝2.6μmであった。この状態を図３に示す。
As a result, the
（下部電極１８および開口部１７ａ形成工程）
次いで、支持膜１７上と、第一のホール１６ａと第二のホール１６ｂと第三のホール１６ｃ内側を覆うように、ＣＶＤ法により窒化チタンとチタン等からなる積層構造体を25nm厚で成膜した。次いで、フォトリソグラフィとドライエッチングにより、支持膜１７上の積層構造体を除去して下部電極１８を形成した。次いで、フォトリソグラフィとドライエッチングにより、メモリセル部における下部電極１８同士の間の支持膜１７を一列置きに除去し、開口部１７ａを形成した。この状態を図４に示す。
(Process for forming
Next, a laminated structure made of titanium nitride, titanium, or the like is formed to a thickness of 25 nm by the CVD method so as to cover the
（メモリセル部の第四の層間絶縁膜１６除去工程）
次いで、メモリセル部の第四の層間絶縁膜１６を下記条件のウェットエッチングによって除去した。ここでは、メモリセル部の開口部１７ａからウェットエッチング薬液を浸透させた。
ウェットエッチング条件の一例
・薬液：49wt％のフッ化水素酸
・液温：20℃
・酸化シリコン(プラズマＣＶＤ法)のエッチングレート：67nm／秒
・処理時間：40秒
(Process for removing fourth
Next, the fourth
An example of wet etching conditions-Chemical: 49wt% hydrofluoric acid-Liquid temperature: 20 ° C
-Etching rate of silicon oxide (plasma CVD method): 67 nm / second-Processing time: 40 seconds
これにより第四の層間絶縁膜１６は除去され、下部電極１８の外壁側面は全面が露出した。このとき、第三の層間絶縁膜１２はエッチングされることなくそのまま残留し、また、周辺回路部の第四の層間絶縁膜１６もエッチングされることなく、そのまま残留した。この状態を図５に示す。
As a result, the fourth
（容量絶縁膜１９と上部電極２０および容量サポート膜２１形成工程）
次いでＡＬＤ法により、下部電極１８の表面を覆うように、酸化アルミニウムと酸化ジルコニウム等の積層構造体からなる10nm厚の容量絶縁膜１９を形成した。次いでＣＶＤ法により、容量絶縁膜１９を覆うように窒化チタン等からなる10nm厚の上部電極２０を形成した。次いでＬＰ-ＣＶＤ法により、上部電極２０を覆うようにボロンドープシリコンゲルマニウム等からなる40nm厚の容量サポート膜２１を形成した。
これにより第一のホール１６ａは、容量絶縁膜１９と上部電極２０および容量サポート膜２１により埋め込まれた。また、第二のホール１６ｂと第三のホール１６ｃの内壁も容量絶縁膜１９と上部電極２０および容量サポート膜２１により覆われ、第二のホール１６ｂ内には第一の空洞１６ｄが、第三のホール１６ｃ内には第二の空洞１６ｅが構成された。
(
Next, a 10 nm thick
As a result, the
（プレート電極２２形成工程）
次いで、下記条件のスパッタ法により容量サポート膜２１上を覆うように、タングステン等からなる150nm厚のプレート電極２２を形成した。これにより、第一の空洞１６ｄおよび第二の空洞１６ｅは残留した状態となり、その上を覆うようにプレート電極２２が構成された。この状態を図６に示す。
スパッタ法によるタングステン成膜条件の一例
・供給ガス（流量）：アルゴン（110 sccm）
・圧力：0.51Pa
・基板温度：200℃
・ソースパワー：6KW
(
Next, a 150 nm-
Example of sputtering conditions for tungsten by sputtering method ・ Supply gas (flow rate): Argon (110 sccm)
・ Pressure: 0.51Pa
・ Substrate temperature: 200 ℃
・ Source power: 6KW
（第一の空洞１６ｄおよび第二の空洞１６ｅ開口工程）
次いで、プレート電極２２上に250nm厚のシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行った。これにより、周辺回路部の一部のプレート電極２２と容量サポート膜２１と上部電極２０と容量絶縁膜１９がパターニングされ、キャパシタ３１が形成された。
(
Next, a 250 nm thick silicon oxide film or the like was formed on the
次いで、第一の空洞１６ｄと第二の空洞１６ｅを覆っていたプレート電極２２を下記条件のドライエッチングにより除去し、第一の空洞１６ｄと第二の空洞１６ｅを開口させた。このとき、第一の空洞１６ｄと第二の空洞１６ｅ底部の、容量サポート膜２１と上部電極２０と容量絶縁膜１９と下部電極１８もドライエッチングにより除去された。これにより、第一の空洞１６ｄの底部は第三のゲート絶縁膜１１の一部を露出し、第二の空洞１６ｅの底部は第二の容量パッド１４ｂを露出する構成となった。また、第一の空洞１６ｄの第一の上端部１６ｆ、および、第二の空洞１６ｅの第二の上端部１６ｇにおける各対象膜も除去され、第一の空洞１６ｄおよび第二の空洞１６ｅの深さは低減した。
Next, the
ドライエッチング条件の一例
・方式：誘導結合プラズマ(ICP：Inductively Cupled Plasma)による反応性イオンエッチング(RIE：Reactive Ion Eching)
・ソースパワー：1000W
・高周波パワー：50〜200W
・圧力：5〜20ｍTorr
・ステージ温度：20〜40℃
・プロセスガス及び流量：エッチング対象膜毎で異なるので、以下を参照。
ａ）プレート電極２２及び容量サポート膜２１：六フッ化硫黄(ＳＦ６)[90sccm]、塩素(Ｃｌ２)[100sccm]
ｂ）上部電極２０：塩素（Ｃｌ２）[140sccm]、アルゴン(Ａｒ)[60sccm]
ｃ）容量絶縁膜１９:三塩化ホウ素(ＢＣｌ３)[120sccm]、Ｃｌ２[80sccm]、Ａｒ[60sccm]
ｄ）下部電極１８：塩素（Ｃｌ２）[140sccm]、アルゴン(Ａｒ)[60sccm]
Examples and methods of dry etching conditions: Reactive Ion Eching (RIE) using inductively coupled plasma (ICP)
・ Source power: 1000W
・ High frequency power: 50 ~ 200W
・ Pressure: 5-20mTorr
・ Stage temperature: 20 ~ 40 ℃
-Process gas and flow rate: Refer to the following because it differs depending on the etching target film.
a)
b) Upper electrode 20: chlorine (Cl 2 ) [140 sccm], argon (Ar) [60 sccm]
c) Capacitive insulating film 19: Boron trichloride (BCl 3 ) [120 sccm], Cl 2 [80 sccm], Ar [60 sccm]
d) Lower electrode 18: chlorine (Cl 2 ) [140 sccm], argon (Ar) [60 sccm]
これにより、第一の空洞１６ｄの底部の下部電極１８下の第三のゲート絶縁膜１１はオーバーエッチングされずに残留したが、第二の空洞１６ｅ底部の下部電極１８下の第二の容量パッド１４ｂはｄ）のプロセスガスによりオーバーエッチングされた。この状態を図７に示す。
As a result, the third
（第五の層間絶縁膜２３形成工程）
次いで、プレート電極２２上を覆うように、下記条件のＰＥ−ＣＶＤ法により、シリコン酸化膜等からなる第五の層間絶縁膜２３を1000nm厚で形成した。これにより、第一の空洞１６ｄおよび第二の空洞１６ｅは残留した状態となり、その上を覆うように第五の層間絶縁膜２３が構成された。この状態を図８に示す。
(Fifth
Next, a fifth
ＰＥ-ＣＶＤ法によるシリコン酸化膜の成膜条件の一例
・圧力：400Pa
・温度：380℃
・プロセスガス：TEOS［Tetra Ethyl Ortho Silicate］(225 sccm)/酸素(2070 sccm)
高周波パワー／低周波パワー:420／530Ｗ
Example of deposition conditions of silicon oxide film by PE-CVD method ・ Pressure: 400Pa
・ Temperature: 380 ℃
・ Process gas: TEOS [Tetra Ethyl Ortho Silicate] (225 sccm) / oxygen (2070 sccm)
High frequency power / low frequency power: 420 / 530W
（配線１０ｂ露出工程）
次いで、第五の層間絶縁膜２３上に1.2μm厚のレジストを形成し、これをエッチングマスクとして下記条件でドライエッチングを行った。これにより、プレート電極２２を露出させる第四のホール２３ａが形成された。
(
Next, a resist having a thickness of 1.2 μm was formed on the fifth
ドライエッチング条件の一例
・方式：３周波ＲＩＥ
・ソースパワー：60MHz／27MHz／2MHz＝500／1000／3000W
・圧力：15〜30mTorr
・温度：上部電極／下部電極＝140℃／20℃
・プロセスガス及び流量：エッチング対象膜毎に異なるので、以下を参照。
ａ）第五の層間絶縁膜２３：ヘキサフルオロ−1,3-ブタジエン（Ｃ４Ｆ６）／パーフルオロシクロブタン(Ｃ４Ｆ８)／酸素(Ｏ２)／アルゴン(Ａｒ)＝20/10/27/150sccm
ｂ）第三のゲート絶縁膜１１：六フッ化硫黄（ＳＦ６）／アルゴン（Ａｒ）＝100/100sccm
・処理時間：３分
Example / method of dry etching conditions: 3-frequency RIE
・ Source power: 60MHz / 27MHz / 2MHz = 500/1000 / 3000W
・ Pressure: 15-30mTorr
・ Temperature: Upper electrode / Lower electrode = 140 ℃ / 20 ℃
-Process gas and flow rate: Refer to the following because they differ depending on the etching target film.
a) Fifth interlayer insulating film 23: hexafluoro-1,3-butadiene (C 4 F 6 ) / perfluorocyclobutane (C 4 F 8 ) / oxygen (O 2 ) / argon (Ar) = 20/10 / 27 / 150sccm
b) Third gate insulating film 11: sulfur hexafluoride (SF 6 ) / argon (Ar) = 100/100 sccm
・ Processing time: 3 minutes
このとき、上記ａ）〜ｂ）のプロセスガスのうち、ｂ）により第一の空洞１６ｄの底部における第三のゲート絶縁膜１１が除去され、配線１０ｂの一部が露出した。また、第一の空洞１６ｄの底部に残留していたシリンダストッパ膜１５も、プロセスガスを変更すること無く除去することができた。また、第四のホール２３ａ底部のプレート電極２２もエッチングされた。この状態を図９に示す。
At this time, among the process gases of a) to b), the third
（コンタクト２５ａ形成工程）
次いで、図１０に示すようにコンタクト２５ａを形成したのちに、第五の層間絶縁膜２３上およびコンタクト２５ａを覆うように上部配線の形成を行った。これにより、本実施形態の半導体装置が製造された。
(Contact 25a formation process)
Next, after forming the
＜実施例２＞
実施例２として、第２の実施形態の半導体装置５０の製造方法を用いて、最終的にコンタクト２５ａを形成する工程を以下に述べる。なお、本実施例の前に半導体装置５０はプレート電極２２まで形成されており、実施例１と同様の工程については説明を省略する。
<Example 2>
As Example 2, a process of finally forming the
（配線１０ｂ露出工程）
まず、プレート電極２２上に250nm厚のシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行った。これにより、周辺回路部の一部のプレート電極２２と容量サポート膜２１と上部電極２０と容量絶縁膜１９がパターニングされ、キャパシタ３１が形成された。
次いで、第一の空洞１６ｄと第二の空洞１６ｅを覆っていたプレート電極２２を下記条件のドライエッチングにより除去し、第一の空洞１６ｄと第二の空洞１６ｅを開口させた。
(
First, a 250 nm thick silicon oxide film or the like was formed on the
Next, the
ドライエッチング条件の一例
・方式：誘導結合プラズマ(ICP：Inductively Cupled Plasma)による反応性イオンエッチング(RIE：Reactive Ion Eching)
・ソースパワー：1000W
・高周波パワー：50〜200W
・圧力：5〜20ｍTorr
・ステージ温度：20〜40℃
・プロセスガス及び流量：エッチング対象膜毎で異なるので、以下を参照。
ａ）プレート電極２２及び容量サポート膜２１：六フッ化硫黄(ＳＦ６)[90sccm]、塩素(Ｃｌ２)[100sccm]
ｂ）上部電極２０：塩素（Ｃｌ２）[140sccm]、アルゴン(Ａｒ)[60sccm]
ｃ）容量絶縁膜１９:三塩化ホウ素(ＢＣｌ３)[120sccm]、Ｃｌ２[80sccm]、Ａｒ[60sccm]
ｄ）下部電極１８：塩素（Ｃｌ２）[140sccm]、アルゴン(Ａｒ)[60sccm]
ｅ）第三のゲート絶縁膜１１：三フッ化メタン(コンタクトホールＦ３)／酸素(Ｏ２)／アルゴン(Ａｒ)＝80/20/150sccm
Examples and methods of dry etching conditions: Reactive Ion Eching (RIE) using inductively coupled plasma (ICP)
・ Source power: 1000W
・ High frequency power: 50 ~ 200W
・ Pressure: 5-20mTorr
・ Stage temperature: 20 ~ 40 ℃
-Process gas and flow rate: Refer to the following because it differs depending on the etching target film.
a)
b) Upper electrode 20: chlorine (Cl 2 ) [140 sccm], argon (Ar) [60 sccm]
c) Capacitive insulating film 19: Boron trichloride (BCl 3 ) [120 sccm], Cl 2 [80 sccm], Ar [60 sccm]
d) Lower electrode 18: chlorine (Cl 2 ) [140 sccm], argon (Ar) [60 sccm]
e) Third gate insulating film 11: methane trifluoride (contact hole F 3 ) / oxygen (O 2 ) / argon (Ar) = 80/20/150 sccm
上記ａ）〜ｂ）のプロセスガスのうちｄ）のプロセスガスにより、第二の空洞１６ｅの底部では第二の容量パッド１４ｂがオーバーエッチングされ、第一の空洞１６ｄの底部では第三のゲート絶縁膜１１がオーバーエッチングされることなく残留した。
また、ｅ）のプロセスガスにより、第一の空洞１６ｄの底部の第三のゲート絶縁膜１１は除去され、第二の容量パッド１４ｂはオーバーエッチングされることなく残留した。これにより、第一の空洞１６ｄの底部は配線１０ｂの一部を露出し、第二の空洞１６ｅの底部は第二の容量パッド１４ｂを露出する構成となった。また、第一の空洞１６ｄと第二の空洞１６ｅの上方の支持膜１７および第三のゲート絶縁膜１１は共にエッチングされた。
Of the process gases of a) to b), the
Further, the third
（第五の層間絶縁膜２３形成工程）
次いで、プレート電極２２上を覆うように、下記条件のＰＥ−ＣＶＤ法により、シリコン酸化膜等からなる第五の層間絶縁膜２３を1000nm厚で形成した。これにより、第一の空洞１６ｄおよび第二の空洞１６ｅは残留した状態となり、その上を覆うように第五の層間絶縁膜２３が構成された。この状態を図１２に示す。
(Fifth
Next, a fifth
（第四のホール２３ａ形成工程）
次いで、第五の層間絶縁膜２３上に1.2μm厚のレジストを形成し、これをエッチングマスクとして下記条件でドライエッチングを行った。これにより、プレート電極２２を露出させる第四のホール２３ａが形成された。このとき、第一の空洞１６ｄの底部における第三のゲート絶縁膜１１は既に露出しているため第三のゲート絶縁膜１１のプロセスガスは不要となり、それに伴い処理時間も第一の実施例よりも短い２分程度に短縮された。
(
Next, a resist having a thickness of 1.2 μm was formed on the fifth
ドライエッチング条件の一例
・方式：３周波ＲＩＥ
・ソースパワー：60MHz／27MHz／2MHz＝500／1000／3000W
・圧力：15〜30mTorr
・温度：上部電極／下部電極＝140℃／20℃
・プロセスガス及び流量：エッチング対象膜毎に異なるので、以下を参照。
ａ）第五の層間絶縁膜２３：ヘキサフルオロ−1,3-ブタジエン（Ｃ４Ｆ６）／パーフルオロシクロブタン(Ｃ４Ｆ８)／酸素(Ｏ２)／アルゴン(Ａｒ)＝20/10/27/150sccm
・処理時間：２分
Example / method of dry etching conditions: 3-frequency RIE
・ Source power: 60MHz / 27MHz / 2MHz = 500/1000 / 3000W
・ Pressure: 15-30mTorr
・ Temperature: Upper electrode / Lower electrode = 140 ℃ / 20 ℃
-Process gas and flow rate: Refer to the following because they differ depending on the etching target film.
a) Fifth interlayer insulating film 23: hexafluoro-1,3-butadiene (C 4 F 6 ) / perfluorocyclobutane (C 4 F 8 ) / oxygen (O 2 ) / argon (Ar) = 20/10 / 27 / 150sccm
・ Processing time: 2 minutes
（コンタクト２５ａ形成工程）
次いで、図１４に示すようにコンタクト２５ａを形成したのちに、第五の層間絶縁膜２３上およびコンタクト２５ａを覆うように上部配線の形成を行った。これにより、本実施形態の半導体装置が製造された。
(Contact 25a formation process)
Next, after forming the
＜実施例３＞
実施例３として、第３の実施形態の半導体装置５０の製造方法を用いて、最終的にコンタクト２５ａを形成する工程を以下に述べる。なお、本実施例の前に半導体装置５０は支持膜１７まで形成されている。
<Example 3>
As Example 3, a process of finally forming the
（第一のホール１６ａと第二のホール１６ｂおよび第三のホール１６ｃ形成工程）
支持膜１７上に800nm厚のアモルファスカーボン等を形成し、これをエッチングマスクとして下記に示す条件にてドライエッチングを行った。
(Step of forming
An amorphous carbon having a thickness of 800 nm was formed on the
ドライエッチング条件の一例
・方式：３周波ＲＩＥ（Reactive Ion Etching）
・ソースパワー：60MHz／27MHz／2MHz＝500／1000／3000W
・圧力：15〜30mTorr
・温度：上部電極／下部電極＝140℃／20℃
・プロセスガス及び流量：エッチング対象膜毎で異なるので、以下を参照。
ａ）支持膜１７：三フッ化メタン(ＣＨＦ３)／酸素(Ｏ２)／アルゴン(Ａｒ)＝80/20/150sccm
ｂ）第四の層間絶縁膜１６：ヘキサフルオロ−1,3-ブタジエン(Ｃ４Ｆ６)／パーフルオロシクロブタン(Ｃ４Ｆ８)／酸素(Ｏ２)／アルゴン(Ａｒ)＝20/10/27/150sccm
ｃ）シリンダストッパ膜１５：三フッ化メタン(ＣＨＦ３)／酸素(Ｏ２)／アルゴン(Ａｒ)＝80/20/150sccm
・処理時間：９分
An example / system of dry etching conditions: 3-frequency RIE (Reactive Ion Etching)
・ Source power: 60MHz / 27MHz / 2MHz = 500/1000 / 3000W
・ Pressure: 15-30mTorr
・ Temperature: Upper electrode / Lower electrode = 140 ℃ / 20 ℃
-Process gas and flow rate: Refer to the following because it differs depending on the etching target film.
a) Support membrane 17: trifluoromethane (CHF 3 ) / oxygen (O 2 ) / argon (Ar) = 80/20/150 sccm
b) Fourth interlayer insulating film 16: hexafluoro-1,3-butadiene (C 4 F 6 ) / perfluorocyclobutane (C 4 F 8 ) / oxygen (O 2 ) / argon (Ar) = 20/10 / 27 / 150sccm
c) Cylinder stopper film 15: trifluoromethane (CHF 3 ) / oxygen (O 2 ) / argon (Ar) = 80/20/150 sccm
・ Processing time: 9 minutes
これにより、第一の容量パッド１４ａと第三のゲート絶縁膜１１と第二の容量パッド１４ｂ上の、支持膜１７と第四の層間絶縁膜１６およびシリンダストッパ膜１５が除去され、メモリセル部に第一の容量パッド１４ａを露出させる第一のホール１６ａが形成され、周辺回路部には、一部の配線１０ｂを露出させる第二のホール１６ｂと、第二の容量パッド１４ｂを露出させる第三のホール１６ｃが形成された。このとき、各ホールの直径はX1＝130nm、X2＝270nm、X3＝270nmであり、深さはY1＝2.6μm、Y2＝2.8μm、Y3＝2.6μmであった。この状態を図１５に示す。
As a result, the
次いで下部電極１８および開口部１７ａ形成工程と、メモリセル部の第四の層間絶縁膜１６除去工程と、容量絶縁膜１９と上部電極２０および容量サポート膜２１形成工程と、プレート電極２２形成工程を行ったが、これらは実施例１と同様の工程であるためその説明を省略する。
Next, a step of forming the
（第一の空洞１６ｄおよび第二の空洞１６ｅ開口工程）
次いで、プレート電極２２上に250nm厚のシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行った。これにより、周辺回路部の一部のプレート電極２２と容量サポート膜２１と上部電極２０と容量絶縁膜１９がパターニングされ、キャパシタ３１が形成された。次いで、第一の空洞１６ｄと第二の空洞１６ｅを覆っていたプレート電極２２を下記条件のドライエッチングにより除去し、第一の空洞１６ｄと第二の空洞１６ｅを開口させた。
(
Next, a 250 nm thick silicon oxide film or the like was formed on the
ドライエッチング条件の一例
・方式：誘導結合プラズマ(ICP：Inductively Cupled Plasma)による反応性イオンエッチング(RIE：Reactive Ion Eching)
・ソースパワー：1000W
・高周波パワー：50〜200W
・圧力：5〜20ｍTorr
・ステージ温度：20〜40℃
・プロセスガス及び流量：エッチング対象膜毎で異なるので、以下を参照。
ａ）プレート電極２２及び容量サポート膜２１：六フッ化硫黄(ＳＦ６)[90sccm]、塩素(Ｃｌ２)[100sccm]
ｂ）上部電極２０：塩素（Ｃｌ２）[140sccm]、アルゴン(Ａｒ)[60sccm]
ｃ）容量絶縁膜１９:三塩化ホウ素(ＢＣｌ３)[120sccm]、Ｃｌ２[80sccm]、Ａｒ[60sccm]
ｄ）下部電極１８：塩素（Ｃｌ２）[140sccm]、アルゴン(Ａｒ)[60sccm]
Examples and methods of dry etching conditions: Reactive Ion Eching (RIE) using inductively coupled plasma (ICP)
・ Source power: 1000W
・ High frequency power: 50 ~ 200W
・ Pressure: 5-20mTorr
・ Stage temperature: 20 ~ 40 ℃
-Process gas and flow rate: Refer to the following because it differs depending on the etching target film.
a)
b) Upper electrode 20: chlorine (Cl 2 ) [140 sccm], argon (Ar) [60 sccm]
c) Capacitive insulating film 19: Boron trichloride (BCl 3 ) [120 sccm], Cl 2 [80 sccm], Ar [60 sccm]
d) Lower electrode 18: chlorine (Cl 2 ) [140 sccm], argon (Ar) [60 sccm]
これにより、第一の空洞１６ｄの底部は配線１０ｂの一部を露出し、第二の空洞１６ｅの底部は第二の容量パッド１４ｂを露出する構成となった。
また、上記ａ）〜ｂ）のプロセスガスのうち、ｄ）のプロセスガスにより、第一の空洞１６ｄの底部では配線１０ｂがオーバーエッチングされ、第二の空洞１６ｅの底部では第二の容量パッド１４ｂがオーバーエッチングされた。
Thus, the bottom of the
Of the process gases a) to b), the process gas d) overetches the
次いで第五の層間絶縁膜２３形成工程と、第四のホール２３ａ形成工程と、コンタクト２５ａ形成工程を行ったが、これらは実施例１および実施例２と同様の工程であるためその説明を省略する。以上により、本実施形態の半導体装置５０が製造された。
Next, a fifth
１…半導体基板、７ａ…第一のコンタクトプラグ、７ｂ…第二のコンタクトプラグ、７ｃ…第三のコンタクトプラグ、９ａ…第四のコンタクトプラグ、９ｂ…第五のコンタクトプラグ、１０ｂ…配線、１３ａ…第六のコンタクトプラグ、１３ｃ…第八のコンタクトプラグ、１４ａ…第一の容量パッド、１４ｂ…第二の容量パッド、１６…第四の層間絶縁膜、１６ａ…第一のホール、１６ｂ…第二のホール、１６ｃ…第三のホール、１６ｄ…第一の空洞、１６ｅ…第二の空洞、１８…下部電極、１９…容量絶縁膜、１９ａ…拡散防止膜、２０…上部電極、２１…容量サポート膜、２２…プレート電極、２３…第五の層間絶縁膜、２５ａ…コンタクト、３０…トランジスタ形成層、３１…キャパシタ、３２…絶縁層、３３…セルトランジスタ、３４…周辺回路用トランジスタ、５０…半導体装置
DESCRIPTION OF
Claims (13)
前記トランジスタ形成層上に、内部にコンタクトプラグおよび配線を備え、かつ、表面に容量パッドを有する絶縁層を形成する工程と、
前記絶縁層を層間絶縁膜で覆い、前記層間絶縁膜を貫通する第一のホールと、前記第一のホールよりも大きい直径を有する第二のホールおよび第三のホールを、それぞれ前記メモリセル部と前記周辺回路部に同時に形成する工程と、
前記各ホール内を覆う下部電極を形成した後に、前記下部電極を容量絶縁膜と上部電極と容量サポート膜で覆うことにより前記第一のホールを充填するとともに、前記第二のホールと前記第三のホール内側にそれぞれ空洞を形成する工程と、
前記空洞を残したまま、前記容量サポート膜を覆うようにプレート電極を形成したのちに前記空洞を開口するとともに前記第二のホールと前記第三のホール底部にそれぞれ前記配線と前記容量パッドを露出する工程と、
前記空洞内に、前記配線と前記容量パッドにそれぞれ接続するコンタクトを形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。 Forming a transistor formation layer having a cell transistor in a memory cell portion on a semiconductor substrate and having the peripheral circuit transistor in a peripheral circuit portion;
Forming an insulating layer having a contact plug and a wiring therein and having a capacitor pad on the surface;
Covering the insulating layer with an interlayer insulating film, a first hole penetrating the interlayer insulating film, a second hole and a third hole having a diameter larger than the first hole, respectively, And simultaneously forming the peripheral circuit portion,
After forming the lower electrode covering the inside of each hole, the lower electrode is covered with a capacitive insulating film, an upper electrode, and a capacitive support film to fill the first hole, and the second hole and the third hole Forming a cavity inside each hole, and
After the plate electrode is formed so as to cover the capacitance support film while leaving the cavity, the cavity is opened, and the wiring and the capacitance pad are exposed at the bottom of the second hole and the third hole, respectively. And a process of
Forming a contact connected to each of the wiring and the capacitor pad in the cavity. A method for manufacturing a semiconductor device, comprising:
前記絶縁層上に形成された層間絶縁膜と、前記メモリセル部側の前記層間絶縁膜に形成され、前記コンタクトプラグに接続されるキャパシタと、
前記周辺回路部側の前記層間絶縁膜に設けられたホールと、
前記ホールの内側に前記キャパシタの容量絶縁膜の形成と同時に形成された
拡散防止膜と、前記拡散防止膜の内側に形成された前記コンタクトプラグおよび前記配線に接続されるコンタクトと、を具備してなることを特徴とする半導体装置。 An insulating layer formed over the memory cell portion and the peripheral circuit portion and having a contact plug and a wiring;
An interlayer insulating film formed on the insulating layer; a capacitor formed on the interlayer insulating film on the memory cell portion side and connected to the contact plug;
Holes provided in the interlayer insulating film on the peripheral circuit portion side;
A diffusion preventive film formed simultaneously with the formation of the capacitor insulating film of the capacitor inside the hole; and a contact connected to the contact plug and the wiring formed inside the diffusion preventive film. A semiconductor device comprising:
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150081634A (en) * | 2014-01-06 | 2015-07-15 | 삼성전자주식회사 | Semiconductor, magnetic memory device and method of forming the same |
| KR20150124533A (en) * | 2014-04-28 | 2015-11-06 | 삼성전자주식회사 | Semiconductor, magnetic memory device and method of forming the same |
| CN107968044A (en) * | 2017-12-19 | 2018-04-27 | 睿力集成电路有限公司 | Array of capacitors structure, semiconductor memory and preparation method |
| CN111554685A (en) * | 2019-02-12 | 2020-08-18 | 爱思开海力士有限公司 | Semiconductor device and method for manufacturing the same |
-
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150081634A (en) * | 2014-01-06 | 2015-07-15 | 삼성전자주식회사 | Semiconductor, magnetic memory device and method of forming the same |
| JP2015130506A (en) * | 2014-01-06 | 2015-07-16 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | Semiconductor element and magnetic storage element manufacturing method |
| TWI635610B (en) * | 2014-01-06 | 2018-09-11 | 南韓商三星電子股份有限公司 | Methods of manufacturing semiconductor devices using cavities to distribute conductive patterning residue and devices fabricated using the same |
| US10347819B2 (en) | 2014-01-06 | 2019-07-09 | Samsung Electronics Co., Ltd. | Magnetic memory devices having conductive pillar structures including patterning residue components |
| KR102102783B1 (en) * | 2014-01-06 | 2020-04-22 | 삼성전자주식회사 | Semiconductor, magnetic memory device and method of forming the same |
| KR20150124533A (en) * | 2014-04-28 | 2015-11-06 | 삼성전자주식회사 | Semiconductor, magnetic memory device and method of forming the same |
| KR102191217B1 (en) | 2014-04-28 | 2020-12-16 | 삼성전자주식회사 | Semiconductor, magnetic memory device and method of forming the same |
| CN107968044A (en) * | 2017-12-19 | 2018-04-27 | 睿力集成电路有限公司 | Array of capacitors structure, semiconductor memory and preparation method |
| CN107968044B (en) * | 2017-12-19 | 2024-02-09 | 长鑫存储技术有限公司 | Capacitor array structure, semiconductor memory and preparation method |
| CN111554685A (en) * | 2019-02-12 | 2020-08-18 | 爱思开海力士有限公司 | Semiconductor device and method for manufacturing the same |
| US11751390B2 (en) | 2019-02-12 | 2023-09-05 | SK Hynix Inc. | Manufacturing method of semiconductor device including stepping structure and supporting structure |
| CN111554685B (en) * | 2019-02-12 | 2023-10-31 | 爱思开海力士有限公司 | Semiconductor device and method for manufacturing the same |
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