KR100594270B1 - Method for manufacturing capacitor in semiconductor device - Google Patents

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Abstract

본 발명의 반도체소자의 커패시터 형성방법에 따르면, 먼저 기판상에 제1 몰드절연막 및 제2 몰드절연막을 순차적으로 형성한다. 다음에 제2 몰드절연막 및 제1 몰드절연막의 일부를 순차적으로 제거한다. 다음에 제1 몰드절연막 및 제2 몰드절연막에 대한 습식식각을 수행하여 제1 몰드절연막 및 제2 몰드절연막의 측면을 제거한다. 다음에 제1 몰드절연막 및 제2 몰드절연막 위에 스텝커버리지가 저조한 막질을 이용하여 버퍼절연막을 형성한다. 다음에 버퍼절연막 위에 하부전극용 도전막을 형성한다. 다음에 하부전극용 도전막에 대한 노드분리를 수행하여 노드가 분리된 하부전극을 형성한다. 다음에 하부전극 위에 유전체막을 형성한다. 그리고 유전체막 위에 상부전극을 형성한다.According to the capacitor forming method of the semiconductor device of the present invention, first, the first mold insulating film and the second mold insulating film are sequentially formed on the substrate. Next, part of the second mold insulating film and the first mold insulating film are sequentially removed. Next, wet etching is performed on the first mold insulating film and the second mold insulating film to remove side surfaces of the first mold insulating film and the second mold insulating film. Next, a buffer insulating film is formed on the first mold insulating film and the second mold insulating film by using a film having poor step coverage. Next, a conductive film for the lower electrode is formed on the buffer insulating film. Subsequently, node separation is performed on the conductive film for the lower electrode to form a lower electrode with the nodes separated. Next, a dielectric film is formed over the lower electrode. An upper electrode is formed on the dielectric film.

Description

반도체소자의 커패시터 형성방법{Method for manufacturing capacitor in semiconductor device}Method for manufacturing capacitor in semiconductor device

도 1 내지 도 3은 종래의 반도체소자의 커패시터 제조방법과 그에 따른 문제점을 설명하기 위하여 나타내 보인 도면들이다.1 to 3 are views illustrating a conventional method of manufacturing a capacitor of a semiconductor device and a problem thereof.

도 4는 도 3의 "400"을 상세하게 나타내 보인 도면이다.FIG. 4 is a detailed view illustrating “400” of FIG. 3.

도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체소자의 커패시터 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.5 to 9 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

도 10 및 도 11은 본 발명의 다른 실시예에 따른 반도체소자의 커패시터 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.10 and 11 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with another embodiment of the present invention.

본 발명은 반도체소자의 커패시터 형성방법에 관한 것으로서, 특히 2층의 몰드절연막을 이용하여 실린더 형상의 3차원 구조를 갖도록 하는 반도체소자의 커패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device having a cylindrical three-dimensional structure by using a mold insulating film of two layers.

최근 반도체소자의 집적도가 급격히 증가함으로 인해 반도체소자의 셀 단면적도 급격하게 감소하고 있다. 이에 따라 커패시터를 포함하는 반도체소자, 예컨대 디램(DRAM; Dynamic Random Access Memory)에서 소자동작에 필요한 커패시턴스를 얻기가 점점 어려워지고 있는 실정이다. 이와 같은 추세에 따라서 유전체막의 두께를 줄이는 박막화작업 및/또는 3차원 구조의 하부전극 형성작업을 통해 커패시턴스를 증가시키려는 노력이 지속되고 있다. 현재 주로 사용되고 있는 커패시터의 하부전극 형태들 중의 하나는 실린더(cylinder)형이다. 이 실린더형 커패시터는 외벽 및 내벽을 모두 커패시터 면적으로 사용되어 높은 커패시턴스를 얻을 수 있다는 장점을 제공한다.Recently, due to the rapid increase in the degree of integration of semiconductor devices, the cell cross-sectional area of semiconductor devices is also rapidly decreasing. Accordingly, it is increasingly difficult to obtain capacitance required for device operation in a semiconductor device including a capacitor, such as a dynamic random access memory (DRAM). In accordance with this trend, efforts have been made to increase capacitance through thinning of a dielectric film and / or forming a lower electrode having a three-dimensional structure. One of the lower electrode types of capacitors currently used is a cylinder type. This cylindrical capacitor has the advantage that both the outer and inner walls are used as capacitor area to obtain high capacitance.

도 1 내지 도 3은 종래의 반도체소자의 커패시터 제조방법과 그에 따른 문제점을 설명하기 위하여 나타내 보인 도면들이다. 그리고 도 4는 도 3의 "400"을 상세하게 나타내 보인 도면이다.1 to 3 are views illustrating a conventional method of manufacturing a capacitor of a semiconductor device and a problem thereof. 4 is a detailed view showing "400" of FIG.

먼저 도 1을 참조하면, 반도체기판(100) 위에 배치된 층간절연막(120)과, 이 층간절연막(120)을 관통하는 매몰컨택(buried contact)막(110) 위에 식각정지막(130)을 형성한다. 도면에 나타내지는 않았지만, 매몰컨택막(110)은 반도체기판(100)의 활성영역과 컨택한다. 식각정지막(130)은 실리콘나이트라이드막을 사용하여 형성할 수 있으나 이에 한정되는 것은 아니다. 식각정지막(130)을 형성한 후에는, 그 위에 몰드절연막(140)을 형성한다. 몰드절연막(140)은 하부의 제1 몰드절연막(141) 및 상부의 제2 몰드절연막(142)이 순차적으로 적층된 구조를 갖는다. 제1 몰드절연막(141)과 제2 몰드절연막(142)은 습식식각률이 다른 물질을 사용하여 각각 형성한다.First, referring to FIG. 1, an etch stop layer 130 is formed on an interlayer insulating layer 120 disposed on the semiconductor substrate 100 and a buried contact layer 110 penetrating the interlayer insulating layer 120. do. Although not shown in the drawings, the buried contact film 110 contacts the active region of the semiconductor substrate 100. The etch stop layer 130 may be formed using a silicon nitride layer, but is not limited thereto. After the etching stop film 130 is formed, a mold insulating film 140 is formed thereon. The mold insulating layer 140 has a structure in which a lower first mold insulating layer 141 and an upper second mold insulating layer 142 are sequentially stacked. The first mold insulating layer 141 and the second mold insulating layer 142 are formed using materials having different wet etching rates, respectively.

다음에 도 2를 참조하면, 소정의 마스크막패턴, 예컨대 포토레지스트막패턴( 미도시)을 식각마스크로 한 식각공정으로 몰드절연막(140)의 일부를 제거하여 식각정지막(130)의 일부 표면을 노출시킨다. 통상적으로 상기 식각공정은 건식식각방법을 사용하여 수행한다. 다음에 식각정지막(130)의 노출부분을 제거하여 매몰컨택막(110)의 상부가 노출되도록 한다.Next, referring to FIG. 2, a part of the surface of the etch stop layer 130 is removed by removing a part of the mold insulating layer 140 by an etching process using a predetermined mask layer pattern, for example, a photoresist layer pattern (not shown) as an etch mask. Expose Typically, the etching process is performed using a dry etching method. Next, the exposed portion of the etch stop layer 130 is removed to expose the upper portion of the buried contact layer 110.

다음에 도 3을 참조하면, 습식식각방법을 사용한 식각공정을 수행한다. 이때 제1 몰드절연막(141)과 제2 몰드절연막(142)의 습식식각률이 다르므로 식각되는 양도 다르다. 즉 제1 몰드절연막(141)의 습식식각률이 제2 몰드절연막(142)의 습식식각률보다 크며, 따라서 제1 몰드절연막(141)의 측면이 제2 몰드절연막(142)의 측면에 비해 더 많이 들어간다. 다음에 결과물 전면에 하부전극용 도전막(150)을 형성한다. 다음에 통상의 방법에 의해 하부전극용 도전막(150)의 노드분리를 수행하고, 유전체막 및 상부전극을 순차적으로 수행한다.Next, referring to FIG. 3, an etching process using a wet etching method is performed. In this case, since the wet etch rate of the first mold insulating layer 141 and the second mold insulating layer 142 is different, the amount of etching is also different. That is, the wet etch rate of the first mold insulating film 141 is greater than the wet etch rate of the second mold insulating film 142, so that the side surface of the first mold insulating film 141 enters more than the side surface of the second mold insulating film 142. . Next, a lower electrode conductive film 150 is formed on the entire surface of the resultant product. Next, node separation of the lower electrode conductive film 150 is performed by a conventional method, and the dielectric film and the upper electrode are sequentially performed.

그런데 이와 같은 종래의 커패시터 형성방법에 의하면, 몰드절연막(140)에 대한 습식식각공정시에 제1 몰드절연막(141)과 제2 몰드절연막(142) 사이의 계면에서의 식각량이 다른 부분에서의 식각량보다 많다는 문제가 발생한다. 이와 같은 문제는 제1 몰드절연막(141)과 제2 몰드절연막(142)을 별도의 공정을 통해 수행하기 때문이다. 예컨대 제1 몰드절연막(141) 형성과 제2 몰드절연막(142) 형성 사이에 생성되는 자연산화막 등이 원인이 될 수 있다. 이와 같이 제1 몰드절연막(141)과 제2 몰드절연막(142)의 계면에서의 식각량이 많으면, 도 4에 도시된 바와 같이, 하부전극용 도전막(150)이 제1 몰드절연막(141)과 제2 몰드절연막(142) 사이의 계면에 파인 부분에까지 형성된다. 그러면 노드분리가 이루어진 후에도, 도면에서 "A" 로 표시한 부분에서 인접한 하부전극 사이의 브리지(bridge)가 발생할 수 있으며, 이로 인하여 커패시터의 하부전극 사이의 간격(도 4의 d)을 줄이는데 한계가 있다.However, according to the conventional capacitor forming method, the etching amount at the interface between the first mold insulating film 141 and the second mold insulating film 142 during the wet etching process on the mold insulating film 140 is different. The problem arises that more than quantity. This problem is because the first mold insulation layer 141 and the second mold insulation layer 142 are performed through separate processes. For example, a natural oxide film formed between the first mold insulating film 141 and the second mold insulating film 142 may be the cause. As described above, when the amount of etching at the interface between the first mold insulating film 141 and the second mold insulating film 142 is large, as shown in FIG. 4, the lower electrode conductive film 150 may be formed of the first mold insulating film 141. It is formed even in the part dug in the interface between the 2nd mold insulating films 142. Then, even after the node is separated, a bridge between adjacent lower electrodes may occur at the portion indicated by “A” in the drawing, and thus a limit in reducing the distance between the lower electrodes of the capacitor (d in FIG. 4) may be obtained. have.

본 발명이 이루고자 하는 기술적 과제는, 2층의 몰드절연막을 사용하더라도 인접한 하부전극 사이의 브리지가 발생되지 않도록 하여 소자의 집적도를 향상시킬 수 있도록 하는 반도체소자의 커패시터 형성방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a method for forming a capacitor of a semiconductor device to improve the degree of integration of the device by preventing the bridge between adjacent lower electrodes even when using a two-layer mold insulating film.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 커패시터 형성방법은, 기판상에 제1 몰드절연막 및 제2 몰드절연막을 순차적으로 형성하는 단계; 상기 제2 몰드절연막 및 제1 몰드절연막의 일부를 순차적으로 제거하는 단계; 상기 제1 몰드절연막 및 제2 몰드절연막에 대한 습식식각을 수행하여 상기 제1 몰드절연막 및 제2 몰드절연막의 측면을 제거하는 단계; 상기 제1 몰드절연막 및 제2 몰드절연막 위에 스텝커버리지가 저조한 막질을 이용하여 버퍼절연막을 형성하는 단계; 상기 버퍼절연막 위에 하부전극용 도전막을 형성하는 단계; 상기 하부전극용 도전막에 대한 노드분리를 수행하여 노드가 분리된 하부전극을 형성하는 단계; 상기 하부전극 위에 유전체막을 형성하는 단계; 및 상기 유전체막 위에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention, the step of sequentially forming a first mold insulating film and a second mold insulating film on a substrate; Sequentially removing portions of the second mold insulating film and the first mold insulating film; Performing wet etching on the first mold insulating film and the second mold insulating film to remove side surfaces of the first mold insulating film and the second mold insulating film; Forming a buffer insulating film on the first mold insulating film and the second mold insulating film by using a film having poor step coverage; Forming a conductive film for a lower electrode on the buffer insulating film; Forming a lower electrode having a node separated by performing node separation on the conductive film for the lower electrode; Forming a dielectric film on the lower electrode; And forming an upper electrode on the dielectric film.

상기 제1 몰드절연막은 상기 제2 몰드절연막보다 습식식각률이 높은 물질을 사용하여 형성하는 것이 바람직하다.The first mold insulating layer may be formed using a material having a higher wet etching rate than the second mold insulating layer.

이 경우 상기 버퍼절연막은, 상기 습식식각에 의해 상기 습식식각량이 서로 다른 제1 몰드절연막 및 제2 몰드절연막의 계면에 만들어지는 보이드 내로 침투되지 않을 정도의 스텝커버리지를 갖는 물질로 형성하는 것이 바람직하다.In this case, the buffer insulating film is preferably formed of a material having a step coverage such that the wet etching does not penetrate into the void formed at the interface between the first mold insulating film and the second mold insulating film, which are different from each other by the wet etching. .

그리고 상기 제1 몰드절연막은 BPSG막을 사용하여 형성하고, 상기 제2 몰드절연막은 PE-TEOS막을 사용하여 형성하는 것이 바람직하다.The first mold insulating film may be formed using a BPSG film, and the second mold insulating film may be formed using a PE-TEOS film.

상기 버퍼절연막은 티타늄막 또는 티타늄나이트라이드막을 포함하는 것이 바람직하다.The buffer insulating film preferably includes a titanium film or a titanium nitride film.

상기 버퍼절연막은 50Å보다 작은 두께를 갖도록 형성하는 것이 바람직하다.The buffer insulating film is preferably formed to have a thickness of less than 50 kHz.

상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 커패시터 형성방법은, 기판상에 제1 몰드절연막 및 제2 몰드절연막을 순차적으로 형성하는 단계; 상기 제2 몰드절연막 및 제1 몰드절연막의 일부를 순차적으로 제거하는 단계; 상기 제1 몰드절연막 및 제2 몰드절연막에 대한 습식식각을 수행하여 상기 제1 몰드절연막 및 제2 몰드절연막의 측면을 제거하는 단계; 상기 제1 몰드절연막 및 제2 몰드절연막 위에 상대적으로 저조한 스텝커버리지를 갖는 제1 조건에서 제1 하부전극용 도전막을 형성하는 단계; 상기 제1 하부전극용 도전막 위에 상대적으로 양호한 스텝커버리지를 갖는 제2 조건에서 제2 하부전극용 도전막을 형성하는 단계; 상기 제1 및 제2 하부전극용 도전막에 대한 노드분리를 수행하여 노드가 분리된 하부전극을 형성하는 단계; 상기 하부전극 위에 유전체막을 형성하는 단계; 및 상기 유전체막 위에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of forming a capacitor of a semiconductor device according to another embodiment of the present invention, the step of sequentially forming a first mold insulating film and a second mold insulating film on a substrate; Sequentially removing portions of the second mold insulating film and the first mold insulating film; Performing wet etching on the first mold insulating film and the second mold insulating film to remove side surfaces of the first mold insulating film and the second mold insulating film; Forming a conductive film for a first lower electrode under a first condition having relatively low step coverage on the first mold insulating film and the second mold insulating film; Forming a second lower electrode conductive film on the first lower electrode conductive film under a second condition having relatively good step coverage; Forming a lower electrode in which nodes are separated by performing node separation on the conductive films for the first and second lower electrodes; Forming a dielectric film on the lower electrode; And forming an upper electrode on the dielectric film.

상기 제1 몰드절연막은 상기 제2 몰드절연막보다 습식식각률이 높은 물질을 사용하여 형성하는 것이 바람직하다.The first mold insulating layer may be formed using a material having a higher wet etching rate than the second mold insulating layer.

이 경우 상기 제1 하부전극용 도전막을 형성하는 제1 조건은 상기 제2 하부전극용 도전막을 형성하는 제2 조건에 비하여 상대적으로 적은 반응가스의 공급 및 상대적으로 높은 압력 조건인 것이 바람직하다.In this case, it is preferable that the first condition for forming the first lower electrode conductive film is a relatively low supply pressure and a relatively high pressure supply compared to the second condition for forming the second lower electrode conductive film.

여기서 상기 제1 조건에서의 반응가스의 공급량 및 압력조건은, 상기 제1 하부전극용 도전막이, 상기 습식식각에 의해 상기 습식식각량이 서로 다른 제1 몰드절연막 및 제2 몰드절연막의 계면에 만들어지는 보이드 내로 침투되지 않을 정도의 스텝커버리지를 갖도록 하는 조건인 것이 바람직하다.Here, the supply amount and the pressure condition of the reaction gas under the first condition are that the conductive film for the first lower electrode is made at the interface between the first mold insulating film and the second mold insulating film having different wet etching amounts by the wet etching. It is desirable that the condition be such that it has a step coverage that does not penetrate into the void.

상기 제1 하부전극용 도전막 및 제2 하부전극용 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다.The first lower electrode conductive film and the second lower electrode conductive film are preferably formed of a polysilicon film.

상기 제1 하부전극용 도전막 및 제2 하부전극용 도전막은 금속막으로 형성할 수도 있다.The first lower electrode conductive film and the second lower electrode conductive film may be formed of a metal film.

이 경우 상기 제1 하부전극용 도전막은 스퍼터링방법을 사용하여 형성하고, 상기 제2 하부전극용 도전막은 화학기상증착 방법을 사용하여 형성하는 것이 바람직하다.In this case, the first lower electrode conductive film is preferably formed using a sputtering method, and the second lower electrode conductive film is preferably formed using a chemical vapor deposition method.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체소자의 커패시터 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.5 to 9 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

먼저 도 5를 참조하면, 반도체기판(500) 위에 배치된 층간절연막(520)과, 이 층간절연막(520)을 관통하는 매몰컨택막(510) 위에 식각정지막(530)을 형성한다. 도면에 나타내지는 않았지만, 매몰컨택막(510)은 반도체기판(500)의 활성영역, 예컨대 불순물확산영역과 직접 또는 간접적으로 컨택한다. 식각정지막(530)은 실리콘나이트라이드막을 사용하여 형성할 수 있으나 반드시 이에 한정되는 것은 아니다. 식각정지막(530)을 형성한 후에는, 그 위에 몰드절연막(540)을 형성한다. 몰드절연막(540)은 하부의 제1 몰드절연막(541) 및 상부의 제2 몰드절연막(542)이 순차적으로 적층된 구조를 갖는다. 제1 몰드절연막(541)과 제2 몰드절연막(542)은 습식식각률이 다른 물질을 사용하여 각각 형성하는데, 제1 몰드절연막(541)의 습식식각률이 제2 몰드절연막(542)의 습식식각률보다 크도록 한다. 예컨대 제1 몰드절연막(541)은 BPSG(Boron PhosphorusSilicateGlass)막을 사용하여 형성할 수 있으며, 제2 몰드절연막(542)은 PE(Plasma Enhanced)-TEOS(tetraethoxysilane)막을 사용하여 형성할 수 있다. 제1 몰드절연막(541)과 제2 몰드절연막(542)은 동일한 두께를 갖도록 형성하지만, 경우에 따라서는 다른 두께를 갖도록 할 수도 있다.First, referring to FIG. 5, an etch stop layer 530 is formed on the interlayer insulating layer 520 disposed on the semiconductor substrate 500 and the investment contact layer 510 penetrating the interlayer insulating layer 520. Although not illustrated, the buried contact film 510 directly or indirectly contacts an active region of the semiconductor substrate 500, for example, an impurity diffusion region. The etch stop layer 530 may be formed using a silicon nitride layer, but is not necessarily limited thereto. After the etching stop film 530 is formed, a mold insulating film 540 is formed thereon. The mold insulating film 540 has a structure in which a lower first mold insulating film 541 and an upper second mold insulating film 542 are sequentially stacked. Each of the first mold insulating layer 541 and the second mold insulating layer 542 is formed using a material having a different wet etching rate, and the wet etching rate of the first mold insulating layer 541 is greater than the wet etching rate of the second mold insulating layer 542. Make it big. For example, the first mold insulating layer 541 may be formed using a Boron Phosphorus Silicate Glass (BPSS) film, and the second mold insulating layer 542 may be formed using a plasma enhanced (PE) -tetraethoxysilane (TEOS) film. The first mold insulating film 541 and the second mold insulating film 542 are formed to have the same thickness, but may have a different thickness in some cases.

다음에 도 6을 참조하면, 제2 몰드절연막(542) 위에 소정의 마스크막패턴, 예컨대 포토레지스트막패턴(미도시)을 형성한다. 이 포토레지스트막패턴은 제2 몰드절연막(542)의 일부 표면을 노출시키는 개구부를 갖는다. 다음에 상기 포토레지스트막패턴을 식각마스크로 한 식각공정으로 제2 몰드절연막(542)의 일부 및 제1 몰드절연막(541)의 일부를 순차적으로 제거한다. 식각공정이 끝나면, 식각정지막(530)의 일부 표면이 노출된다. 통상적으로 상기 식각공정은 건식식각방법을 사용하여 수행한다. 다음에 식각정지막(530)의 노출부분을 제거하여 매몰컨택막(510)의 상부 표면이 노출되도록 한다.Next, referring to FIG. 6, a predetermined mask film pattern, for example, a photoresist film pattern (not shown) is formed on the second mold insulating film 542. The photoresist film pattern has an opening that exposes a part of the surface of the second mold insulating film 542. Next, a part of the second mold insulating film 542 and a part of the first mold insulating film 541 are sequentially removed by an etching process using the photoresist film pattern as an etching mask. After the etching process, a part of the surface of the etch stop layer 530 is exposed. Typically, the etching process is performed using a dry etching method. Next, the exposed portion of the etch stop layer 530 is removed to expose the upper surface of the buried contact layer 510.

다음에 도 7을 참조하면, 습식식각방법을 사용하여 제1 몰드절연막(541) 및 제2 몰드절연막(542)에 대한 식각공정을 수행한다. 이때 제1 몰드절연막(541)과 제2 몰드절연막(542)의 습식식각률이 다르므로 식각되는 양도 다르다. 즉 제1 몰드절연막(541)의 습식식각률이 제2 몰드절연막(542)의 습식식각률보다 크며, 따라서 제1 몰드절연막(541)의 측면이 제2 몰드절연막(542)의 측면에 비해 더 많이 들어간다. 상기 식각공정이 수행되는 동안, 앞서 종래기술에서 언급한 바와 같이, 제1 몰드절연막(541) 및 제2 몰드절연막(542)의 계면에서는 제1 몰드절연막(541) 및 제2 몰드절연막(542)보다 더 빠른 속도로 식각되고, 그 결과 계면에는 깊이 패인 보이드(void)(550)가 만들어진다. 후속 공정에서의 하부전극용 도전막이 상기 보이드(550)를 채우게 되는 경우, 인접한 하부전극 사이의 브리지가 발생할 수 있으며, 그 결과 하부전극 사이의 간격을 감소시키는데 한계가 있다는 것은 전에 언급한 바 있다. 본 발명에서는 이와 같은 문제가 발생하는 것을 방지하기 위하여, 상기 습식식각공정을 수행한 후에, 버퍼도전막(560)을 형성한다. 이 버퍼도전막(560)은 보이드(550) 내부를 채우지 않도록 스텝커버리지(step coverage)가 저조한 막질을 사용하여 형성한다. 예컨대 티타늄(Ti)막 또는 티타늄나이트라이드(TiN)막으로 스퍼터링(sputtering) 방법을 사용하여 형성한다. 버퍼도전막(560)의 두께는 대략 50Å 미만이 되도록 하는 것이 바람직하지만, 반드시 이 에 한정되는 것은 아니다.Next, referring to FIG. 7, an etching process is performed on the first mold insulating layer 541 and the second mold insulating layer 542 using a wet etching method. At this time, since the wet etch rate of the first mold insulating film 541 and the second mold insulating film 542 is different, the amount of etching is also different. That is, the wet etch rate of the first mold insulating film 541 is greater than the wet etch rate of the second mold insulating film 542, so that the side surface of the first mold insulating film 541 enters more than the side surface of the second mold insulating film 542. . While the etching process is performed, as mentioned in the related art, the first mold insulating film 541 and the second mold insulating film 542 are disposed at the interface between the first mold insulating film 541 and the second mold insulating film 542. It is etched at a faster rate, resulting in a deeper void 550 at the interface. When the conductive film for the lower electrode in the subsequent process fills the void 550, bridges between adjacent lower electrodes may occur, and as a result, there is a limit to reducing the gap between the lower electrodes. In the present invention, in order to prevent such a problem from occurring, after performing the wet etching process, the buffer conductive film 560 is formed. The buffer conductive film 560 is formed using a film having low step coverage so as not to fill the inside of the void 550. For example, a titanium (Ti) film or a titanium nitride (TiN) film is formed using a sputtering method. The thickness of the buffer conductive film 560 is preferably less than about 50 GPa, but is not necessarily limited thereto.

다음에 도 8을 참조하면, 버퍼도전막(560) 위에 하부전극용 도전막(570)을 예컨대 폴리실리콘막을 사용하여 형성한다. 다음에 하부전극용 도전막(570) 위에 절연막(580)을 형성한다. 다음에 통상의 노드분리공정을 수행한다. 즉 화학적기계적평탄화(CMP; Chemical Mechanical Polishing) 방법을 사용한 평탄화공정을 수행한다. 이 평탄화공정은, 도면에서 표시한 점선 위에 있는 부분을 제거하여 제2 몰드절연막(542)이 노출되도록 한다. 경우에 따라서는 평탄화공정 대신에 건식식각방법 등을 사용할 수도 있다.Next, referring to FIG. 8, the lower electrode conductive film 570 is formed on the buffer conductive film 560 using, for example, a polysilicon film. Next, an insulating film 580 is formed over the lower electrode conductive film 570. Next, a normal node separation process is performed. That is, the planarization process using the chemical mechanical polishing (CMP) method is performed. This planarization process removes the portion on the dotted line shown in the drawing so that the second mold insulating film 542 is exposed. In some cases, a dry etching method may be used instead of the planarization process.

다음에 도 9를 참조하면, 상기 평탄화공정을 수행하여 노드가 분리된 하부전극막(575)이 만들어진 후에, 식각공정을 수행하여 몰드절연막(도 8의 540) 및 절연막(도 8의 580)을 모두 제거한다. 이 식각공정은 습식식각방법을 사용하여 수행한다. 다음에 통상의 방법에 의해 유전체막(590) 및 상부전극막(595)을 순차적으로 형성한다.Next, referring to FIG. 9, after the planarization process is performed to form a lower electrode layer 575 in which nodes are separated, an etching process may be performed to form a mold insulation layer (540 of FIG. 8) and an insulation layer (580 of FIG. 8). Remove everything. This etching process is performed using a wet etching method. Next, the dielectric film 590 and the upper electrode film 595 are sequentially formed by a conventional method.

도 10 및 도 11은 본 발명의 다른 실시예에 따른 반도체소자의 커패시터 형성방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예에 따른 반도체소자의 커패시터 형성방법은 앞서 도 5 및 도 6을 참조하여 설명한 공정을 동일하게 수행하며, 따라서 그 이후의 방법에 대해서 설명하기로 한다.10 and 11 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with another embodiment of the present invention. In the method of forming the capacitor of the semiconductor device according to the present exemplary embodiment, the process described above with reference to FIGS. 5 and 6 is performed in the same manner, and therefore, the method thereafter will be described.

먼저 도 10을 참조하면, 습식식각방법을 사용하여 제1 몰드절연막(541) 및 제2 몰드절연막(542)에 대한 식각공정을 수행한다. 이때 앞서 언급한 바와 같이, 제1 몰드절연막(541)의 습식식각률이 제2 몰드절연막(542)의 습식식각률보다 크며, 따라서 제1 몰드절연막(541)의 측면이 제2 몰드절연막(542)의 측면에 비해 더 많이 들어간다. 또한 제1 몰드절연막(541) 및 제2 몰드절연막(542)의 계면에서는 제1 몰드절연막(541) 및 제2 몰드절연막(542)보다 더 빠른 속도로 식각되고, 그 결과 계면에는 깊이 패인 보이드(void)(550)가 만들어진다.First, referring to FIG. 10, an etching process is performed on the first mold insulating layer 541 and the second mold insulating layer 542 using a wet etching method. At this time, as mentioned above, the wet etch rate of the first mold insulating film 541 is greater than the wet etch rate of the second mold insulating film 542, so that the side surface of the first mold insulating film 541 is formed on the second mold insulating film 542. Enter more than the side. In addition, at the interface between the first mold insulating film 541 and the second mold insulating film 542, the first and second mold insulating films 541 and 542 are etched at a higher speed, and as a result, the voids deeply recessed at the interface ( void) (550) is created.

다음에 도 11을 참조하면, 상기 습식식각공정을 수행한 후에, 하부전극용 도전막(570)을 형성하는데, 상기 하부전극용 도전막(570)은 이중층으로 형성한다. 즉 폴리실리콘막을 사용한 제1 하부전극용 도전막(571)을 먼저 형성하고, 이어서 폴리실리콘막을 사용한 제2 하부전극용 도전막(572)을 제1 하부전극용 도전막(571) 위에 형성한다. 비록 제1 하부전극용 도전막(571) 및 제2 하부전극용 도전막(572)이 모두 폴리실리콘막으로 이루어지지만, 그 형성방법은 상이하다. 구체적으로 제1 하부전극용 도전막(571)의 형성은, 보이드(550) 내로 제1 하부전극용 도전막(571)이 침투되지 않도록 이루어져야 한다. 이를 위해서 제1 하부전극용 도전막(571)은, 상대적으로 작은 반응가스를 공급하고, 또한 상대적으로 높은 압력하에서 형성한다. 작은 반응가스 및 높은 압력과 같은 공정조건에서는 스텝커버리지가 저조한 막질이 만들어진다. 반응가스 및 압력의 구체적인 조건은, 제1 하부전극용 도전막(571)이 보이드(550) 내로 침투되지 않을 정도로 나쁜 스텝커버리지를 가질 정도에서 결정될 수 있다. 제1 하부전극용 도전막(571)의 두께는 대략 50Å 미만이 되도록 한다. 제1 하부전극용 도전막(571)을 형성한 후에는, 제2 하부전극용 도전막(572)을 상대적으로 많은 반응가스 및 낮은 압력 조건에서 형성시킨다. 제2 하부전극용 도전막(572) 형성공정은 제1 하부전극용 도전막(571) 형성공정과 인 시츄(in situ) 로 수행할 수 있다.Next, referring to FIG. 11, after the wet etching process is performed, a lower electrode conductive film 570 is formed, and the lower electrode conductive film 570 is formed as a double layer. That is, the first lower electrode conductive film 571 using the polysilicon film is first formed, and then the second lower electrode conductive film 572 using the polysilicon film is formed on the first lower electrode conductive film 571. Although the first lower electrode conductive film 571 and the second lower electrode conductive film 572 are both made of a polysilicon film, the formation method is different. Specifically, the first lower electrode conductive film 571 should be formed so that the first lower electrode conductive film 571 does not penetrate into the void 550. For this purpose, the first lower electrode conductive film 571 is formed under a relatively high pressure and supplying a relatively small reaction gas. Process conditions such as small reactant gases and high pressures result in poor step coverage. Specific conditions of the reaction gas and the pressure may be determined in such a manner that the first lower electrode conductive film 571 has a bad step coverage that does not penetrate into the void 550. The thickness of the first lower electrode conductive film 571 is set to be less than about 50 GPa. After the first lower electrode conductive film 571 is formed, the second lower electrode conductive film 572 is formed under relatively many reaction gases and low pressure conditions. The process of forming the second lower electrode conductive film 572 may be performed in situ with the process of forming the first lower electrode conductive film 571.

다음에는 도 8 및 도 9를 참조하여 설명한 바와 같이, 하부전극용 도전막(570) 위에 절연막을 형성한 후에 통상의 노드분리공정을 수행한다. 이어서 몰드절연막 및 절연막을 모두 제거하고, 통상의 방법에 의해 유전체막 및 상부전극막을 순차적으로 형성한다.Next, as described with reference to FIGS. 8 and 9, after forming an insulating film on the lower electrode conductive film 570, a normal node separation process is performed. Subsequently, both the mold insulating film and the insulating film are removed, and the dielectric film and the upper electrode film are sequentially formed by a conventional method.

본 실시예에 따른 커패시터 형성방법은, 하부전극 및 상부전극으로서 폴리실리콘막 대신에 금속물질을 사용하는 금속-절연체-금속(Metal-Insulator-Metal; MIM) 커패시터 구조를 형성하는데도 적용할 수 있다. MIM 구조의 커패시터에 있어서, 하부전극용 도전막(570)으로서 티타늄나이트라이드(TiN)막을 사용할 수 있는데, 이 경우 제1 하부전극용 도전막(571)으로서 티타늄나이트라이드막을 높은 압력하에서의 스퍼터링(sputtering) 방법을 사용하여 형성하고, 이어서 제2 하부전극용 도전막(572)을 낮은 압력하에서의 화학적기상증착(CVD) 방법을 사용하여 형성한다. 티타늄나이트라이드막을 높은 압력하에서의 스퍼터링방법을 사용하여 형성하게 되면, 스텝커버리지가 저조해져서 티타늄나이트라이드막이 보이드(550) 내부로 침투되지 않도록 할 수 있다.The capacitor forming method according to the present embodiment may be applied to forming a metal-insulator-metal (MIM) capacitor structure using a metal material instead of a polysilicon film as the lower electrode and the upper electrode. In the capacitor of the MIM structure, a titanium nitride (TiN) film may be used as the conductive film 570 for the lower electrode. In this case, the titanium nitride film is sputtered under a high pressure as the conductive film 571 for the first lower electrode. The second lower electrode conductive film 572 is then formed using a chemical vapor deposition (CVD) method under low pressure. When the titanium nitride film is formed using a sputtering method under a high pressure, step coverage can be lowered so that the titanium nitride film can not be penetrated into the void 550.

이상의 설명에서와 같이, 본 발명에 따른 반도체소자의 커패시터 형성방법에 의하면, 몰드절연막을 이중으로 사용하는 경우 하부 몰드절연막 및 상부 몰드절연막 사이의 계면에서 보이드가 만들어지더라도, 스텝커버리지 특성이 저조한 버퍼절연막 또는 스텝커버리지특성이 저조해지도록 하는 특정 조건에서 하부전극용 도전 막을 형성함으로써, 하부전극이 보이드 내로 침투하는 것을 억제할 수 있으며, 이에 따라 인접한 하부전극 사이의 브리지 발생 가능성으로 인하여 하부전극 사이의 간격을 감소시키기 어려웠던 한계를 극복할 수 있다는 이점이 제공된다.As described above, according to the method for forming a capacitor of a semiconductor device according to the present invention, when the mold insulating film is doubled, even if voids are made at the interface between the lower mold insulating film and the upper mold insulating film, the step coverage characteristics are poorly buffered. By forming the conductive film for the lower electrode under specific conditions such that the insulating film or the step coverage characteristic is lowered, it is possible to suppress the lower electrode from penetrating into the voids, and thus, the possibility of bridging between adjacent lower electrodes can be prevented. The advantage is that it can overcome the limitations that have been difficult to reduce the spacing.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (13)

기판상에 제1 몰드절연막 및 제2 몰드절연막을 순차적으로 형성하는 단계;Sequentially forming a first mold insulating film and a second mold insulating film on the substrate; 상기 제2 몰드절연막 및 제1 몰드절연막의 일부를 순차적으로 제거하는 단계;Sequentially removing portions of the second mold insulating film and the first mold insulating film; 상기 제1 몰드절연막 및 제2 몰드절연막에 대한 습식식각을 수행하여 상기 제1 몰드절연막 및 제2 몰드절연막의 측면을 제거하는 단계;Performing wet etching on the first mold insulating film and the second mold insulating film to remove side surfaces of the first mold insulating film and the second mold insulating film; 상기 제1 몰드절연막 및 제2 몰드절연막 위에, 습식식각률이 서로 다른 제1 몰드절연막 및 제2 몰드절연막의 계면에 만들어지는 보이드 내로 침투되지 않을만큼 스텝커버리지가 저조한 막질을 이용하여 버퍼절연막을 형성하는 단계;Forming a buffer insulating film on the first mold insulating film and the second mold insulating film by using a film having low step coverage so as not to penetrate into a void formed at an interface between the first mold insulating film and the second mold insulating film having different wet etching rates. step; 상기 버퍼절연막 위에 하부전극용 도전막을 형성하는 단계;Forming a conductive film for a lower electrode on the buffer insulating film; 상기 하부전극용 도전막에 대한 노드분리를 수행하여 노드가 분리된 하부전극을 형성하는 단계;Forming a lower electrode having a node separated by performing node separation on the conductive film for the lower electrode; 상기 하부전극 위에 유전체막을 형성하는 단계; 및Forming a dielectric film on the lower electrode; And 상기 유전체막 위에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.And forming an upper electrode on the dielectric film. 제1항에 있어서,The method of claim 1, 상기 제1 몰드절연막은 상기 제2 몰드절연막보다 습식식각률이 높은 물질을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.The method of claim 1, wherein the first mold insulating layer is formed of a material having a higher wet etching rate than the second mold insulating layer. 삭제delete 제2항에 있어서,The method of claim 2, 상기 제1 몰드절연막은 BPSG(Boron PhosphorusSilicateGlass)막을 사용하여 형성하고, 상기 제2 몰드절연막은 PE(Plasma Enhanced)-TEOS(tetraethoxysilane)막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.The first mold insulating film is formed using a BPSG (Boron Phosphorus SilicateGlass) film, the second mold insulating film is formed using a PE (Plasma Enhanced) -TEOS (tetraethoxysilane) film. 제1항에 있어서,The method of claim 1, 상기 버퍼절연막은 티타늄막 또는 티타늄나이트라이드막을 포함하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.And the buffer insulating film includes a titanium film or a titanium nitride film. 제1항에 있어서,The method of claim 1, 상기 버퍼절연막은 50Å보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.And the buffer insulating film is formed to have a thickness of less than 50 mW. 기판상에 제1 몰드절연막 및 제2 몰드절연막을 순차적으로 형성하는 단계;Sequentially forming a first mold insulating film and a second mold insulating film on the substrate; 상기 제2 몰드절연막 및 제1 몰드절연막의 일부를 순차적으로 제거하는 단계;Sequentially removing portions of the second mold insulating film and the first mold insulating film; 상기 제1 몰드절연막 및 제2 몰드절연막에 대한 습식식각을 수행하여 상기 제1 몰드절연막 및 제2 몰드절연막의 측면을 제거하는 단계;Performing wet etching on the first mold insulating film and the second mold insulating film to remove side surfaces of the first mold insulating film and the second mold insulating film; 상기 제1 몰드절연막 및 제2 몰드절연막 위에, 습식식각률이 서로 다른 제1 몰드절연막 및 제2 몰드절연막의 계면에 만들어지는 보이드 내로 제1 하부전극용 도전막이 침투되지 않을 정도로 저조한 스텝커버리지를 갖는 제1 조건에서 제1 하부전극용 도전막을 형성하는 단계;On the first mold insulating film and the second mold insulating film, a step having a low step coverage so that the conductive film for the first lower electrode does not penetrate into the void formed at the interface between the first mold insulating film and the second mold insulating film having different wet etching rates. Forming a conductive film for the first lower electrode under the first condition; 상기 제1 하부전극용 도전막 위에 상기 제1 조건보다 양호한 스텝커버리지를 갖는 제2 조건에서 제2 하부전극용 도전막을 형성하는 단계;Forming a second lower electrode conductive film on the first lower electrode conductive film under a second condition having better step coverage than the first condition; 상기 제1 및 제2 하부전극용 도전막에 대한 노드분리를 수행하여 노드가 분리된 하부전극을 형성하는 단계;Forming a lower electrode in which nodes are separated by performing node separation on the conductive films for the first and second lower electrodes; 상기 하부전극 위에 유전체막을 형성하는 단계; 및Forming a dielectric film on the lower electrode; And 상기 유전체막 위에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.And forming an upper electrode on the dielectric film. 제7항에 있어서,The method of claim 7, wherein 상기 제1 몰드절연막은 상기 제2 몰드절연막보다 습식식각률이 높은 물질을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.The method of claim 1, wherein the first mold insulating layer is formed of a material having a higher wet etching rate than the second mold insulating layer. 제8항에 있어서,The method of claim 8, 상기 제1 하부전극용 도전막을 형성하는 제1 조건은 상기 제2 하부전극용 도전막을 형성하는 제2 조건에 비하여, 습식식각률이 서로 다른 제1 몰드절연막 및 제2 몰드절연막의 계면에 만들어지는 보이드 내로 제1 하부전극용 도전막이 침투되지 않을 만큼 스텝커버리지가 저조해질 정도로 적은 반응가스의 공급 및 습식식각률이 서로 다른 제1 몰드절연막 및 제2 몰드절연막의 계면에 만들어지는 보이드 내로 제1 하부전극용 도전막이 침투되지 않을 만큼 스텝커버리지가 저조해질 정도로 높은 압력 조건인 것을 특징으로 하는 반도체소자의 커패시터 형성방법.The first condition for forming the first lower electrode conductive film is a void formed at an interface between the first mold insulating film and the second mold insulating film having different wet etch rates than the second condition for forming the second lower electrode conductive film. The first lower electrode for the first lower electrode into a void formed at the interface between the first mold insulating film and the second mold insulating film having a different wet etching rate and supply of the reaction gas is so low that the step coverage is so low that the conductive film for the first lower electrode does not penetrate into A method for forming a capacitor of a semiconductor device, characterized in that the pressure condition is so high that step coverage is low so that the conductive film does not penetrate. 삭제delete 제7항에 있어서,The method of claim 7, wherein 상기 제1 하부전극용 도전막 및 제2 하부전극용 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.Wherein the first lower electrode conductive film and the second lower electrode conductive film are formed of a polysilicon film. 제7항에 있어서,The method of claim 7, wherein 상기 제1 하부전극용 도전막 및 제2 하부전극용 도전막은 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.And the first lower electrode conductive film and the second lower electrode conductive film are formed of a metal film. 제12항에 있어서,The method of claim 12, 상기 제1 하부전극용 도전막은 스퍼터링방법을 사용하여 형성하고, 상기 제2 하부전극용 도전막은 화학기상증착 방법을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.Wherein the first lower electrode conductive film is formed using a sputtering method, and the second lower electrode conductive film is formed using a chemical vapor deposition method.
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