JP2011082255A

JP2011082255A - Semiconductor device and method for manufacturing the same

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Publication number: JP2011082255A
Application number: JP2009231536A
Authority: JP
Inventors: Kenichi Yamato; 賢一大和
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-10-05
Filing date: 2009-10-05
Publication date: 2011-04-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having high reliability, without accompaniment of a large increase in the number of manufacturing processes, and to provide a method for manufacturing the semiconductor device. <P>SOLUTION: The semiconductor device 1 includes from among a trench 21, formed so as to extend in the depth direction from the surface of a semiconductor layer 5; a first insulating layer 2 coating the wall surface of the depth of the trench 21; and an insulating oxide film 24 for the semiconductor layer 5 coating the wall surface forming the first insulating layer 2 in the wall surface of the trench 21. The semiconductor device, further, includes a second insulating layer 3, formed on the first insulating layer 2 so as to bury the depth of the trench 21 and formed so that a clearance between the top face of the second insulating layer 3 and the surface of the semiconductor layer is shorter than that between the top face of the first insulating layer 2 and the surface of the semiconductor layer; and a conductor (a gate electrode 22) in the trench filled on the second insulating layer in the trench 21. The first insulating layer 2 and the insulating oxide film 24 are formed of different materials. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置、及びその製造方法に関する。より詳細には、トレンチ構造を有する半導体装置、及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof. More particularly, the present invention relates to a semiconductor device having a trench structure and a manufacturing method thereof.

従来より、トレンチゲート構造を有する半導体装置の製造方法について種々の提案がなされている。特許文献１〜３においては、トレンチ深部に比較的厚い絶縁層が配設されたトレンチゲート構造を有する半導体装置の製造方法が提案されている。 Conventionally, various proposals have been made for methods of manufacturing a semiconductor device having a trench gate structure. Patent Documents 1 to 3 propose a method of manufacturing a semiconductor device having a trench gate structure in which a relatively thick insulating layer is disposed in a deep part of the trench.

図３に、特許文献１に開示されたトレンチゲート構造を有する半導体装置１００の要部断面図を示す。半導体装置１００は、図３に示すように、Ｎ^＋ドレイン領域１１１、Ｎ⁻ドリフト領域１１２、トレンチ１２１、ゲート電極１２２、絶縁層１２３、絶縁性酸化膜（ゲート絶縁膜）１２４、Ｎ^＋ソース領域１３１、Ｐ^＋コンタクト領域１３２、Ｐ⁻ボディ領域１４１、Ｐ型フローティング領域１５１等を備える。 FIG. 3 shows a cross-sectional view of a main part of a semiconductor device 100 having a trench gate structure disclosed in Patent Document 1. As shown in FIG. 3, the semiconductor device 100 includes an N ⁺ drain region 111, an N ⁻ drift region 112, a trench 121, a gate electrode 122, an insulating layer 123, an insulating oxide film (gate insulating film) 124, and an N ⁺ source region. 131, a P ⁺ contact region 132, a P ⁻ body region 141, a P-type floating region 151, and the like.

半導体装置１００の製造方法を、図４Ａ〜図４Ｆの製造工程断面図を参照しつつ説明する。まず、Ｎ^＋ドレイン領域１１１となるＮ^＋基板上にＮ⁻型シリコン層をエピタキシャル成長により形成する。その後、イオン注入等により所定領域に、Ｐ⁻ボディ領域１４１、及びＮ^＋ソース領域１３１を形成する（図４Ａ参照）。 A method for manufacturing the semiconductor device 100 will be described with reference to the manufacturing process cross-sectional views of FIGS. 4A to 4F. First, an N ⁻ -type silicon layer is formed by epitaxial growth on an N ⁺ substrate that becomes the N ⁺ drain region 111. Thereafter, a P ⁻ body region 141 and an N ⁺ source region 131 are formed in a predetermined region by ion implantation or the like (see FIG. 4A).

次に、基板上面に酸化膜層１９１を形成し、さらにその上面にレジストパターン１９２を形成する。そして、レジストパターン１９２をマスクとして、酸化膜層１９１に対するドライエッチングを行い、酸化膜層１９１を貫通する溝１９４を形成する（図４Ｂ参照）。 Next, an oxide film layer 191 is formed on the upper surface of the substrate, and a resist pattern 192 is further formed on the upper surface. Then, using the resist pattern 192 as a mask, dry etching is performed on the oxide film layer 191 to form a groove 194 that penetrates the oxide film layer 191 (see FIG. 4B).

次に、レジストパターン１９２を除去し、酸化膜層１９１をマスクとしてドライエッチングを行い、Ｎ⁻ドリフト領域１１２に達するトレンチ１２１を形成する（図４Ｃ参照）。 Next, the resist pattern 192 is removed, and dry etching is performed using the oxide film layer 191 as a mask to form a trench 121 reaching the N ⁻ drift region 112 (see FIG. 4C).

次いで、トレンチ１２１壁面に、熱酸化を行うことによって酸化膜１９５を形成する。その後、イオン注入、及び熱拡散処理を行い、Ｐ型フローティング領域１５１を形成する（図４Ｄ参照）。 Next, an oxide film 195 is formed on the wall surface of the trench 121 by performing thermal oxidation. Thereafter, ion implantation and thermal diffusion treatment are performed to form a P-type floating region 151 (see FIG. 4D).

続いて、酸化膜層１９１、及び酸化膜１９５を除去後、トレンチ１２１内部にＣＶＤ（chemical vapor deposition）法により絶縁物（酸化シリコン等）を堆積させる。そして、ドライエッチングを行い、所定の厚さの絶縁層１２３をトレンチ深部に残存させる（図４Ｅ参照）。 Subsequently, after removing the oxide film layer 191 and the oxide film 195, an insulator (silicon oxide or the like) is deposited inside the trench 121 by a CVD (chemical vapor deposition) method. Then, dry etching is performed to leave the insulating layer 123 having a predetermined thickness in the deep part of the trench (see FIG. 4E).

次に、基板上面、及びトレンチ１２１壁面に、熱酸化により絶縁性酸化膜１２４を形成する。その後、トレンチ１２１内部にＣＶＤ法にてポリシリコンを堆積することにより、トレンチ１２１に埋設されたゲート電極１２２を形成する（図４Ｆ参照）。 Next, an insulating oxide film 124 is formed on the upper surface of the substrate and the wall surface of the trench 121 by thermal oxidation. Thereafter, polysilicon is deposited in the trench 121 by CVD to form a gate electrode 122 embedded in the trench 121 (see FIG. 4F).

続いて、ソース電極（不図示）、及びドレイン電極（不図示）を形成する工程等を経て、図３に示すような半導体装置１００が製造される。 Subsequently, a semiconductor device 100 as shown in FIG. 3 is manufactured through a process of forming a source electrode (not shown) and a drain electrode (not shown).

図５に、特許文献２に開示されたトレンチゲート構造を有する半導体装置２００の要部断面図を示す。なお、以降の図において、前出の図面と同一の要素部材には同一の符号を付し、適宜その説明を省略する。 FIG. 5 shows a cross-sectional view of a main part of a semiconductor device 200 having a trench gate structure disclosed in Patent Document 2. In the following drawings, the same reference numerals are given to the same element members as those in the previous drawings, and the description thereof will be omitted as appropriate.

半導体装置２００は、絶縁層２２３が２層構造となっている。絶縁層２２３は、トレンチ２２１の側壁側から、熱酸化処理によって形成された熱酸化膜（シリコン酸化膜）からなる第１絶縁層２０２と、ＣＶＤ法によって堆積させたＣＶＤ酸化膜（シリコン酸化膜）からなる第２絶縁層２０３とが順に積層されている。 In the semiconductor device 200, the insulating layer 223 has a two-layer structure. The insulating layer 223 includes a first insulating layer 202 made of a thermal oxide film (silicon oxide film) formed by thermal oxidation from the side wall side of the trench 221, and a CVD oxide film (silicon oxide film) deposited by a CVD method. A second insulating layer 203 made of is sequentially stacked.

また、半導体装置２００は、絶縁性酸化膜（ゲート絶縁膜）１２４と絶縁層２２３との境界部であるゲート電極１２２の底部近傍の端部周辺に、絶縁性酸化膜１２４の膜厚よりも大きい膜厚の拡張絶縁領域２４１が形成されている。 Further, the semiconductor device 200 is larger than the thickness of the insulating oxide film 124 in the vicinity of the end portion in the vicinity of the bottom of the gate electrode 122 that is a boundary portion between the insulating oxide film (gate insulating film) 124 and the insulating layer 223. An extended insulating region 241 having a film thickness is formed.

図６Ａ〜図６Ｌに、半導体装置２００の製造工程断面図を示す。まず、Ｎ^＋ドレイン領域１１１となるＮ^＋基板上にＮ⁻型シリコン層をエピタキシャル成長により形成する。次いで、イオン注入等によってＰ⁻ボディ領域１４１を形成する。その後、基板上にパターンマスク２９３を形成してドライエッチングを行い、トレンチ２２１を形成する（図６Ａ参照）。トレンチ側壁のテーパ角度は、８６．５度〜８９．０度とする。 6A to 6L are cross-sectional views illustrating the manufacturing process of the semiconductor device 200. FIG. First, an N ⁻ -type silicon layer is formed by epitaxial growth on an N ⁺ substrate that becomes the N ⁺ drain region 111. Next, a P ⁻ body region 141 is formed by ion implantation or the like. Thereafter, a pattern mask 293 is formed on the substrate and dry etching is performed to form a trench 221 (see FIG. 6A). The taper angle of the trench sidewall is 86.5 degrees to 89.0 degrees.

次に、犠牲熱酸化膜（不図示）を形成後、イオン注入、及び熱拡散処理を行うことによりＰ型フローティング領域２５１を形成する。その後、犠牲熱酸化膜（不図示）、及びパターンマスク２９３を除去する。次いで、熱酸化処理により、後工程で形成するＣＶＤ酸化膜の下地として、熱酸化膜（シリコン酸化膜）からなる第１絶縁層２０２を形成する。（図６Ｂ参照） Next, after forming a sacrificial thermal oxide film (not shown), a P-type floating region 251 is formed by performing ion implantation and thermal diffusion treatment. Thereafter, the sacrificial thermal oxide film (not shown) and the pattern mask 293 are removed. Next, a first insulating layer 202 made of a thermal oxide film (silicon oxide film) is formed as a base of a CVD oxide film formed in a later step by thermal oxidation treatment. (See Fig. 6B)

次に、ＣＶＤ法により、トレンチ２２１内を充填するように、ＣＶＤ酸化膜（シリコン酸化膜）からなる第２絶縁層２０３を堆積する（図６Ｃ参照）。 Next, a second insulating layer 203 made of a CVD oxide film (silicon oxide film) is deposited by CVD so as to fill the trench 221 (see FIG. 6C).

次いで、ＲＩＥ（Reactive Ion Etching）法等の異方性のドライエッチングにより、絶縁層２２３（第１絶縁層２０２及び第２絶縁層２０３）の一部を除去する。絶縁層２２３の上面がＰ⁻ボディ領域１４１の下面と同等の位置になるまで絶縁層２２３をエッチバックする（図６Ｄ参照）。 Next, part of the insulating layer 223 (the first insulating layer 202 and the second insulating layer 203) is removed by anisotropic dry etching such as RIE (Reactive Ion Etching). The insulating layer 223 is etched back until the upper surface of the insulating layer 223 reaches the same position as the lower surface of the P ⁻ body region 141 (see FIG. 6D).

次に、酸化性雰囲気下でアニール処理を行うことにより、トレンチ２２１側壁に酸化膜２９４を形成する（図６Ｅ参照）。 Next, annealing is performed in an oxidizing atmosphere to form an oxide film 294 on the sidewalls of the trench 221 (see FIG. 6E).

次に、ウェットエッチングにより、酸化膜２９４を除去し、清浄なシリコン面を露出させる（図６Ｆ参照）。 Next, the oxide film 294 is removed by wet etching to expose a clean silicon surface (see FIG. 6F).

次に、熱酸化処理やＣＶＤ法による成膜処理あるいはこれらの兼用により、絶縁性酸化膜１２４を形成する（図６Ｇ参照）。 Next, the insulating oxide film 124 is formed by thermal oxidation, film formation by CVD, or a combination of these (see FIG. 6G).

次に、絶縁性酸化膜１２４上、及び絶縁層２２３上に、ＣＶＤ法によりＣＶＤ窒化膜２４４を堆積する（図６Ｈ参照）。 Next, a CVD nitride film 244 is deposited on the insulating oxide film 124 and the insulating layer 223 by a CVD method (see FIG. 6H).

続いて、基板表面上、及び絶縁層２２３上のＣＶＤ窒化膜２４４を、ＲＩＥ法等の異方性のドライエッチングにより除去する。具体的には、絶縁層２２３の上面が露出するまでＣＶＤ窒化膜２４４をエッチバックする。ここで、トレンチの側壁上のＣＶＤ窒化膜２４４は残留する（図６Ｉ参照）。 Subsequently, the CVD nitride film 244 on the substrate surface and on the insulating layer 223 is removed by anisotropic dry etching such as RIE. Specifically, the CVD nitride film 244 is etched back until the upper surface of the insulating layer 223 is exposed. Here, the CVD nitride film 244 on the sidewall of the trench remains (see FIG. 6I).

次に、絶縁性酸化膜１２４と絶縁層２２３との間に、絶縁性酸化膜１２４よりも幅が大きい拡張絶縁領域２４１を熱酸化処理により形成する（図６Ｊ参照）。ここで、トレンチ側壁はＣＶＤ窒化膜２４４によって保護されているため酸化膜厚は増大しない。一方、基板表面や絶縁層２２３の上面では、酸素の供給が可能である。絶縁層２２３上面の両端部分では、露出面からシリコン部分までの距離が近いためＳｉＯ_２領域が増大する。すなわち、トレンチ２２１側壁をＣＶＤ窒化膜２４４で覆うことで、絶縁層２２３上面の両端部付近に拡張絶縁領域２４１が形成される。 Next, an extended insulating region 241 having a width larger than that of the insulating oxide film 124 is formed between the insulating oxide film 124 and the insulating layer 223 by thermal oxidation treatment (see FIG. 6J). Here, since the trench sidewall is protected by the CVD nitride film 244, the oxide film thickness does not increase. On the other hand, oxygen can be supplied from the substrate surface or the upper surface of the insulating layer 223. At both end portions of the upper surface of the insulating layer 223, the distance from the exposed surface to the silicon portion is short, so the SiO ₂ region increases. That is, by covering the sidewalls of the trench 221 with the CVD nitride film 244, the extended insulating region 241 is formed in the vicinity of both ends of the upper surface of the insulating layer 223.

次に、トレンチ２２１側壁のＣＶＤ窒化膜２４４をウェットエッチングにより除去し、トレンチ２２１側壁に絶縁性酸化膜１２４を露出させる（図６Ｋ参照）。具体的には、熱リン酸でエッチバックを行う。 Next, the CVD nitride film 244 on the side wall of the trench 221 is removed by wet etching, and the insulating oxide film 124 is exposed on the side wall of the trench 221 (see FIG. 6K). Specifically, etch back is performed with hot phosphoric acid.

次に、ポリシリコン膜を常圧ＣＶＤ法によって堆積後（図６Ｌ参照）、エッチングしてゲート電極１２２を形成する。その後、Ｐ⁻ボディ領域１４１に、イオン注入、及び熱拡散処理を施し、Ｎ^＋ソース領域１３１、及びＰ^＋コンタクト領域１３２を形成する。さらに、層間絶縁層等を形成し、ソース電極２６２，ドレイン電極２６１を形成する工程等を経て、図５に示すような半導体装置２００が製造される。 Next, after depositing a polysilicon film by an atmospheric pressure CVD method (see FIG. 6L), the gate electrode 122 is formed by etching. Thereafter, ion implantation and thermal diffusion treatment are performed on the P ⁻ body region 141 to form an N ⁺ source region 131 and a P ⁺ contact region 132. Further, a semiconductor device 200 as shown in FIG. 5 is manufactured through a process of forming an interlayer insulating layer and the like and forming a source electrode 262 and a drain electrode 261.

図７に、特許文献３に開示されたトレンチゲート構造を有する半導体装置３００の要部断面図を示す。 FIG. 7 shows a cross-sectional view of a main part of a semiconductor device 300 having a trench gate structure disclosed in Patent Document 3.

半導体装置３００の製造方法を、図８Ａ〜図８Ｆの製造工程断面図を参照しつつ説明する。まず、エピタキシャル成長、イオン注入等により、Ｎ⁻ドリフト領域１１２、Ｐ⁻ボディ領域１４１を形成する。次に、所望のパターンを転写したＳｉＯ_２−ＣＶＤ膜のマスクパターン３９３を用いて、Ｓｉ基板表面にトレンチ３２１を形成する（図８Ａ参照）。 A manufacturing method of the semiconductor device 300 will be described with reference to the manufacturing process cross-sectional views of FIGS. 8A to 8F. First, the N ⁻ drift region 112 and the P ⁻ body region 141 are formed by epitaxial growth, ion implantation, or the like. Next, a trench 321 is formed on the surface of the Si substrate using a mask pattern 393 of a SiO ₂ -CVD film to which a desired pattern is transferred (see FIG. 8A).

次に、トレンチ３２１の壁面にインプラスルー酸化膜（犠牲酸化膜）（不図示）を形成する。そして、トレンチ３２１の底からＮ⁻ドリフト領域１１２に不純物を注入し、Ｐ型フローティング領域１５１を形成する。そして、インプラスルー酸化膜（不図示）をウェットエッチングで除去した後に、トレンチ３２１の壁面に、熱酸化法によってＳｉＯ_２膜からなる第１絶縁層（第１絶縁体）３０２を形成する（図８Ｂ参照）。 Next, an implant-through oxide film (sacrificial oxide film) (not shown) is formed on the wall surface of the trench 321. Then, impurities are implanted into the N ⁻ drift region 112 from the bottom of the trench 321 to form a P-type floating region 151. Then, after removing the implant-through oxide film (not shown) by wet etching, a first insulating layer (first insulator) 302 made of a SiO ₂ film is formed on the wall surface of the trench 321 by a thermal oxidation method (FIG. 8B). reference).

次に、第１絶縁層３０２上に、ＳｉＯ_０．８Ｎ_０．２膜からなる第２絶縁層（第２絶縁体）３０３を堆積させ、トレンチ３２１の内部を閉塞させる（図８Ｃ参照）。 Next, a second insulating layer (second insulator) 303 made of a SiO _0.8 N _0.2 film is deposited on the first insulating layer 302 to close the inside of the trench 321 (see FIG. 8C).

続いて、所望の深さまで、反応性イオンエッチング（RIE法）によって第１絶縁層３０２及び第２絶縁層３０３をエッチバックする（図８Ｄ参照）。 Subsequently, the first insulating layer 302 and the second insulating layer 303 are etched back to the desired depth by reactive ion etching (RIE method) (see FIG. 8D).

次に、第１絶縁層３０２と第２絶縁層３０３のウェットエッチングレートの差を利用して、ウェットエッチング法により第１絶縁層３０２を選択的に除去する。この際に、トレンチ３２１の壁面と第２絶縁層３０３とで挟まれた領域に窪みが形成される（図８Ｅ参照）。 Next, the first insulating layer 302 is selectively removed by a wet etching method using a difference in wet etching rate between the first insulating layer 302 and the second insulating layer 303. At this time, a depression is formed in a region sandwiched between the wall surface of the trench 321 and the second insulating layer 303 (see FIG. 8E).

次に、犠牲酸化膜（不図示）を形成した後に、ウェットエッチング法によりこれを除去する。次いで、第１絶縁層３０２が除去された部分において熱酸化法により第１絶縁層３０２を再形成する（図８Ｆ参照）。 Next, after a sacrificial oxide film (not shown) is formed, it is removed by wet etching. Next, the first insulating layer 302 is re-formed by a thermal oxidation method in the portion where the first insulating layer 302 is removed (see FIG. 8F).

その後、トレンチ部の内部にゲート電極１２２としてＰドープポリシリコン膜等を埋め込む。また、Ｎ^＋ソース領域１３１等を形成し、アルミニウム配線等の工程を経て、半導体装置３００が製造される。 Thereafter, a P-doped polysilicon film or the like is embedded as a gate electrode 122 in the trench portion. In addition, the N ⁺ source region 131 and the like are formed, and the semiconductor device 300 is manufactured through processes such as aluminum wiring.

なお、図８Ｂに示す工程で形成する第１絶縁層３０２と、図８Ｆに示す工程で新たに形成する１絶縁層３０２は、いずれも熱酸化によりＳｉＯ_２膜を形成している。 Note that the first insulating layer 302 formed in the step shown in FIG. 8B and the one insulating layer 302 newly formed in the step shown in FIG. 8F both form a SiO ₂ film by thermal oxidation.

特開２００５−１１６８２２号公報JP-A-2005-116822 特開２００７−３１７７７９号公報JP 2007-317779 A 特開２００９−１４１０５５号公報JP 2009-141055 A

上記特許文献１に開示された半導体装置１００においては、絶縁性酸化膜１２４とトレンチ深部の厚い絶縁層１２３との境界部分の耐圧が弱いという問題があった。 The semiconductor device 100 disclosed in Patent Document 1 has a problem that the breakdown voltage at the boundary between the insulating oxide film 124 and the thick insulating layer 123 in the deep part of the trench is weak.

図９Ａに、図４Ｅに示す工程におけるトレンチ１２１の拡大断面図を、図９Ｂに、図４Ｆに示す工程におけるトレンチ１２１の拡大断面図を示す。図４Ｅに示す工程においては、上述したように、トレンチ１２１の内部に絶縁層１２３を形成した後、ドライエッチングを施す。この工程について本発明者が検討したところ、図９Ａに示すように、トレンチ１２１の側壁に沿って絶縁層１２３がテーパ状に隆起する「裾状残り」が形成されることがわかった。 9A shows an enlarged cross-sectional view of the trench 121 in the step shown in FIG. 4E, and FIG. 9B shows an enlarged cross-sectional view of the trench 121 in the step shown in FIG. 4F. In the step shown in FIG. 4E, as described above, after the insulating layer 123 is formed inside the trench 121, dry etching is performed. As a result of examination of this step by the present inventor, it has been found that, as shown in FIG. 9A, a “bottom-like residue” is formed in which the insulating layer 123 bulges along the sidewall of the trench 121.

この「裾状残り」は、ＣＶＤ法により酸化シリコンからなる絶縁層１２３を形成する際、その密度がトレンチ１２１の中央に比してその側壁近傍で大きくなり、ドライエッチングの際のエッチング量に差が生じることに起因するものと推定している。 This “bottom-like residue” is larger in the vicinity of the side wall of the trench 121 than in the center of the trench 121 when the insulating layer 123 made of silicon oxide is formed by the CVD method. It is estimated that this is caused by

図４Ｆに示す工程においては、上述したように、熱酸化処理により絶縁性酸化膜１２４を形成する。このとき、絶縁性酸化膜１２４は、図９Ｂの点線で囲んだ領域Ａに示すように、絶縁層１２３近傍において、絶縁性酸化膜１２４が他の部分に比して薄膜となっていることを突き止めた。 In the step shown in FIG. 4F, as described above, the insulating oxide film 124 is formed by thermal oxidation. At this time, as shown in the region A surrounded by the dotted line in FIG. 9B, the insulating oxide film 124 is thin in the vicinity of the insulating layer 123 as compared with other portions. I found it.

換言すると、絶縁性酸化膜１２４の形成領域のうち、絶縁層１２３近傍以外の領域では、緻密な熱酸化膜である絶縁性酸化膜１２４が一定の厚みで均一に形成される。その一方、図９Ｂ中の領域Ａでは、ＣＶＤ法による絶縁層１２３上に熱酸化膜である絶縁性酸化膜１２４が薄くしか形成されない。その結果、上述したように、絶縁性酸化膜１２４とトレンチ深部の厚い絶縁層１２３との境界部分（領域Ａ）における耐圧が低下してしまった。 In other words, the insulating oxide film 124 which is a dense thermal oxide film is uniformly formed with a constant thickness in a region other than the vicinity of the insulating layer 123 in the region where the insulating oxide film 124 is formed. On the other hand, in region A in FIG. 9B, insulating oxide film 124, which is a thermal oxide film, is formed only thinly on insulating layer 123 by the CVD method. As a result, as described above, the withstand voltage at the boundary portion (region A) between the insulating oxide film 124 and the thick insulating layer 123 in the deep part of the trench has decreased.

上記特許文献２に開示された半導体装置２００においては、拡張絶縁領域２４１の存在により、上記特許文献１で問題であった絶縁層１２３と絶縁性酸化膜１２４との境界部分における耐圧が確保される。 In the semiconductor device 200 disclosed in Patent Document 2, the presence of the extended insulating region 241 ensures a breakdown voltage at the boundary portion between the insulating layer 123 and the insulating oxide film 124, which is a problem in Patent Document 1. .

しかしながら、この半導体装置２００においては、製造工程数が多いという問題点があった。また、製造工程数が多いため、絶縁性酸化膜１２４に対するストレスが大きくなることが避けられなかった。具体的には、絶縁性酸化膜１２４を形成後、（１）ＣＶＤ法による窒化膜２４４の形成工程、（２）ＲＩＥ法によるＣＶＤ窒化膜２４４の除去工程、（３）熱酸化処理による拡張絶縁領域２４１の形成工程、（４）ウェットエッチングによる側壁のＣＶＤ窒化膜２４４の除去工程を経るため、それらのストレスで、絶縁性酸化膜１２４に機械的／熱的／化学的ダメージを与える恐れがあった。また、トレンチ側壁にテーパ角が設けられている場合、図６Ｉの工程でトレンチ側壁上にだけＣＶＤ窒化膜２４４をうまく残存させることが技術的に難しいという問題があった。 However, the semiconductor device 200 has a problem that the number of manufacturing steps is large. Further, since the number of manufacturing processes is large, it is inevitable that the stress on the insulating oxide film 124 becomes large. Specifically, after the insulating oxide film 124 is formed, (1) a nitride film 244 forming process by a CVD method, (2) a CVD nitride film 244 removing process by an RIE method, and (3) an extended insulation by a thermal oxidation process. Since the step of forming the region 241 and (4) the step of removing the CVD nitride film 244 on the side wall by wet etching are performed, there is a risk of mechanical / thermal / chemical damage to the insulating oxide film 124 due to those stresses. It was. Also, when the taper angle is provided on the trench side wall, there is a problem that it is technically difficult to leave the CVD nitride film 244 only on the trench side wall in the process of FIG. 6I.

上記特許文献３に開示された半導体装置３００においては、トレンチ３２１の壁面を第１絶縁層３０２のみにより形成していた。また、第１絶縁層３０２は、半導体層の酸化膜としていた。さらに、図８Ｅの工程で示した第１絶縁層３０２と第２絶縁層３０３の窪みを、エッチングレートの差により形成していた。このため、第１絶縁層３０２は、半導体層の酸化膜とし、第２絶縁層３０３は、第１絶縁層３０２よりもエッチングレートの差が小さい材料から選定する必要があった。このため、第２絶縁層の材料選定に大きな制約があった。 In the semiconductor device 300 disclosed in Patent Document 3, the wall surface of the trench 321 is formed only by the first insulating layer 302. The first insulating layer 302 is an oxide film of a semiconductor layer. Further, the depressions of the first insulating layer 302 and the second insulating layer 303 shown in the step of FIG. 8E are formed by the difference in etching rate. For this reason, the first insulating layer 302 is an oxide film of the semiconductor layer, and the second insulating layer 303 needs to be selected from a material having a smaller etching rate difference than the first insulating layer 302. For this reason, there was a great restriction on the material selection of the second insulating layer.

本発明に係る半導体装置は、半導体層の表面から深さ方向に延在するように形成されたトレンチと、前記トレンチの深部の壁面を被覆する第１絶縁層と、前記トレンチの壁面のうち、前記第１絶縁層が形成されていない壁面を被覆する前記半導体層の絶縁性酸化膜と、前記トレンチの深部を埋設するように、前記第１絶縁層上に形成され、かつ、その上面と前記半導体層表面との離間距離が、前記第１絶縁層の上面と前記半導体層表面との離間距離よりも近くなるように形成された第２絶縁層と、前記トレンチ内の前記第２絶縁層上に充填されたトレンチ内導体とを備える。そして、前記第１絶縁層と前記絶縁性酸化膜とは、異なる材料により形成されている。 The semiconductor device according to the present invention includes a trench formed so as to extend in a depth direction from the surface of the semiconductor layer, a first insulating layer that covers a deep wall surface of the trench, and a wall surface of the trench, An insulating oxide film of the semiconductor layer covering a wall surface on which the first insulating layer is not formed, and the first insulating layer is formed so as to bury a deep portion of the trench; A second insulating layer formed such that a separation distance from a surface of the semiconductor layer is closer than a separation distance between an upper surface of the first insulating layer and the surface of the semiconductor layer; and the second insulating layer in the trench. And an in-trench conductor filled in. The first insulating layer and the insulating oxide film are formed of different materials.

本発明に係る半導体装置の製造方法は、トレンチ内にトレンチ内導体を配設したトレンチ導体構造を有する半導体装置の製造方法であって、半導体層の表面から深さ方向に延在するトレンチを形成し、前記トレンチの壁面に、前記半導体層の酸化膜とは異なる材料により第１絶縁層を形成し、前記第１絶縁層の内側における所定の深さまで第２絶縁層を形成すると共に、前記所定の深さよりも深い位置まで第１絶縁層を除去して溝を形成し、前記トレンチの壁面のうち、前記第１絶縁層が除去された部分に、前記半導体層を酸化処理して絶縁性酸化膜を形成し、前記トレンチ内の前記第２絶縁層上にトレンチ内導体を充填するものである。 A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having a trench conductor structure in which a conductor in a trench is disposed in a trench, and forming a trench extending in the depth direction from the surface of a semiconductor layer. Then, a first insulating layer is formed on a wall surface of the trench with a material different from the oxide film of the semiconductor layer, a second insulating layer is formed to a predetermined depth inside the first insulating layer, and the predetermined insulating layer is formed. The trench is formed by removing the first insulating layer to a position deeper than the depth of the first insulating layer, and the semiconductor layer is oxidized on the portion of the wall surface of the trench where the first insulating layer is removed to insulate the oxide. A film is formed, and a conductor in the trench is filled on the second insulating layer in the trench.

本発明に係る半導体装置、及びその製造方法によれば、上記特許文献１のようにトレンチ深部に設けられた絶縁層とゲート絶縁膜の境界部分の耐圧が低下するという問題を抑制することができる。これは、第２絶縁層の上面が第１絶縁層の上面よりも高くなるように形成し、第１絶縁層が形成されていない壁面を半導体層の酸化膜である絶縁性酸化膜によって被覆する構造を採用しているためである。また、本発明に係る半導体装置の製造方法によれば、上記特許文献２のように製造工程数が大幅に増加するという問題が生じない。さらに、本発明に係る半導体装置によれば、第１絶縁層の材料を、半導体層の酸化膜以外の材料としているので、上記特許文献３に比して第２絶縁層の材料選択肢が広い。このため、要求性能を満たす材料を選定しやすくなるという優れたメリットを有する。 According to the semiconductor device and the manufacturing method thereof according to the present invention, it is possible to suppress the problem that the breakdown voltage at the boundary portion between the insulating layer and the gate insulating film provided in the deep portion of the trench is reduced as in Patent Document 1 described above. . The second insulating layer is formed such that the upper surface of the second insulating layer is higher than the upper surface of the first insulating layer, and the wall surface on which the first insulating layer is not formed is covered with an insulating oxide film which is an oxide film of the semiconductor layer. This is because the structure is adopted. In addition, according to the method for manufacturing a semiconductor device according to the present invention, the problem that the number of manufacturing steps increases significantly as in Patent Document 2 does not occur. Furthermore, according to the semiconductor device of the present invention, since the material of the first insulating layer is a material other than the oxide film of the semiconductor layer, the material choices for the second insulating layer are wider than those in Patent Document 3. For this reason, it has the outstanding merit that it becomes easy to select the material satisfying the required performance.

本発明によれば、製造工程数の大幅な増加を伴わずに、信頼性の高い半導体装置、及びその製造方法を提供することができる。 According to the present invention, a highly reliable semiconductor device and a manufacturing method thereof can be provided without significantly increasing the number of manufacturing steps.

実施形態に係る半導体装置の主要部の模式的断面図。1 is a schematic cross-sectional view of a main part of a semiconductor device according to an embodiment. 実施形態に係る半導体装置の製造工程断面図。Sectional drawing of the manufacturing process of the semiconductor device which concerns on embodiment. 実施形態に係る半導体装置の製造工程断面図。Sectional drawing of the manufacturing process of the semiconductor device which concerns on embodiment. 実施形態に係る半導体装置の製造工程断面図。Sectional drawing of the manufacturing process of the semiconductor device concerning embodiment. 実施形態に係る半導体装置の製造工程断面図。Sectional drawing of the manufacturing process of the semiconductor device which concerns on embodiment. 実施形態に係る半導体装置の製造工程断面図。Sectional drawing of the manufacturing process of the semiconductor device which concerns on embodiment. 実施形態に係る半導体装置の製造工程断面図。Sectional drawing of the manufacturing process of the semiconductor device concerning embodiment. 特許文献１に記載の半導体装置の主要部の模式的断面図。6 is a schematic cross-sectional view of a main part of a semiconductor device described in Patent Document 1. FIG. 特許文献１に記載の半導体装置の製造工程断面図。FIG. 11 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 1; 特許文献１に記載の半導体装置の製造工程断面図。FIG. 11 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 1; 特許文献１に記載の半導体装置の製造工程断面図。FIG. 11 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 1; 特許文献１に記載の半導体装置の製造工程断面図。FIG. 11 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 1; 特許文献１に記載の半導体装置の製造工程断面図。FIG. 11 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 1; 特許文献１に記載の半導体装置の製造工程断面図。FIG. 11 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 1; 特許文献２に記載の半導体装置の主要部の模式的断面図。FIG. 6 is a schematic cross-sectional view of a main part of a semiconductor device described in Patent Document 2. 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献２に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 2; 特許文献３に記載の半導体装置の主要部の模式的断面図。FIG. 10 is a schematic cross-sectional view of a main part of a semiconductor device described in Patent Document 3. 特許文献３に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 3; 特許文献３に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 3; 特許文献３に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 3; 特許文献３に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 3; 特許文献３に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 3; 特許文献３に記載の半導体装置の製造工程断面図。FIG. 10 is a manufacturing process cross-sectional view of the semiconductor device described in Patent Document 3; 図４Ｅの工程におけるトレンチ部分を拡大した模式的断面図。FIG. 4E is a schematic cross-sectional view enlarging a trench portion in the step of FIG. 4E. 図４Ｆの工程におけるトレンチ部分を拡大した模式的断面図。The typical sectional view which expanded the trench part in the process of Drawing 4F.

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。 Hereinafter, an example of an embodiment to which the present invention is applied will be described. It goes without saying that other embodiments may also belong to the category of the present invention as long as they match the gist of the present invention. Moreover, the size and ratio of each member in the following drawings are for convenience of explanation, and are different from actual ones.

図１に、本実施形態に係るトレンチゲート構造を有する半導体装置１の要部断面図を示す。半導体装置１は、トレンチゲート構造を有し、ゲートトレンチの底部に厚い絶縁層が配置された絶縁ゲート型のものである。 FIG. 1 is a cross-sectional view of a main part of a semiconductor device 1 having a trench gate structure according to this embodiment. The semiconductor device 1 is of an insulated gate type having a trench gate structure and having a thick insulating layer disposed at the bottom of the gate trench.

半導体装置１は、Ｎ^＋ドレイン領域１１、Ｎ⁻ドリフト領域１２、Ｐ⁻ボディ領域４１、Ｎ^＋ソース領域３１、Ｐ^＋コンタクト領域３２が形成された半導体層（半導体基板）５を備える。また、半導体装置１は、ゲート電極２２、ドレイン電極６１、ソース電極６２、絶縁層２３、絶縁性酸化膜２４、Ｐ型フローティング領域５１等を備える。 The semiconductor device 1 includes a semiconductor layer (semiconductor substrate) 5 in which an N ⁺ drain region 11, an N ⁻ drift region 12, a P ⁻ body region 41, an N ⁺ source region 31, and a P ⁺ contact region 32 are formed. The semiconductor device 1 also includes a gate electrode 22, a drain electrode 61, a source electrode 62, an insulating layer 23, an insulating oxide film 24, a P-type floating region 51, and the like.

トレンチ２１は、半導体層５の表面から深さ方向に延在するように形成されている。より具体的には、トレンチ２１は、半導体層５の表面からＰ⁻ボディ領域４１を貫通し、Ｎ⁻ドリフト領域１２まで到達するように形成されている。 The trench 21 is formed so as to extend in the depth direction from the surface of the semiconductor layer 5. More specifically, trench 21 is formed so as to penetrate P ⁻ body region 41 from the surface of semiconductor layer 5 and reach N ⁻ drift region 12.

絶縁層２３は、トレンチ２１内の深部に形成されている。絶縁層２３は、第１絶縁層２と第２絶縁層３の２層構造となっている。第１絶縁層２は、トレンチ２１の深部の壁面を被覆するように形成されている。これに対し、第２絶縁層３は、トレンチ２１の深部を埋設するように形成されている。 The insulating layer 23 is formed deep in the trench 21. The insulating layer 23 has a two-layer structure of the first insulating layer 2 and the second insulating layer 3. The first insulating layer 2 is formed so as to cover the deep wall surface of the trench 21. On the other hand, the second insulating layer 3 is formed so as to bury the deep part of the trench 21.

絶縁性酸化膜２４は、トレンチ２１の壁面のうち、第１絶縁層２が形成されていない壁面を被覆している。換言すると、絶縁性酸化膜２４は、トレンチ側壁に沿って第１絶縁層２の境界部分に至るまで実質的に均一な厚さで形成されている。絶縁性酸化膜２４は、半導体層５の酸化膜からなり、ゲート絶縁膜として機能する。 The insulating oxide film 24 covers the wall surface of the trench 21 where the first insulating layer 2 is not formed. In other words, the insulating oxide film 24 is formed with a substantially uniform thickness up to the boundary portion of the first insulating layer 2 along the trench sidewall. The insulating oxide film 24 is made of an oxide film of the semiconductor layer 5 and functions as a gate insulating film.

絶縁層２３を構成する第１絶縁層２の材料は、絶縁性酸化膜２４と異なる材料により構成する。第１絶縁層２の材料として、本実施形態においては、ＳｉＮ膜（シリコン窒化膜）を適用する。ＳｉＮ膜は、例えば、ＬＰＣＶＤ法（低圧ＣＶＤ）によって形成することができる。 The material of the first insulating layer 2 constituting the insulating layer 23 is made of a material different from that of the insulating oxide film 24. In this embodiment, a SiN film (silicon nitride film) is applied as the material of the first insulating layer 2. The SiN film can be formed by, for example, the LPCVD method (low pressure CVD).

なお、第１絶縁層２の材料は、ＳｉＮ膜に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の材料を適用することができる。一例として、高濃度のリンを含んだＰＳＧ（Phospho-Silicate-Glass）、高濃度のボロンを含んだＢＳＧ（Boro-Silicate-Glass）、高濃度のリンとボロンを含んだＢＰＳＧ（Boro-Phospho-Silicate-Glass）などを挙げることができる。また、第１絶縁層２の形成方法もＬＰＣＶＤ法に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の方法を適用することができる。 Note that the material of the first insulating layer 2 is not limited to the SiN film, and various materials can be applied without departing from the spirit of the present invention. As an example, PSG (Phospho-Silicate-Glass) containing high concentrations of phosphorus, BSG (Boro-Silicate-Glass) containing high concentrations of boron, BPSG (Boro-Phospho-- containing high concentrations of phosphorus and boron) Silicate-Glass). Further, the formation method of the first insulating layer 2 is not limited to the LPCVD method, and various methods can be applied without departing from the gist of the present invention.

第１絶縁層２の膜厚は、特に限定されない。例えば、３０〜５０ｎｍ（３００〜５００Å）とすることができる。第１絶縁層２の膜厚と、絶縁性酸化膜２４の膜厚を実質的に同じ、若しくは絶縁性酸化膜２４の膜厚よりも、第１絶縁膜２の膜厚を若干薄い膜厚とすることが好ましい。これにより、第２絶縁層３と絶縁性酸化膜２４との境界部分に隙間が生じるのを抑制することができる。 The film thickness of the first insulating layer 2 is not particularly limited. For example, it can be set to 30 to 50 nm (300 to 500 mm). The film thickness of the first insulating layer 2 and the film thickness of the insulating oxide film 24 are substantially the same, or the film thickness of the first insulating film 2 is slightly smaller than the film thickness of the insulating oxide film 24. It is preferable to do. Thereby, it can suppress that a clearance gap produces in the boundary part of the 2nd insulating layer 3 and the insulating oxide film 24. FIG.

絶縁層２３を構成する第２絶縁層３の材料は、本実施形態においてはＮＳＧ膜（Non-Doped Silicon Glass）とする。ＮＳＧ膜としては、ＬＰＣＶＤ法によるＴＥＯＳ（テトラエトキシシラン）−ＮＳＧや、ＨＤＰ（高濃度プラズマ）−ＮＳＧなどを好適な例として挙げることができる。 The material of the second insulating layer 3 constituting the insulating layer 23 is an NSG film (Non-Doped Silicon Glass) in this embodiment. Preferred examples of the NSG film include TEOS (tetraethoxysilane) -NSG by LPCVD and HDP (high concentration plasma) -NSG.

第２絶縁層３の材料をＮＳＧ膜とすることにより、ゲート−ドレイン間容量を小さくすることができるという効果を得られる。ＮＳＧ膜は、例えば、ＣＶＤ法により堆積することにより得ることができる。ＮＳＧ膜は、比較的幅の狭いトレンチに対しても、埋め込み性に優れているという特徴を有する。また、誘電率の点からも、上記特許文献３の第２絶縁層３０３で用いた酸窒化膜（ＳｉＯｘＮｙ）よりも優れた材料である。なお、第２絶縁層３の材料は、ＮＳＧ膜に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の材料を適用することができる。 By making the material of the second insulating layer 3 an NSG film, it is possible to reduce the gate-drain capacitance. The NSG film can be obtained, for example, by depositing by a CVD method. The NSG film has a feature that it is excellent in embedding property even in a relatively narrow trench. Moreover, it is a material superior to the oxynitride film (SiOxNy) used in the second insulating layer 303 of Patent Document 3 also in terms of dielectric constant. The material of the second insulating layer 3 is not limited to the NSG film, and various materials can be applied without departing from the spirit of the present invention.

第２絶縁層３の上面３Ｔは、Ｐ⁻ボディ領域４１の下面より、若干、トレンチ深さ方向に深い位置となっている。これにより、チャネル領域が確保される。一方、第１絶縁層２の上面２Ｔは、第２絶縁層３の上面３Ｔよりも、若干、トレンチ深さ方向に深い位置とする。すなわち、第２絶縁層３の上面３Ｔと半導体層５の表面７との離間距離Ｗ１は、第１絶縁層２の上面２Ｔと半導体層５の表面７との離間距離Ｗ２よりも近くなるようにする。このように構成することにより、第１絶縁層２と絶縁性酸化膜２４の境界部分において、特許文献１のように酸化膜耐圧特性が低下することがない。 The upper surface 3T of the second insulating layer 3 is slightly deeper in the trench depth direction than the lower surface of the P ⁻ body region 41. Thereby, a channel region is secured. On the other hand, the upper surface 2T of the first insulating layer 2 is slightly deeper than the upper surface 3T of the second insulating layer 3 in the trench depth direction. That is, the separation distance W1 between the upper surface 3T of the second insulating layer 3 and the surface 7 of the semiconductor layer 5 is closer to the separation distance W2 between the upper surface 2T of the first insulating layer 2 and the surface 7 of the semiconductor layer 5. To do. With this configuration, the oxide film breakdown voltage characteristic does not deteriorate at the boundary portion between the first insulating layer 2 and the insulating oxide film 24 as in Patent Document 1.

第２絶縁層３の上面３Ｔと第１絶縁層２の上面２Ｔとの距離は、図９Ａに示すような裾状部分が除去されていればよく、特に限定されない。例えば、製造ばらつきを考慮して、絶縁性酸化膜２４の厚み程度（約３０〜４０ｎｍ程度）とすることができる。 The distance between the upper surface 3T of the second insulating layer 3 and the upper surface 2T of the first insulating layer 2 is not particularly limited as long as the skirt-like portion as shown in FIG. 9A is removed. For example, in consideration of manufacturing variations, the thickness of the insulating oxide film 24 can be set to about the thickness (about 30 to 40 nm).

ゲート電極２２は、絶縁性酸化膜２４を介してトレンチ２１の壁面と対面している。また、第２絶縁層３の上面近傍は、絶縁性酸化膜２４を介してトレンチ２１の壁面と対面している。 The gate electrode 22 faces the wall surface of the trench 21 through the insulating oxide film 24. Further, the vicinity of the upper surface of the second insulating layer 3 faces the wall surface of the trench 21 with the insulating oxide film 24 interposed therebetween.

ドレイン電極６１は、半導体層５の裏面側に、Ｎ^＋ドレイン領域１１と当接するように配設されている。ソース電極６２は、半導体層５の表面側に配設されている。 The drain electrode 61 is disposed on the back side of the semiconductor layer 5 so as to contact the N ⁺ drain region 11. The source electrode 62 is disposed on the surface side of the semiconductor layer 5.

ゲート電極２２は、第１絶縁層２、第２絶縁層３からなる絶縁層２３及び絶縁性酸化膜２４が配設されたトレンチ２１内に充填されている。従って、ゲート電極２２は、第２絶縁層３の上面に配設されている。ゲート電極２２は、トレンチ内導体として機能する。ゲート電極２２の材料は、特に限定されないが、例えばポリシリコンとすることができる。ゲート電極２２は、トレンチ２１の壁面に形成されている絶縁性酸化膜２４を介して、Ｎ^＋ソース領域３１及びＰ−ボディ領域４１と対面している。 The gate electrode 22 is filled in the trench 21 in which the insulating layer 23 composed of the first insulating layer 2 and the second insulating layer 3 and the insulating oxide film 24 are disposed. Therefore, the gate electrode 22 is disposed on the upper surface of the second insulating layer 3. The gate electrode 22 functions as a conductor in the trench. The material of the gate electrode 22 is not particularly limited, but may be polysilicon, for example. The gate electrode 22 faces the N ⁺ source region 31 and the P − body region 41 through an insulating oxide film 24 formed on the wall surface of the trench 21.

Ｎ^＋ソース領域３１は、Ｐ⁻ボディ領域４１のうちの表面側に絶縁性酸化膜２４と当接するようにトレンチ２１に沿って形成されている。Ｐ^＋コンタクト領域３２は、Ｎ^＋ソース領域３１と隣接する位置に配設されている。 N ⁺ source region 31 is formed along trench 21 so as to be in contact with insulating oxide film 24 on the surface side of P ⁻ body region 41. The P ⁺ contact region 32 is disposed at a position adjacent to the N ⁺ source region 31.

Ｐ型フローティング領域５１は、トレンチ２１の直下に設けられている。このＰ型フローティング領域５１は、Ｎ⁻ドリフト領域１２の空乏化を促進し、ドレイン−ソース間の高耐圧化を図る役割を担っている。 The P-type floating region 51 is provided immediately below the trench 21. The P-type floating region 51 plays a role of promoting depletion of the N ⁻ drift region 12 and increasing the breakdown voltage between the drain and the source.

次に、半導体装置１の製造方法を、図２Ａ〜図２Ｆを参照しつつ説明する。まず、Ｎ^＋ドレイン領域１１となるＮ^＋基板上にＮ⁻型シリコン層をエピタキシャル成長により形成する。その後、イオン注入等により所定領域に、Ｐ⁻ボディ領域４１、及びＮ^＋ソース領域３１を形成する。その後、酸化膜層９１をマスクとしてＮ⁻ドリフト領域１２に達するトレンチ２１を形成する。ここまでの工程は、例えば、図４Ａ〜図４Ｃと同様の工程により行うことができる。 Next, a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. 2A to 2F. First, an N ⁻ -type silicon layer is formed by epitaxial growth on an N ⁺ substrate that becomes the N ⁺ drain region 11. Thereafter, a P ⁻ body region 41 and an N ⁺ source region 31 are formed in a predetermined region by ion implantation or the like. Thereafter, trench 21 reaching N ⁻ drift region 12 is formed using oxide film layer 91 as a mask. The process so far can be performed by the process similar to FIG. 4A-FIG. 4C, for example.

次いで、酸化膜層９１を残したまま熱酸化を行うことにより、トレンチ２１の壁面に酸化膜９５を形成する。そして、酸化膜層９１をマスクとして全面にイオン注入を行い、その後、熱拡散処理を行う。これにより、Ｐ型フローティング領域５１が形成される（図２Ａ参照）。 Next, thermal oxidation is performed while leaving the oxide film layer 91, thereby forming an oxide film 95 on the wall surface of the trench 21. Then, ion implantation is performed on the entire surface using the oxide film layer 91 as a mask, and then thermal diffusion treatment is performed. As a result, a P-type floating region 51 is formed (see FIG. 2A).

Ｐ型フローティング領域５１を形成後、表面の酸化膜層９１、及び酸化膜９５を除去する。そして、トレンチ２１及び半導体層５の表面全体に、ＬＰＣＶＤ法により、３０〜５０ｎｍ程度の薄いＳｉＮ膜からなる第１絶縁層２を形成する（図２Ｂ参照）。第１絶縁層２の膜厚は、上記範囲に限定されるものではないが、後工程で形成する絶縁性酸化膜２４の膜厚とほぼ等しい膜厚、若しくは絶縁性酸化膜２４よりも若干薄い膜厚にしておくことが好ましい。第１絶縁層２の膜厚のほうが、絶縁性酸化膜２４の膜厚よりも厚い場合には、第２絶縁層３と絶縁性酸化膜２４との間に隙間が生じる恐れがある。この隙間が生じた場合、ゲート電極２２の埋め込み時に、ゲート電極２２に突起形状が生じて、不要な電界集中が発生したり、埋め込みの際にゲート電極２２が埋まらずに不所望なボイドが生じる場合がある。 After forming the P-type floating region 51, the oxide film layer 91 and the oxide film 95 on the surface are removed. Then, the first insulating layer 2 made of a thin SiN film of about 30 to 50 nm is formed on the entire surface of the trench 21 and the semiconductor layer 5 by LPCVD (see FIG. 2B). The film thickness of the first insulating layer 2 is not limited to the above range, but is almost the same as the film thickness of the insulating oxide film 24 formed in a later step or slightly smaller than the insulating oxide film 24. It is preferable to keep the film thickness. If the film thickness of the first insulating layer 2 is larger than the film thickness of the insulating oxide film 24, there is a possibility that a gap will be formed between the second insulating layer 3 and the insulating oxide film 24. When this gap is generated, a protrusion shape is generated in the gate electrode 22 when the gate electrode 22 is embedded, and unnecessary electric field concentration occurs, or an undesirable void is generated because the gate electrode 22 is not embedded when embedded. There is a case.

次に、ＣＶＤ法により第２絶縁層３を堆積してトレンチ２１の内部を埋め込む（図２Ｃ参照）。第２絶縁層３としては、前述したとおり、ＮＳＧ膜を用いた。 Next, the second insulating layer 3 is deposited by CVD to fill the trench 21 (see FIG. 2C). As the second insulating layer 3, an NSG film was used as described above.

続いて、ドライエッチング法により、第２絶縁層３及び第１絶縁層２を所定深さまでエッチバックする（図２Ｄ参照）。ここで、第２絶縁層３の上面位置３Ｔは、後工程のウェットエッチングでの膜減りを見込んだ位置を狙う。ドライエッチング工程においては、第２絶縁層３の中央部分と周辺部分の密度差により、ドライエッチング量に差が生じ、第２絶縁層３の両端部分がトレンチ側壁に沿って裾状に残る。 Subsequently, the second insulating layer 3 and the first insulating layer 2 are etched back to a predetermined depth by a dry etching method (see FIG. 2D). Here, the upper surface position 3T of the second insulating layer 3 is aimed at a position that allows for film reduction in the wet etching in the subsequent process. In the dry etching step, a difference occurs in the amount of dry etching due to the difference in density between the central portion and the peripheral portion of the second insulating layer 3, and both end portions of the second insulating layer 3 remain in a skirt shape along the trench sidewall.

次に、ウェットエッチング法（エッチャント；熱リン酸）により、第１絶縁層２及び第２絶縁層３を一部エッチングする（図２Ｅ参照）。このとき、第２絶縁層３も若干エッチングされるが、エッチング速度はＮＳＧ膜からなる第２絶縁層３よりもＳｉＮ膜からなる第１絶縁層２の方が大きいため、第１絶縁層２の方が深くエッチングされる。これにより、トレンチ側壁は第２絶縁層上面３Ｔよりも深い位置まで露出する格好となる。つまり、第１絶縁層上面２Ｔを第２絶縁層上面３Ｔよりも深い位置にできる。また、このときの第２絶縁層３のエッチング量を見込んで、図２Ｄの工程では第２絶縁層上面３Ｔの狙い位置を設定しておく。 Next, the first insulating layer 2 and the second insulating layer 3 are partially etched by wet etching (etchant; hot phosphoric acid) (see FIG. 2E). At this time, the second insulating layer 3 is also slightly etched, but the etching rate of the first insulating layer 2 made of the SiN film is larger than that of the second insulating layer 3 made of the NSG film. Is etched deeper. As a result, the trench sidewall is exposed to a position deeper than the upper surface 3T of the second insulating layer. That is, the first insulating layer upper surface 2T can be deeper than the second insulating layer upper surface 3T. In addition, in view of the etching amount of the second insulating layer 3 at this time, the target position of the upper surface 3T of the second insulating layer is set in the step of FIG. 2D.

なお、上記図２Ｅの工程において、ウェットエッチング法に代えて、例えば、フレオンガスをエッチャントとするプラズマエッチングを行ってもよい。また、第１絶縁層２としてＰＳＧ膜，ＢＳＧ膜，ＢＰＳＧ膜を用いた場合の好適なエッチャントとしては、例えばＨＦ（フッ酸）や緩衝剤としてのＮＨ_４Ｆ（フッ化アンモニウム）を加えたＢＨＦ（バッファードフッ酸）を挙げることができる。 2E, instead of the wet etching method, for example, plasma etching using a freon gas as an etchant may be performed. As a suitable etchant when a PSG film, a BSG film, or a BPSG film is used as the first insulating layer 2, for example, HF (hydrofluoric acid) or BHF added with NH ₄ F (ammonium fluoride) as a buffering agent is used. (Buffered hydrofluoric acid).

図２Ｅの工程が完了した段階で、第２絶縁層上面３Ｔは、Ｐ−ボディ領域４１の下面より、若干、トレンチ深さ方向に深い位置となるようにする。これにより、チャネル領域が確保される。 When the process of FIG. 2E is completed, the upper surface 3T of the second insulating layer is slightly deeper in the trench depth direction than the lower surface of the P− body region 41. Thereby, a channel region is secured.

また、第１絶縁層上面２Ｔは、第２絶縁層上面３Ｔよりも、若干、トレンチ深さ方向に深い位置となるようにする。つまり、後工程で形成するゲート絶縁膜の下端面が、ＮＳＧ膜からなる第２絶縁層３の上面３Ｔ位置よりも深い位置でＳｉＮ膜からなる第１絶縁層２の上面２Ｔと境界を成すようにする。 The first insulating layer upper surface 2T is slightly deeper in the trench depth direction than the second insulating layer upper surface 3T. That is, the lower end surface of the gate insulating film to be formed in a later step forms a boundary with the upper surface 2T of the first insulating layer 2 made of the SiN film at a position deeper than the position of the upper surface 3T of the second insulating layer 3 made of the NSG film. To.

但し、第１絶縁層上面２Ｔが第２絶縁層上面３Ｔよりも深くなり過ぎると、後工程で形成するポリシリコン膜の底部の角が鋭角となるおそれがあるため、第１絶縁層上面２Ｔは第２絶縁層上面３Ｔよりも若干深くなる程度に留める。 However, if the first insulating layer upper surface 2T becomes too deeper than the second insulating layer upper surface 3T, the bottom corner of the polysilicon film formed in a later step may be an acute angle. The depth is limited to be slightly deeper than the upper surface 3T of the second insulating layer.

次に、熱酸化法により、絶縁性酸化膜２４を基板表面、及びトレンチ側壁に形成する（図２Ｆ参照）。 Next, an insulating oxide film 24 is formed on the substrate surface and the trench sidewalls by thermal oxidation (see FIG. 2F).

図２Ｂの工程において、第１絶縁層２の膜厚を絶縁性酸化膜２４の膜厚とほぼ等しい膜厚に設定しているので、絶縁性酸化膜２４は、第１絶縁層２及び第２絶縁層３の境界において、ほぼ隙間を生じることなく形成することができる。 In the step of FIG. 2B, since the film thickness of the first insulating layer 2 is set to be substantially equal to the film thickness of the insulating oxide film 24, the insulating oxide film 24 is formed of the first insulating layer 2 and the second insulating film 24. It can be formed at the boundary of the insulating layer 3 with almost no gap.

その後、図４Ｆで説明したように、トレンチ２１内部にＣＶＤ法にてポリシリコンを堆積する。これにより、トレンチ２１に埋設されたゲート電極２２を形成する。そして、ソース電極６２及びドレイン電極６１を形成する工程等を経て、図１に示した半導体装置１が製造される。 Thereafter, as described with reference to FIG. 4F, polysilicon is deposited inside the trench 21 by the CVD method. Thereby, the gate electrode 22 embedded in the trench 21 is formed. Then, through the process of forming the source electrode 62 and the drain electrode 61, the semiconductor device 1 shown in FIG. 1 is manufactured.

上記特許文献３においては、第１絶縁層３０２としてＳｉＯ_２を採用し、第２絶縁層３０３としてＳｉＯ_０．８Ｎ_０．２を採用していた。酸化膜（ＳｉＯ_２）の誘電率＜酸窒化膜（ＳｉＯｘＮｙ）の誘電率の関係となるため、このような構成においては、ゲート-ドレイン間容量（Ｃｇｄ）の点で問題があった。換言すると、トレンチ深部に配置される第２絶縁層（埋め込み絶縁層）としては、誘電率の小さい酸化膜（ＳｉＯ_２）の方がＳｉＯ_０．８Ｎ_０．２膜を採用するよりも、ゲート-ドレイン間容量（Ｃｇｄ）を小さくすることができるので好適である。しかしながら、トレンチ壁面を半導体層の酸化膜により形成する構成とするために、ゲート−ドレイン間容量（Ｃｇｄ）を犠牲にせざるを得なかった。 In Patent Document 3, SiO ₂ is used as the first insulating layer 302 and SiO _0.8 N _0.2 is used as the second insulating layer 303. Since the dielectric constant of the oxide film (SiO ₂ ) <the dielectric constant of the oxynitride film (SiOxNy), this configuration has a problem in terms of gate-drain capacitance (Cgd). In other words, as the second insulating layer (embedded insulating layer) disposed in the deep part of the trench, the oxide film (SiO ₂ ) having a lower dielectric constant is used as a gate than the SiO _0.8 N _0.2 film. This is preferable because the capacitance between the drain and the drain (Cgd) can be reduced. However, the gate-drain capacitance (Cgd) must be sacrificed in order to form the trench wall surface with the oxide film of the semiconductor layer.

また、上記特許文献３においては、以下のような問題もあった。すなわち、酸窒化膜（ＳｉＯ_ｘＮ_ｙ）をＣＶＤ法で成膜する際に、材料ガスとしてＮ_２Ｏ（亜酸化窒素）ガスを用いるという問題があった。Ｎ_２Ｏ膜は、その含有比率によって、基板に対して引張り、又は圧縮の膜応力を生じることが知られている。このため、エッチバックする前に、予め厚い膜厚を基板上に堆積させる必要がある第２絶縁層（埋め込み絶縁層）としては、Ｎ_２Ｏ（亜酸化窒素）ガスを材料ガスとして含まない酸化膜の方が好適である。すなわち、埋め込み絶縁層である第２絶縁層としては、（１）埋め込み性の観点、（２）誘電率（容量）の観点、（３）ストレス（膜応力）の観点から、酸化膜（ＳｉＯ_２膜）が好適である。 Moreover, in the said patent document 3, there also existed the following problems. That is, when forming the oxynitride film (SiO _x N _y ) by the CVD method, there is a problem that N ₂ O (nitrous oxide) gas is used as a material gas. It is known that the N ₂ O film generates tensile or compressive film stress on the substrate depending on the content ratio. For this reason, as the second insulating layer (embedded insulating layer) that needs to be deposited on the substrate in advance before the etch back, an oxidation that does not include N ₂ O (nitrous oxide) gas as a material gas. A membrane is preferred. That is, as the second insulating layer which is a buried insulating layer, (1) from the viewpoint of embedding, (2) from the viewpoint of dielectric constant (capacitance), and (3) from the viewpoint of stress (film stress), an oxide film (SiO ₂ Membrane) is preferred.

上記特許文献３においては、本実施形態１に係る第１絶縁層と絶縁性酸化膜の部分を、半導体層の酸化膜により形成していた。従って、第２絶縁層に相当する位置に利用する絶縁層の材料が、半導体層の酸化膜よりもウェットエッチングにおいて、エッチングされ難い材料を選定しなければならないという制約があった。一方、本実施形態によれば、第１絶縁層２と絶縁性酸化膜２４の材料を異なる材料にすることにより、第１絶縁層２と第２絶縁層３の材料選択肢を大幅に増やすことを可能とした。これにより、第２絶縁層３に適した材料種を選択することができる。 In Patent Document 3, the first insulating layer and the insulating oxide film according to the first embodiment are formed by the oxide film of the semiconductor layer. Therefore, there has been a restriction that the material of the insulating layer used at the position corresponding to the second insulating layer must be a material that is less likely to be etched in wet etching than the oxide film of the semiconductor layer. On the other hand, according to the present embodiment, the first insulating layer 2 and the insulating oxide film 24 are made of different materials, thereby greatly increasing the material options for the first insulating layer 2 and the second insulating layer 3. It was possible. Thereby, a material type suitable for the second insulating layer 3 can be selected.

本実施形態に係る半導体装置１の製造方法によれば、ドライエッチングで、第２絶縁層３の両端部分がトレンチ側壁に沿って裾状に残っても、その次工程において、第２絶縁層上面３Ｔよりも深い位置に、第１絶縁層上面２Ｔが配設されるようにしている。そして、絶縁性酸化膜２４は、熱酸化法により形成しているので、絶縁性酸化膜２４の下端面から上端面までに亘って、均一な膜厚を形成することができる。 According to the manufacturing method of the semiconductor device 1 according to the present embodiment, even if both end portions of the second insulating layer 3 remain in a skirt shape along the trench side wall by dry etching, in the next process, the upper surface of the second insulating layer 3 The upper surface 2T of the first insulating layer is disposed at a position deeper than 3T. Since the insulating oxide film 24 is formed by a thermal oxidation method, a uniform film thickness can be formed from the lower end surface to the upper end surface of the insulating oxide film 24.

本実施形態に係る半導体装置１によれば、トレンチ２１内に比較的厚い絶縁層２３を設けているので、絶縁層２３を設けない場合と比較して、ゲート−ドレイン間容量Ｃｇｄを小さく、かつスイッチングスピードを速くすることができる。 According to the semiconductor device 1 according to the present embodiment, since the relatively thick insulating layer 23 is provided in the trench 21, the gate-drain capacitance Cgd is reduced as compared with the case where the insulating layer 23 is not provided. The switching speed can be increased.

また、絶縁性酸化膜２４を形成後すぐにゲート電極２２で埋め込むため、絶縁性酸化膜２４にダメージを与える心配がない。また、トレンチ２１深部に埋め込む第２絶縁層３の材料選定にあたっては、上記特許文献３に比して材料選択肢を広げることができる。しかも、工程数の大幅な増加や難易度の高い製法を適用していないという優れた特徴を有する。従って、絶縁性酸化膜２４に過度のストレスを与えたりすることがない。また、トレンチ２１深部の第１絶縁層２と絶縁性酸化膜２４の境界部分における耐圧を確保できる。従って、信頼性の高い半導体装置を提供することができる。 In addition, since the insulating oxide film 24 is buried with the gate electrode 22 immediately after the formation, there is no fear of damaging the insulating oxide film 24. Further, in selecting a material for the second insulating layer 3 embedded in the deep part of the trench 21, material options can be expanded as compared with the above-mentioned Patent Document 3. And it has the outstanding characteristic that the manufacturing method with a large increase in the number of processes and a high difficulty level is not applied. Therefore, excessive stress is not applied to the insulating oxide film 24. In addition, the breakdown voltage at the boundary between the first insulating layer 2 and the insulating oxide film 24 in the deep part of the trench 21 can be secured. Therefore, a highly reliable semiconductor device can be provided.

なお、上記の例では、第１絶縁層２としてＳｉＮ膜、第２絶縁層３としてＮＳＧ膜を適用した例について説明したが、これに限るものではなく、第１絶縁層２と絶縁性酸化膜２４を異なる材料種とし、かつ、第１絶縁層２のエッチング速度が第２絶縁層３よりも大きい絶縁材料を適用することができる。また、半導体装置の構成は、一例であって、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。例えば、低圧用途の場合、Ｐ型フローティング領域５１を設けなくてもよい。また、トレンチ内導体としてゲート電極の例を挙げたが、他の機能としての用途にも適用可能である。 In the above example, the SiN film is applied as the first insulating layer 2 and the NSG film is applied as the second insulating layer 3. However, the present invention is not limited to this, and the first insulating layer 2 and the insulating oxide film are used. It is possible to use an insulating material in which 24 is a different material type and the etching rate of the first insulating layer 2 is higher than that of the second insulating layer 3. The configuration of the semiconductor device is an example, and various modifications can be made without departing from the spirit of the present invention. For example, in the case of low pressure use, the P-type floating region 51 may not be provided. Moreover, although the example of the gate electrode was given as a conductor in a trench, it is applicable also to the use as another function.

１半導体装置
２第１絶縁層
３第２絶縁層
５半導体層
１１Ｎ^＋ドレイン領域
１２Ｎ⁻ドリフト領域
２１トレンチ
２２ゲート電極
２３絶縁層
２４絶縁性酸化膜
３１Ｎ^＋ソース領域
３２Ｐ^＋コンタクト領域
４１Ｐ⁻ボディ領域
５１Ｐ型フローティング領域
６１ドレイン電極
６２ソース電極 1 semiconductor device 2 first insulating layer 3 and the second insulating layer 5 semiconductor layer 11 ^{N +} drain region 12 N ^- drift region 21 trench 22 gate electrode 23 insulating layer 24 insulating oxide film 31 ^{N +} source region 32 ^{P +} contact region 41 P ⁻ body region 51 P type floating region 61 drain electrode 62 source electrode

Claims

A semiconductor layer provided with a trench extending in the depth direction from the surface;
A first insulating layer covering a deep wall surface of the trench;
An insulating oxide film of the semiconductor layer covering a wall surface of the trench where the first insulating layer is not formed;
A distance between the upper surface of the first insulating layer and the surface of the semiconductor layer is formed on the first insulating layer so as to bury a deep portion of the trench. A second insulating layer formed to be closer than
An in-trench conductor filled on the second insulating layer in the trench,
The semiconductor device, wherein the first insulating layer and the insulating oxide film are formed of different materials.

2. The semiconductor according to claim 1, wherein the thickness of the first insulating layer is substantially the same as the thickness of the insulating oxide film, or slightly smaller than the insulating oxide film. apparatus.

The semiconductor device according to claim 1, wherein the first insulating layer is a SiN film, and the second insulating layer is an NSG film.

A method of manufacturing a semiconductor device having a trench conductor structure in which a conductor in a trench is disposed in a trench,
Forming a trench extending in the depth direction from the surface of the semiconductor layer;
Forming a first insulating layer on a wall surface of the trench with a material different from the oxide film of the semiconductor layer;
Forming a second insulating layer to a predetermined depth inside the first insulating layer, removing the first insulating layer to a position deeper than the predetermined depth to form a groove;
An insulating oxide film is formed by oxidizing the semiconductor layer on a portion of the wall surface of the trench where the first insulating layer is removed,
A method of manufacturing a semiconductor device, wherein an in-trench conductor is filled on the second insulating layer in the trench.

5. The semiconductor according to claim 4, wherein the thickness of the first insulating layer is substantially the same as the thickness of the insulating oxide film or slightly smaller than the insulating oxide film. Device manufacturing method.