JP2011081658A

JP2011081658A - Signal processing apparatus

Info

Publication number: JP2011081658A
Application number: JP2009234316A
Authority: JP
Inventors: Daisuke Ogawa; 大佑小川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2009-10-08
Filing date: 2009-10-08
Publication date: 2011-04-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a signal processor which attains speeding up of processings, without using dedicated hardware or a high-performance SIMD (single-instruction multiple data) type processing apparatus. <P>SOLUTION: Partial control sections 2<SB>1</SB>-2<SB>N</SB>, data transfer sections 3<SB>1</SB>-3<SB>N</SB>, and data path sections 4<SB>1</SB>-4<SB>N</SB>are connected to an overall control section 1 issuing a processing instruction in parallel, the whole control section 1 issues processing instructions that differ from one another to the section controling sections 2<SB>1</SB>-2<SB>N</SB>, or issues the same processing instruction to at least one section control section 2 and thereby attains parallelization of processings. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

この発明は、例えば、画像処理などの信号処理を行う信号処理装置に関するものである。 The present invention relates to a signal processing apparatus that performs signal processing such as image processing.

近年、画像処理などの信号処理を行う信号処理装置では、並列処理を行うプロセッサと専用ハードウェアとから構成されている。
例えば、以下の特許文献１に開示されている信号処理装置では、ＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎＭｕｌｔｉｐｌｅＤａｔａ）型処理装置と専用ハードウェアが組み合わされており、ＳＩＭＤ型処理装置では、動き予測やＤＣＴ／ＩＤＣＴ処理を実行し、専用ハードウェアでは、ＶＬＣ処理を実行することで、ＳＩＭＤ型処理装置と専用ハードウェアの並列処理を実現している。 In recent years, signal processing apparatuses that perform signal processing such as image processing are configured with a processor that performs parallel processing and dedicated hardware.
For example, in the signal processing device disclosed in the following Patent Document 1, a SIMD (Single Instruction Multiple Data) processing device and dedicated hardware are combined. In the SIMD processing device, motion prediction and DCT / IDCT processing are performed. In the dedicated hardware, the VLC process is executed to realize parallel processing of the SIMD type processor and the dedicated hardware.

このように、特許文献１に開示されている信号処理装置では、高い処理性能を必要とするＶＬＣ処理を専用ハードウェアで処理することで、高い処理能力を達成している。
また、ＳＩＭＤ型処理装置を備えることで、多様な処理に対応できるようにしている。
ＳＩＭＤ型処理装置と専用ハードウェアの並列処理を実現することで、処理速度の高速化が図られる。 As described above, the signal processing device disclosed in Patent Document 1 achieves high processing capability by processing VLC processing that requires high processing performance with dedicated hardware.
Also, by providing a SIMD type processing apparatus, it is possible to cope with various processes.
By realizing parallel processing of the SIMD type processor and dedicated hardware, the processing speed can be increased.

特開２００１−３０９３８６号公報（段落番号［００１２］から［００１５］、図１）JP 2001-309386 A (paragraph numbers [0012] to [0015], FIG. 1)

従来の信号処理装置は以上のように構成されているので、ＳＩＭＤ型処理装置と専用ハードウェアの並列処理によって処理速度の高速化が図られているが、専用ハードウェアを使用しているため、処理内容を柔軟に変更することができない課題があった。
また、単一のＳＩＭＤ型処理装置が複数の処理を並列に実行するものであるため、処理の高速化は、ＳＩＭＤ型処理装置の性能に左右され、高性能なＳＩＭＤ型処理装置を実装しなければ、処理の高速化を実現することができない課題があった。
さらに、ＳＩＭＤ型処理装置と専用ハードウェアという異なるデータ処理装置が組み合わされたものであるため、製造バラつきの影響で性能に差異が生じ易く、性能に差異が生じると、装置全体の性能が劣化してしまう課題があった。 Since the conventional signal processing apparatus is configured as described above, the processing speed is increased by parallel processing of the SIMD type processing apparatus and dedicated hardware, but because dedicated hardware is used, There was a problem that the processing contents could not be changed flexibly.
In addition, since a single SIMD type processor executes a plurality of processes in parallel, the processing speed depends on the performance of the SIMD type processor, and a high-performance SIMD type processor must be mounted. In this case, there is a problem that the processing speed cannot be increased.
Furthermore, because different data processing devices such as SIMD type processing devices and dedicated hardware are combined, performance differences are likely to occur due to the effects of manufacturing variations, and if the performance differences occur, the overall performance of the device will deteriorate. There was a problem.

この発明は上記のような課題を解決するためになされたもので、専用ハードウェアや高性能なＳＩＭＤ型処理装置を用いることなく、処理の高速化を実現することができる信号処理装置を得ることを目的とする。 The present invention has been made to solve the above-described problems, and provides a signal processing apparatus capable of realizing high-speed processing without using dedicated hardware or a high-performance SIMD type processing apparatus. With the goal.

この発明に係る信号処理装置は、処理命令を発行する全体制御部に対して、部分制御部、データ転送部及びデータパス部が複数個並列に接続されており、全体制御部が相互に異なる処理命令を各部分制御部に発行し、あるいは、同一の処理命令を少なくとも１個以上の部分制御部に発行することで、処理の並列化を実現するようにしたものである。 In the signal processing apparatus according to the present invention, a plurality of partial control units, data transfer units, and data path units are connected in parallel to the overall control unit that issues a processing command, and the overall control unit is different from each other. By issuing an instruction to each partial control unit, or by issuing the same processing instruction to at least one partial control unit, parallelization of processing is realized.

この発明によれば、処理命令を発行する全体制御部に対して、部分制御部、データ転送部及びデータパス部が複数個並列に接続されており、全体制御部が相互に異なる処理命令を各部分制御部に発行し、あるいは、同一の処理命令を少なくとも１個以上の部分制御部に発行することで、処理の並列化を実現するように構成したので、専用ハードウェアや高性能なＳＩＭＤ型処理装置を用いることなく、処理の高速化を実現することができる効果がある。 According to the present invention, a plurality of partial control units, data transfer units, and data path units are connected in parallel to the overall control unit that issues processing instructions, and the overall control unit sends different processing instructions to each other. Since it is configured to achieve parallel processing by issuing to the partial control unit, or by issuing the same processing instruction to at least one partial control unit, dedicated hardware and high-performance SIMD type There is an effect that the processing speed can be increased without using a processing device.

この発明の実施の形態１による信号処理装置を示す構成図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a block diagram which shows the signal processing apparatus by Embodiment 1 of this invention. この発明の実施の形態１による信号処理装置の全体制御部１及び部分制御部２の内部を示す構成図である。It is a block diagram which shows the inside of the whole control part 1 and the partial control part 2 of the signal processing apparatus by Embodiment 1 of this invention. 全体制御部１における連結判定部１１の内部を示す構成図である。FIG. 3 is a configuration diagram showing the inside of a connection determination unit 11 in the overall control unit 1. 部分制御部２_１と部分制御部２_２を連結して、単一の処理命令を部分制御部２_１と部分制御部２_２に分担させる際の各種命令の流れを示す説明図である。By connecting the partial control unit 2 ₁ and the partial control unit 2 ₂ is an explanatory diagram showing a flow of various commands when to share a single processing instruction partial control unit 2 ₁ and the partial control section 2 _2. 部分制御部２_１，２_２のメイン命令メモリ２１ｂに格納されているメインプログラム内の命令及びメインプログラムカウンタ２１ｃのカウント値Ｓ２（ＰＣ値）を示す説明図である。Is an explanatory diagram of a partial control unit 2 _1, 2 ₂ of the main instruction instruction in the main program stored in the memory 21b and the main program counter 21c count value S2 (PC value). この発明の実施の形態１による信号処理装置の全体制御部１の処理内容を示すフローチャートである。It is a flowchart which shows the processing content of the whole control part 1 of the signal processing apparatus by Embodiment 1 of this invention. この発明の実施の形態２による信号処理装置の全体制御部１及び部分制御部２の一部を示す構成図である。It is a block diagram which shows a part of the whole control part 1 and the partial control part 2 of the signal processing apparatus by Embodiment 2 of this invention. この発明の実施の形態３による信号処理装置の全体制御部１の内部を示す構成図である。It is a block diagram which shows the inside of the whole control part 1 of the signal processing apparatus by Embodiment 3 of this invention.

実施の形態１．
図１はこの発明の実施の形態１による信号処理装置を示す構成図である。
図１において、全体制御部１は相互に異なる処理命令を部分制御部２_１〜２_Ｎに発行し、あるいは、同一の処理命令を少なくとも１個以上の部分制御部（例えば、部分制御部２_ｎ−１と部分制御部２_ｎ：ｎ＝１，２，・・・，Ｎ）に発行する処理を実施する。
全体制御部１は、画像符号化処理や画像復号処理の制御を実施するような場合、例えば、画像符号化処理における動きベクトルの算出処理のような単位処理の実行命令（処理命令）を部分制御部２_１〜２_Ｎに発行する処理を実施する。 Embodiment 1 FIG.
1 is a block diagram showing a signal processing apparatus according to Embodiment 1 of the present invention.
In FIG. 1, the overall control unit 1 issues different processing instructions to the partial control units 2 ₁ to 2 _N , or at least one partial control unit (for example, the partial control unit 2 _{n). −1} and partial control unit 2 _n : n = 1, 2,..., N) are executed.
When performing control of image encoding processing and image decoding processing, the overall control unit 1 performs partial control of execution instructions (processing instructions) of unit processing such as motion vector calculation processing in image encoding processing, for example. The process issued to the parts 2 _{1 to} 2 _N is performed.

部分制御部２_１〜２_Ｎは全体制御部１に接続されており、全体制御部１により発行された処理命令にしたがって並列に処理を実行する処理部である。
即ち、部分制御部２_１〜２_Ｎは全体制御部１により発行された処理命令が単一演算を指示する命令であれば、その命令にしたがってデータパス演算の処理順序判定に必要な比較演算や、後述する演算命令やデータ転送命令などを発行するために必要なパラメータを算出するための単一演算（例えば、加算、減算、乗算、除算など）を実行し、その処理命令がデータパス演算を指示する命令であれば、その命令にしたがってデータパス演算の演算命令をデータパス部４_１〜４_Ｎに発行し、その処理命令がデータの転送を指示する命令であれば、その命令にしたがってデータ転送命令をデータ転送部３_１〜３_Ｎに発行する処理を実施する。 The partial control units 2 _{1 to} 2 _N are connected to the overall control unit 1 and are processing units that execute processes in parallel according to processing instructions issued by the overall control unit 1.
That is, if the processing instruction issued by the overall control unit 1 is an instruction that instructs a single operation, the partial control units 2 _{1 to} 2 _N can perform comparison operations necessary for determining the processing order of the data path operation according to the instructions. Executes a single operation (for example, addition, subtraction, multiplication, division, etc.) for calculating parameters necessary for issuing an operation instruction or a data transfer instruction described later, and the processing instruction performs a data path operation. If it is an instruction to instruct, an operation instruction for data path operation is issued to the data path units 4 ₁ to 4 _N according to the instruction, and if the processing instruction is an instruction to instruct data transfer, data according to the instruction is issued. Processing for issuing a transfer command to the data transfer units 3 _{1 to} 3 _N is performed.

データ転送部３_１〜３_Ｎは部分制御部２_１〜２_Ｎにより発行されたデータ転送命令にしたがってデータパス演算に必要なデータ及び部分制御部２_１〜２_Ｎにより実行された単一演算の演算結果を転送する処理を実行する。
即ち、データ転送部３_１〜３_Ｎは部分制御部２_１〜２_Ｎにより発行されたデータ転送命令が、例えば、部分制御部２_１〜２_Ｎの演算メモリ２４（図２を参照）に格納されているデータ（例えば、単一演算の演算結果）の転送を指示する命令であれば、そのデータをデータパス部４_１〜４_Ｎに転送し、そのデータ転送命令が、データメモリ５_１〜５_Ｎに格納されているデータ（例えば、データパス演算に必要なデータ）の転送を指示する命令であれば、そのデータをデータパス部４_１〜４_Ｎに転送する処理を実施する。また、そのデータ転送命令が、例えば、データパス部４_１〜４_Ｎによるデータパス演算の演算結果の転送を指示する命令であれば、その演算結果を部分制御部２_１〜２_Ｎの演算メモリ２４やデータメモリ５_１〜５_Ｎに転送する処理を実施する。 Data transfer unit 3 ₁ to 3 _N partial control unit 2 ₁ to 2 _N single operation performed by published data required for data path computation in accordance with the data transfer instruction and the partial control unit 2 ₁ to 2 _N by A process for transferring the calculation result is executed.
That is, the stored data transfer unit ₃ 1 to 3 _N was issued by the partial control unit ₂ 1 to 2 _N data transfer instruction, for example, portion control unit ₂ 1 to 2 _N arithmetic memory 24 (see FIG. 2) If the instruction is to instruct transfer of the data (for example, the operation result of a single operation), the data is transferred to the data path units 4 ₁ to 4 _N , and the data transfer instruction is transferred to the data memories 5 ₁ to 5 _N. 5 If the instruction is to instruct transfer of data stored in _N (for example, data necessary for data path calculation), a process of transferring the data to the data path units 4 ₁ to 4 _N is performed. Further, if the data transfer instruction is, for example, an instruction for instructing transfer of the operation result of the data path operation by the data path units 4 ₁ to 4 _N , the operation result is stored in the operation memory of the partial control units 2 ₁ to 2 _N. 24 and data memory 5 _{1 to} 5 _N are transferred.

データパス部４_１〜４_Ｎは例えばＳＩＭＤ型処理装置で構成されており、データ転送部３_１〜３_Ｎにより転送されたデータ及び単一演算の演算結果を用いて、部分制御部２_１〜２_Ｎにより発行された演算命令にしたがってデータパス演算を実行する。
ただし、データパス部４_１〜４_Ｎは、部分制御部２_１〜２_Ｎにより発行された演算命令にしたがって１つのデータパス演算を実行するだけであり、１個のデータパス部４において、複数のデータパス演算を並列処理するものではないため、高性能なＳＩＭＤ型処理装置を用いる必要はない。
データメモリ５_１〜５_Ｎはデータパス部４_１〜４_Ｎがデータパス演算を実行する際に必要なデータや、データパス部４_１〜４_Ｎによるデータパス演算の演算結果などを格納する記録媒体である。
バス６はデータ転送部３_１〜３_Ｎがデータを転送する際に使用する伝送路であり、データ転送部３_１〜３_Ｎ、データパス部４_１〜４_Ｎ及びデータメモリ５_１〜５_Ｎ間を接続している。 The data path units 4 ₁ to 4 _N are configured by, for example, SIMD type processing devices, and use the data transferred by the data transfer units 3 _{1 to} 3 _N and the operation result of a single operation to control the partial control units 2 ₁ to 2 _N. 2 Perform data path operation in accordance with operation instruction issued by _N.
However, the data path units 4 ₁ to 4 _N only execute one data path operation according to the operation instruction issued by the partial control units 2 ₁ to 2 _N. Therefore, it is not necessary to use a high-performance SIMD type processing apparatus.
Data memory 5 ₁ to 5 _N is recorded to store the data path unit 4 ₁ to 4 _N is data required in performing the data path operations, data path unit 4 ₁ to 4 _N operation result of the data path computation by It is a medium.
Bus 6 is a transmission path that is used when the data transfer unit ₃ 1 to 3 _N to transfer data, the data transfer unit ₃ 1 to 3 _N, the data path unit ₄ 1 to 4 _N and data memories ₅ 1 to 5 _N Are connected.

図２はこの発明の実施の形態１による信号処理装置の全体制御部１及び部分制御部２の内部を示す構成図である。
図２では、部分制御部２_１，２_２を記載して、部分制御部２_３〜２_Ｎの記載を省略しているが、部分制御部２_３〜２_Ｎの内部は、部分制御部２_１，２_２の内部と同様である。
図２において、全体制御部１の連結判定部１１は、例えば、画像符号化処理における動きベクトルの算出処理のような単位処理の実行命令を発行する際、少なくとも１個以上の部分制御部２に対して、同一の処理命令を発行する場合、Ｎ個の部分制御部２_１〜２_Ｎの処理状況を把握し、その処理状況に基づいて、どの部分制御部２を連結させるかを判定する処理を実施する。
なお、連結させる部分制御部２の個数は、最低１個から最大で接続数（Ｎ個）までである。 FIG. 2 is a block diagram showing the inside of the overall control unit 1 and the partial control unit 2 of the signal processing apparatus according to Embodiment 1 of the present invention.
In FIG. 2, the partial control units 2 ₁ and 2 ₂ are described, and the description of the partial control units 2 ₃ to 2 _N is omitted, but the inside of the partial control units 2 ₃ to 2 _N is the partial control unit 2. ₁ and 2 ₂ are the same as the inside.
In FIG. 2, the connection determination unit 11 of the overall control unit 1 issues to at least one partial control unit 2 when issuing an execution instruction for a unit process such as a motion vector calculation process in an image encoding process, for example. On the other hand, when the same processing instruction is issued, the processing status of the _N partial control units 2 ₁ to 2 _N is grasped, and based on the processing status, which partial control unit 2 is connected is determined. To implement.
Note that the number of partial control units 2 to be connected is from a minimum of 1 to a maximum number of connections (N).

全体制御部１の処理制御部１２は連結判定部１１により連結させる部分制御部２が判定されると、その連結させる部分制御部２に対して、同一の処理命令を発行する処理を実施する。
ここでは、少なくとも１個以上の部分制御部２に対して、同一の処理命令を発行する場合について示したが、部分制御部２_１〜２_Ｎに対して、相互に異なる単位処理を実行させる場合には、処理制御部１２は、相互に異なる処理命令を部分制御部２_１〜２_Ｎに発行する。 When the partial control unit 2 to be connected is determined by the connection determination unit 11, the process control unit 12 of the overall control unit 1 performs a process of issuing the same processing instruction to the partial control unit 2 to be connected.
Here, the case where the same processing instruction is issued to at least one partial control unit 2 has been described. However, different unit processes are executed for the partial control units 2 ₁ to 2 _N. In this case, the processing control unit 12 issues different processing instructions to the partial control units 2 ₁ to 2 _N.

部分制御部２_１〜２_Ｎのメイン制御部２１は制御部２１ａ、メイン命令メモリ２１ｂ及びメインプログラムカウンタ２１ｃから構成されており、制御部２１ａは全体制御部１により発行された処理命令が単一演算を指示する命令であれば、メイン命令メモリ２１ｂにより格納されているメインプログラムを実行することで、単一演算を実行する。
また、全体制御部１により発行された処理命令がデータパス演算を指示する命令であれば、その命令にしたがってデータパス演算の演算命令の発行をデータパス制御部２３に指示し、その処理命令がデータの転送を指示する命令であれば、その命令にしたがってデータ転送命令の発行をデータ転送制御部２２に指示する処理を実施する。 The main control unit 21 of the partial control units 2 _{1 to} 2 _N includes a control unit 21a, a main command memory 21b, and a main program counter 21c. The control unit 21a has a single processing instruction issued by the overall control unit 1. If the instruction is an instruction for an operation, a single operation is executed by executing the main program stored in the main instruction memory 21b.
Further, if the processing instruction issued by the overall control unit 1 is an instruction for instructing a data path operation, the data path control unit 23 is instructed to issue an operation instruction for the data path operation in accordance with the instruction. If it is an instruction for instructing data transfer, processing for instructing the data transfer control unit 22 to issue a data transfer instruction is performed in accordance with the instruction.

メイン命令メモリ２１ｂはメイン制御部２１の制御部２１ａが実行するメインプログラムを格納している記録媒体である。
ここでは、メイン命令メモリ２１ｂがメインプログラムを格納している例を示しているが、これに限るものでなく、例えば、全体制御部１からメインプログラムが与えられるようにしてもよい。
メインプログラムカウンタ２１ｃは制御部２１ａにより現在実行されているメインプログラムの位置を特定するためのプログラムカウンタである。 The main command memory 21b is a recording medium that stores a main program executed by the control unit 21a of the main control unit 21.
Here, an example in which the main instruction memory 21b stores the main program is shown, but the present invention is not limited to this. For example, the main program may be given from the overall control unit 1.
The main program counter 21c is a program counter for specifying the position of the main program currently being executed by the control unit 21a.

部分制御部２_１〜２_Ｎのデータ転送制御部２２はメイン制御部２１の指示の下、データの転送先／転送元、転送データサイズ及びデータの転送順序を示すデータ転送命令をデータ転送部３_１〜３_Ｎに発行する処理を実施する。
部分制御部２_１〜２_Ｎのデータパス制御部２３はメイン制御部２１の指示の下、デーパス演算の演算内容及び演算実行順序などを示す演算命令をデータパス部４_１〜４_Ｎに発行する処理を実施する。
部分制御部２_１〜２_Ｎの演算メモリ２４はメイン制御部２１による単一演算の演算結果や、データパス部４_１〜４_Ｎによるデータパス演算の演算結果などを格納し、また、必要に応じてデータパス部４_１〜４_Ｎがデータパス演算を実施する際に必要なデータなどを格納する記録媒体である。 Under the instruction of the main control unit 21, the data transfer control unit 22 of the partial control units 2 _{1 to} 2 _N sends a data transfer command indicating a data transfer destination / transfer source, transfer data size, and data transfer order to the data transfer unit 3 _{1 to} 3 The process of issuing to _N is performed.
The data path control unit 23 of the partial control units 2 _{1 to} 2 _N issues, to the data path units 4 ₁ to 4 _N , calculation instructions indicating the calculation contents of the data path calculation and the calculation execution order under the instruction of the main control unit 21. Perform the process.
The calculation memory 24 of the partial control units 2 _{1 to} 2 _N stores the calculation result of the single calculation by the main control unit 21 and the calculation result of the data path calculation by the data path units 4 ₁ to 4 _N, etc. Accordingly, the data path units 4 ₁ to 4 _N are recording media for storing data and the like necessary for performing the data path calculation.

図３は全体制御部１における連結判定部１１の内部を示す構成図である。
図３において、状態判定部１１ａはＮ個の部分制御部２_１〜２_Ｎの処理状況を判定（例えば、処理の実行中であるか、待機中であるかなどを判定）する処理を実施する。
即ち、状態判定部１１ａは部分制御部２_１〜２_Ｎのメインプログラムカウンタ２１ｃのカウント値Ｓ２を監視することで、部分制御部２_１〜２_Ｎの処理状況を判定する処理を実施する。
連結制御部１１ｂは状態判定部１１ａの判定結果を参照して、どの部分制御部２を連結させるかを判定する処理を実施する。 FIG. 3 is a configuration diagram showing the inside of the connection determination unit 11 in the overall control unit 1.
In FIG. 3, the state determination unit 11a performs a process of determining the processing status of the _N partial control units 2 ₁ to 2 _N (for example, determining whether the process is being executed or is waiting). .
That is, the state determination unit 11a to monitor the portion control unit ₂ 1 to 2 _N in the main program counter 21c of the count value S2, to implement the process of determining the processing state of the partial control section ₂ 1 to 2 _N.
The connection control unit 11b refers to the determination result of the state determination unit 11a and performs a process of determining which partial control unit 2 is to be connected.

次に動作について説明する。
この実施の形態１では、部分制御部２_１〜２_Ｎが全体制御部１により発行される処理命令にしたがって並列処理を実行しているとき、更なる処理の効率化を図るために、部分制御部２_１と部分制御部２_２を連結して、元々部分制御部２_１に発行していた単一の処理命令の一部を部分制御部２_２に分担させる例を説明する。
図４は部分制御部２_１と部分制御部２_２を連結して、単一の処理命令を部分制御部２_１と部分制御部２_２に分担させる際の各種命令の流れを示す説明図である。
図５は部分制御部２_１，２_２のメイン命令メモリ２１ｂに格納されているメインプログラム内の命令及びメインプログラムカウンタ２１ｃのカウント値Ｓ２（ＰＣ値）を示す説明図である。
図６はこの発明の実施の形態１による信号処理装置の全体制御部１の処理内容を示すフローチャートである。 Next, the operation will be described.
In the first embodiment, when the partial control units 2 ₁ to 2 _N are executing parallel processing in accordance with processing instructions issued by the overall control unit 1, partial control is performed in order to further improve the efficiency of processing. by connecting the parts 2 ₁ and the partial control unit 2 _2, illustrating the original example to share part portion controller 2 ₂ single processing instruction which has been issued to the partial control unit 2 _1.
4 by connecting the partial control unit 2 ₁ and the partial control unit 2 _2, explanatory views showing a flow of various commands when to share a single processing instruction partial control unit 2 ₁ and the partial control unit 2 ₂ is there.
FIG. 5 is an explanatory diagram showing instructions in the main program stored in the main instruction memory 21b of the partial control units 2 ₁ and 2 ₂ and the count value S2 (PC value) of the main program counter 21c.
FIG. 6 is a flowchart showing the processing contents of the overall control unit 1 of the signal processing apparatus according to Embodiment 1 of the present invention.

まず、全体制御部１の処理制御部１２は、部分制御部２_１〜２_Ｎを並列に処理を実行させるため、相互に異なる処理命令を部分制御部２_１〜２_Ｎに発行する。あるいは、同一の処理命令を少なくとも１個以上の部分制御部（例えば、部分制御部２_ｎ−１と部分制御部２_ｎ：ｎ＝１，２，・・・，Ｎ）に発行する。
部分制御部２_１〜２_Ｎのメイン制御部２１は、全体制御部１から処理命令を受けると、その処理命令を内部の制御部２１ａに与える。
部分制御部２_１〜２_Ｎの制御部２１ａは、全体制御部１から出力された処理命令を解析し、その処理命令が単一演算を指示する命令であれば、メイン命令メモリ２１ｂにより格納されているメインプログラムを実行することで、単一演算（例えば、加算、減算、乗算、除算など）を実行する。即ち、データパス演算の処理順序判定に必要な比較演算や、データパス演算の演算命令やデータ転送命令などを発行するために必要なパラメータを算出するための単一演算を実行する。
また、部分制御部２_１〜２_Ｎの制御部２１ａは、その処理命令がデータパス演算を指示する命令であれば、その命令にしたがってデータパス演算の演算命令の発行をデータパス制御部２３に指示し、その処理命令がデータの転送を指示する命令であれば、その命令にしたがってデータ転送命令の発行をデータ転送制御部２２に指示する。 First, the processing control unit 12 of the overall control unit 1 issues different processing instructions to the partial control units 2 ₁ to 2 _N in order to cause the partial control units 2 ₁ to 2 _N to execute processes in parallel. Alternatively, the same processing instruction is issued to at least one or more partial control units (for example, partial control unit 2 _n-1 and partial control unit 2 _n : n = 1, 2,..., N).
When receiving the processing command from the overall control unit 1, the main control unit 21 of the partial control units 2 _{1 to} 2 _N gives the processing command to the internal control unit 21a.
The control units 21a of the partial control units 2 _{1 to} 2 _N analyze the processing instruction output from the overall control unit 1, and if the processing instruction is an instruction for instructing a single operation, it is stored in the main instruction memory 21b. A single operation (for example, addition, subtraction, multiplication, division, etc.) is executed by executing the main program. That is, a single operation for calculating parameters necessary for issuing a comparison operation necessary for determining the processing order of the data path operation, a data path operation operation instruction, a data transfer instruction, and the like is executed.
Further, if the processing instruction is an instruction for instructing a data path operation, the control unit 21a of the partial control units 2 _{1 to} 2 _N issues an operation instruction for the data path operation to the data path control unit 23 according to the instruction. If the instruction is an instruction to transfer data, the data transfer control unit 22 is instructed to issue a data transfer instruction according to the instruction.

部分制御部２_１〜２_Ｎのデータ転送制御部２２は、メイン制御部２１の制御部２１ａからデータ転送命令の発行指示を受けると、その発行指示にしたがって、データの転送先／転送元、転送データサイズ及びデータの転送順序を示すデータ転送命令をデータ転送部３_１〜３_Ｎに発行する。
部分制御部２_１〜２_Ｎのデータパス制御部２３は、メイン制御部２１の制御部２１ａから演算命令の発行指示を受けると、その発行指示にしたがって、デーパス演算の演算内容及び演算実行順序などを示す演算命令をデータパス部４_１〜４_Ｎに発行する。 When the data transfer control unit 22 of the partial control units 2 _{1 to} 2 _N receives an instruction to issue a data transfer command from the control unit 21 a of the main control unit 21, the data transfer destination / transfer source and transfer are transferred according to the issue instruction. A data transfer instruction indicating the data size and the data transfer order is issued to the data transfer units 3 _{1 to} 3 _N.
When the data path control unit 23 of the partial control units 2 _{1 to} 2 _N receives an operation instruction issuance instruction from the control unit 21 a of the main control unit 21, according to the issuance instruction, the operation contents of the data path operation, the operation execution order, etc. Is issued to the data path units 4 ₁ to 4 _N.

データ転送部３_１〜３_Ｎは、部分制御部２_１〜２_Ｎにより発行されたデータ転送命令を受けると、そのデータ転送命令にしたがってデータパス演算に必要なデータ及び部分制御部２_１〜２_Ｎにより実行された単一演算の演算結果を転送する。
例えば、部分制御部２_１〜２_Ｎにより発行されたデータ転送命令が、部分制御部２_１〜２_Ｎの演算メモリ２４に格納されているデータ（例えば、単一演算の演算結果）と、データメモリ５_１〜５_Ｎに格納されているデータ（例えば、データパス演算に必要なデータ）との転送を指示する命令であれば、部分制御部２_１〜２_Ｎの演算メモリ２４に格納されているデータをデータパス部４_１〜４_Ｎに転送するとともに、データメモリ５_１〜５_Ｎに格納されているデータをデータパス部４_１〜４_Ｎに転送する。 When the data transfer units 3 _{1 to} 3 _N receive the data transfer command issued by the partial control units 2 ₁ to 2 _N , the data transfer unit 3 _{1 to} 3 _N and the data required for the data path calculation according to the data transfer command and the partial control units 2 ₁ to 2 The operation result of the single operation executed by _N is transferred.
For example, published data transfer instruction by the partial control unit 2 ₁ to 2 _N is the data stored in the arithmetic memory 24 of portion control unit 2 ₁ to 2 _N (e.g., the operation result of a single operation), data If it is an instruction instructing transfer with data (for example, data required for data path calculation) stored in the memories 5 _{1 to} 5 _N , the instruction is stored in the operation memory 24 of the partial control units 2 ₁ to 2 _N. transfers the are data in the data path unit ₄ 1 to 4 _N, and transfers the data stored in the data memory ₅ 1 to 5 _N to the data path unit ₄ 1 to 4 _N.

データパス部４_１〜４_Ｎは、部分制御部２_１〜２_Ｎにより発行された演算命令を受けると、データ転送部３_１〜３_Ｎにより転送されたデータ及び単一演算の演算結果を用いて、その演算命令にしたがってデータパス演算を実行する。
データ転送部３_１〜３_Ｎは、データパス部４_１〜４_Ｎがデータパス演算を実行した後、部分制御部２_１〜２_Ｎから、データパス演算の演算結果を部分制御部２_１〜２_Ｎの演算メモリ２４又はデータメモリ５_１〜５_Ｎに対して、転送を指示する転送命令を受けると、そのデータ転送命令にしたがって、データパス部４_１〜４_Ｎによるデータパス演算の演算結果を部分制御部２_１〜２_Ｎの演算メモリ２４又はデータメモリ５_１〜５_Ｎに転送する。 When the data path units 4 ₁ to 4 _N receive the operation command issued by the partial control units 2 ₁ to 2 _N , the data path units 4 ₁ to 2 _{N use} the data transferred by the data transfer units 3 _{1 to} 3 _N and the operation result of the single operation. The data path calculation is executed according to the calculation instruction.
Data transfer unit ₃ 1 to 3 _N, after the data path unit ₄ 1 to 4 _N has performed a data path computation, the partial control unit ₂ 1 to 2 _N, the computation result of the data path computation part control unit ₂ 1 - When a transfer instruction instructing the transfer is received with respect to the 2 _N arithmetic memory 24 or the data memories 5 _{1 to} 5 _N , the calculation result of the data path calculation by the data path units 4 ₁ to 4 _N according to the data transfer instruction Are transferred to the arithmetic memory 24 or the data memories 5 _{1 to} 5 _N of the partial control units 2 _{1 to} 2 _N.

このように、全体制御部１の制御の下で、部分制御部２_１〜２_Ｎが並列に処理を実行することで、処理の効率化が図られるが、全体制御部１から相互に異なる処理命令が部分制御部２_１〜２_Ｎに発行される場合、ある部分制御部２の処理が既に完了しても、ある部分制御部２の処理が未だ完了していない状況が発生することがある。
このような場合に、未だ処理が完了していない部分制御部２の処理の一部を、既に処理が完了して、待機状態になっている部分制御部２に分担させれば、更なる処理の効率化を図ることができる。
以下、未だ処理が完了していない部分制御部２_１の処理の一部を、既に処理が完了して、待機状態になっている部分制御部２_２に分担させる際の具体的な処理内容を説明する。 As described above, the partial control units 2 ₁ to 2 _N execute processing in parallel under the control of the overall control unit 1, so that the processing efficiency is improved. When an instruction is issued to the partial control units 2 _{1 to} 2 _N , even if the processing of a certain partial control unit 2 has already been completed, a situation in which the processing of a certain partial control unit 2 has not yet been completed may occur. .
In such a case, if a part of the processing of the partial control unit 2 that has not yet been processed is shared with the partial control unit 2 that has already been processed and is in a standby state, further processing is performed. Can be made more efficient.
Hereinafter, still processing the part of the completed have no partial control section 2 ₁ of treatment, already processed is completed, the specific processing contents upon which share the in that partial control unit 2 ₂ which in standby state explain.

全体制御部１の連結判定部１１における状態判定部１１ａは、Ｎ個の部分制御部２_１〜２_Ｎの処理状況を判定（例えば、処理の実行中であるか、待機中であるかなどを判定）する。
即ち、状態判定部１１ａは、部分制御部２_１〜２_Ｎのメインプログラムカウンタ２１ｃのカウント値Ｓ２を取得して（図６のステップＳＴ１）、そのカウント値Ｓ２を監視することで、部分制御部２_１〜２_Ｎの処理状況を判定する（ステップＳＴ２）。
例えば、図５（ａ）に示すように、部分制御部２_１のメインプログラムカウンタ２１ｃのカウント値Ｓ２が“６”であれば、メイン命令メモリ２１ｂに格納されているメインプログラムにおいて、現在実行中の命令が命令Ｆであると認識して、部分制御部２_１の処理状況は“現在実行中”であると判定する。
また、図５（ｂ）に示すように、部分制御部２_２のメインプログラムカウンタ２１ｃのカウント値Ｓ２が“１００”であれば、メイン命令メモリ２１ｂに格納されているメインプログラム内の命令の実行が終了してＮＯＰ（待機状態）であると認識して、部分制御部２_２の処理状況は“待機状態”であると判定する。 The state determination unit 11a in the connection determination unit 11 of the overall control unit 1 determines the processing status of the _N partial control units 2 ₁ to 2 _N (for example, whether the process is being executed or is waiting). judge.
That is, the state determination unit 11a acquires the count value S2 of the main program counter 21c of the partial control units 2 ₁ to 2 _N (step ST1 in FIG. 6), and monitors the count value S2 to obtain the partial control unit 11a. The processing status of 2 _{1 to} 2 _N is determined (step ST2).
For example, as shown in FIG. 5 (a), if the count value S2 of the partial control section 2 ₁ of the main program counter 21c is "6", in the main program stored in the main instruction memory 21b, currently running instruction recognizes that the instruction F, the processing status of the partial control unit 2 ₁ is determined to be "currently running".
Further, as shown in FIG. 5 (b), if the count value S2 of the portion controller 2 ₂ of the main program counter 21c is "100", the execution of instructions in the main program stored in the main instruction memory 21b There was recognized as a NOP (standby state) ends and the processing conditions of partial control unit 2 ₂ is determined to be "standby state".

連結判定部１１の連結制御部１１ｂは、例えば、状態判定部１１ａの判定結果が、部分制御部２_１が“現在実行中”であり、部分制御部２_２が“待機状態”である旨を示す場合、部分制御部２_１の単一処理の一部を部分制御部２_２に分担させるか否かを判定する。
即ち、連結制御部１１ｂは、部分制御部２_１のメインプログラムカウンタ２１ｃのカウント値Ｓ２を参照して、部分制御部２_１のメイン命令メモリ２１ｂに格納されているメインプログラム内の命令の中で、未だ実行されていない命令（図５（ａ）の例では、命令Ｇ〜命令Ｖ）の数（以下、「残り実行命令数」と称する）を把握し、その残り実行命令数と予め設定されている判定閾値（＝“１０”）を比較する（ステップＳＴ３）。
ここでは、説明の便宜上、判定閾値を“１０”に設定しているが、これに限るものではなく、設計者が任意に設定することができる。また、必ずしも命令数を閾値とする必要はなく、命令処理サイクル数を閾値にしてもよい。 Connection control section 11b of the connection determination unit 11, for example, the determination result of the state determination unit 11a is a partial control unit 2 ₁ is "currently running", the effect partial control unit 2 ₂ is "standby state" the case shown, determines whether to share a part of a single process part control unit 2 ₁ a partial control unit 2 _2.
That is, the connection control unit 11b refers to the count value S2 of the partial control section 2 ₁ of the main program counter 21c, in the instruction in the main program stored in the main instruction memory 21b of portion control unit 2 ₁ The number of instructions not yet executed (in the example of FIG. 5A, instructions G to V) (hereinafter referred to as “the number of remaining execution instructions”) is grasped, and the number of remaining execution instructions is preset. Are compared (step ST3).
Here, for the convenience of explanation, the determination threshold is set to “10”, but the determination threshold is not limited to this, and the designer can arbitrarily set it. In addition, the number of instructions does not necessarily have to be a threshold, and the number of instruction processing cycles may be a threshold.

連結制御部１１ｂは、残り実行命令数が判定閾値未満であれば、部分制御部２_１の単一処理の一部を部分制御部２_２に分担させなくても、早期に処理が完了するので、部分制御部２_１の単一処理の一部を部分制御部２_２に分担させず、部分制御部２_１の単一処理を継続させる（ステップＳＴ４）。即ち、部分制御部２_１に対して、命令Ｇ〜命令Ｖの実行を継続させる。
連結制御部１１ｂは、残り実行命令数が判定閾値以上であれば、部分制御部２_１の単一処理の一部を部分制御部２_２に分担させるため、例えば、残り実行命令数の半数の命令（図５（ａ）では、命令Ｏ〜命令Ｖ）を部分制御部２_２に分担させる指示（連結信号Ｓ１）を処理制御部１２に出力する（ステップＳＴ５）。
ここでは、残り実行命令数の半数の命令を部分制御部２_２に分担させるものについて示したが、これに限るものではなく、設計者が任意に設定することができる。また、分担単位も命令数ではなく、処理サイクル数としてもよい。 Connecting the control portion 11b is less than the number of remaining execution instruction determination threshold, even without sharing a part of a single process part control unit 2 ₁ a partial control unit 2 _2, since early process is completed , without sharing a part of a single process part control unit 2 ₁ a partial control unit 2 ₂ to continue the single processing part controlling part 2 ₁ (step ST4). That is, the portion control unit 2 _1, to continue executing instructions G~ instruction V.
Connecting the control portion 11b, if the number of remaining execution instruction determination threshold or more, in order to share a part of a single process part control unit 2 ₁ a partial control unit 2 _2, for example, the remaining number of executed instructions half instruction (in FIG. 5 (a), the instruction O~ instruction V) outputs instructs (coupling signal S1) to the processing control unit 12 to share the partial control unit _{2 2} (step ST5).
Here, as previously mentioned to share the instruction of the remaining number of executed instructions half the partial control unit 2 _2, not limited to this, a designer can arbitrarily set. The sharing unit may be the number of processing cycles instead of the number of instructions.

全体制御部１の処理制御部１２は、連結判定部１１の連結制御部１１ｂから、例えば、命令Ｏ〜命令Ｖを部分制御部２_２に分担させる指示を受けると、命令Ｏ〜命令Ｖの分担命令を部分制御部２_２に発行するとともに、部分制御部２_２に分担される命令Ｏ〜命令Ｖを除く、残りの実行命令（命令Ｇ〜命令Ｎ）の継続を指示する残り実行命令を部分制御部２_１に発行する。
なお、全体制御部１の処理制御部１２は、命令Ｏ〜命令Ｖの分担命令を部分制御部２_２に発行する際、命令Ｏ〜命令Ｖに対応するメインプログラムのＰＣ値“１５”〜“２２”を部分制御部２_２に通知する。 Processing control unit 12 of the whole control section 1, the connection control unit 11b of the connection determination unit 11, for example, when receiving an instruction to share the instruction O~ instruction V to the partial control unit 2 _2, sharing instructions O~ instruction V It issues a command to the partial control unit 2 _2, except instruction O~ instruction V that is shared by the partial control unit 2 _2, the remaining execution command instructing the continuation of the rest of the instruction (instruction G~ instruction N) moiety issued to the control unit _{2 1.}
Incidentally, the processing control section 12 of the overall control unit 1, when issuing sharing instruction of the instruction O~ instruction V to the partial control unit 2 _2, PC value of the main program corresponding to the instruction O~ instruction V "15" ~ " 22 "notifies the partial control unit _{2 2.}

部分制御部２_１のメイン制御部２１における制御部２１ａは、全体制御部１から残りの実行命令（命令Ｇ〜命令Ｎ）の継続を指示する残り実行命令を受けると、命令Ｇから実行を開始して、命令Ｎの実行が終了するまで、命令の実行を継続する。
部分制御部２_２のメイン制御部２１における制御部２１ａは、全体制御部１から命令Ｏ〜命令Ｖの分担命令を受けると、メイン命令格納メモリ２１ｂに格納されているメインプログラム内の命令の中から、全体制御部１から通知されたメインプログラムのＰＣ値“１５”〜“２２”をキーにして、分担された命令Ｏ〜命令Ｖを読み込み、その命令Ｏ〜命令Ｖを順次実行する。 Control unit 21a in a partial control unit 2 ₁ of the main control unit 21 receives the remaining execution command instructing the continuation of the rest of the instruction from the overall control unit 1 (instruction G~ instruction N), starts execution from the instruction G Then, the execution of the instruction is continued until the execution of the instruction N is completed.
Control unit 21a in a partial control unit 2 ₂ of the main control unit 21, when the overall controller 1 receives the allocation instruction of the instruction O~ instruction V, in the instruction in the main program stored in the main instruction storing memory 21b Then, using the PC values “15” to “22” of the main program notified from the overall control unit 1 as keys, the assigned instructions O to V are read, and the instructions O to V are sequentially executed.

以上で明らかなように、この実施の形態１によれば、処理命令を発行する全体制御部１に対して、部分制御部２_１〜２_Ｎ、データ転送部３_１〜３_Ｎ及びデータパス部４_１〜４_Ｎが並列に接続されており、全体制御部１が相互に異なる処理命令を部分制御部２_１〜２_Ｎに発行し、あるいは、同一の処理命令を少なくとも１個以上の部分制御部２に発行することで、処理の並列化を実現するように構成したので、専用ハードウェアや高性能なＳＩＭＤ型処理装置を用いることなく、処理の高速化を実現することができる効果を奏する。 As apparent from the above, according to the first embodiment, the partial control units 2 ₁ to 2 _N , the data transfer units 3 _{1 to} 3 _N, and the data path unit are provided for the overall control unit 1 that issues a processing instruction. 4 ₁ to 4 _N are connected in parallel, and the overall control unit 1 issues different processing instructions to the partial control units 2 ₁ to 2 _N , or at least one partial control of the same processing instruction Since it is configured so as to realize parallel processing by issuing it to the unit 2, there is an effect that high-speed processing can be realized without using dedicated hardware or a high-performance SIMD type processing device. .

また、この実施の形態１によれば、全体制御部１が、相互に異なる処理命令、あるいは、同一の処理命令を発行した後、複数個の部分制御部２を連結して、単一の処理命令を複数個の部分制御部２に分担させるように構成したので、更なる処理の効率化を図ることができる効果を奏する。
即ち、ある部分制御部２の処理内容が多くて、他の部分制御部２より多くの処理時間を要する状況が発生しても、未処理の部分を複数の部分制御部２に分散することができるため、既に処理が終了している部分制御部２や、その部分制御部２に接続されているデータ転送部３及びデータパス部４を有効に活用することができるようになり、処理の高速化を図ることができる。
なお、この実施の形態１では、部分制御部２_１と部分制御部２_２を連結するものについて示したが、これは一例に過ぎず、３個以上の部分制御部２を連結するようにしてもよい。 Further, according to the first embodiment, after the overall control unit 1 issues different processing instructions or the same processing instruction, a plurality of partial control units 2 are connected to form a single process. Since the configuration is such that the command is shared by the plurality of partial control units 2, there is an effect that the efficiency of further processing can be improved.
That is, even if there is a situation in which there is a lot of processing content of a certain partial control unit 2 and more processing time than other partial control units 2, unprocessed parts can be distributed to a plurality of partial control units 2. As a result, the partial control unit 2 that has already been processed and the data transfer unit 3 and the data path unit 4 connected to the partial control unit 2 can be used effectively, and the processing speed can be increased. Can be achieved.
In accordance with this embodiment 1, as mentioned above. Connecting portion control unit 2 ₁ and the partial control unit 2 ₂ which as only an example, connecting three or more portion control unit 2 Also good.

実施の形態２．
図７はこの発明の実施の形態２による信号処理装置の全体制御部１及び部分制御部２の一部を示す構成図であり、図において、図２と同一符号は同一又は相当部分を示すので説明を省略する。
全体制御部１の処理制御部１３は、図２の処理制御部１２と同様の処理を実施するほか、例えば、部分制御部２_１と部分制御部２_２が単独で処理を実施している段階（連結されていない段階）では、メイン制御部２１と演算メモリ２４間の接続を指示するセレクタ制御信号Ｓ３，Ｓ４を部分制御部２_１，２_２に出力し、部分制御部２_１と部分制御部２_２が連結して処理を実施する段階になると、メイン制御部２１と演算メモリ２４間の直接的な接続の解除を指示するセレクタ制御信号Ｓ３，Ｓ４を部分制御部２_１，２_２に出力する処理を実施する。 Embodiment 2. FIG.
FIG. 7 is a block diagram showing a part of the overall control unit 1 and the partial control unit 2 of the signal processing apparatus according to Embodiment 2 of the present invention. In the figure, the same reference numerals as those in FIG. Description is omitted.
Processing control section 13 of the overall control unit 1, in addition to performing the same processing as the processing control unit 12 of FIG. 2, for example, the step of portion control unit 2 ₁ and the partial control unit 2 ₂ is carried out alone process in (step not connected), and outputs a selector control signal S3, S4 that instructs the connection between the arithmetic memory 24 to the main control unit 21 to the partial control unit 2 _1, 2 _2, portion control unit 2 ₁ and the partial control When part 2 ₂ is the step of performing the process linked to the selector control signal S3, S4 portion control unit 2 _1, 2 ₂ which instructs the release of the direct connection between the main control unit 21 and the arithmetic memory 24 Perform the output process.

部分制御部２_１，２_２のセレクタ２５は全体制御部１の処理制御部１３から出力されたセレクタ制御信号Ｓ３，Ｓ４がメイン制御部２１と演算メモリ２４間の接続を指示していれば、メイン制御部２１と演算メモリ２４間を接続し、そのセレクタ制御信号Ｓ３，Ｓ４がメイン制御部２１と演算メモリ２４間の直接的な接続の解除を指示していれば、メイン制御部２１と演算メモリ２４間の直接的な接続を解除し、アクセス調停部２６を介して、メイン制御部２１と演算メモリ２４間を接続する処理を実施する。 If the selector control signals S3 and S4 output from the processing control unit 13 of the overall control unit 1 indicate the connection between the main control unit 21 and the arithmetic memory 24, the selector 25 of the partial control units 2 ₁ and 2 ₂ If the main control unit 21 and the arithmetic memory 24 are connected, and the selector control signals S3 and S4 instruct to cancel the direct connection between the main control unit 21 and the arithmetic memory 24, the main control unit 21 and the arithmetic memory 24 The direct connection between the memories 24 is released, and a process of connecting the main control unit 21 and the arithmetic memory 24 via the access arbitration unit 26 is performed.

部分制御部２_１のアクセス調停部２６は部分制御部２_２のアクセス調停部２とアクセスバス２７で連結されている。
部分制御部２_１のアクセス調停部２６は部分制御部２_１と部分制御部２_２が連結して処理を実施する段階になると、部分制御部２_１のメイン制御部２１から、部分制御部２_１の演算メモリ２４に対するアクセスと、部分制御部２_２のメイン制御部２１から、部分制御部２_１の演算メモリ２４に対するアクセスとの競合を調停する処理を実施する。
部分制御部２_２のアクセス調停部２６は部分制御部２_１と部分制御部２_２が連結して処理を実施する段階になると、部分制御部２_２のメイン制御部２１から、部分制御部２_２の演算メモリ２４に対するアクセスと、部分制御部２_１のメイン制御部２１から、部分制御部２_２の演算メモリ２４に対するアクセスとの競合を調停する処理を実施する。 Partial control unit 2 _first access arbitration unit 26 are connected by portions controller 2 ₂ of the access arbitration unit 2 and the access bus 27.
When partial control unit 2 _first access arbitration unit 26 is a stage where partial control unit 2 ₁ and the partial control unit 2 ₂ carries out a process linked, from partial control unit 2 ₁ of the main control unit 21, portion control unit 2 and access to _a computing memory 24, from the partial controller 2 ₂ of the main control unit 21, performs processing for arbitrating conflicts between access to the arithmetic memory 24 of portion control unit 2 _1.
When the access arbitration unit 26 of the partial control unit 2 ₂ becomes stage partial control unit 2 ₁ and the partial control unit 2 ₂ carries out a process linked, from the partial controller 2 ₂ of the main control unit 21, portion control unit 2 and access to the _second computing memory 24, from the partial control unit 2 ₁ of the main control unit 21, performs processing for arbitrating conflicts between access to the arithmetic memory 24 parts controller 2 _2.

次に動作について説明する。
上記実施の形態１では、全体制御部１が、相互に異なる処理命令、あるいは、同一の処理命令を発行した後、複数個の部分制御部２を連結して、単一の処理命令を複数個の部分制御部２に分担させるものについて示したが、単一の処理命令を複数個の部分制御部２に分担させる際、複数個の部分制御部２の演算メモリ２４を連結することで、各部分制御部２に対して、他の部分制御部２の演算メモリ２４に対するアクセスを許可するようにしてもよい。
具体的には、以下の通りである。 Next, the operation will be described.
In the first embodiment, the overall control unit 1 issues different processing instructions or the same processing instruction, and then connects a plurality of partial control units 2 to generate a plurality of single processing instructions. However, when a single processing instruction is assigned to a plurality of partial control units 2, the operation memories 24 of the plurality of partial control units 2 are connected to each other. You may make it permit access with respect to the operation memory 24 of the other partial control part 2 with respect to the partial control part 2. FIG.
Specifically, it is as follows.

全体制御部１の処理制御部１３は、例えば、部分制御部２_１と部分制御部２_２が単独で処理を実施している段階（連結されていない段階）では、メイン制御部２１と演算メモリ２４間の接続を指示するセレクタ制御信号Ｓ３，Ｓ４を部分制御部２_１，２_２に出力する。
部分制御部２_１，２_２のセレクタ２５は、全体制御部１の処理制御部１３から、メイン制御部２１と演算メモリ２４間の接続を指示するセレクタ制御信号Ｓ３，Ｓ４を受けると、メイン制御部２１と演算メモリ２４間を接続する。
この場合、部分制御部２_１のメイン制御部２１は、上記実施の形態１と同様に、部分制御部２_１の演算メモリ２４に対するアクセスは可能になるが、他の部分制御部２_２の演算メモリ２４に対するアクセスは許可されない。
同様に、部分制御部２_２のメイン制御部２１は、部分制御部２_２の演算メモリ２４に対するアクセスは可能になるが、他の部分制御部２_１の演算メモリ２４に対するアクセスは許可されない。 Processing control section 13 of the overall control unit 1 is, for example, the step (step not connected) of the partial control unit 2 ₁ and the partial control unit 2 ₂ is carried out alone processing, arithmetic and the main control unit 21 memory Selector control signals S3 and S4 for instructing connection between 24 are output to the partial control units 2 ₁ and 2 ₂ .
Partial control unit 2 _1, 2 ₂ of the selector 25, the overall control unit 1 of the processing control unit 13, when receiving the selector control signals S3, S4 that instructs the connection between the arithmetic memory 24 to the main control unit 21, the main control The unit 21 and the arithmetic memory 24 are connected.
In this case, the main control unit 21 of the partial control unit 2 _1, as in the first embodiment, but access is enabled for the operation memory 24 of portion control unit 2 _1, operation of the other part controller 2 ₂ Access to the memory 24 is not permitted.
Similarly, the main control unit 21 of the partial control unit 2 ₂ is access is enabled for the operation memory 24 parts controller 2 _2, access to other parts controller 2 ₁ of the arithmetic memory 24 is not permitted.

全体制御部１の処理制御部１３は、例えば、部分制御部２_１と部分制御部２_２が連結して処理を実施する段階になると、メイン制御部２１と演算メモリ２４間の直接的な接続の解除を指示するセレクタ制御信号Ｓ３，Ｓ４を部分制御部２_１，２_２に出力する。
部分制御部２_１，２_２のセレクタ２５は、全体制御部１の処理制御部１３から、メイン制御部２１と演算メモリ２４間の直接的な接続の解除を指示するセレクタ制御信号Ｓ３，Ｓ４を受けると、メイン制御部２１と演算メモリ２４間の直接的な接続を解除し、アクセス調停部２６を介して、メイン制御部２１と演算メモリ２４間を接続する。
この場合、部分制御部２_１のメイン制御部２１は、部分制御部２_１の演算メモリ２４に対するアクセスだけでなく、他の部分制御部２_２の演算メモリ２４に対するアクセスも許可される。
同様に、部分制御部２_２のメイン制御部２１は、部分制御部２_２の演算メモリ２４に対するアクセスだけでなく、他の部分制御部２_１の演算メモリ２４に対するアクセスも許可される。 Processing control section 13 of the overall control unit 1 is, for example, the portion control unit 2 ₁ and the partial control unit 2 ₂ is the step of performing the process by connecting a direct connection between the arithmetic memory 24 to the main control unit 21 The selector control signals S3 and S4 for instructing the release are output to the partial control units 2 ₁ and 2 ₂ .
The selectors 25 of the partial control units 2 ₁ and 2 ₂ receive selector control signals S3 and S4 for instructing the release of the direct connection between the main control unit 21 and the arithmetic memory 24 from the processing control unit 13 of the overall control unit 1. Upon receipt, the direct connection between the main control unit 21 and the arithmetic memory 24 is released, and the main control unit 21 and the arithmetic memory 24 are connected via the access arbitration unit 26.
In this case, the main control unit 21 of the partial control unit 2 ₁ is not only access to the arithmetic memory 24 of portion control unit 2 _1, access to the arithmetic memory 24 of the other part controller 2 ₂ also permitted.
Similarly, the main control unit 21 of the partial control unit 2 ₂ not only access to the arithmetic memory 24 parts controller 2 _2, access to other parts controller 2 _first operation memory 24 is also permitted.

部分制御部２_１のメイン制御部２１は、部分制御部２_１の演算メモリ２４に対するアクセスを希望する場合、部分制御部２_１の演算メモリ２４の選択を示すアクセス選択信号Ｓ５（部分制御部２_１の演算メモリ２４内のアドレスを含む）をアクセス調停部２６に出力する。
部分制御部２_１のアクセス調停部２６は、部分制御部２_１のメイン制御部２１から部分制御部２_１の演算メモリ２４の選択を示すアクセス選択信号Ｓ５を受けると、そのメイン制御部２１と演算メモリ２４間を接続することで、部分制御部２_１の演算メモリ２４に対するアクセスを許可する。 The main control unit of the partial control section 2 ₁ 21, if you wish to access to the operation memory 24 of portion control unit 2 _1, the access selection signal S5 indicating the selection of the operation memory 24 of portion control unit 2 ₁ (portion control unit 2 ₁ including the address in the _first arithmetic memory 24) is output to the access arbitration unit 26.
Partial control unit 2 _first access arbitration unit 26 receives the access selection signal S5 indicating the selection of a partial control section 2 ₁ of the arithmetic memory 24 from the partial control unit 2 ₁ of the main control unit 21, and its main control section 21 by connecting the operation memory 24, allowing access to the arithmetic memory 24 of portion control unit 2 _1.

部分制御部２_１のメイン制御部２１は、他の部分制御部２_２の演算メモリ２４に対するアクセスを希望する場合、他の部分制御部２_２の演算メモリ２４の選択を示すアクセス選択信号Ｓ５（部分制御部２_２の演算メモリ２４内のアドレスを含む）をアクセス調停部２６に出力する。
部分制御部２_１のアクセス調停部２６は、部分制御部２_１のメイン制御部２１から、他の部分制御部２_２の演算メモリ２４の選択を示すアクセス選択信号Ｓ５を受けると、他の部分制御部２_２のアクセス調停部２６を介して、部分制御部２_１のメイン制御部２１と部分制御部２_２の演算メモリ２４間を接続することで、他の部分制御部２_２の演算メモリ２４に対するアクセスを許可する。 The main control unit 21 of the partial control unit 2 _1, if you wish to access to the operation memory 24 of the other partial control unit 2 _2, access selection signal S5 indicating the selection of the other part controller 2 ₂ of the arithmetic memory 24 ( outputs the contains the address of the arithmetic memory 24 parts controller 2 ₂₎ to the access arbitration unit 26.
Partial control unit 2 _first access arbitration unit 26, the partial control section 2 ₁ of the main control unit 21, when receiving an access selection signal S5 indicating the selection of the other part controller 2 ₂ of the arithmetic memory 24, other portions via the access arbitration unit 26 of the controller 2 _2, by connecting the operation memory 24 of portion control unit 2 ₁ of the main control unit 21 and the partial controller 2 _2, operation memory of the other partial control unit 2 ₂ Allow access to 24.

部分制御部２_２のメイン制御部２１は、部分制御部２_２の演算メモリ２４に対するアクセスを希望する場合、部分制御部２_２の演算メモリ２４の選択を示すアクセス選択信号Ｓ６（部分制御部２_２の演算メモリ２４内のアドレスを含む）をアクセス調停部２６に出力する。
部分制御部２_２のアクセス調停部２６は、部分制御部２_２のメイン制御部２１から部分制御部２_２の演算メモリ２４の選択を示すアクセス選択信号Ｓ６を受けると、そのメイン制御部２１と演算メモリ２４間を接続することで、部分制御部２_２の演算メモリ２４に対するアクセスを許可する。 The main control unit of the partial control unit 2 ₂ 21 If you wish to access to the operation memory 24 parts controller 2 _2, access selection signal S6 indicating the selection of the operation memory 24 of portion control unit 2 ₂ (portion control unit 2 ₂ including the address in the operation memory 24) is output to the access arbitration unit 26.
Partial control unit 2 _second access arbitration unit 26 receives the access selection signal S6 indicating the selection of the operation memory 24 parts controller 2 ₂ from section controller 2 ₂ of the main control unit 21, and its main control section 21 by connecting the operation memory 24, allowing access to the arithmetic memory 24 parts controller 2 _2.

部分制御部２_２のメイン制御部２１は、他の部分制御部２_１の演算メモリ２４に対するアクセスを希望する場合、他の部分制御部２_１の演算メモリ２４の選択を示すアクセス選択信号Ｓ６（部分制御部２_１の演算メモリ２４内のアドレスを含む）をアクセス調停部２６に出力する。
部分制御部２_２のアクセス調停部２６は、部分制御部２_２のメイン制御部２１から、他の部分制御部２_１の演算メモリ２４の選択を示すアクセス選択信号Ｓ６を受けると、他の部分制御部２_１のアクセス調停部２６を介して、部分制御部２_２のメイン制御部２１と部分制御部２_１の演算メモリ２４間を接続することで、他の部分制御部２_１の演算メモリ２４に対するアクセスを許可する。 The main control unit 21 of the partial control unit 2 ₂ if you wish to access to other portions controller 2 ₁ of the arithmetic memory 24, the access selection signal S6 indicating the selection of other partial control section 2 ₁ of the arithmetic memory 24 ( outputs the contains the address of the arithmetic memory 24 of portion control unit 2 ₁₎ to the access arbitration unit 26.
Access arbitration unit 26 of the partial control unit 2 ₂ from section controller 2 ₂ of the main control unit 21, when receiving an access selection signal S6 indicating the selection of other partial control section 2 ₁ of the arithmetic memory 24, other portions through the control unit 2 _first access arbitration unit 26, by connecting the operation memory 24 of the main control unit 21 of the partial controller 2 ₂ and the partial control unit 2 _1, operation memory of the other partial control section 2 ₁ Allow access to 24.

これにより、部分制御部２_１，２_２のメイン制御部２１は、他の部分制御部２_２，２_１の演算メモリ２４に対するアクセスが可能になるが、この場合、部分制御部２_１の演算メモリ２４に対するアクセスとして、部分制御部２_１のメイン制御部２１からのアクセスと、部分制御部２_２のメイン制御部２１からのアクセスとが競合することがある。
同様に、部分制御部２_２の演算メモリ２４に対するアクセスとして、部分制御部２_１のメイン制御部２１からのアクセスと、部分制御部２_２のメイン制御部２１からのアクセスとが競合することがある。 Thus, portion control unit ₂ 1, _{2 2} of the main control unit 21 is to allow access to other portions controller ₂ 2, _{2 1} of the arithmetic memory 24, in this case, calculation of the partial control unit _{2 1} as access to the memory 24, and access from the partial control section 2 ₁ of the main control unit 21, and the access from the partial control unit 2 ₂ of the main control unit 21 is able to compete.
Similarly, as the access to the arithmetic memory 24 parts controller 2 _2, and access from the partial control section 2 ₁ of the main control unit 21, that the access from the partial control unit 2 ₂ of the main control unit 21 conflicts is there.

これらの競合は、部分制御部２_１，２_２のアクセス調停部２６が調停する。
即ち、部分制御部２_１のアクセス調停部２６は、予め、部分制御部２_１のメイン制御部２１からのアクセスと、他の部分制御部２_２のメイン制御部２１からのアクセスとの間に優先順位が設定されており、例えば、部分制御部２_１のメイン制御部２１からのアクセスの方が、優先順位が高く設定されていれば、部分制御部２_１のメイン制御部２１からのアクセスと、他の部分制御部２_２のメイン制御部２１からのアクセスとが同時に発生すると、部分制御部２_１のメイン制御部２１からのアクセスを優先し、部分制御部２_１のメイン制御部２１に対して、部分制御部２_１の演算メモリ２４に対するアクセスを許可する。
その後、部分制御部２_１のメイン制御部２１からのアクセスが終了すると、他の部分制御部２_２のメイン制御部２１に対して、部分制御部２_１の演算メモリ２４に対するアクセスを許可する。 These conflicts are arbitrated by the access arbitration unit 26 of the partial control units 2 ₁ and 2 ₂ .
That is, the access arbitration unit 26 of the partial control unit 2 _1, advance the access from the partial control section 2 ₁ of the main control unit 21, between the access from other portions controller 2 ₂ of the main control unit 21 priority is set, for example, towards the access from the partial control section 2 ₁ of the main control unit 21, if set priority is high, the access from the partial control section 2 ₁ of the main control unit 21 If, when the access from the other portions controller 2 ₂ of the main control unit 21 is generated at the same time, priority access from partial control section 2 ₁ of the main control unit 21, portion control unit 2 ₁ of the main control unit 21 respect, allowing access to the arithmetic memory 24 of portion control unit 2 _1.
Thereafter, when the access from the partial control section 2 ₁ of the main control unit 21 is completed, with respect to other portions controller 2 ₂ of the main control unit 21, allowing access to the arithmetic memory 24 of portion control unit 2 _1.

逆に、他の部分制御部２_２のメイン制御部２１からのアクセスの方が、優先順位が高く設定されていれば、部分制御部２_１のメイン制御部２１からのアクセスと、他の部分制御部２_２のメイン制御部２１からのアクセスとが同時に発生すると、他の部分制御部２_２のメイン制御部２１からのアクセスを優先し、他の部分制御部２_２のメイン制御部２１に対して、部分制御部２_１の演算メモリ２４に対するアクセスを許可する。
その後、他の部分制御部２_２のメイン制御部２１からのアクセスが終了すると、部分制御部２_１のメイン制御部２１に対して、部分制御部２_１の演算メモリ２４に対するアクセスを許可する。
部分制御部２_２のアクセス調停部２６における調停処理は、部分制御部２_１のアクセス調停部２６における調停処理と同様であるため説明を省略する。 Conversely, towards the access from other parts controller 2 ₂ of the main control unit 21, if set higher priority, and access from the partial control section 2 ₁ of the main control unit 21, the other portion When the access from the control unit 2 ₂ of the main control unit 21 is generated at the same time, priority access from other parts controller 2 ₂ of the main control unit 21, the other portions controller 2 ₂ of the main control unit 21 in contrast, allowing access to the arithmetic memory 24 of portion control unit 2 _1.
Thereafter, when the access from other portions controller 2 ₂ of the main control unit 21 ends, for the portion control unit 2 ₁ of the main control unit 21, allowing access to the arithmetic memory 24 of portion control unit 2 _1.
Arbitration process in the partial control unit 2 _second access arbitration unit 26 is omitted because it is similar to the arbitration process in the partial control unit 2 _first access arbitration unit 26.

なお、部分制御部２_１の演算メモリ２４に対するアクセスとして、他の部分制御部２_２のメイン制御部２１からのアクセスが発生すると同時に、部分制御部２_２の演算メモリ２４に対するアクセスとして、他の部分制御部２_１のメイン制御部２１からのアクセスが発生しても、アクセスバス２７が２本のバスで構成されているので、これらのアクセスを同時に許可することが可能である。 As access to the operation memory 24 of portion control unit 2 _1, at the same time access occurs from the rest controller 2 ₂ of the main control unit 21, as access to the arithmetic memory 24 parts controller 2 _2, other even if access is generated from the partial control section 2 ₁ of the main control unit 21, the access bus 27 is composed of two buses, it is possible to allow these access simultaneously.

以上で明らかなように、この実施の形態２によれば、単一の処理命令を複数個の部分制御部２に分担させる際、複数個の部分制御部２の演算メモリ２４を連結することで、各部分制御部２に対して、他の部分制御部２の演算メモリ２４に対するアクセスを許可するように構成したので、複数個の部分制御部２の演算メモリ２４を１つの演算メモリとして使用することが可能となる。そのため、他の部分制御部２の演算メモリ２４に格納されているデータ（例えば、処理命令の実行に必要なデータや単一演算の演算結果など）を、自部分制御部２内の演算メモリ２４にコピーするなどの処理が不要になり（データ転送処理時間のオーバヘッドがなくなる）、処理の高速化を図ることができる効果を奏する。 As is apparent from the above, according to the second embodiment, when a single processing instruction is assigned to a plurality of partial control units 2, the operation memories 24 of the plurality of partial control units 2 are connected. Since each partial control unit 2 is configured to permit access to the calculation memory 24 of the other partial control unit 2, the calculation memories 24 of the plurality of partial control units 2 are used as one calculation memory. It becomes possible. Therefore, the data stored in the operation memory 24 of the other partial control unit 2 (for example, data necessary for execution of processing instructions or the operation result of a single operation) is used as the operation memory 24 in its own partial control unit 2. Thus, there is no need for processing such as copying (no overhead of data transfer processing time), and the processing speed can be increased.

この実施の形態２では、全体制御部１によって複数個の部分制御部２が連結されて処理が実行されるため、全体制御部１から分担命令が出力された部分制御部２に接続されているデータ転送部３及びデータパス部４の動作を止めることも可能である。データ転送部３及びデータパス部４の動作を止められる場合には、言うまでもないが、消費電力を削減することができる。 In the second embodiment, since the plurality of partial control units 2 are connected by the overall control unit 1 and the process is executed, the overall control unit 1 is connected to the partial control unit 2 to which the sharing command is output. The operations of the data transfer unit 3 and the data path unit 4 can be stopped. Needless to say, when the operations of the data transfer unit 3 and the data path unit 4 can be stopped, the power consumption can be reduced.

実施の形態３．
図８はこの発明の実施の形態３による信号処理装置の全体制御部１の内部を示す構成図であり、図において、図２と同一符号は同一又は相当部分を示すので説明を省略する。
全体制御部１の連結判定部１４は、図２の連結判定部１１と同様に、どの部分制御部２を連結させるかを判定する処理を実施する。
処理時間メモリ１４ａは部分制御部２_１〜２_Ｎのメイン命令メモリ２１ｂに格納されているメインプログラムを構成している全ての単位命令（例えば、命令Ｆ、命令Ｇ、・・・、命令Ｖ）を実行したときの単位命令当りの処理時間（例えば、命令Ｆの処理時間、命令Ｇの処理時間、・・・、命令Ｖの処理時間）を格納している記録媒体である。 Embodiment 3 FIG.
FIG. 8 is a block diagram showing the inside of the overall control unit 1 of the signal processing apparatus according to Embodiment 3 of the present invention. In the figure, the same reference numerals as those in FIG.
The connection determination unit 14 of the overall control unit 1 performs a process of determining which partial control unit 2 is to be connected, similarly to the connection determination unit 11 of FIG.
The processing time memory 14a includes all unit instructions (for example, instruction F, instruction G,..., Instruction V) constituting the main program stored in the main instruction memory 21b of the partial control units 2 ₁ to 2 _N. Is a recording medium that stores processing time per unit instruction (for example, processing time of instruction F, processing time of instruction G,..., Processing time of instruction V).

処理時間算出部１４ｂは処理制御部１２から部分制御部２_１〜２_Ｎに対して相互に異なる処理命令が発行される際、あるいは、少なくとも１個以上の部分制御部２に対して同一の処理命令が発行される際、処理時間メモリ１４ａにより格納されている単位命令当りの処理時間を参照して、処理制御部１２から処理命令が発行される各部分制御部２の処理時間を算出する処理を実施する。 The processing time calculation unit 14b performs the same processing when different processing instructions are issued from the processing control unit 12 to the partial control units 2 ₁ to 2 _N or at least one partial control unit 2 A process of calculating the processing time of each partial control unit 2 from which the processing command is issued by the processing control unit 12 with reference to the processing time per unit command stored in the processing time memory 14a when the command is issued To implement.

連結制御部１４ｃは処理時間算出部１４ｂの算出結果を参照して、先に処理が終了する部分制御部２と、多くの処理時間を要する部分制御部２（その他の部分制御部）とを判別して、多くの処理時間を要する部分制御部２における未処理の部分の一部を、既に処理が終了している部分制御部２に対して分担させる処理を実施する。 The connection control unit 14c refers to the calculation result of the processing time calculation unit 14b, and discriminates between the partial control unit 2 that ends processing first and the partial control unit 2 that requires a lot of processing time (other partial control units). Then, a process of sharing a part of an unprocessed portion in the partial control unit 2 that requires a lot of processing time with respect to the partial control unit 2 that has already been processed is performed.

次に動作について説明する。
全体制御部１の連結判定部１２の代わりに、全体制御部１の連結判定部１４が実装されている点以外は、上記実施の形態１，２と同様であるため、ここでは、連結判定部１４の処理内容のみを説明する。 Next, the operation will be described.
Since the connection determination unit 14 of the overall control unit 1 is implemented in place of the connection determination unit 12 of the overall control unit 1, the connection determination unit is the same as in the first and second embodiments. Only the processing contents of 14 will be described.

信号処理装置の初期動作時において、部分制御部２_１〜２_Ｎのメイン命令メモリ２１ｂに格納されているメインプログラムを一度実行することで、そのメインプログラムを構成している単位命令（例えば、命令Ｆ、命令Ｇ、・・・、命令Ｖ）毎の処理時間（例えば、命令Ｆの処理時間、命令Ｇの処理時間、・・・、命令Ｖの処理時間）を計測し、単位命令毎の処理時間を連結判定部１４の処理時間メモリ１４ａに格納する。 At the time of the initial operation of the signal processing device, by executing once the main program stored in the main instruction memory 21b of the partial control units 2 ₁ to 2 _N , unit instructions (for example, instruction F, instruction G,..., Instruction V) processing time (for example, instruction F processing time, instruction G processing time,..., Instruction V processing time) is measured, and processing for each unit instruction is performed. The time is stored in the processing time memory 14 a of the connection determination unit 14.

連結判定部１４の処理時間算出部１４ｂは、上記実施の形態１と同様に、処理制御部１２から部分制御部２_１〜２_Ｎに対して相互に異なる処理命令が発行される際、あるいは、少なくとも１個以上の部分制御部２に対して同一の処理命令が発行される際、処理時間メモリ１４ａにより格納されている単位命令当りの処理時間を参照して、処理制御部１２から処理命令が発行される各部分制御部２の処理時間を算出する。
例えば、ある部分制御部２に対して発行される処理命令が、命令Ｆ＋命令Ｇの実行を指示する命令であれば、当該部分制御部２の処理時間として、命令Ｆの処理時間と命令Ｇの処理時間の合計を算出する。 The processing time calculation unit 14b of the connection determination unit 14 is similar to the first embodiment when the processing control unit 12 issues different processing commands to the partial control units 2 ₁ to 2 _N , or When the same processing instruction is issued to at least one partial control unit 2, the processing instruction is received from the processing control unit 12 with reference to the processing time per unit instruction stored in the processing time memory 14a. The processing time of each partial control unit 2 to be issued is calculated.
For example, if a processing instruction issued to a partial control unit 2 is an instruction that instructs execution of the instruction F + instruction G, the processing time of the instruction F and the instruction G Calculate the total processing time.

連結判定部１４の連結制御部１４ｃは、処理時間算出部１４ｂが処理制御部１２から処理命令が発行される各部分制御部２の処理時間を算出すると、各部分制御部２の処理時間を比較して、先の処理が終了する部分制御部２と、多くの処理時間を要する部分制御部２とを判別する。
連結制御部１４ｃは、先に処理が終了する部分制御部２と、多くの処理時間を要する部分制御部２とを判別すると、先に処理が終了する部分制御部２の処理終了後に、多くの処理時間を要する部分制御部２における未処理の部分の一部を、処理を終了している部分制御部２に対して分担させる処理を行う。
分担させる処理自体は、上記実施の形態１，２における図３の連結制御部１１ｂの処理内容と同様であるため説明を省略する。 The connection control unit 14c of the connection determination unit 14 compares the processing time of each partial control unit 2 when the processing time calculation unit 14b calculates the processing time of each partial control unit 2 to which a processing command is issued from the processing control unit 12. Then, the partial control unit 2 that ends the previous process and the partial control unit 2 that requires a lot of processing time are discriminated.
When the connection control unit 14c discriminates between the partial control unit 2 that finishes processing first and the partial control unit 2 that requires a lot of processing time, after the processing of the partial control unit 2 that finishes processing first, A process of sharing a part of an unprocessed portion in the partial control unit 2 that requires processing time with the partial control unit 2 that has finished processing is performed.
Since the shared processing itself is the same as the processing content of the connection control unit 11b in FIG.

以上で明らかなように、この実施の形態３によれば、処理制御部１２から部分制御部２_１〜２_Ｎに対して相互に異なる処理命令が発行される際、あるいは、少なくとも１個以上の部分制御部２に対して同一の処理命令が発行される際、処理時間算出部１４ｂが、処理時間メモリ１４ａにより格納されている単位命令当りの処理時間を参照して、処理制御部１２から処理命令が発行される各部分制御部２の処理時間を算出し、連結制御部１４ｃが、処理時間算出部１４ｂの算出結果を参照して、先に処理が終了する部分制御部２と、多くの処理時間を要する部分制御部２とを判別して、多くの処理時間を要する部分制御部２における未処理の部分の一部を、既に処理が終了している部分制御部２に対して分担させるように構成したので、仮に、製造バラつきや低電圧バラつきの影響で、部分制御部２_１〜２_Ｎの処理時間に差異を生じる場合でも、各部分制御部２の処理を他の部分制御部２が分担して処理することで、その差異の影響を抑制することができるようになり、その結果、チップの歩留まりを高めることができる効果を奏する。 As apparent from the above, according to the third embodiment, when different processing instructions are issued from the processing control unit 12 to the partial control units 2 ₁ to 2 _N , or at least one or more When the same processing instruction is issued to the partial control unit 2, the processing time calculation unit 14b refers to the processing time per unit instruction stored in the processing time memory 14a and performs processing from the processing control unit 12. The processing time of each partial control unit 2 to which an instruction is issued is calculated, and the connection control unit 14c refers to the calculation result of the processing time calculation unit 14b, and the partial control unit 2 that completes processing first, The partial control unit 2 that requires processing time is discriminated, and a part of the unprocessed part in the partial control unit 2 that requires much processing time is assigned to the partial control unit 2 that has already finished processing. Since it was configured as The influence of manufacturing variations and low voltage variation, even if the resulting difference in the processing time of the partial control section 2 ₁ to 2 _N, that the processing of each part control unit 2 other portions controller 2 processes by sharing The influence of the difference can be suppressed, and as a result, the yield of the chip can be increased.

１全体制御部、２_１〜２_Ｎ部分制御部、３_１〜３_Ｎデータ転送部、４_１〜４_Ｎデータパス部、５_１〜５_Ｎデータメモリ、６バス、１１，１４連結判定部、１１ａ状態判定部、１１ｂ連結制御部、１２，１３処理制御部、１４ａ処理時間メモリ、１４ｂ処理時間算出部、１４ｃ連結制御部、２１メイン制御部、２１ａ制御部、２１ｂメイン命令メモリ、２１ｃメインプログラムカウンタ、２２データ転送制御部、２３データパス制御部、２４演算メモリ、２５セレクタ、２６アクセス調停部、２７アクセスバス。 1 overall control unit, 2 _{1 to} 2 _N partial control unit, 3 _{1 to} 3 _N data transfer unit, 4 ₁ to 4 _N data path unit, 5 _{1 to} 5 _N data memory, 6 bus, 11, 14 connection determination unit, 11a state determination unit, 11b connection control unit, 12, 13 processing control unit, 14a processing time memory, 14b processing time calculation unit, 14c connection control unit, 21 main control unit, 21a control unit, 21b main instruction memory, 21c main program Counter, 22 data transfer control unit, 23 data path control unit, 24 arithmetic memory, 25 selector, 26 access arbitration unit, 27 access bus.

Claims

If the overall control unit that issues a processing instruction and the processing instruction issued by the overall control unit are instructions that specify a single operation, the single instruction is executed according to the instruction, and the processing instruction is a data path operation. A partial control unit that issues an operation instruction according to the instruction, and if the processing instruction is an instruction to transfer data, a partial control unit that issues a data transfer instruction according to the instruction; A data transfer unit for transferring data required for data path calculation and a calculation result of a single operation executed by the partial control unit in accordance with a data transfer command issued by the control unit, and data transferred by the data transfer unit And a data path unit that executes a data path operation in accordance with an operation instruction issued by the partial control unit using an operation result of a single operation. In the signal processing apparatus, a plurality of the partial control unit, the data transfer unit, and the data path unit are connected in parallel to the overall control unit, and the overall control unit sends different processing instructions to each part. A signal processing apparatus that realizes parallel processing by issuing to a control unit or issuing the same processing instruction to at least one partial control unit.

The overall control unit issues different processing instructions or the same processing instruction, and then connects a plurality of partial control units to share the single processing instruction with the plurality of partial control units. The signal processing apparatus according to claim 1.

The overall control unit grasps the processing status of the plurality of partial control units, and determines whether or not to connect the plurality of partial control units based on the processing status. Signal processing device.

When the overall control unit assigns a single processing instruction to a plurality of partial control units, the operation memory of each partial control unit that stores the operation result of the single operation and the operation result of the data path operation by the data path unit is stored. The signal processing device according to claim 2 or 3, wherein each of the partial control units is allowed to access the operation memory of another partial control unit by being connected.

The overall control unit calculates a processing time of each partial control unit that issues a processing instruction when issuing different processing instructions or the same processing instruction, and a partial control unit that ends processing first, It is distinguished from other partial control units, and among the processing instructions for the other partial control units, an instruction that has not yet been processed is assigned to a partial control unit that has already been processed. The signal processing apparatus according to claim 1.