JP2011075699A

JP2011075699A - 表示コントローラ及び電子機器

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Publication number: JP2011075699A
Application number: JP2009225349A
Authority: JP
Inventors: Masahiko Miura; 昌彦三浦
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2009-09-29
Filing date: 2009-09-29
Publication date: 2011-04-14
Anticipated expiration: 2029-09-29
Also published as: JP5375492B2

Abstract

【課題】表示用クロック信号の周波数を動的に切り換えても、表示用クロック信号に同期して動作する表示パネルにおける誤動作を防止できる表示コントローラを提供する。
【解決手段】この表示コントローラは、画像データを格納するメモリと、マスタークロック信号を逓倍することにより第１及び第２のクロック信号をそれぞれ生成する第１及び第２のＰＬＬ回路と、選択信号に従って第１及び第２のクロック信号の内の一方を選択して選択クロック信号を出力し、第１のクロック信号と第２のクロック信号とを切り換える際に、第１のクロック信号に含まれているパルスのパルス幅よりも短いパルス幅を有するパルスを出力しないように選択クロック信号を所定のレベルに固定するクロック信号同期化回路と、選択クロック信号に同期してメモリから画像データを読み出し、それらを表示パネルに供給する表示インタフェースとを含む。
【選択図】図１

Description

本発明は、携帯電話や携帯用のＯＡ機器等の電子機器において、ＬＣＤ（Liquid Crystal Display：液晶表示）パネル、プラズマ表示パネル、及び、有機ＥＬ（Electro-Luminescence：エレクトロルミネッセンス）表示パネル等の表示パネルを制御する表示コントローラに関する。さらに、本発明は、そのような表示コントローラを用いた電子機器等に関する。

携帯電話や携帯用のＯＡ機器等の電子機器においては、地上ディジタルテレビジョン放送を受信して得られる画像データをメモリに一旦格納し、メモリに格納されている画像データを用いて表示パネルに画像を表示させる表示コントローラが用いられている。そのような表示コントローラは、外部の発振回路から供給されるマスタークロック信号を逓倍して表示用クロック信号を生成するＰＬＬ回路を内蔵しており、表示用クロック信号に同期してメモリから画像データを読み出し、画像データと共に表示用クロック信号を表示パネルに供給する。

しかしながら、表示用クロック信号の高調波の周波数が地上ディジタルテレビジョン放送の受信周波数に重なると、ＥＭＩ（Electro Magnetic Interference：電磁妨害）によって、地上ディジタルテレビジョン放送の受信感度やＣＮ比（キャリア対ノイズ比）が劣化してしまう。そのような場合に、表示パネルに画像を表示しながらＰＬＬ回路の出力周波数を動的に変更すると、以下のような不具合が発生することが考えられる。

表示用クロック信号の周波数を異なる周波数に切り換えると、切換タイミングによっては、表示用クロック信号において短い幅のパルスが発生して、表示パネルにおける画像表示において画面の乱れ等の誤動作が発生する場合がある。また、ＰＬＬ回路は、出力周波数を動的に変更することを保証するように設計されていないので、ＰＬＬ回路の出力周波数を動的に変更すると、ミスロック等の誤動作が発生する場合がある。

そこで、従来のモバイル機器等においては、地上ディジタルテレビジョン放送のチャンネルをＥＭＩが問題となるチャンネルに切り換える際に、表示パネルにおける画像表示を一旦中止して、表示コントローラ内のＰＬＬ回路の出力周波数を変更した後に、表示パネルにおける画像表示を再開することが行われていた。

関連する技術として、特許文献１には、スプリアスによる受信特性の劣化を抑制することができるディジタル放送復調装置が開示されている。このディジタル放送復調装置は、チューナからの信号を受け取り、基準信号に同期した内部クロック信号を使用して該チューナからの信号を復調処理するディジタル放送復調装置であって、内部クロック信号を生成する内部クロック信号生成手段と、内部クロック信号の周波数を、受信チャンネルに応じて、当該受信チャンネルとスプリアスを発生しない周波数に切り換える制御をする内部クロック周波数制御手段とを備える。

特許文献１によれば、ＰＬＬ回路の出力信号を分周する分周回路における分周比を制御することによって内部クロック信号の周波数が変更されるが、分周比が大きい場合にはＰＬＬ回路の出力信号の周波数を高い周波数に設定する必要があり、分周比が小さい場合には分周比の変更による周波数の変化率が大きくなってしまう。また、特許文献１には、内部クロック信号に同期して動作する後段回路において誤動作が発生しないように内部クロック信号の周波数を変更することに関しては、特に開示されていない。

特許文献２には、テレビ電波環境が劣化した際に、テレビ受信に悪影響を与える機能のアクセスタイミングを変更することにより、テレビ受信を優先的に救済するテレビ機能付き移動情報端末が開示されている。このテレビ機能付き移動情報端末は、ＴＶモジュールからテレビ電波環境が劣化したとアラーム通知を受け取った際に、内蔵メモリ、サブＬＣＤユニット等のアクセススピードを低速とすることによって、テレビ視聴時にバックグランド動作で発生するノイズの周波数成分を変更し、テレビＲＦチャンネルもしくはテレビ中間周波数に影響を少なくすることを特徴とする。

特許文献２によれば、ＬＣＤ用フレームレート変更回路によってクロック信号及びフレーム信号を分周し、フレームレートを低下させることでテレビ受信を救済するが、分周比が大きい場合にはクロック信号及びフレーム信号の周波数を予め高い周波数に設定する必要があり、分周比が小さい場合には分周比の変更による周波数の変化率が大きくなってしまう。また、特許文献２には、クロック信号に同期して動作するサブＬＣＤユニット等において誤動作が発生しないようにクロック信号の周波数を変更することに関しては、特に開示されていない。

特開２００９−１０６２１号公報（第４−５頁、図３）特開２００６−２１７０６３号公報（第３−４、８頁、図１）

そこで、上記の点に鑑み、本発明の幾つかの態様は、地上ディジタルテレビジョン放送を受信して得られる画像を表示パネルに表示させながら表示用クロック信号の周波数を動的に切り換えることが可能であり、かつ、表示用クロック信号の周波数を動的に切り換えても、表示用クロック信号に同期して動作する表示パネル等における誤動作を防止することができる表示コントローラ、及び、そのような表示コントローラを用いた電子機器を提供できる。

以上の課題を解決するため、本発明の１つの観点に係る表示コントローラは、表示パネルに画像を表示させる表示コントローラであって、外部から供給される画像データを格納するメモリと、マスタークロック信号を設定された倍率で逓倍することにより、第１のクロック信号を生成する第１のＰＬＬ回路と、マスタークロック信号を設定された倍率で逓倍することにより、第１のクロック信号の周波数よりも低い周波数を有する第２のクロック信号を生成する第２のＰＬＬ回路と、選択信号に従って第１のクロック信号と第２のクロック信号との内の一方を選択して選択クロック信号を出力するクロック信号同期化回路であって、第１のクロック信号と第２のクロック信号とを切り換える際に、第１のクロック信号に含まれているパルスのパルス幅よりも短いパルス幅を有するパルスを出力しないように選択クロック信号を所定のレベルに固定するクロック信号同期化回路と、選択クロック信号に同期してメモリから画像データを読み出し、画像データと共に選択クロック信号を表示パネルに供給する表示インタフェースとを具備する。

ここで、クロック信号同期化回路が、第１のクロック信号と第２のクロック信号とを切り換える際に、第１のクロック信号に含まれている所定数のパルスと第２のクロック信号に含まれている所定数のパルスとをマスクするようにしても良い。

また、クロック信号同期化回路が、反転された第１のクロック信号に同期して選択信号を順次ラッチする第１のシフトレジスタと、第１のシフトレジスタによって異なる遅延が与えられた選択信号の排他的論理和を求めることにより第１のマスク信号を活性化する第１のマスク信号生成回路と、第１のマスク信号が活性化されていないときに第１のクロック信号を通過させ、第１のマスク信号が活性化されているときに第１のクロック信号をマスクする第１のマスク回路と、反転された第２のクロック信号に同期して選択信号を順次ラッチする第２のシフトレジスタと、第２のシフトレジスタによって異なる遅延が与えられた選択信号の排他的論理和を求めることにより第２のマスク信号を活性化する第２のマスク信号生成回路と、第２のマスク信号が活性化されていないときに第２のクロック信号を通過させ、第２のマスク信号が活性化されているときに第２のクロック信号をマスクする第２のマスク回路と、第１又は第２のシフトレジスタによって所定の遅延が与えられた選択信号に従って、第１のマスク回路から出力されるクロック信号と第２のマスク回路から出力されるクロック信号との内の一方を選択するセレクタとを含むようにしても良い。

加えて、表示コントローラが、第１及び第２のＰＬＬ回路をそれぞれオン又はオフするための第１の制御信号及び第２の制御信号と、第１のクロック信号と第２のクロック信号との内の一方を選択するための選択信号とを格納するレジスタをさらに具備するようにしても良い。

さらに、本発明の１つの観点に係る電子機器は、上記いずれかの表示コントローラを具備する。

本発明の１つの観点によれば、第１のクロック信号を生成する第１のＰＬＬ回路と、第１のクロック信号の周波数よりも低い周波数を有する第２のクロック信号を生成する第２のＰＬＬ回路と、第１のクロック信号と第２のクロック信号とを切り換える際に、第１のクロック信号に含まれているパルスのパルス幅よりも短いパルス幅を有するパルスを出力しないように選択クロック信号を所定のレベルに固定するクロック信号同期化回路とを設けたことにより、地上ディジタルテレビジョン放送を受信して得られる画像を表示パネルに表示させながら表示用クロック信号の周波数を動的に切り換えることが可能であり、かつ、表示用クロック信号の周波数を動的に切り換えても、表示用クロック信号に同期して動作する表示パネル等における誤動作を防止することができる。

本発明の一実施形態に係る電子機器の回路構成を示すブロック図。図１に示すＰＬＬ回路の構成例を示す図。図１に示すクロック信号同期化回路の構成例を示す図。図３に示すクロック信号同期化回路のサブブロックの構成例を示す図。図４に示すサブブロックの各部における波形を示すタイミング図。図３に示すクロック信号同期化回路の各部における波形を示すタイミング図。

以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る表示コントローラを用いる電子機器の回路構成を示すブロック図である。この電子機器は、携帯電話や携帯用のＯＡ機器等の電子機器であるが、図１においては、画像表示に関する部分のみが示されている。

図１に示すように、この電子機器は、地上ディジタルテレビジョン放送を受信して画像データＤＴを出力するチューナ１０と、チューナ１０を制御すると共に画像表示に関する制御を行うホストＣＰＵ２１と、各種の情報を格納する格納部２２と、本発明の一実施形態に係る表示コントローラ３０と、表示コントローラ３０にマスタークロック信号ＣＬＫを供給する発振回路４０と、表示コントローラ３０から供給される画像データＤＡＴＡ、表示用クロック信号（選択クロック信号）ＳＣＬＫ、及び、同期信号等に基づいて画像を表示する表示パネル５０とを含んでいる。表示パネル５０は、ＬＣＤパネル、プラズマ表示パネル、又は、有機ＥＬ表示パネル等である。

地上ディジタルテレビジョン放送の画像を表示パネル５０に表示する際に、ホストＣＰＵ２１は、チューナ１０の受信動作及び選局動作を制御するための各種の制御信号ＣＴをチューナ１０に出力する。即ち、ホストＣＰＵ２１は、ユーザの操作に従って受信制御信号をチューナ１０に出力することによりチューナ１０を起動し、ユーザが指定したチャンネルに従って選局制御信号をチューナ１０に出力することによりチューナ１０における選局動作を制御する。

チューナ１０は、選局制御信号によって指定されたチャンネルの放送を受信して、画像データＤＴをホストＣＰＵ２１に出力する。ホストＣＰＵ２１は、アンテナマークや電池マーク等の各種の表示マークを表す画像データを生成して、地上ディジタルテレビジョン放送の動画と表示マークの画像とを同時に表示パネル５０に表示させるために、それらの画像を表す画像データＤＡＴＡを表示コントローラ３０に出力する。

ここで、表示パネル５０において用いられる表示用クロック信号の高調波の周波数が地上ディジタルテレビジョン放送の受信周波数に重なると、ＥＭＩ（電磁妨害）によって、地上ディジタルテレビジョン放送の受信感度やＣＮ比（キャリア対ノイズ比）が劣化してしまう。これを避けるために、本実施形態においては、表示用クロック信号の周波数を複数の周波数の内から選択することが可能となっており、地上ディジタルテレビジョン放送の複数のチャンネルを表す情報に対応して、適切な表示用クロック信号の周波数を表す情報が格納部２２に格納されている。ホストＣＰＵ２１は、ユーザが指定したチャンネルのために適切な表示用クロック信号の周波数を表す情報を格納部２２から読み出し、その周波数を含む各種の設定値を設定するための制御信号ＣＮＴを表示コントローラ３０に出力する。

表示コントローラ３０は、ホストインタフェース３１と、メモリ３２と、複数のＰＬＬ回路（図１においては、２つのＰＬＬ回路３３及び３４を示す）と、クロック信号同期化回路３５と、表示パネルインタフェース３６と、レジスタ３７とを含んでいる。

ホストインタフェース３１は、ホストＣＰＵ２１から入力される制御信号ＣＮＴに従って、各種の設定値をレジスタ３７に格納する。また、ホストインタフェース３１は、画像データライト回路を兼ねており、ホストＣＰＵ２０から画像データＤＡＴＡが供給されると、アドレス信号ＡＤＤ及び画像データＤＡＴＡ等をメモリ３２に出力することにより、画像データＤＡＴＡをメモリ３２に書き込む。

ＰＬＬ回路３３は、発振回路４０から供給されるマスタークロック信号ＣＬＫを、レジスタ３７に格納されている第１の倍率設定信号によって設定された倍率で逓倍することにより、第１のクロック信号ＣＬＫ１を生成する。また、ＰＬＬ回路３４は、発振回路４０から供給されるマスタークロック信号ＣＬＫを、レジスタ３７に格納されている第２の倍率設定信号によって設定された倍率で逓倍することにより、第１のクロック信号ＣＬＫ１の周波数よりも低い周波数を有する第２のクロック信号ＣＬＫ２を生成する。

表示用クロック信号として第１のクロック信号ＣＬＫ１を使用すると地上ディジタルテレビジョン放送の受信信号に対してＥＭＩを及ぼす場合には、表示用クロック信号として第２のクロック信号ＣＬＫ２が使用される。一方、表示用クロック信号として第２のクロック信号ＣＬＫ２を使用すると地上ディジタルテレビジョン放送の受信信号に対してＥＭＩを及ぼす場合には、表示用クロック信号として第１のクロック信号ＣＬＫ１が使用される。例えば、第１のクロック信号ＣＬＫ１の周波数が約２４ＭＨｚである場合に、地上ディジタルテレビジョン放送の受信信号に対するＥＭＩを回避するためには周波数を１ＭＨｚ程度変更すれば良いので、第２のクロック信号ＣＬＫ２の周波数が約２３ＭＨｚとされる。その程度の変更であれば、表示コントローラ３０及び表示パネル５０は、正常な動作を維持することができる。

ホストＣＰＵ２１は、ホストインタフェース３１に制御信号ＣＮＴを出力することにより、第１の倍率設定信号及び第２の倍率設定信号をレジスタ３７に格納すると共に、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２との内の一方を選択するための選択信号をレジスタ３７に格納する。クロック信号同期化回路３５は、レジスタ３７に格納されている選択信号に従って、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２との内の一方を選択することにより、表示用クロック信号（選択クロック信号）ＳＣＬＫを出力する。

ここで、クロック信号同期化回路３５は、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２とを切り換える際に、第１のクロック信号に含まれているパルスのパルス幅よりも短いパルス幅を有するパルスを出力しないように選択クロック信号を所定のレベルに固定する。この動作は、例えば、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２とを切り換える際に、第１のクロック信号ＣＬＫ１に含まれている所定数のパルスと第２のクロック信号ＣＬＫ２に含まれている所定数のパルスとをマスクすることにより実現される。

これにより、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２との切換がどのような切換タイミングで行われても、選択クロック信号ＳＣＬＫにおいて、第１のクロック信号ＣＬＫ１に含まれているパルスのパルス幅よりも短い幅のパルスが発生することはないので、表示パネル５０における画像表示において画面の乱れ等の誤動作が発生することが防止される。その結果、表示パネル５０に画像を表示しながら、地上ディジタルテレビジョン放送の受信をオン／オフしたり、地上ディジタルテレビジョン放送のチャンネルを切り換えたりしても、受信信号の品位を劣化させることがないので、ユーザの利便性が大幅に向上する。

ＰＬＬ回路３３及び３４は、常時動作していても良いが、必要のないときには一方の動作を停止しても良い。ホストＣＰＵ２１は、ホストインタフェース３１に制御信号ＣＮＴを出力することにより、ＰＬＬ回路３３の動作のオン／オフを制御するための第１のオン／オフ制御信号をレジスタ３７に格納すると共に、ＰＬＬ回路３４の動作のオン／オフを制御するための第２のオン／オフ制御信号をレジスタ３７に格納する。これにより、ホストＣＰＵ２１は、ＰＬＬ回路３３から出力される第１のクロック信号ＣＬＫ１が継続的に選択される場合にはＰＬＬ回路３４の動作を停止させ、ＰＬＬ回路３４から出力される第２のクロック信号ＣＬＫ２が継続的に選択される場合にはＰＬＬ回路３３の動作を停止させることができる。

表示パネルインタフェース３６は、画像データリード回路を兼ねており、発振回路４０から供給されるマスタークロック信号ＣＬＫに基づいて、水平同期信号及び垂直同期信号等を生成すると共に、垂直同期信号に同期して画像データＤＡＴＡの読み出しを開始する。その際に、表示パネルインタフェース３６は、アドレス信号ＡＤＤ等をメモリ３２に出力することにより、クロック信号同期化回路３５から出力される選択クロック信号ＳＣＬＫに同期して、メモリ３２から画像データＤＡＴＡの個々のビットを読み出す。また、表示パネルインタフェース３６は、読み出された画像データＤＡＴＡを、選択クロック信号ＳＣＬＫ、水平同期信号、及び、垂直同期信号等と共に、表示パネル５０に供給する。これにより、表示パネル５０において、画像データＤＡＴＡによって表される動画等が表示される。

図２は、図１に示すＰＬＬ回路の構成例を示す図である。図２においては、図１に示すＰＬＬ回路３３の構成が示されているが、他のＰＬＬ回路も同様の構成を有している。図２に示すように、ＰＬＬ回路３３は、位相検出器６１と、チャージポンプ回路６２と、ループフィルタ６３と、ＶＣＯ（電圧制御発振器）６４と、分周回路６５とを含んでいる。

位相検出器６１は、発振回路４０から供給されるマスタークロック信号ＣＬＫの位相と分周回路６５から出力される分周信号の位相とを比較し、それらの位相差に応じた位相差信号を出力する。チャージポンプ回路６２は、位相検出器６１から出力される位相差信号に基づいて、ループフィルタ６３に電流を供給する。ループフィルタ６３は、直列に接続された抵抗とコンデンサとを含み、ローパス特性を有している。ループフィルタ６３において、チャージポンプ回路６２から供給される電流を電圧に変換することにより、ＶＣＯ６４を制御するための制御電圧Ｖ_Ｃが得られる。ＶＣＯ６４は、印加される制御電圧Ｖ_Ｃによって定められる周波数で発振することにより、第１のクロック信号ＣＬＫ１を生成する。分周回路５０は、第１の倍率設定信号に従って、ＶＣＯ６４によって生成される第１のクロック信号ＣＬＫ１の周波数を分周することにより、分周信号を生成する。

このような構成によって、ＰＬＬ回路３３は、マスタークロック信号ＣＬＫの位相と分周信号の位相とを比較して制御電圧Ｖ_Ｃを求め、制御電圧Ｖ_Ｃを用いてＶＣＯ６４を制御することによって、マスタークロック信号ＣＬＫの位相に同期した位相を有する第１のクロック信号ＣＬＫ１を生成する。ここで、第１の倍率設定信号がＮ倍を表す場合に、分周回路５０は、第１のクロック信号ＣＬＫ１の周波数を１／Ｎに分周する。これにより、マスタークロック信号ＣＬＫの周波数をＮ倍に逓倍した第１のクロック信号ＣＬＫ１が得られる。

図３は、図１に示すクロック信号同期化回路の構成例を示す図である。図３に示すように、クロック信号同期化回路３５は、複数のサブブロック（図３においては、２つのサブブロック７１及び７２を示す）と、セレクタ７３及び７４とを含んでいる。

サブブロック７１は、ＰＬＬ回路３３（図１）から出力される第１のクロック信号ＣＬＫ１を入力するクロック信号入力端子ＣＩＮと、選択信号を入力する選択信号入力端子ＳＩＮと、同期化クロック信号Ｓ１を出力するクロック信号出力端子ＣＯＵＴと、同期化選択信号Ｓ３を出力する選択信号出力端子ＳＯＵＴとを有している。また、サブブロック７２は、ＰＬＬ回路３４（図１）から出力される第２のクロック信号ＣＬＫ２を入力するクロック信号入力端子ＣＩＮと、選択信号を入力する選択信号入力端子ＳＩＮと、同期化クロック信号Ｓ２を出力するクロック信号出力端子ＣＯＵＴと、同期化選択信号Ｓ４を出力する選択信号出力端子ＳＯＵＴとを有している。３個以上のＰＬＬ回路を使用する場合には、それに応じた数のサブブロックを設け、セレクタ７３及び７４の入力端子数を増加させることにより、クロック信号同期化回路を構成することができる。

セレクタ７３は、選択信号に従って、サブブロック７１から出力される同期化選択信号Ｓ３とサブブロック７２から出力される同期化選択信号Ｓ４との内の一方を選択することにより、同期化選択信号Ｓ５を出力する。なお、セレクタ７３を省略して、同期化選択信号Ｓ３と同期化選択信号Ｓ４との内の予め定められた一方を、同期化選択信号Ｓ５として用いるようにしても良い。セレクタ７４は、同期化選択信号Ｓ５に従って、サブブロック７１から出力される同期化クロック信号Ｓ１とサブブロック７２から出力される同期化クロック信号Ｓ２との内の一方を選択することにより、選択クロック信号ＳＣＬＫを出力する。

図４は、図３に示すクロック信号同期化回路のサブブロックの構成例を示す図である。図４に示すように、サブブロック７１又は７２は、インバータ８０と、複数のＤフリップフロップ（図４においては、例として７個のＤフリップフロップ９１〜９７を示す）によって構成されるシフトレジスタ９０と、ＥＸＮＯＲ（排他的論理和反転）回路１０１と、ＡＮＤ（論理積）回路１０２とを含んでいる。

インバータ８０は、クロック信号入力端子ＣＩＮに入力されるクロック信号を反転して、反転クロック信号を出力する。シフトレジスタ９０のＤフリップフロップ９１〜９７は、反転クロック信号の立ち上がりエッジのタイミング（クロック信号の立ち下がりエッジのタイミング）に同期して、選択信号入力端子ＳＩＮに入力される選択信号を順次ラッチする。

ＥＸＮＯＲ回路１０１は、シフトレジスタ９０によって異なる遅延が与えられた選択信号の排他的論理和を求めることによりマスク信号Ｓ６を活性化するマスク信号生成回路として機能する。例えば、ＥＸＮＯＲ回路１０１は、Ｄフリップフロップ９１の出力信号とＤフリップフロップ９７の出力信号とを入力し、Ｄフリップフロップ９１の出力信号のレベルとＤフリップフロップ９７の出力信号のレベルとが異なる期間においてローレベルに活性化されるマスク信号Ｓ６を生成する。

ＡＮＤ回路１０２は、マスク信号Ｓ６が活性化されていないときに、クロック信号入力端子ＣＩＮに入力されるクロック信号を通過させ、マスク信号Ｓ６が活性化されているときに、クロック信号入力端子ＣＩＮに入力されるクロック信号をマスクするマスク回路として機能する。即ち、ＡＮＤ回路１０２は、マスク信号Ｓ６が活性化されていないときに、クロック信号入力端子ＣＩＮに入力されるクロック信号を同期化クロック信号として出力し、マスク信号Ｓ６が活性化されているときに、ローレベルに固定された信号を同期化クロック信号として出力する。また、Ｄフリップフロップ９４の出力信号は、同期化選択信号として出力される。

この例においては、マスク信号Ｓ６がローレベルであるときにクロック信号がマスクされる（ローレベルに固定される）ので、マスク信号Ｓ６は負論理であり、マスク信号Ｓ６を活性化することは、マスク信号Ｓ６をローレベルにすることを意味する。一方、ＡＮＤ回路１０２の替わりにＯＲ（論理和）回路を用いる場合には、マスク信号Ｓ６がハイレベルであるときにクロック信号がマスクされる（ハイレベルに固定される）ので、マスク信号Ｓ６は正論理となり、マスク信号Ｓ６を活性化することは、マスク信号Ｓ６をハイレベルにすることを意味する。なお、その場合には、クロック信号の立ち上がりエッジのタイミングに同期してマスク信号Ｓ６を活性化及び非活性化することが望ましい。

図５は、図４に示すサブブロックの各部における波形を示すタイミングチャートである。図５に示すように、選択信号入力端子ＳＩＮに入力される選択信号がローレベルからハイレベルに変化すると、シフトレジスタ９０のＤフリップフロップ９１〜９７が、クロック信号の立ち下がりエッジのタイミングに同期して、ハイレベルの選択信号を順次ラッチする。

第１番目のＤフリップフロップ９１の出力信号がハイレベルになると、ＥＸＮＯＲ回路１０１から出力されるマスク信号Ｓ６がローレベルに活性化され、その後、第７番目のＤフリップフロップ９７の出力信号がハイレベルになると、ＥＸＮＯＲ回路１０１から出力されるマスク信号Ｓ６がハイレベルに非活性化される。また、４番目のＤフリップフロップ９４の出力信号がハイレベルになると、同期化選択信号がローレベルからハイレベルに変化する。

ＡＮＤ回路１０２は、マスク信号Ｓ６が活性化されていないときに、クロック信号入力端子ＣＩＮに入力されるクロック信号を通過させ、マスク信号Ｓ６が活性化されているときに、クロック信号入力端子ＣＩＮに入力されるクロック信号をマスクするので、マスク信号Ｓ６が活性化されている間に、クロック信号に含まれている６つのパルス（破線）がマスクされることになる。

図６は、図３に示すクロック信号同期化回路の各部における波形を示すタイミングチャートである。サブブロック７１において、選択信号入力端子ＳＩＮに入力される選択信号がローレベルからハイレベルに変化した後に、第１のクロック信号ＣＬＫ１の第１番目の立ち下がりエッジのタイミングから第７番目の立ち下がりエッジのタイミングまでの間において６つのパルス（破線）がマスクされた同期化クロック信号Ｓ１が生成される。

また、サブブロック７２において、選択信号入力端子ＳＩＮに入力される選択信号がローレベルからハイレベルに変化した後に、第２のクロック信号ＣＬＫ２の第１番目の立ち下がりエッジのタイミングから第７番目の立ち下がりエッジのタイミングまでの間において６つのパルス（破線）がマスクされた同期化クロック信号Ｓ２が生成される。

さらに、サブブロック７１において、選択信号入力端子ＳＩＮに入力される選択信号がローレベルからハイレベルに変化した後に、第１のクロック信号ＣＬＫ１の第４番目の立ち下がりエッジのタイミングに同期して、同期化選択信号Ｓ３がローレベルからハイレベルに変化する。また、サブブロック７２において、選択信号入力端子ＳＩＮに入力される選択信号がローレベルからハイレベルに変化した後に、第２のクロック信号ＣＬＫ２の第４番目の立ち下がりエッジのタイミングに同期して、同期化選択信号Ｓ４がローレベルからハイレベルに変化する。

セレクタ７３は、選択信号に従って、同期化選択信号Ｓ３と同期化選択信号Ｓ４との内の一方を選択することにより、同期化選択信号Ｓ５を生成する。図６においては、選択信号がローレベルからハイレベルに変化しているので、同期化選択信号Ｓ５として同期化選択信号Ｓ４が選択される。

また、セレクタ７４は、同期化選択信号Ｓ５に従って、同期化クロック信号Ｓ１と同期化クロック信号Ｓ２との内の一方を選択することにより、選択クロック信号ＳＣＬＫを出力する。図６に示すように、同期化選択信号Ｓ５がローレベルのときに、選択クロック信号ＳＣＬＫとして同期化クロック信号Ｓ１が選択され、同期化選択信号Ｓ５がハイレベルのときに、選択クロック信号ＳＣＬＫとして同期化クロック信号Ｓ２が選択される。

これにより、同期化選択信号Ｓ５がローレベルからハイレベルに変化するタイミングにおいて、第１のクロック信号ＣＬＫ１から第２のクロック信号ＣＬＫ２への切換が行われる。切換の前後においては、第１のクロック信号ＣＬＫ１に含まれている６つのパルスと、第２のクロック信号ＣＬＫ２に含まれている６つのパルスとがマスクされるので、選択クロック信号ＳＣＬＫにおいて、第１のクロック信号ＣＬＫ１のパルス幅よりも短い幅のパルスが発生することを防止できる。

一方、図６には示されていないが、同期化選択信号Ｓ５がハイレベルからローレベルに変化するタイミングにおいては、第２のクロック信号ＣＬＫ２から第１のクロック信号ＣＬＫ１への切換が行われる。切換の前後においては、第２のクロック信号ＣＬＫ２に含まれている６つのパルスと、第１のクロック信号ＣＬＫ１に含まれている６つのパルスとがマスクされるので、選択クロック信号ＳＣＬＫにおいて、第１のクロック信号ＣＬＫ１のパルス幅よりも短い幅のパルスが発生することを防止できる。

上記の例においては、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２とを切り換える際に、第１のクロック信号ＣＬＫ１に含まれている６つのパルスと第２のクロック信号ＣＬＫ２に含まれている６つのパルスとがマスクされる場合について説明したが、マスクされるパルスの数、及び、同期化選択信号Ｓ５の変化タイミングは、第１のクロック信号ＣＬＫ１の周波数と第２のクロック信号ＣＬＫ２の周波数とに基づいて予め定められる。

例えば、第１のクロック信号ＣＬＫ１の周波数が２４ＭＨｚであり、第２のクロック信号ＣＬＫ２の周波数が２３ＭＨｚである場合には、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２とを切り換える際に、第１のクロック信号ＣＬＫ１に含まれている２つのパルスと第２のクロック信号ＣＬＫ２に含まれている２つのパルスとをマスクするようにしても良い。

その場合には、例えば、図４に示すサブブロック７１及び７２において、Ｄフリップフロップ９１の出力信号とＤフリップフロップ９３の出力信号とをＥＸＮＯＲ回路１０１に入力する。また、サブブロック７１において、Ｄフリップフロップ９３の出力信号を同期化選択信号として用い、サブブロック７２において、Ｄフリップフロップ９２の出力信号を同期化選択信号として用いることができる。

これにより、第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬＫ２とを切り換える際に、第１のクロック信号ＣＬＫ１に含まれている２つのパルスと第２のクロック信号ＣＬＫ２に含まれている２つのパルスとがマスクされるので、選択クロック信号ＳＣＬＫにおいて、第１のクロック信号ＣＬＫ１のパルス幅よりも短い幅のパルスが発生することを防止できる。

１０チューナ、２１ホストＣＰＵ、２２格納部、３０表示コントローラ、３１ホストインタフェース、３２メモリ、３３、３４ＰＬＬ回路、３５クロック信号同期化回路、３６表示パネルインタフェース、３７レジスタ、４０発振回路、５０表示パネル、６１位相検出器、６２チャージポンプ回路、６３ループフィルタ、６４ＶＣＯ、６５分周回路、７１、７２サブブロック、７３、７４セレクタ、８０インバータ、９０シフトレジスタ、９１〜９７Ｄフリップフロップ、１０１ＥＸＮＯＲ回路、１０２ＡＮＤ回路

Claims

表示パネルに画像を表示させる表示コントローラであって、
外部から供給される画像データを格納するメモリと、
マスタークロック信号を設定された倍率で逓倍することにより、第１のクロック信号を生成する第１のＰＬＬ回路と、
前記マスタークロック信号を設定された倍率で逓倍することにより、前記第１のクロック信号の周波数よりも低い周波数を有する第２のクロック信号を生成する第２のＰＬＬ回路と、
選択信号に従って前記第１のクロック信号と前記第２のクロック信号との内の一方を選択して選択クロック信号を出力するクロック信号同期化回路であって、前記第１のクロック信号と前記第２のクロック信号とを切り換える際に、前記第１のクロック信号に含まれているパルスのパルス幅よりも短いパルス幅を有するパルスを出力しないように前記選択クロック信号を所定のレベルに固定する前記クロック信号同期化回路と、
前記選択クロック信号に同期して前記メモリから前記画像データを読み出し、前記画像データと共に前記選択クロック信号を前記表示パネルに供給する表示インタフェースと、
を具備する表示コントローラ。
前記クロック信号同期化回路が、前記第１のクロック信号と前記第２のクロック信号とを切り換える際に、前記第１のクロック信号に含まれている所定数のパルスと前記第２のクロック信号に含まれている所定数のパルスとをマスクする、請求項１記載の表示コントローラ。
前記クロック信号同期化回路が、
反転された前記第１のクロック信号に同期して前記選択信号を順次ラッチする第１のシフトレジスタと、
前記第１のシフトレジスタによって異なる遅延が与えられた前記選択信号の排他的論理和を求めることにより第１のマスク信号を活性化する第１のマスク信号生成回路と、
前記第１のマスク信号が活性化されていないときに前記第１のクロック信号を通過させ、前記第１のマスク信号が活性化されているときに前記第１のクロック信号をマスクする第１のマスク回路と、
反転された前記第２のクロック信号に同期して前記選択信号を順次ラッチする第２のシフトレジスタと、
前記第２のシフトレジスタによって異なる遅延が与えられた前記選択信号の排他的論理和を求めることにより第２のマスク信号を活性化する第２のマスク信号生成回路と、
前記第２のマスク信号が活性化されていないときに前記第２のクロック信号を通過させ、前記第２のマスク信号が活性化されているときに前記第２のクロック信号をマスクする第２のマスク回路と、
前記第１又は第２のシフトレジスタによって所定の遅延が与えられた前記選択信号に従って、前記第１のマスク回路から出力されるクロック信号と前記第２のマスク回路から出力されるクロック信号との内の一方を選択するセレクタと、
を含む、請求項１又は２記載の表示コントローラ。
前記第１及び第２のＰＬＬ回路をそれぞれオン又はオフするための第１の制御信号及び第２の制御信号と、前記第１のクロック信号と前記第２のクロック信号との内の一方を選択するための選択信号とを格納するレジスタをさらに具備する、請求項１〜３のいずれか１項記載の表示コントローラ。
請求項１〜４のいずれか１項記載の表示コントローラを具備する電子機器。