JP2011066852A - 固体撮像装置 - Google Patents
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Abstract
【課題】本発明は、電子シャッタ動作のリニアリティを短時間で行なうことを特徴とする。
【解決手段】入射光を光電変換する画素セル31が行列状に配置された撮像領域11と、画素セルにおける信号蓄積の開始タイミングが全ての行の画素セルで同一となり、かつ信号蓄積開始後に信号読み出しの開始タイミングが行毎に異なるように駆動して、画素セルに対する露光時間が行毎に異なるように制御する制御モードを有する垂直駆動回路12とを具備している。
【選択図】 図1
【解決手段】入射光を光電変換する画素セル31が行列状に配置された撮像領域11と、画素セルにおける信号蓄積の開始タイミングが全ての行の画素セルで同一となり、かつ信号蓄積開始後に信号読み出しの開始タイミングが行毎に異なるように駆動して、画素セルに対する露光時間が行毎に異なるように制御する制御モードを有する垂直駆動回路12とを具備している。
【選択図】 図1
Description
本発明は、固体撮像装置に係り、特に電子シャッタ動作の制御回路に関するもので、例えばCMOSイメージセンサに使用される。
CMOSイメージセンサ等の固体撮像装置において、電子シャッタ動作時のフォトダイオードの蓄積時間とセンサ出力の直線性(電子シャッタのリニアリティ)は重要な特性の一つであり、製品出荷前に電子シャッタのリニアリティ評価が実施される。
電子シャッタのリニアリティ評価は、電子シャッタ動作の開始タイミングを制御する制御信号ESRと、終了タイミングを制御する制御信号VRRからなる2つの制御信号を外部から供給する外部同期モードで行なう場合と、センサ内部で発生させる内部同期モードで行なう場合の2通りがある。これら2つの制御信号によって撮像領域の露光時間が制御される。電子シャッタ動作では、制御信号ESRが入力された時点で一度フォトダイオードの電荷が排出され、次に制御信号VRRが入力されるまで電荷の蓄積が行なわれ、その後、フォトダイオードに蓄積された信号電荷が画像信号として読み出される。
通常、フォトダイオードからの信号読み出し動作は行単位(水平ライン単位)で行なわれ、電子シャッタのリニアリティ評価の際の信号読み出し動作も行単位で行なわれる。通常、フォトダイオードにおける蓄積時間は、全行で共通の一定時間となるように設計されている。電子シャッタのリニアリティ評価を実施するためには、露光時間を変化させて画像データを取得する必要がある。このため、従来では、露光時間を変えて何回も撮像を行なって画像データを取得する必要があり、リニアリティ評価に時間がかかるという問題がある。
なお、特許文献1には、露光量制御手段とダイナミックレンジ制御手段との併用による第1の露光制御を行なった後に、露光設定用の被写体輝度に対応する撮像センサの出力レベルと、予め設定された所望の出力レベルとを比較する出力レベル判定部を設けた撮像装置が開示されている。
本発明は上記のような事情を考慮してなされたものであり、その目的は、電子シャッタのリニアリティ評価を短時間で行なうことができる固体撮像装置を提供することである。
本発明の一実施形態の固体撮像装置は、入射光を光電変換する画素セルが行列状に配置された撮像領域と、前記画素セルにおける信号蓄積の開始タイミングが全ての行の画素セルで同一となり、かつ信号蓄積開始後に信号読み出しの開始タイミングが行毎に異なるように駆動して、前記画素セルに対する露光時間が行毎に異なるように制御する制御モードを有する垂直駆動回路とを具備している。
本発明によれば、電子シャッタのリニアリティ評価を短時間で行なうことができる固体撮像装置を提供することができる。
以下、図面を参照して本発明の固体撮像装置を実施の形態により説明する。図1は、本発明の一実施形態に係るCMOSイメージセンサのブロック図である。本実施形態のイメージセンサは、センサコア部10とセンサコア部10を制御する周辺回路部20とを備えている。
センサコア部10は、入射光を光電変換して蓄積する画素セルが行列状に配置された撮像領域11、撮像領域11内の画素セルを行単位で選択して駆動する垂直駆動回路12、垂直駆動回路12の出力信号をレベルシフトして撮像領域11に供給するレベルシフト回路13、撮像領域11内の各列の画素セルから読み出される画素信号をAD変換する複数のAD変換器、AD変換された信号をラッチする複数のラッチ回路、複数のラッチ回路でラッチされた信号を選択して順次出力させる制御を行なう水平レジスタを含む水平回路14、レベルシフト回路13で使用される電圧を出力する昇圧回路15、及び各回路で使用される基準電圧を生成する基準電圧生成回路(Vref)16等を備えている。
周辺回路部20は、水平同期信号HD、電子シャッタ動作の開始タイミングを制御する制御信号ESR、及び終了タイミングを制御する制御信号VRR等が供給され、これらの信号から各種制御信号を出力するマスタカウンタ回路21、マスタカウンタ回路21から出力される制御信号に基づいて垂直駆動回路12の動作を制御するための各種データ及び各種制御信号を出力する垂直駆動制御回路22、マスタカウンタ回路21から出力される制御信号に基づいてセンサコア部10内の垂直駆動回路12以外の回路の動作を制御するための各種制御信号を出力するセンサコア内部制御信号生成回路23、及び水平回路14から出力されるパラレル信号をシリアル化して、画像データとして出力するシリアル回路24等を備えている。
図2は、図1に示す撮像領域11内の一部の画素セルを抽出し、垂直駆動回路12、及びレベルシフト回路13と共に示すブロック図である。画素セル31は撮像領域11内で行列状に配置されており、画素セル31から読み出された画素信号Vsigは、列毎に共通に設けられた垂直信号線32に伝達される。
垂直駆動回路12は、シフトレジスタ33、34、及び選択回路35を備えている。シフトレジスタ33内には、撮像領域11内の画素セルの各行に対応してフリップフロップFF1が設けられており、これら複数のフリップフロップFF1は直列に接続されている。そして、垂直駆動制御回路22から出力され、画素セルにおける信号蓄積の開始期間を制御するためのデータESDATAが入力データとして、かつ垂直駆動制御回路22から出力されるクロック信号ESVREGCLKがシフト用信号として、それぞれシフトレジスタ33に供給される。同様に、シフトレジスタ34内には、撮像領域11内の画素セルの各行に対応してフリップフロップFF2が設けられており、これら複数のフリップフロップFF2は直列に接続されている。そして、垂直駆動制御回路22から出力され、画素セルからの信号読み出しの開始期間を制御するためのデータRODATAが入力データとして、かつ垂直駆動制御回路22から出力されるクロック信号ROVREGCLKがシフト用信号として、それぞれシフトレジスタ34に供給される。
選択回路35内には、撮像領域11内の画素セルの各行に対応してセレクタSELが設けられている。これら複数のセレクタSELには、垂直駆動制御回路22からそれぞれ出力される電子シャッタ用のリセットタイミング信号ESRESET及びリードタイミング信号ESREAD、信号読み出し用のリセットタイミング信号RORESET及びリードタイミング信号ROREAD、信号読み出し用のアドレスタイミング信号RDADRが並列的に供給されると共に、シフトレジスタ33、34内のそれぞれの対応する行のフリップフロップFF1、FF2の出力信号が供給される。そして、各セレクタSELは、シフトレジスタ33、34内の対応するフリップフロップFF1、FF2の出力信号に基づいて、タイミング信号ESRESET、ESREAD、RORESET、ROREAD、及びRDADRを選択して出力する。
レベルシフト回路13内には、撮像領域11内の画素セルの各行に対応してレベルシフタL/Sが設けられている。これら複数のレベルシフタL/Sは、選択回路35内の対応するセレクタSELの出力信号をレベルシフトして、撮像領域11内の画素セルの対応する行に供給する。
図3は、図1及び図2中の画素セル31の一構成例を示す回路図である。各画素セル31は、例えば1個のフォトダイオード41と、4個のトランジスタ42、43、44、45を備えている。すなわち、各画素セル31は、アノードに接地電圧が供給されるフォトダイオード41と、フォトダイオード41のカソードにソース、ドレイン間の電流通路の一端が接続された読み出しトランジスタ(シャッタゲートトランジスタ)42と、読み出しトランジスタ42のソース、ドレイン間の電流通路の他端にゲートが接続された増幅トランジスタ43と、増幅トランジスタ43のソース、ドレイン間の電流通路の一端にソース、ドレイン間の電流通路の一端が接続された垂直選択トランジスタ(行選択トランジスタ)44と、増幅トランジスタ43のゲートにソース、ドレイン間の電流通路の一端が接続されたリセットトランジスタ45を備えている。読み出しトランジスタ42のゲートにはリード用のタイミング信号READが供給される。リセットトランジスタ45のゲートにはリセット用のタイミング信号RESETが供給される。さらに、垂直選択トランジスタのゲートにはアドレス用のタイミング信号ADRが供給される。
垂直選択トランジスタ44及びリセットトランジスタ45の電流通路の他端は共に、行毎に設けられた電源線Rowに接続されている。また、読み出しトランジスタ42の電流通路の他端には、フォトダイオード41で光電変換されて蓄積された信号電荷を検出するフローティングジャンクション(浮遊接合領域)FJが接続されている。
増幅トランジスタ43の電流通路の他端は垂直信号線32に接続されている。垂直信号線32には負荷トランジスタ46のソース、ドレイン間の電流通路の一端が接続されている。負荷トランジスタ46の電流通路の他端には接地電圧が供給されている。なお、トランジスタ42、43、44、45、46は全てNチャネルのMOSトランジスタである。
図4は、図2中に示すセレクタSELの詳細な構成を、シフトレジスタ33、34内のフリップフロップFF1、FF2と共に示す回路図である。このセレクタSELは、フリップフロップFF1の出力信号とタイミング信号ESRESETが入力されるANDゲート51、フリップフロップFF2の出力信号とタイミング信号RORESETが入力されるANDゲート52、フリップフロップFF1の出力信号とタイミング信号ESREADが入力されるANDゲート53、フリップフロップFF2の出力信号とタイミング信号ROREADが入力されるANDゲート54、フリップフロップFF2の出力信号とタイミング信号RDADRが入力されるANDゲート55、ANDゲート51、52の出力信号が入力されるORゲート56、ANDゲート53、54の出力信号が入力されるORゲート57を備えている。そして、ORゲート56からリセット用のタイミング信号RESETが出力され、ORゲート57からリード用のタイミング信号READが出力され、ANDゲート55からアドレス用のタイミング信号ADRが出力される。これらのタイミング信号は、図3に示される画素セル31内の対応するトランジスタのゲートに供給される。
次に、図3に示す画素セルの基本的な動作を図5のタイミング図を用いて説明する。なお、図3におけるAMP出力は垂直信号線32に出力される画素信号Vsigを示し、“Z”は垂直信号線32がハイインピーダンス状態であることを示している。電子シャッタ動作では、電子シャッタ動作の開始タイミングを制御する制御信号ESRが入力された時点で一度フォトダイオードの電荷が排出され、次に終了タイミングを制御する制御信号VRRが入力されるまでフォトダイオードで電荷が蓄積される。
まず、タイミング信号RESETとREADがハイ(“H”)レベルにされる。このとき、電源線RowにはVDD(“1”)電圧が供給される。これにより、リセットトランジスタ45と読み出しトランジスタ42がオンし、フォトダイオード41及びフローティングジャンクションFJに蓄積されていた信号電荷が電源線Rowに排出される。続いて、タイミング信号RESETがハイレベルにされ、電源線Rowに接地(“0”)電圧が供給される。このとき、リセットトランジスタ45がオンし、フローティングジャンクションFJが接地電圧にセットされ、フォトダイオード41で信号蓄積が開始される。
それから所望の時間が経過すると、タイミング信号RESETがハイレベルにされ、リセットトランジスタ45がオンする。このとき、電源線RowにはVDD電圧が供給されており、フローティングジャンクションFJがVDD電圧にリセットされる。その後、タイミング信号ADRがハイレベルにされて垂直選択トランジスタ44がオンし、増幅トランジスタ43と負荷トランジスタ46とからなるソースフォロワ回路が動作し、フローティングジャンクションFJのリセット電圧(画素リセット電圧)が増幅されて垂直信号線32に出力される。さらに、タイミング信号READがハイレベルにされて読み出しトランジスタ42がオンし、入射光を光電変換することにより予めフォトダイオード41に蓄積された信号電荷がフローティングジャンクションFJに読み出され、さらに増幅された画素電圧が垂直信号線32に出力される。この後、図1中の水平回路14において、相関二重サンプリング(Correlated Double Sampling:CDS)動作によるリセットレベルの除去が行なわれて信号成分のみが抽出され、さらにAD変換されて画素信号が生成される。その後、タイミング信号ADRがロウレベルにされて垂直選択トランジスタ44がオフし、垂直信号線32がハイインピーダンス状態に設定される。
ところで、図4に示す各セレクタSELでは、シフトレジスタ33の複数のフリップフロップFF1のうち対応する行のフリップフロップFF1の出力信号がハイレベルのときにタイミング信号ESRESETとESREADが入力されると、両タイミング信号が選択されて、タイミング信号RESETとREADが出力される。同様に、シフトレジスタ34の複数のフリップフロップFF2のうち対応する行のフリップフロップFF2の出力信号がハイレベルのときにタイミング信号RORESET、ROREAD、及びRDADRが入力されると、これらのタイミング信号が選択されて、タイミング信号RESET、READ、及びADRが出力される。
また、図2中に示すシフトレジスタ33、34により、垂直駆動制御回路22から出力されるデータESDATA及びRODATAが、同じく垂直駆動制御回路22から出力されるクロック信号ESVREGCLK及びROVREGCLKに同期してシフトされることにより、フリップフロップFF1、FF2の値が設定される。
マスタカウンタ回路21に電子シャッタ動作の開始タイミングを制御する制御信号ESR及び終了タイミングを制御する制御信号VRRが入力されると、垂直駆動制御回路22は、それぞれ“1”レベルのESDATA及びRODATAを出力すると共にクロック信号ESVREGCLK及びROVREGCLKを出力する。
ここで、通常の制御モード時では、垂直駆動制御回路22は、クロック信号ESVREGCLK及びROVREGCLKを水平同期信号HDに同期して出力する。従って、シフトレジスタ33、34内のフリップフロップFF1、FF2の出力信号は、1水平同期期間毎に順次“1”レベルにシフトする。従って、制御信号ESRが入力された後は、図2中に示す選択回路35内の各セレクタSELでは、図中、最も下に位置するセレクタSELからそれよりも上に位置するセレクタSELに向かって、セレクタSELから出力される各タイミング信号が順次ハイレベルにされる。同様に、制御信号VRRが入力された後は、図2中に示す選択回路35内の各セレクタSELでは、図中、最も下に位置するセレクタSELからそれよりも上に位置するセレクタSELに向かって、セレクタSELから出力される各タイミング信号が順次ハイレベルにされる。
図6は、通常の制御モード時における図1のイメージセンサの動作の一例を示すタイミング図であり、制御信号ESR及びVRRがそれぞれ入力された後にセレクタSELから出力されるリード用のタイミングREADを代表して示している。図6に示すように、制御信号ESRが入力された後は、撮像領域11内の画素セルにおける電荷の排出動作が行毎に順次時間がずれた状態で開始され、その後、制御信号VRRが入力された後は、撮像領域11内の画素セルにおける電荷の読み出し動作が行毎に順次時間がずれた状態で開始される。従って、撮像領域11内の画素セルの信号蓄積期間(H)(露光期間)は、各行で共通となる。
一方、電子シャッタのリニアリティ評価を実施する制御モードの時、垂直駆動制御回路22は、クロック信号ROVREGCLKについては通常の制御モードの時と同様に水平同期信号HDに同期して出力するが、クロック信号ESVREGCLKについては、1水平同期信号HD内でシフトレジスタ33内の全てのフリップフロップFF1で“1”レベルのデータESDATAのシフトが完了するように出力する。このシフト期間中、データESDATAは“1”レベルに維持される。具体的には、垂直駆動制御回路22は、シフトレジスタ33内に設けられているフリップフロップFF1の数、換言すれば撮像領域11内の画素セルの行数分のクロック信号ESVREGCLKを1水平同期信号HD内に出力する。これにより、シフトレジスタ33内のフリップフロップFF1の出力信号は、制御信号ESRが入力された1水平同期期間内に全て“1”レベルにセットされる。一方、シフトレジスタ34については、フリップフロップFF2の出力信号は1水平同期期間毎に順次“1”レベルにシフトする。従って、制御信号ESRが入力された後は、図2中に示す選択回路35内の全てのセレクタSELで、タイミング信号、例えばRESETが同時にハイレベルにされる。これに対し、制御信号VRRが入力された後は、図中、最も下に位置するセレクタSELからそれよりも上に位置するセレクタSELに向かって、セレクタSELから出力されるタイミング信号が順次ハイレベルにされる。
図7は、電子シャッタのリニアリティ評価を実施する制御モード時における図1のイメージセンサの動作の一例を示すタイミング図であり、図6の場合と同様にリード用のタイミングREADを代表して示している。図7に示すように、制御信号ESRが入力された後は、撮像領域11内の画素セルにおける電荷の排出動作が各行で同時に開始される(全画素リセット)。このような動作は、一般にグローバルリセット(Global Reset)動作と呼ばれる。その後、制御信号VRRが入力された後は、撮像領域11内の画素セルにおける電荷の読み出し動作が、行毎に1水平期間ずつずれた状態で開始される。従って、撮像領域11内の画素セルの信号蓄積期間(H)(露光期間)は、行毎に一定時間ずれたものとなる。
図8は、電子シャッタのリニアリティ評価を実施する制御モード時における図2中のシフトレジスタ33、34の設定状態の変化を画素セルと共に模式的に示すブロック図である。なお、ここではシフトレジスタ33、34をVREG(垂直レジスタ)と表記し、かつシフトレジスタ33をES、シフトレジスタ34をROと表記している。
制御信号ESRが入力された後は、図8(a)に示すように、ES内の全てのフリップフロップに、データESDATAに基づいて“1”レベルが設定される。この後、グローバルリセット動作が行われ、撮像領域11内の各行の画素セルで同時に信号蓄積が開始される。グローバルリセット動作後は、ES内の全てのフリップフロップで“0”レベルのデータESDATAがシフトされる。次に、制御信号VRRが入力された後に、まず、図8(b)に示すように、RO内の最初のフリップフロップに、データRODATAに基づいて“1”レベルがセットされ、このフリップフロップに対応した行の画素セルで露光が終了しかつ読み出しが開始される(1ライン目露光終了&読み出し)。続いて、図8(c)に示すように、RO内の次のフリップフロップに“1”レベルがシフトされ、このフリップフロップに対応した行の画素セルで露光が終了しかつ読み出しが開始される。以下、同様に、図8(d)〜(f)に示すように、RO内の後段のフリップフロップに“1”レベルが順次シフトされていき、各フリップフロップに対応した行の画素セルで露光が終了しかつ読み出しが開始される。
このように、撮像領域11内の画素セルでグローバルリセット動作が行われた後は、行毎に異なるタイミングで読み出しが行われるので、行毎に露光時間の異なる画素データを取得することができる。図9は、このようにして取得された電子シャッタのリニアリティ評価の一例を示す特性図である。図9において、横軸は露光時間ES(相対値)を示し、横軸は画素データの出力レベルOUT(相対値)を示している。
このように、本実施形態のイメージセンサでは、1回の撮像により露光時間の異なる画素データを取得できるので、リニアリティ評価を短時間で行なうことができる。なお、制御信号VRRを入力するタイミングを変えることにより、撮像領域内の各行の画素セルにおける露光時間を任意に設定できる。
10…センサコア部、11…撮像領域、12…垂直駆動回路、13…レベルシフト回路、14…水平回路、15…昇圧回路、16…基準電圧生成回路、20…周辺回路部、21…マスタカウンタ回路、22…垂直駆動制御回路、23…センサコア内部制御信号生成回路、24…シリアル回路、31…画素セル、33、34…シフトレジスタ、35…選択回路。
Claims (3)
- 入射光を光電変換する画素セルが行列状に配置された撮像領域と、
前記画素セルにおける信号蓄積の開始タイミングが全ての行の画素セルで同一となり、かつ信号蓄積開始後に信号読み出しの開始タイミングが行毎に異なるように駆動して、前記画素セルに対する露光時間が行毎に異なるように制御する制御モードを有する垂直駆動回路
とを具備したことを特徴する固体撮像装置。 - 前記垂直駆動回路は、前記画素セルからの信号読み出しの開始タイミングが、行毎に一定時間ずつずれるように駆動することを特徴する請求項1記載の固体撮像装置。
- 前記垂直駆動回路は、
前記画素セルにおける信号蓄積の開始期間を制御するための第1制御データ及び第1シフト用信号が供給され、第1シフト用信号に基づいて第1制御データをシフトする第1シフトレジスタと、
前記画素セルからの信号読み出しの開始期間を制御するための第2制御データ及び第2シフト用信号が供給され、第2シフト用信号に基づいて第2制御データをシフトする第2シフトレジスタと、
前記第1、第2制御データ及び第1、第2シフト用信号を出力し、前記第1シフトレジスタにおいて同一水平期間内で前記第1制御データのシフトが完了するように前記第1シフト用信号を出力する制御回路と、
少なくとも前記画素セルで蓄積された信号電荷のリセット動作を制御するためのリセットタイミング信号、前記画素セルで蓄積された信号電荷の読み出し動作を制御するためのリードタイミング信号が供給され、前記第1、第2シフトレジスタの出力信号に基づいて前記リセットタイミング信号及びリードタイミング信号を選択して、対応する行の前記画素セルに供給する選択回路
とを備えていることを特徴する請求項2記載の固体撮像装置。
Priority Applications (1)
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JP2009217936A JP2011066852A (ja) | 2009-09-18 | 2009-09-18 | 固体撮像装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10217788B2 (en) | 2016-03-01 | 2019-02-26 | Ricoh Company, Ltd. | Imaging device |
-
2009
- 2009-09-18 JP JP2009217936A patent/JP2011066852A/ja not_active Withdrawn
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US10217788B2 (en) | 2016-03-01 | 2019-02-26 | Ricoh Company, Ltd. | Imaging device |
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