JP2011054875A - Electronic device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、半導体装置と回路基板を含む電子装置、及びその製造方法に関する。 The present invention relates to an electronic device including a semiconductor device and a circuit board, and a manufacturing method thereof.
半導体装置と回路基板との接続形態の1つに、フリップチップ接続がある。フリップチップ接続には、従来、はんだバンプが広く用いられている。この場合には、半導体装置及び回路基板の電極間にはんだバンプを配置した状態でこれを溶融・固化し、半導体装置と回路基板とをはんだにより電気的に接続する。 One connection form between a semiconductor device and a circuit board is flip-chip connection. Conventionally, solder bumps are widely used for flip chip connection. In this case, the solder bumps are arranged between the electrodes of the semiconductor device and the circuit board, and are melted and solidified to electrically connect the semiconductor device and the circuit board by solder.
このほか、対向する半導体装置と回路基板とを、弾性を有する導電性部材を用いて接続する技術も知られている。 In addition, a technique for connecting an opposing semiconductor device and a circuit board using a conductive member having elasticity is also known.
半導体装置と回路基板とをフリップチップ接続する際には、それらを高精度に位置合わせしようとすると、高性能な位置合わせ装置の導入、プロセス管理や製品のコストの増加等を招いてしまう場合がある。 When flip-chip connection between a semiconductor device and a circuit board is attempted, high-precision alignment may lead to the introduction of high-performance alignment devices, process management, and increased product costs. is there.
一方、はんだバンプには、接続時に半導体装置と回路基板とに位置ずれが生じていても、その位置ずれに応じて溶融はんだが表面張力により丸くなろうとし、その状態で凝固する、所謂セルフアライメント効果がある。しかし、接続後の半導体装置及び回路基板の熱膨張・熱収縮により、はんだ接続部に応力が発生し、はんだ接続部にクラックが発生し、破断が生じる場合がある。 On the other hand, the solder bumps are so-called self-alignment, in which even if there is a misalignment between the semiconductor device and the circuit board at the time of connection, the molten solder tends to become round due to surface tension and solidifies in that state. effective. However, due to thermal expansion and contraction of the semiconductor device and circuit board after connection, stress may be generated in the solder connection portion, cracks may be generated in the solder connection portion, and breakage may occur.
本発明の一観点によれば、一主面に第1電極が形成された回路基板と、前記回路基板の前記一主面側に配置され、前記一主面と対向する面に第2電極が形成された半導体装置と、前記第1,第2電極間を電気的に接続する導電性のベローズと、を含む電子装置が提供される。 According to one aspect of the present invention, a circuit board having a first electrode formed on one main surface, and a second electrode disposed on the one main surface side of the circuit board and facing the one main surface. An electronic device is provided that includes the formed semiconductor device and a conductive bellows that electrically connects the first and second electrodes.
開示の電子装置によれば、回路基板と半導体装置の接続の容易化を図ると共に、それらの接続信頼性の向上を図ることが可能になる。 According to the disclosed electronic device, it is possible to facilitate the connection between the circuit board and the semiconductor device and to improve the connection reliability thereof.
図1は電子装置の形成方法の一例を示す図である。
図1には、回路基板2及び半導体装置3を含む電子装置1の形成方法を例示している。尚、図1(A)には、回路基板2への半導体装置3の実装前の状態を例示しており、図1(B),(C)には、回路基板2への半導体装置3の実装後の状態を例示している。
FIG. 1 illustrates an example of a method for forming an electronic device.
FIG. 1 illustrates a method for forming an
回路基板2は、その一主面に設けられた複数の電極2aを有している。各電極2aは、ここでは図示を省略するが、回路基板2の内部に設けられている導電パターン(配線及びビア)に電気的に接続されている。
The
半導体装置3は、回路基板2の上方に配置され、その電極2aの形成面と対向する面に設けられた複数の電極3aを有している。各電極3aは、ここでは図示を省略するが、半導体装置3の内部に設けられている回路素子(トランジスタ、抵抗、容量等)に電気的に接続されている。
The
この半導体装置3には、例えば、半導体チップを含む半導体パッケージを用いることができる。半導体パッケージとしては、例えば、インターポーザ等の回路基板に、半導体チップをフリップチップ接続やワイヤボンディング等で電気的に接続(実装)し、封止樹脂で封止してパッケージングしたものを用いることができる。尚、半導体装置3として、このような半導体パッケージのほか、半導体チップを適用することも可能である。
For the
上記のような回路基板2の各電極2aと、半導体装置3の各電極3aとは、互いに対応する配置で、予め形成されている。
図1(A)に示すように、回路基板2への実装前の半導体装置3の各電極3aには、それぞれ、導電性のベローズ4の一端が、導電性の接合層5を介して接続されており、ベローズ4の他端は、自由端となっている。ベローズ4は、半導体装置3の平面方向(電極3aの形成面と平行な方向)と直交する方向に伸縮可能で、且つ、その自由端側が半導体装置3の平面方向に揺動可能になっている。ベローズ4は、例えば、電極2a,3aと同等のサイズとされ、また、実装後の回路基板2と半導体装置3との間に確保する距離に基づき、その長さ、伸縮量等が設定される。このようなベローズ4は、例えば、その全部又は一部に金属材料を用いて形成することができる。
Each
As shown in FIG. 1A, one end of a
このようなベローズ4の一端を電極3aに接続する接合層5には、例えば、導電性接着剤、はんだ等の材料が用いられる。
半導体装置3を回路基板2に実装する際には、図1(A)に示したように、まず回路基板2の各電極2a上に選択的に導電性の接合層6が形成され、その回路基板2の上方に、ベローズ4を接続した半導体装置3が配置される。
For the
In mounting the
回路基板2に形成する接合層6には、例えば、半導体装置3にベローズ4を接続するのに用いている上記接合層5の耐熱温度よりも低温で溶融する、はんだ等の材料が用いられる。尚、接合層6には、溶融した状態で各電極2a上に留まるような性質のものを選択することができ、及び/又は、溶融した接合層6が留まるように各電極2aに表面処理を施しておくこともできる。
For the
回路基板2の上方に半導体装置3を配置する際には、例えば、回路基板2と半導体装置3の間に、それらの距離を一定に保つスタンドオフ(スペーサ)7が介在される。スタンドオフ7は、一端を回路基板2と半導体装置3のいずれか一方に固定したり、両端を回路基板2と半導体装置3にそれぞれ固定したりすることができる。或いは、スタンドオフ7は、両端とも回路基板2と半導体装置3に固定せず、一時的に介在させるようにしてもよい。スタンドオフ7の高さは、例えば、実装後の回路基板2と半導体装置3との間に確保する距離に基づき、設定される。
When the
半導体装置3は、その各電極3aと、回路基板2の各電極2aとの位置合わせを行って、回路基板2の上方に配置される。但し、この図1(A)には、敢えて電極2a,3a間に位置ずれPを生じさせて、回路基板2の上方に半導体装置3を配置した場合を図示している。
The
この状態から、接合層6を選択的に溶融させる温度で加熱を行うと、たとえ図1(A)に示したような位置ずれPが生じていても、ベローズ4は、その伸縮性により、その自由端側が、溶融した接合層6に表面張力で引き寄せられる(セルフアライメント効果)。そして、溶融した接合層6を、その後固化することにより、図1(B)に示したように、ベローズ4が変形した状態で半導体装置3が回路基板2に実装された電子装置1が得られるようになる。
If heating is performed at a temperature that selectively melts the
尚、図1(B)には、ベローズ4が変形している状態、即ち、対応する電極2a,3a同士が対向位置からずれたままの状態を図示している。半導体装置3のみが、或いは半導体装置3がスタンドオフ7と一緒に、回路基板2上を平面方向に移動可能な場合には、半導体装置3は、回路基板2への実装後、ベローズ4の弾性により、対応する電極2a,3a同士が対向する位置へと移動(スライド)し得る。
FIG. 1B illustrates a state in which the
また、スタンドオフ7は、回路基板2及び半導体装置3のいずれにも固定していない場合には、回路基板2への半導体装置3の実装後に、取り除くようにしてもよい。図1(C)には、回路基板2への半導体装置3の実装後、スタンドオフ7を取り除いた状態を図示している。この場合、半導体装置3は、図1(C)に示したように、ベローズ4の弾性により、対応する電極2a,3a同士が対向する位置へと移動し得る。
Further, when the
以上のように、この電子装置1では、半導体装置3がベローズ4を用いて回路基板2に実装される。ベローズ4を用いることにより、たとえ実装前に回路基板2と半導体装置3との間に位置ずれPが生じていても、実装時にはその位置ずれPに応じてベローズ4が変形する。そのため、この電子装置1では、回路基板2と半導体装置3との接続不良が効果的に抑えられる。
As described above, in the
更に、この電子装置1では、実装後もベローズ4が柔軟に変形可能である。例えば、半導体装置3の動作時の発熱により、回路基板2と半導体装置3が熱膨張・熱収縮によって変形する場合にも、その変形に応じてベローズ4が変形可能である。そのため、この電子装置1では、実装後も回路基板2と半導体装置3の接続状態が効果的に維持される。以下、この点について、更に説明する。
Furthermore, in this
そこで、まず比較のため、ベローズ4に替え、半導体装置3を回路基板2にはんだバンプを用いて実装した電子装置について説明する。
図2は電子装置の形成方法の別例を示す図である。図2(A)には、回路基板2への半導体装置3の実装前の状態を例示しており、図2(B)には、回路基板2への半導体装置3の実装後の状態を例示している。
Therefore, for comparison, an electronic device in which the
FIG. 2 is a diagram illustrating another example of a method for forming an electronic device. FIG. 2A illustrates a state before the
ここでは、図2(A)に示すように、半導体装置3の各電極3aにそれぞれ、はんだバンプ110(ここでは一例として、はんだボールを図示)が接続されている。
半導体装置3を回路基板2に実装する際には、図2(A)に示したように、回路基板2の各電極2a上に選択的に、接合層6としてはんだが形成され、その回路基板2の上方に、半導体装置3が配置される。そして、はんだバンプ110及び接合層6の溶融温度に加熱することで、図2(B)に示したように、はんだバンプ110と接合層6を一体化し、その一体化された接続部120により、電極2a,3a間を電気的に接続する。
Here, as shown in FIG. 2A, solder bumps 110 (here, solder balls are shown as an example) are connected to the
When the
このとき、上記同様、図2(A)に示したように、電極2a,3a間に位置ずれPが生じているものとする。この場合、半導体装置3と回路基板2は、はんだバンプ110と接合層6が溶融して一体化する際の表面張力により、各電極2a,3a同士が対向する位置へと補正される(セルフアライメント効果)。はんだを固化した後の接続部120は、はんだの表面張力と半導体装置3の自重とが釣り合った形状となる。
At this time, as described above, as shown in FIG. 2A, it is assumed that a positional deviation P has occurred between the
このようにはんだバンプ110を用いた電子装置100の場合にも、回路基板2と半導体装置3を所定の位置関係で接続することは可能である。しかしながら、この電子装置100では、実装後に加わる熱により、それらの接続部120に破壊が生じてしまう場合がある。
Thus, even in the case of the
図3は電子装置の停止時及び動作時の状態の一例を示す図である。
図3の上図には、電子装置100の停止時の状態を例示しており、図3の下図には、電子装置100の動作時の状態を例示している。
FIG. 3 is a diagram illustrating an example of a state when the electronic apparatus is stopped and operating.
The upper diagram of FIG. 3 illustrates the state of the
電子装置100の動作時に半導体装置3で発生した熱は、一部は外部に放熱され、一部は電子装置100内(半導体装置3、回路基板2、及びそれらの接続部120)を伝熱する。
A part of the heat generated in the
このとき、半導体装置3と回路基板2とは、図3の下図に示したように、いずれも熱膨張するが(図3下図の矢印方向)、それぞれの構成材料の違いにより、それらの熱膨張の程度に差が出てくる。このような半導体装置3と回路基板2との熱膨張の程度の差は、接続部120に応力を発生させ、図3の上図に示したように一定形状で固化されていた接続部120を、図3の下図に示したような形状に変形させ得る。
At this time, the
ここに示した接続部120の場合、電極2a,3a近傍の部分120aが細く、くびれた形状となっているために、この部分120aに応力が集中し易い。更に、この部分120aは、電極2a,3a近傍であるため、電極2a,3aの構成成分との間で金属間化合物を形成したり、電極2a,3aの構成成分が拡散して不安定なはんだ組成になったりする場合がある。そのため、電子装置100の停止(図3上図)と動作(図3下図)が繰り返されると、接続部120が、金属疲労で破壊されてしまう場合がある。このような破壊は、半導体装置3の大型化、電極2a,3aや接続部120の微細化、或いは電極2a間、電極3a間、接続部120間のピッチの微細化に伴い、より発生し易くなる可能性がある。
In the case of the connecting
これに対し、上記図1に示したようなベローズ4を用いた電子装置1では、まず、実装前の回路基板2と半導体装置3との位置ずれPに応じ、ベローズ4がセルフアライメント効果により変形し、接続不良の発生を抑えることが可能である。更に、この電子装置1では、実装後に生じる回路基板2と半導体装置3の変形に応じてベローズ4が変形し、それらの接続状態を維持することが可能である。
On the other hand, in the
図4は回路基板及び半導体装置の変形時の状態の一例を示す図であって、(A)は回路基板及び半導体装置が膨張した状態の一例、(B)は回路基板及び半導体装置が反った状態の一例である。 4A and 4B are diagrams illustrating an example of a state when the circuit board and the semiconductor device are deformed. FIG. 4A is an example of a state where the circuit board and the semiconductor device are expanded, and FIG. It is an example of a state.
ベローズ4は、図4(A)に示すように、回路基板2と半導体装置3の平面方向の変形(図4(A)の矢印方向の変形)に応じた変形が可能である。更に、ベローズ4は、図4(B)に示すように、当該平面方向と直交する方向の変形(図4(B)の矢印方向の変形(反り))に応じた変形も可能である。
As shown in FIG. 4A, the
このように上記電子装置1によれば、回路基板2に半導体装置3を実装する際には、ベローズ4の変形により、接続不良の発生を効果的に抑えることができる。そのため、実装の際には、回路基板2と半導体装置3との位置合わせを、必ずしも高精度に行うことを要しない。従って、そのような高精度な位置合わせを行うことのできる、高性能な位置合わせ装置は必ずしも導入することを要せず、比較的安価な装置を用いても、接続不良の発生を抑えることができる。
As described above, according to the
更に、上記電子装置1によれば、実装後の回路基板2と半導体装置3の変形(伸縮、反り)に応じてベローズ4が変形するため、高い接続信頼性を確保することができ、電子装置1を長期にわたって安定に動作させることが可能になる。また、大型の半導体装置3や、微細で狭ピッチの電極2a,3aが用いられている場合にも、高い接続信頼性を確保することができる。
Furthermore, according to the
上記のようなベローズ4は、例えば、次のようにして形成することが可能である。
図5はベローズ形成方法の一例を示す図である。図5(A)〜(C)は、ベローズ4の各形成工程の断面を模式的に示す。
The
FIG. 5 is a diagram illustrating an example of a bellows forming method. 5 (A) to 5 (C) schematically show cross sections of respective forming steps of the
まず、図5(A)に示すように、予め、形成するベローズ4の形状に合わせて形成された蛇腹状の表面(側面)を有するマンドレル200を用意する。マンドレル200は、例えば、アルミニウム(Al)の丸棒の側面を、切削等によって蛇腹状に加工することで、形成することができる。
First, as shown in FIG. 5A, a
次いで、図5(B)に示すように、マンドレル200の表面に、電解めっきにより、ベローズ4となる金属皮膜201を形成する。金属皮膜201としては、例えば、ニッケル(Ni)皮膜、又はNi皮膜上に金(Au)皮膜を形成した積層皮膜を形成することができる。Au皮膜は、ベローズ4のはんだ濡れ性を高める役割を果たす。
Next, as shown in FIG. 5B, a
金属皮膜201の形成後は、必要に応じてその端部を加工して寸法(ベローズ4の高さに相当)を調整し、図5(C)に示すように、マンドレル200を選択的に除去し、金属皮膜201即ちベローズ4を得る。マンドレル200の除去は、例えば、所定の溶剤を用いて行うことができる。
After the formation of the
尚、ここではマンドレル200にAlを用いるようにしたが、最終的に溶剤等を用い、金属皮膜201に対して選択的に除去することができるものであれば、Al以外の金属も利用可能である。また、マンドレル200には、最終的に選択除去が可能であれば、金属のほか、導電性又は絶縁性の樹脂材料も利用可能である。マンドレル200に絶縁性の樹脂材料を利用する場合には、金属皮膜201を、無電解めっきにより形成すればよい。
Here, Al is used for the
また、金属皮膜201は、ここに例示したNi皮膜、Ni皮膜とAu皮膜の積層皮膜に限定されるものではない。金属皮膜201には、銅(Cu)皮膜、銀(Ag)皮膜等を少なくとも一部に用いるようにすることもできる。ベローズ4は、めっき可能な金属を1層又は2層以上形成して金属皮膜201を形成することで、形成可能である。
The
また、図6はベローズ形成方法の別例を示す図である。図6(A)〜(E)は、ベローズ4の各形成工程の断面模式図である。
ここでは、まず、図6(A)に示すように、予め、形成するベローズ4の形状に合わせて形成されたコイルバネ300を用意し、そのコイルバネ300を、熱収縮チューブ301に挿入する。
Moreover, FIG. 6 is a figure which shows another example of the bellows formation method. 6A to 6E are schematic cross-sectional views of the forming steps of the
Here, first, as shown in FIG. 6 (A), in advance, a
次いで、コイルバネ300が挿入された熱収縮チューブ301を加熱し、図6(B)に示すように、熱収縮チューブ301を収縮させる。これにより、形成するベローズ4の内側形状に相当する型を形成する。
Next, the heat-
次いで、図6(C)に示すように、収縮させた熱収縮チューブ301の表面に、金属皮膜302を形成する。金属皮膜302としては、例えば、Ni皮膜、又はNi皮膜上にAu皮膜を形成した積層皮膜を形成することができる。
Next, as shown in FIG. 6C, a
この図6(C)に示した状態のものを、ベローズ4として用いることが可能である。このほか、図6(D)に示すように、コイルバネ300を引き出して取り除いたものをベローズ4として用いたり、図6(E)に示すように、更に熱収縮チューブ301を所定の溶剤を用いて除去したものをベローズ4として用いたりすることも可能である。
The thing shown in FIG. 6C can be used as the
尚、ここでは、コイルバネ300と熱収縮チューブ301を用いてベローズ4の内側形状に相当する型を得るようにしたが、予め蛇腹状の側面を有する型(蛇腹部を有するストローの当該蛇腹部等)を用いるようにしてもよい。
Here, the
また、金属皮膜302は、ここに例示したNi皮膜、Ni皮膜とAu皮膜の積層皮膜に限定されるものではない。金属皮膜302には、Cu皮膜、Ag皮膜等を少なくとも一部に用いるようにすることもできる。ベローズ4は、めっき可能な金属を1層又は2層以上形成して金属皮膜302を形成することで、形成可能である。
Moreover, the
また、図5及び図6には、金属皮膜201,302を、いずれも両端が開口されるように形成し、両端が開口されたベローズ4を形成する場合を例示した。このほか、ベローズ4は、その形成過程における金属皮膜201,302の形成場所を調整することにより、いずれか一端のみ開口させ、他端を閉塞させることも可能である。このようにベローズ4の両端又は一端を開口させた場合には、各ベローズ4の高さの均一化を図ることが可能になる。
5 and 6 exemplify the case where the
図7はベローズと電極の接続部の一例を示す図であって、(A)はベローズの開口端と電極の接続部の一例、(B)はベローズの閉塞端と電極の接続部の一例である。
ベローズ4の一端が開口端4aとなっている場合には、例えば、接合層6を介してベローズ4と電極2aとを接続する際、溶融状態となった接合層6が、図7(A)に示すように、ベローズ4の外側のほか、開口端4aからベローズ4の内側にも流動していく。それと共に、ベローズ4の開口端4a側の端部は、ベローズ4が有する伸縮性のために、溶融状態の接合層6の表面張力によって電極2a側へ引き寄せられていき、開口端4aが電極2aと接触したような状態が得られ易くなる。
7A and 7B are diagrams showing an example of a connection portion between a bellows and an electrode, in which FIG. 7A is an example of an opening end of the bellows and an electrode connection portion, and FIG. is there.
When one end of the
ここで仮に、ベローズ4の一端が、このような開口端4aではなく、図7(B)に示すように、閉塞端4bであったとする。その場合、複数のベローズ4の中には、接合層6がベローズ4の側面に流動せずにその閉塞端4bの端面側に留まったものや、接合層6がベローズ4の外側(側面)に流動したもの等、複数の接続状態が生じ得る。このような場合、ベローズ4の高さは不均一になってしまう。
Here, it is assumed that one end of the
これに対し、上記のように、ベローズ4の一端を開口端4aとしている場合には、接合層6が開口端4aからベローズ4の内側へ流れる経路が存在するため、いずれのベローズ4についても、その開口端4aを電極2a側に引き寄せることが可能になる。その結果、各ベローズ4の高さを均一化することが可能になる。
On the other hand, as described above, when one end of the
ベローズ4の他端をこのように開口端4aとした場合も同様に、接合層5を介してベローズ4と電極3aとを接続する際、その開口端4aを電極3a側に引き寄せ、各ベローズ4の高さを均一化することが可能である。
Similarly, when the other end of the
以下では、上記のようなベローズを用いた電子装置について、より具体的に説明する。ここでは、ベローズを用い、回路基板に、半導体装置として半導体パッケージを実装する場合を例にして、説明する。 Below, the electronic device using the above bellows will be described more specifically. Here, a case where a semiconductor package is mounted as a semiconductor device on a circuit board using a bellows will be described as an example.
まず、第1実施例について説明する。
図8は回路基板の一例を示す図であって、(A)は平面模式図、(B)は(A)のL1−L1断面模式図である。また、図9は半導体パッケージの一例を示す図であって、(A)は平面模式図、(B)は(A)のL2−L2断面模式図である。
First, the first embodiment will be described.
8A and 8B are diagrams illustrating an example of a circuit board, in which FIG. 8A is a schematic plan view, and FIG. 8B is a schematic L1-L1 cross-sectional view of FIG. 9A and 9B are diagrams illustrating an example of a semiconductor package, where FIG. 9A is a schematic plan view and FIG. 9B is a schematic L2-L2 cross-sectional view of FIG.
ここでは、図8に例示するような回路基板20、及び図9に例示するような半導体パッケージ30を用いる。
回路基板20には、図8(A)に示したように、平面正方形状で、その中央部に所定サイズの電極21が所定ピッチで所定数配列されたものを用いる。例えば、平面サイズが110mm角で、その中央部に直径0.6mmの電極21が1.27mmピッチで420個配列された回路基板20を用いる。
Here, a
As shown in FIG. 8A, the
回路基板20は、図8(B)に示したように、絶縁層22と、絶縁層22内に形成された配線及び異なる配線間を接続するビアを含む導電パターン23とを有しており、電極21は、このような回路基板20の内部に形成された導電パターン23と電気的に接続されている。電極21及び導電パターン23は、例えば、Cuを用いて形成される。
As shown in FIG. 8B, the
半導体パッケージ30には、図9(A)に示したように、平面正方形状で、その中央部に所定サイズの電極31が所定ピッチで所定数配列されたものを用いる。例えば、平面サイズが40mm角で、その中央部に直径0.6mmの電極31が、回路基板20の各電極21と対応するように、1.27mmピッチで420個配列された半導体パッケージ30を用いる。
As shown in FIG. 9A, the
半導体パッケージ30は、図9(B)に示したように、インターポーザ32と、そのインターポーザ32にはんだ等のバンプ33aを介してフリップチップ接続された半導体チップ33を有している。半導体チップ33の内部には、例えば、トランジスタ、抵抗、容量等の回路素子が形成されている。
As shown in FIG. 9B, the
インターポーザ32は、絶縁層32aと、絶縁層32a内に形成された配線及び異なる配線間を接続するビアを含む導電パターン32bとを有しており、半導体パッケージ30の電極31は、導電パターン32bを介して半導体チップ33と電気的に接続されている。電極31及び導電パターン32bは、例えば、Cuを用いて形成される。
The
インターポーザ32に接続された半導体チップ33は、封止樹脂34によって封止されている。
図8に例示した回路基板20に、図9に例示した半導体パッケージ30を実装する工程について、以下の図10から図18を参照して説明する。尚、図10から図18では、便宜上、電極21を除く回路基板20の内部構造、及び電極31を除く半導体パッケージ30の内部構造については、その図示を省略する。
The
A process of mounting the
図10及び図11は第1実施例に係る導電性接着剤形成工程の一例の要部断面模式図である。
まず、図10に示すように、半導体パッケージ30上に、各電極31と同じ位置に開口部41aを形成したマスク41を、各電極31と開口部41aの位置合わせを行って配置する。マスク41には、例えば、厚さ0.1mmのメタルマスクを用いることができる。
10 and 11 are schematic cross-sectional views of the relevant part of an example of the conductive adhesive forming step according to the first embodiment.
First, as shown in FIG. 10, a
次いで、このようなマスク41上に、図10に示したように、ペースト状の導電性接着剤42を配置し、図11に示すように、その導電性接着剤42を、スキージ43を用いて、電極31上にマスク41の厚さに相当する厚さで印刷する。
Next, a paste-like conductive adhesive 42 is disposed on such a
導電性接着剤42には、例えば、ポリイミドを含む導電性接着剤を用いることができる。また、この導電性接着剤42には、後述の回路基板20上に形成するはんだ(図13及び図14)の融点を上回る温度で溶融したり劣化したりしない、耐熱性を有するものを用いる。
As the
図12は第1実施例に係るベローズ接続工程の一例の要部断面模式図である。
電極31への導電性接着剤42の形成後は、その導電性接着剤42を用いてベローズ44を接続する。
FIG. 12 is a schematic cross-sectional view of an essential part of an example of a bellows connection process according to the first embodiment.
After the formation of the conductive adhesive 42 on the
ベローズ44には、電極21,31の平面サイズ、接続後の回路基板20と半導体パッケージ30の距離、発熱による回路基板20と半導体パッケージ30の変形量等を基に、予め所定形状で設計され、形成されたものを用いる。例えば、上記の図5又は図6に示したような方法を用い、直径0.6mm、高さ2mm、厚さ0.001mmのNi皮膜上に、厚さ0.0005mmのAu皮膜が形成されたベローズ44を用いる。
The bellows 44 is designed in a predetermined shape in advance based on the planar size of the
ベローズ44を電極31及び導電性接着剤42の上に配置する際には、例えば、各電極31及び導電性接着剤42の位置と同じ位置に、ベローズ44を直立状態で挿入可能な開口部を形成したマスクを用いる。そのようなマスクを半導体パッケージ30上に載せ、そのマスク上に複数のベローズ44を転がし、各開口部にそれぞれベローズ44を振り込むようにする。
When the bellows 44 is disposed on the
或いは、各電極31及び導電性接着剤42の位置と同じ位置に、剣山状に突起が設けられた部材を用い、まずその部材の各突起にそれぞれベローズ44を挿しておく。そして、それを半導体パッケージ30の電極31及び導電性接着剤42の形成面に突き合わせ、ベローズ44を電極31及び導電性接着剤42の上に配置するようにしてもよい。
Alternatively, a member provided with a sword-like protrusion at the same position as each
或いはまた、ベローズ44を、1つずつ、電極31及び導電性接着剤42の上に配置していくようにしてもよい。
電極31及び導電性接着剤42の上にベローズ44を配置した後は、その導電性接着剤42を硬化し、ベローズ44を各電極31の上方に固定する。例えば、290℃で20分間保持することにより、導電性接着剤42を硬化し、各ベローズ44の一端を各電極31の上方に固定する。これにより、図12に示したようなベローズ44が接続された半導体パッケージ30を得る。
Alternatively, the
After the
続いて、回路基板20の電極21上に、はんだを形成する。
図13及び図14は第1実施例に係るはんだ形成工程の一例の要部断面模式図である。
まず、図13に示すように、回路基板20上に、各電極21と同じ位置に開口部45aを形成したマスク45を、各電極21と開口部45aの位置合わせを行って配置する。マスク45には、例えば、厚さ0.15mmのメタルマスクを用いることができる。
Subsequently, solder is formed on the
13 and 14 are schematic cross-sectional views of the relevant part of an example of the solder forming process according to the first embodiment.
First, as shown in FIG. 13, a
次いで、このようなマスク45上に、図13に示したように、ペースト状のはんだ46を配置し、図14に示すように、そのはんだ46を、スキージ47を用いて、電極21上にマスク45の厚さに相当する厚さで印刷する。
Next, a paste-
はんだ46には、例えば、スズ−銀−銅(Sn−Ag−Cu;Sn96.5%,Ag3%,Cu0.5%,融点220℃)のはんだを用いることができる。
図15は第1実施例に係る半導体パッケージ実装工程の一例の要部断面模式図、図16は第1実施例に係る半導体パッケージ実装後の状態の一例の要部断面模式図である。
The
Figure 15 is an example schematic sectional view showing an essential part of a semiconductor package mounting process according to the first embodiment, FIG. 16 is an example schematic cross-sectional view of a part of a state after the semiconductor packaging according to the first embodiment.
はんだ46の形成後は、その上方に、ベローズ44を接続した半導体パッケージ30を配置し、回路基板20の電極21と、半導体パッケージ30の電極31とを、ベローズ44により電気的に接続する。
After the
ベローズ44を接続した半導体パッケージ30は、まず、図15に示すように、回路基板20の上方に、間にスタンドオフ48を介在させて、配置する。スタンドオフ48は、上記のようにベローズ44の高さを2mm、導電性接着剤42の厚さを0.1mm、はんだ46の厚さを0.15mmとしている場合であれば、ベローズ44とはんだ46との間に隙間が生じ難いように、例えば、高さ2.1mmに設定する。
The
半導体パッケージ30は、このようなスタンドオフ48を介して回路基板20の上方に位置合わせを行って配置するが、この図15には、敢えて側方への位置ずれP(例えば、0.2mm)を生じさせている場合を図示している。
The
このような位置ずれPが生じている状態で、はんだ46及びその周辺の温度が最高で240℃になるように設定した窒素雰囲気のリフロー炉を用いて加熱を行い、はんだ46を溶融させる。尚、導電性接着剤42は、このときの加熱温度より高い温度でも耐熱性を有する材料を選択しておく。
In a state in which such a positional shift P has occurred, heating is performed using a reflow furnace in a nitrogen atmosphere set so that the temperature of the
はんだ46が溶融すると、ベローズ44の自由端側は、その溶融したはんだ46の表面張力によって電極21の上方へと引き寄せられるようになる。この状態ではんだ46を固化することにより、たとえ位置ずれPが生じていても、図16に示すように、その位置ずれPに応じて変形したベローズ44により、回路基板20と半導体パッケージ30とが電気的に接続される。これにより、回路基板20に半導体パッケージ30が実装された電子装置10aが得られる。
When the
この電子装置10aは、その動作時の発熱により回路基板20及び半導体パッケージ30に変形(伸縮、反り)が生じても、その変形に応じてベローズ44が変形するため、それらの接続状態を長期にわたって維持することが可能になる。
In the
尚、スタンドオフ48は、回路基板20と半導体パッケージ30のいずれにも固定していない場合には、回路基板20への半導体パッケージ30の実装後、取り除くことが可能である。
Note that the
また、このようにして得られる電子装置には、更に、冷却構造(ヒートシンク)を設けることもできる。
図17は冷却構造を備えた電子装置の一例を示す図である。
Further, the electronic device obtained in this way can be further provided with a cooling structure (heat sink).
FIG. 17 is a diagram illustrating an example of an electronic device having a cooling structure.
図17に示す電子装置10bには、上記のようにベローズ44を用いて回路基板20に電気的に接続された半導体パッケージ30の上に、複数のフィン51aを備えた冷却構造51が設けられている。冷却構造51は、例えば、AlやCu等の熱伝導性の良好な金属材料を用いて形成することができ、一定の熱伝導性を有する接着剤等を用いて(図示せず)、半導体パッケージ30の上に設けられる。半導体パッケージ30と冷却構造51は、熱的に接続された状態になっている。
In the
このような冷却構造51を設けることにより、半導体パッケージ30で発生した熱は、冷却構造51へと伝熱され、そこから効率的に放熱されるようになる。その結果、半導体パッケージ30の過剰な温度上昇や、回路基板20及び半導体パッケージ30の変形(伸縮、反り)を効果的に抑えることが可能になるため、電子装置10bを長期にわたって安定に動作させることが可能になる。
By providing such a
尚、この図17には、回路基板20と半導体パッケージ30の間にスタンドオフ48を設けた場合を例示した。このほか、ベローズ44で半導体パッケージ30及び冷却構造51を支持することが可能な場合には、回路基板20と半導体パッケージ30の間にスタンドオフ48を設けない構成とすることも可能である。
FIG. 17 illustrates a case where a
また、図18は冷却構造を備えた電子装置の別例を示す図である。
図18に示す電子装置10cには、上記のようにベローズ44を用いて回路基板20に電気的に接続された半導体パッケージ30の上に、複数のフィン52aを備えた冷却構造52が設けられている。冷却構造52は、例えば、AlやCu等の熱伝導性の良好な金属材料を用いて形成することができ、サーマルグリースや一定の熱伝導性を有する接着剤等を用いて(図示せず)、半導体パッケージ30の上に設けられる。
FIG. 18 is a diagram showing another example of an electronic device having a cooling structure.
The
冷却構造52には、複数の固定ネジ53がそれぞれ貫通する貫通孔52bが設けられている。更に、ここでは回路基板20にも、複数の固定ネジ53がそれぞれ貫通する貫通孔20bが設けられている。各固定ネジ53は、貫通孔52b,20bに挿通され、回路基板20の半導体パッケージ30側と反対側の面において、ネジ留板54に螺着される。このように電子装置10cでは、冷却構造52が固定ネジ53を用いて強固に固定されるようになっている。
The cooling
このような電子装置10cによっても、半導体パッケージ30の過剰な温度上昇や、回路基板20及び半導体パッケージ30の変形(伸縮、反り)を効果的に抑えることが可能になるため、電子装置10cを長期にわたって安定に動作させることが可能になる。
Such an
尚、この電子装置10cでは、冷却構造52を固定ネジ53で回路基板20側にネジ留めする構成のため、図18に示したように、回路基板20と半導体パッケージ30の間にスタンドオフ48を設けておくことが望ましい。
In the
次に、第2実施例について説明する。
上記の第1実施例と同様に、図8に例示した回路基板20に、図9に例示した半導体パッケージ30を実装する工程について、以下の図19から図23を参照して説明する。尚、図19から図23では、便宜上、電極21を除く回路基板20の内部構造、及び電極31を除く半導体パッケージ30の内部構造については、その図示を省略する。
Next, a second embodiment will be described.
Similar to the first embodiment, a process of mounting the
図19及び図20は第2実施例に係るはんだ形成工程の一例の要部断面模式図である。
まず、図19に示すように、半導体パッケージ30上に、各電極31と同じ位置に開口部61aを形成したマスク61を、各電極31と開口部61aの位置合わせを行って配置する。マスク61には、例えば、厚さ0.15mmのメタルマスクを用いることができる。
19 and 20 are schematic cross-sectional views of the relevant part of an example of a solder forming process according to the second embodiment.
First, as shown in FIG. 19, a
次いで、このようなマスク61上に、図19に示したように、ペースト状のはんだ62を配置し、図20に示すように、そのはんだ62を、スキージ63を用いて、電極31上にマスク61の厚さに相当する厚さで印刷する。はんだ62には、例えば、Sn−Ag−Cu(Sn96.5%,Ag3%,Cu0.5%,融点220℃)のはんだを用いることができる。
Next, paste-
図21及び図22は第2実施例に係るベローズ接続工程の一例の要部断面模式図である。
はんだ62の形成後は、図21に示すように、各電極31及びはんだ62の上方に、上記第1実施例で例示したベローズ44を配置する。ベローズ44を配置する際には、上記第1実施例で例示した手法を用いることができる。
21 and 22 are schematic cross-sectional views of the relevant part of an example of the bellows connection step according to the second embodiment.
After the
電極31及びはんだ62の上にベローズ44を配置した後は、240℃の窒素雰囲気のリフロー炉を用いてはんだ62を溶融し、その後固化することで、各ベローズ44の一端を、各電極31の上方に固定する。これにより、図22に示したようなベローズ44が接続された半導体パッケージ30を得る。
After arranging the
続く、回路基板20の電極21上にはんだを形成する工程は、上記第1実施例の図13及び図14と同様に行うことができる。
但し、マスク45及びスキージ47を用いて電極21上に形成するはんだ46として、この第2実施例では、上記の電極31とベローズ44とを接続しているはんだ62より低融点のはんだを用いる。例えば、上記のようにはんだ62にSn−Ag−Cu(Sn96.5%,Ag3%,Cu0.5%,融点220℃)のはんだを用いている場合には、はんだ46として、スズ−ビスマス(Sn−Bi;Sn42%,Bi58%,融点139℃)のはんだを用いる。
The subsequent step of forming solder on the
However, as the
はんだ46の形成後は、その上方に、ベローズ44を接続した半導体パッケージ30を配置し、回路基板20の電極21と、半導体パッケージ30の電極31とを、ベローズ44により電気的に接続する。
After the
図23は第2実施例に係る半導体パッケージ実装後の状態の一例の要部断面模式図である。
ベローズ44を接続した半導体パッケージ30は、上記の第1実施例と同様に、この図23に示すように、回路基板20の上方に、間に例えば高さ2.1mmのスタンドオフ48を介在させて、配置する。
FIG. 23 is a schematic cross-sectional view of an essential part of an example of a state after mounting a semiconductor package according to the second embodiment.
In the
尚、その際、半導体パッケージ30は、上記図15に示したのと同様に、敢えて側方へ位置ずれ(例えば、0.2mm)を生じさせて配置するものとする。このような位置ずれPが生じている状態で、はんだ46及びその周辺の温度が最高で180℃になるように設定した窒素雰囲気のリフロー炉を用いて加熱を行い、はんだ46を溶融させる。
In this case, the
はんだ46が溶融すると、ベローズ44の自由端側は、その溶融したはんだ46の表面張力によって電極21の上方へと引き寄せられるようになる。この状態ではんだ46を固化することにより、たとえ位置ずれが生じていても、図23に示すように、その位置ずれに応じて変形したベローズ44により、回路基板20と半導体パッケージ30とが電気的に接続される。これにより、回路基板20に半導体パッケージ30が実装された電子装置10dが得られる。
When the
この電子装置10dは、その動作時の発熱により回路基板20及び半導体パッケージ30に変形(伸縮、反り)が生じても、その変形に応じてベローズ44が変形するため、それらの接続状態を長期にわたって維持することが可能になる。
In the
尚、スタンドオフ48は、回路基板20と半導体パッケージ30のいずれにも固定していない場合には、回路基板20への半導体パッケージ30の実装後、取り除くことが可能である。
Note that the
また、電子装置10dには、上記第1実施例で述べた図17及び図18の例に従い、更に冷却構造51,52を設けることもできる。
また、以上説明した電子装置10a,10d、及びそれらにそれぞれ冷却構造51又は冷却構造52を設けたもの(電子装置10b,10d等)は、様々な電子機器(電子装置)に適用可能である。
Further, the
In addition, the
図24は電子装置の一例を模式的に示す図である。
図24には、電子機器(電子装置)400として、ノートブック型のコンピュータを例示している。一例として、上記の回路基板20に半導体パッケージ30を実装した電子装置10a(ベローズ44は図示を省略)が、電子機器400に内蔵されている。尚、図24では、電子装置10aを除く電子機器400の内部構造については、図示を省略している。
FIG. 24 is a diagram schematically illustrating an example of an electronic device.
FIG. 24 illustrates a notebook computer as the electronic apparatus (electronic device) 400. As an example, an
電子機器400には、ここに例示した電子装置10aに替えて、上記の電子装置10b,10c,10dを適用することも可能である。また、ここでは、ノートブック型のコンピュータを例示したが、デスクトップ型のコンピュータ、サーバコンピュータ、半導体製造装置、半導体試験装置等、様々な電子機器に、電子装置10a等を適用することが可能である。
It is also possible to apply the
以上説明したように、回路基板と半導体装置(半導体パッケージ、半導体チップ)とをベローズを用いて接続することで、位置ずれの有無によらず、接続不良の発生を効果的に抑えることが可能になる。回路基板と半導体装置との接続にあたり、必ずしも高精度な位置合わせが可能な高性能な位置合わせ装置を用いることを要しない。 As described above, by connecting a circuit board and a semiconductor device (semiconductor package, semiconductor chip) using a bellows, it is possible to effectively suppress the occurrence of connection failure regardless of the presence or absence of misalignment. Become. When connecting the circuit board and the semiconductor device, it is not always necessary to use a high-performance alignment device capable of highly accurate alignment.
更に、回路基板と半導体装置とをベローズを用いて接続すると、接続後の変形(伸縮、反り)に応じてベローズが変形するため、それらの接続信頼性の向上を図ることが可能になる。また、大型の半導体装置や、微細で狭ピッチの電極が用いられる場合にも、高い接続信頼性を確保することが可能になる。 Furthermore, when the circuit board and the semiconductor device are connected using a bellows, the bellows is deformed in accordance with deformation (expansion / contraction, warpage) after the connection, so that it is possible to improve the connection reliability thereof. Further, even when a large semiconductor device or a fine and narrow pitch electrode is used, high connection reliability can be ensured.
開示の電子装置(電子機器を含む)によれば、回路基板と半導体装置の接続の容易化を図ると共に、それらの接続信頼性の向上を図ることが可能になる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
According to the disclosed electronic device (including the electronic device), it is possible to facilitate the connection between the circuit board and the semiconductor device and to improve the connection reliability thereof.
Regarding the embodiment described above, the following additional notes are further disclosed.
(付記1) 一主面に第1電極が形成された回路基板と、
前記回路基板の前記一主面側に配置され、前記一主面と対向する面に第2電極が形成された半導体装置と、
前記第1,第2電極間を電気的に接続する導電性のベローズと、
を含むことを特徴とする電子装置。
(Appendix 1) a circuit board having a first electrode formed on one main surface;
A semiconductor device disposed on the one principal surface side of the circuit board and having a second electrode formed on a surface facing the one principal surface;
A conductive bellows for electrically connecting the first and second electrodes;
An electronic device comprising:
(付記2) 前記ベローズは、導電性の第1接合層を介して前記第1電極と電気的に接続され、導電性の第2接合層を介して前記第2電極と電気的に接続されていることを特徴とする付記1に記載の電子装置。
(Appendix 2) The bellows is electrically connected to the first electrode through a conductive first bonding layer, and is electrically connected to the second electrode through a conductive second bonding layer. The electronic device as set forth in
(付記3) 前記第1接合層は、はんだを含み、前記第2接合層は、導電性接着剤を含むことを特徴とする付記2に記載の電子装置。
(付記4) 前記第2接合層に含まれる導電性接着剤は、前記第1接合層に含まれるはんだの融点に対し耐熱性を有していることを特徴とする付記3に記載の電子装置。
(Supplementary note 3) The electronic device according to
(Supplementary note 4) The electronic device according to
(付記5) 前記第1,第2接合層は、はんだを含むことを特徴とする付記2に記載の電子装置。
(付記6) 前記第2接合層に含まれるはんだは、前記第1接合層に含まれるはんだよりも高融点であることを特徴とする付記5に記載の電子装置。
(Additional remark 5) The said 1st, 2nd joining layer is an electronic apparatus of
(Supplementary note 6) The electronic device according to
(付記7) 前記ベローズは、少なくとも1層の蛇腹状の導電層を含むことを特徴とする付記1乃至6のいずれかに記載の電子装置。
(付記8) 前記ベローズは、前記第1電極側の端と、前記第2電極側の端とが、共に開口されていることを特徴とする付記1乃至7のいずれかに記載の電子装置。
(Supplementary note 7) The electronic device according to any one of
(Supplementary Note 8) the bellows, the the end of the first electrode side, wherein an end of the second electrode side, both the electronic device according to any one of
(付記9) 前記回路基板と前記半導体装置の間にスタンドオフが配置されていることを特徴とする付記1乃至8のいずれかに記載の電子装置。
(付記10) 一主面に第1電極が形成された回路基板の前記一主面側に、前記一主面と対向する面に第2電極が形成された半導体装置を配置する工程と、
前記第1,第2電極間を導電性のベローズを用いて電気的に接続する工程と、
を含むことを特徴とする電子装置の製造方法。
(Supplementary note 9) The electronic device according to any one of
(Additional remark 10) The process of arrange | positioning the semiconductor device by which the 2nd electrode was formed in the surface facing the said 1 main surface on the said 1 main surface side of the circuit board in which the 1st electrode was formed in the 1 main surface;
Electrically connecting the first and second electrodes using a conductive bellows;
A method for manufacturing an electronic device, comprising:
(付記11) 前記第2電極に予め前記ベローズを電気的に接続した前記半導体装置を、前記回路基板の前記一主面側に配置することを特徴とする付記10に記載の電子装置の製造方法。
(Additional remark 11) The said semiconductor device which electrically connected the said bellows to the said 2nd electrode previously is arrange | positioned in the said one main surface side of the said circuit board, The manufacturing method of the electronic device of
(付記12) 前記ベローズを、導電性の第1接合層を介して前記第2電極と電気的に接続し、導電性の第2接合層を介して前記第1電極と電気的に接続することを特徴とする付記10又は11に記載の電子装置の製造方法。
(Supplementary Note 12) The bellows is electrically connected to the second electrode via a conductive first bonding layer, and is electrically connected to the first electrode via a conductive second bonding layer. Item 12. The method for manufacturing an electronic device according to
(付記13) 前記半導体装置を、前記回路基板の前記一主面側に、スタンドオフを介在させて配置することを特徴とする付記10乃至12のいずれかに記載の電子装置の製造方法。
(Supplementary note 13) The method for manufacturing an electronic device according to any one of
1,10a,10b,10c,10d,100 電子装置
2,20 回路基板
2a,3a,21,31 電極
3 半導体装置
4,44 ベローズ
4a 開口端
4b 閉塞端
5,6 接合層
7,48 スタンドオフ
20b,52b 貫通孔
22,32a 絶縁層
23,32b 導電パターン
30 半導体パッケージ
32 インターポーザ
33 半導体チップ
33a バンプ
34 封止樹脂
41,45,61 マスク
41a,45a,61a 開口部
42 導電性接着剤
43,47,63 スキージ
46,62 はんだ
51,52 冷却構造
51a,52a フィン
53 固定ネジ
54 ネジ留板
110 はんだバンプ
120 接続部
120a 部分
200 マンドレル
201,302 金属皮膜
300 コイルバネ
301 熱収縮チューブ
400 電子機器
P 位置ずれ
1,10a, 10b, 10c, 10d, 100
Claims (6)
前記回路基板の前記一主面側に配置され、前記一主面と対向する面に第2電極が形成された半導体装置と、
前記第1,第2電極間を電気的に接続する導電性のベローズと、
を含むことを特徴とする電子装置。 A circuit board having a first electrode formed on one main surface;
A semiconductor device disposed on the one principal surface side of the circuit board and having a second electrode formed on a surface facing the one principal surface;
A conductive bellows for electrically connecting the first and second electrodes;
An electronic device comprising:
前記第1,第2電極間を導電性のベローズを用いて電気的に接続する工程と、
を含むことを特徴とする電子装置の製造方法。 Disposing a semiconductor device having a second electrode formed on a surface opposite to the one main surface on the one main surface side of the circuit board having the first electrode formed on the one main surface;
Electrically connecting the first and second electrodes using a conductive bellows;
A method for manufacturing an electronic device, comprising:
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114731006A (en) * | 2019-12-02 | 2022-07-08 | 株式会社自动网络技术研究所 | Connector and terminal fitting |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62165394A (en) * | 1986-01-16 | 1987-07-21 | 富士通株式会社 | Supporting terminal of electronic parts |
JPH0245357B2 (en) * | 1982-06-25 | 1990-10-09 | Hitachi Ltd | KIBANNOSETSUZOKUKOZO |
JPH07120688B2 (en) * | 1987-06-12 | 1995-12-20 | 株式会社日立製作所 | Micro joint structure |
JPH0936537A (en) * | 1995-07-14 | 1997-02-07 | Matsushita Electric Ind Co Ltd | Soldering of electronic component, inspection of soldered state and repair of soldering |
JPH11135912A (en) * | 1997-10-28 | 1999-05-21 | Ngk Spark Plug Co Ltd | Relay board, connecting body of ic mounting board and relay board, and structure composed of ic mounting board, relay board, and mounting board |
JP2001068496A (en) * | 1999-08-27 | 2001-03-16 | Mitsui High Tec Inc | Electrode bump |
JP2009123941A (en) * | 2007-11-15 | 2009-06-04 | Fujitsu Ltd | Electronic component and its manufacturing method |
-
2009
- 2009-09-04 JP JP2009204550A patent/JP5458751B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0245357B2 (en) * | 1982-06-25 | 1990-10-09 | Hitachi Ltd | KIBANNOSETSUZOKUKOZO |
JPS62165394A (en) * | 1986-01-16 | 1987-07-21 | 富士通株式会社 | Supporting terminal of electronic parts |
JPH07120688B2 (en) * | 1987-06-12 | 1995-12-20 | 株式会社日立製作所 | Micro joint structure |
JPH0936537A (en) * | 1995-07-14 | 1997-02-07 | Matsushita Electric Ind Co Ltd | Soldering of electronic component, inspection of soldered state and repair of soldering |
JPH11135912A (en) * | 1997-10-28 | 1999-05-21 | Ngk Spark Plug Co Ltd | Relay board, connecting body of ic mounting board and relay board, and structure composed of ic mounting board, relay board, and mounting board |
JP2001068496A (en) * | 1999-08-27 | 2001-03-16 | Mitsui High Tec Inc | Electrode bump |
JP2009123941A (en) * | 2007-11-15 | 2009-06-04 | Fujitsu Ltd | Electronic component and its manufacturing method |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114731006A (en) * | 2019-12-02 | 2022-07-08 | 株式会社自动网络技术研究所 | Connector and terminal fitting |
CN114731006B (en) * | 2019-12-02 | 2024-05-10 | 株式会社自动网络技术研究所 | Connector and terminal part |
Also Published As
Publication number | Publication date |
---|---|
JP5458751B2 (en) | 2014-04-02 |
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