JP2011054637A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To increase the wiring reliability of a laminated semiconductor device. <P>SOLUTION: A first semiconductor device 11, whose first semiconductor integrated circuit 13 is formed on a first substrate 12, includes a first moisture-resistant guard ring 14 surrounding a side peripheral of a first wiring part 33 constituted of an insulating film 31 formed on the first semiconductor integrated circuit 13 and a plurality of layers of wirings 32 formed in the insulating film 31. A second semiconductor device, whose second semiconductor integrated circuit 23 is formed on a second substrate 22, includes a second moisture-resistant guard ring 24 surrounding a side peripheral of a second wiring part 43 constituted of an insulating film 41 formed on the second semiconductor integrated circuit 23 and a plurality of layers of wirings 42 formed in the insulating film 41. The first and second semiconductor devices are laminated with the first wiring part 33 in opposition to the second wiring part 43. The first guard ring 14 is joined with the second guard ring 24 on a junction surface between the first semiconductor device 11 and the second semiconductor device 12. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof.

最近の半導体装置の微細化傾向は、さらなる微細化によるマスク工程の高集積化を目指した「ｍｏｒｅ Ｍｏｏｒｅ」が減速してきている。それに代わって、垂直方向に素子を積み上げ、その素子間を３次元的に配線で接続することで、素子間の抵抗や容量を低減できる「ｂｅｙｏｎｄ Ｍｏｏｒｅ」が注目を集めている。３次元方向への積層は、ウエハレベルでのパッケージ技術開発が加わることで、低コスト化も可能となる。   The recent trend toward miniaturization of semiconductor devices has slowed down “more Moore”, which aims at higher integration of mask processes by further miniaturization. Instead, “beyond Moore”, which can reduce the resistance and capacitance between elements by stacking elements in the vertical direction and connecting the elements in a three-dimensional manner, is attracting attention. Stacking in the three-dimensional direction can reduce costs by adding package technology development at the wafer level.

例えば、３次元配線の例としては、シリコン基板を用いたウエハプロセスの最初に、シリコン基板表面から埋め込み配線（タングステン（Ｗ）や、ポリシリコン等）を形成しておく。そしてウエハプロセスが終了した後に、シリコン基板を裏面研削して埋め込み配線を露出させ、バンプを形成する。そして、同様に作製した他方のウエハとバンプ同士を接合させて貼り合わせ、ウエハ間での電気的導通を取る手法（例えば、特許文献１参照。）がある。   For example, as an example of three-dimensional wiring, embedded wiring (tungsten (W), polysilicon, etc.) is formed from the surface of the silicon substrate at the beginning of the wafer process using the silicon substrate. Then, after the wafer process is completed, the back surface of the silicon substrate is ground to expose the embedded wiring, and bumps are formed. Then, there is a method (for example, refer to Patent Document 1) in which the other wafer manufactured in the same manner and the bumps are bonded and bonded together so as to obtain electrical continuity between the wafers.

また、図７に示すように、半導体デバイス１０１と半導体デバイス１０２とを張り合わせた後に、各々のウエハ間にあらかじめ埋め込んでおいた導電性のパッド部１１１に接触または貫通するように孔１２１をあけ、その孔１２１を導電性材料１２２で埋め込むことで導通を取る手法（例えば、非特許文献１参照。）等がある。   Further, as shown in FIG. 7, after bonding the semiconductor device 101 and the semiconductor device 102, a hole 121 is formed so as to contact or penetrate the conductive pad portion 111 embedded in advance between the wafers. For example, there is a method of taking conduction by embedding the hole 121 with a conductive material 122 (see, for example, Non-Patent Document 1).

しかし、３次元方向にウエハ（例えば半導体デバイス１０１，１０２）を積み上げる際、従来のウエハプロセスにおいて使用されていたチップ間の吸湿防止シール（ガードリング１３１、１３２）がデバイス間または接合面で分離してしまう。その結果、分離した部分の界面部から侵入した水分や大気成分が配線箇所に拡散し、配線１４１、１４２等に酸化および腐食を発生させる危険がある。   However, when stacking wafers (for example, semiconductor devices 101 and 102) in a three-dimensional direction, moisture absorption prevention seals (guard rings 131 and 132) between chips used in the conventional wafer process are separated between devices or at the bonding surface. End up. As a result, there is a risk that moisture and atmospheric components that have entered from the interface portion of the separated portion diffuse to the wiring location, and oxidation and corrosion occur in the wiring 141, 142, and the like.

特開平１１−２６１０００号公報JP 11-261000 A

“A 4-Side Tileable Illuminated 3D-Integrated Mpixcel CMOS Image Sensor” 2009 IEEE International Solid-State Circuit Conference （２００９）“A 4-Side Tileable Illuminated 3D-Integrated Mpixcel CMOS Image Sensor” 2009 IEEE International Solid-State Circuit Conference (2009)

解決しようとする問題点は、３次元方向に半導体デバイスを積み上げた場合に、各半導体デバイスのチップ間の吸湿を防止するガードリングが接合面で分離してしまうため、その接合界面部から侵入した水分や大気成分が半導体デバイスの配線等を酸化、腐食する点である。   The problem to be solved is that when semiconductor devices are stacked in a three-dimensional direction, the guard ring that prevents moisture absorption between the chips of each semiconductor device is separated at the joint surface, so that it enters from the joint interface portion. Moisture and atmospheric components oxidize and corrode the wiring of semiconductor devices.

本発明は、３次元方向に半導体デバイスを積み上げた場合に、各半導体デバイスのチップ間の吸湿を防止するガードリングを接合面で接合して、接合面から水分や大気成分がチップ内に侵入することを防止する。   In the present invention, when semiconductor devices are stacked in a three-dimensional direction, a guard ring that prevents moisture absorption between chips of each semiconductor device is joined at the joining surface, and moisture and atmospheric components enter the chip from the joining surface. To prevent that.

本発明の半導体装置は、第１基板に第１半導体集積回路が形成され、その第１半導体集積回路の側周を囲む耐湿性を有する第１ガードリングを備えた第１半導体デバイスと、
第２基板に第２半導体集積回路が形成され、その第２半導体集積回路の側周を囲む耐湿性を有する第２ガードリングを備えた第２半導体デバイスが積層されていて、
前記第１半導体デバイスと前記第２半導体デバイスの接合面で前記第１ガードリングと前記第２ガードリングとが接合されている。 According to another aspect of the present invention, there is provided a semiconductor device including: a first semiconductor device having a first guard integrated circuit formed on a first substrate and having a moisture-resistant first guard ring surrounding a side periphery of the first semiconductor integrated circuit;
A second semiconductor integrated circuit is formed on the second substrate, and a second semiconductor device having a second guard ring having moisture resistance surrounding the side periphery of the second semiconductor integrated circuit is laminated,
The first guard ring and the second guard ring are joined to each other at a joint surface between the first semiconductor device and the second semiconductor device.

本発明の半導体装置では、第１半導体デバイスと第２半導体デバイスの接合面で第１ガードリングと第２ガードリングとが接合されているから、第１半導体デバイスと第２半導体デバイスとの接合面から侵入した水分や大気成分（主として酸素等の酸化成分）は、第１配線部や第２配線部内に侵入することがない。このため、第１配線部の配線や第２配線部の配線が酸化、腐食を受けることがない。   In the semiconductor device of the present invention, since the first guard ring and the second guard ring are joined at the joint surface between the first semiconductor device and the second semiconductor device, the joint surface between the first semiconductor device and the second semiconductor device. Moisture and atmospheric components (mainly oxidizing components such as oxygen) that have entered through the air do not enter the first wiring portion and the second wiring portion. For this reason, the wiring of the 1st wiring part and the wiring of the 2nd wiring part do not receive oxidation and corrosion.

本発明の半導体装置の製造方法は、第１基板に第１半導体集積回路が形成され、その第１半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第１配線部を備えた第１半導体デバイスと、第２基板に第２半導体集積回路が形成され、その第２半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第２配線部を備えた第２半導体デバイスを、前記第１配線部と前記第２配線部とを対向させて積層する工程と、前記第１基板に前記第１配線部の側周を囲む耐湿性を有する第１ガードリングを前記第２ガードリングに接合させて形成する工程を備えている。   According to a method of manufacturing a semiconductor device of the present invention, a first semiconductor integrated circuit is formed on a first substrate, an insulating film formed on the first semiconductor integrated circuit, and a plurality of layers of wiring formed in the insulating film. A first semiconductor device having a first wiring portion, a second semiconductor integrated circuit formed on a second substrate, an insulating film formed on the second semiconductor integrated circuit, and a plurality of insulating films formed in the insulating film Laminating a second semiconductor device having a second wiring portion made of a layer wiring with the first wiring portion and the second wiring portion facing each other; and forming the first wiring portion on the first substrate. A step of forming a first guard ring having moisture resistance surrounding the side periphery and joining the second guard ring is provided.

本発明の半導体装置の製造方法は、第１基板に第１半導体集積回路が形成され、その第１半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第１配線部の側周に耐湿性を有する第１ガードリングを備えた第１半導体デバイスと、第２基板に第２半導体集積回路が形成され、その第２半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第２配線部を備えた第２半導体デバイスを、前記第１配線部と前記第２配線部とを対向させて積層する工程と、前記第２基板に前記第２半導体集積回路の側周を囲む耐湿性を有する第２ガードリングを前記第１ガードリングに接合させて形成する工程を備えている。   According to a method of manufacturing a semiconductor device of the present invention, a first semiconductor integrated circuit is formed on a first substrate, an insulating film formed on the first semiconductor integrated circuit, and a plurality of layers of wiring formed in the insulating film. A first semiconductor device provided with a first guard ring having moisture resistance on the side periphery of the first wiring portion, and a second semiconductor integrated circuit formed on the second substrate, and formed on the second semiconductor integrated circuit Laminating an insulating film and a second semiconductor device including a second wiring portion formed of a plurality of layers of wiring formed in the insulating film with the first wiring portion and the second wiring portion facing each other; And a step of forming a second guard ring having moisture resistance surrounding the side periphery of the second semiconductor integrated circuit on the second substrate by bonding to the first guard ring.

本発明の半導体装置の製造方法では、第１半導体デバイスと第２半導体デバイスの接合面で第１ガードリングと第２ガードリングとが接合されることから、第１半導体デバイスと第２半導体デバイスとの接合面から侵入した水分や大気成分（主として酸素等の酸化成分）は、第１配線部や第２配線部内に侵入することがない。このため、第１配線部の配線や第２配線部の配線が酸化、腐食を受けることがない。   In the method of manufacturing a semiconductor device according to the present invention, the first guard ring and the second guard ring are joined at the joint surface between the first semiconductor device and the second semiconductor device. Moisture and atmospheric components (mainly oxidizing components such as oxygen) that have entered from the bonding surface of the first and second wiring portions do not enter the first wiring portion and the second wiring portion. For this reason, the wiring of the 1st wiring part and the wiring of the 2nd wiring part do not receive oxidation and corrosion.

本発明の半導体装置は、第１ガードリングと第２ガードリングがデバイス接合面で接合されているため、第１半導体集積回路の配線や第２半導体集積回路の配線が酸化、腐食を受けることがないので、配線の信頼性の向上が図れる。   In the semiconductor device of the present invention, since the first guard ring and the second guard ring are joined at the device joint surface, the wiring of the first semiconductor integrated circuit and the wiring of the second semiconductor integrated circuit may be oxidized and corroded. Therefore, the reliability of wiring can be improved.

本発明の半導体装置の製造方法は、第１ガードリングと第２ガードリングがデバイス接合面で接合されるため、第１半導体集積回路の配線や第２半導体集積回路の配線が酸化、腐食を受けることがないので、配線の信頼性の向上が図れる。   In the method of manufacturing a semiconductor device according to the present invention, the first guard ring and the second guard ring are joined at the device joint surface, so that the wiring of the first semiconductor integrated circuit and the wiring of the second semiconductor integrated circuit are oxidized and corroded. Therefore, the reliability of the wiring can be improved.

本発明の第１実施の形態に係る半導体装置の構成の第１例を示した概略構成断面図およびガードリング部の平面レイアウト図である。1 is a schematic configuration cross-sectional view showing a first example of the configuration of a semiconductor device according to a first embodiment of the present invention and a plan layout diagram of a guard ring portion. 本発明の第１実施の形態に係る半導体装置の構成の第２例を示した概略構成断面図である。FIG. 3 is a schematic sectional view showing a second example of the configuration of the semiconductor device according to the first embodiment of the present invention. 本発明の第２実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 1st example of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 1st example of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施の形態に係る半導体装置の製造方法の第２例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 2nd example of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施の形態に係る半導体装置の製造方法の第２例を示した製造工程断面図である。It is manufacturing process sectional drawing which showed the 2nd example of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 従来例の半導体装置の構成の一例を示した概略構成断面図である。It is a schematic structure sectional view showing an example of composition of a conventional semiconductor device.

以下、発明を実施するための形態（以下、実施の形態とする）について説明する。   Hereinafter, modes for carrying out the invention (hereinafter referred to as embodiments) will be described.

＜１．第１の実施の形態＞
［半導体装置の構成の第１例］
本発明の第１実施の形態に係る半導体装置の構成の第１例を、図１の概略構成断面図およびガードリング部の平面レイアウト図によって説明する。図１（１）に概略構成断面図を示し、（２）にガードリング部の平面レイアウト図を示す。 <1. First Embodiment>
[First Example of Configuration of Semiconductor Device]
A first example of the configuration of the semiconductor device according to the first embodiment of the present invention will be described with reference to the schematic configuration cross-sectional view of FIG. FIG. 1A is a schematic cross-sectional view, and FIG. 1B is a plan layout view of the guard ring portion.

図１に示すように、第１半導体デバイス１１は、第１基板１２に第１半導体集積回路１３が形成されている。上記第１半導体集積回路１３上には、絶縁膜３１とその絶縁膜３１中に形成された複数層の配線３２からなる第１配線部３３を有し、その第１配線部３３の側周を囲む耐湿性を有する第１ガードリング１４が上記絶縁膜３１に形成されている。   As shown in FIG. 1, in the first semiconductor device 11, a first semiconductor integrated circuit 13 is formed on a first substrate 12. On the first semiconductor integrated circuit 13, there is a first wiring part 33 composed of an insulating film 31 and a plurality of layers of wirings 32 formed in the insulating film 31. The surrounding first guard ring 14 having moisture resistance is formed on the insulating film 31.

一方、第２半導体デバイス２１は、第２基板２２に第２半導体集積回路２３が形成されている。上記第２半導体集積回路２３上には、絶縁膜４１とその絶縁膜４１中に形成された複数層の配線４２からなる第２配線部４３を有し、その第２配線部４３の側周を囲む耐湿性を有する第２ガードリング２４が上記絶縁膜４１に形成されている。
そして、上記第１半導体デバイス１１と上記第２半導体デバイス２１が接合された積層されている。 On the other hand, in the second semiconductor device 21, the second semiconductor integrated circuit 23 is formed on the second substrate 22. On the second semiconductor integrated circuit 23, there is a second wiring part 43 composed of an insulating film 41 and a plurality of layers of wirings 42 formed in the insulating film 41. The surrounding second guard ring 24 having moisture resistance is formed on the insulating film 41.
The first semiconductor device 11 and the second semiconductor device 21 are laminated.

上記第１半導体デバイス１１と上記第２半導体デバイス２１の接合面では上記第１ガードリング１４と上記第２ガードリング２４とが接合されている。   The first guard ring 14 and the second guard ring 24 are joined at the joint surface between the first semiconductor device 11 and the second semiconductor device 21.

例えば、上記記第１半導体デバイス１１と上記第２半導体デバイス２１との接合は、接着剤５１で成されている。
または、図示していないが、上記第１半導体デバイス１１の接合面は第１酸化シリコン膜で形成され、上記第２半導体デバイス２１の接合面は第２酸化シリコン膜で形成され、上記第１半導体デバイス１１と上記第２半導体デバイス２１との接合は、上記第１、第２酸化シリコン膜同士の接合で成されていてもよい。 For example, the first semiconductor device 11 and the second semiconductor device 21 are joined with an adhesive 51.
Alternatively, although not shown, the bonding surface of the first semiconductor device 11 is formed of a first silicon oxide film, the bonding surface of the second semiconductor device 21 is formed of a second silicon oxide film, and the first semiconductor device The device 11 and the second semiconductor device 21 may be joined by joining the first and second silicon oxide films.

上記第１ガードリング１４と上記第２ガードリング２４は、詳細を図示はしていないが、以下のような構成となっている。
例えば、上記第１ガードリング１４は、上記第１基板１２、上記絶縁膜３１等を貫通する貫通溝１５の側面に形成された側壁絶縁膜（図示せず）を介して埋め込まれた、アルミニウム、銅、タングステン、チタン、タンタル、窒化チタン、窒化タンタル、ポリシリコン、もしくはそれらの積層構造や、またはアルミニウム、銅、タングステン、チタン、タンタルのいずれか１種以上を主成分とした合金等の耐湿性材料１７で形成されている。
したがって、上記第１ガードリング１４は、水分や大気成分（主として酸素（Ｏ）等の酸化成分）を通すことはない。 Although the details of the first guard ring 14 and the second guard ring 24 are not shown, they are configured as follows.
For example, the first guard ring 14 is made of aluminum embedded via a sidewall insulating film (not shown) formed on the side surface of the through groove 15 penetrating the first substrate 12, the insulating film 31 and the like. Moisture resistance of copper, tungsten, titanium, tantalum, titanium nitride, tantalum nitride, polysilicon, or a laminated structure thereof, or an alloy mainly containing any one or more of aluminum, copper, tungsten, titanium, and tantalum It is made of material 17.
Therefore, the first guard ring 14 does not pass moisture or atmospheric components (mainly oxidizing components such as oxygen (O)).

また、上記第２ガードリング２４は、少なくとも上記絶縁膜４１を貫通する貫通溝２５の側面に形成された側壁絶縁膜を介して埋め込まれた、アルミニウム、銅、タングステン、チタン、タンタル、窒化チタン、窒化タンタル、ポリシリコン、もしくはそれらの積層構造や、またはアルミニウム、銅、タングステン、チタン、タンタルのいずれか１種以上を主成分とした合金等の耐湿性材料２７で形成されている。
したがって、上記第２ガードリング２４は、水分や大気成分（主として酸素（Ｏ）等の酸化成分）を通すことはない。 The second guard ring 24 is made of aluminum, copper, tungsten, titanium, tantalum, titanium nitride embedded through a sidewall insulating film formed on the side surface of the through groove 25 penetrating at least the insulating film 41, It is made of tantalum nitride, polysilicon, or a laminated structure thereof, or a moisture-resistant material 27 such as an alloy mainly composed of at least one of aluminum, copper, tungsten, titanium, and tantalum.
Therefore, the second guard ring 24 does not pass moisture or atmospheric components (mainly oxidizing components such as oxygen (O)).

なお、上記第１ガードリング１４、第２ガードリング２４は、複数の溝をつなぎ合わせて形成した貫通溝１５（２５）内に上記耐湿性材料１７（２７）を埋め込んで形成したものであってもよい。   The first guard ring 14 and the second guard ring 24 are formed by embedding the moisture-resistant material 17 (27) in a through groove 15 (25) formed by connecting a plurality of grooves. Also good.

また、上記第１ガードリング１４、第２ガードリング２４ともに、その幅は、数百ｎｍから数μｍとする。例えば、２００ｎｍ〜４μｍ程度とする。上記のガードリング材料であれば、２００ｎｍ以上の厚さがあれば、十分な耐湿性が得られる。また、ガードリングが厚くなれば、接合幅も広くなり、耐湿性の点で有利になるが、４μｍを超えるような厚さは必要なく、チップ面積の増大になる。   Further, the width of both the first guard ring 14 and the second guard ring 24 is several hundred nm to several μm. For example, it is about 200 nm to 4 μm. If it is said guard ring material, if it is 200 nm or more in thickness, sufficient moisture resistance will be obtained. Further, if the guard ring is thicker, the bonding width becomes wider, which is advantageous in terms of moisture resistance. However, the thickness exceeding 4 μm is not necessary, and the chip area is increased.

したがって、上記半導体装置１では、第１半導体デバイス１１と第２半導体デバイス２１の接合面で、第１ガードリング１４と第２ガードリング２４とが接合されている。このため、第１半導体デバイス１１と第２半導体デバイス２１との接合面から侵入した水分や大気成分（主として酸素等の酸化成分）は、第１配線部３３や第２配線部４３内に侵入することがない。すなわち、接合界面での水分や大気成分の侵入が防止される。このため、第１配線部３３の配線３２や第２配線部４３の配線４２が酸化、腐食を受けることがない。
よって、配線の信頼性の向上が図れる。 Therefore, in the semiconductor device 1, the first guard ring 14 and the second guard ring 24 are joined at the joint surface between the first semiconductor device 11 and the second semiconductor device 21. Therefore, moisture and atmospheric components (mainly oxidizing components such as oxygen) that have entered from the bonding surface between the first semiconductor device 11 and the second semiconductor device 21 enter the first wiring portion 33 and the second wiring portion 43. There is nothing. That is, entry of moisture and atmospheric components at the bonding interface is prevented. For this reason, the wiring 32 of the 1st wiring part 33 and the wiring 42 of the 2nd wiring part 43 do not receive oxidation and corrosion.
Therefore, the reliability of wiring can be improved.

なお、図面では、第１ガードリング１４、第２ガードリング２４ともに、それぞれ、第１半導体集積回路１３、第２半導体集積回路２３の側周を三重に囲むように形成されているが、その数は、一重もしくは二重であっても、三重よりも多くてもかまわない。しかし、ガードリング数が多くなると、チップ面積の増大になるので、三重以下に形成されることが好ましい。   In the drawing, both the first guard ring 14 and the second guard ring 24 are formed so as to surround the side circumferences of the first semiconductor integrated circuit 13 and the second semiconductor integrated circuit 23, respectively. May be single, double or more than triple. However, if the number of guard rings is increased, the chip area is increased.

また、第１配線部３３の配線３２と第２配線部４３の配線４２との電気的接続は、プラグ２８によって成されている。このプラグ２８は、上記第１、第２ガードリング１４、２４と同様な構成を有する。   The electrical connection between the wiring 32 of the first wiring part 33 and the wiring 42 of the second wiring part 43 is made by a plug 28. The plug 28 has the same configuration as the first and second guard rings 14 and 24.

［半導体装置の構成の第２例］
本発明の第１実施の形態に係る半導体装置の構成の第２例を、図２の概略構成断面図によって説明する。 [Second Example of Configuration of Semiconductor Device]
A second example of the configuration of the semiconductor device according to the first embodiment of the present invention will be described with reference to the schematic configuration cross-sectional view of FIG.

図２に示すように、第１半導体デバイス１１は、第１基板１２に第１半導体集積回路１３が形成されている。上記第１半導体集積回路１３上には、絶縁膜３１とその絶縁膜３１中に形成された複数層の配線３２からなる第１配線部３３を有し、その第１配線部３３の側周を囲む耐湿性を有する第１ガードリング１４が上記絶縁膜３１に形成されている。   As shown in FIG. 2, in the first semiconductor device 11, a first semiconductor integrated circuit 13 is formed on a first substrate 12. On the first semiconductor integrated circuit 13, there is a first wiring part 33 composed of an insulating film 31 and a plurality of layers of wirings 32 formed in the insulating film 31. The surrounding first guard ring 14 having moisture resistance is formed on the insulating film 31.

一方、第２半導体デバイス２１は、第２基板２２に第２半導体集積回路２３が形成されている。上記第２半導体集積回路２３上に形成された絶縁膜４１とその絶縁膜４１中に形成された複数層の配線４２からなる第２配線部４３を有し、その第２配線部４３の側周を囲む耐湿性を有する第２ガードリング２４が上記絶縁膜４１に形成されている。
そして、上記第１半導体デバイス１１と上記第２半導体デバイス２１が接合された積層されている。 On the other hand, in the second semiconductor device 21, the second semiconductor integrated circuit 23 is formed on the second substrate 22. It has a second wiring portion 43 composed of an insulating film 41 formed on the second semiconductor integrated circuit 23 and a plurality of layers of wirings 42 formed in the insulating film 41, and the side periphery of the second wiring portion 43. A second guard ring 24 having moisture resistance surrounding the insulating film 41 is formed on the insulating film 41.
The first semiconductor device 11 and the second semiconductor device 21 are laminated.

上記第１半導体デバイス１１と上記第２半導体デバイス２１の接合面では上記第１ガードリング１４と上記第２ガードリング２４とが、例えば第２ガードリング２４に形成されたバンプ２９Ａを介して接合されている。もちろん、バンプ２９Ａは、第１ガードリング１４側に形成されていてもよく、第１ガードリング１４と第２ガードリング２４の両方に形成されていてもよい。
上記バンプ２９Ａは、例えば、スズ、銅、金、もしくはそれらを主成分とした合金で形成されている。 The first guard ring 14 and the second guard ring 24 are bonded to each other at the bonding surface between the first semiconductor device 11 and the second semiconductor device 21 through bumps 29A formed on the second guard ring 24, for example. ing. Of course, the bump 29 </ b> A may be formed on the first guard ring 14 side, or may be formed on both the first guard ring 14 and the second guard ring 24.
The bump 29A is made of, for example, tin, copper, gold, or an alloy containing them as a main component.

例えば、上記記第１半導体デバイス１１と上記第２半導体デバイス２１との接合は、接着剤５１で成されている。
または、図示していないが、上記第１半導体デバイス１１の接合面は第１酸化シリコン膜で形成され、上記第２半導体デバイス２１の接合面は第２酸化シリコン膜で形成され、上記第１半導体デバイス１１と上記第２半導体デバイス２１との接合は、上記第１、第２酸化シリコン膜同士の接合で成されていてもよい。 For example, the first semiconductor device 11 and the second semiconductor device 21 are joined with an adhesive 51.
Alternatively, although not shown, the bonding surface of the first semiconductor device 11 is formed of a first silicon oxide film, the bonding surface of the second semiconductor device 21 is formed of a second silicon oxide film, and the first semiconductor device The device 11 and the second semiconductor device 21 may be joined by joining the first and second silicon oxide films.

上記第１ガードリング１４と上記第２ガードリング２４は、詳細を図示はしていないが、以下のような構成となっている。
例えば、上記第１ガードリング１４は、少なくとも絶縁膜３１を貫通する貫通溝１５の側面に形成された側壁絶縁膜（図示せず）を介して埋め込まれた、アルミニウム、銅、タングステン、チタン、タンタル、窒化チタン、窒化タンタル、ポリシリコン、もしくはそれらの積層構造や、またはアルミニウム、銅、タングステン、チタン、タンタルのいずれか１種以上を主成分とした合金等の耐湿性材料１７で形成されている。
したがって、上記第１ガードリング１４は、水分や大気成分（主として酸素（Ｏ）等の酸化成分）を通すことはない。 Although the details of the first guard ring 14 and the second guard ring 24 are not shown, they are configured as follows.
For example, the first guard ring 14 is made of aluminum, copper, tungsten, titanium, or tantalum embedded through a sidewall insulating film (not shown) formed on the side surface of the through groove 15 penetrating at least the insulating film 31. , Titanium nitride, tantalum nitride, polysilicon, or a laminated structure thereof, or a moisture-resistant material 17 such as an alloy mainly containing at least one of aluminum, copper, tungsten, titanium, and tantalum. .
Therefore, the first guard ring 14 does not pass moisture or atmospheric components (mainly oxidizing components such as oxygen (O)).

また、上記第２ガードリング２４は、少なくとも絶縁膜４１を貫通する貫通溝２５の側面に形成された絶縁膜を介して埋め込まれた、アルミニウム、銅、タングステン、チタン、タンタル、窒化チタン、窒化タンタル、ポリシリコン、もしくはそれらの積層構造や、またはアルミニウム、銅、タングステン、チタン、タンタルのいずれか１種以上を主成分とした合金等の耐湿性材料２７で形成されている。
したがって、上記第２ガードリング２４は、水分や大気成分（主として酸素（Ｏ）等の酸化成分）を通すことはない。 Further, the second guard ring 24 is filled with aluminum, copper, tungsten, titanium, tantalum, titanium nitride, tantalum nitride embedded through an insulating film formed at least on the side surface of the through groove 25 penetrating the insulating film 41. , Polysilicon, or a laminated structure thereof, or a moisture-resistant material 27 such as an alloy containing at least one of aluminum, copper, tungsten, titanium, and tantalum as a main component.
Therefore, the second guard ring 24 does not pass moisture or atmospheric components (mainly oxidizing components such as oxygen (O)).

なお、上記第１ガードリング１４、第２ガードリング２４は、複数の溝をつなぎ合わせて形成した貫通溝１５（２５）内に上記耐湿性材料１７（２７）を埋め込んで形成したものであってもよい。   The first guard ring 14 and the second guard ring 24 are formed by embedding the moisture resistant material 17 (27) in a through groove 15 (25) formed by connecting a plurality of grooves. Also good.

また、上記第１ガードリング１４、第２ガードリング２４ともに、その幅は、数百ｎｍから数μｍとする。例えば、２００ｎｍ〜４μｍ程度とする。上記のガードリング材料であれば、２００ｎｍ以上の厚さがあれば、十分な耐湿性が得られる。また、ガードリングが厚くなれば、接合幅も広くなり、耐湿性の点で有利になるが、４μｍを超えるような厚さは必要なく、チップ面積の増大になる。   Further, the width of both the first guard ring 14 and the second guard ring 24 is several hundred nm to several μm. For example, it is about 200 nm to 4 μm. If it is said guard ring material, if it is 200 nm or more in thickness, sufficient moisture resistance will be obtained. Further, if the guard ring is thicker, the bonding width becomes wider, which is advantageous in terms of moisture resistance. However, the thickness exceeding 4 μm is not necessary, and the chip area is increased.

したがって、上記半導体装置２では、第１半導体デバイス１１と第２半導体デバイス２１の接合面で、第１ガードリング１４と第２ガードリング２４とがバンプ２９を介して接合されているから、第１半導体デバイス１１と第２半導体デバイス２１との接合面から侵入した水分や大気成分（主として酸素等の酸化成分）は、第１配線部１３や第２配線部２３内に侵入することがない。すなわち、接合界面での水分や大気成分の侵入が防止される。このため、第１配線部３３の配線３２や第２配線部４３の配線４２が酸化、腐食を受けることがない。
よって、配線の信頼性の向上が図れる。 Therefore, in the semiconductor device 2, the first guard ring 14 and the second guard ring 24 are joined via the bumps 29 at the joining surface of the first semiconductor device 11 and the second semiconductor device 21. Moisture and atmospheric components (mainly oxidizing components such as oxygen) that have entered from the bonding surface between the semiconductor device 11 and the second semiconductor device 21 do not enter the first wiring portion 13 and the second wiring portion 23. That is, entry of moisture and atmospheric components at the bonding interface is prevented. For this reason, the wiring 32 of the 1st wiring part 33 and the wiring 42 of the 2nd wiring part 43 do not receive oxidation and corrosion.
Therefore, the reliability of wiring can be improved.

なお、図面では、第１ガードリング１４、第２ガードリング２４ともに、それぞれ、第１半導体集積回路１３、第２半導体集積回路２３の側周を三重に囲むように形成されているが、その数は、一重もしくは二重であっても、三重よりも多くてもかまわない。しかし、ガードリング数が多くなると、チップ面積の増大になるので、三重以下に形成されることが好ましい。   In the drawing, both the first guard ring 14 and the second guard ring 24 are formed so as to surround the side circumferences of the first semiconductor integrated circuit 13 and the second semiconductor integrated circuit 23, respectively. May be single, double or more than triple. However, if the number of guard rings is increased, the chip area is increased.

また、第１配線部３３の配線３２と第２配線部４３の配線４２との電気的接続は、バンプ２９Ｂによって成されている。このバンプ２９Ｂは上記バンプ２９Ａと同様な材料で形成されている。   Further, the electrical connection between the wiring 32 of the first wiring part 33 and the wiring 42 of the second wiring part 43 is made by bumps 29B. The bump 29B is formed of the same material as the bump 29A.

＜２．第２の実施の形態＞
［半導体装置の製造方法の第１例］
本発明の第２実施の形態に係る半導体装置の製造方法の第１例を、図３〜図４の製造工程断面図によって説明する。 <2. Second Embodiment>
[First Example of Manufacturing Method of Semiconductor Device]
A first example of the method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to the manufacturing process sectional views of FIGS.

図３（１）に示すように、第１半導体デバイス１１は、第１基板１２に第１半導体集積回路１３が形成されている。上記第１半導体集積回路１３上には、絶縁膜３１とその絶縁膜３１中に形成された複数層の配線３２からなる第１配線部３３を有している。   As shown in FIG. 3A, in the first semiconductor device 11, a first semiconductor integrated circuit 13 is formed on a first substrate 12. On the first semiconductor integrated circuit 13, there is a first wiring portion 33 including an insulating film 31 and a plurality of layers of wirings 32 formed in the insulating film 31.

一方、第２半導体デバイス２１は、第２基板２２に第２半導体集積回路２３が形成されている。上記第２半導体集積回路２３上には、絶縁膜４１とその絶縁膜４１中に形成された複数層の配線４２からなる第２配線部４３を有し、その第２配線部４３の側周を囲む耐湿性を有する第２ガードリング２４が上記絶縁膜４１に形成されている。
上記第１半導体デバイス１１と上記第２半導体デバイス２１を、例えば接着剤５１で貼り合わせる。もしくは、図示はしていないが、上記絶縁膜３１の接合面に形成された酸化シリコン膜と、絶縁膜４１の接合面に形成された酸化シリコン（ＳｉＯ2）膜とをプラズマ接合等により貼り合わせる。 On the other hand, in the second semiconductor device 21, the second semiconductor integrated circuit 23 is formed on the second substrate 22. On the second semiconductor integrated circuit 23, there is a second wiring part 43 composed of an insulating film 41 and a plurality of layers of wirings 42 formed in the insulating film 41. The surrounding second guard ring 24 having moisture resistance is formed on the insulating film 41.
The first semiconductor device 11 and the second semiconductor device 21 are bonded together with an adhesive 51, for example. Alternatively, although not shown, the silicon oxide film formed on the bonding surface of the insulating film 31 and the silicon oxide (SiO 2 ) film formed on the bonding surface of the insulating film 41 are bonded together by plasma bonding or the like. .

次に、図３（２）に示すように、例えば第１基板１２の裏面側（素子、配線等が形成されていない側）を裏面研削（ＢＧＲ）や化学的機械研磨（ＣＭＰ）を使用し、研削もしくは研磨して、第１基板１２を薄くする。   Next, as shown in FIG. 3 (2), for example, the back surface side (the side where elements, wirings, etc. are not formed) of the first substrate 12 is used by back surface grinding (BGR) or chemical mechanical polishing (CMP). The first substrate 12 is thinned by grinding or polishing.

次に、図４（３）に示すように、ドライエッチング等により、上記第１基板１２から上記絶縁膜３１を貫通する貫通溝１５を形成する。
次に、例えば化学気相成長（ＣＶＤ）法によって、上記貫通溝１５の内面に第１基板１２のシリコン（Ｓｉ）との絶縁を確保する側壁絶縁膜（図示せず）を形成する。
その際、貫通溝１５底部に形成された側壁絶縁膜は、異方性の強い、例えば電子ビーム（ＥＢ）加工や、異方性エッチングによって除去する。
その後、上記貫通溝１５の内部を銅（Ｃｕ）、タングステン（Ｗ）等の耐湿性材料１７で埋め込む。そして、化学的機械研磨（ＣＭＰ）等で余分な耐湿性材料１７を取り除く。
この結果、貫通溝１５内の側壁に側壁絶縁膜を介して耐湿性材料１７が埋め込まれてなる第１ガードリング１４が形成される。
上記耐湿性材料１７は、上記第２ガードリング２４を構成する耐湿性材料２７も同様であり、アルミニウム、銅、タングステン、チタン、タンタル、窒化チタン、窒化タンタル、ポリシリコン、もしくはそれらの積層構造や、またはアルミニウム、銅、タングステン、チタン、タンタルのいずれか１種以上を主成分とした合金等で形成される。 Next, as shown in FIG. 4C, through grooves 15 penetrating the insulating film 31 from the first substrate 12 are formed by dry etching or the like.
Next, a sidewall insulating film (not shown) for ensuring insulation from silicon (Si) of the first substrate 12 is formed on the inner surface of the through groove 15 by, for example, chemical vapor deposition (CVD).
At this time, the sidewall insulating film formed at the bottom of the through groove 15 is removed by strong anisotropic, for example, electron beam (EB) processing or anisotropic etching.
Thereafter, the inside of the through groove 15 is filled with a moisture resistant material 17 such as copper (Cu) or tungsten (W). Then, excess moisture-resistant material 17 is removed by chemical mechanical polishing (CMP) or the like.
As a result, the first guard ring 14 is formed in which the moisture-resistant material 17 is embedded in the side wall in the through groove 15 via the side wall insulating film.
The moisture-resistant material 17 is the same as the moisture-resistant material 27 constituting the second guard ring 24, and aluminum, copper, tungsten, titanium, tantalum, titanium nitride, tantalum nitride, polysilicon, or a laminated structure thereof. Or an alloy containing, as a main component, at least one of aluminum, copper, tungsten, titanium, and tantalum.

また、上記第１ガードリング１４を形成するとき、同時に、第１配線部１３、第２配線部４３の配線３２、配線４２に接続するプラグ２８を形成することはできる。図面では、配線３２に接続するプラグ２８を示した。   Further, when the first guard ring 14 is formed, the plug 28 connected to the first wiring portion 13, the wiring 32 of the second wiring portion 43, and the wiring 42 can be formed at the same time. In the drawing, the plug 28 connected to the wiring 32 is shown.

次に、図４（４）に示すように、例えば、第１基板１２上に層間絶縁膜６１を成膜して第１基板１２のシリコン（Ｓｉ）部分との絶縁を確保する。その後、層間絶縁膜６１の所定の位置に配線３２に接続されたプラグ２８に達する開口部６２を形成し、この開口部６２を通じて配線３２に接続されるパッド電極６３を形成する。このパッド電極６３は、例えばアルミニウムもしくはアルミニウム合金で形成される。もちろん、上記パッド電極６３は、アルミニウム以外の導電性材料で形成されてもよい。   Next, as shown in FIG. 4 (4), for example, an interlayer insulating film 61 is formed on the first substrate 12 to ensure insulation from the silicon (Si) portion of the first substrate 12. Thereafter, an opening 62 reaching the plug 28 connected to the wiring 32 is formed at a predetermined position of the interlayer insulating film 61, and a pad electrode 63 connected to the wiring 32 through the opening 62 is formed. The pad electrode 63 is made of, for example, aluminum or an aluminum alloy. Of course, the pad electrode 63 may be formed of a conductive material other than aluminum.

また、上記貫通溝１５、貫通溝２５は、その幅が、例えば数百ｎｍから数μｍとなるように形成される。例えば、ガードリング材料が２００ｎｍ〜４μｍの幅で埋め込まれるように、側壁絶縁膜の膜厚を考慮して形成される。例えば、側壁絶縁膜の膜厚は、電気的絶縁性は確保されればよいので、例えば酸化シリコン膜の場合、２０ｎｍ以上とする。また上記のガードリング材料であれば、２００ｎｍ以上の幅があれば、十分な耐湿性が得られる。また、ガードリングが厚くなれば、接合幅も広くなり、耐湿性の点で有利になるが、４μｍを超えるような厚さは必要なく、チップ面積の増大になる。   Further, the through groove 15 and the through groove 25 are formed so that the width thereof is, for example, several hundred nm to several μm. For example, it is formed in consideration of the film thickness of the sidewall insulating film so that the guard ring material is embedded with a width of 200 nm to 4 μm. For example, the film thickness of the side wall insulating film may be 20 nm or more in the case of a silicon oxide film, for example, as long as electrical insulation is ensured. In addition, if the guard ring material has a width of 200 nm or more, sufficient moisture resistance can be obtained. Further, if the guard ring is thicker, the bonding width becomes wider, which is advantageous in terms of moisture resistance. However, the thickness exceeding 4 μm is not necessary, and the chip area is increased.

したがって、上記半導体装置の製造方法では、第１半導体デバイス１１と第２半導体デバイス２１の接合面で、第１ガードリング１４と第２ガードリング２４とが接合されることから、第１半導体デバイス１１と第２半導体デバイス２１との接合面から侵入した水分や大気成分（主として酸素等の酸化成分）は、第１配線部３３や第２配線部４３内に侵入することがない。このため、第１配線部３３の配線３２や第２配線部４３の配線４２が酸化、腐食を受けることがない。
よって、配線の信頼性の向上が図れる。 Therefore, in the method for manufacturing a semiconductor device, the first guard ring 14 and the second guard ring 24 are joined at the joint surface between the first semiconductor device 11 and the second semiconductor device 21. Moisture and atmospheric components (mainly oxidizing components such as oxygen) that have entered from the bonding surface between the first semiconductor device 21 and the second semiconductor device 21 do not enter the first wiring portion 33 and the second wiring portion 43. For this reason, the wiring 32 of the 1st wiring part 33 and the wiring 42 of the 2nd wiring part 43 do not receive oxidation and corrosion.
Therefore, the reliability of wiring can be improved.

なお、図面では、第１ガードリング１４、第２ガードリング２４ともに、それぞれ、第１半導体集積回路１３、第２半導体集積回路２３の側周を三重に囲むように形成されているが、その数は、一重もしくは二重であっても、三重よりも多くてもかまわない。しかし、ガードリング数が多くなると、チップ面積の増大になるので、三重以下に形成されることが好ましい。   In the drawing, both the first guard ring 14 and the second guard ring 24 are formed so as to surround the side circumferences of the first semiconductor integrated circuit 13 and the second semiconductor integrated circuit 23, respectively. May be single, double or more than triple. However, if the number of guard rings is increased, the chip area is increased.

［半導体装置の製造方法の第２例］
本発明の第２実施の形態に係る半導体装置の製造方法の第２例を、図５〜図６の製造工程断面図によって説明する。 [Second Example of Manufacturing Method of Semiconductor Device]
A second example of the method of manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to the manufacturing process sectional views of FIGS.

図５（１）に示すように、第１半導体デバイス１１は、第１基板１２に第１半導体集積回路１３が形成されている。上記第１半導体集積回路１３上には、絶縁膜３１とその絶縁膜３１中に形成された複数層の配線３２からなる第１配線部３３を有し、その第１配線部３３の側周を囲む耐湿性を有する第１ガードリング１４が上記絶縁膜３１に形成されている。
上記第１ガードリング１４の接合部には、接合用パッド１４Ｐが形成されていることが好ましい。 As shown in FIG. 5A, in the first semiconductor device 11, the first semiconductor integrated circuit 13 is formed on the first substrate 12. On the first semiconductor integrated circuit 13, there is a first wiring part 33 composed of an insulating film 31 and a plurality of layers of wirings 32 formed in the insulating film 31. The surrounding first guard ring 14 having moisture resistance is formed on the insulating film 31.
It is preferable that a bonding pad 14 </ b> P is formed at the bonding portion of the first guard ring 14.

一方、第２半導体デバイス２１は、第２基板２２に第２半導体集積回路２３が形成されている。上記第２半導体集積回路２３上には、絶縁膜４１とその絶縁膜４１中に形成された複数層の配線４２からなる第２配線部４３を有し、その第２配線部４３の側周を囲む耐湿性を有する第２ガードリング２４が上記絶縁膜４１に形成されている。
上記第２ガードリング２４の接合部には、接合用パッド２４Ｐ（上記バンプ２９Ａに対応）が形成されていることが好ましい。 On the other hand, in the second semiconductor device 21, the second semiconductor integrated circuit 23 is formed on the second substrate 22. On the second semiconductor integrated circuit 23, there is a second wiring part 43 composed of an insulating film 41 and a plurality of layers of wirings 42 formed in the insulating film 41. The surrounding second guard ring 24 having moisture resistance is formed on the insulating film 41.
It is preferable that a bonding pad 24 </ b> P (corresponding to the bump 29 </ b> A) is formed at the bonding portion of the second guard ring 24.

そして、上記第１半導体デバイス１１と上記第２半導体デバイス２１を、例えば接着剤５１で貼り合わせる。もしくは、図示はしていないが、上記絶縁膜３１の接合面に形成された酸化シリコン膜と、絶縁膜４１の接合面に形成された酸化シリコン（ＳｉＯ2）膜とをプラズマ接合等により貼り合わせる。 Then, the first semiconductor device 11 and the second semiconductor device 21 are bonded together with an adhesive 51, for example. Alternatively, although not shown, the silicon oxide film formed on the bonding surface of the insulating film 31 and the silicon oxide (SiO 2 ) film formed on the bonding surface of the insulating film 41 are bonded together by plasma bonding or the like. .

このとき、上記第１ガードリング１４の接合用パッド１４Ｐと上記第２ガードリング２４の接合用パッド２４Ｐとが接合される。なお、上記接着剤５１を用いて説明する場合、上記接着剤５１が接合用パッド１４Ｐ表面、接合用パッド２４Ｐ表面に被着されないようにしている。例えば、接合用パッド１４Ｐ表面および接合用パッド２４Ｐ表面以外の領域に接着剤５１を形成して貼り合わせてもよい。その際、接着剤５１の被着は、第１半導体デバイス１１側でも第２半導体デバイス２１側でも、その両方でもよい。または例えば、接合用パッド１４Ｐ表面と接合用パッド２４Ｐ表面を接合した後、隙間に接着剤５１を充填してもよい。   At this time, the bonding pad 14P of the first guard ring 14 and the bonding pad 24P of the second guard ring 24 are bonded. In the description using the adhesive 51, the adhesive 51 is not attached to the surface of the bonding pad 14P and the surface of the bonding pad 24P. For example, the adhesive 51 may be formed and bonded to a region other than the surface of the bonding pad 14P and the surface of the bonding pad 24P. At this time, the adhesive 51 may be applied on the first semiconductor device 11 side or on the second semiconductor device 21 side, or both. Alternatively, for example, the adhesive 51 may be filled in the gap after the surface of the bonding pad 14P and the surface of the bonding pad 24P are bonded.

次に、図５（２）に示すように、例えば第１基板１２の裏面側（素子、配線等が形成されていない側）を裏面研削（ＢＧＲ）や化学的機械研磨（ＣＭＰ）を使用し、研削もしくは研磨して、第１基板１２を薄くする。   Next, as shown in FIG. 5 (2), for example, the back surface side (the side where elements, wirings, etc. are not formed) of the first substrate 12 is used by back surface grinding (BGR) or chemical mechanical polishing (CMP). Then, the first substrate 12 is thinned by grinding or polishing.

次に、図６（３）に示すように、ドライエッチング等により、上記第１基板１２から上記絶縁膜３１を貫通して第１配線部３３の配線３２の一部に達する貫通孔３５を形成する。
次に、例えば化学気相成長（ＣＶＤ）法によって、上記貫通孔３５の内面に第１基板１２のシリコン（Ｓｉ）との絶縁を確保する側壁絶縁膜（図示せず）を形成する。
その際、貫通孔３５底部に形成された側壁絶縁膜は、異方性の強い、例えば電子ビーム（ＥＢ）加工や、異方性エッチングによって除去する。
その後、上記貫通孔３５の内部を銅（Ｃｕ）、タングステン（Ｗ）等の導電性材料３７で埋め込む。そして、化学的機械研磨（ＣＭＰ）等で余分な導電性材料３７を取り除く。
この結果、貫通孔３５内の側壁に側壁絶縁膜を介して導電性材料３７が埋め込まれてなるプラグ３８が形成される。
上記導電性材料３７は、上記耐湿性材料１７と同様であり、アルミニウム、銅、タングステン、チタン、タンタル、窒化チタン、窒化タンタル、ポリシリコン、もしくはそれらの積層構造や、またはアルミニウム、銅、タングステン、チタン、タンタルのいずれか１種以上を主成分とした合金等で形成される。 Next, as shown in FIG. 6 (3), through-holes 35 that penetrate from the first substrate 12 through the insulating film 31 and reach part of the wiring 32 of the first wiring portion 33 are formed by dry etching or the like. To do.
Next, a sidewall insulating film (not shown) for ensuring insulation from silicon (Si) of the first substrate 12 is formed on the inner surface of the through hole 35 by, for example, chemical vapor deposition (CVD).
At this time, the sidewall insulating film formed at the bottom of the through hole 35 is removed by strong anisotropic, for example, electron beam (EB) processing or anisotropic etching.
Thereafter, the inside of the through hole 35 is filled with a conductive material 37 such as copper (Cu) or tungsten (W). Then, excess conductive material 37 is removed by chemical mechanical polishing (CMP) or the like.
As a result, a plug 38 in which the conductive material 37 is embedded in the side wall in the through hole 35 via the side wall insulating film is formed.
The conductive material 37 is the same as the moisture-resistant material 17, and aluminum, copper, tungsten, titanium, tantalum, titanium nitride, tantalum nitride, polysilicon, or a laminated structure thereof, or aluminum, copper, tungsten, It is formed of an alloy or the like mainly containing one or more of titanium and tantalum.

次に、図６（４）に示すように、例えば、第１基板１２上に層間絶縁膜６１を成膜して第１基板１２のシリコン（Ｓｉ）部分との絶縁を確保する。その後、層間絶縁膜６１の所定の位置に配線３２に接続されたプラグ３８に達する開口部６２を形成し、この開口部６２を通じて配線３２に接続されるパッド電極６３を形成する。このパッド電極６３は、例えばアルミニウムもしくはアルミニウム合金で形成される。もちろん、上記パッド電極６３は、アルミニウム以外の導電性材料で形成されてもよい。   Next, as shown in FIG. 6 (4), for example, an interlayer insulating film 61 is formed on the first substrate 12 to ensure insulation from the silicon (Si) portion of the first substrate 12. Thereafter, an opening 62 reaching the plug 38 connected to the wiring 32 is formed at a predetermined position of the interlayer insulating film 61, and a pad electrode 63 connected to the wiring 32 through the opening 62 is formed. The pad electrode 63 is made of, for example, aluminum or an aluminum alloy. Of course, the pad electrode 63 may be formed of a conductive material other than aluminum.

また、上記貫通溝１５、貫通溝２５は、その幅が、例えば数百ｎｍから数μｍとなるように形成される。例えば、ガードリング材料が２００ｎｍ〜４μｍの幅で埋め込まれるように、側壁絶縁膜の膜厚を考慮して形成される。例えば、側壁絶縁膜の膜厚は、電気的絶縁性は確保されればよいので、例えば酸化シリコン膜の場合、２０ｎｍ以上とする。また上記のガードリング材料であれば、２００ｎｍ以上の幅があれば、十分な耐湿性が得られる。また、ガードリングが厚くなれば、接合幅も広くなり、耐湿性の点で有利になるが、４μｍを超えるような厚さは必要なく、チップ面積の増大になる。   Further, the through groove 15 and the through groove 25 are formed so that the width thereof is, for example, several hundred nm to several μm. For example, it is formed in consideration of the film thickness of the sidewall insulating film so that the guard ring material is embedded with a width of 200 nm to 4 μm. For example, the film thickness of the side wall insulating film may be 20 nm or more in the case of a silicon oxide film, for example, as long as electrical insulation is ensured. In addition, if the guard ring material has a width of 200 nm or more, sufficient moisture resistance can be obtained. Further, if the guard ring is thicker, the bonding width becomes wider, which is advantageous in terms of moisture resistance. However, the thickness exceeding 4 μm is not necessary, and the chip area is increased.

したがって、上記半導体装置の製造方法（第２例）では、第１半導体デバイス１１と第２半導体デバイス２１の接合面で、第１ガードリング１４と第２ガードリング２４とが接合されることから、第１半導体デバイス１１と第２半導体デバイス２１との接合面から侵入した水分や大気成分（主として酸素等の酸化成分）は、第１配線部３３や第２配線部４３内に侵入することがない。このため、第１配線部３３の配線３２や第２配線部４３の配線４２が酸化、腐食を受けることがない。
よって、配線の信頼性の向上が図れる。 Therefore, in the semiconductor device manufacturing method (second example), the first guard ring 14 and the second guard ring 24 are joined at the joining surface of the first semiconductor device 11 and the second semiconductor device 21. Moisture and atmospheric components (mainly oxidizing components such as oxygen) that have entered from the bonding surface between the first semiconductor device 11 and the second semiconductor device 21 do not enter the first wiring portion 33 and the second wiring portion 43. . For this reason, the wiring 32 of the 1st wiring part 33 and the wiring 42 of the 2nd wiring part 43 do not receive oxidation and corrosion.
Therefore, the reliability of wiring can be improved.

なお、図面では、第１ガードリング１４、第２ガードリング２４ともに、それぞれ、第１半導体集積回路１３、第２半導体集積回路２３の側周を三重に囲むように形成されているが、その数は、一重もしくは二重であっても、三重よりも多くてもかまわない。しかし、ガードリング数が多くなると、チップ面積の増大になるので、三重以下に形成されることが好ましい。   In the drawing, both the first guard ring 14 and the second guard ring 24 are formed so as to surround the side circumferences of the first semiconductor integrated circuit 13 and the second semiconductor integrated circuit 23, respectively. May be single, double or more than triple. However, if the number of guard rings is increased, the chip area is increased.

また、上記各製造方法において、貫通溝１５，２５、貫通孔３５等を形成するには、例えば、ドライエッチングを用いる。   In each of the above manufacturing methods, for example, dry etching is used to form the through grooves 15 and 25, the through holes 35, and the like.

シリコン（Ｓｉ）部分のドライエッチングでは、例えば、エッチングガスに、サルファーヘキサフルオライド（ＳＦ6）と、酸素（Ｏ2）を用いる。そのエッチング雰囲気の圧力を２４Ｐａ、ＲＦパワーを７００Ｗに設定される。エッチングガス流量は、サルファーヘキサフルオライド（ＳＦ6）を１００ｃｍ3／ｍｉｎ、酸素（Ｏ2）を８０ｃｍ3／ｍｉｎに設定される。さらに、基板温度を、トップ側を４０℃、サイド部分を４０℃、底部を３０℃に設定される。上記条件は一例であって、上記条件に限定されない。 In dry etching of a silicon (Si) portion, for example, sulfur hexafluoride (SF 6 ) and oxygen (O 2 ) are used as an etching gas. The pressure of the etching atmosphere is set to 24 Pa and the RF power is set to 700 W. Etching gas flow rate is set sulfur hexafluoride and (SF 6) 100cm 3 / min , the oxygen (O 2) to 80 cm 3 / min. Further, the substrate temperature is set to 40 ° C. on the top side, 40 ° C. on the side portion, and 30 ° C. on the bottom portion. The above condition is an example and is not limited to the above condition.

上記絶縁膜３１、絶縁膜４１が酸化シリコン（ＳｉＯ2）である場合のエッチングでは、例えば、エッチングガスにオクタフルオロシクロブタン（Ｃ4Ｆ8）、酸素（Ｏ2）、アルゴン（Ａｒ）を用いる。そのエッチング雰囲気の圧力を５．３Ｐａ、ＲＦパワーを１５００Ｗ、バイアスパワーを７００Ｗに設定する。また、エッチングガス流量は、オクタフルオロシクロブタン（Ｃ4Ｆ8）を１６ｃｍ3／ｍｉｎ、酸素（Ｏ2）を１０ｃｍ3／ｍｉｎ、アルゴン（Ａｒ）を９００ｃｍ3／ｍｉｎに設定する。さらに基板温度を、トップ側を６０℃、サイド部分を６０℃、底部を２０℃に設定する。上記条件は一例であって、上記条件に限定されない。 In the etching in the case where the insulating film 31 and the insulating film 41 are silicon oxide (SiO 2 ), for example, octafluorocyclobutane (C 4 F 8 ), oxygen (O 2 ), and argon (Ar) are used as an etching gas. The pressure of the etching atmosphere is set to 5.3 Pa, the RF power is set to 1500 W, and the bias power is set to 700 W. The etching gas flow rate is set octafluorocyclobutane (C 4 F 8) to 16cm 3 / min, the oxygen (O 2) 10cm 3 / min , argon (Ar) to 900 cm 3 / min. Further, the substrate temperature is set to 60 ° C. on the top side, 60 ° C. on the side portion, and 20 ° C. on the bottom portion. The above condition is an example and is not limited to the above condition.

上記絶縁膜３１、絶縁膜４１がベンゾシクロブテン（ＢＣＢ）である場合の上記絶縁膜３１、絶縁膜４１のドライエッチングでは、エッチングガスに、オクタフルオロシクロブタン（Ｃ4Ｆ8）、酸素（Ｏ2）、窒素（Ｎ2）を用いる。また、エッチング雰囲気の圧力を１３．３Ｐａ、ＲＦパワーを１５００Ｗ、バイアスパワーを７００Ｗに設定される。また、エッチングガス流量は、オクタフルオロシクロブタン（Ｃ4Ｆ8）を１０ｃｍ3／ｍｉｎ、酸素（Ｏ2）を５０ｃｍ3／ｍｉｎ、窒素（Ｎ2）を５００ｃｍ3／ｍｉｎに設定する。さらにエッチング雰囲気の温度を例えば２３℃（室温）に設定する。上記条件は一例であって、上記条件に限定されない。 In the dry etching of the insulating film 31 and the insulating film 41 when the insulating film 31 and the insulating film 41 are benzocyclobutene (BCB), octafluorocyclobutane (C 4 F 8 ), oxygen (O 2 ) are used as etching gases. ) And nitrogen (N 2 ). Further, the pressure of the etching atmosphere is set to 13.3 Pa, the RF power is set to 1500 W, and the bias power is set to 700 W. The etching gas flow rate is set octafluorocyclobutane (C 4 F 8) to 10 cm 3 / min, the oxygen (O 2) 50cm 3 / min , nitrogen (N 2) to 500 cm 3 / min. Further, the temperature of the etching atmosphere is set to 23 ° C. (room temperature), for example. The above condition is an example and is not limited to the above condition.

また、プラズマ処理による第１半導体デバイス１１の酸化シリコン膜と第２半導体デバイス２１の酸化シリコン膜との接合に用いるプラズマ接合条件の一例として、プラズマパワーを２００Ｗ、プラズマ接合雰囲気の圧力を０．６７ｋＰａ、プロセスガスに窒素（Ｎ2）を用い、基板温度を２３℃（室温）とした。上記条件は一例であって、上記条件に限定されない。 As an example of plasma bonding conditions used for bonding the silicon oxide film of the first semiconductor device 11 and the silicon oxide film of the second semiconductor device 21 by plasma processing, the plasma power is 200 W and the pressure of the plasma bonding atmosphere is 0.67 kPa. Nitrogen (N 2 ) was used as the process gas, and the substrate temperature was 23 ° C. (room temperature). The above condition is an example and is not limited to the above condition.

また、接合時に行うアニールの条件としては、アニール温度を４００℃、アニール雰囲気の圧力を周囲圧力（例えば、大気圧）、プロセスガスに窒素（Ｎ2）を用い、アニール時間を１時間とした。また、ロード、アンロードにおける温度を４００℃に設定した。上記条件は一例であって、上記条件に限定されない。
なお、接合に係る圧着は、プラズマ処理後に重ね合わせてアニール処理するだけで貼り合わせが可能である。 The annealing conditions for the bonding were as follows: annealing temperature was 400 ° C., annealing atmosphere pressure was ambient pressure (eg, atmospheric pressure), process gas was nitrogen (N 2 ), and annealing time was 1 hour. The temperature during loading and unloading was set to 400 ° C. The above condition is an example and is not limited to the above condition.
Note that the bonding for bonding can be performed by simply superposing and annealing after the plasma treatment.

１１…第１半導体デバイス、１２…第１基板、１３…第１半導体集積回路、１４…第１ガードリング、２１…第１半導体デバイス、２２…第２基板、２３…第２半導体集積回路、２４…第２ガードリング、３１…絶縁膜、３２…配線、３３…第１配線部、４１…絶縁膜、４２…配線、４３…第２配線部   DESCRIPTION OF SYMBOLS 11 ... 1st semiconductor device, 12 ... 1st board | substrate, 13 ... 1st semiconductor integrated circuit, 14 ... 1st guard ring, 21 ... 1st semiconductor device, 22 ... 2nd board | substrate, 23 ... 2nd semiconductor integrated circuit, 24 ... second guard ring, 31 ... insulating film, 32 ... wiring, 33 ... first wiring portion, 41 ... insulating film, 42 ... wiring, 43 ... second wiring portion

Claims (13)

第１基板に第１半導体集積回路が形成され、その第１半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第１配線部の側周を囲む耐湿性を有する第１ガードリングを備えた第１半導体デバイスと、
第２基板に第２半導体集積回路が形成され、その第２半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第２配線部の側周を囲む耐湿性を有する第２ガードリングを備えた第２半導体デバイスが、前記第１配線部と前記第２配線部とを対向させて積層されていて、
前記第１半導体デバイスと前記第２半導体デバイスの接合面で前記第１ガードリングと前記第２ガードリングとが接合されている
半導体装置。 A first semiconductor integrated circuit is formed on a first substrate, and surrounds a side periphery of a first wiring portion including an insulating film formed on the first semiconductor integrated circuit and a plurality of layers of wiring formed in the insulating film. A first semiconductor device comprising a first guard ring having moisture resistance;
A second semiconductor integrated circuit is formed on the second substrate, and surrounds a side periphery of a second wiring portion made up of an insulating film formed on the second semiconductor integrated circuit and a plurality of layers of wiring formed in the insulating film. A second semiconductor device comprising a second guard ring having moisture resistance is laminated with the first wiring portion and the second wiring portion facing each other;
A semiconductor device in which the first guard ring and the second guard ring are joined at a joint surface between the first semiconductor device and the second semiconductor device. 前記第１半導体デバイスと前記第２半導体デバイスとの接合は、接着剤で成されている
請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the first semiconductor device and the second semiconductor device are joined with an adhesive. 前記第１半導体デバイスの接合面は第１酸化シリコン膜で形成され、
前記第２半導体デバイスの接合面は第２酸化シリコン膜で形成され、
前記第１半導体デバイスと前記第２半導体デバイスとの接合は、前記第１、第２酸化シリコン膜同士の接合で成されている
請求項１記載の半導体装置。 A bonding surface of the first semiconductor device is formed of a first silicon oxide film;
A bonding surface of the second semiconductor device is formed of a second silicon oxide film;
The semiconductor device according to claim 1, wherein a junction between the first semiconductor device and the second semiconductor device is formed by a junction between the first and second silicon oxide films. 前記第１半導体デバイスの接合面における前記第１半導体集積回路の第１配線と、
前記第２半導体デバイスの接合面における前記第２半導体集積回路の第２配線が接合されていて、
前記第１配線と前記第２配線との接合は、それぞれの配線に形成されたバンプを介して接合されていて、
前記第１ガードリングと前記第２ガードリングとの接合は、それぞれのガードリングに形成されたバンプを介して接合されている
請求項１，２または３記載の半導体装置。 A first wiring of the first semiconductor integrated circuit at a bonding surface of the first semiconductor device;
The second wiring of the second semiconductor integrated circuit on the bonding surface of the second semiconductor device is bonded;
The bonding between the first wiring and the second wiring is bonded via a bump formed on each wiring,
The semiconductor device according to claim 1, wherein the first guard ring and the second guard ring are joined via bumps formed on the respective guard rings. 前記第１ガードリングおよび前記第２ガードリングは、前記第１基板および前記第２基板のそれぞれに形成された貫通孔内に絶縁膜を介して埋め込まれたアルミニウム、銅、タングステン、チタン、タンタル、窒化チタン、窒化タンタル、ポリシリコン、もしくはそれらの積層構造や、またはアルミニウム、銅、タングステン、チタン、タンタルのいずれか１種以上を主成分とした合金である
請求項１ないし請求項４のうちの１項に記載の半導体装置。 The first guard ring and the second guard ring are made of aluminum, copper, tungsten, titanium, tantalum, embedded through an insulating film in a through hole formed in each of the first substrate and the second substrate. 5. The titanium nitride, tantalum nitride, polysilicon, or a laminated structure thereof, or an alloy mainly containing at least one of aluminum, copper, tungsten, titanium, and tantalum. 2. A semiconductor device according to item 1. 前記バンプはスズ、銅、金、もしくはそれらを主成分とした合金で形成されている
請求項４記載の半導体装置。 The semiconductor device according to claim 4, wherein the bump is made of tin, copper, gold, or an alloy containing these as a main component. 第１基板に第１半導体集積回路が形成され、その第１半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第１配線部を備えた第１半導体デバイスと、
第２基板に第２半導体集積回路が形成され、その第２半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第２配線部を備えた第２半導体デバイスを、前記第１配線部と前記第２配線部とを対向させて積層する工程と、
前記第１基板に前記第１配線部の側周を囲む耐湿性を有する第１ガードリングを前記第２ガードリングに接合させて形成する工程を備えた
半導体装置の製造方法。 A first semiconductor integrated circuit is formed on a first substrate, and includes a first wiring portion including an insulating film formed on the first semiconductor integrated circuit and a plurality of wiring layers formed in the insulating film. A semiconductor device;
A second semiconductor integrated circuit is formed on the second substrate, and includes a second wiring portion including an insulating film formed on the second semiconductor integrated circuit and a plurality of layers of wiring formed in the insulating film. Laminating a semiconductor device with the first wiring portion and the second wiring portion facing each other;
A method for manufacturing a semiconductor device, comprising: forming a first guard ring having moisture resistance surrounding the side periphery of the first wiring portion on the first substrate by bonding the first guard ring to the second guard ring. 第１基板に第１半導体集積回路が形成され、その第１半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第１配線部の側周に耐湿性を有する第１ガードリングを備えた第１半導体デバイスと、
第２基板に第２半導体集積回路が形成され、その第２半導体集積回路上に形成された絶縁膜とその絶縁膜中に形成された複数層の配線からなる第２配線部を備えた第２半導体デバイスを、前記第１配線部と前記第２配線部とを対向させて積層する工程と、
前記第２基板に前記第２半導体集積回路の側周を囲む耐湿性を有する第２ガードリングを前記第１ガードリングに接合させて形成する工程を備えた
半導体装置の製造方法。 A first semiconductor integrated circuit is formed on a first substrate, and a moisture resistance is provided on a side periphery of a first wiring portion including an insulating film formed on the first semiconductor integrated circuit and a plurality of layers of wiring formed in the insulating film. A first semiconductor device comprising a first guard ring having a property;
A second semiconductor integrated circuit is formed on the second substrate, and includes a second wiring portion including an insulating film formed on the second semiconductor integrated circuit and a plurality of layers of wiring formed in the insulating film. Laminating a semiconductor device with the first wiring portion and the second wiring portion facing each other;
A method of manufacturing a semiconductor device, comprising: forming a second guard ring having moisture resistance surrounding a side periphery of the second semiconductor integrated circuit on the second substrate by bonding the second guard ring to the first guard ring. 前記第１半導体デバイスと前記第２半導体デバイスとの接合は、接着剤で成される
請求項７または８記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 7, wherein the first semiconductor device and the second semiconductor device are joined with an adhesive. 前記第１半導体デバイスの接合面に第１酸化シリコン膜が形成され、
前記第２半導体デバイスの接合面に第２酸化シリコン膜が形成され、
前記第１半導体デバイスと前記第２半導体デバイスとの接合は、前記第１、第２酸化シリコン膜同士の接合で成される
請求項７または８記載の半導体装置の製造方法。 A first silicon oxide film is formed on the bonding surface of the first semiconductor device;
A second silicon oxide film is formed on the bonding surface of the second semiconductor device;
The method for manufacturing a semiconductor device according to claim 7, wherein the first semiconductor device and the second semiconductor device are joined by joining the first and second silicon oxide films. 前記第１半導体デバイスの接合面における前記第１半導体集積回路の第１配線と、前記第２半導体デバイスの接合面における前記第２半導体集積回路の第２配線との接合は、それぞれの配線に予め形成されたバンプを介して接合し、
同時に、前記第１ガードリングと前記第２ガードリングとの接合は、それぞれまたは一方のガードリングに形成されたバンプを介して接合する
請求項８、９または１０に記載の半導体装置の製造方法。 The first wiring of the first semiconductor integrated circuit on the bonding surface of the first semiconductor device and the bonding of the second wiring of the second semiconductor integrated circuit on the bonding surface of the second semiconductor device are connected in advance to each wiring. Join through the formed bumps,
11. The method of manufacturing a semiconductor device according to claim 8, wherein the first guard ring and the second guard ring are joined together via bumps formed on each or one of the guard rings. 前記第１ガードリングおよび前記第２ガードリングは、前記第１基板および前記第２基板のそれぞれに形成した貫通孔内に絶縁膜を介して埋め込んだアルミニウム、銅、タングステン、チタン、タンタル、窒化チタン、窒化タンタル、ポリシリコン、もしくはそれらの積層構造や、またはアルミニウム、銅、タングステン、チタン、タンタルのいずれか１種以上を主成分とした合金で形成される
請求項７ないし請求項１１のうちの１項に記載の半導体装置の製造方法。 The first guard ring and the second guard ring are made of aluminum, copper, tungsten, titanium, tantalum, titanium nitride embedded in through holes formed in the first substrate and the second substrate, respectively, through an insulating film. The tantalum nitride, polysilicon, or a laminated structure thereof, or an alloy mainly containing at least one of aluminum, copper, tungsten, titanium, and tantalum. 2. A method for manufacturing a semiconductor device according to item 1. 前記バンプはスズ、銅、金、もしくはそれらを主成分とした合金で形成される
請求項１１記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 11, wherein the bumps are formed of tin, copper, gold, or an alloy containing them as a main component.
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