JP2011045006A

JP2011045006A - Digital control oscillator

Info

Publication number: JP2011045006A
Application number: JP2009193204A
Authority: JP
Inventors: Akihide Sai; 明秀崔
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-08-24
Filing date: 2009-08-24
Publication date: 2011-03-03
Anticipated expiration: 2029-08-24
Also published as: JP5395568B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital control oscillator (DCO) in which a redundancy configuration for TDC can be eliminated. <P>SOLUTION: The DCO includes: a ring oscillator in which three or more odd number of single phase inverters 101 to 105 having delay amounts controlled by a digital control signal are connected in a ring pattern; an odd number of buffers 111 to 115 which buffer respective output signals of the single phase inverters and output respective signals as first differential signals; an odd number of flip-flops 121 to 125 which hold the values of the first differential signals at rising edges or trailing edges of reference signals and which output respective signals as second differential signals; and an edge detector 130 which inputs the odd number of second differential signals outputted from the odd number of flip-flops and outputs information representing a tail end of successive high level values or successive low level values when the odd number of second differential signals are arrayed in an advancing order of phases. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、All-digital方式のＰＬＬ（ＡＤＰＬＬ）において使用されるデジタル制御発振器（ＤＣＯ）及びＴＤＣ(Time to Digital Converter)に関する。 The present invention relates to a digitally controlled oscillator (DCO) and a TDC (Time to Digital Converter) used in an All-digital type PLL (ADPLL).

通常、ＡＤＰＬＬは、ＤＣＯから出力される発振信号と基準信号との位相差をデジタル値に変換するＴＤＣを備えている。従来のＴＤＣは、例えば特許文献１（特に、図５参照）に示すように、縦続接続されたインバータで構成される遅延段を含んでいる。ＴＤＣは、発振信号と基準信号との間の位相差を、これら遅延段を構成するインバータの各々が与える単位遅延量で量子化する。故に、従来のＴＤＣは、ＤＣＯの可変周波数の最小値（即ち、可変周期の最大値）に応じた段数の遅延段を必要とする。また、ＡＤＰＬＬは、小数位相情報を規格化して利用するため、周波数制御の実行毎に発振信号の周期を単位遅延量で量子化する必要もある。また、従来のＡＤＰＬＬは、カウンタからの整数位相情報の検出タイミングと、ＴＤＣからの小数位相情報の検出タイミングとの間の時間差に起因するスプリアスを回避するために、両情報を微分器によって微分してから位相比較を行う。 Usually, the ADPLL includes a TDC that converts the phase difference between the oscillation signal output from the DCO and the reference signal into a digital value. A conventional TDC includes, for example, a delay stage composed of cascaded inverters as shown in Patent Document 1 (see particularly FIG. 5). The TDC quantizes the phase difference between the oscillation signal and the reference signal with a unit delay amount provided by each of the inverters that constitute these delay stages. Therefore, the conventional TDC requires the number of delay stages corresponding to the minimum value of the variable frequency of the DCO (that is, the maximum value of the variable period). In addition, since ADPLL standardizes and uses decimal phase information, it is necessary to quantize the period of an oscillation signal with a unit delay amount every time frequency control is executed. Further, the conventional ADPLL differentiates both pieces of information with a differentiator in order to avoid spurious due to the time difference between the detection timing of the integer phase information from the counter and the detection timing of the fractional phase information from the TDC. Then compare the phases.

特開２００２−７６８８６号公報JP 2002-76886 A

従来のＴＤＣをＡＤＰＬＬにおいて利用するためには、遅延段、微分器、発振信号の周期を単位遅延量で量子化するための回路などが必要となる。このような冗長な構成を削減できれば、回路面積の縮小、消費電力の低減などを期待できる。 In order to use the conventional TDC in ADPLL, a delay stage, a differentiator, a circuit for quantizing the period of the oscillation signal with a unit delay amount, and the like are required. If such a redundant configuration can be reduced, a reduction in circuit area and power consumption can be expected.

従って、本発明は、ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供することを目的とする。 Therefore, an object of the present invention is to provide a DCO that can reduce a redundant configuration related to TDC.

本発明の一態様に係るＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータを環状に接続したリングオシレータと、前記奇数個の単相インバータの出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、前記単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファと、前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個の第２のフリップフロップと、前記奇数個の第２のフリップフロップから出力される奇数組の第２の差動信号を入力し、当該奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示すバイナリデータを出力するエッジ検出器と、前記バイナリデータを前記奇数組の第２の差動信号の位相数で除算し、規格化された小数位相情報を出力する規格化器とを具備する。 A DCO according to one embodiment of the present invention includes a ring oscillator in which an odd number of three or more single-phase inverters whose delay amount is controlled by a digital control signal are connected in a ring shape, and an output signal of the odd number of single-phase inverters A counter that counts one rising edge or falling edge and outputs a count value; a first flip-flop that holds the count value at the rising edge or falling edge of the reference signal and outputs it as integer phase information; Buffer each output signal of the single-phase inverter and output each as a first differential signal, and the value of the first differential signal at the rising or falling edge of the reference signal And an odd number of second flip-flops that respectively output the second differential signals as the second differential signals, Continuous high-level values when odd sets of second differential signals output from several second flip-flops are input and the odd sets of second differential signals are arranged in order of phase progression Alternatively, an edge detector that outputs binary data indicating the end of successive low-level values, and the binary data is divided by the number of phases of the second differential signal of the odd set to output normalized decimal phase information And a normalizer.

本発明の他の態様に係るＤＣＯは、デジタル制御信号によって遅延量が制御される複数の差動増幅器を環状に接続したリングオシレータと、前記複数の差動増幅器の出力信号のうち１つの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値を出力するカウンタと、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記カウント値を保持して整数位相情報として出力する第１のフリップフロップと、前記複数の差動増幅器の各々の出力信号をバッファリングし、第１の差動信号として夫々出力する複数のバッファと、前記基準信号の立ち上がりエッジまたは立ち下がりエッジにおける前記第１の差動信号の値を保持して第２の差動信号として夫々出力する複数の第２のフリップフロップと、前記複数の第２のフリップフロップから出力される複数組の第２の差動信号を入力し、当該複数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示すバイナリデータを出力するエッジ検出器と、前記バイナリデータを前記第２の差動信号の位相数で除算し、規格化された小数位相情報を得る規格化器とを具備する。 A DCO according to another aspect of the present invention includes a ring oscillator in which a plurality of differential amplifiers whose delay amounts are controlled by digital control signals are connected in a ring shape, and one rising edge of output signals of the plurality of differential amplifiers. Or a counter that counts falling edges and outputs a count value; a first flip-flop that holds the count value at the rising edge or falling edge of a reference signal and outputs it as integer phase information; and the plurality of differences Buffering each output signal of the dynamic amplifier, and holding a plurality of buffers each outputting as a first differential signal, and holding the value of the first differential signal at the rising edge or falling edge of the reference signal A plurality of second flip-flops each outputting a second differential signal, and the plurality of second flip-flops When a plurality of sets of second differential signals output from the drop are input and the plurality of sets of second differential signals are arranged in order of phase advance, a continuous high level value or a continuous low level value An edge detector that outputs binary data indicating the end; and a normalizer that divides the binary data by the number of phases of the second differential signal to obtain normalized fractional phase information.

本発明によれば、ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供できる。 ADVANTAGE OF THE INVENTION According to this invention, DCO which can reduce the redundant structure regarding TDC can be provided.

第１の実施形態に係るＤＣＯを示すブロック図。1 is a block diagram showing a DCO according to a first embodiment. 図１のＤＣＯにおける各信号のタイミングチャート。The timing chart of each signal in DCO of FIG. 図１のＤＣＯにおける各信号のタイミングチャート。The timing chart of each signal in DCO of FIG. 図１のＤＣＯにおける各信号のタイミングチャート。The timing chart of each signal in DCO of FIG. 図１のＤＣＯにおける各信号のタイミングチャート。The timing chart of each signal in DCO of FIG. 図１のＤＣＯにおける各信号のタイミングチャート。The timing chart of each signal in DCO of FIG. 第２の実施形態に係るＤＣＯを示すブロック図。The block diagram which shows DCO which concerns on 2nd Embodiment. 図５のＤＣＯにおける各信号のタイミングチャート。6 is a timing chart of each signal in the DCO in FIG. 5. 図５のＤＣＯにおける各信号のタイミングチャート。6 is a timing chart of each signal in the DCO in FIG. 5. 第３の実施形態に係るＤＣＯを示すブロック図。The block diagram which shows DCO which concerns on 3rd Embodiment. 図７のＤＣＯにおける各信号のタイミングチャート。The timing chart of each signal in DCO of FIG. 第４の実施形態に係るＤＣＯを示すブロック図。The block diagram which shows DCO which concerns on 4th Embodiment. 第５の実施形態に係るＰＬＬ回路を示すブロック図。The block diagram which shows the PLL circuit which concerns on 5th Embodiment.

以下、図面を参照して、本発明の実施形態について説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係るＤＣＯは、単相インバータ１０１〜１０５、バッファ１１１〜１１５、Ｄフリップフロップ１２１〜１２５、エッジ検出器１３０、カウンタ１４０、Ｄフリップフロップ１５０、規格化器１６０、減算器１７０及び位相比較器１８０を有する。 Embodiments of the present invention will be described below with reference to the drawings.
(First embodiment)
As shown in FIG. 1, the DCO according to the first embodiment of the present invention includes single-phase inverters 101 to 105, buffers 111 to 115, D flip-flops 121 to 125, an edge detector 130, a counter 140, and a D flip-flop. 150, a normalizer 160, a subtractor 170, and a phase comparator 180.

単相インバータ１０１〜１０５は、環状接続されている。これら単相インバータ１０１〜１０５は、いわゆるリングオシレータに相当する。尚、リングオシレータは、奇数個（３以上）の単相インバータを環状接続することで構成される。故に、単相インバータ１０１〜１０５は、３段または７段以上の単相インバータに置き換えられてもよい。単相インバータ１０１〜１０５は、図示しないデジタル制御信号によって決まる周波数で発振する。換言すれば、遅延段としての単相インバータ１０１〜１０５の各々の遅延量は上記デジタル制御信号によって制御される。単相インバータ１０１〜１０５は、発振信号１１〜１５を夫々出力する。発振信号１１〜１５は、互いに位相が２π／５ずつ異なるものの、周波数は等しい。発振信号１１〜１５のうち少なくとも１つ（例えば発振信号１１）は、リングオシレータの出力信号として外部（例えばＡＤＰＬＬの外部）に出力される。また、このリングオシレータの出力信号（発振信号１１）は、カウンタ１４０にも入力される。 The single-phase inverters 101 to 105 are connected in a ring shape. These single-phase inverters 101 to 105 correspond to so-called ring oscillators. The ring oscillator is configured by annularly connecting an odd number (three or more) of single-phase inverters. Therefore, the single-phase inverters 101 to 105 may be replaced with three-stage or seven-stage or more single-phase inverters. Single-phase inverters 101-105 oscillate at a frequency determined by a digital control signal (not shown). In other words, the delay amount of each of the single-phase inverters 101 to 105 as the delay stage is controlled by the digital control signal. Single-phase inverters 101-105 output oscillation signals 11-15, respectively. The oscillation signals 11 to 15 have the same frequency although the phases are different from each other by 2π / 5. At least one of the oscillation signals 11 to 15 (for example, the oscillation signal 11) is output to the outside (for example, the outside of the ADPLL) as an output signal of the ring oscillator. The output signal (oscillation signal 11) of this ring oscillator is also input to the counter 140.

バッファ１１１〜１１５は、単相インバータ１０１〜１０５からの発振信号１１〜１５を夫々バッファリングする。発振信号１１〜１５をバッファリングすることの技術的意義の１つは、リングオシレータと後述するＤフリップフロップ１２１〜１２５との間の配線容量などに起因する波形なまりを抑制することである。この技術的意義は、両者の間の配線が長くなるようなレイアウトに関して特に有意である。更に、バッファ１１１〜１１５は、発振信号１１〜１５を差動信号に変換する。即ち、バッファ１１１〜１１５は通常のバッファとしての役割だけでなく、単相−差動変換器としての役割も果たしている。 Buffers 111 to 115 buffer oscillation signals 11 to 15 from single-phase inverters 101 to 105, respectively. One of the technical significances of buffering the oscillation signals 11 to 15 is to suppress waveform rounding caused by wiring capacitance between the ring oscillator and D flip-flops 121 to 125 described later. This technical significance is particularly significant with respect to a layout in which the wiring between the two becomes long. Further, the buffers 111 to 115 convert the oscillation signals 11 to 15 into differential signals. That is, the buffers 111 to 115 not only serve as normal buffers but also serve as single-phase / differential converters.

尚、バッファ１１１〜１１５は入力信号を１段のインバータに入力し、その出力信号を分岐して、一方を１段のインバータに与え、他方を２段のインバータに与えている。しかしながら、この構成は例示的であり、バッファ１１１〜１１５として利用可能な構成はこれに限られない。 Note that the buffers 111 to 115 input an input signal to a one-stage inverter, branch the output signal, and supply one to the one-stage inverter and the other to the two-stage inverter. However, this configuration is exemplary, and the configurations that can be used as the buffers 111 to 115 are not limited thereto.

より具体的には、バッファ１１１は、発振信号１１と位相及び周波数が等しい発振信号２１及びこの発振信号２１の逆相信号である発振信号２６を出力する。バッファ１１２は、発振信号１２と位相及び周波数が等しい発振信号２８及びこの発振信号２８の逆相信号である発振信号２２を出力する。バッファ１１３は、発振信号１３と位相及び周波数が等しい発振信号２３及びこの発振信号２３の逆相信号である発振信号２８を出力する。バッファ１１４は、発振信号１４と位相及び周波数が等しい発振信号２９及びこの発振信号２９の逆相信号である発振信号２４を出力する。バッファ１１５は、発振信号１５と位相及び周波数が等しい発振信号２５及びこの発振信号の逆相信号である発振信号３０を出力する。 More specifically, the buffer 111 outputs an oscillation signal 21 having the same phase and frequency as the oscillation signal 11 and an oscillation signal 26 that is a reverse phase signal of the oscillation signal 21. The buffer 112 outputs an oscillation signal 28 having the same phase and frequency as the oscillation signal 12 and an oscillation signal 22 that is a reverse phase signal of the oscillation signal 28. The buffer 113 outputs an oscillation signal 23 having the same phase and frequency as the oscillation signal 13 and an oscillation signal 28 that is a reverse phase signal of the oscillation signal 23. The buffer 114 outputs an oscillation signal 29 having the same phase and frequency as the oscillation signal 14 and an oscillation signal 24 that is a reverse phase signal of the oscillation signal 29. The buffer 115 outputs an oscillation signal 25 having the same phase and frequency as the oscillation signal 15 and an oscillation signal 30 that is a reverse phase signal of the oscillation signal.

Ｄフリップフロップ１２１〜１２５は、前段のバッファ１１１〜１１５からの差動信号を入力信号として受け、基準信号１０をクロック信号として受ける。即ち、Ｄフリップフロップ１２１〜１２５がポジティブエッジトリガフリップフロップであれば基準信号１０の立ち上がりエッジにおける差動信号の値を保持して出力し、ネガティブエッジトリガフリップフロップであれば基準信号１０の立ち下がりエッジにおける差動信号の値を保持して出力する。Ｄフリップフロップ１２１〜１２５は、出力となる差動信号をエッジ検出器１３０に夫々入力する。 The D flip-flops 121 to 125 receive the differential signals from the preceding buffers 111 to 115 as input signals, and receive the reference signal 10 as a clock signal. That is, if the D flip-flops 121 to 125 are positive edge trigger flip-flops, they hold and output the differential signal value at the rising edge of the reference signal 10, and if they are negative edge trigger flip-flops, the falling edge of the reference signal 10 Holds and outputs the value of the differential signal at the edge. The D flip-flops 121 to 125 input differential signals to be output to the edge detector 130, respectively.

より具体的には、Ｄフリップフロップ１２１は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２１の値を保持してエッジ検出器１３０のＱ１端子に入力し、この逆相信号をエッジ検出器１３０のＱ１ｂ端子に入力する。Ｄフリップフロップ１２２は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２７の値を保持してエッジ検出器１３０のＱ２端子に入力し、この逆相信号をエッジ検出器１３０のＱ２ｂ端子に入力する。Ｄフリップフロップ１２３は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２３の値を保持してエッジ検出器１３０のＱ３端子に入力し、この逆相信号をエッジ検出器１３０のＱ３ｂ端子に入力する。Ｄフリップフロップ１２４は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２９の値を保持してエッジ検出器１３０のＱ４端子に入力し、この逆相信号をエッジ検出器１３０のＱ４ｂ端子に入力する。Ｄフリップフロップ１２５は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号２５の値を保持してエッジ検出器１３０のＱ５端子に入力し、この逆相信号をエッジ検出器１３０のＱ５ｂ端子に入力する。 More specifically, the D flip-flop 121 holds the value of the oscillation signal 21 at the rising edge or the falling edge of the reference signal 10 and inputs the value to the Q1 terminal of the edge detector 130, and detects this reverse phase signal as an edge detection. To the Q1b terminal of the device 130. The D flip-flop 122 holds the value of the oscillation signal 27 at the rising edge or the falling edge of the reference signal 10 and inputs the value to the Q2 terminal of the edge detector 130, and this reverse phase signal is input to the Q2b terminal of the edge detector 130. input. The D flip-flop 123 holds the value of the oscillation signal 23 at the rising edge or the falling edge of the reference signal 10 and inputs the value to the Q3 terminal of the edge detector 130, and this reverse phase signal is input to the Q3b terminal of the edge detector 130. input. The D flip-flop 124 holds the value of the oscillation signal 29 at the rising edge or the falling edge of the reference signal 10 and inputs the value to the Q4 terminal of the edge detector 130, and this reverse phase signal is input to the Q4b terminal of the edge detector 130. input. The D flip-flop 125 holds the value of the oscillation signal 25 at the rising edge or the falling edge of the reference signal 10 and inputs the value to the Q5 terminal of the edge detector 130, and this reverse phase signal is input to the Q5b terminal of the edge detector 130. input.

エッジ検出器１３０は、例えばpsuedo thermo-decoderである。エッジ検出器１３０は、基準信号１０と発振信号１１との間の位相誤差を検出する。より具体的には、エッジ検出器１３０は、Ｑ１、Ｑ２ｂ、Ｑ３、Ｑ４ｂ、Ｑ５、Ｑ１ｂ、Ｑ２、Ｑ３ｂ、Ｑ４、Ｑ５ｂの１０個の入力端子を備えており、この順序は入力信号の位相の進み順に対応している。即ち、Ｑ１端子への入力信号の位相が最も進んでおり、Ｑ５ｂ端子への入力信号の位相が最も遅れている。尚、エッジ検出器１３０の入力端子数は、リングオシレータの段数に依存する。エッジ検出器１３０は、Ｑ１から順に連続する高レベル値（例えば「１」）または低レベル値（例えば「０」）を検査し、この末尾を示すバイナリデータを規格化器１６０に入力する。例えば、エッジ検出器１３０は、Ｑ３が末尾であれば「３（＝００１１）」を出力し、Ｑ３ｂが末尾であれば「８（＝１０００）」を出力する。 The edge detector 130 is, for example, a psuedo thermo-decoder. The edge detector 130 detects a phase error between the reference signal 10 and the oscillation signal 11. More specifically, the edge detector 130 includes 10 input terminals Q1, Q2b, Q3, Q4b, Q5, Q1b, Q2, Q3b, Q4, and Q5b, and this order corresponds to the phase of the input signal. It corresponds to the order of progression. That is, the phase of the input signal to the Q1 terminal is most advanced, and the phase of the input signal to the Q5b terminal is most delayed. Note that the number of input terminals of the edge detector 130 depends on the number of stages of the ring oscillator. The edge detector 130 inspects a high level value (for example, “1”) or a low level value (for example, “0”) successively from Q1, and inputs binary data indicating the end to the normalizer 160. For example, the edge detector 130 outputs “3 (= 0011)” if Q3 is the end, and outputs “8 (= 1000)” if Q3b is the end.

以下、図２を用いてエッジ検出器１３０の動作例を説明する。
図２において、発振信号１１〜１５，２１〜３０及び基準信号１０のタイミングチャートが描かれている。尚、図２において、発振信号２１，２７，２３，２９，２５は発振信号１１，１２，１３，１４，１５と同期しているように描かれているが、実際にはバッファ１１１〜１１５の通過に伴う遅延が生じている。図２の例によれば、基準信号１０の立ち上がりエッジは、発振信号２６の立ち上がりエッジよりも遅く発振信号２７の立ち上がりエッジよりも早い。エッジ検出器１３０には、基準信号１０の立ち上がりエッジにおける各発振信号２１〜３０の値が入力される。即ち、１０組の２値信号「０」、「１」、「１」、「１」、「１」、「１」、「０」、「０」、「０」、「０」が、エッジ検出器の前述した１０個の入力端子に与えられる。そして、エッジ検出器１３０は連続する「１」の末尾である「６＝（０１１０）」を出力する。このバイナリデータは、基準信号１０が発振信号１１に比べて単位遅延量の６つ分だけ位相が遅れていることを意味している。即ち、このバイナリデータは、基準信号１０と発振信号１１との間の位相誤差を表している。尚、ここでいう単位遅延量は、発振信号２１〜３０における最小位相差（π／５）である。 Hereinafter, an operation example of the edge detector 130 will be described with reference to FIG.
In FIG. 2, timing charts of the oscillation signals 11 to 15 and 21 to 30 and the reference signal 10 are drawn. In FIG. 2, the oscillation signals 21, 27, 23, 29, and 25 are depicted as being synchronized with the oscillation signals 11, 12, 13, 14, and 15. There is a delay associated with the passage. According to the example of FIG. 2, the rising edge of the reference signal 10 is later than the rising edge of the oscillation signal 26 and earlier than the rising edge of the oscillation signal 27. The value of each oscillation signal 21 to 30 at the rising edge of the reference signal 10 is input to the edge detector 130. That is, 10 sets of binary signals “0”, “1”, “1”, “1”, “1”, “1”, “0”, “0”, “0”, “0” are edges. It is given to the ten input terminals mentioned above of the detector. Then, the edge detector 130 outputs “6 = (0110)” which is the end of the continuous “1”. This binary data means that the phase of the reference signal 10 is delayed by 6 unit delay amounts compared to the oscillation signal 11. That is, this binary data represents a phase error between the reference signal 10 and the oscillation signal 11. The unit delay amount here is the minimum phase difference (π / 5) in the oscillation signals 21 to 30.

カウンタ１４０は、発振信号１１の立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値をＤフリップフロップ１５０に入力する。Ｄフリップフロップ１５０は、基準信号１０によってクロック制御される（前述したＤフリップフロップ１２１〜１２５と同じタイミングで動作する）。Ｄフリップフロップ１５０は、基準信号１０の立ち上がりエッジまたは立ち下がりエッジにおけるカウンタ１４０のカウント値を整数位相情報として減算器１７０に入力する。 The counter 140 counts the rising edge or the falling edge of the oscillation signal 11 and inputs the count value to the D flip-flop 150. The D flip-flop 150 is clocked by the reference signal 10 (operates at the same timing as the D flip-flops 121 to 125 described above). The D flip-flop 150 inputs the count value of the counter 140 at the rising edge or falling edge of the reference signal 10 to the subtractor 170 as integer phase information.

規格化器１６０は、エッジ検出器１３０からのバイナリデータを規格化するための演算を行う。前述のように上記バイナリデータは基準信号１０と発振信号１１との間の位相誤差を表しているが、通常、ＡＤＰＬＬにおいて小数位相情報は規格化された状態で利用される。従って、規格化器１６０は、上記バイナリデータをエッジ検出器１３０の入力信号の位相数（本例では１０）で除算する。更に、本例では、カウンタ１４０は基準信号１０の立ち上がりエッジまたは立ち下がりエッジよりも以前の発振信号１１の立ち上がりエッジまたは立ち下がりエッジを「１」だけ余分に計数しているため、規格化器１６０は除算結果をこの「１」から減算する演算を更に行う。図２の例であれば、規格化器１６０はバイナリデータ（６）をエッジ検出器１３０の入力信号の位相数（１０）で除算し、除算結果（０．６）を「１」から減算し、規格化された小数位相情報ε（０．４）を得る。規格化器１６０は、規格化された小数位相情報εを減算器１７０に入力する。 The normalizer 160 performs an operation for normalizing the binary data from the edge detector 130. As described above, the binary data represents the phase error between the reference signal 10 and the oscillation signal 11, but usually the fractional phase information is used in a standardized state in the ADPLL. Therefore, the normalizer 160 divides the binary data by the number of phases of the input signal of the edge detector 130 (10 in this example). Furthermore, in this example, the counter 140 counts the rising edge or the falling edge of the oscillation signal 11 before the rising edge or the falling edge of the reference signal 10 by “1”, so the normalizer 160 Further performs an operation of subtracting the division result from this “1”. In the example of FIG. 2, the normalizer 160 divides the binary data (6) by the number of phases (10) of the input signal of the edge detector 130 and subtracts the division result (0.6) from “1”. Then, the normalized decimal phase information ε (0.4) is obtained. The normalizer 160 inputs the normalized decimal phase information ε to the subtractor 170.

減算器１７０は、整数位相情報から小数位相情報εを減算し、位相情報３２を得る。減算器１７０は、位相情報３２を位相比較器１８０に入力する。位相比較器１８０は、所望位相情報３３の整数部及び小数部と位相情報３２の整数部及び小数部とを夫々比較し、比較結果を出力する。この比較結果は、図示しないＡＤＰＬＬの構成要素によって処理され、デジタル制御信号を調整するために利用される。 The subtractor 170 subtracts the decimal phase information ε from the integer phase information to obtain the phase information 32. The subtractor 170 inputs the phase information 32 to the phase comparator 180. The phase comparator 180 compares the integer part and decimal part of the desired phase information 33 with the integer part and decimal part of the phase information 32 and outputs a comparison result. The comparison result is processed by a component of ADPLL (not shown) and used to adjust the digital control signal.

次に、図３Ａ及び図３Ｂを用いて、本実施形態に係るＤＣＯにおいて起こり得るスプリアスについて説明する。このスプリアスは、Ｄフリップフロップ１２１〜１２５への入力信号（発振信号２１〜３０）と、Ｄフリップフロップ１５０への入力信号（カウント値３１）との間の遅延差に起因する。 Next, spurious that may occur in the DCO according to the present embodiment will be described with reference to FIGS. 3A and 3B. This spurious is caused by a delay difference between the input signals (oscillation signals 21 to 30) to the D flip-flops 121 to 125 and the input signal (count value 31) to the D flip-flop 150.

図３Ａ及び図３Ｂは、発振信号１１、カウント値３１、発振信号２１、基準信号１０、位相情報３２及び所望位相情報３３のタイミングチャートの一例である。図３Ａ及び図３Ｂにおいて、ΔＴｂはバッファ１１１〜１１５において発生する遅延時間（発振信号１１と発振信号２１との間の遅延時間と同程度である）を表し、ΔＴｃはカウンタ１４０において発生する遅延時間（発振信号１１とカウント値３１との間の遅延時間と同程度である）を表している。即ち、ΔＴｂは単相インバータ１０１の出力からＤフリップフロップ１２１の入力までの間の遅延時間を表し、ΔＴｃは単相インバータ１０１の出力からＤフリップフロップ１５０の入力までの間の遅延時間を表している。本例において、ΔＴｃはΔＴｂよりも小さいものとする。本例において、ＤＣＯは、周波数が基準信号１０の４倍であって、かつ、位相が基準信号１０と同期（ロック）した発振信号１１を出力することを目的として動作している。 3A and 3B are examples of timing charts of the oscillation signal 11, the count value 31, the oscillation signal 21, the reference signal 10, the phase information 32, and the desired phase information 33. FIG. In FIGS. 3A and 3B, ΔTb represents a delay time generated in the buffers 111 to 115 (similar to the delay time between the oscillation signal 11 and the oscillation signal 21), and ΔTc represents a delay time generated in the counter 140. (It is the same as the delay time between the oscillation signal 11 and the count value 31). That is, ΔTb represents the delay time from the output of the single-phase inverter 101 to the input of the D flip-flop 121, and ΔTc represents the delay time from the output of the single-phase inverter 101 to the input of the D flip-flop 150. Yes. In this example, ΔTc is assumed to be smaller than ΔTb. In this example, the DCO operates for the purpose of outputting an oscillation signal 11 whose frequency is four times that of the reference signal 10 and whose phase is synchronized (locked) with the reference signal 10.

図３Ａにおいて、発振信号１１の周波数は基準信号１０の４倍であるが、位相は同期しておらず位相誤差（ε＝０．４）が生じている。故に、位相情報３２は、「０．６」、「４．６」、「８．６」・・・のように増加する。このとき、位相情報３２の小数部分は「０．６」である。一方、所望位相情報３３の小数部分は「０．０」である。従って、ＤＣＯの発振周波数を高くするようにデジタル制御信号が調整される。 In FIG. 3A, the frequency of the oscillation signal 11 is four times that of the reference signal 10, but the phase is not synchronized and a phase error (ε = 0.4) occurs. Therefore, the phase information 32 increases like “0.6”, “4.6”, “8.6”. At this time, the decimal part of the phase information 32 is “0.6”. On the other hand, the decimal part of the desired phase information 33 is “0.0”. Therefore, the digital control signal is adjusted to increase the oscillation frequency of the DCO.

ＤＣＯの発振周波数が高くなると、図３Ｂに示すように、タイミングチャートが変化する。図３Ｂに示すように、発振信号１１（より正確には、発振信号２１）の位相が基準信号１０に同期した（ε＝０．０）としても、発振信号１１と発振信号２１（及び基準信号１０）との間にはΔＴｂの遅延時間がある。前述のように、ΔＴｃはΔＴｂよりも小さい。即ち、基準信号１０のエッジがＤフリップフロップ１５０に入力されるよりも前に、発振信号１１のエッジが１つ余分に計数されたカウント値３１がＤフリップフロップ１５０に入力されてしまう。故に、位相情報３２は、「２．０」、「６．０」、「１０．０」のように増加し、本来の位相情報よりも「１．０」だけ大きくなってしまう。そして、ＤＣＯの発振周波数を再び低くするようにデジタル制御信号が調整される。以上のようなデジタル制御信号の調整を繰り返すことにより、スプリアスが生じる。 When the oscillation frequency of the DCO increases, the timing chart changes as shown in FIG. 3B. As shown in FIG. 3B, even if the phase of the oscillation signal 11 (more precisely, the oscillation signal 21) is synchronized with the reference signal 10 (ε = 0.0), the oscillation signal 11 and the oscillation signal 21 (and the reference signal) There is a delay time of ΔTb between 10) and 10). As described above, ΔTc is smaller than ΔTb. That is, before the edge of the reference signal 10 is input to the D flip-flop 150, the count value 31 in which one extra edge of the oscillation signal 11 is counted is input to the D flip-flop 150. Therefore, the phase information 32 increases like “2.0”, “6.0”, “10.0”, and becomes “1.0” larger than the original phase information. Then, the digital control signal is adjusted so as to lower the oscillation frequency of the DCO again. Repeated adjustment of the digital control signal as described above causes spurious.

以上のようなスプリアスの発生原理を考慮すると、ΔＴｂがΔＴｃよりも小さいことが望ましい。図４Ａ及び図４Ｂは、図３Ａ及び図３Ｂに対応するタイミングチャートを表している。図４Ａ及び図４Ｂは、ΔＴｂがΔＴｃよりも小さいことを除き、図３Ａ及び図３Ｂと条件は同じである。図４Ｂに示すように、発振信号１１（より正確には、発振信号２１）の位相が基準信号１０に同期すると（ε＝０．０）、基準信号１０のエッジは、この基準信号１０にＴｂだけ先行する発振信号１１のエッジによってカウント値３１が増加するよりも前に、Ｄフリップフロップ１５０に入力される。従って、Ｄフリップフロップ１５０は、図３Ｂのように発振信号１１のエッジが正しく計数されたカウント値３１を保持することができる。故に、位相情報３２は、「１．０」、「５．０」、「１０．０」のように正しく増加する。位相情報３２が所望位相情報３３に一致しているため、デジタル制御信号の調整は行われない。そして、ＤＣＯは、周波数が基準信号１０の４倍であって、かつ、位相が基準信号１０と同期した発振信号１１を出力する。このように、ΔＴｂがΔＴｃよりも小さくなるようにＤＣＯを設計することにより、スプリアス回避のための機構（例えば微分器）が不要となる。 Considering the spurious generation principle as described above, it is desirable that ΔTb is smaller than ΔTc. 4A and 4B show timing charts corresponding to FIGS. 3A and 3B. 4A and 4B are the same as FIG. 3A and FIG. 3B except that ΔTb is smaller than ΔTc. As shown in FIG. 4B, when the phase of the oscillation signal 11 (more precisely, the oscillation signal 21) is synchronized with the reference signal 10 (ε = 0.0), the edge of the reference signal 10 is shifted to the reference signal 10 by Tb. The count value 31 is input to the D flip-flop 150 before the count value 31 is increased by the preceding edge of the oscillation signal 11. Therefore, the D flip-flop 150 can hold the count value 31 in which the edges of the oscillation signal 11 are correctly counted as shown in FIG. 3B. Therefore, the phase information 32 increases correctly like “1.0”, “5.0”, “10.0”. Since the phase information 32 matches the desired phase information 33, the digital control signal is not adjusted. The DCO outputs an oscillation signal 11 whose frequency is four times that of the reference signal 10 and whose phase is synchronized with the reference signal 10. Thus, by designing the DCO so that ΔTb is smaller than ΔTc, a mechanism (for example, a differentiator) for avoiding spurious becomes unnecessary.

以上説明したように、本実施形態に係るＤＣＯは、リングオシレータにおいて発生する遅延を利用できるので遅延段を別途設けることなくＴＤＣを利用可能である。また、本実施形態に係るＤＣＯにおいて、発振信号の周期は単位遅延量の固定値倍（リングオシレータの段数×２）であるので、発振信号の周期を単位遅延量で量子化するための回路が不要である。また、本実施形態に係るＤＣＯは、ＴＤＣから出力される小数位相情報の規格化において、上記固定値を除数として利用するので、可変値を除数として利用する従来方式に比べて除算処理を単純化できる。従って、本実施形態に係るＤＣＯによれば、ＴＤＣに関する冗長構成を削減することができる。 As described above, since the DCO according to the present embodiment can use the delay generated in the ring oscillator, the TDC can be used without separately providing a delay stage. In the DCO according to the present embodiment, since the period of the oscillation signal is a fixed value multiple of the unit delay amount (the number of stages of the ring oscillator × 2), a circuit for quantizing the period of the oscillation signal with the unit delay amount is provided. It is unnecessary. In addition, the DCO according to the present embodiment uses the fixed value as a divisor in the standardization of the fractional phase information output from the TDC. Therefore, the division process is simplified compared to the conventional method using the variable value as the divisor. it can. Therefore, according to the DCO according to the present embodiment, the redundant configuration related to TDC can be reduced.

（第２の実施形態）
図５に示すように、本発明の第２の実施形態に係るＤＣＯは、前述した第１の実施形態に係るＤＣＯにおいて単相インバータ１０１とカウンタ１４０との間にバッファ２９０を更に設けた構成に相当する。以下の説明では、図５において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。 (Second Embodiment)
As shown in FIG. 5, the DCO according to the second embodiment of the present invention has a configuration in which a buffer 290 is further provided between the single-phase inverter 101 and the counter 140 in the DCO according to the first embodiment described above. Equivalent to. In the following description, the same parts in FIG. 5 as those in FIG. 1 are denoted by the same reference numerals, and different parts will be mainly described.

バッファ２９０は、発振信号１１をバッファリングし、カウンタ１４０に入力する。バッファ２９０において、前述したバッファ１１１〜１１５と同程度の遅延が発生する。 The buffer 290 buffers the oscillation signal 11 and inputs it to the counter 140. In the buffer 290, a delay similar to that of the buffers 111 to 115 described above occurs.

以下、図６Ａ及び図６Ｂを用いてバッファ２９０を設けることの技術的意義を説明する。
第１の実施形態において説明したようにスプリアス回避の観点からすると、発振信号１１と発振信号２１との間の遅延時間が、発振信号１１とカウント値４１との間の遅延時間に比べて小さいことが望ましい。図６Ａに示すように、バッファ２９０においてバッファ１１１〜１１５と同程度の遅延時間ΔＴｂが発生する。従って、Ｄフリップフロップ１２１〜１２２への発振信号２１〜３０の入力タイミングと、カウンタ１４０への発振信号１１の入力タイミングとが同程度になる。そして、カウンタ１４０に入力された発振信号１１がカウント値４１に反映されるまでの間に更に遅延時間ΔＴｃが加算される。従って、バッファ２９０を設けることにより、発振信号１１と発振信号２１との間の遅延時間が発振信号１１とカウント値４１との間の遅延時間よりも小さくなることが保証される。故に、バッファ２９０を設けることによって、スプリアスをより確実に回避できる。 Hereinafter, the technical significance of providing the buffer 290 will be described with reference to FIGS. 6A and 6B.
As described in the first embodiment, from the viewpoint of avoiding spurious, the delay time between the oscillation signal 11 and the oscillation signal 21 is smaller than the delay time between the oscillation signal 11 and the count value 41. Is desirable. As shown in FIG. 6A, a delay time ΔTb similar to that of the buffers 111 to 115 occurs in the buffer 290. Therefore, the input timing of the oscillation signals 21 to 30 to the D flip-flops 121 to 122 and the input timing of the oscillation signal 11 to the counter 140 are approximately the same. The delay time ΔTc is further added until the oscillation signal 11 input to the counter 140 is reflected in the count value 41. Accordingly, the provision of the buffer 290 ensures that the delay time between the oscillation signal 11 and the oscillation signal 21 is smaller than the delay time between the oscillation signal 11 and the count value 41. Therefore, by providing the buffer 290, spurious can be avoided more reliably.

以上説明したように、本実施形態に係るＤＣＯは、前述した第１の実施形態に係るＤＣＯにおいてカウンタ１４０の前段に更にバッファ２９０を設けて構成される。従って、本実施形態に係るＤＣＯによれば、スプリアスをより確実に回避できる。 As described above, the DCO according to the present embodiment is configured by further providing the buffer 290 before the counter 140 in the DCO according to the first embodiment described above. Therefore, according to the DCO according to the present embodiment, spurious can be avoided more reliably.

（第３の実施形態）
図７に示すように、本発明の第３の実施形態に係るＤＣＯは、差動増幅器３０１〜３０４、バッファ３１１〜３１４、Ｄフリップフロップ３２１〜３２４、エッジ検出器３３０、カウンタ３４０、Ｄフリップフロップ３５０、規格化器３６０、減算器３７０、位相比較器３８０を有する。 (Third embodiment)
As shown in FIG. 7, the DCO according to the third embodiment of the present invention includes differential amplifiers 301 to 304, buffers 311 to 314, D flip-flops 321 to 324, edge detector 330, counter 340, and D flip-flop. 350, a normalizer 360, a subtracter 370, and a phase comparator 380.

差動増幅器３０１〜３０４は、環状接続されている。これら差動増幅器３０１〜３０４は、いわゆるリングオシレータに相当する。尚、リングオシレータは、複数の差動増幅器を環状接続することにより構成可能である。故に、差動増幅器３０１〜３０４は、３段以下または５段以上の差動増幅器に置き換えられてもよい。差動増幅器３０１〜３０４は、図示しないデジタル制御信号によって決まる周波数で発振する。換言すれば、遅延段としての差動増幅器３０１〜３０４の各々の遅延量は上記デジタル信号によって制御される。差動増幅器３０１〜３０４は、正相発振信号５１ｐ〜５４ｐ及び逆相発信信号５１ｎ〜５４ｎを夫々出力する。正相発振信号５１ｐ〜５４ｐは、互いに位相がπ／４ずつ異なるものの、周波数は等しい。また、逆相発振信号５１ｎ〜５４ｎは、正相発振信号５１ｐ〜５４ｐの逆相信号である。発振信号５１ｐ〜５４ｐ，５１ｎ〜５４ｎのうち少なくとも１つ（例えば発振信号５１ｐ）は、リングオシレータの出力信号として外部（例えばＡＤＰＬＬの外部）に出力される。また、このリングオシレータの出力信号（発振信号５１ｐ）は、カウンタ３４０にも入力される。 The differential amplifiers 301 to 304 are annularly connected. These differential amplifiers 301 to 304 correspond to so-called ring oscillators. The ring oscillator can be configured by annularly connecting a plurality of differential amplifiers. Therefore, the differential amplifiers 301 to 304 may be replaced with a differential amplifier having three stages or less or five stages or more. The differential amplifiers 301 to 304 oscillate at a frequency determined by a digital control signal (not shown). In other words, the delay amount of each of the differential amplifiers 301 to 304 as the delay stage is controlled by the digital signal. The differential amplifiers 301 to 304 output normal phase oscillation signals 51p to 54p and negative phase oscillation signals 51n to 54n, respectively. The positive-phase oscillation signals 51p to 54p have the same frequency although the phases are different from each other by π / 4. The negative phase oscillation signals 51n to 54n are the negative phase signals of the normal phase oscillation signals 51p to 54p. At least one of the oscillation signals 51p to 54p and 51n to 54n (for example, the oscillation signal 51p) is output to the outside (for example, outside the ADPLL) as an output signal of the ring oscillator. The output signal (oscillation signal 51p) of this ring oscillator is also input to the counter 340.

バッファ３１１〜３１５は、差動増幅器３０１〜３０４からの差動発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎを夫々バッファリングし、差動発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎを出力する。発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎをバッファリングすることの技術的意義の１つは、リングオシレータと後述するＤフリップフロップ３２１〜３２４との間の配線容量などに起因する波形なまりを抑制することである。この技術的意義は、両者の間の配線が長くなるようなレイアウトに関して特に有意である。 The buffers 311 to 315 buffer differential oscillation signals 51p, 51n to 54p, and 54n from the differential amplifiers 301 to 304, respectively, and output differential oscillation signals 61p, 61n to 64p, and 64n. One of the technical significance of buffering the oscillation signals 51p, 51n to 54p, 54n is to suppress waveform rounding caused by wiring capacitance between the ring oscillator and D flip-flops 321 to 324 described later. It is. This technical significance is particularly significant with respect to a layout in which the wiring between the two becomes long.

Ｄフリップフロップ３２１〜３２４は、前段のバッファ３１１〜３１４からの差動信号を入力信号として受け、基準信号６０をクロック信号として受ける。即ち、Ｄフリップフロップ３２１〜３２４がポジティブエッジトリガフリップフロップであれば基準信号６０の立ち上がりエッジにおける差動信号の値を保持して出力し、ネガティブエッジトリガフリップフロップであれば基準信号６０の立ち下がりエッジにおける差動信号の値を保持して出力する。Ｄフリップフロップ３２１〜３２４は、出力となる差動信号をエッジ検出器３３０に夫々入力する。 The D flip-flops 321 to 324 receive the differential signal from the preceding buffers 311 to 314 as an input signal and the reference signal 60 as a clock signal. That is, if the D flip-flops 321 to 324 are positive edge trigger flip-flops, the differential signal value at the rising edge of the reference signal 60 is held and output, and if the D flip-flops 321 to 324 are negative edge trigger flip-flops, the reference signal 60 falls. Holds and outputs the value of the differential signal at the edge. The D flip-flops 321 to 324 input differential signals to be output to the edge detector 330, respectively.

より具体的には、Ｄフリップフロップ３２１は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６１ｐの値を保持してエッジ検出器３３０のＱ１端子に入力し、この逆相信号をエッジ検出器３３０のＱ１ｂ端子に入力する。Ｄフリップフロップ３２２は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６２ｐの値を保持してエッジ検出器３３０のＱ２端子に入力し、この逆相信号をエッジ検出器３３０のＱ２ｂ端子に入力する。Ｄフリップフロップ３２３は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６３ｐの値を保持してエッジ検出器３３０のＱ３端子に入力し、この逆相信号をエッジ検出器３３０のＱ３ｂ端子に入力する。Ｄフリップフロップ３２４は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおける発振信号６４ｐの値を保持してエッジ検出器３３０のＱ４端子に入力し、この逆相信号をエッジ検出器３３０のＱ４ｂ端子に入力する。 More specifically, the D flip-flop 321 holds the value of the oscillation signal 61p at the rising edge or the falling edge of the reference signal 60 and inputs the value to the Q1 terminal of the edge detector 330, and detects the reverse phase signal as an edge detection. To the Q1b terminal of the device 330. The D flip-flop 322 holds the value of the oscillation signal 62p at the rising edge or the falling edge of the reference signal 60 and inputs the value to the Q2 terminal of the edge detector 330, and this reverse phase signal is input to the Q2b terminal of the edge detector 330. input. The D flip-flop 323 holds the value of the oscillation signal 63p at the rising edge or the falling edge of the reference signal 60 and inputs the value to the Q3 terminal of the edge detector 330, and this reverse phase signal is input to the Q3b terminal of the edge detector 330. input. The D flip-flop 324 holds the value of the oscillation signal 64p at the rising edge or the falling edge of the reference signal 60 and inputs the value to the Q4 terminal of the edge detector 330, and this reverse phase signal is input to the Q4b terminal of the edge detector 330. input.

エッジ検出器３３０は、基準信号６０と発振信号５１ｐとの間の位相誤差を検出する。より具体的には、エッジ検出器３３０は、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂの８個の入力端子を備えており、この順序は入力信号の位相の進み順に対応している。即ち、Ｑ１端子への入力信号の位相が最も進んでおり、Ｑ４ｂ端子への入力信号の位相が最も遅れている。尚、エッジ検出器３３０の入力端子数は、リングオシレータの段数に依存する。エッジ検出器３３０は、Ｑ１から順に連続する高レベル値（例えば「１」）または低レベル値（例えば「０」）を検査し、この末尾を示すバイナリデータを規格化器３６０に入力する。例えば、エッジ検出器３３０は、Ｑ３が末尾であれば「３（＝００１１）」を出力し、Ｑ３ｂが末尾であれば「７（＝０１１１）」を出力する。 The edge detector 330 detects a phase error between the reference signal 60 and the oscillation signal 51p. More specifically, the edge detector 330 has eight input terminals Q1, Q2, Q3, Q4, Q1b, Q2b, Q3b, and Q4b, and this order corresponds to the order of the phase of the input signal. ing. That is, the phase of the input signal to the Q1 terminal is most advanced, and the phase of the input signal to the Q4b terminal is most delayed. Note that the number of input terminals of the edge detector 330 depends on the number of stages of the ring oscillator. The edge detector 330 inspects a high level value (for example, “1”) or a low level value (for example, “0”) sequentially from Q1, and inputs binary data indicating the end to the normalizer 360. For example, the edge detector 330 outputs “3 (= 0011)” if Q3 is the end, and outputs “7 (= 0111)” if Q3b is the end.

以下、図８を用いてエッジ検出器３３０の動作例を説明する。
図８において、発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎ，６１ｐ，６１ｎ〜６４ｐ，６４ｎ及び基準信号６０のタイミングチャートが描かれている。尚、図８において、発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎは発振信号５１ｐ，５１ｎ〜５４ｐ，５４ｎと同期しているように描かれているが、実際にはバッファ３１１〜３１４の通過に伴う遅延が生じている。図８の例によれば、基準信号６０の立ち上がりエッジは、発振信号６１ｎの立ち上がりエッジよりも遅く発振信号６２ｎの立ち上がりエッジよりも早い。エッジ検出器３３０には、基準信号６０の立ち上がりエッジにおける各発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎの値が入力される。即ち、８組の２値信号「０」、「１」、「１」、「１」、「１」、「０」、「０」、「０」が、エッジ検出器３３０の前述した８個の入力端子に与えられる。そして、エッジ検出器３３０は連続する「１」の末尾である「５＝（０１０１）」を出力する。このバイナリデータは、基準信号６０が発振信号５１ｐに比べて単位遅延量の５つ分だけ位相が遅れていることを意味している。即ち、このバイナリデータは、基準信号６０と発振信号５１ｐとの間の位相誤差を表している。尚、ここでいう単位遅延量は、発振信号６１ｐ，６１ｎ〜６４ｐ，６４ｎにおける最小位相差（π／４）である。 Hereinafter, an operation example of the edge detector 330 will be described with reference to FIG.
In FIG. 8, timing charts of the oscillation signals 51p, 51n to 54p, 54n, 61p, 61n to 64p, 64n and the reference signal 60 are drawn. In FIG. 8, the oscillation signals 61p, 61n to 64p, and 64n are drawn so as to be synchronized with the oscillation signals 51p, 51n to 54p, and 54n. Has occurred. According to the example of FIG. 8, the rising edge of the reference signal 60 is later than the rising edge of the oscillation signal 61n and earlier than the rising edge of the oscillation signal 62n. The values of the oscillation signals 61p, 61n to 64p, 64n at the rising edge of the reference signal 60 are input to the edge detector 330. That is, eight sets of binary signals “0”, “1”, “1”, “1”, “1”, “0”, “0”, “0” are the above-described eight of the edge detector 330. To the input terminal. Then, the edge detector 330 outputs “5 = (0101)” which is the end of the continuous “1”. This binary data means that the phase of the reference signal 60 is delayed by 5 unit delay amounts compared to the oscillation signal 51p. That is, the binary data represents a phase error between the reference signal 60 and the oscillation signal 51p. Here, the unit delay amount is the minimum phase difference (π / 4) in the oscillation signals 61p, 61n to 64p, 64n.

カウンタ３４０は、発振信号５１ｐの立ち上がりエッジまたは立ち下がりエッジを計数し、カウント値をＤフリップフロップ３５０に入力する。Ｄフリップフロップ３５０は、基準信号６０によってクロック制御される（前述したＤフリップフロップ３２１〜３２４と同じタイミングで動作する）。Ｄフリップフロップ３５０は、基準信号６０の立ち上がりエッジまたは立ち下がりエッジにおけるカウンタ３４０のカウント値を整数位相情報として減算器３７０に入力する。 The counter 340 counts the rising edge or the falling edge of the oscillation signal 51 p and inputs the count value to the D flip-flop 350. The D flip-flop 350 is clocked by the reference signal 60 (operates at the same timing as the D flip-flops 321 to 324 described above). The D flip-flop 350 inputs the count value of the counter 340 at the rising edge or falling edge of the reference signal 60 to the subtractor 370 as integer phase information.

規格化器３６０は、エッジ検出器３３０からのバイナリデータを規格化するための演算を行う。具体的には、前述の規格化器１６０と同様に、規格化器３６０は上記バイナリデータをエッジ検出器３３０の入力信号の位相数（本例では８）で除算する。また、規格化器３６０は、除算結果を「１」から減算する演算を更に行う。図８の例であれば、規格化器３６０はバイナリデータ（５）をエッジ検出器３３０の入力信号の位相数（８）で除算し、除算結果（０．６２５）を「１」から減算し、規格化された小数位相情報ε（０．３７５）を得る。規格化器３６０は、規格化された小数位相情報εを減算器３７０に入力する。 The normalizer 360 performs an operation for normalizing the binary data from the edge detector 330. Specifically, like the normalizer 160 described above, the normalizer 360 divides the binary data by the number of phases of the input signal of the edge detector 330 (8 in this example). Further, the normalizer 360 further performs an operation of subtracting the division result from “1”. In the example of FIG. 8, the normalizer 360 divides the binary data (5) by the number of phases (8) of the input signal of the edge detector 330 and subtracts the division result (0.625) from “1”. Then, the normalized decimal phase information ε (0.375) is obtained. The normalizer 360 inputs the normalized decimal phase information ε to the subtractor 370.

ところで、リングオシレータの段数が２の冪乗（例えば２²）であるならば、エッジ検出器３３０の入力信号の位相数も２の冪乗（例えば２³）となる。この条件を満たすならば、規格化器３６０は除算をビットシフト演算により実現することができる。即ち、規格化器３６０は、エッジ検出器３３０の入力信号の位相数に対応する冪数（例えば３）だけバイナリデータを右ビットシフトすればよい。 Incidentally, if the number of stages of the ring oscillator is a power of 2 (for example, 2 ² ), the number of phases of the input signal of the edge detector 330 is also a power of 2 (for example, 2 ³ ). If this condition is satisfied, the normalizer 360 can realize the division by a bit shift operation. That is, the normalizer 360 may shift the binary data to the right by the power (for example, 3) corresponding to the number of phases of the input signal of the edge detector 330.

減算器３７０は、整数位相情報から小数位相情報εを減算し、位相情報を得る。減算器３７０は、位相情報を位相比較器３８０に入力する。位相比較器３８０は、所望位相情報の整数部及び小数部と位相情報の整数部及び小数部とを夫々比較し、比較結果を出力する。この比較結果は、図示しないＡＤＰＬＬの構成要素によって処理され、デジタル制御信号を調整するために利用される。 The subtractor 370 subtracts the fractional phase information ε from the integer phase information to obtain phase information. The subtractor 370 inputs the phase information to the phase comparator 380. The phase comparator 380 compares the integer part and decimal part of the desired phase information with the integer part and decimal part of the phase information, and outputs the comparison result. The comparison result is processed by a component of ADPLL (not shown) and used to adjust the digital control signal.

前述したように、スプリアス回避の観点からすると、発振信号５１ｐと発振信号６１ｐとの間の遅延時間が、発振信号５１ｐとカウンタ３４０のカウント値との間の遅延時間に比べて小さいことが望ましい。即ち、バッファ３１１〜３１４において発生する遅延時間が、カウンタ３４０において発生する遅延時間に比べて小さいことが望ましい。この条件を満たすようにＤＣＯを設計することにより、スプリアス回避のための機構（例えば微分器）が不要となる。 As described above, from the viewpoint of avoiding spurious, it is desirable that the delay time between the oscillation signal 51p and the oscillation signal 61p is smaller than the delay time between the oscillation signal 51p and the count value of the counter 340. That is, it is desirable that the delay time generated in the buffers 311 to 314 is smaller than the delay time generated in the counter 340. By designing the DCO to satisfy this condition, a mechanism (for example, a differentiator) for avoiding spurious becomes unnecessary.

以上説明したように、本実施形態に係るＤＣＯは、リングオシレータにおいて発生する遅延を利用できるので遅延段を別途設けることなくＴＤＣを利用可能である。また、本実施形態に係るＤＣＯにおいて、発振信号の周期は単位遅延量の固定値倍（リングオシレータの段数×２）であるので、発振信号の周期を単位遅延量で量子化するための回路が不要である。また、本実施形態に係るＤＣＯは、ＴＤＣから出力される小数位相情報の規格化において、上記固定値を除数として利用するので、可変値を除数として利用する従来方式に比べて除算処理を単純化できる。また、本実施形態に係るＤＣＯにおいてリングオシレータの段数を２の冪乗に設定すれば、規格化器３６０における除算をビットシフト演算によって簡易に実現できる。また、本実施形態に係るＤＣＯはリングオシレータを差動増幅器によって構成しているので、単相インバータによって構成する場合に比べて、発振信号の波形の対称性、同相ノイズ除去比が高い。従って、本実施形態に係るＤＣＯによれば、ＴＤＣに関する冗長構成を削減することができる。 As described above, since the DCO according to the present embodiment can use the delay generated in the ring oscillator, the TDC can be used without separately providing a delay stage. In the DCO according to the present embodiment, since the period of the oscillation signal is a fixed value multiple of the unit delay amount (the number of stages of the ring oscillator × 2), a circuit for quantizing the period of the oscillation signal with the unit delay amount is provided. It is unnecessary. In addition, the DCO according to the present embodiment uses the fixed value as a divisor in the standardization of the fractional phase information output from the TDC. Therefore, the division process is simplified compared to the conventional method using the variable value as the divisor. it can. Further, if the number of stages of the ring oscillator is set to a power of 2 in the DCO according to the present embodiment, the division in the normalizer 360 can be easily realized by a bit shift operation. In addition, since the DCO according to the present embodiment has a ring oscillator formed by a differential amplifier, the symmetry of the waveform of the oscillation signal and the common-mode noise rejection ratio are higher than when the ring oscillator is formed by a single-phase inverter. Therefore, according to the DCO according to the present embodiment, the redundant configuration related to TDC can be reduced.

（第４の実施形態）
図９に示すように、本発明の第４の実施形態に係るＤＣＯは、前述した第３の実施形態に係るＤＣＯにおいて差動増幅器３０１の非反転出力端子とカウンタ３４０との間にバッファ４９０を更に設けた構成に相当する。以下の説明では、図９において図７と同一部分には同一符号を付して示し、異なる部分を中心に述べる。 (Fourth embodiment)
As shown in FIG. 9, the DCO according to the fourth embodiment of the present invention includes a buffer 490 between the non-inverting output terminal of the differential amplifier 301 and the counter 340 in the DCO according to the third embodiment described above. Further, this corresponds to the provided configuration. In the following description, the same parts in FIG. 9 as those in FIG. 7 are denoted by the same reference numerals, and different parts will be mainly described.

バッファ４９０は、発振信号５１ｐをバッファリングし、カウンタ３４０に入力する。バッファ４９０において、前述したバッファ３１１〜３１５と同程度の遅延が発生する。バッファ４９０を設けることにより、発振信号５１ｐと発振信号６１ｐとの間の遅延時間が発振信号５１ｐとカウンタ３４０のカウント値との間の遅延時間よりも小さくなることが保証される。故に、バッファ４９０を設けることによって、スプリアスをより確実に回避できる。 The buffer 490 buffers the oscillation signal 51p and inputs it to the counter 340. In the buffer 490, a delay similar to that of the buffers 311 to 315 described above occurs. Providing the buffer 490 ensures that the delay time between the oscillation signal 51p and the oscillation signal 61p is smaller than the delay time between the oscillation signal 51p and the count value of the counter 340. Therefore, by providing the buffer 490, spurious can be avoided more reliably.

以上説明したように、本実施形態に係るＤＣＯは、前述した第３の実施形態に係るＤＣＯにおいてカウンタ３４０の前段に更にバッファ４９０を設けて構成される。従って、本実施形態に係るＤＣＯによれば、スプリアスをより確実に回避できる。 As described above, the DCO according to the present embodiment is configured by further providing the buffer 490 before the counter 340 in the DCO according to the third embodiment described above. Therefore, according to the DCO according to the present embodiment, spurious can be avoided more reliably.

（第５の実施形態）
前述した第１乃至第４の実施形態に係るＤＣＯを用いてＰＬＬ回路を構成することができる。図１０は、第４の実施形態に係るＤＣＯ５００を用いたＰＬＬ回路である。図１０のＰＬＬ回路は、ＤＣＯ５００、デジタル低域通過型フィルタ（ＬＰＦ）５１０及びループ利得制御部５２０を有する。尚、ＤＣＯ５００は、図９のＤＣＯに相当する。以下の説明では、図１０において図９と同一部分には同一符号を付して示し、異なる部分を中心に述べる。 (Fifth embodiment)
A PLL circuit can be configured using the DCO according to the first to fourth embodiments described above. FIG. 10 shows a PLL circuit using the DCO 500 according to the fourth embodiment. The PLL circuit of FIG. 10 includes a DCO 500, a digital low-pass filter (LPF) 510, and a loop gain control unit 520. The DCO 500 corresponds to the DCO in FIG. In the following description, the same parts in FIG. 10 as those in FIG. 9 are denoted by the same reference numerals, and different parts will be mainly described.

位相比較器３８０は、所望位相情報の整数部及び小数部と位相情報の整数部及び小数部とを夫々比較し、位相差情報をデジタルＬＰＦ５１０に入力する。 The phase comparator 380 compares the integer part and decimal part of the desired phase information with the integer part and decimal part of the phase information, and inputs the phase difference information to the digital LPF 510.

デジタルＬＰＦ５１０は、基準信号６０をクロック信号として受け取り、位相比較器３８０からの位相差情報を入力信号として受け取る。デジタルＬＰＦ１０は、位相差情報に対してデジタルドメインでフィルタ処理を行う。このフィルタ処理によって、位相差情報に混入した雑音成分が抑圧される。 The digital LPF 510 receives the reference signal 60 as a clock signal and receives the phase difference information from the phase comparator 380 as an input signal. The digital LPF 10 performs filter processing on the phase difference information in the digital domain. By this filtering process, the noise component mixed in the phase difference information is suppressed.

ループ利得制御回路５２０は、基準信号６０をクロック信号として受け取り、デジタルＬＰＦ５１０からの位相差情報を入力信号として受け取る。ループ利得制御回路５２０は、位相差情報に対して、ビットシフト処理、積分処理などを行って、デジタル制御信号を生成する。ループ利得制御回路５２０は、デジタル制御信号を差動増幅器３０１〜３０４に夫々供給する。このデジタル制御信号は、差動増幅器３０１〜３０４の各々の遅延量（即ち、リングオシレータの周波数）、図１０のＰＬＬ回路のループ帯域、ループ次数などを制御する。 The loop gain control circuit 520 receives the reference signal 60 as a clock signal and receives phase difference information from the digital LPF 510 as an input signal. The loop gain control circuit 520 generates a digital control signal by performing bit shift processing, integration processing, and the like on the phase difference information. The loop gain control circuit 520 supplies digital control signals to the differential amplifiers 301 to 304, respectively. This digital control signal controls the delay amount (that is, the frequency of the ring oscillator) of each of the differential amplifiers 301 to 304, the loop band of the PLL circuit in FIG. 10, the loop order, and the like.

図１０のＰＬＬ回路が形成する負帰還ループにおいて、ＤＣＯ５００から出力される位相差情報に基づいてデジタル制御信号が生成され、このデジタル制御信号によってＤＣＯ５００が制御される。この負帰還ループの繰り返しによって、基準信号６０及び発振信号５１ｐの間の位相差が段階的に縮小する。 In the negative feedback loop formed by the PLL circuit of FIG. 10, a digital control signal is generated based on the phase difference information output from the DCO 500, and the DCO 500 is controlled by this digital control signal. By repeating this negative feedback loop, the phase difference between the reference signal 60 and the oscillation signal 51p is reduced stepwise.

以上説明したように、本実施形態に係るＰＬＬ回路は前述した第１乃至第４の実施形態に係るＤＣＯを含んでいる。従って、本実施形態に係るＰＬＬ回路によれば、前述した第１乃至第４の実施形態と同様の効果を得ることができる。 As described above, the PLL circuit according to the present embodiment includes the DCO according to the first to fourth embodiments described above. Therefore, according to the PLL circuit according to the present embodiment, the same effects as those of the first to fourth embodiments described above can be obtained.

尚、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。 Note that the present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above embodiments. Further, for example, a configuration in which some components are deleted from all the components shown in each embodiment is also conceivable. Furthermore, you may combine suitably the component described in different embodiment.

１０・・・基準信号
１１〜１５，２１〜３０・・・発振信号
３１，４１・・・カウント値
３２，４２・・・位相情報
３３・・・所望位相情報
５１ｐ，５１ｎ〜５４ｐ，５４ｎ，６１ｐ，６１ｎ〜６４ｐ，６４ｎ・・・発振信号
６０・・・基準信号
１０１〜１０５・・・単相インバータ
１１１〜１１５，２９０，３１１〜３１４，４９０・・・バッファ
１２１〜１２５，１５０，３２１〜３２４，３５０・・・Ｄフリップフロップ
１３０，３３０・・・エッジ検出器
１４０，３４０・・・カウンタ
１６０，３６０・・・規格化器
１７０，３７０・・・減算器
１８０，３８０・・・位相比較器
３０１〜３０４・・・差動増幅器
５００・・・ＤＣＯ
５１０・・・デジタル低域通過型フィルタ
５２０・・・ループ利得制御部 10 ... reference signal 11-15, 21-30 ... oscillation signal 31,41 ... count value 32,42 ... phase information 33 ... desired phase information 51p, 51n-54p, 54n, 61p , 61n to 64p, 64n ... oscillation signal 60 ... reference signal 101 to 105 ... single phase inverter 111 to 115, 290, 311 to 314, 490 ... buffer 121 to 125, 150, 321 to 324 , 350 ... D flip-flop 130, 330 ... Edge detector 140, 340 ... Counter 160, 360 ... Normalizer 170, 370 ... Subtractor 180, 380 ... Phase comparator 301-304 ... Differential amplifier 500 ... DCO
510: Digital low-pass filter 520: Loop gain control unit

Claims

A ring oscillator in which an odd number of three or more single-phase inverters whose delay amount is controlled by a digital control signal are connected in a ring shape;
A counter that counts one rising edge or falling edge of the output signals of the odd number of single-phase inverters and outputs a count value;
A first flip-flop that holds the count value at the rising edge or the falling edge of the reference signal and outputs it as integer phase information;
An odd number of buffers for buffering the output signals of each of the single-phase inverters and outputting them as first differential signals;
An odd number of second flip-flops that hold the value of the first differential signal at the rising edge or the falling edge of the reference signal and respectively output as a second differential signal;
When the odd-numbered second differential signals output from the odd-numbered second flip-flops are input and the odd-numbered second differential signals are arranged in the order of phase advance, the continuous high level An edge detector that outputs information indicating the end of a value or successive low-level values;
A digital control oscillator comprising: a normalizer that divides the information by the number of phases of the odd-numbered second differential signal and outputs normalized fractional phase information.

The amount of delay until each output signal of the odd number of single-phase inverters is input to the odd number of second flip-flops is such that one of the output signals of the odd number of single-phase inverters is the first value. 2. The digitally controlled oscillator according to claim 1, wherein the delay amount is smaller than a delay amount until the signal is input to the flip-flop.

A ring oscillator in which a plurality of differential amplifiers whose delay amounts are controlled by digital control signals are connected in a ring shape;
A counter that counts one rising edge or falling edge among output signals of the plurality of differential amplifiers and outputs a count value;
A first flip-flop that holds the count value at the rising edge or the falling edge of the reference signal and outputs it as integer phase information;
A plurality of buffers for buffering each output signal of the plurality of differential amplifiers and outputting each as a first differential signal;
A plurality of second flip-flops which hold the value of the first differential signal at the rising edge or the falling edge of the reference signal and respectively output as a second differential signal;
When a plurality of sets of second differential signals output from the plurality of second flip-flops are input, and the plurality of sets of second differential signals are arranged in order of phase advance, a continuous high level value Or an edge detector that outputs information indicating the end of successive low level values;
A digital control oscillator comprising: a normalizer that divides the information by the number of phases of the second differential signal to obtain normalized decimal phase information.

The number of phases of the plurality of sets of second differential signals is a power of two;
The information is binary data;
The digitally controlled oscillator according to claim 3, wherein the normalizer performs bit division by shifting the binary data by a power corresponding to the number of phases of the plurality of sets of second differential signals.

The amount of delay until each output signal of the plurality of differential amplifiers is input to the plurality of second flip-flops is one of the output signals of the differential amplifier input to the first flip-flop. The digitally controlled oscillator according to claim 3, wherein the digitally controlled oscillator is smaller than an amount of delay until a delay.