JP2011044654A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve module performance by increasing the number of connection terminals among a plurality of semiconductor devices mounted on a board and contribute to cost reduction, by reducing the size of a required interposer. <P>SOLUTION: The semiconductor device 50 includes a wiring board 10, having a pad 11P defined at a necessary location in the outermost wiring layer, a plurality of semiconductor elements (chips) 20a, 20b mounted on the wiring board in parallel in a face-up state, and the interposer 30 mounted astride on the chips. In each chip 20a, 20b, a partial electrode pad 21, among the electrode pads arranged on its face surface, is connected to the corresponding pad 11P of the wiring board 10 via a conductive wire 24. Remaining electrode pads 22 are electrically connected to one another via the interposer 30. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は半導体装置に関し、特に、配線基板に複数の半導体素子（チップ）が実装されてマルチチップモジュールを構成する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a plurality of semiconductor elements (chips) are mounted on a wiring board to constitute a multichip module.

配線基板は、半導体素子（チップ）を実装する役割を果たすことから、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。   Since the wiring board plays a role of mounting a semiconductor element (chip), in the following description, it is also referred to as “semiconductor package” or simply “package” for convenience.

電子機器や電子部品装置の小型化及び高機能化の要求に伴い、これに用いられる半導体装置の小型化、高密度化、多ピン化が進んでいる。このような半導体装置の一つの形態として、いわゆる「マルチチップモジュール」と呼ばれているものがある。図５はそのマルチチップモジュールの典型的な構成例を示したものである。   With the demand for miniaturization and high functionality of electronic devices and electronic component devices, miniaturization, high density, and multiple pins of semiconductor devices used therefor are progressing. One form of such a semiconductor device is a so-called “multichip module”. FIG. 5 shows a typical configuration example of the multichip module.

図５（ａ）に示す構成例では、実装用の配線基板（典型的には樹脂基板）８０上に複数の半導体素子（チップ）９１，９２がフェイスダウンの態様で並列して実装されている。各チップ９１，９２は、そのフェイス面に電極パッド９１ａ，９２ａを備えており、各電極パッド９１ａ，９２ａは、それぞれ導電性部材（典型的にははんだ）８５を介して基板８０側の対応するパッド８１に接続されている（フリップチップ接続）。また、基板８０に設けられた各パッド８１は、所要の箇所に形成されたビアホール（に充填された導体：ビア）を介して内部の配線層８２に接続されている。つまり、各チップ９１，９２（電極パッド９１ａ，９２ａ）は、基板８０側のパッド８１及び配線層８２を介して相互に電気的に接続されている。   In the configuration example shown in FIG. 5A, a plurality of semiconductor elements (chips) 91 and 92 are mounted side by side in a face-down manner on a wiring board (typically a resin substrate) 80 for mounting. . Each chip 91, 92 includes electrode pads 91 a, 92 a on its face surface, and each electrode pad 91 a, 92 a corresponds to the substrate 80 side via a conductive member (typically solder) 85. It is connected to the pad 81 (flip chip connection). Further, each pad 81 provided on the substrate 80 is connected to the internal wiring layer 82 via a via hole (a conductor filled in: via) formed at a required location. That is, the chips 91 and 92 (electrode pads 91a and 92a) are electrically connected to each other via the pad 81 and the wiring layer 82 on the substrate 80 side.

図５（ｂ）に示す構成例では、実装用の配線基板（樹脂基板）８０ａ上に複数のチップ９３，９４がフェイスアップの態様で並列して実装され、各チップ９３，９４のフェイス面に設けられた各電極パッド９３ａ，９４ａは、それぞれ金（Ａｕ）線等のボンディングワイヤ８６を介して基板８０側の対応するパッド８１に接続されている（ワイヤ接続）。同様に、基板８０ａに設けられた各パッド８１は、ビアを介して内部の配線層８２に接続されている。つまり、各チップ９３，９４は、基板８０ａ側のパッド８１及び配線層８２を介して相互に電気的に接続されている。   In the configuration example shown in FIG. 5B, a plurality of chips 93 and 94 are mounted in parallel in a face-up manner on a wiring board (resin substrate) 80a for mounting. Each provided electrode pad 93a, 94a is connected to a corresponding pad 81 on the substrate 80 side via a bonding wire 86 such as a gold (Au) wire (wire connection). Similarly, each pad 81 provided on the substrate 80a is connected to the internal wiring layer 82 through a via. That is, the chips 93 and 94 are electrically connected to each other through the pad 81 and the wiring layer 82 on the substrate 80a side.

図５（ｃ）に示す構成例では、複数のチップ９５，９６がインターポーザ９７上にフェイスダウンの態様で並列して実装され、さらにこのインターポーザ９７が実装用の配線基板（樹脂基板）８０ｂに実装されている。各チップ９５，９６のフェイス面に設けられた各電極パッド９５ａ，９６ａは、それぞれはんだ８７を介してインターポーザ９７側の対応するパッド９７ａに接続されている（フリップチップ接続）。各パッド９７ａは、インターポーザ９７に形成された貫通電極９７ｂを介して、反対側の面に設けられた対応するパッド９７ｃに接続されている。さらに各パッド９７ｃは、それぞれはんだ８８を介して基板８０ｂ側の対応するパッド８１に接続されている。同様に、基板８０ｂに設けられた各パッド８１は、ビアを介して内部の配線層８２に接続されている。つまり、各チップ９５，９６は、インターポーザ９７と基板８０ｂ側のパッド８１及び配線層８２を介して相互に電気的に接続されている。   In the configuration example shown in FIG. 5C, a plurality of chips 95 and 96 are mounted in parallel on the interposer 97 in a face-down manner, and the interposer 97 is further mounted on a wiring board (resin substrate) 80b for mounting. Has been. Each electrode pad 95a, 96a provided on the face surface of each chip 95, 96 is connected to a corresponding pad 97a on the interposer 97 side via a solder 87 (flip chip connection). Each pad 97a is connected to a corresponding pad 97c provided on the opposite surface via a through electrode 97b formed in the interposer 97. Further, each pad 97c is connected to a corresponding pad 81 on the substrate 80b side via a solder 88, respectively. Similarly, each pad 81 provided on the substrate 80b is connected to the internal wiring layer 82 through a via. That is, the chips 95 and 96 are electrically connected to each other via the interposer 97, the pad 81 and the wiring layer 82 on the substrate 80b side.

かかるマルチチップモジュールに関連する技術としては、例えば、配線基板上に複数の半導体素子を並列して搭載し、更にその上に、複数の半導体素子にまたがって別の半導体素子を接続してなる積層型半導体装置が知られている（特許文献１）。   As a technique related to such a multi-chip module, for example, a plurality of semiconductor elements are mounted in parallel on a wiring board, and further, another semiconductor element is connected across the plurality of semiconductor elements. A type semiconductor device is known (Patent Document 1).

また、これに関連する他の技術として、リードフレームのダイパッド上に、それぞれの電極パッドが形成されている側の面を対向させて複数のチップを配置し、対向しているチップ間に異方性導電性ペーストを充填し、フリップチップ技術を使用してチップ間を電気的に接続するようにしたものがある（特許文献２）。   As another technique related to this, a plurality of chips are arranged on the die pad of the lead frame so that the surfaces on which the respective electrode pads are formed are opposed to each other, and anisotropically between the facing chips. There is one in which conductive conductive paste is filled and the chips are electrically connected using flip chip technology (Patent Document 2).

特開２００８−２７０４４６号公報JP 2008-270446 A 特開２０００−２２３６５１号公報JP 2000-223651 A

従来のマルチチップモジュールの形態では、図５に例示したように様々な構成のものが実用化されているが、いずれの形態においても、実装用基板に実装された複数のチップ間の電気的な接続は、基板側に設けられたパッド及び内部の配線層を介して行われていた。このため、基板とチップの間を接続し得る端子の数、ひいては各チップ間の接続端子数を増やすことができないといった課題があった。   In the conventional multi-chip module, various configurations as shown in FIG. 5 have been put into practical use. In any of the forms, electrical connection between a plurality of chips mounted on a mounting board is possible. The connection has been made via a pad provided on the substrate side and an internal wiring layer. For this reason, there has been a problem that the number of terminals that can be connected between the substrate and the chip, and hence the number of connection terminals between the chips cannot be increased.

現状の技術では、樹脂基板に代表される実装用基板において外部との信号の入出力を行う場合、樹脂基板において配設可能な配線の密度はそれほど高くなく、それに応じてパッドの配置間隔（パッドピッチ）もせいぜい１００μｍ程度である。つまり、基板側でパッドピッチを狭くすることに限界（パッドピッチの制約）があるため、基板に実装された複数のチップ間を相互に接続し得る端子の数（接続端子数）を増やすことができず、そのためモジュール性能を高めることもできないといった課題があった。   In the current technology, when a signal is input / output to / from the outside on a mounting substrate represented by a resin substrate, the density of wiring that can be arranged on the resin substrate is not so high, and the pad arrangement interval (pad The pitch) is at most about 100 μm. In other words, since there is a limit (pad pitch limitation) on reducing the pad pitch on the substrate side, it is possible to increase the number of terminals (number of connection terminals) that can be connected to each other between a plurality of chips mounted on the substrate. Therefore, there is a problem that the module performance cannot be improved.

図５（ｂ）に示した構成では、各チップ９３，９４と基板８０ａとの電気的接続はワイヤボンディングで行われており、チップ直下の領域は使えないため、図５（ａ）に示したフリップチップ実装の場合と比べて、さらに接続端子数は制約され、モジュール性能も低下する。   In the configuration shown in FIG. 5B, the electrical connection between the chips 93 and 94 and the substrate 80a is performed by wire bonding, and the area directly under the chip cannot be used. Compared with the flip-chip mounting, the number of connection terminals is further restricted, and the module performance is also lowered.

図５（ｃ）に示した構成では、図示のように各チップ９５，９６と基板８０ｂとの間にインターポーザ９７が介在しているため、このインターポーザ９７は、平面視したときに実装される各チップ９５，９６の個々の大きさ（サイズ）を合計したサイズよりも大きくする必要がある。つまり、必要とされるインターポーザ９７のサイズが相対的に大きくなるため、コストが高くなるといった課題があった。特に、比較的高価なシリコン（Ｓｉ）を用いてインターポーザを構成する場合、コスト面でより一層不利である。   In the configuration shown in FIG. 5C, since the interposer 97 is interposed between the chips 95 and 96 and the substrate 80b as shown in the drawing, the interposer 97 is mounted when viewed in plan. The individual sizes (sizes) of the chips 95 and 96 need to be larger than the total size. That is, since the required size of the interposer 97 is relatively large, there is a problem that the cost is increased. In particular, when the interposer is configured using relatively expensive silicon (Si), it is further disadvantageous in terms of cost.

本発明は、かかる従来技術における課題に鑑み創作されたもので、基板に実装される複数の半導体素子間の接続端子数を増やし、モジュール性能を高めるとともに、必要とされるインターポーザのサイズを小さくし、コストの低減化に寄与することができる半導体装置を提供することを目的とする。   The present invention was created in view of the problems in the prior art, and increases the number of connection terminals between a plurality of semiconductor elements mounted on a substrate, improves module performance, and reduces the size of a required interposer. An object of the present invention is to provide a semiconductor device that can contribute to cost reduction.

上述した従来技術の課題を解決するため、本発明によれば、最外層の配線層の所要の箇所に画定されたパッドを有する配線基板と、前記配線基板上にフェイスアップの態様で並列して実装され、各々のフェイス面側に配列された電極パッドのうち一部の電極パッドが導電性ワイヤを介して前記配線基板の対応するパッドに接続された複数の半導体素子と、前記複数の半導体素子上にまたがって実装され、各半導体素子の残りの電極パッド間を相互に電気的に接続するインターポーザとを備えたことを特徴とする半導体装置が提供される。   In order to solve the above-described problems of the prior art, according to the present invention, a wiring board having pads defined at a required portion of the outermost wiring layer and a face-up manner on the wiring board are arranged in parallel. A plurality of semiconductor elements that are mounted and part of the electrode pads arranged on the face side are connected to corresponding pads of the wiring board via conductive wires, and the plurality of semiconductor elements There is provided a semiconductor device comprising an interposer mounted over and electrically connecting the remaining electrode pads of each semiconductor element to each other.

本発明に係る半導体装置の構成によれば、配線基板に実装された複数の半導体素子間の電気的な接続は、基板側のパッドを介して行うのではなく、これら複数の半導体素子上にまたがって実装されたインターポーザを介して行われている。   According to the configuration of the semiconductor device according to the present invention, the electrical connection between the plurality of semiconductor elements mounted on the wiring board is not performed through the pads on the substrate side, but over the plurality of semiconductor elements. This is done through an implemented interposer.

つまり、従来技術に見られたような基板側のパッドピッチの制約を受けることなく、各半導体素子間をインターポーザを介して接続することができるので、各半導体素子間の接続端子数を増やすことができる。例えば、シリコンを用いてインターポーザを構成した場合、現状の技術ではパッドピッチを４０μｍ程度にすることが可能であり、これは、樹脂を使用した配線基板に配設可能なパッドピッチ（１００μｍ程度）と比べて半分以下である。   In other words, each semiconductor element can be connected via an interposer without being restricted by the pad pitch on the substrate side as seen in the prior art, so the number of connection terminals between each semiconductor element can be increased. it can. For example, when an interposer is configured using silicon, the current technology can make the pad pitch about 40 μm, which is a pad pitch (about 100 μm) that can be disposed on a wiring board using resin. It is less than half compared.

このように実装用基板（配線基板）と比べてインターポーザの方が配線密度を高めることができるので、パッドピッチを狭くすることができ、それに応じて各半導体素子間の接続端子数を増やすことが可能となる。これにより、実装された複数の半導体素子により構成されるモジュールとしての性能を高めることができる。   Thus, since the interposer can increase the wiring density compared to the mounting substrate (wiring substrate), the pad pitch can be reduced and the number of connection terminals between the semiconductor elements can be increased accordingly. It becomes possible. Thereby, the performance as a module comprised by the mounted several semiconductor element can be improved.

また、複数の半導体素子上にまたがって実装されるインターポーザは、各半導体素子間を相互に電気的に接続するためのものであるので、各半導体素子のフェイス面上で一部の電極パッド（導電性ワイヤの一端が接続されているパッド）を除いた残りの電極パッドが配列されているエリアに相当する大きさ（サイズ）を有していれば十分である。   In addition, since the interposer mounted over a plurality of semiconductor elements is for electrically connecting the semiconductor elements to each other, some electrode pads (conductive layers) are formed on the face surface of each semiconductor element. It is sufficient to have a size (size) corresponding to the area where the remaining electrode pads (except for the pads to which one end of the conductive wire is connected) are arranged.

つまり、必要とされるインターポーザのサイズは、実装される各半導体素子の個々のサイズを合計したサイズよりも小さくすることができ、これにより、コストの低減化を図ることができる。   That is, the required interposer size can be made smaller than the total size of the individual semiconductor elements to be mounted, thereby reducing the cost.

本発明の第１の実施形態に係る半導体装置（マルチチップモジュール）の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device (multichip module) which concerns on the 1st Embodiment of this invention. 図１の半導体装置における各半導体素子（チップ）及びインターポーザを平面的に見たときの位置関係を示す図である。It is a figure which shows the positional relationship when each semiconductor element (chip | chip) and interposer in the semiconductor device of FIG. 1 are seen planarly. 本発明の第２の実施形態に係る半導体装置（マルチチップモジュール）の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device (multichip module) which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置（マルチチップモジュール）の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device (multichip module) which concerns on the 3rd Embodiment of this invention. 典型的なマルチチップモジュールの構成例及びその問題点を説明するための図である。It is a figure for demonstrating the structural example of a typical multichip module, and its problem.

以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the accompanying drawings.

図１は本発明の第１の実施形態に係る半導体装置（マルチチップモジュール）の構成を断面図の形態で示したものである。また、図２はこの半導体装置５０における各半導体素子（チップ）及びインターポーザを平面的に見たときの位置関係を示している。   FIG. 1 shows the configuration of a semiconductor device (multi-chip module) according to a first embodiment of the present invention in the form of a cross-sectional view. FIG. 2 shows the positional relationship of each semiconductor element (chip) and interposer in the semiconductor device 50 when viewed in plan.

本実施形態に係る半導体装置５０は、基本的には、半導体素子（チップ）を実装するパッケージとしての役割を果たす配線基板１０と、マルチチップモジュールを構成するのに必要とされる複数の半導体素子（図２に示す例では、４個のチップ２０ａ，２０ｂ，２０ｃ及び２０ｄ）と、各チップ２０ａ〜２０ｄ間を相互に電気的に接続するインターポーザ３０とを備えて構成されている。   The semiconductor device 50 according to the present embodiment basically includes a wiring substrate 10 serving as a package for mounting a semiconductor element (chip), and a plurality of semiconductor elements required to constitute a multichip module. (In the example shown in FIG. 2, four chips 20a, 20b, 20c, and 20d) and an interposer 30 that electrically connects the chips 20a to 20d to each other are configured.

配線基板１０は、少なくとも、最外層の配線層が相互に電気的に接続された構造を有していれば十分である。基板内部には配線層が形成されていてもよいし、形成されていなくてもよい。また、基板本体を構成する材料は特に限定されず、樹脂やセラミックスなど適宜使用することが可能である。   It is sufficient that the wiring board 10 has a structure in which at least the outermost wiring layers are electrically connected to each other. A wiring layer may be formed inside the substrate, or may not be formed. Moreover, the material which comprises a board | substrate body is not specifically limited, Resin, ceramics, etc. can be used suitably.

本実施形態では、図示のように基板内部に配線層が形成された多層構造の樹脂基板を使用している。すなわち、配線基板１０は、所要数の配線層（図示の例では、配線層１１，１３，１５，１７）がそれぞれ絶縁層を介在させて積層され、各絶縁層に形成されたビアホール（に充填された導体：ビア１２，１４，１６）を介して層間接続された構造を有している。配線層１１，１３，１５，１７の材料としては典型的に銅（Ｃｕ）が用いられ、絶縁層の材料としてはエポキシ系樹脂が用いられる。また、最外層の配線層（図示の例では、配線層１１，１７）には、それぞれ所要の箇所にパッド１１Ｐ，１７Ｐが画定されており、各パッド１１Ｐ，１７Ｐは配線基板１０の両面に露出している。さらに、各パッド１１Ｐ，１７Ｐを露出させてそれぞれ基板表面を覆うように保護膜としてのソルダレジスト層１８及び１９が形成されている。   In the present embodiment, a resin substrate having a multilayer structure in which a wiring layer is formed inside the substrate as shown in the drawing is used. That is, the wiring board 10 is formed by laminating a required number of wiring layers (in the example shown, wiring layers 11, 13, 15, and 17) with an insulating layer interposed therebetween, and filling via holes formed in the respective insulating layers. Conductor: a structure in which interlayer connection is made via vias 12, 14, 16). Typically, copper (Cu) is used as the material of the wiring layers 11, 13, 15, and 17, and epoxy resin is used as the material of the insulating layer. The outermost wiring layers (in the example shown, the wiring layers 11 and 17) have pads 11P and 17P defined at required locations, and the pads 11P and 17P are exposed on both surfaces of the wiring board 10. is doing. Further, solder resist layers 18 and 19 are formed as protective films so as to expose the pads 11P and 17P and cover the substrate surface.

各チップ２０ａ〜２０ｄを実装する面側のソルダレジスト層１８から露出するパッド１１Ｐは、後述するように各チップ２０ａ〜２０ｄとのワイヤボンディング用として使用される。また、これと反対側（露出する面側）のソルダレジスト層１９から露出するパッド１７Ｐは、本装置５０をマザーボード等のプリント配線板に実装する際にはんだボールやピン等の外部接続端子を接合するのに使用される。このため、各パッド（Ｃｕ）１１Ｐ，１７Ｐ上に、ニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておくのが望ましい。これは、外部接続端子等を接合したときのコンタクト性を良くするためと、パッド１１Ｐ，１７Ｐを構成するＣｕとの密着性を高め、ＣｕがＡｕ層中へ拡散するのを防止するためである。   The pads 11P exposed from the solder resist layer 18 on the surface side on which the chips 20a to 20d are mounted are used for wire bonding with the chips 20a to 20d as will be described later. In addition, the pad 17P exposed from the solder resist layer 19 on the opposite side (exposed surface side) joins external connection terminals such as solder balls and pins when the device 50 is mounted on a printed wiring board such as a mother board. Used to do. For this reason, it is desirable to perform nickel (Ni) plating and gold (Au) plating in this order on each pad (Cu) 11P and 17P. This is to improve the contact property when bonding external connection terminals or the like, to improve the adhesion with Cu constituting the pads 11P and 17P, and to prevent Cu from diffusing into the Au layer. .

図示の例では、配線基板１０として４層配線構造の樹脂基板を例にとっているが、実装されるチップの個数やマルチチップモジュールとして要求される機能等に応じて、適宜、ビルドアップ法等により所要の層数となるまで絶縁層と配線層を交互に積み重ねて、更なる多層配線化を行ってもよい。   In the illustrated example, a resin substrate having a four-layer wiring structure is taken as an example of the wiring substrate 10, but depending on the number of chips to be mounted, functions required as a multi-chip module, etc. Insulating layers and wiring layers may be alternately stacked until the number of layers is reached to further increase the number of layers.

配線基板１０に実装される各半導体素子（チップ）２０ａ〜２０ｄは、例えば、デバイスプロセスを用いてシリコンウエハの一方の面側に複数のデバイスが作り込まれた当該ウエハを各デバイス単位にダイシング（個片化）して得られたシリコンチップ（「ダイ」ともいう。）である。各チップ２０ａ〜２０ｄは、そのフェイス面（回路形成面）と反対側の面に接着された接着剤層（本実施形態では、ダイ・アタッチ・フィルム２３）を介在させて配線基板１０（ソルダレジスト層１８）上に並列して実装されている（図２参照）。つまり、各チップ２０ａ〜２０ｄはフェイスアップの態様で実装されている。   Each of the semiconductor elements (chips) 20a to 20d mounted on the wiring board 10 is, for example, diced into a device unit by dicing the wafer in which a plurality of devices are formed on one surface side of a silicon wafer using a device process ( This is a silicon chip (also referred to as “die”) obtained by dividing into individual pieces. Each of the chips 20a to 20d has a wiring substrate 10 (solder resist) with an adhesive layer (in this embodiment, a die attach film 23) adhered to a surface opposite to the face surface (circuit forming surface). Layer 18) is mounted in parallel (see FIG. 2). That is, each chip 20a-20d is mounted in a face-up manner.

また、各チップ２０ａ〜２０ｄのフェイス面には、所要数の電極パッド（突起状端子）２１，２２が、例えば、ペリフェラルアレイの態様で配列されている。このうち、後述するインターポーザ３０を介して相互に接続される電極パッド２２については、他の半導体素子（例えば、図２においてチップ２０ｂ，２０ｃ，２０ｄ）と隣接配置される半導体素子（この場合、チップ２０ａ）のフェイス面の対応する一辺の近傍もしくは角部近傍に設けられている。   In addition, a required number of electrode pads (projecting terminals) 21 and 22 are arranged on the face surfaces of the chips 20a to 20d, for example, in the form of a peripheral array. Among these, for the electrode pads 22 connected to each other via an interposer 30 described later, semiconductor elements (in this case, chips in this case) adjacent to other semiconductor elements (for example, chips 20b, 20c, and 20d in FIG. 2). 20a) is provided in the vicinity of the corresponding side of the face surface or in the vicinity of the corner.

各チップ２０ａ〜２０ｄに設けられる複数の電極パッド２１，２２は、それぞれ２つのグループに分かれている。各チップ２０ａ〜２０ｄにおいて一方のグループに属する電極パッド２１は、金（Ａｕ）線や銅（Ｃｕ）線等からなるボンディングワイヤ２４を介して配線基板１０の対応するパッド１１Ｐに電気的に接続されている。また、各チップ２０ａ〜２０ｄにおいて他方のグループに属する電極パッド２２は、後述するようにインターポーザ３０を介して相互に電気的に接続されている。   The plurality of electrode pads 21 and 22 provided in each of the chips 20a to 20d are divided into two groups. In each of the chips 20a to 20d, the electrode pads 21 belonging to one group are electrically connected to the corresponding pads 11P of the wiring board 10 via bonding wires 24 made of gold (Au) wires, copper (Cu) wires, or the like. ing. In addition, the electrode pads 22 belonging to the other group in each of the chips 20a to 20d are electrically connected to each other via an interposer 30 as described later.

インターポーザ３０は、図２に例示するように４個のチップ２０ａ，２０ｂ，２０ｃ，２０ｄ上にまたがって実装されている。このインターポーザ３０は、各チップ２０ａ〜２０ｄ間を相互に電気的に接続するためのものであるので、少なくとも、各チップ２０ａ〜２０ｄのフェイス面上で一部の電極パッド２１（ボンディングワイヤ２４の一端が接続されているパッド）を除いた残りの電極パッド２２が配列されているエリアに相当する大きさ（サイズ）を有していれば十分である。   The interposer 30 is mounted over four chips 20a, 20b, 20c, and 20d as illustrated in FIG. Since the interposer 30 is for electrically connecting the chips 20a to 20d to each other, at least a part of the electrode pads 21 (one end of the bonding wire 24) on the face surface of each chip 20a to 20d. It is sufficient if it has a size (size) corresponding to the area in which the remaining electrode pads 22 (except for the pads to which are connected) are arranged.

インターポーザ３０を構成する材料として、本実施形態では、入手のし易さ、加工のし易さ及びコスト面から、エポキシ樹脂やポリイミド樹脂等からなる樹脂フィルムを使用している。このインターポーザ３０の一方の面（図示の例では、各チップ２０ａ〜２０ｄに対向する側の面）には、絶縁層３１を介在させて、接続用のパッド（例えば、銅（Ｃｕ）のめっき層）３２が配列されている。各パッド３２は、各チップ２０ａ〜２０ｄのそれぞれ対応する電極パッド２２の位置に対応する箇所に形成されている。   As a material constituting the interposer 30, in the present embodiment, a resin film made of an epoxy resin, a polyimide resin, or the like is used from the viewpoint of easy availability, ease of processing, and cost. On one surface of the interposer 30 (in the example shown, the surface facing each of the chips 20a to 20d), an insulating layer 31 is interposed, and a connection pad (for example, a copper (Cu) plating layer) ) 32 is arranged. Each pad 32 is formed at a location corresponding to the position of the corresponding electrode pad 22 of each of the chips 20a to 20d.

また、各パッド３２は、絶縁層３１の所要の箇所に形成されたビアホール（に充填された導体：ビア３３）を介して内部の配線層３４に接続されている。つまり、内部の配線層３４は、各チップ２０ａ〜２０ｄの電極パッド２２にそれぞれ対応する各パッド３２間を相互に電気的に接続している。   Each pad 32 is connected to the internal wiring layer 34 via a via hole (a conductor filled therein: via 33) formed in a required portion of the insulating layer 31. That is, the internal wiring layer 34 electrically connects the pads 32 respectively corresponding to the electrode pads 22 of the chips 20a to 20d.

また、図１には明示していないが、インターポーザ３０のパッド３２が形成されている側の面には、各パッド３２を露出させて表面を覆うように保護膜（例えば、ソルダレジスト層）が形成されており、この保護膜から露出するパッド３２にはＮｉ／Ａｕめっきが施されている。Ｎｉ／Ａｕめっきを施す理由は、配線基板１０におけるパッド１１Ｐ，１７Ｐの場合と同様である。   Although not clearly shown in FIG. 1, a protective film (for example, a solder resist layer) is provided on the surface of the interposer 30 on which the pads 32 are formed so as to expose the pads 32 and cover the surface. The pad 32 that is formed and exposed from the protective film is plated with Ni / Au. The reason for applying Ni / Au plating is the same as in the case of the pads 11P and 17P on the wiring board 10.

インターポーザ３０は、導電性材料を用いて各チップ２０ａ〜２０ｄ上に実装される。導電性材料としては、はんだや銀（Ａｇ）ペースト等の導電性ペーストなどを使用することができるが、本実施形態では、はんだ４０を使用している。このはんだ４０には、環境に配慮した鉛フリーはんだ（錫（Ｓｎ）−銀（Ａｇ）、Ｓｎ−Ａｇ−Ｃｕ等）が好適に用いられる。これに代えて、Ｓｎ−鉛（Ｐｂ）系の共晶はんだを使用してもよいことはもちろんである。   Interposer 30 is mounted on each chip 20a-20d using a conductive material. As the conductive material, a conductive paste such as solder or silver (Ag) paste can be used. In this embodiment, the solder 40 is used. For this solder 40, an environment-friendly lead-free solder (tin (Sn) -silver (Ag), Sn-Ag-Cu, etc.) is preferably used. It goes without saying that Sn-lead (Pb) -based eutectic solder may be used instead.

各チップ２０ａ〜２０ｄ上へのインターポーザ３０の実装は、通常のフリップチップ実装の場合と同様にして行うことができる。すなわち、インターポーザ３０の保護膜から露出している各パッド３２にはんだ４０（はんだボール）を被着させておき、それぞれのはんだ４０を、各チップ２０ａ〜２０ｄのそれぞれ対応するパッド２２に当接させ、リフローにより溶融させて、インターポーザ３０側のパッド３２とチップ２０ａ〜２０ｄ側のパッド２２とを固定的に接合する。Ａｇペースト等の導電性ペーストを使用した場合には、その導電性ペーストを各パッド３２に被着させ、対応するパッド２２に当接させた後、加熱により硬化させて両パッド３２，２２を接合する。   The interposer 30 can be mounted on each of the chips 20a to 20d in the same manner as in the case of normal flip chip mounting. That is, the solder 40 (solder ball) is attached to each pad 32 exposed from the protective film of the interposer 30, and each solder 40 is brought into contact with the corresponding pad 22 of each chip 20a to 20d. The pad 32 on the interposer 30 side and the pad 22 on the chip 20a to 20d side are fixedly joined by melting by reflow. When a conductive paste such as an Ag paste is used, the conductive paste is applied to each pad 32, brought into contact with the corresponding pad 22, and then cured by heating to bond the pads 32 and 22 together. To do.

さらに、各チップ２０ａ〜２０ｄとインターポーザ３０との間隙にアンダーフィル樹脂４１を充填し、配線基板１０上の各チップ２０ａ〜２０ｄ及びボンディングワイヤ２４とインターポーザ３０とを被覆するように封止樹脂（層）４２で封止している。   Further, a gap between each chip 20a to 20d and the interposer 30 is filled with an underfill resin 41, and a sealing resin (layer) is formed so as to cover each chip 20a to 20d, the bonding wire 24 and the interposer 30 on the wiring substrate 10. ) 42 is sealed.

充填するアンダーフィル樹脂４１の材料としては、液状の熱硬化性樹脂が用いられ、例えば、エポキシ樹脂、シリコーン樹脂等が好適に使用され得る。樹脂の弾性率や熱膨張係数（ＣＴＥ）等を調整するためにフィラー（シリカ、アルミナ、ケイ酸カルシウム等の無機物の微粒子）を適宜添加して使用するのが望ましい。アンダーフィル樹脂４１を充填する方法としては、インジェクションモールド、アンダーフィルフロー等の方法を用いることができる。   As a material of the underfill resin 41 to be filled, a liquid thermosetting resin is used. For example, an epoxy resin, a silicone resin, or the like can be suitably used. In order to adjust the elastic modulus, thermal expansion coefficient (CTE), etc. of the resin, it is desirable to add fillers (inorganic fine particles such as silica, alumina, calcium silicate) as appropriate. As a method of filling the underfill resin 41, a method such as injection molding or underfill flow can be used.

一方、封止樹脂４２の材料としては、同様に熱硬化性のエポキシ樹脂が好適に使用され得る。その形態としては、液状の樹脂に限らず、タブレット状の樹脂や粉末状の樹脂でもよい。封止樹脂層４２の形成方法としては、トランスファモールドやインジェクションモールド等の方法を用いることができる。例えば、個別モールディングの場合、モールディング金型（１組の上型及び下型）の下型上に対象物（図１の構造体から封止樹脂層４２を除いたもの）を載せ、上方から上型で挟み込むようにして、封止樹脂４２を充填しながら加熱及び加圧処理を行う。これに代えて、一括モールディングにより所要の樹脂封止（封止樹脂層４２の形成）を行った後、ダイサー等により個々の半導体装置（図１の構造体）単位に分割してもよい。   On the other hand, as the material of the sealing resin 42, similarly, a thermosetting epoxy resin can be suitably used. The form is not limited to a liquid resin, and may be a tablet-like resin or a powder-like resin. As a method for forming the sealing resin layer 42, a method such as transfer molding or injection molding can be used. For example, in the case of individual molding, an object (the structure shown in FIG. 1 excluding the sealing resin layer 42) is placed on the lower mold of the molding mold (one upper mold and one lower mold), and the upper is viewed from above. Heating and pressing are performed while filling the sealing resin 42 so as to be sandwiched between molds. Instead of this, after required resin sealing (formation of the sealing resin layer 42) by collective molding, it may be divided into individual semiconductor devices (structures in FIG. 1) by a dicer or the like.

本実施形態に係る半導体装置５０（図１）は、基本的には、配線基板１０上に複数のチップ２０ａ〜２０ｄをフェイスアップの態様で並列して実装し、各チップ２０ａ〜２０ｄの一部の電極パッド２１をボンディングワイヤ２４で配線基板１０のパッド１１Ｐに接続した後、各チップ２０ａ〜２０ｄ上にまたがるように残りの電極パッド２２間を電気的に接続するインターポーザ３０を実装し（図２）、さらに各チップ２０ａ〜２０ｄとインターポーザ３０との間隙にアンダーフィル樹脂４１を充填し、配線基板１０上の各チップ２０ａ〜２０ｄ及びボンディングワイヤ２４とインターポーザ３０とを封止樹脂４２で被覆することにより、製造することができる。   The semiconductor device 50 (FIG. 1) according to the present embodiment basically has a plurality of chips 20a to 20d mounted in parallel on the wiring board 10 in a face-up manner, and a part of each of the chips 20a to 20d. After the electrode pads 21 are connected to the pads 11P of the wiring board 10 with bonding wires 24, an interposer 30 for electrically connecting the remaining electrode pads 22 is mounted so as to straddle the chips 20a to 20d (FIG. 2). ) Further, the underfill resin 41 is filled in the gaps between the chips 20a to 20d and the interposer 30, and the chips 20a to 20d, the bonding wires 24 and the interposer 30 on the wiring substrate 10 are covered with the sealing resin 42. Can be manufactured.

特に図示はしないが、配線基板１０上に実装される各チップ２０ａ〜２０ｄは、以下のようにして作製することができる。   Although not particularly illustrated, each of the chips 20a to 20d mounted on the wiring substrate 10 can be manufactured as follows.

例えば、１２インチの大きさのシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜を形成し、各デバイス上に所要のパターンで形成されたアルミニウム（Ａｌ）の配線層の一部分に画定される電極パッドに対応する部分のパッシベーション膜をレーザ等により除去する。   For example, a silicon wafer having a size of 12 inches is subjected to a required device process on one surface side to form a plurality of devices in an array, and silicon nitride ( A passivation film made of SiN) or phosphorous glass (PSG) is formed, and a portion of the passivation film corresponding to an electrode pad defined in a part of an aluminum (Al) wiring layer formed in a predetermined pattern on each device. Are removed by a laser or the like.

さらに、パッシベーション膜上に、フォトリソグラフィによりポリイミド樹脂等の絶縁膜を形成した後、この絶縁膜が形成されている側の全面に、スパッタリングにより金属薄膜（電極パッド（Ａｌ）との密着性を高めるためのチタン（Ｔｉ）層又はクロム（Ｃｒ）層と、この上に積層される銅（Ｃｕ）層との２層構造）を形成する。さらに、この金属薄膜上に、形成すべきチップの突起状端子（電極パッド２１，２２）の形状に応じた開口部を有するようパターニングされためっきレジストを形成する。   Further, after an insulating film such as polyimide resin is formed on the passivation film by photolithography, the adhesion to the metal thin film (electrode pad (Al) is enhanced by sputtering on the entire surface on which the insulating film is formed. For example, a two-layer structure of a titanium (Ti) layer or a chromium (Cr) layer and a copper (Cu) layer stacked thereon. Further, a plating resist patterned so as to have an opening corresponding to the shape of the protruding terminals (electrode pads 21 and 22) of the chip to be formed is formed on the metal thin film.

次に、このめっきレジスト層の開口部から露出している電極パッド（金属薄膜）上に、金属薄膜をシード層として利用した電解Ｃｕめっきにより、所要の突起状端子（電極パッド２１，２２）を形成する。次いで、適当な研削装置を用いてウエハ裏面（デバイスが形成されている側と反対側の面）を研削し、所定の厚さに薄くした後、めっきレジスト層を除去する。さらに、露出している金属薄膜（Ｔｉ（Ｃｒ）／Ｃｕ）をウエットエッチングにより除去し、パッシベーション膜を露出させる。この後、所定の表面洗浄等を行う。   Next, on the electrode pad (metal thin film) exposed from the opening of the plating resist layer, the required protruding terminals (electrode pads 21 and 22) are formed by electrolytic Cu plating using the metal thin film as a seed layer. Form. Next, the back surface of the wafer (the surface opposite to the side on which the device is formed) is ground by using an appropriate grinding apparatus to reduce the thickness to a predetermined thickness, and then the plating resist layer is removed. Further, the exposed metal thin film (Ti (Cr) / Cu) is removed by wet etching to expose the passivation film. Thereafter, predetermined surface cleaning or the like is performed.

そして、ダイサー等により各デバイス（チップ）単位に切断分割することで、一方の面に突起状の電極パッド２１，２２が形成された個々のチップ２０ａ（２０ｂ，２０ｃ，２０ｄ）を得ることができる。各チップ単位に個片化する際には、そのウエハを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルム２３を介在させて、ウエハ裏面を接着させて搭載し、ダイサーのブレードにより、各デバイスの領域を画定する線に沿ってウエハを切断分割した後、その分割された各チップ２０ａ（２０ｂ，２０ｃ，２０ｄ）をピックアップする。その際、個々のチップには、図１に示すようにダイ・アタッチ・フィルム２３が付いている。   Then, each chip 20a (20b, 20c, 20d) in which the protruding electrode pads 21, 22 are formed on one surface can be obtained by cutting and dividing each device (chip) unit with a dicer or the like. . When individual chips are singulated, the wafer is mounted on a dicing tape supported by a dicing frame with a die attach film 23 interposed, and the back surface of the wafer is bonded. After the wafer is cut and divided along a line defining the area of each device, the divided chips 20a (20b, 20c, 20d) are picked up. At that time, a die attach film 23 is attached to each chip as shown in FIG.

各チップ２０ａ〜２０ｄの配線基板１０上への実装に際しては、このダイ・アタッチ・フィルム２３の粘着性を利用して基板１０上の規定の位置に接着（保持）する。   When the chips 20a to 20d are mounted on the wiring substrate 10, they are bonded (held) at specified positions on the substrate 10 by using the adhesiveness of the die attach film 23.

なお、上述した半導体装置５０の基本的な製造プロセスでは、配線基板１０上に各チップ２０ａ〜２０ｄを実装した後に各チップ上にインターポーザ３０を実装しているが、その際、各チップ２０ａ〜２０ｄの裏面に接着されたダイ・アタッチ・フィルム２３の厚さのばらつきによっては、各チップの高さが必ずしも均一にならない場合も想定される。その場合、インターポーザ３０の実装を精度良く行うことができないといった不都合が起こり得る。そこで、このような場合には、先ずインターポーザ３０に各チップ２０ａ〜２０ｄを接続し、一体的に固定化した後、この一体化された構造体を配線基板１０に実装するようにするとよい。   In the basic manufacturing process of the semiconductor device 50 described above, the chips 20a to 20d are mounted on the wiring substrate 10 and then the interposer 30 is mounted on each chip. At that time, the chips 20a to 20d are mounted. Depending on the variation in the thickness of the die attach film 23 adhered to the back surface of each chip, the height of each chip may not necessarily be uniform. In that case, the inconvenience that the interposer 30 cannot be mounted with high accuracy may occur. Therefore, in such a case, it is preferable to first connect the chips 20a to 20d to the interposer 30 and integrally fix them, and then mount the integrated structure on the wiring board 10.

以上説明したように、第１の実施形態に係る半導体装置５０（図１）の構成によれば、配線基板１０上に複数の半導体素子（チップ）２０ａ，２０ｂ，２０ｃ，２０ｄがフェイスアップの態様で並列して実装され、各チップ２０ａ〜２０ｄのそれぞれ一部の電極パッド２１がボンディングワイヤ２４を介して配線基板１０の対応するパッド１１Ｐに接続されるとともに、各チップ２０ａ〜２０ｄ上にまたがってインターポーザ３０が実装され、このインターポーザ３０を介して各チップ２０ａ〜２０ｄの残りの電極パッド２２が相互に電気的に接続されている。   As described above, according to the configuration of the semiconductor device 50 (FIG. 1) according to the first embodiment, the plurality of semiconductor elements (chips) 20 a, 20 b, 20 c, and 20 d are face-up on the wiring substrate 10. Are mounted in parallel, and part of the electrode pads 21 of each of the chips 20a to 20d are connected to the corresponding pads 11P of the wiring substrate 10 through bonding wires 24 and straddle over the chips 20a to 20d. An interposer 30 is mounted, and the remaining electrode pads 22 of the chips 20 a to 20 d are electrically connected to each other via the interposer 30.

つまり、配線基板１０に実装された複数のチップ２０ａ〜２０ｄ間の電気的な接続は、従来技術（図５（ａ）参照）に見られたように基板８０側のパッド８１を介して行うのではなく、複数のチップ２０ａ〜２０ｄ上にまたがって実装されたインターポーザ３０を介して行われている。   That is, the electrical connection between the plurality of chips 20a to 20d mounted on the wiring board 10 is performed via the pads 81 on the board 80 side as seen in the prior art (see FIG. 5A). Instead, it is performed through the interposer 30 mounted over the plurality of chips 20a to 20d.

これにより、従来技術に見られたような配線基板側のパッドピッチの制約を受けることなく、各チップ２０ａ〜２０ｄ間をインターポーザ３０を介して接続することができるので、各チップ２０ａ〜２０ｄ間の接続端子数を増やすことが可能となる。その結果、実装された複数のチップ２０ａ〜２０ｄにより構成されるマルチチップモジュールとしての性能を向上させることができる。   Thus, the chips 20a to 20d can be connected via the interposer 30 without being restricted by the pad pitch on the wiring board side as found in the prior art, and therefore between the chips 20a to 20d. The number of connection terminals can be increased. As a result, it is possible to improve the performance as a multi-chip module including a plurality of mounted chips 20a to 20d.

また、複数のチップ２０ａ〜２０ｄ上にまたがって実装されるインターポーザ３０は、各チップ２０ａ〜２０ｄ間を相互に電気的に接続するためのものであるので、各チップ２０ａ〜２０ｄのフェイス面上で一部の電極パッド２１（ボンディングワイヤ２４の一端が接続されているパッド）を除いた残りの電極パッド２２が配列されているエリアに相当する大きさ（サイズ）を有していれば十分である。つまり、必要とされるインターポーザ３０のサイズは、実装される複数のチップ２０ａ〜２０ｄの個々のサイズを合計したサイズよりも小さくすることができる。これは、コストの低減化に寄与する。   Moreover, since the interposer 30 mounted over the plurality of chips 20a to 20d is for electrically connecting the chips 20a to 20d to each other, on the face surface of each chip 20a to 20d. It suffices to have a size (size) corresponding to the area where the remaining electrode pads 22 excluding some electrode pads 21 (pads to which one end of the bonding wire 24 is connected) are arranged. . That is, the required size of the interposer 30 can be made smaller than the total size of the individual sizes of the mounted chips 20a to 20d. This contributes to cost reduction.

上述した第１の実施形態に係る半導体装置５０（図１）の構成では、配線基板１０上の複数のチップ２０ａ〜２０ｄ上にまたがって実装されたインターポーザ３０は、各チップ２０ａ〜２０ｄの電極パッド２２間を相互に電気的に接続する機能のみを有しているが、インターポーザの形態もしくは使用態様がこれに限定されないことはもちろんである。インターポーザの本来の機能を考えると、各チップに対向する側と反対側の面にも接続用のパッドを配置し、このパッドを貫通電極（導体）を介してチップ側のパッド３２に接続するようにしてもよい。その場合の実施形態を図３に示す。   In the configuration of the semiconductor device 50 (FIG. 1) according to the first embodiment described above, the interposer 30 mounted over the plurality of chips 20a to 20d on the wiring board 10 includes the electrode pads of the chips 20a to 20d. 22 has only a function of electrically connecting the two to each other, but the form or usage of the interposer is not limited to this. Considering the original function of the interposer, a connection pad is also arranged on the surface opposite to the side facing each chip, and this pad is connected to the pad 32 on the chip side through a through electrode (conductor). It may be. An embodiment in that case is shown in FIG.

図３は本発明の第２の実施形態に係る半導体装置（マルチチップモジュール）の構成を断面図の形態で示したものである。   FIG. 3 shows a configuration of a semiconductor device (multichip module) according to a second embodiment of the present invention in the form of a sectional view.

本実施形態に係る半導体装置６０（図３）は、上述した第１の実施形態に係る半導体装置５０（図１）の構成と比べて、インターポーザ３０ａの他方の面（各チップ２０ａ〜２０ｄに対向する側と反対側の面）にも、絶縁層３５を介在させて、接続用のパッド（同様に銅（Ｃｕ）のめっき層）３６を配置した点、このパッド３６を絶縁層３５の所要の箇所に形成されたスルーホール（に充填された導体：貫通電極３７）を介してチップ側のパッド３２に接続した点、さらに、このパッド３６をボンディングワイヤ３８（Ａｕ線やＣｕ線等）を介して配線基板１０の対応するパッド１１Ｐに接続した点で相違している。他の構成については、図１の半導体装置５０と同じであるのでその説明は省略する。   The semiconductor device 60 (FIG. 3) according to the present embodiment is opposite to the other surface (each chip 20a to 20d) of the interposer 30a as compared with the configuration of the semiconductor device 50 (FIG. 1) according to the first embodiment described above. The connection pad (similarly, a copper (Cu) plating layer) 36 is disposed on the opposite side of the insulating layer 35 with the insulating layer 35 interposed therebetween. It is connected to the pad 32 on the chip side through a through hole (a conductor filled therethrough: a through electrode 37) formed in a place, and this pad 36 is connected to a bonding wire 38 (Au wire, Cu wire, etc.). This is different in that it is connected to the corresponding pad 11P of the wiring board 10. Since other configurations are the same as those of the semiconductor device 50 of FIG. 1, the description thereof is omitted.

この第２の実施形態に係る半導体装置６０においても、上述した第１の実施形態に係る半導体装置５０（図１）と同様に、配線基板１０に実装された複数のチップ２０ａ〜２０ｄ間の電気的な接続は、各チップ２０ａ〜２０ｄ上にまたがって実装されたインターポーザ３０ａを介して行われているので、同様の作用効果を奏することができる。   Also in the semiconductor device 60 according to the second embodiment, as in the semiconductor device 50 (FIG. 1) according to the first embodiment described above, the electricity between the plurality of chips 20a to 20d mounted on the wiring board 10 is obtained. Since the general connection is made via the interposer 30a mounted over the chips 20a to 20d, the same effects can be obtained.

上述した第２の実施形態に係る半導体装置６０（図３）の構成では、インターポーザ３０ａのチップ側と反対側の面に設けられたパッド３６は、貫通電極（導体）３７を介してチップ側のパッド３２に接続され、かつ、ボンディングワイヤ３８を介して配線基板１０の対応するパッド１１Ｐに接続されるのに用いられているにすぎないが、パッド３６の使用態様がこれに限定されないことはもちろんである。インターポーザの本来の機能を考えると、必要に応じて、積層方向のスペースが許容される範囲内でインターポーザ上に半導体素子（チップ）を搭載してもよい。その場合の実施形態を図４に示す。   In the configuration of the semiconductor device 60 (FIG. 3) according to the second embodiment described above, the pad 36 provided on the surface opposite to the chip side of the interposer 30 a is connected to the chip side via the through electrode (conductor) 37. Although it is only used to be connected to the pad 32 and connected to the corresponding pad 11P of the wiring board 10 via the bonding wire 38, the use mode of the pad 36 is not limited to this. It is. Considering the original function of the interposer, if necessary, a semiconductor element (chip) may be mounted on the interposer within a range in which a space in the stacking direction is allowed. An embodiment in that case is shown in FIG.

図４は本発明の第３の実施形態に係る半導体装置（マルチチップモジュール）の構成を断面図の形態で示したものである。   FIG. 4 shows the configuration of a semiconductor device (multichip module) according to a third embodiment of the present invention in the form of a sectional view.

この第３の実施形態に係る半導体装置７０（図４）は、上述した第２の実施形態に係る半導体装置６０（図３）の構成と比べて、配線基板１０上の複数のチップ２０ａ〜２０ｄ上にまたがって実装されたインターポーザ３０ａ上に、半導体素子（チップ）２０ｅをフェイスダウンの態様で実装した点、このチップ２０ｅとインターポーザ３０ａとの間隙にアンダーフィル樹脂４４を充填した点で相違している。このチップ２０ｅは、基板１０上の各チップ２０ａ〜２０ｄと同様に突起状の電極パッド２２を備えており、この電極パッド２２が、導電性部材（はんだ４３）を介してインターポーザ３０ａ側の対応するパッド３６に電気的に接続されている（フリップチップ実装）。他の構成については、図３の半導体装置６０と同じであるのでその説明は省略する。   The semiconductor device 70 (FIG. 4) according to the third embodiment has a plurality of chips 20a to 20d on the wiring board 10 as compared with the configuration of the semiconductor device 60 (FIG. 3) according to the second embodiment described above. The difference is that the semiconductor element (chip) 20e is mounted in a face-down manner on the interposer 30a mounted over the top, and the underfill resin 44 is filled in the gap between the chip 20e and the interposer 30a. Yes. The chip 20e includes a protruding electrode pad 22 similar to the chips 20a to 20d on the substrate 10, and the electrode pad 22 corresponds to the interposer 30a side via a conductive member (solder 43). It is electrically connected to the pad 36 (flip chip mounting). Other configurations are the same as those of the semiconductor device 60 of FIG.

この第３の実施形態に係る半導体装置７０の構成によれば、上述した第１、第２の各実施形態の場合と同様に、配線基板１０に実装された複数のチップ２０ａ〜２０ｄ間の電気的な接続をインターポーザ３０ａを介して行っているので、同様の作用効果を奏することができる。さらに、この第３の実施形態では、インターポーザ３０ａにチップ２０ｅが追加実装されており、このチップ２０ｅは基板１０上の各チップ２０ａ〜２０ｄと協働してマルチチップモジュールを構成しているので、半導体装置７０としての機能を更に高めることができる（高機能化）。   According to the configuration of the semiconductor device 70 according to the third embodiment, the electricity between the plurality of chips 20a to 20d mounted on the wiring substrate 10 is the same as in the first and second embodiments described above. Since the general connection is performed via the interposer 30a, the same effect can be obtained. Further, in the third embodiment, a chip 20e is additionally mounted on the interposer 30a, and this chip 20e forms a multichip module in cooperation with the chips 20a to 20d on the substrate 10. The function as the semiconductor device 70 can be further enhanced (high functionality).

なお、上述した第１〜第３の各実施形態では、インターポーザ３０（３０ａ）を構成する材料としてエポキシ系樹脂等の樹脂フィルムを使用した場合を例にとって説明したが、本発明の要旨（複数の半導体素子にまたがってインターポーザを配置し、このインターポーザを介して各半導体素子間を電気的に接続すること）からも明らかなように、インターポーザを構成する材料がこれに限定されないことはもちろんである。例えば、インターポーザの基材を構成する材料としてシリコン（Ｓｉ）を使用してもよい。   In the first to third embodiments described above, the case where a resin film such as an epoxy resin is used as the material constituting the interposer 30 (30a) has been described as an example. Of course, the material constituting the interposer is not limited to this, as is clear from the fact that an interposer is disposed across the semiconductor elements and the semiconductor elements are electrically connected via the interposer. For example, silicon (Si) may be used as a material constituting the base material of the interposer.

この場合、シリコン基板の表面にエポキシ樹脂やポリイミド樹脂等からなる絶縁層を形成し、この絶縁層上に、スパッタリングやめっき等により形成した銅（Ｃｕ）等の金属からなる配線層を積層することで、インターポーザを形成することができる。あるいは、シリコン基板の表面に熱処理やＣＶＤ法等により酸化膜を形成して絶縁層とし、この絶縁層上に、同様にスパッタリングやめっき等により所要の配線層を積層することで、インターポーザを形成してもよい。   In this case, an insulating layer made of epoxy resin, polyimide resin or the like is formed on the surface of the silicon substrate, and a wiring layer made of metal such as copper (Cu) formed by sputtering or plating is laminated on the insulating layer. Thus, an interposer can be formed. Alternatively, an oxide film is formed on the surface of the silicon substrate by heat treatment or CVD method to form an insulating layer, and a necessary wiring layer is similarly laminated on the insulating layer by sputtering or plating to form an interposer. May be.

また、貫通電極を形成する場合、シリコン基板にエッチング等により所要の貫通孔を形成し、この貫通孔内壁を含む全面に熱処理等により酸化膜を形成し、次いで、めっき等により銅（Ｃｕ）等の導電性材料を貫通孔に充填し、貫通電極を形成する。さらに配線層を形成する場合、上記のいずれかの方法（シリコン基板の表面にエポキシ樹脂等の絶縁層を形成し、この絶縁層上にめっき等により配線層を積層する方法、あるいは、シリコン基板の表面に熱処理等により酸化膜（絶縁層）を形成し、この絶縁層上にめっき等により配線層を積層する方法）により、貫通電極を形成したシリコン基板上に絶縁層と配線層を積層する。   Further, when forming the through electrode, a required through hole is formed in the silicon substrate by etching or the like, an oxide film is formed on the entire surface including the inner wall of the through hole by heat treatment or the like, and then copper (Cu) or the like is formed by plating or the like. A through electrode is formed by filling the through holes with the conductive material. Further, when forming a wiring layer, one of the above methods (a method of forming an insulating layer such as epoxy resin on the surface of the silicon substrate and laminating the wiring layer on the insulating layer by plating or the like, or The insulating layer and the wiring layer are stacked on the silicon substrate on which the through electrode is formed by a method in which an oxide film (insulating layer) is formed on the surface by heat treatment or the like, and a wiring layer is stacked on the insulating layer by plating or the like.

このようにインターポーザ３０（３０ａ）の基材としてシリコンを使用した場合、インターポーザ３０（３０ａ）を各チップ２０ａ〜２０ｄ上にまたがって実装する際、さらにインターポーザ３０ａにチップ２０ｅを実装する際に、それぞれの間隙に充填されるアンダーフィル樹脂４１，４４の熱硬化に伴いその界面に熱膨張係数の違いに応じた応力が発生した場合でも、インターポーザ３０（３０ａ）の基材がチップ２０ａ〜２０ｄ，２０ｅを構成する材料と同じシリコンから構成されているので、反りの発生を減じることができる。   When silicon is used as the base material of the interposer 30 (30a) as described above, when the interposer 30 (30a) is mounted over the chips 20a to 20d, and when the chip 20e is mounted on the interposer 30a, respectively. Even when a stress corresponding to the difference in thermal expansion coefficient is generated at the interface of the underfill resins 41 and 44 filled in the gap between the chips, the base material of the interposer 30 (30a) becomes the chips 20a to 20d and 20e. Since it is made of the same silicon as the material that constitutes, the occurrence of warping can be reduced.

１０…配線基板（実装用基板／パッケージ）、
１１，１３，１５，１７，３４…配線層、
１１Ｐ，１７Ｐ，３２，３６…パッド、
１２，１４，１６，３３…ビア、
１８，１９…ソルダレジスト層（保護膜）、
２０ａ、２０ｂ，２０ｃ，２０ｄ，２０ｅ…半導体素子（チップ）、
２１，２２…電極パッド、
２３…ダイ・アタッチ・フィルム（接着剤層）、
２４，３８…ボンディングワイヤ（導電性ワイヤ）、
３０，３０ａ…インターポーザ、
３１，３５…絶縁層、
３７…貫通電極（導体）、
４０，４３…はんだ（導電性部材）、
４１，４４…アンダーフィル樹脂、
４２…封止樹脂（層）、
５０，６０，７０…半導体装置（マルチチップモジュール）。 10: Wiring board (mounting board / package),
11, 13, 15, 17, 34 ... wiring layer,
11P, 17P, 32, 36 ... pad,
12, 14, 16, 33 ... via,
18, 19 ... solder resist layer (protective film),
20a, 20b, 20c, 20d, 20e ... semiconductor element (chip),
21, 22 ... electrode pads,
23 ... Die attach film (adhesive layer),
24, 38 ... bonding wire (conductive wire),
30, 30a ... Interposer,
31, 35 ... insulating layer,
37 ... through electrode (conductor),
40, 43 ... solder (conductive member),
41, 44 ... Underfill resin,
42 ... sealing resin (layer),
50, 60, 70... Semiconductor device (multi-chip module).

Claims (6)

最外層の配線層の所要の箇所に画定されたパッドを有する配線基板と、
前記配線基板上にフェイスアップの態様で並列して実装され、各々のフェイス面側に配列された電極パッドのうち一部の電極パッドが導電性ワイヤを介して前記配線基板の対応するパッドに接続された複数の半導体素子と、
前記複数の半導体素子上にまたがって実装され、各半導体素子の残りの電極パッド間を相互に電気的に接続するインターポーザとを備えたことを特徴とする半導体装置。 A wiring board having pads defined at required positions of the outermost wiring layer;
Mounted in parallel in a face-up manner on the wiring board, and some of the electrode pads arranged on the face side are connected to corresponding pads on the wiring board via conductive wires. A plurality of semiconductor elements,
A semiconductor device comprising: an interposer mounted over the plurality of semiconductor elements and electrically connecting the remaining electrode pads of each semiconductor element to each other. 前記インターポーザは、一方の面に形成された複数の第１のパッドと、該複数の第１のパッド間を内部で電気的に接続する配線層とを有し、
前記各半導体素子の残りの電極パッドが、それぞれ導電性部材を介して前記インターポーザの対応する第１のパッドに接続されていることを特徴とする請求項１に記載の半導体装置。 The interposer includes a plurality of first pads formed on one surface, and a wiring layer that electrically connects the plurality of first pads internally.
2. The semiconductor device according to claim 1, wherein the remaining electrode pads of each of the semiconductor elements are connected to corresponding first pads of the interposer through conductive members, respectively. 前記インターポーザは、さらに他方の面に形成された第２のパッドと、該第２のパッドを前記複数の第１のパッドのうち対応するパッドに電気的に接続する貫通導体とを有し、前記第２のパッドが導電性ワイヤを介して前記配線基板の対応するパッドに接続されていることを特徴とする請求項２に記載の半導体装置。   The interposer further includes a second pad formed on the other surface, and a through conductor that electrically connects the second pad to a corresponding pad among the plurality of first pads, The semiconductor device according to claim 2, wherein the second pad is connected to a corresponding pad of the wiring board via a conductive wire. 前記インターポーザの前記第２のパッドが形成されている側の面に、半導体素子がフリップチップ実装されていることを特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein a semiconductor element is flip-chip mounted on a surface of the interposer on the side where the second pad is formed. 前記インターポーザは、その基材が前記半導体素子を構成する材料と同じ材料からなることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a base material of the interposer is made of the same material as that of the semiconductor element. さらに前記複数の半導体素子と前記インターポーザとの間隙にアンダーフィル樹脂が充填され、前記配線基板上の各半導体素子及び前記導電性ワイヤと前記インターポーザとを被覆する封止樹脂層が形成されていることを特徴とする請求項１に記載の半導体装置。   Further, an underfill resin is filled in a gap between the plurality of semiconductor elements and the interposer, and a sealing resin layer is formed to cover each semiconductor element on the wiring board, the conductive wire, and the interposer. The semiconductor device according to claim 1.
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