JP2011029862A

JP2011029862A - Laminated dielectric filter

Info

Publication number: JP2011029862A
Application number: JP2009172657A
Authority: JP
Inventors: Kazuyuki Hamatani; 和幸浜谷
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2009-07-24
Filing date: 2009-07-24
Publication date: 2011-02-10
Anticipated expiration: 2029-07-24
Also published as: JP5295027B2

Abstract

<P>PROBLEM TO BE SOLVED: To suppress a path length deviation of each inductor element and to equalize an attenuation characteristic. <P>SOLUTION: A laminated dielectric filter has a laminated body where a plurality of inductor patterns P5-P8 composing an inductor element are formed between dielectric layers by laminating a plurality of dielectric layers 25 (100b) and one end portion of the inductor element is exposed to one side, and terminal electrodes 17-20 formed on a side of the laminated body in a direction of lamination at regular intervals like a belt. The inductor patterns P5-P8 are arranged at regular intervals to be formed, deviation amounts 9-12 between inductor pattern center lines 1-4 and terminal electrode central lines 5-8 are more in the inductor patterns P5-P8 farther from a dielectric layer central line 28, and the inductor patterns P5-P8 are line-symmetric with the dielectric layer central line 28 as a line of symmetry in the laminated dielectric filter. Since it becomes possible to suppress a deviation of a path length of each inductor element, it becomes possible to suppress a deviation of an attenuation characteristic of each inductor element. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、表面に内部電極パターンを配設したセラミック誘電体層を複数積層することで積層体を形成し、積層体の側面に外部電極を形成してなる積層型誘電体フィルタに関するものである。 The present invention relates to a multilayer dielectric filter in which a multilayer body is formed by laminating a plurality of ceramic dielectric layers having internal electrode patterns disposed on the surface, and an external electrode is formed on a side surface of the multilayer body. .

複数のインダクタ素子を内蔵する積層型誘電体フィルタは、複数のインダクタパターンが形成された誘電体層が複数積層された積層体を具備して成る。この積層体の１つの側面に複数のインダクタ素子の端部が露出しており、その複数のインダクタ素子の端部が、積層体の側面に形成された複数の端子電極の幅方向の中央部にそれぞれ接続されている。 A multilayer dielectric filter including a plurality of inductor elements includes a multilayer body in which a plurality of dielectric layers each having a plurality of inductor patterns are stacked. The end portions of the plurality of inductor elements are exposed on one side surface of the multilayer body, and the end portions of the plurality of inductor elements are at the center in the width direction of the plurality of terminal electrodes formed on the side surface of the multilayer body. Each is connected.

また、各誘電体層に形成される複数のインダクタパターンは、それぞれ等間隔に形成されている。その理由は、各誘電体層におけるインダクタパターンを形成するための領域は、できるだけ大きく、かつ、それぞれ等しく形成されることが望まれているからである。これは、各誘電体層に複数のインダクタパターンを形成する場合に、各誘電体層におけるインダクタパターンを形成するための領域が広ければ、インダクタパターンを形成する際の設計の自由度が高くなるからである。また、インダクタパターンを誘電体層に形成する際は、各誘電体層におけるインダクタパターンを形成するための領域を最大限に利用し、可能な限り大きい面積にインダクタパターンが形成される。これは、近年、製品の小型化が要求されており、積層型誘電体フィルタ自体が可能な限り小型化されているのに対して、要求される所定のインダクタ値は有していなければならないため、可能な限り大きい断面積を有するインダクタ素子を形成しなければならないからである。以上の理由から、複数のインダクタパターンは、それぞれ等間隔に形成されている。 The plurality of inductor patterns formed on each dielectric layer are formed at equal intervals. The reason is that it is desired that the area for forming the inductor pattern in each dielectric layer is as large as possible and formed equally. This is because, when a plurality of inductor patterns are formed in each dielectric layer, if the area for forming the inductor pattern in each dielectric layer is large, the degree of freedom in designing the inductor pattern is increased. It is. Further, when forming the inductor pattern on the dielectric layer, the area for forming the inductor pattern in each dielectric layer is utilized to the maximum, and the inductor pattern is formed in the largest possible area. In recent years, there has been a demand for downsizing of products, and the multilayer dielectric filter itself must be as small as possible, but it must have a predetermined inductor value required. This is because an inductor element having the largest possible cross-sectional area must be formed. For the above reasons, the plurality of inductor patterns are formed at equal intervals.

また、この積層型誘電体フィルタにおいては、積層体の側面に形成された複数の端子電極は、互いに等間隔に配置されている。これは、積層型誘電体フィルタにおいて標準的な仕様として採用されている構成である。 In this multilayer dielectric filter, the plurality of terminal electrodes formed on the side surface of the multilayer body are arranged at equal intervals. This is a configuration adopted as a standard specification in the multilayer dielectric filter.

また、各誘電体層に形成される複数のインダクタパターンは、通常は同じ形状とされている。これは、複数のインダクタパターンが構成しているそれぞれのインダクタ素子のインダクタ値および減衰特性等を、各インダクタ素子同士で互いに同じにすることが要求されているからである。 In addition, the plurality of inductor patterns formed in each dielectric layer are usually the same shape. This is because each inductor element is required to have the same inductor value, attenuation characteristic, and the like of each inductor element constituted by a plurality of inductor patterns.

以上のような要求を満たす積層型誘電体フィルタの各誘電体層に形成される複数のインダクタパターンは、基本的に同一の向きで配置される（例えば、特許文献１を参照。）。 The plurality of inductor patterns formed on each dielectric layer of the multilayer dielectric filter that satisfies the above requirements are basically arranged in the same direction (see, for example, Patent Document 1).

このような積層型誘電体フィルタによれば、複数のインダクタパターンが構成しているそれぞれのインダクタ素子のインダクタ値および減衰特性等を、各インダクタ素子同士で互いに同等にすることができる。 According to such a multilayer dielectric filter, it is possible to make the inductor values and the attenuation characteristics, etc., of the respective inductor elements formed by the plurality of inductor patterns equal to each other.

特開2005−64267号公報JP 2005-64267 A

以下、従来技術の問題点を、図６を用いて説明する。図６は、従来の構成の積層型誘電体フィルタの積層体を構成する誘電体層のうち、端子電極17〜20に接続される複数のインダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）が形成された誘電体層25を示す平面図である。 Hereinafter, problems of the prior art will be described with reference to FIG. In FIG. 6, a plurality of inductor patterns P1 to P4 (41a to 44a) connected to the terminal electrodes 17 to 20 are formed among the dielectric layers constituting the multilayer body of the multilayer dielectric filter having the conventional configuration. 3 is a plan view showing a dielectric layer 25. FIG.

図６において、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）における端子電極17〜24の並びの方向に直交して誘電体層25に平行な中心線であるインダクタパターン中心線１〜４と、端子電極17〜24における端子電極17〜24の並びの方向に直交して誘電体層25に平行な中心線である端子電極中心線５〜８とのずれ量９〜12は、図６における左端のインダクタパターンＰ１（41ａ）から右端のインダクタパターンＰ４（44ａ）に行くに従って負の値から正の値へと次第に増加している。なお、ずれ量９〜12は、端子電極中心線５〜８の位置がインダクタパターン中心線１〜４の位置と比較して左側にあるときを負の値とし、端子電極中心線５〜８の位置がインダクタパターン中心線１〜４の位置と比較して右側にあるときを正の値としている。 In FIG. 6, inductor pattern center lines 1 to 4 which are center lines orthogonal to the direction of arrangement of the terminal electrodes 17 to 24 in the inductor patterns P1 to P4 (41a to 44a) and parallel to the dielectric layer 25, and terminal electrodes The shift amount 9 to 12 with respect to the terminal electrode center lines 5 to 8 which is a center line orthogonal to the direction of arrangement of the terminal electrodes 17 to 24 in 17 to 24 and parallel to the dielectric layer 25 is the leftmost inductor in FIG. The value gradually increases from a negative value to a positive value as it goes from the pattern P1 (41a) to the rightmost inductor pattern P4 (44a). The shift amounts 9 to 12 are negative values when the positions of the terminal electrode center lines 5 to 8 are on the left side compared to the positions of the inductor pattern center lines 1 to 4. A positive value is obtained when the position is on the right side of the inductor pattern center lines 1 to 4.

また、前述したように、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）はそれぞれ同じ形状とされているので、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）における端子電極17〜24の並びの方向に直交して誘電体層25に平行な中心線であるインダクタパターン左端線13〜16と端子電極中心線５〜８との間隔が、左端のインダクタパターンＰ１（44ａ）から右端のインダクタパターンＰ４（44ａ）に行くに従って増加する。 Further, as described above, since the inductor patterns P1 to P4 (41a to 44a) have the same shape, they are orthogonal to the direction of arrangement of the terminal electrodes 17 to 24 in the inductor patterns P1 to P4 (41a to 44a). Thus, the distance between the inductor pattern left end lines 13 to 16 and the terminal electrode center lines 5 to 8 which are center lines parallel to the dielectric layer 25 is changed from the left end inductor pattern P1 (44a) to the right end inductor pattern P4 (44a). It increases as you go.

従って、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）のそれぞれの経路長は、図６における左端のインダクタパターンＰ１（41ａ）から右端のインダクタパターンＰ４（44ａ）に行くに従って長くなってしまう。その結果、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）により構成される複数のインダクタ素子で、それぞれ減衰特性が異なってしまうという問題点が生じていた。 Accordingly, the respective path lengths of the inductor patterns P1 to P4 (41a to 44a) become longer from the leftmost inductor pattern P1 (41a) to the rightmost inductor pattern P4 (44a) in FIG. As a result, there has been a problem that the attenuation characteristics of the plurality of inductor elements constituted by the inductor patterns P1 to P4 (41a to 44a) are different.

本発明は以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、複数のインダクタ素子が、それぞれ同じ減衰特性を有する積層型誘電体フィルタを提供することにある。 The present invention has been devised in view of the problems in the prior art as described above, and an object of the present invention is to provide a multilayer dielectric filter in which a plurality of inductor elements have the same attenuation characteristics. is there.

本発明の積層型誘電体フィルタは、複数の誘電体層が積層されているとともに該誘電体層間にそれぞれインダクタ素子を構成する複数のインダクタパターンが形成されており、１つの側面に複数の前記インダクタ素子の一方の端部が露出している積層体と、該積層体の前記側面に前記積層体の積層方向に帯状に等間隔で形成された、それぞれ幅方向の中央部に前記インダクタ素子の一方の端部が接続されている端子電極とを具備している積層型誘電体フィルタであって、複数の前記インダクタパターンは複数の前記端子電極に対応して等間隔に並んで形成されており、前記インダクタパターンにおける前記端子電極の並びの方向に直交して前記誘電体層に平行な中心線であるインダクタパターン中心線と、前記端子電極における該端子電極の並びの方向に直交して前記誘電体層に平行な中心線である端子電極中心線とのずれ量が、前記端子電極の並びの中心を通り前記誘電体層に平行な中心線である誘電体層中心線から遠い前記インダクタパターンにおけるほど大きく、複数の前記インダクタパターンは、前記誘電体層中心線を対称軸として線対称のパターンであることを特徴とするものである。 In the multilayer dielectric filter of the present invention, a plurality of dielectric layers are laminated, and a plurality of inductor patterns constituting inductor elements are formed between the dielectric layers, and a plurality of the inductors are formed on one side surface. A laminated body in which one end portion of the element is exposed, and one side of the inductor element formed at equal intervals in a band shape in the laminating direction of the laminated body on the side surface of the laminated body. A plurality of the inductor patterns are formed at equal intervals corresponding to the plurality of terminal electrodes, An inductor pattern center line, which is a center line perpendicular to the direction of arrangement of the terminal electrodes in the inductor pattern and parallel to the dielectric layer, and the terminal electrodes of the terminal electrode A dielectric whose amount of deviation from a terminal electrode center line, which is a center line parallel to the dielectric layer and perpendicular to each direction, passes through the center of the arrangement of the terminal electrodes and is parallel to the dielectric layer The inductor pattern is larger in the inductor pattern farther from the layer center line, and the plurality of inductor patterns are line symmetric patterns with the dielectric layer center line as an axis of symmetry.

本発明の積層型誘電体フィルタによれば、複数の誘電体層が積層されているとともに誘電体層間にそれぞれインダクタ素子を構成する複数のインダクタパターンが形成されており、１つの側面に複数のインダクタ素子の一方の端部が露出している積層体と、積層体の側面に積層体の積層方向に帯状に等間隔で形成された、それぞれ幅方向の中央部にインダクタ素子の一方の端部が接続されている端子電極とを具備している積層型誘電体フィルタであって、複数のインダクタパターンは複数の端子電極に対応して等間隔に並んで形成されており、インダクタパターンにおける端子電極の並びの方向に直交して誘電体層に平行な中心線であるインダクタパターン中心線と、端子電極における端子電極の並びの方向に直交して誘電体層に平行な中心線である端子電極中心線とのずれ量が、端子電極の並びの中心を通り誘電体層に平行な中心線である誘電体層中心線から遠いインダクタパターンにおけるほど大きく、複数のインダクタパターンは、誘電体層中心線を対称軸として線対称のパターンであることから、各インダクタ素子の経路長のずれを抑制することが可能となるので、各インダクタ素子の減衰特性のずれを抑制することが可能となる。 According to the multilayer dielectric filter of the present invention, a plurality of dielectric layers are laminated, and a plurality of inductor patterns constituting inductor elements are formed between the dielectric layers, and a plurality of inductors are formed on one side surface. One end of the inductor element is formed in the laminated body with one end of the element exposed, and formed on the side surface of the laminated body at equal intervals in a strip shape in the laminating direction of the laminated body. And a plurality of inductor patterns formed at equal intervals corresponding to the plurality of terminal electrodes, wherein the plurality of inductor patterns are arranged at equal intervals. Inductor pattern center line, which is a center line that is orthogonal to the direction of alignment and parallel to the dielectric layer, and a center that is orthogonal to the direction of terminal electrode alignment in the terminal electrode and is parallel to the dielectric layer The amount of deviation from the center line of the terminal electrode is larger in the inductor pattern that is far from the center line of the dielectric layer that is the center line that passes through the center of the terminal electrode array and is parallel to the dielectric layer. Since it is a line-symmetric pattern with the body layer center line as the axis of symmetry, it is possible to suppress the deviation in path length of each inductor element, and thus it is possible to suppress the deviation in attenuation characteristics of each inductor element. Become.

本発明の積層型誘電体フィルタの実施の形態の一例を模式的に示す斜視図である。It is a perspective view showing typically an example of an embodiment of a lamination type dielectric filter of the present invention. 図１に示す積層型誘電体フィルタの内部構造を模式的に示す分解斜視図である。FIG. 2 is an exploded perspective view schematically showing an internal structure of the multilayer dielectric filter shown in FIG. 1. 本発明の積層型誘電体フィルタの積層体の内部の誘電体層のうち、端子電極に接続される複数のインダクタパターンＰ５〜Ｐ８が形成された誘電体層を示す平面図である。It is a top view which shows the dielectric layer in which the several inductor pattern P5-P8 connected to a terminal electrode was formed among the dielectric layers inside the laminated body of the laminated dielectric filter of this invention. 本発明の実施例の積層型誘電体フィルタについて、左端のフィルタ回路Ｆ１およびそれに隣接するフィルタ回路Ｆ２の減衰特性を測定した結果を示すグラフである。It is a graph which shows the result of having measured the attenuation characteristic of the filter circuit F1 of the left end, and the filter circuit F2 adjacent to it about the laminated dielectric filter of the Example of this invention. 比較例の積層型誘電体フィルタについて、両端のフィルタ回路の減衰特性を測定した結果を示すグラフである。It is a graph which shows the result of having measured the attenuation characteristic of the filter circuit of both ends about the laminated type dielectric filter of a comparative example. 従来の積層型誘電体フィルタの積層体を構成する誘電体層のうち、端子電極に接続される複数のインダクタパターンＰ１〜Ｐ４が形成された誘電体層を示す平面図である。It is a top view which shows the dielectric material layer in which several inductor patterns P1-P4 connected to a terminal electrode were formed among the dielectric material layers which comprise the laminated body of the conventional multilayer dielectric filter.

以下、本発明の積層型誘電体フィルタの実施の形態の例を、添付の図面を参照しつつ詳細に説明する。 Hereinafter, an example of an embodiment of a multilayer dielectric filter of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の積層型誘電体フィルタの実施の形態の一例を模式的に示す斜視図である。図２は、図１に示す積層型誘電体フィルタ29の内部構造を模式的に示す分解斜視図である。図３は、本発明の積層型誘電体フィルタ29の積層体100の内部の誘電体層100ａ〜100ｈのうち、端子電極17〜24に接続される複数のインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）が形成された誘電体層25（100ｂ）を示す平面図である。なお、図３におけるインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）は、図２におけるインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８）と同じであり、図３における誘電体層25（100ｂ）は、図２における誘電体層100ｂ（25）と同じである。 FIG. 1 is a perspective view schematically showing an example of an embodiment of a multilayer dielectric filter of the present invention. FIG. 2 is an exploded perspective view schematically showing the internal structure of the multilayer dielectric filter 29 shown in FIG. FIG. 3 shows a plurality of inductor patterns P5 to P8 (41a to 44a) connected to the terminal electrodes 17 to 24 among the dielectric layers 100a to 100h in the multilayer body 100 of the multilayer dielectric filter 29 of the present invention. It is a top view which shows the dielectric material layer 25 (100b) in which was formed. The inductor patterns P5 to P8 (41a to 44a) in FIG. 3 are the same as the inductor patterns 41a to 44a (P5 to P8) in FIG. 2, and the dielectric layer 25 (100b) in FIG. This is the same as the dielectric layer 100b (25).

図１〜図３に示す例の積層型誘電体フィルタ29は、複数の誘電体層100ａ〜100ｈが積層されているとともに誘電体層100ａ〜100ｈ間にそれぞれインダクタ素子を構成する複数のインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅが形成されており、１つの側面に複数のインダクタ素子の一方の端部が露出している積層体100と、積層体100の側面に積層体100の積層方向に帯状に等間隔で形成された、それぞれ幅方向の中央部にインダクタ素子の一方の端部が接続されている端子電極17〜20とを具備している積層型誘電体フィルタ29であって、複数のインダクタパターン41ａ〜44ａは複数の端子電極17〜24に対応して等間隔に並んで形成されており、インダクタパターン41ａ〜44ａにおける端子電極17〜24の並びの方向に直交して誘電体層100ｂ（25）に平行な中心線であるインダクタパターン中心線１〜４と、端子電極17〜24における端子電極17〜24の並びの方向に直交して誘電体層100ｂ（25）に平行な中心線である端子電極中心線５〜８とのずれ量９〜12が、端子電極17〜24の並びの中心を通り誘電体層100ｂに平行な中心線である誘電体層中心線28から遠いインダクタパターンにおけるほど大きく、複数のインダクタパターン41ａ〜44ａは、誘電体層中心線28を対称軸として線対称のパターンである。 The multilayer dielectric filter 29 in the example shown in FIGS. 1 to 3 includes a plurality of inductor layers 41a to 100h and a plurality of inductor patterns 41a that constitute inductor elements between the dielectric layers 100a to 100h. ˜44a, 41b˜44b, 41c˜44c, 41d˜44d, and 41e˜44e, and a laminated body 100 in which one end of a plurality of inductor elements is exposed on one side surface; A laminate having terminal electrodes 17 to 20 formed at equal intervals in the laminating direction of the laminated body 100 on the side surface of the laminated body 100 and having one end portion of the inductor element connected to the center portion in the width direction. In the dielectric filter 29, the plurality of inductor patterns 41a to 44a are formed at equal intervals corresponding to the plurality of terminal electrodes 17 to 24, and the terminal electrodes 17 to 24 of the inductor patterns 41a to 44a are arranged. Perpendicular to the direction of the line The dielectric layer 100b (25) is perpendicular to the direction of arrangement of the inductor electrodes center lines 1 to 4, which are center lines parallel to the conductor layer 100b (25), and the terminal electrodes 17 to 24 of the terminal electrodes 17 to 24. Dielectric layer center line 28, which is a center line parallel to dielectric layer 100b, passes through the center of the arrangement of terminal electrodes 17 to 24, with a shift amount 9-12 from terminal electrode center lines 5-8 being parallel center lines. The plurality of inductor patterns 41a to 44a are line-symmetrical patterns with the dielectric layer center line 28 as the axis of symmetry.

このような構成によれば、各フィルタ回路Ｆ１〜Ｆ４におけるインダクタ素子の経路長のずれを抑制することができることから、各フィルタ回路Ｆ１〜Ｆ４におけるインダクタ素子の減衰特性のずれを抑制することが可能となる。 According to such a configuration, it is possible to suppress the deviation of the path length of the inductor element in each of the filter circuits F1 to F4. Therefore, it is possible to suppress the deviation of the attenuation characteristic of the inductor element in each of the filter circuits F1 to F4. It becomes.

本例の積層型誘電体フィルタ29は、図１および図２に示すように、第１〜第４のＬＣフィルタである第１〜第４フィルタ回路Ｆ１〜Ｆ４を内蔵している。以下の説明においては、図１および図２に示す本例の積層型誘電体フィルタ29において、図面上で左側から順番に第１フィルタ回路Ｆ１，第２フィルタ回路Ｆ２，第３フィルタ回路Ｆ３および第４フィルタ回路Ｆ４とする。また、図１に示す積層型誘電体フィルタ29の直方体状の積層体100について、積層体100を上面視したときの長辺側の外表面を側面とし、短辺側の外表面を端面とする。また、積層体100の側面に被着している外部電極17〜24を端子電極とし、積層体100の端面に被着している外部電極30ａ，30ｂをグランド端子とする。 As shown in FIGS. 1 and 2, the multilayer dielectric filter 29 of the present example incorporates first to fourth filter circuits F1 to F4 which are first to fourth LC filters. In the following description, in the multilayer dielectric filter 29 of this example shown in FIGS. 1 and 2, the first filter circuit F1, the second filter circuit F2, the third filter circuit F3, and the A four-filter circuit F4 is assumed. Further, with respect to the rectangular parallelepiped laminated body 100 of the laminated dielectric filter 29 shown in FIG. 1, the outer surface on the long side when the laminated body 100 is viewed from the top is the side surface, and the outer surface on the short side is the end surface. . Further, the external electrodes 17 to 24 attached to the side surface of the multilayer body 100 are used as terminal electrodes, and the external electrodes 30a and 30b attached to the end face of the multilayer body 100 are used as ground terminals.

図１に示すように、積層体100の両側面に、第１フィルタ回路Ｆ１の端子電極17，21、第２フィルタ回路Ｆ２の端子電極18，22、第３フィルタ回路Ｆ３の端子電極19，23および第４フィルタ回路Ｆ４の端子電極20，24がそれぞれ形成されており、積層体100の両端面に、第１〜第４フィルタ回路Ｆ１〜Ｆ４で共有されるグランド端子30ａ，30ｂがそれぞれ形成されている。 As shown in FIG. 1, terminal electrodes 17 and 21 of the first filter circuit F1, terminal electrodes 18 and 22 of the second filter circuit F2, and terminal electrodes 19 and 23 of the third filter circuit F3 are provided on both sides of the laminate 100. And terminal electrodes 20 and 24 of the fourth filter circuit F4 are formed, and ground terminals 30a and 30b shared by the first to fourth filter circuits F1 to F4 are formed on both end faces of the multilayer body 100, respectively. ing.

また、図２に示すように、積層体100は、複数の誘電体層100ａ〜100ｈが積層されて構成されており、誘電体層100ａ〜100ｈの各層には第１〜第４のフィルタ回路Ｆ１〜Ｆ４を構成するインダクタパターンおよび各種電極が形成されている。 As shown in FIG. 2, the multilayer body 100 is configured by laminating a plurality of dielectric layers 100a to 100h, and each of the dielectric layers 100a to 100h includes first to fourth filter circuits F1. Inductor patterns and various electrodes constituting .about.F4 are formed.

例えば、図２における第１フィルタ回路Ｆ１は、誘電体層100ｂ〜100ｆ上に形成されたインダクタパターン41ａ〜41ｅと、誘電体層100ｇ上に形成された容量電極51と、誘電体層100ｈ上に形成されたグランド電極60と、インダクタパターン41ａ〜41ｅを相互に接続する貫通導体であるビアホール導体91ａ〜91ｄとから構成されている。そして、インダクタパターン41ａ〜41ｅおよびこれらを接続しているビアホール導体91ａ〜91ｄによって、所定の巻き数を有するコイル状のインダクタ素子が構成されている。また、グランド電極60とこれに誘電体層100ｇを介して対向する容量電極51との間で容量を形成している。 For example, the first filter circuit F1 in FIG. 2 includes inductor patterns 41a to 41e formed on the dielectric layers 100b to 100f, a capacitor electrode 51 formed on the dielectric layer 100g, and the dielectric layer 100h. The ground electrode 60 is formed and via-hole conductors 91a to 91d which are through conductors connecting the inductor patterns 41a to 41e to each other. The inductor patterns 41a to 41e and the via-hole conductors 91a to 91d connecting them form a coil-shaped inductor element having a predetermined number of turns. Further, a capacitor is formed between the ground electrode 60 and the capacitor electrode 51 opposed thereto via the dielectric layer 100g.

そして、第１フィルタ回路Ｆ１を構成するインダクタ素子の両端部に位置するインダクタパターン41ｅ，41ａは、積層体100の側面に導出されて端子電極17，21にそれぞれ接続されている。同様に、第１フィルタ回路Ｆ１を構成する容量電極51は積層体100の側面に導出されて端子電極21に、グランド電極60は積層体100の端面に導出されて接地端子30ａ，30ｂに、それぞれ接続されている。 The inductor patterns 41e and 41a located at both ends of the inductor element constituting the first filter circuit F1 are led out to the side surface of the multilayer body 100 and connected to the terminal electrodes 17 and 21, respectively. Similarly, the capacitor electrode 51 constituting the first filter circuit F1 is led out to the side surface of the multilayer body 100 to the terminal electrode 21, and the ground electrode 60 is led to the end face of the multilayer body 100 to the ground terminals 30a and 30b. It is connected.

同様に、図２における第２フィルタ回路Ｆ２は、誘電体層100ｂ〜100ｆ上に形成されたインダクタパターン42ａ〜42ｅと、誘電体層100ｇ上に形成された容量電極52と、誘電体層100ｈ上に形成されたグランド電極60と、インダクタパターン42ａ〜42ｅを相互に接続する貫通導体であるビアホール導体（図示せず）とから構成されている。そして、インダクタパターン42ａ〜42ｅおよびこれらを接続しているビアホール導体によって、所定の巻き数を有するコイル状のインダクタ素子が構成されている。また、グランド電極60とこれに誘電体層100ｇを介して対向する容量電極52との間で容量を形成している。 Similarly, the second filter circuit F2 in FIG. 2 includes inductor patterns 42a to 42e formed on the dielectric layers 100b to 100f, a capacitor electrode 52 formed on the dielectric layer 100g, and the dielectric layer 100h. And a via-hole conductor (not shown) which is a through conductor connecting the inductor patterns 42a to 42e to each other. Inductor patterns 42a to 42e and via-hole conductors connecting them form a coil-shaped inductor element having a predetermined number of turns. Further, a capacitor is formed between the ground electrode 60 and the capacitor electrode 52 opposed thereto via the dielectric layer 100g.

そして、第２フィルタ回路Ｆ２を構成するインダクタ素子の両端部に位置するインダクタパターン42ｅ，42ａは、積層体100の側面に導出されて端子電極18，22にそれぞれ接続されている。同様に、第１フィルタ回路Ｆ１を構成する容量電極52は積層体100の側面に導出されて端子電極22に、グランド電極60は積層体100の端面に導出されて接地端子30ａ，30ｂに、それぞれ接続されている。 The inductor patterns 42e and 42a located at both ends of the inductor element constituting the second filter circuit F2 are led out to the side surface of the multilayer body 100 and connected to the terminal electrodes 18 and 22, respectively. Similarly, the capacitor electrode 52 constituting the first filter circuit F1 is led out to the side surface of the multilayer body 100 to the terminal electrode 22, and the ground electrode 60 is led to the end face of the multilayer body 100 to the ground terminals 30a and 30b. It is connected.

同様に、図２における第３フィルタ回路Ｆ３は、誘電体層100ｂ〜100ｆ上に形成されたインダクタパターン43ａ〜43ｅと、誘電体層100ｇ上に形成された容量電極53と、誘電体層100ｈ上に形成されたグランド電極60と、インダクタパターン43ａ〜43ｅを相互に接続している貫通導体であるビアホール導体（図示せず）とから構成されている。そして、インダクタパターン43ａ〜43ｅおよびこれらを接続しているビアホール導体によって、所定の巻き数を有するコイル状のインダクタ素子が構成されている。また、グランド電極60とこれに誘電体層100ｇを介して対向する容量電極53との間で容量を形成している。 Similarly, the third filter circuit F3 in FIG. 2 includes inductor patterns 43a to 43e formed on the dielectric layers 100b to 100f, a capacitor electrode 53 formed on the dielectric layer 100g, and the dielectric layer 100h. And a via-hole conductor (not shown) which is a through conductor connecting the inductor patterns 43a to 43e to each other. Inductor patterns 43a to 43e and via-hole conductors connecting them form a coil-shaped inductor element having a predetermined number of turns. Further, a capacitor is formed between the ground electrode 60 and the capacitor electrode 53 facing the ground electrode 60 via the dielectric layer 100g.

そして、第３フィルタ回路Ｆ３を構成するインダクタ素子の両端部に位置するインダクタパターン43ｅ，43ａは、積層体100の側面に導出されて端子電極19，23にそれぞれ接続されている。同様に、第３フィルタ回路Ｆ３を構成する容量電極53は積層体100の側面に導出されて端子電極23に、グランド電極60は積層体100の端面に導出されて接地端子30ａ，30ｂに、それぞれ接続されている。 The inductor patterns 43e and 43a located at both ends of the inductor element constituting the third filter circuit F3 are led out to the side surface of the multilayer body 100 and connected to the terminal electrodes 19 and 23, respectively. Similarly, the capacitor electrode 53 constituting the third filter circuit F3 is led out to the side surface of the multilayer body 100 to the terminal electrode 23, and the ground electrode 60 is led to the end face of the multilayer body 100 to the ground terminals 30a and 30b. It is connected.

同様に、図２における第４フィルタ回路Ｆ４は、誘電体層100ｂ〜100ｆ上に形成されたインダクタパターン44ａ〜44ｅと、誘電体層100ｇ上に形成された容量電極54と、誘電体層100ｈ上に形成されたグランド電極60と、インダクタパターン44ａ〜44ｅを相互に接続している貫通導体であるビアホール導体（図示せず）とから構成されている。そして、インダクタパターン44ａ〜44ｅおよびこれらを接続しているビアホール導体によって、所定の巻き数を有するコイル状のインダクタ素子が構成されている。また、グランド電極60とこれに誘電体層100ｇを介して対向する容量電極54との間で容量を形成している。 Similarly, the fourth filter circuit F4 in FIG. 2 includes inductor patterns 44a to 44e formed on the dielectric layers 100b to 100f, a capacitor electrode 54 formed on the dielectric layer 100g, and the dielectric layer 100h. And a via-hole conductor (not shown) which is a through conductor connecting the inductor patterns 44a to 44e to each other. Inductor patterns 44a to 44e and via-hole conductors connecting them form a coil-shaped inductor element having a predetermined number of turns. Further, a capacitor is formed between the ground electrode 60 and the capacitor electrode 54 opposed thereto via the dielectric layer 100g.

そして、第４フィルタ回路Ｆ４を構成するインダクタ素子の両端部に位置するインダクタパターン44ｅ，44ａは、積層体100の側面に導出されて端子電極20，24にそれぞれ接続されている。同様に、第４フィルタ回路Ｆ４を構成する容量電極54は積層体100の側面に導出されて端子電極24に、グランド電極60は積層体100の端面に導出されて接地端子30ａ，30ｂに、それぞれ接続されている。 The inductor patterns 44e and 44a located at both ends of the inductor element constituting the fourth filter circuit F4 are led out to the side surface of the multilayer body 100 and connected to the terminal electrodes 20 and 24, respectively. Similarly, the capacitor electrode 54 constituting the fourth filter circuit F4 is led out to the side surface of the multilayer body 100 to the terminal electrode 24, and the ground electrode 60 is led to the end face of the multilayer body 100 to the ground terminals 30a and 30b. It is connected.

このようにして、本例の積層型誘電体フィルタ29には、４つのＬＣフィルタとしての第１〜第４フィルタ回路Ｆ１〜Ｆ４を内蔵した、多連型のＬＣフィルタが構成されている。 In this way, the multilayer dielectric filter 29 of this example is configured as a multiple LC filter including the first to fourth filter circuits F1 to F4 as four LC filters.

本例の積層型誘電体フィルタ29は、携帯電話または小型ＰＣ（Personal Computer：パーソナル・コンピュータ）等の移動体通信機器の内部における、ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ），メモリー部，ＲＦ（Radio Frequency：無線周波数）回路およびカメラ部等の各構成部への信号を伝送するための信号ライン等で使用される。この信号ラインには外部からのノイズが重畳しやすいので、信号ラインのノイズを減衰させるために用いられる。また、積層型誘電体フィルタ29は、携帯電話または小型ＰＣ等の他にも、カーナビゲーションシステムやテレビ等の高周波信号が使用されるデジタル機器に使用される。 The laminated dielectric filter 29 of this example is a liquid crystal display (LCD), a memory unit, and an RF (Radio) inside a mobile communication device such as a mobile phone or a small personal computer (PC). (Frequency: radio frequency) used in a signal line or the like for transmitting a signal to each component such as a circuit and a camera unit. Since noise from the outside is easily superimposed on this signal line, it is used to attenuate the noise of the signal line. Further, the multilayer dielectric filter 29 is used for a digital device using a high-frequency signal such as a car navigation system or a television, in addition to a mobile phone or a small PC.

本例の積層型誘電体フィルタ29における積層体100は、複数の誘電体層100ａ〜100ｈを積層した構成となっている。誘電体層100ａ〜100ｈの材料としては、例えばＴｉＯ_２−Ｎｄ_２Ｏ_３−ＢａＴｉＯ_３系等の高誘電率のセラミック材料が用いられる。なお、各誘電体層100ａ〜100ｈの厚さは、例えば５〜300μｍに適宜設定される。 The multilayer body 100 in the multilayer dielectric filter 29 of this example has a configuration in which a plurality of dielectric layers 100a to 100h are laminated. As a material of the dielectric layers 100a to 100h, for example, a high dielectric constant ceramic material such as TiO ₂ —Nd ₂ O ₃ —BaTiO ₃ is used. In addition, the thickness of each dielectric material layer 100a-100h is suitably set, for example to 5-300 micrometers.

複数のインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅは、誘電体層100ａ〜100ｈ間にそれぞれインダクタ素子を構成するものとして形成されており、その複数のインダクタ素子の一方の端部は、積層体100の側面の１つに露出している。 The plurality of inductor patterns 41a to 44a (P5 to P8), 41b to 44b, 41c to 44c, 41d to 44d, and 41e to 44e are formed to constitute inductor elements between the dielectric layers 100a to 100h, respectively. One end of each of the plurality of inductor elements is exposed on one of the side surfaces of the multilayer body 100.

図２に示すように、本例の積層型誘電体フィルタ29においては、内部電極の種類として、インダクタ素子を構成するインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄ，41ｅ〜44ｅ、ならびに容量素子を構成する容量電極51〜54およびグランド電極60が、それぞれ各誘電体層100ａ〜100ｈ間に形成されている。以下、内部電極というときには、これらインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄ，41ｅ〜44ｅ、ならびに容量電極51〜54およびグランド電極60を示すものである場合がある。 As shown in FIG. 2, in the multilayer dielectric filter 29 of this example, as the types of internal electrodes, inductor patterns 41a to 44a (P5 to P8), 41b to 44b, 41c to 44c, 41d constituting inductor elements are used. To 44d, 41e to 44e, and capacitive electrodes 51 to 54 and a ground electrode 60 constituting a capacitive element are formed between the dielectric layers 100a to 100h, respectively. Hereinafter, when referred to as internal electrodes, these inductor patterns 41a to 44a (P5 to P8), 41b to 44b, 41c to 44c, 41d to 44d, 41e to 44e, and capacitive electrodes 51 to 54 and a ground electrode 60 are shown. There is a case.

また、複数のインダクタ素子を構成するインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８）および41ｅ〜44ｅ，容量電極51〜54ならびにグランド電極60の端部が、それぞれ積層体100の側面または端面に露出している。 In addition, inductor patterns 41a to 44a (P5 to P8) and 41e to 44e, capacitor electrodes 51 to 54, and end portions of the ground electrode 60 constituting the plurality of inductor elements are exposed on the side surfaces or end surfaces of the multilayer body 100, respectively. Yes.

また、複数のインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅは、等間隔に並んで形成されている。各誘電体層100ａ〜100ｈにおけるインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成するための領域は、できるだけ大きく、かつ、それぞれ等しく設定されることが望まれている。これは、各誘電体層100ｂ〜100ｆに複数のインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成する場合に、各誘電体層100ｂ〜100ｆにおけるインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成するための領域が広ければ、インダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成する際の設計の自由度が高くなるからである。また、インダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを誘電体層100ｂ〜100ｆに形成する際は、各誘電体層100ｂ〜100ｆにおけるインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成するための領域を最大限に利用し、可能な限り大きい面積にインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅが形成される。これは、近年、製品の小型化が要求されており、積層型誘電体フィルタ自体が可能な限り小型化されているのに対して、要求される所定のインダクタ値は有していなければならないため、可能な限り大きい断面積を有するインダクタ素子を形成しなければならないからである。以上のような理由から、複数のインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅは、等間隔に並べて形成される。 The plurality of inductor patterns 41a to 44a (P5 to P8), 41b to 44b, 41c to 44c, 41d to 44d, and 41e to 44e are formed side by side at equal intervals. The regions for forming the inductor patterns 41a to 44a, 41b to 44b, 41c to 44c, 41d to 44d, and 41e to 44e in the dielectric layers 100a to 100h are desired to be as large as possible and set to be equal to each other. It is rare. This is because when the plurality of inductor patterns 41a to 44a, 41b to 44b, 41c to 44c, 41d to 44d, and 41e to 44e are formed on the dielectric layers 100b to 100f, the inductor patterns in the dielectric layers 100b to 100f are formed. If the area for forming 41a-44a, 41b-44b, 41c-44c, 41d-44d and 41e-44e is large, inductor patterns 41a-44a, 41b-44b, 41c-44c, 41d-44d and 41e-44e This is because the degree of freedom of design when forming the film is increased. When the inductor patterns 41a to 44a, 41b to 44b, 41c to 44c, 41d to 44d, and 41e to 44e are formed on the dielectric layers 100b to 100f, the inductor patterns 41a to 44a in the dielectric layers 100b to 100f, The areas for forming 41b to 44b, 41c to 44c, 41d to 44d and 41e to 44e are utilized to the maximum, and inductor patterns 41a to 44a, 41b to 44b, 41c to 44c, 41d to 44d and 41e-44e are formed. In recent years, there has been a demand for downsizing of products, and the multilayer dielectric filter itself must be as small as possible, but it must have a predetermined inductor value required. This is because an inductor element having the largest possible cross-sectional area must be formed. For the above reasons, the plurality of inductor patterns 41a to 44a (P5 to P8), 41b to 44b, 41c to 44c, 41d to 44d, and 41e to 44e are formed side by side at equal intervals.

内部電極の材料には、ＡｇもしくはＡｇ−Ｐｔ合金等のＡｇを主成分とする合金などから成る導体材料、またはＣｕもしくはＣｕ−Ｚｎ合金，Ｃｕ−Ｓｎ合金，Ｃｕ−Ａｇ合金，Ｃｕ−Ｎｉ合金等のＣｕを主成分とする合金などから成る導体材料を用いることができる。貫通導体であるビアホール導体の材料も、内部電極の材料と同様である。 The material of the internal electrode is a conductor material made of an alloy containing Ag as a main component such as Ag or Ag-Pt alloy, or Cu or Cu-Zn alloy, Cu-Sn alloy, Cu-Ag alloy, Cu-Ni alloy. A conductor material made of an alloy containing Cu as a main component or the like can be used. The material of the via-hole conductor that is the through conductor is the same as the material of the internal electrode.

また、内部電極の厚さは、それぞれ例えば２〜20μｍ程度に適宜設定される。 Further, the thickness of the internal electrode is appropriately set to about 2 to 20 μm, for example.

端子電極17〜24は、積層体100の両側面に積層体100の積層方向に帯状に等間隔で形成されており、１つの側面に形成された端子電極17〜20にはそれぞれ幅方向の中央部にインダクタ素子の一方の端部が接続され、また他の１つの側面に形成された端子電極21〜24にはそれぞれ幅方向の中央部にインダクタ素子の他方の端部が接続されている。 The terminal electrodes 17 to 24 are formed at equal intervals in a strip shape in the stacking direction of the multilayer body 100 on both side surfaces of the multilayer body 100, and each of the terminal electrodes 17 to 20 formed on one side surface has a center in the width direction. One end of the inductor element is connected to the terminal, and the other end of the inductor element is connected to the center in the width direction of each of the terminal electrodes 21 to 24 formed on the other side surface.

端子電極17〜20のそれぞれの幅方向の中央部にインダクタ素子の一方の端部が接続されているのは、端子電極17〜20の形成時のずれ、およびインダクタパターン41ａ〜44ａの端子電極17〜20への引出部のパターンのずれ等を考慮しつつ、インダクタパターン41ａ〜44ａおよび端子電極17〜20を確実に接続させるためである。 One end of the inductor element is connected to the center in the width direction of each of the terminal electrodes 17 to 20 because of a shift in the formation of the terminal electrodes 17 to 20 and the terminal electrodes 17 of the inductor patterns 41a to 44a. This is because the inductor patterns 41a to 44a and the terminal electrodes 17 to 20 are reliably connected while taking into account the deviation of the pattern of the lead portion to .about.20.

端子電極17〜24が等間隔に並んでいるのは、積層型誘電体フィルタにおいては標準的に採用されている構成として、積層体100の側面に形成された複数の端子電極17〜24は互いに等間隔で形成されているからである。 The terminal electrodes 17 to 24 are arranged at equal intervals. As a standard configuration in the multilayer dielectric filter, the plurality of terminal electrodes 17 to 24 formed on the side surface of the multilayer body 100 are mutually connected. This is because they are formed at equal intervals.

前述の用途向けの積層型誘電体フィルタにおいては、例えば、積層型誘電体フィルタ29の概形の寸法が、長辺が3.2ｍｍであり、短辺が1.6ｍｍである場合には、端子電極17〜24間の距離はそれぞれ0.8ｍｍと設定されていることが多い。また、例えば、長辺が2.0ｍｍであり、短辺が1.2ｍｍである場合には、端子電極17〜24間の距離は0.5ｍｍと設定されていることが多い。また、例えば、長辺が1.6ｍｍであり、短辺が0.8ｍｍである場合には、端子電極17〜24間の距離は0.4ｍｍと設定されていることが多い。そして、前述した複数のインダクタパターン41ａ〜44ａは、これら複数の端子電極17〜24に対応して等間隔に並んで形成されている。 In the multilayer dielectric filter for the above-mentioned application, for example, when the approximate dimensions of the multilayer dielectric filter 29 are 3.2 mm for the long side and 1.6 mm for the short side, the terminal electrode 17 The distance between ˜24 is often set to 0.8 mm. For example, when the long side is 2.0 mm and the short side is 1.2 mm, the distance between the terminal electrodes 17 to 24 is often set to 0.5 mm. For example, when the long side is 1.6 mm and the short side is 0.8 mm, the distance between the terminal electrodes 17 to 24 is often set to 0.4 mm. The plurality of inductor patterns 41a to 44a described above are formed at equal intervals corresponding to the plurality of terminal electrodes 17 to 24.

端子電極17〜24は、例えば、金属粒子および樹脂から成るものであり、これを形成するのに用いる導電性樹脂は、エポキシ樹脂，シリコーン樹脂，アクリル樹脂およびウレタン樹脂等の熱硬化性樹脂に、ＡｇまたはＡｇ−Ｐｄ合金等の金属粒子を含有させたものである。また、それらの樹脂および金属粒子から成る液状の導電性樹脂を、ディップ法，スクリーン印刷法あるいは転写法等によって所定のパターンで、例えば20〜30μｍの厚さで塗布し、これを例えば150℃で１時間加熱して硬化させることによって形成する。 The terminal electrodes 17 to 24 are made of, for example, metal particles and a resin, and the conductive resin used to form the terminal electrodes is a thermosetting resin such as an epoxy resin, a silicone resin, an acrylic resin, and a urethane resin. It contains metal particles such as Ag or Ag-Pd alloy. Further, a liquid conductive resin composed of these resins and metal particles is applied in a predetermined pattern by a dipping method, a screen printing method or a transfer method, for example, to a thickness of 20 to 30 μm, and this is applied at, for example, 150 ° C. It is formed by heating and curing for 1 hour.

また、端子電極17〜24の概略の寸法は、積層体100における上下方向（積層方向）を高さとし、積層体100を上面視したときの短辺（端面側の辺）の方向を横とし、長辺（側面側の辺）の方向を縦とした場合に、積層体100の寸法が、高さが0.7ｍｍで、横が0.8ｍｍで、縦が1.6ｍｍ程度であるとすると、積層体100の両側面に形成される帯状の端子電極17〜24の概略の寸法は、例えば高さが0.75ｍｍで、幅が0.2ｍｍ程度である。 Further, the approximate dimensions of the terminal electrodes 17 to 24 are such that the vertical direction (stacking direction) in the multilayer body 100 is the height, and the direction of the short side (side on the end face side) is horizontal when the multilayer body 100 is viewed from above. If the direction of the long side (side on the side surface) is vertical, the dimensions of the laminate 100 are 0.7 mm in height, 0.8 mm in width, and about 1.6 mm in length. Approximate dimensions of the strip-like terminal electrodes 17 to 24 formed on both side surfaces are, for example, a height of 0.75 mm and a width of about 0.2 mm.

なお、積層体100の両端面に形成される帯状の接地端子30ａ，30ｂの材料および寸法は、端子電極17〜24のものと同様である。 The materials and dimensions of the strip-shaped ground terminals 30a and 30b formed on both end faces of the laminate 100 are the same as those of the terminal electrodes 17 to 24.

次に、図６に示したような、インダクタパターンＰ１〜Ｐ４が誘電体層25間に同一の向きで形成されている従来の構成における、インダクタパターン中心線１〜４と端子電極中心線５〜８とのずれ量９〜12を具体的な数値を用いて説明する。以下では、説明のために積層型誘電体フィルタ29の主要部分の寸法を、例えば以下のように設定する。 Next, the inductor pattern center lines 1 to 4 and the terminal electrode center lines 5 to 5 in the conventional configuration in which the inductor patterns P1 to P4 are formed in the same direction between the dielectric layers 25 as shown in FIG. The deviation amounts 9 to 12 from 8 will be described using specific numerical values. Hereinafter, for the sake of explanation, the dimensions of the main part of the multilayer dielectric filter 29 are set as follows, for example.

長方形状の誘電体層25の長辺を1.6ｍｍとし、端子電極17〜24の幅を0.2ｍｍとし、端子電極17〜24同士の間隔を0.4ｍｍとし、誘電体層25の左右の端面（短辺）と左右両端のインダクタパターンＰ１，Ｐ４との間隔（サイドマージン）をそれぞれ0.1ｍｍとし、インダクタパターンＰ１〜Ｐ４同士の間隔を0.1ｍｍとし、インダクタパターンＰ１〜Ｐ４の幅をそれぞれ0.275ｍｍとした。 The long side of the rectangular dielectric layer 25 is 1.6 mm, the width of the terminal electrodes 17 to 24 is 0.2 mm, the distance between the terminal electrodes 17 to 24 is 0.4 mm, and the left and right end faces (short) Side) and the left and right inductor patterns P1 and P4 are 0.1 mm apart, the inductor patterns P1 to P4 are 0.1 mm apart, and the inductor patterns P1 to P4 are 0.275 mm apart. .

ここで、図６における誘電体層25の左端を原点として、右方向を正の向きとする座標であるとした場合の、原点からそれぞれの位置までの距離を以下に示す。 Here, the distance from the origin to each position when the left end of the dielectric layer 25 in FIG. 6 is the origin and the right direction is a positive direction is shown below.

インダクタパターン中心線１〜４の位置は、それぞれ0.2375ｍｍ，0.6125ｍｍ，0.9875ｍｍおよび1.3625ｍｍである。また、端子電極中心線５〜８の位置は、それぞれ0.2ｍｍ，0.6ｍｍ，1.0ｍｍおよび1.4ｍｍである。 The positions of the inductor pattern center lines 1 to 4 are 0.2375 mm, 0.6125 mm, 0.9875 mm, and 1.3625 mm, respectively. The positions of the terminal electrode center lines 5 to 8 are 0.2 mm, 0.6 mm, 1.0 mm, and 1.4 mm, respectively.

インダクタパターン中心線１〜４と端子電極中心線５〜８とのずれ量９〜12は、原点からの端子電極中心線５〜８の位置までの距離から、原点からインダクタパターン中心線１〜４の位置までの距離を差し引いた値で示すと、誘電体層25におけるインダクタパターンＰ１〜Ｐ４のずれ量９〜12は、それぞれ−0.0375ｍｍ，−0.0125ｍｍ，＋0.0125ｍｍおよび＋0.0375ｍｍとなる。また、ここで、インダクタパターンＰ１〜Ｐ４の全てを左側へ0.0375ｍｍ移動させたとすると、誘電体層25におけるインダクタパターンＰ１〜Ｐ４のずれ量９〜12は、それぞれ０ｍｍ，＋0.025ｍｍ，＋0.050ｍｍおよび＋0.075ｍｍとなる。 The shift amounts 9 to 12 between the inductor pattern center lines 1 to 4 and the terminal electrode center lines 5 to 8 are based on the distance from the origin to the position of the terminal electrode center lines 5 to 8 and the inductor pattern center lines 1 to 4 from the origin. If the distance to the position is subtracted, the deviations 9 to 12 of the inductor patterns P1 to P4 in the dielectric layer 25 are -0.0375 mm, -0.0125 mm, +0.0125 mm, and +0.0375 mm, respectively. Here, if all of the inductor patterns P1 to P4 are moved to the left by 0.0375 mm, the shift amounts 9 to 12 of the inductor patterns P1 to P4 in the dielectric layer 25 are 0 mm, +0.025 mm, and +0.050 mm, respectively. And +0.075 mm.

すなわち、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従ってずれ量９〜12が大きくなっており、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、0.075ｍｍのずれ量の差が生じる。従って、インダクタパターン左端線13〜16と端子電極中心線５〜８との間の間隔は、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従って大きくなり、また、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、0.075ｍｍの間隔の差が生じる。 That is, the deviations 9 to 12 increase from the leftmost inductor pattern P1 to the rightmost inductor pattern P4, and a difference in deviation of 0.075 mm occurs between the leftmost inductor pattern P1 and the rightmost inductor pattern P4. . Accordingly, the interval between the inductor pattern left end lines 13 to 16 and the terminal electrode center lines 5 to 8 increases from the left end inductor pattern P1 to the right end inductor pattern P4, and the left end inductor pattern P1 and the right end The inductor pattern P4 has a gap difference of 0.075 mm.

その結果、インダクタパターンＰ１〜Ｐ４の経路長は、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従って大きくなり、また、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、0.075ｍｍの経路長の差が生じることとなる。 As a result, the path length of the inductor patterns P1 to P4 increases from the leftmost inductor pattern P1 to the rightmost inductor pattern P4, and the 0.075 mm path between the leftmost inductor pattern P1 and the rightmost inductor pattern P4. There will be a difference in length.

しかし、ここで、これらのずれ量９〜12が、それぞれ−0.0375ｍｍ，−0.0125ｍｍ，＋0.0125ｍｍおよび＋0.0375ｍｍであり、これらの絶対値が左右対称といえるものになっていることに着目すると、以下のことが分かる。インダクタパターンＰ１におけるインダクタパターン左端線13と端子電極中心線５との間隔およびインダクタパターンＰ４におけるインダクタパターン右端線26と端子電極中心線８との間隔は同じである。また、インダクタパターンＰ２におけるインダクタパターン左端線14と端子電極中心線６との間隔およびインダクタパターンＰ３におけるインダクタパターン右端線27と端子電極中心線７との間隔は同じである。 However, here, these shift amounts 9 to 12 are −0.0375 mm, −0.0125 mm, +0.0125 mm, and +0.0375 mm, respectively, and attention is paid to the fact that their absolute values are symmetrical. Then, the following is understood. The distance between the inductor pattern left end line 13 and the terminal electrode center line 5 in the inductor pattern P1 and the distance between the inductor pattern right end line 26 and the terminal electrode center line 8 in the inductor pattern P4 are the same. Further, the distance between the inductor pattern left end line 14 and the terminal electrode center line 6 in the inductor pattern P2 and the distance between the inductor pattern right end line 27 and the terminal electrode center line 7 in the inductor pattern P3 are the same.

そこで、本発明においては、図２および図３に示す例のように、複数のインダクタパターン41ａ〜41ｅ，42ａ〜42ｅ，43ａ〜43ｅおよび44ａ〜44ｅを、端子電極17〜24の並びの中心を通り誘電体層25に平行な中心線である誘電体層中心線28を対称軸として線対称のパターンとする。 Therefore, in the present invention, as in the example shown in FIGS. 2 and 3, the plurality of inductor patterns 41a to 41e, 42a to 42e, 43a to 43e, and 44a to 44e are arranged at the center of the arrangement of the terminal electrodes 17 to 24. A line-symmetric pattern is formed with a dielectric layer center line 28, which is a center line parallel to the dielectric layer 25, as a symmetry axis.

ここで、図３は、本発明の積層型誘電体フィルタ29の積層体100の内部の誘電体層100ａ〜100ｈのうち、端子電極17〜20に接続される複数のインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）が形成された誘電体層25（100ｂ）を示す平面図である。 3 shows a plurality of inductor patterns P5 to P8 (41a) connected to the terminal electrodes 17 to 20 among the dielectric layers 100a to 100h in the multilayer body 100 of the multilayer dielectric filter 29 of the present invention. It is a top view which shows the dielectric material layer 25 (100b) in which -44a) was formed.

なお、図３において、図６と同じ部分には図６と同じ符号を付している。また、インダクタパターンＰ５〜Ｐ８は、本発明の積層型誘電体フィルタの例におけるインダクタパターンを示している。さらに、図３に示す例における誘電体層25（100ｂ）は、図２に示す例における誘電体層100ｂ（25）を示している。以下の説明では、図３に示す例におけるインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）に着目する。 In FIG. 3, the same parts as those in FIG. 6 are denoted by the same reference numerals as those in FIG. Inductor patterns P5 to P8 indicate inductor patterns in the example of the multilayer dielectric filter of the present invention. Furthermore, the dielectric layer 25 (100b) in the example shown in FIG. 3 shows the dielectric layer 100b (25) in the example shown in FIG. In the following description, attention is paid to the inductor patterns P5 to P8 (41a to 44a) in the example shown in FIG.

この例のような構成により、図３に示す例におけるインダクタパターンＰ５〜Ｐ８の経路長は誘電体層中心線28を対称軸として左右対称となり、また、インダクタパターンＰ５〜Ｐ８同士の経路長の最大差は0.025ｍｍになる。具体的には、インダクタパターンＰ５とＰ８との経路長差、およびインダクタパターンＰ６とＰ７との経路長差が、最大差となる0.025ｍｍになる。 With the configuration as in this example, the path lengths of the inductor patterns P5 to P8 in the example shown in FIG. 3 are symmetrical with respect to the dielectric layer center line 28, and the maximum path length between the inductor patterns P5 to P8. The difference is 0.025 mm. Specifically, the path length difference between the inductor patterns P5 and P8 and the path length difference between the inductor patterns P6 and P7 are 0.025 mm, which is the maximum difference.

その結果、従来のようにインダクタパターンＰ１〜Ｐ４が誘電体層25に同一の向きで形成されている構成と比較して、インダクタパターンＰ５〜Ｐ８同士の経路長の最大差を低減することができる。 As a result, the maximum difference in path length between the inductor patterns P5 to P8 can be reduced as compared with the conventional configuration in which the inductor patterns P1 to P4 are formed in the dielectric layer 25 in the same direction. .

次に、従来のようにインダクタパターンＰ１〜Ｐ４が誘電体層25に同一の向きで形成されている構成とした場合に、誘電体層25における左端のインダクタパターンＰ１から右端のインダクタパターンＰ４までにおけるそれぞれのずれ量９〜12を、文字式を用いて以下に示す。なお、図６に示す例において、誘電体層25の左右の端面（短辺）と左右両端のインダクタパターンＰ１，Ｐ４との間隔（サイドマージン）をそれぞれＭｓとし、インダクタパターンＰ１〜Ｐ４同士の間隔をＭｐとする。 Next, when the inductor patterns P1 to P4 are formed in the same direction on the dielectric layer 25 as in the prior art, the leftmost inductor pattern P1 to the rightmost inductor pattern P4 in the dielectric layer 25 are used. Each shift amount 9-12 is shown below using a character formula. In the example shown in FIG. 6, the distance (side margin) between the left and right end faces (short sides) of the dielectric layer 25 and the inductor patterns P1 and P4 on both left and right ends is Ms, and the distance between the inductor patterns P1 to P4. Is Mp.

まず、長方形状の誘電体層25の長辺の長さをＬとし、端子電極17〜24同士の間隔をＬ／４とし、誘電体層25の左右の端面（短辺）と左右両端のインダクタパターンＰ１，Ｐ４との間隔（サイドマージン）をそれぞれＭｓとし、インダクタパターンＰ１〜Ｐ４同士の間隔をＭｐとし、インダクタパターンＰ１〜Ｐ４の幅をそれぞれ（Ｌ−２Ｍｓ−３Ｍｐ）／４とする。 First, the length of the long side of the rectangular dielectric layer 25 is L, the interval between the terminal electrodes 17 to 24 is L / 4, and the left and right end faces (short sides) of the dielectric layer 25 and the inductors on the left and right ends The interval (side margin) between the patterns P1 and P4 is Ms, the interval between the inductor patterns P1 to P4 is Mp, and the width of the inductor patterns P1 to P4 is (L-2Ms-3Mp) / 4.

インダクタパターン中心線１〜４と原点との距離は、それぞれＬ／８＋（６Ｍｓ−３Ｍｐ）／８，３Ｌ／８＋（２Ｍｓ−Ｍｐ）／８，５Ｌ／８＋（−２Ｍｓ＋Ｍｐ）／８および７Ｌ／８＋（−６Ｍｓ＋３Ｍｐ）／８である。 The distances between the inductor pattern center lines 1 to 4 and the origin are L / 8 + (6Ms-3Mp) / 8, 3L / 8 + (2Ms-Mp) / 8, 5L / 8 + (-2Ms + Mp) / 8, and 7L / 8 +, respectively. (−6Ms + 3Mp) / 8.

また、端子電極中心線５〜８と原点との距離は、それぞれＬ／８，３Ｌ／８，５Ｌ／８および７Ｌ／８である。 The distances between the terminal electrode center lines 5 to 8 and the origin are L / 8, 3L / 8, 5L / 8, and 7L / 8, respectively.

すると、誘電体層25におけるインダクタパターンＰ１〜Ｐ４のずれ量９〜12は、それぞれ（−６Ｍｓ＋３Ｍｐ）／８，（−２Ｍｓ＋Ｍｐ）／８，（２Ｍｓ−Ｍｐ）／８および（６Ｍｓ−３Ｍｐ）／８となる。 Then, the shift amounts 9 to 12 of the inductor patterns P1 to P4 in the dielectric layer 25 are (−6Ms + 3Mp) / 8, (−2Ms + Mp) / 8, (2Ms−Mp) / 8 and (6Ms−3Mp) / 8, respectively. It becomes.

すなわち、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従って、ずれ量９〜12が（４Ｍｓ−２Ｍｐ）／８ずつ大きくなっている。また、左端のインダクタパターンＰ１および右端のインダクタパターンＰ４では、（12Ｍｓ−６Ｍｐ）／８のずれ量の差が生じる。従って、インダクタパターン左端線13〜16と端子電極中心線５〜８との間の間隔は、左端のインダクタパターンＰ１から、右端のインダクタパターンＰ４に行くに従って大きくなり、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、（12Ｍｓ−６Ｍｐ）／８の間隔の差が生じる。 That is, the shift amount 9 to 12 increases by (4Ms−2Mp) / 8 from the leftmost inductor pattern P1 to the rightmost inductor pattern P4. Further, in the leftmost inductor pattern P1 and the rightmost inductor pattern P4, a difference in deviation amount of (12Ms-6Mp) / 8 occurs. Accordingly, the interval between the inductor pattern left end lines 13 to 16 and the terminal electrode center lines 5 to 8 increases from the left end inductor pattern P1 to the right end inductor pattern P4, and the left end inductor pattern P1 and the right end inductor pattern P1 increase. With the inductor pattern P4, an interval difference of (12Ms-6Mp) / 8 occurs.

その結果、インダクタパターンＰ１〜Ｐ４の経路長は、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従って大きくなり、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、（12Ｍｓ−６Ｍｐ）／８の経路長の差が生じることとなる。この値が、従来の構成の経路長の最大差である。 As a result, the path length of the inductor patterns P1 to P4 increases from the leftmost inductor pattern P1 to the rightmost inductor pattern P4. In the leftmost inductor pattern P1 and the rightmost inductor pattern P4, (12Ms-6Mp) / This results in a difference of 8 path lengths. This value is the maximum difference in the path length of the conventional configuration.

これに対して、本発明の構成を採用し、複数のインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）を誘電体層中心線28を対称軸として線対称のパターンとした場合には、誘電体層25におけるインダクタパターンＰ５〜Ｐ８同士の経路長の最大差は（４Ｍｓ−２Ｍｐ）／８となる。なお、図３においてはＭｓおよびＭｐは示していないが、図６におけるＭｓおよびＭｐと同様に定義するものである。 On the other hand, when the configuration of the present invention is adopted and the plurality of inductor patterns P5 to P8 (41a to 44a) are formed into a line symmetric pattern with the dielectric layer center line 28 as the axis of symmetry, the dielectric layer 25 The maximum path length difference between the inductor patterns P5 to P8 is (4Ms-2Mp) / 8. Although Ms and Mp are not shown in FIG. 3, they are defined in the same manner as Ms and Mp in FIG.

以上の結果より分かるように、本発明によれば、インダクタパターンＰ５〜Ｐ８を含む各フィルタ回路Ｆ１〜Ｆ４における各インダクタ素子同士の経路長のずれが抑制されることから、各フィルタ回路Ｆ１〜Ｆ４におけるインダクタ素子の減衰特性のずれを抑制することができる。 As can be seen from the above results, according to the present invention, the path length deviation between the inductor elements in the filter circuits F1 to F4 including the inductor patterns P5 to P8 is suppressed. The deviation of the attenuation characteristic of the inductor element can be suppressed.

また、経路長の差は、サイドマージンＭｓおよびインダクタパターン同士の間隔Ｍｐによって表されるため、上記の寸法の積層型誘電体フィルタに限らず、他の寸法の積層型誘電体フィルタにおいても本発明の効果を奏することができることが分かる。 Further, since the difference in path length is expressed by the side margin Ms and the interval Mp between the inductor patterns, the present invention is not limited to the multilayer dielectric filter having the above dimensions, but also in multilayer dielectric filters having other dimensions. It can be seen that the effects of can be achieved.

なお、図１で示した例の積層型誘電体フィルタ29は４つのＬＣフィルタを備えているが、ＬＣフィルタの数は２つ，６つおよび８つであってもよい。 Although the multilayer dielectric filter 29 in the example shown in FIG. 1 includes four LC filters, the number of LC filters may be two, six, and eight.

８つのＬＣフィルタを備えている場合は、積層型誘電体フィルタの積層体の１つの側面に８つの端子電極が被着されているものとなる。この場合、従来の構成によれば、誘電体層におけるインダクタパターンのずれ量は、それぞれ（−14Ｍｓ＋７Ｍｐ）／16，（−10Ｍｓ＋５Ｍｐ）／16，（−６Ｍｓ＋３Ｍｐ）／16，（−２Ｍｓ＋Ｍｐ）／16，（２Ｍｓ−Ｍｐ）／16，（６Ｍｓ−３Ｍｐ）／16，（10Ｍｓ−５Ｍｐ）／16および（14Ｍｓ−７Ｍｐ）／16となる。 When eight LC filters are provided, eight terminal electrodes are attached to one side surface of the multilayer body of the multilayer dielectric filter. In this case, according to the conventional configuration, the displacement amount of the inductor pattern in the dielectric layer is (−14 Ms + 7 Mp) / 16, (−10 Ms + 5 Mp) / 16, (−6 Ms + 3 Mp) / 16, (−2 Ms + Mp) / 16, (2Ms-Mp) / 16, (6Ms-3Mp) / 16, (10Ms-5Mp) / 16 and (14Ms-7Mp) / 16.

その結果、各インダクタパターンの経路長は左端のインダクタパターンから右端のインダクタパターンに行くに従って大きくなり、また、左端のインダクタパターンと右端のインダクタパターンとでは、（28Ｍｓ−14Ｍｐ）／16の経路長の差が生じる。この値が、経路長の最大差である。 As a result, the path length of each inductor pattern increases from the left end inductor pattern to the right end inductor pattern, and the path length of (28 Ms-14 Mp) / 16 is obtained between the left end inductor pattern and the right end inductor pattern. There is a difference. This value is the maximum difference in path length.

ここで、本発明の構成を採用し、複数のインダクタパターンを誘電体層中心線を対称軸として線対称のパターンとした場合には、誘電体層におけるインダクタパターン同士の経路長の最大差は（４Ｍｓ−２Ｍｐ）／16となる。 Here, when the configuration of the present invention is employed and the plurality of inductor patterns are made to be line symmetric patterns with the dielectric layer center line as the axis of symmetry, the maximum difference in path length between the inductor patterns in the dielectric layer is ( 4Ms-2Mp) / 16.

従って、本発明によれば、８つのＬＣフィルタが含まれている積層型誘電体フィルタにおいても、各インダクタ素子同士の経路長のずれが抑制されていることが分かる。 Therefore, according to the present invention, it can be seen that even in the multilayer dielectric filter including eight LC filters, the deviation of the path length between the inductor elements is suppressed.

以上の説明で用いた誘電体層25（100ｂ）の長辺の長さＬの値は、例えば0.8ｍｍ〜3.2ｍｍに設定される。 The value of the length L of the long side of the dielectric layer 25 (100b) used in the above description is set to 0.8 mm to 3.2 mm, for example.

例えば誘電体層25（100ｂ）の長辺の長さＬの値が3.2ｍｍのときには、サイドマージンＭｓの値は0.05〜0.15ｍｍに設定される。また、インダクタパターンＰ１〜Ｐ４同士の間隔Ｍｐの値は0.075〜0.15ｍｍに設定される。 For example, when the value of the length L of the long side of the dielectric layer 25 (100b) is 3.2 mm, the value of the side margin Ms is set to 0.05 to 0.15 mm. The value of the interval Mp between the inductor patterns P1 to P4 is set to 0.075 to 0.15 mm.

また、例えば誘電体層25（100ｂ）の長辺の長さＬの値が2.4ｍｍのときには、サイドマージンＭｓの値は0.05〜0.15ｍｍに設定される。また、インダクタパターンＰ１〜Ｐ４同士の間隔Ｍｐの値は0.03〜0.12ｍｍに設定される。 For example, when the value of the length L of the long side of the dielectric layer 25 (100b) is 2.4 mm, the value of the side margin Ms is set to 0.05 to 0.15 mm. The value of the interval Mp between the inductor patterns P1 to P4 is set to 0.03 to 0.12 mm.

また、例えば誘電体層25（100ｂ）の長辺の長さＬの値が1.6ｍｍのときには、サイドマージンＭｓの値は0.05〜0.12ｍｍに設定される。また、インダクタパターンＰ１〜Ｐ４同士の間隔Ｍｐの値は0.02〜0.12ｍｍに設定される。 For example, when the value of the long side length L of the dielectric layer 25 (100b) is 1.6 mm, the value of the side margin Ms is set to 0.05 to 0.12 mm. Further, the value of the interval Mp between the inductor patterns P1 to P4 is set to 0.02 to 0.12 mm.

また、例えば誘電体層25（100ｂ）の長辺の長さＬの値が0.8ｍｍのときには、サイドマージンＭｓの値は0.03〜0.1ｍｍに設定される。また、インダクタパターンＰ１〜Ｐ４同士の間隔Ｍｐの値は0.02〜0.12ｍｍに設定される。 For example, when the value of the long side length L of the dielectric layer 25 (100b) is 0.8 mm, the value of the side margin Ms is set to 0.03 to 0.1 mm. Further, the value of the interval Mp between the inductor patterns P1 to P4 is set to 0.02 to 0.12 mm.

本発明の積層型誘電体フィルタは、以下に説明するようなセラミックグリーンシート積層法により作製される。 The multilayer dielectric filter of the present invention is produced by a ceramic green sheet lamination method as described below.

具体的には、まずセラミック原料粉末に適当な有機溶剤等を添加し混合して泥漿状のセラミックスラリーにするとともに、ドクターブレード法等を用いることによってセラミックグリーンシートを形成する。 Specifically, first, an appropriate organic solvent or the like is added to the ceramic raw material powder and mixed to obtain a slurry-like ceramic slurry, and a ceramic green sheet is formed by using a doctor blade method or the like.

次に、得られたセラミックグリーンシートにスクリーン印刷法等によって、インダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄ，41ｅ〜44ｅ、ならびに容量電極51〜54およびグランド電極60といった各種の内部電極を形成して、これらを積層し圧着して積層体100の成形体を作製する。 Next, various types of inductor patterns 41a to 44a, 41b to 44b, 41c to 44c, 41d to 44d, 41e to 44e, and capacitive electrodes 51 to 54 and a ground electrode 60 are formed on the obtained ceramic green sheet by screen printing or the like. These internal electrodes are formed, and these are laminated and pressure-bonded to produce a molded body of the laminated body 100.

次に、この積層体100の成形体を所定の大きさに分割して、例えば800〜1050℃で焼成することによって、焼結した積層体100が得られる。 Next, the molded body of the laminated body 100 is divided into a predetermined size and fired at, for example, 800 to 1050 ° C., whereby the sintered laminated body 100 is obtained.

次に、得られた積層体100の角部に、マイクロクラックを除去し、欠けの発生を防止する目的で、バレル研磨等による面取りを施す。 Next, chamfering by barrel polishing or the like is performed on the corners of the obtained laminate 100 for the purpose of removing microcracks and preventing the occurrence of chipping.

次に、ディップ法，スクリーン印刷法または転写法等によって積層体100の側面および端面に金属粒子および樹脂を含む導電性ペーストを所定の帯状のパターンに塗布し、これを例えば150℃で１時間加熱して硬化させることによって、端子電極17〜24および接地端子30ａ，30ｂを形成する。 Next, a conductive paste containing metal particles and a resin is applied to a side surface and an end surface of the laminate 100 by a dipping method, a screen printing method, a transfer method or the like, and this is heated at 150 ° C. for 1 hour, for example. Then, the terminal electrodes 17 to 24 and the ground terminals 30a and 30b are formed by curing.

次に、端子電極17〜24および接地端子30ａ，30ｂの表面に、必要に応じてＮｉメッキ層，Ａｕメッキ層，Ｓｎメッキ層あるいは半田メッキ層等のメッキ層を形成して、積層型誘電体フィルタ29を得る。 Next, a plating layer such as a Ni plating layer, an Au plating layer, a Sn plating layer, or a solder plating layer is formed on the surfaces of the terminal electrodes 17 to 24 and the ground terminals 30a and 30b as necessary, so that the laminated dielectric Filter 29 is obtained.

本発明の積層型誘電体フィルタの実施例を以下に説明する。なお、本実施例においては、図１〜図３に示す例の積層型誘電体フィルタ29を作製した。 Examples of the multilayer dielectric filter of the present invention will be described below. In this example, the multilayer dielectric filter 29 of the example shown in FIGS. 1 to 3 was produced.

まず、ＴｉＯ_２−Ｎｄ_２Ｏ_３−ＢａＴｉＯ_３粉末を用いてセラミックスラリーを作製し、そのセラミックスラリーを用いてドクターブレード法によって、誘電体層100ａ〜100ｈとなるセラミックグリーンシートを作製した。誘電体層100ａ〜100ｈの厚さは焼成後に30μｍとなるように設定した。 _First, a ceramic slurry was formed using TiO _₂ -Nd ₂ O ₃ -BaTiO 3 powder, by a doctor blade method using the ceramic slurry, to produce a ceramic green sheet comprising a dielectric layer 100A～100h. The thicknesses of the dielectric layers 100a to 100h were set to be 30 μm after firing.

次に、得られたセラミックグリーンシートにＡｇ−Ｐｄ合金を含む導体性ペーストを用いてスクリーン印刷法によって、容量電極51〜54，インダクタパターン41ａ〜41ｅ，42ａ〜42ｅ，43ａ〜43ｅおよび44ａ〜44ｅ，グランド電極60ならびに貫通導体であるビアホール導体を形成し、これらを積層し圧着して、積層体100の成形体を作製した。 Next, capacitive electrodes 51 to 54, inductor patterns 41a to 41e, 42a to 42e, 43a to 43e, and 44a to 44e are formed by screen printing using a conductive paste containing an Ag—Pd alloy on the obtained ceramic green sheet. The ground electrode 60 and the via-hole conductor as a through conductor were formed, and these were laminated and pressure-bonded to produce a molded body of the laminated body 100.

ここで、インダクタパターン41ａ〜41ｅ，42ａ〜42ｅ，43ａ〜43ｅおよび44ａ〜44ｅは、誘電体層中心線28を対称軸として線対称のパターンとした。なお、サイドマージンＭｓおよびインダクタパターンＰ５〜Ｐ８同士の間隔Ｍｐの値は、それぞれ0.1ｍｍとした。また、誘電体層25の長辺の長さＬを1.6ｍｍとし、端子電極17〜24の幅を0.2ｍｍとし、端子電極17〜24同士の間隔を0.4ｍｍとし、インダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）の幅をそれぞれ0.275ｍｍとした。 Here, the inductor patterns 41a to 41e, 42a to 42e, 43a to 43e, and 44a to 44e are line-symmetric patterns with the dielectric layer center line 28 as the axis of symmetry. The values of the side margin Ms and the spacing Mp between the inductor patterns P5 to P8 were each 0.1 mm. The long side length L of the dielectric layer 25 is 1.6 mm, the width of the terminal electrodes 17 to 24 is 0.2 mm, the distance between the terminal electrodes 17 to 24 is 0.4 mm, and the inductor patterns P5 to P8 (41a The width of .about.44a) was 0.275 mm.

また、積層体100の成形体は、いわゆる多数個取りの形態で作製したものを個々に分割することによって作製した。積層体100の成形体の寸法は、積層体100における上下方向（積層方向）を高さとし、積層体100を上面視したときの短辺（端面側の辺）の方向を横とし、長辺（側面側の辺）の方向を縦とした場合に、焼成後に高さが0.7ｍｍとなり、横が0.8ｍｍとなり、縦が1.6ｍｍとなるものとした。また、内部電極の厚さは、焼成後に４μｍとなるように設定した。 In addition, the molded body of the laminated body 100 was manufactured by dividing what was manufactured in a so-called multi-cavity form into individual pieces. The dimension of the molded body of the laminated body 100 is such that the vertical direction (lamination direction) in the laminated body 100 is the height, the direction of the short side (side on the end face side) is horizontal, When the direction of the side of the side surface is vertical, the height is 0.7 mm after firing, the horizontal is 0.8 mm, and the vertical is 1.6 mm. The thickness of the internal electrode was set to 4 μm after firing.

次に、この積層体100の成形体を900℃で焼成することにより、焼結した複数の積層体100を得た。 Next, the molded body of the laminate 100 was fired at 900 ° C. to obtain a plurality of sintered laminates 100.

次に、得られた積層体100のそれぞれの角部にバレル研磨によって面取りを施した。 Next, each corner of the obtained laminate 100 was chamfered by barrel polishing.

次に、ディップ法によって、積層体100の両端面および両側面に、金属粒子および樹脂を含む導電性樹脂ペーストを25μｍの厚さで端子電極17〜24および接地端子30ａ，30ｂとなる帯状のパターンに塗布した。 Next, a strip-like pattern in which a conductive resin paste containing metal particles and a resin is formed on both end surfaces and both side surfaces of the laminate 100 by a dipping method to form terminal electrodes 17 to 24 and ground terminals 30a and 30b with a thickness of 25 μm. It was applied to.

この導電性樹脂ペーストは、エポキシ樹脂およびＡｇ−Ｐｄ合金の金属粒子を含むものを用いた。また、端子電極17〜24および接地端子30ａ，30ｂとなる導電性樹脂ペースト全体に対する金属粒子の含有率は50質量％とした。金属粒子には、平均粒径が10μｍ程度であり、球形状および鱗片形状，板形状，扁平形状等のフレーク形状であるものを用いた。 As this conductive resin paste, a paste containing epoxy resin and Ag—Pd alloy metal particles was used. Moreover, the content rate of the metal particles with respect to the whole conductive resin paste used as the terminal electrodes 17-24 and the ground terminals 30a and 30b was 50 mass%. Metal particles having an average particle diameter of about 10 μm and having a flake shape such as a spherical shape, a scale shape, a plate shape, and a flat shape were used.

次に、導電性樹脂ペーストが塗布された積層体100を150℃で１時間の条件で加熱し、導電性樹脂ペーストを硬化させることによって、端子電極17〜24および接地端子30ａ，30ｂを形成した。ここで、端子電極17〜24および接地端子30ａ，30ｂの寸法は、硬化後の高さ（積層体100の高さ方向の長さ）が0.75ｍｍであり、幅が0.25ｍｍであるものとした。 Next, the laminated body 100 to which the conductive resin paste was applied was heated at 150 ° C. for 1 hour to cure the conductive resin paste, thereby forming the terminal electrodes 17 to 24 and the ground terminals 30a and 30b. . Here, the dimensions of the terminal electrodes 17 to 24 and the ground terminals 30a and 30b are such that the height after curing (the length in the height direction of the laminate 100) is 0.75 mm and the width is 0.25 mm. .

次に、端子電極17〜24および接地端子30ａ，30ｂの表面にＮｉメッキ層を被着させて、実施例の積層型誘電体フィルタ29を得た。 Next, a Ni plating layer was deposited on the surfaces of the terminal electrodes 17 to 24 and the ground terminals 30a and 30b to obtain the multilayer dielectric filter 29 of the example.

また、比較例として、図６に示すようにインダクタパターンＰ１〜Ｐ４が同一の向きで形成されている誘電体層25を含む積層体から成る積層型誘電体フィルタを作製した。なお、図６に示した誘電体層25以外の誘電体層も、誘電体層25に対応して、インダクタパターンＰ１〜Ｐ４が全て同一の向きで形成されているものとした。また、インダクタパターンＰ１〜Ｐ４が形成される向き以外の構成は、実施例の積層型誘電体フィルタ29と同様のものとした。 As a comparative example, a multilayer dielectric filter composed of a multilayer body including a dielectric layer 25 in which inductor patterns P1 to P4 are formed in the same direction as shown in FIG. 6 was manufactured. It is assumed that the dielectric layers other than the dielectric layer 25 shown in FIG. 6 also have the inductor patterns P1 to P4 formed in the same direction corresponding to the dielectric layer 25. The configuration other than the direction in which the inductor patterns P1 to P4 are formed is the same as that of the multilayer dielectric filter 29 of the example.

そして、実施例の積層型誘電体フィルタ29および比較例の積層型誘電体フィルタをそれぞれ実装基板に実装し、それぞれ定格電流が35ｍＡで定格電圧が25Ｖの電流を流し、測定器（アジレントテクノロジー社製、ネットワークアナライザ8714）を使用して、周波数特性を測定した。 Then, the multilayer dielectric filter 29 of the example and the multilayer dielectric filter of the comparative example are each mounted on a mounting substrate, each of which has a rated current of 35 mA and a rated voltage of 25 V, and a measuring instrument (manufactured by Agilent Technologies) The frequency characteristics were measured using a network analyzer 8714).

また、この耐久性試験における実装基板は、ガラスクロスにエポキシ樹脂を含浸させて形成した。また、この実装基板に半田を使用して、実施例および比較例の積層型誘電体フィルタを実装した。 Further, the mounting substrate in this durability test was formed by impregnating a glass cloth with an epoxy resin. In addition, the multilayer dielectric filters of Examples and Comparative Examples were mounted using solder on the mounting substrate.

その測定結果をそれぞれ図４および図５に示す。図４は本発明の実施例の積層型誘電体フィルタ29について、フィルタ回路Ｆ１およびそれに隣接するフィルタ回路Ｆ２の減衰特性を測定した結果を示すグラフである。グラフの横軸は積層型誘電体フィルタ29に印加した信号の周波数（単位：ＭＨｚ）を、縦軸は積層型誘電体フィルタ29における減衰量（単位：ｄＢ）を表している。また、破線はインダクタパターンＰ６を含むフィルタ回路Ｆ２の減衰特性を示しており、実線はインダクタパターンＰ５を含む左端のフィルタ回路Ｆ１の減衰特性を示している。 The measurement results are shown in FIGS. 4 and 5, respectively. FIG. 4 is a graph showing the results of measuring the attenuation characteristics of the filter circuit F1 and the filter circuit F2 adjacent thereto for the multilayer dielectric filter 29 of the embodiment of the present invention. The horizontal axis of the graph represents the frequency (unit: MHz) of the signal applied to the multilayer dielectric filter 29, and the vertical axis represents the attenuation amount (unit: dB) in the multilayer dielectric filter 29. A broken line indicates the attenuation characteristic of the filter circuit F2 including the inductor pattern P6, and a solid line indicates the attenuation characteristic of the leftmost filter circuit F1 including the inductor pattern P5.

また、図５は比較例の積層型誘電体フィルタについて、両端のフィルタ回路の減衰特性を測定した結果を示すグラフである。グラフの横軸は積層型誘電体フィルタに印加した信号の周波数（単位：ＭＨｚ）を、縦軸は積層型誘電体フィルタにおける減衰量（単位：ｄＢ）を表している。また、破線はインダクタパターンＰ４を含む右端のフィルタ回路の減衰特性を示しており、実線はインダクタパターンＰ１を含む左端のフィルタ回路の減衰特性を示している。 FIG. 5 is a graph showing the results of measuring the attenuation characteristics of the filter circuits at both ends of the multilayer dielectric filter of the comparative example. The horizontal axis of the graph represents the frequency (unit: MHz) of the signal applied to the multilayer dielectric filter, and the vertical axis represents the attenuation (unit: dB) in the multilayer dielectric filter. The broken line indicates the attenuation characteristic of the rightmost filter circuit including the inductor pattern P4, and the solid line indicates the attenuation characteristic of the leftmost filter circuit including the inductor pattern P1.

ここでは、それぞれの積層型誘電体フィルタに700〜1000ＭＨｚの周波数の高周波信号を入力した場合における減衰量について比較し検討した。なお、実施例の積層型誘電体フィルタ29と比較例の積層型誘電体フィルタとについて、700〜1000ＭＨｚの周波数の高周波信号を入力した場合の減衰特性を比較した理由は、実施例の積層型誘電体フィルタ29は一般的な携帯電話などの通信システムで使用されることを想定して作製したものだからである。なお、携帯電話などの通信システムでは一般的に800〜1000ＭＨｚ付近の高周波信号が使用されており、積層型誘電体フィルタでは、使用目的に応じてその範囲の信号を減衰させたり通過させたりしている。 Here, the amount of attenuation when a high-frequency signal having a frequency of 700 to 1000 MHz is input to each multilayer dielectric filter is compared and examined. The reason why the attenuation characteristics of the multilayer dielectric filter 29 of the example and the multilayer dielectric filter of the comparative example when the high frequency signal of 700 to 1000 MHz is input is compared is that of the multilayer dielectric filter of the example. This is because the body filter 29 is manufactured assuming that it is used in a communication system such as a general mobile phone. Note that high-frequency signals in the vicinity of 800 to 1000 MHz are generally used in communication systems such as mobile phones, and multilayer dielectric filters attenuate or pass signals in that range depending on the purpose of use. Yes.

なお、実施例の積層型誘電体フィルタ29が一般的な携帯電話などの通信システムで使用される場合は、積層型誘電体フィルタ29の内部の各フィルタ回路に印加された信号を、各フィルタ回路がそれぞれ一様に減衰させることが望まれる。従って、各フィルタ回路で減衰特性にばらつきがないことが好ましい。従って、各フィルタ回路同士の減衰極を有する周波数のばらつき、および各フィルタ回路同士での減衰量のばらつきが小さいことが好ましい。 When the multilayer dielectric filter 29 of the embodiment is used in a communication system such as a general mobile phone, a signal applied to each filter circuit inside the multilayer dielectric filter 29 is converted to each filter circuit. Is desired to be attenuated uniformly. Therefore, it is preferable that there is no variation in attenuation characteristics among the filter circuits. Therefore, it is preferable that the variation in the frequency having the attenuation pole between the filter circuits and the variation in the attenuation amount between the filter circuits are small.

図４のグラフに示す結果から分かるように、実施例の積層型誘電体フィルタ29に700〜1000ＭＨｚの周波数の高周波信号を入力した場合の各フィルタ回路Ｆ１，Ｆ２における最大の減衰量の値は、フィルタ回路Ｆ１では874ＭＨｚにおいて−36.5ｄＢであり、フィルタ回路Ｆ２では862ＭＨｚにおいて−41ｄＢであった。 As can be seen from the results shown in the graph of FIG. 4, the maximum attenuation value in each of the filter circuits F1 and F2 when a high-frequency signal having a frequency of 700 to 1000 MHz is input to the multilayer dielectric filter 29 of the embodiment is In the filter circuit F1, it was −36.5 dB at 874 MHz, and in the filter circuit F2, it was −41 dB at 862 MHz.

これら両フィルタ回路Ｆ１，Ｆ２での減衰特性の違いは次の通りである。両フィルタ回路Ｆ１，Ｆ２では、減衰極を有する周波数には12ＭＨｚのずれがある。また、図４に示す結果より、860ＭＨｚの信号に対して両フィルタ回路Ｆ１，Ｆ２で最大５ｄＢのずれが生じていることが分かる。 Differences in attenuation characteristics between the two filter circuits F1 and F2 are as follows. In both filter circuits F1 and F2, the frequency having the attenuation pole has a shift of 12 MHz. Further, from the result shown in FIG. 4, it can be seen that a maximum shift of 5 dB occurs between the filter circuits F1 and F2 with respect to the 860 MHz signal.

なお、実施例の積層型誘電体フィルタ29において、各フィルタ回路Ｆ１〜Ｆ４のインダクタ素子同士の経路長の最大差はフィルタ回路Ｆ５とフィルタ回路Ｆ６との経路長の差であり、その値は、前述の通り0.025ｍｍである。 In the multilayer dielectric filter 29 of the example, the maximum difference in path length between the inductor elements of the filter circuits F1 to F4 is the difference in path length between the filter circuit F5 and the filter circuit F6. As described above, it is 0.025 mm.

また、図５のグラフに示す結果から分かるように、比較例の積層型誘電体フィルタに700〜1000ＭＨｚの周波数の高周波信号を入力した場合の各フィルタ回路における最大の減衰量の値は、左端のフィルタ回路では874ＭＨｚにおいて−37ｄＢであり、右端のフィルタ回路では820ＭＨｚにおいて−32ｄＢであった。 Further, as can be seen from the results shown in the graph of FIG. 5, the maximum attenuation value in each filter circuit when a high-frequency signal having a frequency of 700 to 1000 MHz is input to the multilayer dielectric filter of the comparative example is In the filter circuit, −37 dB at 874 MHz, and in the rightmost filter circuit, −32 dB at 820 MHz.

これら両フィルタ回路での減衰特性の違いは次の通りである。両フィルタ回路では、減衰極を有する周波数には54ＭＨｚのずれがある。また、図５に示す結果より、874ＭＨｚの信号に対して両フィルタ回路で最大10ｄＢのずれが生じていることが分かる。 The difference in attenuation characteristics between these two filter circuits is as follows. In both filter circuits, the frequency having the attenuation pole has a deviation of 54 MHz. Further, from the result shown in FIG. 5, it can be seen that a maximum deviation of 10 dB occurs in both filter circuits with respect to a signal of 874 MHz.

なお、比較例の積層型誘電体フィルタにおいて、各フィルタ回路のインダクタ素子同士の経路長の最大差は左右両端のフィルタ回路同士の経路長の差であり、その値は、前述の通り0.075ｍｍである。 In the multilayer dielectric filter of the comparative example, the maximum difference in path length between the inductor elements of each filter circuit is the difference in path length between the filter circuits at the left and right ends, and the value is 0.075 mm as described above. is there.

以上の結果から分かるように、最大差の経路長を有するインダクタ素子を含むフィルタ回路の減衰特性において、実施例の積層型誘電体フィルタ29では、比較例の積層型誘電体フィルタと比較して、フィルタ回路同士の減衰極を有する周波数のずれは42ＭＨｚ小さくなった。また、フィルタ回路同士の減衰量の最大のずれは５ｄＢ小さくなった。 As can be seen from the above results, in the attenuation characteristics of the filter circuit including the inductor element having the maximum difference path length, in the multilayer dielectric filter 29 of the example, compared with the multilayer dielectric filter of the comparative example, The frequency shift with the attenuation pole between the filter circuits was reduced by 42 MHz. Further, the maximum deviation of the attenuation amount between the filter circuits is reduced by 5 dB.

これにより、実施例の積層型誘電体フィルタ29は、複数のインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅが誘電体層中心線28を対称軸として線対称のパターンであることから、比較例の積層型誘電体フィルタに比べて、フィルタ回路Ｆ１〜Ｆ４同士で減衰特性にばらつきがほとんど生じないものとなり、積層型誘電体フィルタ29に信号とともに流入したノイズを所望通りに減衰させることができることが分かった。つまり、実施例の積層型誘電体フィルタ29の内部の各フィルタ回路同士における減衰特性は、比較例の積層型誘電体フィルタの内部の各フィルタ回路同士における減衰特性と比較して、ばらつきが小さくなっている。従って、比較例の積層型誘電体フィルタと比較して、実施例の積層型誘電体フィルタ29では、内部の各フィルタ回路に印加された信号を、一様に減衰させることができることが分かった。 Thereby, in the multilayer dielectric filter 29 of the embodiment, the plurality of inductor patterns 41a to 44a, 41b to 44b, 41c to 44c, 41d to 44d, and 41e to 44e are line symmetric with respect to the dielectric layer center line 28 as the symmetry axis. Therefore, the attenuation characteristics of the filter circuits F1 to F4 hardly vary compared to the multilayer dielectric filter of the comparative example. It has been found that it can be attenuated as desired. That is, the attenuation characteristic between the filter circuits inside the multilayer dielectric filter 29 of the example is less varied than the attenuation characteristic between the filter circuits inside the multilayer dielectric filter of the comparative example. ing. Therefore, it was found that the signal applied to each internal filter circuit can be uniformly attenuated in the multilayer dielectric filter 29 of the embodiment as compared with the multilayer dielectric filter of the comparative example.

また、一般的な積層型誘電体フィルタにおいて、有している各フィルタ回路で減衰特性の違いが生じることは抑制されればされるほど好ましいとされているので、その点でも実施例の積層体誘電体フィルタ29は好ましいものであることが分かった。 In addition, in a general laminated dielectric filter, it is said that it is preferable that the difference in attenuation characteristics is suppressed in each filter circuit that is included. Dielectric filter 29 has been found to be preferred.

１〜４：インダクタパターン中心線
５〜８：端子電極中心線
９〜12：ずれ量
13〜16：インダクタパターン左端線
17〜24：端子電極
25，100ａ〜100ｈ：誘電体層
26，27：インダクタパターン右端線
28：誘電体層中心線
29：積層型誘電体フィルタ
30ａ，30ｂ：接地端子
41ａ〜41ｅ，42ａ〜42ｅ，43ａ〜43ｅ，44ａ〜44ｅ：インダクタパターン
51，52，53，54：容量電極
60：グランド電極
91ａ〜91ｄ：ビアホール導体
Ｆ１〜Ｆ４：第１〜第４フィルタ回路
Ｐ１〜Ｐ４：従来の例におけるインダクタパターン
Ｐ５〜Ｐ８：本発明の例におけるインダクタパターン
Ｍｓ：サイドマージン
Ｍｐ：パターン同士の間隔
Ｌ：誘電体層の長辺の長さ 1-4: Inductor pattern center lines 5-8: Terminal electrode center lines 9-12: Deviation amount
13-16: Inductor pattern left edge line
17-24: Terminal electrode
25, 100a-100h: Dielectric layer
26, 27: Inductor pattern right end line
28: Dielectric layer center line
29: Multilayer dielectric filter
30a, 30b: Ground terminal
41a-41e, 42a-42e, 43a-43e, 44a-44e: Inductor pattern
51, 52, 53, 54: Capacitance electrodes
60: Ground electrode
91a to 91d: Via hole conductors F1 to F4: First to fourth filter circuits P1 to P4: Inductor patterns P5 to P8 in the conventional example: Inductor pattern Ms in the example of the present invention: Side margin Mp: Space between patterns L: Long side length of dielectric layer

Claims

A plurality of dielectric layers are laminated, and a plurality of inductor patterns constituting inductor elements are formed between the dielectric layers, and one end of the plurality of inductor elements is exposed on one side surface. A laminated body,
A terminal electrode formed on the side surface of the multilayer body at equal intervals in a strip shape in the stacking direction of the multilayer body and having one end of the inductor element connected to the center in the width direction. A laminated dielectric filter comprising:
The plurality of inductor patterns are formed at equal intervals corresponding to the plurality of terminal electrodes, and are center lines parallel to the dielectric layer perpendicular to the direction of arrangement of the terminal electrodes in the inductor pattern. The deviation amount between a certain inductor pattern center line and a terminal electrode center line which is a center line orthogonal to the direction of the terminal electrode array in the terminal electrode and parallel to the dielectric layer is the center of the terminal electrode array. The larger the inductor pattern is, the farther from the dielectric layer center line that is a center line parallel to the dielectric layer, the plurality of the inductor patterns are line symmetric patterns with the dielectric layer center line as the symmetry axis A multilayer dielectric filter characterized by the above.