JP2011028845A - Semiconductor device and method of controlling semiconductor device - Google Patents
Semiconductor device and method of controlling semiconductor device Download PDFInfo
- Publication number
- JP2011028845A JP2011028845A JP2010249631A JP2010249631A JP2011028845A JP 2011028845 A JP2011028845 A JP 2011028845A JP 2010249631 A JP2010249631 A JP 2010249631A JP 2010249631 A JP2010249631 A JP 2010249631A JP 2011028845 A JP2011028845 A JP 2011028845A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- selection
- block
- voltage
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、半導体装置および半導体装置の制御方法に関する。 The present invention relates to a semiconductor device and a method for controlling the semiconductor device.
データ格納用途のフラッシュメモリとして、NAND型や、AND型のものがよく用いられている。NAND型フラッシュメモリの一例として、電荷蓄積層として浮遊ゲート(Floating Gate: FG)を有するものが、特許文献1および特許文献2に記載されている。
NAND flash memory and AND flash memory are often used as flash memories for data storage. As an example of the NAND flash memory, those having a floating gate (FG) as a charge storage layer are described in
図1は、従来のFG型NANDフラッシュメモリのアレイ構造を示す図である。図1において、WL000乃至WL031は1ブロックの単位毎に配設されたワード線、BLmはビット線、Mはメモリセルをそれぞれ示す。各ビット線BLmはページバッファ100乃至10mに接続されている。メモリセルMは、この1ブロックの単位で各ビット線BLm毎に、32個直列に接続されて一つのメモリセル列を構成している。メモリセル列M000乃至M031、・・・、Mm00乃至Mm31の各々の一端は、選択線SSG0の電位にそれぞれ応答する選択ソースゲートSSG00〜SSG0mを介してそれぞれアレイVss線ARVSSに接続されており、また、各々の他端は、選択線SDG0の電位にそれぞれ応答する選択ドレインゲートSDG00〜SDG0m、ドレインコンタクト220〜22mを介してビット線BL0〜BLmに接続されている。アドレス信号に基づく選択ゲートの制御によって、所望のブロックが選択され、そのほかのブロックは非選択となる。各ブロックのビット線単位に接続された複数のメモリセルが1つの群(メモリセル群)を形成する。
FIG. 1 is a diagram showing an array structure of a conventional FG type NAND flash memory. In FIG. 1, WL000 to WL031 are word lines arranged in units of one block, BLm is a bit line, and M is a memory cell. Each bit line BLm is connected to
図2は、従来のFG型NANDフラッシュメモリの断面図である。図2において、Mはメモリセル、BLはビット線、SSGは選択ソースゲート、SDGは選択ドレインゲート、11はソース拡散層、12は拡散層、13はドレイン拡散層、22はドレインコンタクトをそれぞれ示す。W_SDGは選択ドレインゲートSDGの配線幅、W_WLはメモリセルMの配線幅、S_SDG−WLは選択線SDGnとワード線WLの間隔、S_WLWLは、隣接するワード線の間隔をそれぞれ示す。選択ドレインゲートSDGとメモリセルMの配線幅の関係は、W_SDG>W_WLとなる。選択線SDGnとワード線WLとの間隔、隣接するワード線WLの間隔の関係は、S_SDG−WL>S_WL−WLとなる。 FIG. 2 is a cross-sectional view of a conventional FG type NAND flash memory. In FIG. 2, M is a memory cell, BL is a bit line, SSG is a selective source gate, SDG is a selective drain gate, 11 is a source diffusion layer, 12 is a diffusion layer, 13 is a drain diffusion layer, and 22 is a drain contact. . W_SDG is the wiring width of the selected drain gate SDG, W_WL is the wiring width of the memory cell M, S_SDG-WL is the distance between the selection line SDGn and the word line WL, and S_WLWL is the distance between adjacent word lines. The relationship between the wiring width of the selected drain gate SDG and the memory cell M is W_SDG> W_WL. The relationship between the interval between the selection line SDGn and the word line WL and the interval between adjacent word lines WL is S_SDG-WL> S_WL-WL.
図3(a)はFG型NANDフラッシュメモリのセル断面構造を示す図、同図(b)は選択ゲートの断面構造を示す図である。図3(a)に示すように、このメモリセルMは、シリコン基板31上に、トンネル酸化膜32、多結晶シリコンの浮遊ゲート33、酸化膜34、窒化膜35、酸化膜36及び制御ゲート37を順に積層した構造を有する。また、図3(b)に示すように、選択ゲートSSG及びSDGは、シリコン基板41上に、酸化膜42、ゲート電極43を順に積層した構造を有する。ここで、メモリセルMの配線幅W_WLと選択ゲートSSG及びSDGの配線幅の関係は、W_WL<W_SSG、W_SDGとなる。このように、ドレイン及びソース側の選択ゲートの配線幅W_SSG、W_SDGがメモリセルの配線幅W_WLより広いのは、リードやプログラム時において同ゲート部のリークを防止するためである。また、選択ゲートとワード線との間隔S_SDG−WLが隣接するワード線の間隔S_WL−WLより広いのは、ワード線WLを加工するときにすべてのワード線の幅が同じくなるようにするためである。
FIG. 3A is a diagram showing a cell sectional structure of an FG type NAND flash memory, and FIG. 3B is a diagram showing a sectional structure of a select gate. As shown in FIG. 3A, the memory cell M includes a
図4は、FG型NANDフラッシュメモリのVt分布を示す図である。FG型NANDフラッシュメモリセルの閾値は消去状態(データ1)の場合は負、書き込み状態(データ0)の場合は正に設定される。 FIG. 4 is a diagram showing the Vt distribution of the FG type NAND flash memory. The threshold value of the FG type NAND flash memory cell is set to negative in the erased state (data 1) and positive in the written state (data 0).
また近年、SONOS(semiconductor-oxide-nitride-oxide-semiconductor)型NANDフラッシュメモリの開発が進められている。これは、浮遊ゲートの代わりに、電荷蓄積層として例えば窒化膜を用いて情報を記憶する。この技術は特許文献3に記載されている。SONOS構造の不揮発性半導体メモリでは、ゲート絶縁膜中への電荷の注入をソース側から、あるいはドレイン側から行うことにより、多値情報の保持が可能である。
In recent years, development of a SONOS (semiconductor-oxide-nitride-oxide-semiconductor) type NAND flash memory is underway. This stores information using, for example, a nitride film as a charge storage layer instead of a floating gate. This technique is described in
従来のNANDセルアレイは、選択ゲートを用いてブロック(消去単位)に分別させて、当該ブロックで各種動作を行うとともに、非選択ブロックは選択ブロックによるディスターブから回避される。 In a conventional NAND cell array, selection gates are used to sort into blocks (erase units) and various operations are performed on the blocks, and unselected blocks are avoided from being disturbed by selected blocks.
しかしながら、高集積化や低電圧化が進むにつれ、リードやプログラム時に生じる非選択ブロックのリーク電流のため、正確な読み出し動作ができないという問題がある。また、近年、コアセルアレイは、高集積化のため一つのナンドストリングは32セル化が通常であるが、SONOS系のNAND型フラッシュメモリでは、ディスターブの影響が大きくなるため、16セル化が望ましい。その場合、従来に比べ、選択ゲートの数とともにドレインコンタクト、ソース拡散ラインの数がメモリセル領域に対し増えるため、全体の領域が大きくなってしまう。特に、図2及び図3で説明したように、従来の選択ゲートSDG及びSSGの配線幅は、メモリセルMの配線幅と比べても太いため、選択ゲートの数が増えると回路規模を小さくすることができないという問題がある。 However, as high integration and low voltage progress, there is a problem that an accurate read operation cannot be performed due to a leakage current of a non-selected block that occurs at the time of reading or programming. In recent years, the core cell array is usually 32 cells in one NAND string for high integration. However, in the SONOS NAND flash memory, the influence of disturbance is increased, so 16 cells are desirable. In this case, since the number of drain contacts and source diffusion lines increases with respect to the memory cell region as well as the number of selection gates, the entire region becomes large. In particular, as described with reference to FIGS. 2 and 3, since the wiring width of the conventional selection gates SDG and SSG is larger than the wiring width of the memory cell M, the circuit scale is reduced as the number of selection gates increases. There is a problem that can not be.
そこで、本発明は上記問題点に鑑みてなされたもので、正確な読み出し動作が可能であるとともに、回路規模を小さくできる半導体装置および半導体装置の制御方法を提供することを目的とする。 Accordingly, the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device capable of performing an accurate read operation and reducing the circuit scale and a method for controlling the semiconductor device.
本発明は、ワード線に接続されたメモリセルを含む複数のメモリセル群と該複数のメモリセル群を選択する選択ゲートとを含む複数のメモリブロックを含み、前記選択ゲートは記憶可能であり、読出し時非選択ブロック内の前記選択ゲートはプログラムされている半導体装置である。本発明によれば、記憶可能な選択ゲートを用いることで、閾値を通常のトランジスタよりも高くできるため、所定の電圧をゲートに印加したときに非選択ブロックの選択ゲートを完全にオフできる。これにより、非選択ブロックにおけるリークを抑制できる。よって、正確な読み出しを動作が可能であると共に、回路規模を小さくすることができる。 The present invention includes a plurality of memory blocks including a plurality of memory cell groups including memory cells connected to a word line and a selection gate for selecting the plurality of memory cell groups, and the selection gate is storable . When reading, the selection gate in the non-selected block is a programmed semiconductor device. According to the present invention, since a threshold value can be made higher than that of a normal transistor by using a selectable storage gate, the selection gate of the non-selected block can be completely turned off when a predetermined voltage is applied to the gate. Thereby, the leak in a non-selected block can be suppressed. Therefore, accurate reading can be performed and the circuit scale can be reduced.
本発明は、ワード線に接続されたメモリセルを含む複数のメモリセル群と該複数のメモリセル群を選択する選択ゲートとを含む複数のメモリブロックを含む半導体装置の制御方法であって、読出し時、前記選択ゲートをプログラム(データを記憶させる)ステップを含む半導体装置の制御方法である。本発明によれば、選択ゲートにデータを記憶させることで、閾値を通常のトランジスタよりも高くできるため、所定の電圧をゲートに印加したときに非選択ブロックの選択ゲートを完全にオフできる。これにより、非選択ブロックにおけるリークを抑制できる。よって、正確な読み出しを動作が可能であると共に、回路規模を小さくすることができる。 The present invention is a control method of a semiconductor device including a plurality of memory blocks including a selection gate for selecting a plurality of memory cell groups and the plurality of memory cells including the memory cells connected to the word line, the read And a method of controlling the semiconductor device including a step of programming (storing data) the selection gate. According to the present invention, since the threshold value can be made higher than that of a normal transistor by storing data in the selection gate, the selection gate of the non-selected block can be completely turned off when a predetermined voltage is applied to the gate. Thereby, the leak in a non-selected block can be suppressed. Therefore, accurate reading can be performed and the circuit scale can be reduced.
本発明によれば、正確な読み出し動作が可能であるとともに、回路規模を小さくできる半導体装置および半導体装置の制御方法を提供できる。 ADVANTAGE OF THE INVENTION According to this invention, while being able to perform exact read-out operation | movement, the semiconductor device which can reduce a circuit scale, and the control method of a semiconductor device can be provided.
以下、本発明を実施するための最良の形態について説明する。
[第1実施形態]図5は、第1実施形態によるNAND型フラッシュメモリのブロック図である。フラッシュメモリ51は、メモリセルアレイ52、I/Oレジスタ・バッファ53、アドレスレジスタ54、ステータスレジスタ55、コマンドレジスタ56、ステートマシン57、高電圧発生回路58、ロウデコーダ59、ページバッファ60及びコラムデコーダ61を含む。
Hereinafter, the best mode for carrying out the present invention will be described.
[First Embodiment] FIG. 5 is a block diagram of a NAND flash memory according to a first embodiment. The flash memory 51 includes a
メモリセルアレイ52は、マトリクス状に配列された複数のワード線WL及び複数のビット線BLに沿って書換え可能な不揮発性のメモリセルトランジスタが配設されている。
The
I/Oレジスタ・バッファ53は、I/O端子に対応する各種信号又はデータを制御するものである。アドレスレジスタ54は、I/Oレジスタ・バッファ53を通して入力されたアドレス信号を一時格納しておくためのものである。ステータスレジスタ55は、ステータス情報を一時格納しておくためのものである。コマンドレジスタ56は、I/Oレジスタ・バッファ53を通して入力された動作コマンドを一時格納しておくためのものである。
The I /
ステートマシン57は、各制御信号に応答してデバイス内部の各回路の動作を制御するものである。高電圧発生回路58は、デバイス内部で用いられる高電圧を発生するものである。デバイス内部で用いられる高電圧には、データ書込み用の高電圧、データ消去用の高電圧、データ読み出し用の高電圧、データ書込み時/消去時にメモリセルに対して十分に書込み/消去が行われているかどうかをチェックするのに用いられるベリファイ用の高電圧等が含まれる。
The
ロウデコーダ59は、アドレスレジスタ54を通して入力されたロウアドレスをデコードしてワード線WLを選択する。ページバッファ60は、データラッチ回路とセンスアンプ回路などを含み、同一のワード線に接続された複数のメモリセルに格納されるデータを各々ラッチして出力するものである。コラムデコーダ61は、アドレスレジスタ54を通して入力されたコラムアドレスをデコードしてページバッファ60に読み出されている複数のコラムデータを選択する。なお、I/Oレジスタ・バッファ53、ロウデコーダ59、コラムデコーダ61及び高電圧発生回路58は、ステートマシン57からの制御に基づいて機能する。
The
図6は、第1実施形態に係るFG型NANDフラッシュメモリアレイ構成及びリード時のプリチャージ電圧条件を示す図である。符号52はメモリセルアレイ、60はページバッファをそれぞれ示す。32個のFG型メモリセルが直列に接続されてナンドストリングを構成している。この両端には、選択ドレインゲートSDG0m、選択ソースゲートSSG0mが接続される。選択ドレインゲートSDG0mはさらに、ドレインコンタクト22mを介してビット線BLmに接続されて、ビット線BLmはページバッファ60mに接続
される。
FIG. 6 is a diagram showing an FG type NAND flash memory array configuration according to the first embodiment and precharge voltage conditions at the time of reading.
これらのナンドストリングm個(mは512Byte+16Byte)のブロックが、消去単位を構成する。一つのワード線に接続されるm個のメモリセルの単位が、リードやプログラムのアクセス単位であるページを構成する。したがって、リード、プログラムはm個のセルに対して同時に行われる。また、ビット線BL方向には、同様に別のブロックが複数個配置される。ビット線BLmは各ブロックに対して共通である。隣接する2つのブロックは、ドレインコンタクト22に対して鏡面対象となる。アドレス信号に基づく選択ドレインゲートSDG及び選択ソースゲートSSGの制御によって、所望のブロックが選択され、そのほかのブロックは非選択となる。図6では、ブロックBLOCK0が選択ブロックであり、ブロックBLOCK1が非選択ブロックとなる例である。ここで、図中(1)は選択ページ(Sel WL)を示す。
These NAND string m blocks (m is 512 bytes + 16 bytes) constitute an erase unit. A unit of m memory cells connected to one word line constitutes a page which is a read or program access unit. Therefore, reading and programming are simultaneously performed on m cells. Similarly, a plurality of other blocks are arranged in the bit line BL direction. The bit line BLm is common to each block. Two adjacent blocks are mirrored with respect to the
図7は、ロウデコーダ及びスイッチング回路を示す図である。図7において、符号59は図5で示したロウデコーダ、62はスイッチング回路である。ロウデコーダ59は、ブロック毎にデコーダXDEC_nを含み、アドレスレジスタ54から供給されたアドレスをデコードする。スイッチング回路62は、メモリセルMのワード線WL及び選択ソースゲートSSGの選択線SSGn、選択ドレインゲートSDGの選択線SDGnをデコード結果に応じて活性化する。ブロックnは、XDEC_nからの信号SEL(n)によって選択される。このとき、ブロックnにおけるすべてのワード線WLn00乃至WLn31、選択ドレインゲートの選択線SDGn、及び選択ソースゲートの選択線SSGnは、パストランジスタを介してロウデコーダからの電圧供給線(XT(0)乃至XT(31)、GSSG、GSDG)に接続される。信号UNSEL(n)は、プルダウントランジスタによってブロックnにおける選択ドレインゲートSDGnをオフさせる。信号UNSELS(n)は、プルダウントランジスタによってブロックnにおける選択ソースゲートSSG(n)をオフさせる。
FIG. 7 is a diagram illustrating a row decoder and a switching circuit. In FIG. 7,
次に、第1実施形態に係るNAND型フラッシュメモリのリード動作について説明する。表1に第1実施形態による選択ブロックと非選択ブロックにおけるリード条件を示す。 Next, the read operation of the NAND flash memory according to the first embodiment will be described. Table 1 shows the read conditions in the selected block and the non-selected block according to the first embodiment.
表1に示すように、選択ワード線WL(Sel WL)、非選択ワード線WL(UselWL)、選択ドレインゲートSDG(Sel SDG)、非選択SDG(Unsel SDG)、選択ソースゲート(Sel SSG)、非選択ソースゲート(Unsel SSG)、アレイVss線ARVSS、全ビット線(BL)に各電圧を印加して、全ビット線BLをプリチャージ(pre-charge)する。 As shown in Table 1, a selected word line WL (Sel WL), an unselected word line WL (UselWL), a selected drain gate SDG (Sel SDG), an unselected SDG (Unsel SDG), a selected source gate (Sel SSG), Each voltage is applied to the unselected source gate (Unsel SSG), the array Vss line ARVSS, and all the bit lines (BL) to pre-charge all the bit lines BL.
図8は、第1実施形態によるリード電圧条件のタイミングチャートである。読み出しはまず、ビット線BLmをプリチャージすることから開始する。このとき、選択ブロックBLOCK0において、選択ワード線WL030は電圧Vpass(4V)、非選択ワード線WLに対しても電圧Vpassが印加される。ここで、Vpassは、非選択メモリセルのデータが0であっても、オンできる電圧である。 FIG. 8 is a timing chart of read voltage conditions according to the first embodiment. Reading starts from precharging the bit line BLm. At this time, in the selected block BLOCK0, the selected word line WL030 is applied with the voltage Vpass (4V), and the non-selected word line WL is also applied with the voltage Vpass. Here, Vpass is a voltage that can be turned on even if the data of the non-selected memory cell is zero.
本発明では、隣接する非選ブロックBLOCK1において、選択ドレインゲートSDG1n(図6の(2))の選択線SDG1は電圧Vcc、ワード線WL100乃至131はすべて電圧Vpassが印加される。これにより、読み出し時において、選択ブロックBLOCK0に隣接する非選択ブロック内BL0CK1のメモリセルM(図6の(3))は、すべて選択されることになる。選択ソースゲートSSG1nの選択線SSG1は電圧Vssが印加されるため、選択ソースゲートSSG1nはオフである。これにより、ビット線BLmを1V程度に充電するとともに、オンしている非選択のメモリセルMのチャネル部分も1V程度に充電される。このとき、選択ブロック、非選択ブロックともに、ワード線WL及び選択ゲートを選択するパストランジスタに対する信号線SEL(0)、SEL(1)には、電圧HVPPとして6V程度の高電圧(Vpass+パストランジスタの閾値程度)が印加される。 In the present invention, in the adjacent unselected block BLOCK1, the voltage Vcc is applied to the selection line SDG1 of the selection drain gate SDG1n ((2) in FIG. 6), and the voltage Vpass is applied to all the word lines WL100 to WL131. Thus, at the time of reading, all the memory cells M ((3) in FIG. 6) in the non-selected block BL0CK1 adjacent to the selected block BLOCK0 are selected. Since the voltage Vss is applied to the selection line SSG1 of the selection source gate SSG1n, the selection source gate SSG1n is off. As a result, the bit line BLm is charged to about 1V, and the channel portion of the unselected memory cell M that is turned on is also charged to about 1V. At this time, in both the selected block and the non-selected block, the signal line SEL (0), SEL (1) for the pass transistor for selecting the word line WL and the selection gate has a high voltage (Vpass + pass transistor of about 6V) as the voltage HVPP. Threshold level) is applied.
次に、センス動作に入る。センス動作では、表1、図8のように電圧が印加され、さきほどまでオンさせていた非選択ブロックのSDG1nをオフさせ、非選択ワード線WLの電圧をフローティング にする動作が行われる。このフローティングのワード線WLは電圧Vpass(4V)が保持される。これは信号SEL(1)をVss、信号UNSEL(1)をVccにすることで実現する。これにより、非選択ブロックBLOCK1の選択ドレインゲートSDG1nにはバックバイアスが印加される。つまり、非選択ブロックBLOCK1の選択ドレインゲートSDG1nのソースに1V程度の電圧が常時印加される。よって、選択ドレインゲートSDG1nを従来に比べて完全にオフ状態にすることができ、読み出し時の非選択ブロックBLOCK1におけるリーク電流を抑制できる。他の非選択ブロックもすべて同様に制御すると好ましい。 Next, the sensing operation is started. In the sensing operation, a voltage is applied as shown in Table 1 and FIG. 8, and the operation of turning off the SDG1n of the non-selected block that has been turned on earlier and floating the voltage of the non-selected word line WL is performed. The floating word line WL holds the voltage Vpass (4V). This is realized by setting the signal SEL (1) to Vss and the signal UNSEL (1) to Vcc. As a result, a back bias is applied to the selected drain gate SDG1n of the unselected block BLOCK1. That is, a voltage of about 1 V is constantly applied to the source of the selected drain gate SDG1n of the unselected block BLOCK1. Therefore, the selected drain gate SDG1n can be completely turned off as compared with the conventional case, and the leakage current in the unselected block BLOCK1 at the time of reading can be suppressed. It is preferable to control all other non-selected blocks in the same manner.
選択ブロックBLOCK0でのセンス動作は、従来と同様である。つまり、選択ワード線WLの電位は、Vss(データ0とデータ1の閾値の間の電位)のままで、ビット線へのプリチャージ電圧の供給を断つとともに、選択ソースゲートSSG0nをオンさせる。すると、n個の選択メモリセルのうち、データ0のメモリセルはオフするため、そのメモリセルに接続されるビット線BLmは1Vを保つ。一方、データ1のメモリセルMはオンするため、そのメモリセルMに接続されるビット線BLmは放電され、電圧が下がる。所定の期間がすぎると、ページバッファ60m内のラッチ回路にセンスデータをセットするためのセット信号SETがパルスされ、センス動作が完了する。プログラム及び消去動作は、従来と同じである。
The sensing operation in the selected block BLOCK0 is the same as the conventional one. That is, while the potential of the selected word line WL remains Vss (potential between the threshold values of
[第2実施形態]次に第2実施形態について説明する。図9は第2実施形態に係るFG型NANDフラッシュメモリアレイ及びリード時のセンス電圧条件を示す図である。表2に第2実施形態の選択ブロックと非選択ブロックにおけるリード条件を示す。 [Second Embodiment] Next, a second embodiment will be described. FIG. 9 is a diagram showing an FG type NAND flash memory array according to the second embodiment and sense voltage conditions at the time of reading. Table 2 shows the read conditions in the selected block and the non-selected block of the second embodiment.
図9において、符号152はメモリセルアレイ、60mはページバッファをそれぞれ示す。32個のFG型メモリセルが直列に接続されてナンドストリングを構成している。この両端には、選択ドレインゲートSDG0m、選択ソースゲートSSG0mが接続される。図9では、ブロックBLOCK0が選択ブロックであり、ブロックBLOCK1が非選択ブロックである。
In FIG. 9,
第2実施形態の特徴は、選択ドレインゲートSDGが、コアと同タイプのFG型メモリセルになっていることである。さらに、制御ワード線CWLnの幅は、ワード線WLの幅と等しく、制御ワード線CWLnとワード線WLとのスペースは、隣接するワード線WL間のスペースと等しい。選択ソースゲートSSGは、通常の選択トランジスタである。また、選択ドレインゲートSDGはプログラムされており、閾値が通常のトランジスタ(0.5V)より高くなっている。 The feature of the second embodiment is that the selective drain gate SDG is an FG type memory cell of the same type as the core. Further, the width of the control word line CWLn is equal to the width of the word line WL, and the space between the control word line CWLn and the word line WL is equal to the space between adjacent word lines WL. The selection source gate SSG is a normal selection transistor. The selective drain gate SDG is programmed, and the threshold value is higher than that of a normal transistor (0.5 V).
図10は、第2実施形態に係るFG型選択ゲートのVt分布である。図10に示すように、すべての選択ドレインゲートSDGはプログラムされており、閾値が通常のトランジスタ(0.5V)より高くなっている。よって、センス時に選択ドレインゲートSDG1nを完全にオフ状態にすることができるので、非選択ブロックBLOCK1におけるリークを抑制できる。 FIG. 10 is a Vt distribution of the FG type selection gate according to the second embodiment. As shown in FIG. 10, all the selected drain gates SDG are programmed, and the threshold value is higher than that of a normal transistor (0.5 V). Therefore, since the selected drain gate SDG1n can be completely turned off at the time of sensing, leakage in the non-selected block BLOCK1 can be suppressed.
読み出しはまず、ビット線BLmをプリチャージすることから開始する。プリチャージ動作では、表2及び図9のように電圧が印加され、次に、センス動作に入る。センス動作では、表2、図9のように電圧が印加される。非選択ブロックBLOCK1内の選択ドレインゲートSDG1n(図9の(2))は、プログラムされており、非選択ブロックBLOCK1内の選択ドレインゲートSDG1nの閾値が通常のトランジスタ(0.5V)より高くなっている。このため、電圧Vssをゲートに印加したときに、選択ドレインゲートSDG1nを完全にオフ状態にすることができる。よって、実施形態1の動作を行わずとも、従来のプリチャージ動作のままで非選択ブロックBLOCK1におけるリークを抑制できる。実施形態1と組み合わせることにより効果が大きいことはもちろんである。 Reading starts from precharging the bit line BLm. In the precharge operation, a voltage is applied as shown in Table 2 and FIG. 9, and then a sense operation starts. In the sensing operation, a voltage is applied as shown in Table 2 and FIG. The selected drain gate SDG1n ((2) in FIG. 9) in the unselected block BLOCK1 is programmed, and the threshold value of the selected drain gate SDG1n in the unselected block BLOCK1 is higher than that of the normal transistor (0.5V). Yes. For this reason, when the voltage Vss is applied to the gate, the selective drain gate SDG1n can be completely turned off. Therefore, the leakage in the non-selected block BLOCK1 can be suppressed with the conventional precharge operation without performing the operation of the first embodiment. Needless to say, the effect is great when combined with the first embodiment.
このように、選択ドレインゲートSDGをコアと同じメモリにして閾値を高く設定することで、選択ドレインゲートを選択するための制御ワード線CWLの幅をワード線WLと同じくして製造することが可能となる。よって、制御ワード線CWLとワード線WL間のスペースも広くとる必要がなく、小面積アレイが実現できる。 Thus, by setting the selection drain gate SDG to the same memory as the core and setting the threshold value high, the width of the control word line CWL for selecting the selection drain gate can be made the same as that of the word line WL. It becomes. Therefore, it is not necessary to make a large space between the control word line CWL and the word line WL, and a small area array can be realized.
図11は、第2実施形態に係るNANDフラッシュメモリアレイのプログラム電圧条件を説明する図である。図11において、(1)は選択ページ、(2)は書き込み指定されたメモリセルを示す。まず、選択ビット線BL1は0V、選択ビット線BL1以外の非選択ビット線BLは電圧Vccが与えられ、選択ブロックBLOCK0において制御ワード線CWL0は電圧Vpassが与えられる。このとき、選択ビット線BL1以外の非選択ビット線BL(非書き込み)における制御ワード線CWL0のチャネル部は、Vpass−Vthの電位になる。ここで、Vthは選択ドレインゲートSDGの閾値である。例えば、Vcc=3V、Vpasss=4V、Vth=2Vならば、同チャネル部は2Vにまで充電された後、フローティングとなる。 FIG. 11 is a diagram for explaining program voltage conditions of the NAND flash memory array according to the second embodiment. In FIG. 11, (1) shows a selected page, and (2) shows a memory cell designated for writing. First, the selected bit line BL1 is supplied with 0V, the non-selected bit lines BL other than the selected bit line BL1 are supplied with the voltage Vcc, and the control word line CWL0 is supplied with the voltage Vpass in the selected block BLOCK0. At this time, the channel portion of the control word line CWL0 in the non-selected bit line BL (non-write) other than the selected bit line BL1 has a potential of Vpass−Vth. Here, Vth is a threshold value of the selective drain gate SDG. For example, if Vcc = 3V, Vpass = 4V, and Vth = 2V, the channel portion is charged to 2V and then floats.
次に、選択ワード線WL030にはVpgmとして20V、選択ブロックBLOCK0内の非選択ワード線WLには、Vpass_pgmとして10Vが印加される。Vpgmは書き込み指定セルに対してプログラムする電圧であり、Vpass_pgmは選択ワード線WL上のすべてのセルのドレインにビット線BLからの電圧を与えるための電圧である。書き込み指定セルでは、FNトンネルによりチャネル部からFG部に電子が注入され、書き込まれる。このように書き込み指定のセルのチャネル部には0Vが与えられる一方、非書き込み指定のセルでは、先にフローティング状態となった制御ワード線CWLのチャネルの電位、すなわち非選択ワード線WLのすべてのチャネル電位がカップリングにより上昇し、高電圧になる。これにより、非書き込み指定のセルのチャネル部も同様に高電圧となるため、非書き込み指定のセルでは、Vpgmとチャネル電位との差が少なくなり、プログラムは行われない。 Next, 20 V is applied as Vpgm to the selected word line WL030, and 10 V is applied as Vpass_pgm to the unselected word lines WL in the selected block BLOCK0. Vpgm is a voltage to be programmed for the write designated cell, and Vpass_pgm is a voltage for applying a voltage from the bit line BL to the drains of all the cells on the selected word line WL. In the write designated cell, electrons are injected from the channel portion to the FG portion by the FN tunnel and written. As described above, 0 V is applied to the channel portion of the write-designated cell, while in the non-write-designated cell, the channel potential of the control word line CWL that has been in the floating state, that is, all of the unselected word lines WL The channel potential rises due to coupling and becomes a high voltage. As a result, the channel portion of the non-write-designated cell similarly becomes a high voltage, and therefore the difference between Vpgm and the channel potential is reduced in the non-write-designated cell, and the program is not performed.
ここでの特徴は、制御ドレインゲートSDGがコアセルと同様にプログラムされているために、従来のようにVccを与えるのではなく、それをオンさせるためのVpassを印加することである。アレイVss線ARVSSは、1V程度の電圧が印加され、選択ソースゲートSSG0nのオフを完全にする。 The feature here is that, since the control drain gate SDG is programmed in the same way as the core cell, Vcc is not applied as in the prior art, but Vpass for turning it on is applied. A voltage of about 1 V is applied to the array Vss line ARVSS, and the selection source gate SSG0n is completely turned off.
図12は、第2実施形態によるFG型NANDフラッシュメモリの消去電圧条件を示す図である。消去動作で従来と異なる点は、選択ドレインゲートSDGもコアと一緒に消去することである。よって、選択ドレインゲートSDGにはコアと同様に電圧Vssを与える。基板には電圧Vpp(20V)が印加され、FNトンネルにより電子がFGから基板に放出される。さらにここでの特徴は、消去後に、選択ドレインゲートSDGをプログラムすることである。選択ドレインゲートSDGのプログラムは、制御ワード線CWLに電圧Vpgm、他の全ワード線WLに、選択ソースゲートSSGと同様に電圧Vssを印加することで行う。すべての選択ドレインゲートSDGにプログラムするために、通常のコアのプログラムのように、カップリングにより非書き込み指定のセルに対して行う非書き込み状態を生成する必要がない。 FIG. 12 is a diagram showing erase voltage conditions of the FG type NAND flash memory according to the second embodiment. What is different from the conventional erase operation is that the selected drain gate SDG is also erased together with the core. Therefore, the voltage Vss is applied to the selective drain gate SDG as in the core. A voltage Vpp (20 V) is applied to the substrate, and electrons are emitted from the FG to the substrate by the FN tunnel. Further, the feature here is that the selected drain gate SDG is programmed after erasing. The selection drain gate SDG is programmed by applying the voltage Vpgm to the control word line CWL and applying the voltage Vss to all other word lines WL in the same manner as the selection source gate SSG. In order to program all the selected drain gates SDG, it is not necessary to generate a non-write state to be performed on a non-write-designated cell by coupling, unlike a normal core program.
[第3実施形態]次に第3実施形態について説明する。図13は、第3実施形態に係るSONOS型NANDフラッシュメモリに関するアレイ図である。符号252はメモリセルアレイ、60mはページバッファをそれぞれ示す。16個のSONOS型メモリセルが直列に接続されてナンドストリングを構成している。この両端には、選択ドレインゲートSDG0m、選択ソースゲートSSG0mが接続されている。選択ドレインゲートSDGもSONOS型となっている。選択ドレインゲートSDG0mは更に、ドレインコンタクト22mを介してビット線BLmに接続されている。ビット線BLmはページバッファ60mに接続される。これらのナンドストリングm個(mは512Byte+16Byte)のブロックが消去単位を構成する。
[Third Embodiment] Next, a third embodiment will be described. FIG. 13 is an array diagram relating to a SONOS type NAND flash memory according to the third embodiment.
一つのワード線WLに接続されるm個のメモリセルの単位が、リードやプログラムのアクセス単位であるページを構成する。従って、リード、プログラムは、m個のメモリセルに対して同時に行われる。また、ビット線BL方向には、同様に別のブロックが複数個配置される。ビット線BLmは共通である。隣接する2つのブロックは、ドレインコンタクト22mに対して鏡面対象となる。アドレス信号に基づく選択ソースゲートSSG及び選択ドレインゲートSDGの制御によって所望のブロックが選択され、そのほかのブロックは非選択となる。図13に示す例では、ブロックBLOCK0が選択ブロックであり、ブロックBLOCK1が非選択ブロックである。
A unit of m memory cells connected to one word line WL constitutes a page which is a read or program access unit. Therefore, reading and programming are simultaneously performed on m memory cells. Similarly, a plurality of other blocks are arranged in the bit line BL direction. The bit line BLm is common. Two adjacent blocks are mirrored with respect to the
図14は、第3実施形態に係るSONOS型NANDフラッシュメモリに関する各トランジスタ構造を示す図であり、(a)はSONOS型メモリセルの断面図、(b)はSONOS型選択ドレインゲートの断面図、同図(c)は選択ソースゲートの断面図である。図14(a)に示すように、SONOS型メモリセルMは、シリコン基板81上に構成されており、シリコン基板81中に拡散領域81A、81Bが、それぞれソース領域およびドレイン領域として形成されている。さらにシリコン基板81の表面は酸化膜82、窒化膜83及び酸化膜84を積層した構造のONO膜86により覆われており、ONO膜86上にはポリシリコンゲート電極85が形成されている。
14A and 14B are diagrams showing each transistor structure related to the SONOS type NAND flash memory according to the third embodiment, wherein FIG. 14A is a cross-sectional view of a SONOS type memory cell, and FIG. 14B is a cross-sectional view of a SONOS type select drain gate. FIG. 3C is a cross-sectional view of the selected source gate. As shown in FIG. 14A, the SONOS type memory cell M is formed on a
図14(b)に示すように、SONOS型選択ドレインゲートSDGは、シリコン基板91上に構成されており、シリコン基板91中に拡散領域91A、91Bが、それぞれソース領域およびドレイン領域として形成されている。さらにシリコン基板91の表面は酸化膜92、窒化膜93及び酸化膜94を積層した構造のONO膜96により覆われており、ONO膜96上にはポリシリコンゲート電極95が形成されている。図14(c)に示すように、選択ソースゲートSSGは、シリコン基板101上に、酸化膜102及びゲート電極103を順に積層した構造を有する。
As shown in FIG. 14B, the SONOS type selective drain gate SDG is configured on a
図15は、SONOS型NANDフラッシュメモリの閾値分布を示す図である。図15は、図14(a)で示したSONOS型メモリセルのVt分布を示す図である。SONOS型メモリセルでは、消去を行ったときに、Vtがある電圧で飽和するという特性があり、通常のNANDフラッシュメモリのVt分布とは異なる。ここでは、その電圧を1Vと示してある。また、選択ワード線WLに対して、消去ベリファイ時に印加する電圧Vervは2V、読み出し時に印加する電圧Vreadは2.5V、書込みベリファイ時に印加する電圧Vpgmvは3Vに設定され、読み出し時に非選択ワード線WLに印加する電圧Vpassは6Vに設定される。 FIG. 15 is a diagram showing the threshold distribution of the SONOS type NAND flash memory. FIG. 15 is a diagram showing a Vt distribution of the SONOS type memory cell shown in FIG. The SONOS type memory cell has a characteristic that Vt is saturated at a certain voltage when erasing is performed, which is different from the Vt distribution of a normal NAND flash memory. Here, the voltage is shown as 1V. In addition, with respect to the selected word line WL, the voltage Verv applied at the time of erase verify is set to 2V, the voltage Vread applied at the time of read is set to 2.5V, and the voltage Vpgmv applied at the time of write verify is set to 3V. The voltage Vpass applied to WL is set to 6V.
図16は、SONOS型選択ドレインゲートの閾値分布を示す図である。図16に示すように、SONOS型は消去状態でVtが1V程度と高いため(従来の選択トランジスタは0.5V程度)、第2実施形態のように、予め選択ドレインゲートSDGをプログラムしてVtを高める必要がない。 FIG. 16 is a diagram showing a threshold distribution of the SONOS type selective drain gate. As shown in FIG. 16, since the SONOS type is in an erased state and Vt is as high as about 1 V (the conventional selection transistor is about 0.5 V), the selected drain gate SDG is programmed in advance as in the second embodiment to obtain Vt There is no need to increase.
図17は、第3実施形態に係るSONOS型NANDフラッシュメモリアレイ構成及びリード時のセンス電圧条件を示す図である。表3に第3実施形態に係る選択ブロックと非選択ブロックにおけるリード条件を示す図である。 FIG. 17 is a diagram showing a SONOS type NAND flash memory array configuration according to the third embodiment and sense voltage conditions at the time of reading. Table 3 shows read conditions in the selected block and the non-selected block according to the third embodiment.
Vread=2.5V、Vpass=6V、Vcc=3.0Vである。選択ドレインゲートSDGは第2の実施形態とは異なり、消去状態のVtがもともと通常のトランジスタ(Vt=0.5V)より高い(1V)のため、プログラムしておく必要がない。この高いVtを利用して、細い配線幅でもリークが妨げる。よって、制御ワード線CWLの配線幅をワード線WLと同じにすることができる。 Vread = 2.5V, Vpass = 6V, and Vcc = 3.0V. Unlike the second embodiment, the selective drain gate SDG does not need to be programmed because Vt in the erased state is originally higher (1 V) than a normal transistor (Vt = 0.5 V). Utilizing this high Vt, leakage is prevented even with a narrow wiring width. Therefore, the control word line CWL can have the same wiring width as the word line WL.
第2実施形態のFG型セルの例と異なる点は、SONOS型セルの閾値分布に起因する。つまり、読み出し時の選択ワード線WL電圧は0セルと1セルの中間電位Vreadに設定する。また、VpassもFGの例よりも高めになる。そのほかの基本動作は、FGの例と同様である。 The difference from the example of the FG type cell of the second embodiment is due to the threshold distribution of the SONOS type cell. That is, the selected word line WL voltage at the time of reading is set to an intermediate potential Vread between 0 cell and 1 cell. Also, Vpass is higher than the FG example. Other basic operations are the same as in the FG example.
読み出しはまず、ビット線BLmをプリチャージすることから開始する。このとき、選択ブロックBLOCK0において、選択ワード線WL014は電圧Vpass(例えば6V)、非選択ワード線WLに対しても電圧Vpassが印加される。ここで、Vpassは、非選択メモリセルのデータが0であってもオンできる電圧である。選択ソースゲートSSG00乃至SSG0mはオフである。また、非選ブロックBLOCK1において、選択ドレインゲートSDG10乃至SDG1m(図17の(2))の制御ワード線CWL1、選択ソースゲートSSG10乃至SSG1mの選択線SSG1は電圧Vss、ワード線WL100乃至131はすべてフローティングにされる。これにより、全ビット線BLを1V程度に充電する。 Reading starts from precharging the bit line BLm. At this time, in the selected block BLOCK0, the selected word line WL014 is applied with the voltage Vpass (for example, 6V), and the non-selected word line WL is also applied with the voltage Vpass. Here, Vpass is a voltage that can be turned on even if the data of the non-selected memory cell is 0. The selection source gates SSG00 to SSG0m are off. In the unselected block BLOCK1, the control word line CWL1 of the selected drain gates SDG10 to SDG1m ((2) in FIG. 17), the selection line SSG1 of the selected source gates SSG10 to SSG1m are all at the voltage Vss, and the word lines WL100 to 131 are all floating. To be. Thereby, all the bit lines BL are charged to about 1V.
次に、センス動作に入る。センス動作では、表3、図17のように電圧が印加される。非選択ブロックBLOCK1内の選択ドレインゲートSDG1mはSONOS型セルのため、閾値が通常のトランジスタ(0.5V)より高くなっており、電圧Vssを非選択ドレインゲートSDG1mに印加したときに、完全にオフ状態にすることができる。このため、読み出し時の非選択ブロックBLOCK1におけるリーク電流を抑制できる。 Next, the sensing operation is started. In the sensing operation, a voltage is applied as shown in Table 3 and FIG. Since the selected drain gate SDG1m in the unselected block BLOCK1 is a SONOS type cell, the threshold is higher than that of a normal transistor (0.5V), and is completely turned off when the voltage Vss is applied to the unselected drain gate SDG1m. Can be in a state. For this reason, the leakage current in the non-selected block BLOCK1 at the time of reading can be suppressed.
このように、選択ドレインゲートSDGをコアと同じSONOS型メモリセルとすることで、SONOS型セルでは消去状態でVtが1V程度と高いため、第2実施形態のように、予め選択ドレインゲートSDGをプログラムしてVtを高める必要がない。したがって、選択ドレインゲートSDGをプログラムせずとも、制御ワード線CWLの配線幅をワード線WLと同じにすることができる。よって、制御ワード線CWLとワード線WL間のスペースも広くとる必要がなく、小面積アレイが実現できる。尚、上記のリード動作は、第2実施形態の電圧条件と同様であることを説明したが、非選択ブロックにおけるリークをさらに防止するために、第1実施形態のように、センス時に非選択ブロック内の選択ドレインゲートにバックバイアスをかけるようにしても良いことはもちろんである。 In this way, by making the selected drain gate SDG the same SONOS type memory cell as the core, in the SONOS type cell, Vt is as high as about 1 V in the erased state, so that the selected drain gate SDG is previously set as in the second embodiment. There is no need to program to increase Vt. Therefore, the control word line CWL can have the same wiring width as the word line WL without programming the selection drain gate SDG. Therefore, it is not necessary to make a large space between the control word line CWL and the word line WL, and a small area array can be realized. Although the above read operation has been described to be the same as the voltage condition of the second embodiment, in order to further prevent leakage in the non-selected block, the non-selected block at the time of sensing as in the first embodiment. Of course, a back bias may be applied to the selected drain gate.
上記各実施形態によれば、正確な読み出し動作が可能であると共に、回路規模を小さくすることができる。なお、ステートマシン57の制御下、高電圧発生回路58、ロウデコーダ59及びスイッチング回路62により、読み出し時、非選択のメモリブロック内の選択ゲートにバックバイアスが印加される。半導体装置は単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムLSIのように半導体装置の一部として組み込まれたものであってもよい。
According to each of the above embodiments, an accurate read operation can be performed and the circuit scale can be reduced. Note that, under the control of the
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。実施形態2及び3では、選択ドレインゲートを記憶可能なメモリセルトランジスタで構成したが、選択ソースゲートを記憶可能なメモリセルトランジスタで構成してもよい。また上記各実施形態では、NAND型フラッシュメモリを用いて説明したがこれには限定されない。 Although the preferred embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. Is possible. In the second and third embodiments, the selected drain gate is configured by a memory cell transistor capable of storing, but the selected source gate may be configured by a memory cell transistor capable of storing. In each of the above embodiments, the NAND flash memory has been described. However, the present invention is not limited to this.
SDG 選択ドレインゲート、WL ワード線、M メモリセル。SDG Select drain gate, WL word line, M memory cell.
Claims (2)
前記選択ゲートは記憶可能であり、
読み出し時、非選択のメモリブロック内の前記選択ゲートはプログラムされている半導体装置。 A plurality of memory blocks including a plurality of memory cell groups including memory cells connected to a word line and a selection gate for selecting the plurality of memory cell groups;
The selection gate is storable;
A semiconductor device in which the selection gate in a non-selected memory block is programmed at the time of reading.
読み出し時に、非選択のメモリブロック内の前記選択ゲートをプログラムするステップを含む半導体装置の制御方法。 A method for controlling a semiconductor device including a plurality of memory blocks including a plurality of memory cell groups including memory cells connected to a word line and a selection gate for selecting the plurality of memory cell groups,
A method for controlling a semiconductor device, comprising a step of programming the selection gate in a non-selected memory block at the time of reading.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010249631A JP2011028845A (en) | 2010-11-08 | 2010-11-08 | Semiconductor device and method of controlling semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010249631A JP2011028845A (en) | 2010-11-08 | 2010-11-08 | Semiconductor device and method of controlling semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006546541A Division JP4698605B2 (en) | 2004-11-30 | 2004-11-30 | Semiconductor device and method for controlling semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011028845A true JP2011028845A (en) | 2011-02-10 |
Family
ID=43637396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010249631A Pending JP2011028845A (en) | 2010-11-08 | 2010-11-08 | Semiconductor device and method of controlling semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011028845A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1186571A (en) * | 1997-09-09 | 1999-03-30 | Sony Corp | Nonvolatile semiconductor storage device and its data writing method |
-
2010
- 2010-11-08 JP JP2010249631A patent/JP2011028845A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1186571A (en) * | 1997-09-09 | 1999-03-30 | Sony Corp | Nonvolatile semiconductor storage device and its data writing method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6400547B2 (en) | Memory device | |
JP3886673B2 (en) | Nonvolatile semiconductor memory device | |
JP4856138B2 (en) | Nonvolatile semiconductor memory device | |
US7251161B2 (en) | Semiconductor device and method of controlling said semiconductor device | |
JP3754279B2 (en) | Nonvolatile semiconductor memory device | |
US7944756B2 (en) | Non-volatile semiconductor memory device | |
US10418113B2 (en) | Operation method for suppressing floating gate (FG) coupling | |
KR101462489B1 (en) | Programming method and initial charging method of nonvolatile memory device | |
JP2008146771A (en) | Semiconductor memory | |
US8605512B2 (en) | Nonvolatile semiconductor memory device and method of operating a nonvolatile memory device | |
JPH06275087A (en) | Non-volatile semiconductor memory | |
JP2013125576A (en) | Nonvolatile semiconductor storage device | |
US7286398B2 (en) | Semiconductor device and method of controlling said semiconductor device | |
US9514826B2 (en) | Programming method for NAND-type flash memory | |
JP6102146B2 (en) | Semiconductor memory device | |
US7495959B2 (en) | Nonvolatile memory device and method of reading information from the same | |
KR101014968B1 (en) | Non volatile memory device and circuit of page buffer the same | |
JP5081755B2 (en) | Nonvolatile semiconductor memory device and reading method thereof | |
JP2011048871A (en) | Nand type flash memory and erasing method of the same | |
JP2006351112A (en) | Semiconductor device | |
JP2011028845A (en) | Semiconductor device and method of controlling semiconductor device | |
JP2007035092A (en) | Nonvolatile semiconductor storage device | |
KR20070086721A (en) | Semiconductor device and semiconductor device control method | |
JP5731624B1 (en) | Semiconductor memory device | |
JP2015041402A (en) | Nonvolatile semiconductor storage device and data writing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101108 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120807 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20120830 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20121106 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20121109 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121204 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130531 |