JP2011023422A - Method of manufacturing epitaxial wafer - Google Patents
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Abstract
Description
本発明は、エピタキシャルウェーハの製造方法、特に、エピタキシャル膜形成前後の各測定値をフィードフォワードすることで、高い平坦度と、均一なエピタキシャル膜厚分布を実現できるエピタキシャルウェーハの製造方法に関するものである。 The present invention relates to an epitaxial wafer manufacturing method, and more particularly to an epitaxial wafer manufacturing method capable of realizing high flatness and uniform epitaxial film thickness distribution by feeding forward measured values before and after the formation of an epitaxial film. .
エピタキシャルウェーハは、シリコン基板上に、厚さ数μmの単結晶シリコン層(エピタキシャル膜)を、主に気相成長させることによって形成した高品質ウェーハである。デバイスメーカーの要請等に応じて、高濃度のボロン(B)やリン(P)といったドーパントを添加したウェーハを製造できる点で有効である。 An epitaxial wafer is a high-quality wafer formed by mainly vapor-phase-growing a single crystal silicon layer (epitaxial film) having a thickness of several μm on a silicon substrate. This is effective in that a wafer to which a dopant such as boron (B) or phosphorus (P) at a high concentration is added can be manufactured in response to a request from a device manufacturer.
そして、エピタキシャルウェーハは、近年の高集積化に伴って、高い品質とともに、高い平坦度が要求される。高い平坦度実現する製造方法として、例えば、特許文献1に開示されているように、エピタキシャルウェーハの少なくとも表面を研削・研磨する工程を具える製造方法が挙げられる。この方法によれば、エピタキシャル膜の研削・研磨によって、エピタキシャルウェーハ全体の平坦度を調整することができるため、上述のウェーハ裏面の端部にシリコン析出物が存在する場合であっても、一定の平坦度を有するエピタキシャルウェーハを得ることができる。 The epitaxial wafer is required to have high quality and high flatness with the recent high integration. As a manufacturing method for realizing high flatness, for example, as disclosed in Patent Document 1, a manufacturing method including a step of grinding and polishing at least a surface of an epitaxial wafer can be cited. According to this method, the flatness of the entire epitaxial wafer can be adjusted by grinding / polishing of the epitaxial film. An epitaxial wafer having flatness can be obtained.
また、別の製造方法としては、特許文献2に開示されているように、基板に平坦化加工を施した後、平坦度の測定工程及びエピタキシャル成長後の基板平坦度の予測工程を経て、エピタキシャル成長を行うエピタキシャルウェーハの製造方法が挙げられる。この方法によれば、予測された平坦度に従ってエピタキシャル膜を形成できるため、エピタキシャル膜の研磨等を施さなくとも、ある程度の平坦度を有する製造されたエピタキシャルウェーハを得ることができる。 As another manufacturing method, as disclosed in Patent Document 2, after the substrate is flattened, the epitaxial growth is performed through a flatness measurement step and a substrate flatness prediction step after epitaxial growth. The manufacturing method of the epitaxial wafer to perform is mentioned. According to this method, since the epitaxial film can be formed according to the predicted flatness, an manufactured epitaxial wafer having a certain degree of flatness can be obtained without polishing the epitaxial film.
しかしながら、特許文献1の発明では、良好なウェーハ平坦度を得る点では効果があるものの、エピタキシャル膜を形成するために用いられる反応ガスがシリコン基板の裏面に回り込むことによって、シリコン基板裏面の端部にシリコン析出物が付着するという問題については考慮されていなかった。このシリコン析出物の存在は、エピタキシャルウェーハの平坦度を悪化させ、デバイスに悪影響を及ぼす恐れがあるため、発生の防止を図る必要がある。 However, although the invention of Patent Document 1 is effective in obtaining good wafer flatness, the reaction gas used for forming the epitaxial film wraps around the back surface of the silicon substrate, so that the edge of the back surface of the silicon substrate can be obtained. The problem of silicon deposits on the surface was not considered. The presence of this silicon precipitate deteriorates the flatness of the epitaxial wafer and may adversely affect the device, so it is necessary to prevent the occurrence.
また、特許文献2の発明についても、上述のシリコン基板裏面のシリコン析出物についての考慮がされておらず、エピタキシャル膜形成後に所定の平坦化処理を行わないことから、シリコン析出物の存在によって、エピタキシャルウェーハの平坦度及びエピタキシャル膜の膜厚分布が大きく悪化する恐れがあった。 In addition, the invention of Patent Document 2 also does not consider the silicon precipitate on the back surface of the silicon substrate and does not perform a predetermined planarization process after the formation of the epitaxial film. The flatness of the epitaxial wafer and the film thickness distribution of the epitaxial film may be greatly deteriorated.
本発明の目的は、エピタキシャル膜の形成前後におけるシリコンウェーハの各測定値をフィードフォワードすることで、優れた平坦度及び均一なエピタキシャル膜厚分布を有するエピタキシャルウェーハを製造することにある。 An object of the present invention is to produce an epitaxial wafer having excellent flatness and uniform epitaxial film thickness distribution by feeding forward each measurement value of the silicon wafer before and after the formation of the epitaxial film.
本発明者らは、上記の課題を解決するため検討を重ねた結果、エピタキシャル膜形成前の第1平坦化処理されたシリコンウェーハの平坦度、エピタキシャル膜形成後のエピタキシャルウェーハの平坦度及びエピタキシャル膜の膜厚分布を測定することによって、エピタキシャルウェーハの平坦度に加えて、上述のウェーハ裏面に付着したシリコン析出物の分布についても有効に把握できるため、各測定値をフィードフォワードし、前記エピタキシャルウェーハの第2平坦化処理を行うことで、優れた平坦度及び均一なエピタキシャル膜厚分布を備えるエピタキシャルウェーハを製造できることを見出した。 As a result of repeated studies to solve the above problems, the present inventors have found that the flatness of the silicon wafer that has been subjected to the first planarization treatment before the formation of the epitaxial film, the flatness of the epitaxial wafer after the formation of the epitaxial film, and the epitaxial film In addition to the flatness of the epitaxial wafer, it is possible to effectively grasp the distribution of silicon deposits adhering to the back surface of the wafer, so that each measured value is fed forward, and the epitaxial wafer is measured. It was found that an epitaxial wafer having excellent flatness and uniform epitaxial film thickness distribution can be manufactured by performing the second planarization process.
上記目的を達成するため、本発明の要旨構成は以下の通りである。
(1)エピタキシャル膜形成前の第1平坦化処理されたシリコンウェーハの平坦度、エピタキシャル膜形成後のエピタキシャルウェーハの平坦度及びエピタキシャル膜の膜厚分布を測定し、それらの測定値をフィードフォワードし、前記エピタキシャルウェーハの第2平坦化処理を行うことを特徴とするエピタキシャルウェーハの製造方法。
In order to achieve the above object, the gist of the present invention is as follows.
(1) The flatness of the first planarized silicon wafer before the epitaxial film formation, the flatness of the epitaxial wafer after the epitaxial film formation, and the film thickness distribution of the epitaxial film are measured, and the measured values are fed forward. A method for producing an epitaxial wafer, comprising performing a second planarization process on the epitaxial wafer.
(2)前記エピタキシャルウェーハの第2平坦化処理は、エピタキシャル膜形成後のエピタキシャルウェーハの平坦度の測定値から、エピタキシャル膜形成前の第1平坦化処理されたシリコンウェーハの平坦度及びエピタキシャル膜の膜厚分布の測定値を差し引いた値が、前記エピタキシャル膜の形成時に前記シリコンウェーハの裏面端部に付着したシリコン析出物の存在量であるとして行う上記(1)記載のエピタキシャルウェーハの製造方法。 (2) The second planarization process of the epitaxial wafer is performed by measuring the flatness of the silicon wafer subjected to the first planarization process before the epitaxial film formation and the epitaxial film from the measured value of the flatness of the epitaxial wafer after the epitaxial film formation. The method for producing an epitaxial wafer according to the above (1), wherein the value obtained by subtracting the measured value of the film thickness distribution is the amount of silicon precipitates adhering to the back end portion of the silicon wafer when the epitaxial film is formed.
(3)前記エピタキシャルウェーハの第2平坦化処理は、該エピタキシャルウェーハの、表面全体及び裏面端部のみを研磨することにより行う上記(2)記載のエピタキシャルウェーハの製造方法。 (3) The method for producing an epitaxial wafer according to (2), wherein the second planarization process of the epitaxial wafer is performed by polishing the entire front surface and only the back surface end of the epitaxial wafer.
(4)前記エピタキシャルウェーハの第2平坦化処理は、該エピタキシャルウェーハの両面全体を、同時研磨することにより行う上記(1)又は(2)記載のエピタキシャルウェーハの製造方法。 (4) The method for producing an epitaxial wafer according to (1) or (2), wherein the second planarization process of the epitaxial wafer is performed by simultaneously polishing both surfaces of the epitaxial wafer.
(5)前記エピタキシャルウェーハの第2平坦化処理は、前記エピタキシャル膜の表面全体及び前記シリコンウェーハの裏面全体を、別個に片面ずつ研磨することにより行う上記(1)又は(2)記載のエピタキシャルウェーハの製造方法。 (5) The epitaxial wafer according to (1) or (2), wherein the second planarization process of the epitaxial wafer is performed by separately polishing the entire surface of the epitaxial film and the entire back surface of the silicon wafer one by one. Manufacturing method.
(6)前記第2平坦化処理は、研磨パッドの圧力、研磨パッドの回転速度及び研磨パッドの材質のうちの少なくとも1種類を変更することで制御を行う上記(2)〜(5)のいずれか1項記載のエピタキシャルウェーハの製造方法。 (6) The second planarization process is controlled by changing at least one of the pressure of the polishing pad, the rotation speed of the polishing pad, and the material of the polishing pad. An epitaxial wafer manufacturing method according to claim 1.
この発明によれば、従来に比べて、より優れた平坦度及び均一なエピタキシャル膜厚分布を有するエピタキシャルウェーハの製造方法を提供することが可能となった。 According to the present invention, it has become possible to provide a method for manufacturing an epitaxial wafer having a superior flatness and a uniform epitaxial film thickness distribution as compared with the prior art.
本発明によるエピタキシャルウェーハの製造方法について、図面を参照しながら説明する。
本発明のエピタキシャルウェーハの製造方法は、図1に示すように、エピタキシャル膜20形成前の第1平坦化処理されたシリコンウェーハ10(図1(a))の平坦度、エピタキシャル膜20形成後のエピタキシャルウェーハ30(図1(a))の平坦度及びエピタキシャル膜20の膜厚分布を測定し、それらの測定値をフィードフォワードし、前記エピタキシャルウェーハ30の第2平坦化処理を行う(図1(c))ことを特徴とする製造方法である。
An epitaxial wafer manufacturing method according to the present invention will be described with reference to the drawings.
As shown in FIG. 1, the epitaxial wafer manufacturing method of the present invention has a flatness of the silicon wafer 10 (FIG. 1A) subjected to the first planarization process before the formation of the
上記構成を採用することで、エピタキシャルウェーハの平坦度に加えて、ウェーハ裏面10aに付着したシリコン析出物21の面内分布についても把握した上で、前記エピタキシャルウェーハ30の第2平坦化処理(図1(c))を行うことができる結果、従来の製造方法では十分に除去できなかったシリコンウェーハ10裏面端部のシリコン析出物21についても有効に除去でき、優れた平坦度及び均一なエピタキシャル膜厚分布を備えるエピタキシャルウェーハ30を得ることができる(図1(d))。
By adopting the above configuration, in addition to the flatness of the epitaxial wafer, in addition to grasping the in-plane distribution of the silicon precipitates 21 adhering to the
ここで、前記フィードフォワード処理とは、上述のエピタキシャル膜形成前の第1平坦化処理されたシリコンウェーハ10の平坦度、エピタキシャル膜20形成後のエピタキシャルウェーハ30の平坦度、及びエピタキシャル膜20の膜厚分布の測定値を元に、高い平坦度及び均一なエピタキシャル膜厚分布の実現のため、シリコン析出物21の確実な除去ができるように、後続の平坦化処理(第2平坦化処理)の、平坦化方法や条件を決定する処理のことをいう。具体的な処理方法としては、特に限定はせず、各測定値を把握した上で、人の手によって第2平坦化処理の調整をすることもできるし、各測定値をふまえて、制御装置等によって自動で、前記第2平坦化処理の調整を行っても構わない。
Here, the feedforward process includes the flatness of the silicon wafer 10 subjected to the first planarization process before the formation of the epitaxial film, the flatness of the
また、前記エピタキシャルウェーハの第2平坦化処理(図1(c))は、前記フィードフォワード処理に基づいて行われる平坦化処理であるが、図2(a)〜(d)に示すように、エピタキシャル膜20形成後のエピタキシャルウェーハ30(図2(a))の平坦度(A)の測定値から、エピタキシャル膜形成前の第1平坦化処理されたシリコンウェーハ(図2(b))の平坦度(B)及びエピタキシャル膜(図2(c))の膜厚分布(C)の測定値を差し引いた値が、前記エピタキシャル膜の形成時に前記シリコンウェーハの裏面端部に付着したシリコン析出物(図2(d))の存在量Dである(D=A−(B+C))として行うことが好ましい。このように第2平坦化処理を行えば、前記ウェーハ裏面10aのシリコン析出物21の量Dを、比較的容易に算出することができ、かつ効果的にシリコン析出物21の除去を行うことができるためである。その他の方法により第2平坦化処理を行った場合、エピタキシャル膜20や、シリコンウェーハ10の裏面10aを余分に除去したり、逆に裏面にシリコン析出物21が残存する恐れがある。その結果、エピタキシャルウェーハ30の平坦度の悪化、あるいは高い平坦度を有するであっても、エピタキシャル膜20の膜厚分布が不均一となる恐れがある。
In addition, the second planarization process (FIG. 1C) of the epitaxial wafer is a planarization process performed based on the feedforward process, but as shown in FIGS. 2A to 2D, From the measured value of the flatness (A) of the epitaxial wafer 30 (FIG. 2 (a)) after the formation of the
なお、前記エピタキシャル膜20形成後のエピタキシャルウェーハ30の平坦度(A)、エピタキシャル膜形成前の第1平坦化処理されたシリコンウェーハの平坦度(B)及びエピタキシャル膜の膜厚分布(C)の測定方法については、それぞれ確実に測定できる方法であれば、特に限定はしないが、例えば、静電容量式、光干渉方式、又は、レーザー変位計等によって測定することができる。
前記静電容量式の測定とは、2本の静電容量センサーを測定するウェーハの上下に配置し、各センサーからウェーハの表面20a及び裏面10aまでの位置(距離)を検出し、ウェーハの厚み及び平坦度を算出する方法である。前記光干渉方式の測定とは、紫外/可視光を利用しウェーハ表面20a及び裏面10aの干渉スペクトルを検出し、ウェーハの厚み及び平坦度を測定する方法である。前記レーザー変位計による測定とは、ウェーハの上下に配置されたレーザーで、ウェーハの表面20a及び裏面10aまでの距離を測定し、ウェーハ全体における厚みデータを算出し、平坦度データとして取得する方法である。
The flatness (A) of the
The capacitance type measurement means that two capacitance sensors are arranged above and below the wafer to be measured, the position (distance) from each sensor to the
なお、前記第2平坦化処理(図1(c))の平坦化手段としては、特に限定はせず、上述した各測定値の結果をふまえ、例えば、研削や、研磨、エッチング等によって、前記エピタキシャルウェーハ30の平坦化を行うことが可能である。研削及びエッチングによる平坦化は、平坦化処理の効率化の点で効果があり、研磨による平坦化は、前記エピタキシャル膜20を高品質に維持できる点で効果がある。
The flattening means of the second flattening process (FIG. 1 (c)) is not particularly limited, and based on the results of the above measured values, for example, by grinding, polishing, etching, etc. It is possible to planarize the
また、上述したように、エピタキシャルウェーハ30の平坦度及びエピタキシャル膜厚分布の悪化の原因としては、前記ウェーハ裏面10aに付着したシリコン析出物21の存在が大きいことから、前記エピタキシャルウェーハ30の第2平坦化処理(図1(c))は、該エピタキシャルウェーハ30の、表面20aの全体及び裏面10aの端部のみを研磨することにより行うことが好ましい。これにより、余分にシリコンウェーハ10やエピタキシャル膜20を除去することや、裏面にシリコン析出物21を残存させることなく、平坦度の高いエピタキシャルウェーハ30を得ることができる。ここで、シリコンウェーハ裏面10aの端部とは、ウェーハ中心を0、ウェーハ外周端を100としたときの、ウェーハ半径方向の約90〜100の範囲をいう。
As described above, the flatness of the
また、前記エピタキシャルウェーハ30の第2平坦化処理(図1(c))は、該エピタキシャルウェーハ30の両面20a、10a全体を、同時研磨することにより行うことも可能である。ウェーハの両面を同時に研磨するため、効率的に研磨を行える点で有効である。
ここで、両面同時研磨は、図1(c)に示すように、両面研磨装置50を用いて、キャリア(図示せず)にウェーハ30を充填し、研磨パッド53、54を貼り付けた定盤51、52でウェーハ30を挟み込んで研磨することができる。この場合も、上述の各測定値(第1平坦化処理されたシリコンウェーハ10の平坦度、エピタキシャルウェーハ30の平坦度及びエピタキシャル膜20の膜厚分布)をフィードフォワードし、定盤の圧力、回転数、研磨パッドの種類等の研磨条件を変更することによって、平坦化処理の調整を図ることができる。
Further, the second planarization process (FIG. 1C) of the
Here, as shown in FIG. 1C, the double-sided simultaneous polishing is performed by using a double-
さらに、前記エピタキシャルウェーハ30の第2平坦化処理(図1(c))は、前記エピタキシャル膜20の表面20a全体及び前記シリコンウェーハの裏面10a全体を、別個に片面ずつ研磨することにより行うことも可能である。上述の両面同時研磨に比べて時間を要するものの、前記表面20a及び裏面10aを片面ずつ確実に研磨できるため、より高い平坦度を得られる点で有効である。
ここで、ウェーハ30の片面研磨の方法は、図示していないが、例えば、片面研磨装置を用いて、キャリアに1枚のウェーハ30を、研磨面を下にした状態で充填し、研磨パッドを有する定盤を下から押し付けて研磨を施す枚葉式研磨方式や、セラミックブロックに、複数のウェーハ30を貼り付けた状態で、定盤に上から押し付けて研磨を施すバッチ研磨法式によって行うことができる。この場合も、上述の各測定値(第1平坦化処理されたシリコンウェーハ10の平坦度、エピタキシャルウェーハ30の平坦度及びエピタキシャル膜20の膜厚分布)をフィードフォワードし、研磨条件を変更することによって、平坦化処理の調整を図ることができる。
Further, the second planarization process (FIG. 1C) of the
Here, although the method of single-side polishing of the
さらにまた、前記第2平坦化処理(図1(c))は、研磨処理によって行う場合、研磨パッドの圧力、研磨パッドの回転速度及び研磨パッドの材質のうち少なくとも1種類を変更することで制御を行うことが好ましい。これらの条件を変更することで、確実な研磨条件の制御が可能となり、第2平坦化処理を有効に行うことができる。その他の条件(例えば、研磨液の種類等)を変化させる場合では、研磨の制御を十分にできない恐れがある。 Furthermore, when the second planarization process (FIG. 1C) is performed by a polishing process, it is controlled by changing at least one of the pressure of the polishing pad, the rotation speed of the polishing pad, and the material of the polishing pad. It is preferable to carry out. By changing these conditions, the polishing conditions can be reliably controlled, and the second planarization process can be performed effectively. When other conditions (for example, the type of the polishing liquid) are changed, there is a possibility that the polishing cannot be controlled sufficiently.
ここで、図3は、両面研磨装置を用い、該両面研磨装置の上下定盤に貼り付けた研磨パッドの回転速度を変化させてシリコンウェーハに研磨を施したときの、シリコンウェーハの中心から半径方向外側までの距離(mm)及びウェーハの除去量(μm)を測定し、それらの関係を示したグラフである。そして、図3(a)は、ウェーハ表面側の研磨パッドの回転速度を裏面側の研磨パッドの回転速度よりも速く回転させた場合、図3 (b)は、ウェーハ表面側の研磨パッドの回転速度を裏面側の研磨パッドの回転速度よりも遅く回転させた場合の結果を示すものである。図3(a)及び(b)の結果から明らかなように、上下研磨パッドの回転速度を調整することにより、ウェーハの除去量を、ウェーハの径方向に任意に変化させることができる。そのため、これらの特性を利用して、エピタキシャルウェーハの両面を研磨すれば、前記エピタキシャルウェーハの裏面端部に付着したシリコン析出物21を確実に除去することができる。 Here, FIG. 3 shows a radius from the center of the silicon wafer when polishing is performed on the silicon wafer by changing the rotational speed of the polishing pad attached to the upper and lower surface plates of the double-side polishing apparatus using a double-side polishing apparatus. It is the graph which measured the distance (mm) to the direction outer side, and the removal amount (micrometer) of the wafer, and showed those relationships. 3A shows a case where the rotation speed of the polishing pad on the wafer front surface side is rotated faster than the rotation speed of the polishing pad on the back surface side. FIG. 3B shows the rotation of the polishing pad on the wafer surface side. The result at the time of rotating speed | velocity slower than the rotational speed of the polishing pad of a back surface side is shown. As is clear from the results of FIGS. 3A and 3B, the removal amount of the wafer can be arbitrarily changed in the radial direction of the wafer by adjusting the rotational speed of the upper and lower polishing pads. Therefore, if both characteristics of the epitaxial wafer are polished using these characteristics, the silicon precipitate 21 adhering to the back end portion of the epitaxial wafer can be surely removed.
なお、本発明の第1平坦化処理されたシリコンウェーハ10(図1(a))の、第1平坦化処理とは、シリコンウェーハ10に研削や研磨を施し、平坦化する処理のことをいい、その条件については特に限定はせず、通常用いられる方法によって平坦化を行えばよい。
The first planarization process of the silicon wafer 10 (FIG. 1 (a)) subjected to the first planarization process of the present invention refers to a process of grinding and polishing the
また、本発明では特に限定はしていないが、前記第1平坦化処理は、通常、複数の工程からなる。例えば、シリコン単結晶インゴットからウェーハを切り出した後、切り出したウェーハの面取りを行う工程、面取り後にラッピングを行う工程、ラッピング後のウェーハ表面にエッチングを施す工程、エッチング後に両面研磨を施す工程、及び、仕上げ研磨を行う工程からなる処理を、第1平坦化処理とすることができる。 Moreover, although it does not specifically limit in this invention, the said 1st planarization process normally consists of a some process. For example, after a wafer is cut out from a silicon single crystal ingot, the step of chamfering the cut wafer, the step of lapping after chamfering, the step of etching the wafer surface after lapping, the step of performing double-side polishing after etching, and A process including the step of performing the final polishing can be a first planarization process.
また、前記第1平坦化処理したウェーハ10上に、エピタキシャル膜20上を形成するが、その形成条件については、特に限定はせず、通常用いられる条件で形成すればよい。
Further, the
なお、上述したところは、この発明の実施形態の一例を示したにすぎず、請求の範囲において種々の変更を加えることができる。 The above description is merely an example of the embodiment of the present invention, and various modifications can be made within the scope of the claims.
(実施例)
実施例1では、図1に示すように、エピタキシャル膜20形成前の第1平坦化処理されたシリコンウェーハ10(図1(a))の平坦度、エピタキシャル膜20形成後のエピタキシャルウェーハ30(図1(a))の平坦度及びエピタキシャル膜20の膜厚分布を測定し、それらの測定値をフィードフォワードし、前記エピタキシャルウェーハ30の第2平坦化処理を行う(図1(c))ことで、エピタキシャルウェーハ30を製造した。
なお、前記第1平坦化処理として、シリコン単結晶インゴットからウェーハを切り出した後、面取りを行い、面取り後にラッピングを行い、その後、ウェーハ表面にエッチング、両面研磨及び仕上げ研磨を順次行った。また、前記第2平坦化処理については、図2(a)〜(d)に示すように、エピタキシャル膜20形成後のエピタキシャルウェーハ30(図2(a))の平坦度(A)の測定値から、エピタキシャル膜形成前の第1平坦化処理されたシリコンウェーハ(図2(b))の平坦度(B)及びエピタキシャル膜(図2(c))の膜厚分布(C)の測定値を差し引いた値が、前記エピタキシャル膜の形成時に前記シリコンウェーハの裏面端部に付着したシリコン析出物(図2(d))の存在量Dであるとして、研磨パッドの回転速度を変更することで第2平坦化処理の制御を行った。
(Example)
In Example 1, as shown in FIG. 1, the flatness of the first planarized silicon wafer 10 (FIG. 1A) before the formation of the
As the first planarization treatment, a wafer was cut out from the silicon single crystal ingot, then chamfered, lapped after chamfering, and then etched, double-sided polishing, and final polishing were sequentially performed on the wafer surface. Moreover, about the said 2nd planarization process, as shown to Fig.2 (a)-(d), the measured value of the flatness (A) of the epitaxial wafer 30 (FIG.2 (a)) after
(比較例)
比較例は、各測定値の測定値をフィードフォワード処理を行わず、第2平坦化処理として、通常の両面研磨を施したこと以外は、実施例1と同様の条件によってエピタキシャルウェーハ100を製造した。
(Comparative example)
In the comparative example, the epitaxial wafer 100 was manufactured under the same conditions as in Example 1 except that the measured value of each measured value was not subjected to the feedforward process and the normal double-side polishing was performed as the second planarization process. .
(評価)
実施例及び比較例で製造されたエピタキシャルウェーハについて、エピタキシャルウェーハの平坦度及びエピタキシャル膜厚分布の測定を行った。平坦度については、ADE社製フラットネス測定器(WaferSight)を用いて測定を行い、エピタキシャル膜厚分布については、フーリエ変換型赤外分光光度計(FTIR)用いて測定した。その結果、実施例の製造方法によって製造されたエピタキシャルウェーハの、平坦度及びエピタキシャル膜厚分布が、比較例によって製造されたエピタキシャルウェーハの結果よりも優れている(平坦度が高く、エピタキシャル膜厚のバラツキが小さい)ことがわかった。これは、実施例については、シリコンウェーハの裏面端部に付着したシリコン析出物の存在量を考慮した上で、第2平坦化処理を端部中心に行っているのに対して、比較例では、前記シリコン析出部を考慮せずに、第2平坦化処理を行ったためであると考えられる。
(Evaluation)
About the epitaxial wafer manufactured by the Example and the comparative example, the flatness of the epitaxial wafer and the epitaxial film thickness distribution were measured. The flatness was measured using a flatness measuring instrument (WaferSight) manufactured by ADE, and the epitaxial film thickness distribution was measured using a Fourier transform infrared spectrophotometer (FTIR). As a result, the flatness and epitaxial film thickness distribution of the epitaxial wafer manufactured by the manufacturing method of the example are superior to the results of the epitaxial wafer manufactured by the comparative example (high flatness, It was found that the variation was small. This is because in the comparative example, the second flattening process is performed at the center of the end portion in consideration of the amount of silicon precipitates attached to the back end portion of the silicon wafer. It is considered that this is because the second planarization process was performed without considering the silicon deposition part.
この発明によれば、従来に比べて、より優れた平坦度及び均一なエピタキシャル膜厚分布を有するエピタキシャルウェーハの製造方法を提供することが可能になった。 According to the present invention, it has become possible to provide a method for manufacturing an epitaxial wafer having a superior flatness and a uniform epitaxial film thickness distribution as compared with the prior art.
10 シリコンウェーハ
20 エピタキシャル膜
21 シリコン析出物
30 エピタキシャルウェーハ
50 両面研磨装置
51、52 定盤
53、54 研磨パッド
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