JP2011022837A - Power circuit and semiconductor device - Google Patents
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Abstract
Description
本発明は電源回路及び半導体装置に関し、特に動作と停止が切り替えられる複数の回路ブロックに対して内部電源を供給する電源回路及び半導体装置に関する。 The present invention relates to a power supply circuit and a semiconductor device, and more particularly to a power supply circuit and a semiconductor device that supply internal power to a plurality of circuit blocks that can be switched between operation and stop.
近年、半導体装置は、高集積化を進めるために製造プロセスの微細化が進んでいる。そして、この製造プロセスの微細化に伴い半導体装置の動作電源電圧が低電圧化している。一方、半導体装置に供給される外部電源は、従来と同様の電圧値を有し低電圧化されていない。そのため、半導体装置では、内部に電源回路を搭載し、当該電源回路により微細プロセスで形成された内部回路を動作させることが行われている。ここで、このような電源回路は、出力する内部電源の電圧を狭い変動範囲内に納める必要がある。微細プロセスで形成された半導体素子は、動作を許容できる電源電圧の変動幅が小さいためである。そのためこのような用途で用いられる電源回路には、出力電圧を精度良く制御することが求められる。この電源回路の出力電圧の変動の抑制の一般的な方法としては、電源回路の電源供給能力を高める方法がある。しかし、電源回路の電流供給能力を向上させた場合、電源回路の消費電力の増大及び回路面積の増大という問題が発生する。 In recent years, semiconductor devices have been miniaturized in manufacturing processes in order to achieve higher integration. With the miniaturization of the manufacturing process, the operating power supply voltage of the semiconductor device is lowered. On the other hand, the external power supply supplied to the semiconductor device has a voltage value similar to that of the conventional one and is not lowered. Therefore, in a semiconductor device, a power supply circuit is mounted inside, and an internal circuit formed by a fine process is operated by the power supply circuit. Here, such a power supply circuit needs to keep the voltage of the output internal power supply within a narrow fluctuation range. This is because a semiconductor element formed by a fine process has a small fluctuation range of a power supply voltage that can be allowed to operate. Therefore, a power supply circuit used for such an application is required to accurately control the output voltage. As a general method for suppressing fluctuations in the output voltage of the power supply circuit, there is a method for increasing the power supply capability of the power supply circuit. However, when the current supply capability of the power supply circuit is improved, there arises a problem that the power consumption of the power supply circuit increases and the circuit area increases.
そこで、特許文献1に電源回路の電流供給能力を抑制しながら、生成する電源の電圧の変動を抑制する方法の一例が開示されている。特許文献1で開示されている半導体装置100のブロック図を図9に示す。半導体装置100は、安定化電源回路101、安定化容量Cdd、ダミー負荷回路102、制御回路103、正規負荷回路104を有する。また、半導体装置100は、外部から外部電源電圧VCCが与えられる電源端子と、接地電圧VSSが与えられる接地端子と、外部割り込み信号のような動作制御信号INTが与えられる外部端子と、を有する。
Thus,
安定化電源回路101は、電源端子から外部電源電圧VCCを受けて内部電圧VDDを生成する。ダミー負荷回路102は、内部電圧VDDに対してダミー電流IDDDを流す。正規負荷回路104は、内部電圧VDDを受けて動作する回路であって、例えば、CPU(Central Processing Unit)、DSP(Digital Signal Processor)、DRAM(Dynamic Random Access Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)、DC−DC(Direct Current - Direct Current converter)を有する。制御回路103は、ダミー負荷回路102と正規負荷回路104の動作制御を行う。そして、制御回路103は、正規負荷回路104の動作状態及び停止状態の制御を行う第1信号CN1と、正規負荷回路104が停止状態にされることに対応してダミー負荷回路102がダミー電流IDDDを一定期間流すようにする第2信号を生成する。
The stabilized
つまり、半導体装置100では、安定化電源回路101が内部電圧VDDを生成し、正規負荷回路104、制御回路103及びダミー負荷回路102に供給する。そして、制御回路103及び正規負荷回路104には、第1負荷電流としての負荷電流IDDLが流れ、ダミー負荷回路102には第2負荷電流としてのダミー電流IDDDが流れる。制御回路103は、第1信号CN1により正規負荷回路104の通常モードとスリープモードとの切り換えを行い、第2信号CN2により正規負荷回路104がスリープモードとされるときに、ダミー負荷回路102を制御してダミー電流IDDDを一定期間流すようにする。これにより、半導体装置100では、負荷電流IDDLの急激な減少による負荷電流IDDの供給過剰を一時的なダミー電流IDDDの生成によって抑制し、内部電圧VDDのオーバーシュートを抑制する。一方、半導体装置100では、スリープモードからの復帰時には安定化電源回路101の増幅率を一時的に大きくして内部電圧VDDのアンダーシュートを抑制する。
That is, in the
しかしながら、特許文献1に記載の半導体装置100では、動作モードの切替時に発生する負荷電流IDDと負荷電流IDDLとの不均衡をダミー電流IDDDにより低減することはできるものの、この不均衡をなくすものではないため、内部電圧VDDの変動が発生する問題がある。
However, in the
この問題のうちオーバーシュートの発生に関しては、半導体装置100では、スリープモードへの移行時にダミー負荷回路102に流れるダミー電流IDDDを段階的に減少させ、負荷電流IDDを段階的に減少させるという手法を取っているために発生する。この場合、安定化電源回路101が出力する負荷電流IDDの変化に応じて内部電圧VDDを安定させるための応答時間が必要である。このとき、ダミー負荷回路102の電流変化量を増やせば、安定するまでの時間が長くなり消費電流が増える。反対にダミー負荷回路の電流変化量を減らせば、安定化電源回路101が十分に内部電源VDDを安定させることができずオーバーシュートの電圧が大きくなる。このため、半導体装置100では、電流変化量の最適な値を設定することになるが、負荷電流IDDの変動に対する内部電圧VDDの変動量抑制と消費電流の増加との妥協点で電流変化量を設定せざるを得ないため、十分にオーバーシュートを抑制できない場合がある。
Regarding the occurrence of overshoot among these problems, the
また、この問題のうちアンダーシュートの発生に関しては、スリープモードからの復帰時には安定化電源回路101の増幅率を一時的に大きくすることにより、安定化電源回路101の電流供給能力を一時的に向上させるために発生する。安定化電源回路101の増幅率を変更した場合であっても、安定化電源回路101には内部電圧VDDを所定の値にするための応答時間がある。そのため、この応答時間の長さにより内部電圧VDDにはアンダーシュートの発生をなくすことができない問題がある。
Regarding the occurrence of undershoot among these problems, the current supply capability of the stabilized
本発明にかかる電源回路の一態様は、対応する制御信号に応じて動作状態と停止状態とを切り替える複数の回路ブロックに対して内部電源ノードを介して内部電源を供給する電源回路であって、電源端子と前記内部電源ノードとの間に接続される複数の駆動段回路と、前記複数の駆動段回路に対して前記内部電源ノードの電圧値に応じた共通の駆動信号を与える制御段回路と、を備え、前記複数の駆動段回路は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において前記駆動信号に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する。 One aspect of a power supply circuit according to the present invention is a power supply circuit that supplies internal power via an internal power supply node to a plurality of circuit blocks that switch between an operating state and a stopped state in accordance with a corresponding control signal. A plurality of drive stage circuits connected between a power supply terminal and the internal power supply node; and a control stage circuit for supplying a common drive signal corresponding to the voltage value of the internal power supply node to the plurality of drive stage circuits; Each of the plurality of drive stage circuits is switched between a conductive state and a cut-off state in accordance with a control signal applied to the corresponding circuit block, and in the conductive state, the plurality of drive stage circuits are connected to the corresponding circuit block based on the drive signal. Outputs output current according to current consumption.
本発明にかかる半導体装置の一態様は、対応する制御信号に応じて動作状態と停止状態とを切り替え、内部電源ノードを介して供給される内部電源に基づき動作する複数の回路ブロックと、電源端子と前記内部電源ノードとの間に接続される複数の駆動段回路と、前記複数の駆動段回路に対して前記内部電源ノードの電圧値に応じた共通の駆動信号を与える制御段回路と、を備え、前記複数の駆動段回路は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において前記駆動信号に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する。 According to one aspect of the semiconductor device of the present invention, a plurality of circuit blocks that operate based on an internal power supply that is switched between an operation state and a stop state according to a corresponding control signal and that are supplied via an internal power supply node, and a power supply terminal And a plurality of drive stage circuits connected between the internal power supply node and a control stage circuit for providing a common drive signal corresponding to the voltage value of the internal power supply node to the plurality of drive stage circuits, Each of the plurality of drive stage circuits is switched between a conductive state and a cut-off state according to a control signal applied to the corresponding circuit block, and the current consumption of the corresponding circuit block is determined based on the drive signal in the conductive state. The output current according to is output.
本発明にかかる電源回路及び半導体装置では、複数の回路ブロックの動作状態と停止状態とを制御する制御信号により導通状態と遮断状態とが切り替えられる複数の駆動段回路を有する。そして、この複数の駆動段回路は、導通状態において、対応する回路ブロックの消費電流に応じた出力電流を出力する。つまり、本発明にかかる電源回路及び半導体装置では、内部電源ノードから動作電流の供給を受ける複数の回路ブロックで消費される電流と、複数の駆動段回路が内部電源ノードに供給する電流とが、回路ブロックの動作状態と停止状態とに関わらず平衡状態を維持する。従って、本発明にかかる電源回路及び半導体装置では、内部電源ノードに生成される内部電源の電圧の変動を極めて小さくすることができる。 The power supply circuit and the semiconductor device according to the present invention include a plurality of drive stage circuits that are switched between a conduction state and a cutoff state by a control signal that controls an operation state and a stop state of the plurality of circuit blocks. The plurality of drive stage circuits output an output current corresponding to the consumption current of the corresponding circuit block in the conductive state. That is, in the power supply circuit and the semiconductor device according to the present invention, the current consumed by the plurality of circuit blocks that receive the operation current from the internal power supply node and the current supplied by the plurality of drive stage circuits to the internal power supply node are: The equilibrium state is maintained regardless of the operation state and the stop state of the circuit block. Therefore, in the power supply circuit and the semiconductor device according to the present invention, the fluctuation of the voltage of the internal power supply generated at the internal power supply node can be extremely reduced.
本発明にかかる電源回路及び半導体装置によれば、消費電流の総量が変動する複数の回路ブロックに供給する内部電源の電圧を消費電流の変動に対して安定化させることができる。 According to the power supply circuit and the semiconductor device of the present invention, it is possible to stabilize the voltage of the internal power supply supplied to the plurality of circuit blocks whose total amount of current consumption varies against the variation in current consumption.
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかる半導体装置1のブロック図を示す。図1に示すように、半導体装置1は、電源回路(以下、レギュレータと称す)10、論理回路20、動作モード制御回路30を有する。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a block diagram of a
レギュレータ10は、半導体装置1の外部から供給される外部電源に基づき内部電源を生成する。生成された内部電源は、内部電源ノードNOUTに出力される。レギュレータ10は、複数の駆動段回路(図中の11〜14)、制御段回路15を有する。レギュレータ10は、制御段回路15が駆動段回路11〜14を駆動することで、基準電圧VREFを電圧増幅して生成される内部電源電圧を内部電源ノードNOUTに発生させる。この基準電圧VREFは、予め設定された所定の電圧値を有するものであって、電源電圧変動、基板温度の変動に対して変動の少ない(安定した)電圧値となる。
The
駆動段回路11〜14は、電源端子(外部電源電圧VCCが供給される端子)と内部電源ノードとの間に接続される。駆動段回路11〜13は、制御信号S1〜S3に応じて導通状態と遮断状態とが切り替えられる。一方、駆動段回路14は、制御信号が入力されず、レギュレータ10が動作している期間は常に導通状態となる。制御段回路15は、駆動段回路11〜14に対して内部電源ノードNOUTの電圧値に応じた共通の駆動信号S4を与える。駆動段回路11〜14及び制御段回路15の詳細については後述する。
Drive stage circuits 11-14 are connected between a power supply terminal (terminal to which external power supply voltage VCC is supplied) and an internal power supply node. The drive stage circuits 11 to 13 are switched between a conduction state and a cutoff state according to the control signals S1 to S3. On the other hand, the
論理回路20は、複数の回路ブロックを備えるものであって、例えば、マイクロコンピュータとして機能するものである。この回路ブロックは、例えば、クロック生成回路、CPU、タイマー等を含む。そして、論理回路20には、複数の回路ブロックのうち動作と停止とが切り替えられる回路ブロックに対して動作状態を切り替える制御信号S1〜S3が入力される。また。論理回路20には、動作電源として内部電源ノードNOUTを介して内部電源電圧が供給される。
The
動作モード制御回路30は、図示しない他の回路、又は、図示しない半導体装置1の他の回路からの指示に基づき制御信号S1〜S3を生成する。
The operation
ここで、レギュレータ10及び論理回路20の詳細を説明する。図2に半導体装置1の詳細なブロック図を示す。図2に示すように、本実施の形態では、制御信号S1〜S3が論理回路20の回路ブロックとレギュレータ10の駆動段回路11〜13に与えられる。駆動段回路11〜13は、同一の制御信号が与えられる回路ブロックに対応して設けられる。図2に示す例では、論理回路20がクロック生成回路21、CPU22、タイマー23を有している。駆動段回路11及びクロック生成回路21には、制御信号S1が与えられる。つまり、駆動段回路11は、クロック生成回路21に対応して設けられるものである。駆動段回路12及びCPU22には、制御信号S2が与えられる。つまり、駆動段回路12は、CPU22に対応して設けられるものである。駆動段回路13及びタイマー23には、制御信号S3が与えられる。つまり、駆動段回路13は、タイマー23に対応して設けられるものである。そして、駆動段回路11〜13は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において駆動信号S4に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する。
Here, details of the
続いて、レギュレータ10の詳細について説明する。図2に示すように、駆動段回路11〜13は、実質的に同一の回路構成を有する。そこで、駆動段回路11について説明する。駆動段回路11は、電源端子と内部電源ノードNOUTとの間に設けられる出力トランジスタDR1と、制御信号S1に応じて駆動信号S4と出力トランジスタDR1を遮断状態とするオフ電圧(例えば、接地電圧GND)とのいずれかを出力トランジスタDR1の制御端子(例えば、ゲート)に供給する活性状態切替回路41と、を有する。
Next, details of the
活性状態切替回路41は、スイッチ回路SW1、インバータINV1、制御トランジスタM1を有する。スイッチ回路SW1は、例えば、トランスファスイッチであって、NMOSトランジスタとPMOSトランジスタとにより構成される。スイッチ回路SW1の一方の端子には駆動信号S4が与えられ、他方の端子は出力トランジスタDR1のゲートに接続される。そして、スイッチ回路SW1のPMOSトランジスタのゲートには制御信号S1が与えられ、NMOSトランジスタのゲートにはインバータINV1を介して制御信号S1の反転論理信号が与えられる。制御トランジスタM1は、例えばNMOSトランジスタである。制御トランジスタM1のソースは接地端子に接続され、ドレインは、出力トランジスタDR1のゲートに接続される。また、制御トランジスタM1のゲートには制御信号S1が与えられる。つまり、活性状態切替回路41は、制御信号S1が対応する回路ブロックに動作状態となることを指示する値(例えば、ロウレベル)である場合、駆動信号S4を出力トランジスタDR1のゲートに与えて出力トランジスタDR1を導通状態とする。一方、活性状態切替回路41は、制御信号S1が対応する回路ブロックに停止状態となることを指示する値(例えば、ハイレベル)である場合、接地電圧GNDを出力トランジスタDR1のゲートに与えて出力とトランジスタを遮断状態とする。
The active
図2では、駆動段回路12は、活性状態切替回路41に相当する活性状態切替回路42、スイッチ回路SW1に相当するスイッチ回路SW2、インバータINV1に相当するインバータINV2、出力トランジスタDR1に相当する出力トランジスタDR2を有する。また、駆動段回路13は、活性状態切替回路41に相当する活性状態切替回路43、スイッチ回路SW1に相当するスイッチ回路SW3、インバータINV1に相当するインバータINV3、出力トランジスタDR1に相当する出力トランジスタDR3を有する。本実施の形態では、出力トランジスタDR1〜DR3は、それぞれ異なる電流駆動能力に設定される。より具体的には、出力トランジスタDR1〜DR3は、異なるトランジスタサイズを有する。当該トランジスタサイズは、対応する回路ブロックの消費電流の電流量により設定される。出力トランジスタDR1〜DR3には、共通の駆動信号S4が与えられるが、トランジスタサイズが異なることで、同一の電圧値の駆動信号S4に対して出力トランジスタDR1〜DR3は異なる電流を出力する。
In FIG. 2, the
なお、本実施の形態では、出力トランジスタDR1〜DR3としてNMOSトランジスタを用いる。そして、出力トランジスタDR1〜DR3は、電源端子と内部電源ノードNOUTとの間に接続され、ゲートに与えられる活性状態切替回路41が出力する信号により導通状態と遮断状態とが切り替えられる。
In this embodiment, NMOS transistors are used as the output transistors DR1 to DR3. Output transistors DR1 to DR3 are connected between the power supply terminal and internal power supply node NOUT, and are switched between a conductive state and a cut-off state by a signal output from active
駆動段回路14は、電源端子と内部電源ノードNOUTの間に直列に接続される出力トランジスタDR4を有する。そして、出力トランジスタDR4の制御端子(ゲート)には駆動信号S4が与えられる。出力トランジスタDR4のトランジスタサイズは、論理回路20において、制御信号S1〜S3の制御を受けない他の回路(不図示)の消費電流の大きさに応じて決定される。
Drive
なお、本実施の形態では、出力トランジスタDR4としてNMOSトランジスタを用いる。そして、出力トランジスタDR4は、電源端子と内部電源ノードNOUTとの間に接続され、ゲートに与えられる駆動信号S4により導通状態における出力電流の電流量が制御される。 In the present embodiment, an NMOS transistor is used as the output transistor DR4. Output transistor DR4 is connected between the power supply terminal and internal power supply node NOUT, and the amount of output current in the conductive state is controlled by drive signal S4 applied to the gate.
制御段回路15は、抵抗R1、R2、差動増幅器OPを有する。抵抗R1、R2は、内部電源ノードNOUTと接地端子との間に直列に接続される。そして、抵抗R1と抵抗R2とが互いに接続される帰還ノードには、内部電源ノードNOUTの電圧(内部電源電圧)を抵抗R1と抵抗R2の抵抗比に基づき分圧した帰還電圧が生成される。差動増幅器OPは、正転入力端子に基準電圧VREFが入力され、反転入力端子に帰還電圧が入力される。そして、差動増幅器OPは、基準電圧VREFと帰還電圧との電圧差を増幅して駆動信号S4を出力する。つまり、レギュレータ10は、駆動信号S4により出力トランジスタDR1〜DR4を駆動して内部電源ノードNOUTに基準電圧VREFを増幅した内部電源電圧を生成する帰還回路として機能する。
The
論理回路20は、クロック生成回路21、CPU22、タイマー23を有している。クロック生成回路21は、CPU22及びタイマー23に対して動作クロックを供給する。CPU22は、図示しないメモリ等からプログラムを読み出して、読み出したプログラムに応じた情報処理を行う。タイマー23は、CPU22におけるプログラムの実行時間等の計測を行う。クロック生成回路21、CPU22、タイマー23には、それぞれ制御信号S1〜S3が与えられる。クロック生成回路21、CPU22、タイマー23は、制御信号S1〜S3に基づき動作状態と停止状態とが切り替わる。また、クロック生成回路21、CPU22、タイマー23には、レギュレータ10が生成する内部電源が内部電源ノードNOUTを介して供給される。なお、図2に示すブロック図は、論理回路20の一例を示すものであって、論理回路20は、他の回路を含んでいても良い。
The
上記説明において、本実施の形態にかかる半導体装置1では、出力トランジスタDR1〜DR3のトランジスタサイズを対応する回路ブロックの消費電流の大きさに応じて決定することを説明したが、このトランジスタサイズの決定方法について詳細に説明する。
In the above description, in the
図3に出力トランジスタDR1〜DR3のトランジスタサイズと、出力トランジスタDR1〜DR3(又は駆動段回路11〜13)が対応する回路ブロックの消費電流との関係の一例を示す。図3に示すように、例えば、クロック生成回路21の動作状態における消費電流が2mA、CPU22の動作状態における消費電流が5mA、タイマー23の動作状態における消費電流が3mAであると仮定する。このとき、クロック生成回路21と出力トランジスタDR1とを対応させ、CPU22と出力トランジスタDR2とを対応させ、タイマー23と出力トランジスタDR3とを対応させ、出力トランジスタDR1〜DR3のゲート長を同一寸法とした場合、出力トランジスタDR1〜DR3のゲート幅W1〜W3の比は、W1:W2:W3=2:5:3と決定される。そして、例えば、出力トランジスタDR1〜DR3が、ゲート幅が100μm当たり1mAの電流を流すことができると仮定すると、出力トランジスタDR1〜DR3のゲート幅は、それぞれW1=200μm、W2=500μm、W3=300μmと決定される。
FIG. 3 shows an example of the relationship between the transistor size of the output transistors DR1 to DR3 and the current consumption of the circuit block corresponding to the output transistors DR1 to DR3 (or the drive stage circuits 11 to 13). As shown in FIG. 3, for example, it is assumed that the current consumption in the operation state of the
また、図3に示すように、本実施の形態ではレギュレータ10が生成する内部電源の電圧値を外部電源電圧VCCの電圧値の1/2に設定している。つまり、本実施の形態にかかる出力トランジスタDR1〜DR3は、共通に与えられる駆動信号S4に基づき、対応する回路ブロックの動作状態におけるオン抵抗と同等の抵抗値を有する。この出力トランジスタDR1〜DR3のオン抵抗の大きさは駆動信号S4の信号レベルとトランジスタサイズとにより決定されるものである。ここで、出力トランジスタDR1〜DR3のオン抵抗と回路ブロックのオン抵抗との関係を図4、図5に示す。
Further, as shown in FIG. 3, in this embodiment, the voltage value of the internal power supply generated by the
図4は、駆動段回路11〜13の出力トランジスタDR1〜DR3の合成抵抗値と出力トランジスタDR1〜DR3に対応する回路ブロック21〜23の合成抵抗値との関係を示すものである。図4に示す例は、クロック生成回路21、CPU22、タイマー23が全て動作しているものである。図4に示す例では、クロック生成回路21の動作時におけるオン抵抗は1250Ωであり、CPU22の動作時におけるオン抵抗は500Ωであり、タイマー23の動作時におけるオン抵抗は830Ωである。そして、論理回路20の合成抵抗は250Ωとなっている。このとき、出力トランジスタDR1〜DR3は全て導通状態となる。そして、ゲートに共通に与えられる駆動信号に基づき、出力トランジスタDR1〜DR3のオン抵抗は、それぞれ1250Ω、500Ω、830Ωとなる。また、出力トランジスタDR1〜DR3の合成抵抗は、論理回路20の合成抵抗と同様に250Ωとなる。
FIG. 4 shows the relationship between the combined resistance values of the output transistors DR1 to DR3 of the drive stage circuits 11 to 13 and the combined resistance values of the circuit blocks 21 to 23 corresponding to the output transistors DR1 to DR3. In the example shown in FIG. 4, the
また、図5は、動作状態の回路ブロックの個数が変化したときの駆動段回路の出力トランジスタの合成抵抗値と対応する回路ブロックの合成抵抗値との関係を示す。図5に示す例は、クロック生成回路21及びタイマー23が動作し、CPU22が停止している状態(HALTモード)におけるオン抵抗の関係を示すものである。図5に示すように、この場合、CPU22には電流が流れないために、抵抗値は∞Ωとなる。また、半導体装置1では、CPU22が停止状態になったことに応じて、出力トランジスタDR2を遮断状態とする。そのため、HALTモードでは、出力トランジスタDR2の抵抗値は∞Ωとなる。このとき、論理回路20の合成抵抗は500Ωであり、出力トランジスタDR1〜DR3の合成抵抗も500Ωとなる。このように、半導体装置1では、出力トランジスタDR1〜DR3の抵抗値と論理回路20の抵抗値とが実質的に同一となるように回路ブロックの動作と出力トランジスタの導通状態とを制御する。
FIG. 5 shows the relationship between the combined resistance value of the output transistor of the driving stage circuit and the combined resistance value of the corresponding circuit block when the number of circuit blocks in the operating state changes. The example shown in FIG. 5 shows the on-resistance relationship when the
ここで、半導体装置1の動作モードと各動作モードにおける回路ブロックの状態及び出力トランジスタの状態の関係について説明する。まず、図6に半導体装置の動作状態の遷移を示す状態遷移図を示す。図6に示すように、半導体装置1は、リセット状態からリセット解除状態を経て動作モード(RUNモード)に移行する。そして、RUNモードからはHALTモードと停止モード(STOPモード)に移行することができる。また、HALTモードからSTOPモードへはRUNモードを経由して移行する。STOPモードからHALTモードへはRUNモードを経由して移行する。また、RUNモード、STOPモード、HALTモードは、いずれの状態からでもリセット状態に移行することができる。
Here, the relationship between the operation mode of the
続いて、各動作モードにおける回路ブロックの状態及び出力トランジスタの状態の関係を図7に示す。図7に示すように、いずれの動作モードにおいても半導体装置1は動作状態である。そのため、半導体装置1において制御信号S1〜S3により動作状態と停止状態とが切り替えられる回路ブロック以外の回路に対応して設けられる出力トランジスタDR4は、いずれの動作モードにおいても導通状態となる。
Next, FIG. 7 shows the relationship between the state of the circuit block and the state of the output transistor in each operation mode. As shown in FIG. 7, the
リセット状態では、クロック生成回路21、CPU22、タイマー23は停止状態となる。そのため、リセット状態では、出力トランジスタDR1〜DR3は制御信号S1〜S3に基づき遮断状態となる。
In the reset state, the
リセット解除状態では、タイマー23は停止状態となり、クロック生成回路21、PU22は動作状態となる。そのため、リセット解除状態では、出力トランジスタDR1、DR2は制御信号S1〜S2に基づき導通状態となり、出力トランジスタDR3は制御信号S3に基づき遮断状態となる。
In the reset release state, the
RUNモードでは、クロック生成回路21、CPU22、タイマー23は動作状態となる。そのため、RUNモードでは、出力トランジスタDR1〜DR3は制御信号S1〜S3に基づき導通状態となる。
In the RUN mode, the
HALTモードでは、クロック生成回路21、タイマー23は動作状態となり、CPU22は停止状態となる。そのため、HALTモードでは、出力トランジスタDR1、DR3は制御信号S1〜S3に基づき導通状態となり、出力トランジスタDR4は遮断状態となる。
In the HALT mode, the
STOPモードでは、クロック生成回路21、CPU22、タイマー23は停止状態となる。そのため、STOPモードでは、出力トランジスタDR1〜DR3は制御信号S1〜S3に基づき遮断状態となる。
In the STOP mode, the
このように、半導体装置1では、動作モード毎に動作する回路ブロックと導通状態となる出力トランジスタが切り替わる。そこで、半導体装置1の状態遷移の動作について詳細に説明する。
As described above, in the
まず、リセット状態では、出力トランジスタDR4が導通状態となり、出力トランジスタDR1〜DR3は遮断状態となり、クロック生成回路21、CPU22、及び、タイマー23は停止した状態である。
First, in the reset state, the output transistor DR4 is turned on, the output transistors DR1 to DR3 are turned off, and the
そして、リセット状態からリセット解除状態に遷移した場合は、出力トランジスタDR4は導通状態を維持し、出力トランジスタDR1、DR2が遮断状態から導通状態に移行し、出力トランジスタDR3は遮断状態を維持する。また、クロック生成回路21、CPU22が停止状態から動作状態に移行し、タイマー23は遮断状態を維持する。このとき、クロック生成回路21及びCPU22は、状態の遷移に伴い消費電流が増加するが、出力トランジスタDR1、DR2が導通状態に移行することにより増加した消費電流が補われる。従って、動作状態に遷移した回路ブロックにおいて増加した電流量と、出力トランジスタDR1、DR2が供給を開始した電流量とが吊りあうことにより、レギュレータ10が出力する内部電源の電圧は、電圧降下が抑制される。
When transitioning from the reset state to the reset release state, the output transistor DR4 maintains the conductive state, the output transistors DR1 and DR2 shift from the cutoff state to the conductive state, and the output transistor DR3 maintains the cutoff state. Further, the
リセット解除状態からRUNモードに遷移した場合は、出力トランジスタDR1、DR2及び出力トランジスタDR4は導通状態を維持し、出力トランジスタDR3は遮断状態から導通状態に移行する。また、タイマー23が停止状態から動作状態に移行し、クロック生成回路21、CPU22は動作状態を維持する。このとき、タイマー23における消費電流が増加するが、出力トランジスタDR3が導通状態に遷移することにより増加した消費電流が補われる。従って、動作状態に遷移した回路ブロックにおいて増加した電流量と、出力トランジスタDR3が供給を開始した電流量とが吊りあうことにより、レギュレータ10が出力する内部電源の電圧は、電圧降下が抑制される。
When transitioning from the reset release state to the RUN mode, the output transistors DR1 and DR2 and the output transistor DR4 maintain the conductive state, and the output transistor DR3 transitions from the cutoff state to the conductive state. In addition, the
RUNモードからHALTモードに遷移した場合は、出力トランジスタDR1、DR3及び出力トランジスタDR4は導通状態を維持し、出力トランジスタDR2が導通状態から遮断状態に移行する。また、この状態遷移に伴いCPU21が動作状態から停止状態に移行し、クロック生成回路21、タイマー23は動作状態を維持する。このとき、CPU22における消費電流が減少するが、出力トランジスタDR2が遮断状態に移行することにより減少した消費電流の供給を停止する。従って、停止状態に遷移した回路ブロックにおいて減少した電流量と、出力トランジスタDR2が供給を停止した電流量とが吊りあうことにより、レギュレータ10が出力する内部電源の電圧は、電圧上昇が抑制される。
When transitioning from the RUN mode to the HALT mode, the output transistors DR1 and DR3 and the output transistor DR4 maintain the conductive state, and the output transistor DR2 shifts from the conductive state to the cutoff state. Further, with this state transition, the
HALTモードからRUNモードに遷移した場合は、出力トランジスタDR1、DR3及び出力トランジスタDR4は導通状態を維持し、出力トランジスタDR2が遮断状態から導通状態に移行する。また、この状態遷移に伴いCPU21が停止状態から動作状態に移行する。ことのき、CPU22における消費電流が増加するが、出力トランジスタDR2が導通状態に移行することにより増加した消費電流の供給を開始する。従って、動作状態に遷移した回路ブロックにおいて増加した電流量と、出力トランジスタDR2が供給を開始した電流量とが吊りあうことにより、レギュレータ10が出力する内部電源の電圧は、電圧上昇降下制される。
When the transition from the HALT mode to the RUN mode is performed, the output transistors DR1 and DR3 and the output transistor DR4 maintain the conductive state, and the output transistor DR2 shifts from the cutoff state to the conductive state. Further, along with this state transition, the
RUNモードからSTOPモードに遷移した場合は、出力トランジスタDR4は導通状態を維持し、出力トランジスタDR1〜DR3が導通状態から遮断状態に移行する。また、クロック生成回路21とCPU22とタイマー23が動作状態から停止状態に移行する。RUNモードからSTOPモードに遷移した場合は、クロック生成回路21、CPU22、タイマー23の消費電流が減少するが、出力トランジスタDR1〜DR3が遮断状態に移行することで、減少した消費電流の供給を停止する。従って、停止した回路ブロックにおいて減少した電流量と、出力トランジスタDR1〜DR3が供給を停止した電流量とが吊りあうことにより、レギュレータ10が出力する内部電源の電圧は、電圧上昇が抑制される。
When transitioning from the RUN mode to the STOP mode, the output transistor DR4 maintains the conductive state, and the output transistors DR1 to DR3 shift from the conductive state to the cutoff state. In addition, the
STOPモードからRUNモードに遷移した場合は、出力トランジスタDR4は導通状態を維持し、出力トランジスタDR1〜DR3が遮断状態から導通状態に移行する。また、クロック生成回路21とCPU22とタイマー23は停止状態から動作状態に移行する。STOPモードからRUNモードに遷移した場合は、クロック生成回路21、CPU22、タイマー23の消費電流が増加するが、出力トランジスタDR1〜DR3が導通状態に遷移することでこの消費電流の増加を補う。従って、動作状態に遷移した回路ブロックにおいて増加した電流量と、出力トランジスタDR1〜DR3が供給を開始した電流量とが吊りあうことにより、レギュレータ10が出力する内部電源の電圧は、電圧降下が抑制される。
When transitioning from the STOP mode to the RUN mode, the output transistor DR4 maintains the conductive state, and the output transistors DR1 to DR3 shift from the cutoff state to the conductive state. Further, the
RUNモードからリセット状態に遷移した場合は、出力トランジスタDR4は導通状態を維持し、出力トランジスタDR1〜DR3が導通状態から遮断状態に移行する。また、クロック生成回路21、CPU22、タイマー23が動作状態から停止状態に移行する。RUNモードからリセット状態に遷移した場合は、クロック生成回路21、CPU22、タイマー23の消費電流が減少するが、出力トランジスタDR1〜DR3が遮断状態に遷移することで減少した消費電流の供給を停止する。従って、停止した回路ブロックにおいて減少した電流量と、出力トランジスタDR1〜DR3が供給を停止した電流量とが吊りあうことにより、レギュレータ10が出力する内部電源の電圧は、電圧上昇が抑制される。
When transitioning from the RUN mode to the reset state, the output transistor DR4 maintains the conductive state, and the output transistors DR1 to DR3 shift from the conductive state to the cutoff state. In addition, the
HALTモードからリセット状態に遷移した場合は、出力トランジスタDR4は導通状態を維持し、出力トランジスタDR2は遮断状態を維持し、出力トランジスタDR1、DR3が遮断状態から導通状態に移行する。また、CPU22は停止状態を維持するが、クロック生成回路21、タイマー23は動作状態から停止状態に移行する。HALTモードからリセット状態に遷移した場合は、クロック生成回路21とタイマー23の消費電流が減少するが、出力トランジスタDR1、DR3が遮断状態に移行することで、減少した消費電流の供給を停止する。従って、停止した回路ブロックにおいて減少した電流量と、出力トランジスタDR1、DR3が供給を停止した電流量とが吊りあうことにより、レギュレータ10が出力する内部電源の電圧は、電圧上昇が抑制される。
When the transition is made from the HALT mode to the reset state, the output transistor DR4 maintains the conductive state, the output transistor DR2 maintains the cutoff state, and the output transistors DR1 and DR3 shift from the cutoff state to the conductive state. The
STOPモードからリセット状態に遷移した場合は、出力トランジスタDR4は導通状態を維持し、出力トランジスタDR1〜DR3は遮断状態を維持する。クロック生成回路21、CPU22、タイマー23は停止状態を維持する。STOPモードからリセット状態に遷移した場合は、遷移前から状態を保持しているため、状態遷移の前後で消費電流及び供給電流に変化がないため、レギュレータ10が出力する内部電源の電圧は、変動を生じない。
When the transition is made from the STOP mode to the reset state, the output transistor DR4 maintains the conduction state, and the output transistors DR1 to DR3 maintain the cutoff state. The
上記説明より、本実施の形態にかかる半導体装置1では、動作状態と停止状態とが制御信号S1〜S3により切り替えられる回路ブロックと、当該回路ブロックに対応して設けられ、制御信号S1〜S3により導通状態と遮断状態とが切り替えられる複数の駆動段回路を有する。また、複数の駆動段回路は、それぞれ対応する回路ブロックの消費電流に応じた電流を供給する。そして、半導体装置1は、回路ブロックの状態遷移に応じて駆動段回路の導通状態と遮断状態とを切り替える。つまり、半導体装置1は、駆動段回路11〜14が供給する電流と論理回路20において消費される電流との平衡状態を回路ブロックの状態に関わらず保つ。これにより、半導体装置1は、レギュレータ10が出力する内部電源の電圧の変動要因となる供給電流と論理回路20の消費電流と不平衡状態を回避し、内部電源の電圧を安定させることができる。
From the above description, in the
また、半導体装置1では、駆動段回路11〜13の合成抵抗値と回路ブロック21〜23の合成抵抗値との比を回路ブロックの状態によらず一定に保つ。これにより、半導体装置1では、回路ブロックの状態が変化した場合においても内部電源の電圧の変動要因となる内部電源ノードを中心とした抵抗比の変動を抑制し、内部電源の電圧の変動を防ぐことができる。
In the
実施の形態2
実施の形態2にかかる半導体装置2のブロック図を図8に示す。図8に示すように、半導体装置2は、駆動段回路11〜13の変形例となる駆動段回路51〜53を含むレギュレータ10aを有する。駆動段回路11〜13では、スイッチ回路、インバータ、制御トランジスタから構成される活性状態切替回路41〜43を用いたが、駆動段回路51〜53は、活性状態切替回路41〜43に代えて遮断制御トランジスタP1〜P3を用いる。なお、実施の形態2の説明において実施の形態1にかかる構成要素と同一のものについては同一の符号を付して説明を省略する。
FIG. 8 shows a block diagram of the
遮断制御トランジスタP1〜P3は、それぞれ出力トランジスタDR1〜DR3に対応して設けられる。そして、遮断制御トランジスタは、電源端子と内部電源ノードNOUTとの間に出力トランジスタと直列に接続される。本実施の形態では遮断制御トランジスタとしてPMOSトランジスタを用いる。 The cutoff control transistors P1 to P3 are provided corresponding to the output transistors DR1 to DR3, respectively. The cutoff control transistor is connected in series with the output transistor between the power supply terminal and the internal power supply node NOUT. In this embodiment, a PMOS transistor is used as the cutoff control transistor.
ここで、半導体装置2における駆動段回路51〜53の制御方法について説明する。半導体装置2においても、駆動段回路51はクロック生成回路21に対応して設けられており、クロック生成回路21と同様に制御信号S1により導通状態が制御される。駆動段回路52はCPU22に対応して設けられており、CPU22と同様に制御信号S2により導通状態が制御される。駆動段回路53はタイマー23に対応して設けられており、タイマー23と同様に制御信号S3により導通状態が制御される。
Here, a method of controlling the
そして、駆動段回路51の遮断制御トランジスタP1はゲートに制御信号S1が入力され、駆動段回路52の遮断制御トランジスタP2はゲートに制御信号S2が入力され、駆動段回路53の遮断制御トランジスタP3はゲートに制御信号S3が入力される。
Then, the control signal S1 is input to the gate of the cutoff control transistor P1 of the
制御信号S1がクロック生成回路21の停止状態を指示する状態(例えば、ハイレベル)であった場合、遮断制御トランジスタP1は遮断状態となり、出力トランジスタDR1のドレインと電源端子とが切り離される。これにより、出力トランジスタDR1は遮断状態となる。一方、制御信号S1がクロック生成回路21の動作状態を指示する状態(例えば、ロウレベル)であった場合、遮断制御トランジスタP1は導通状態となり、出力トランジスタDR1のドレインと電源端子とが接続される。これにより、出力トランジスタDR1は導通状態となる。
When the control signal S1 is in a state instructing the stop state of the clock generation circuit 21 (for example, high level), the cutoff control transistor P1 is in a cutoff state, and the drain of the output transistor DR1 is disconnected from the power supply terminal. As a result, the output transistor DR1 is cut off. On the other hand, when the control signal S1 is in a state (for example, low level) indicating the operation state of the
制御信号S2がCPU22の停止状態を指示する状態(例えば、ハイレベル)であった場合、遮断制御トランジスタP2は遮断状態となり、出力トランジスタDR2のドレインと電源端子とが切り離される。これにより、出力トランジスタDR2は遮断状態となる。一方、制御信号S2がCPU22の動作状態を指示する状態(例えば、ロウレベル)であった場合、遮断制御トランジスタP2は導通状態となり、出力トランジスタDR2のドレインと電源端子とが接続される。これにより、出力トランジスタDR2は導通状態となる。
When the control signal S2 is in a state (for example, high level) instructing the stop state of the
制御信号S3がタイマー23の停止状態を指示する状態(例えば、ハイレベル)であった場合、遮断制御トランジスタP3は遮断状態となり、出力トランジスタDR3のドレインと電源端子とが切り離される。これにより、出力トランジスタDR3は遮断状態となる。一方、制御信号S3がタイマー23の動作状態を指示する状態(例えば、ロウレベル)であった場合、遮断制御トランジスタP3は導通状態となり、出力トランジスタDR3のドレインと電源端子とが接続される。これにより、出力トランジスタDR1は導通状態となる。
When the control signal S3 is in a state instructing the stop state of the timer 23 (for example, high level), the cutoff control transistor P3 is in a cutoff state, and the drain of the output transistor DR3 and the power supply terminal are disconnected. As a result, the output transistor DR3 is cut off. On the other hand, when the control signal S3 is in a state (for example, low level) indicating the operation state of the
上記説明より、実施の形態2にかかる半導体装置2は、駆動段回路において活性状態切替回路に代えて遮断制御トランジスタを用いたが、遮断制御トランジスタによっても出力トランジスタの導通状態と遮断状態を切り替えることが可能である。これにより、半導体装置2においても、実施の形態1にかかる半導体装置1と同様に、回路ブロックの動作の切り替わりに応じて供給する電流を切り替えることができるため、内部電源の電圧の変動を抑制することができる。
From the above description, the
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、出力トランジスタとしてNMOSトランジスタではなくPMOSトランジスタを用いることも可能である。この場合、駆動信号S4の電圧レベルが変更される。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, a PMOS transistor can be used as an output transistor instead of an NMOS transistor. In this case, the voltage level of the drive signal S4 is changed.
1、2 半導体装置
10、10a レギュレータ
11〜14、51〜53 駆動段回路
15 制御段回路
20 論理回路
21 クロック生成回路
22 CPU
23 タイマー
41〜43 活性状態切替回路
51〜53 駆動段回路
20 論理回路
30 動作モード制御回路
DR1〜DR4 出力トランジスタ
INV1〜INV3 インバータ
M1〜M3 制御トランジスタ
P1〜P3 遮断制御トランジスタ
NOUT 内部電源ノード
OP 差動増幅器
R1、R2 抵抗
S1〜S3 制御信号
S4 駆動信号
SW1〜SW3 スイッチ回路
DESCRIPTION OF
23
Claims (20)
電源端子と前記内部電源ノードとの間に接続される複数の駆動段回路と、
前記複数の駆動段回路に対して前記内部電源ノードの電圧値に応じた共通の駆動信号を与える制御段回路と、を備え、
前記複数の駆動段回路は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において前記駆動信号に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する電源回路。 A power supply circuit that supplies an internal power supply via an internal power supply node to a plurality of circuit blocks that switch between an operation state and a stop state according to a corresponding control signal,
A plurality of drive stage circuits connected between a power supply terminal and the internal power supply node;
A control stage circuit that provides a common drive signal according to a voltage value of the internal power supply node to the plurality of drive stage circuits,
Each of the plurality of drive stage circuits is switched between a conductive state and a cut-off state according to a control signal applied to the corresponding circuit block, and in the conductive state, according to the current consumption of the corresponding circuit block based on the drive signal. Power supply circuit that outputs output current.
電源端子と前記内部電源ノードとの間に接続される複数の駆動段回路と、
前記複数の駆動段回路に対して前記内部電源ノードの電圧値に応じた共通の駆動信号を与える制御段回路と、を備え、
前記複数の駆動段回路は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において前記駆動信号に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する半導体装置。 A plurality of circuit blocks that switch between an operating state and a stopped state in accordance with a corresponding control signal and operate based on an internal power supply supplied via an internal power supply node;
A plurality of drive stage circuits connected between a power supply terminal and the internal power supply node;
A control stage circuit that provides a common drive signal according to a voltage value of the internal power supply node to the plurality of drive stage circuits,
Each of the plurality of drive stage circuits is switched between a conductive state and a cut-off state according to a control signal applied to the corresponding circuit block, and in the conductive state, according to the current consumption of the corresponding circuit block based on the drive signal. Semiconductor device that outputs output current.
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