JP2010515203A - カップリング補償を含む不揮発性メモリ読み出し動作のためのマージンを付加した隣接メモリ読み出し - Google Patents

Abstract

隣接するフローティングゲート（又は隣接する電荷蓄積素子）に蓄積された電荷に基づく電界の結合に起因して不揮発性メモリセルのフローティングゲート（又は他の電荷蓄積素子）に蓄積されたみかけの電荷量のシフトが発生する。この問題は、異なる時間に書き込まれた隣接メモリセルの組の間で顕著に発生する。この結合を考慮するために、特定のメモリセルに対する読み出し処理は、隣接メモリセルに補償を与え、その隣接メモリセルがその特定のメモリセルに及ぼす結合作用の影響を低減する。適切な補償を決定するためにマージンを付加した読み出し電圧を用いる。

Description

本発明は、不揮発性メモリのための技術に関する。

半導体メモリデバイスは、様々な電子デバイスに使用されることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ及び他の装置に使用されている。フラッシュＥＥＰＲＯＭを含む電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）は、最も普及している不揮発性半導体メモリの一つである。

ＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。トランジスタの閾値電圧は、フローティングゲート上に保持されている電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。

ＥＥＰＲＯＭやＮＡＮＤ型フラッシュメモリデバイスなどのフラッシュメモリデバイスに書き込みを行う場合、典型的には、ビットラインが接地されるとともに、制御ゲートに書き込み電圧が加えられる。電子がチャネルからのフローティングゲートへ注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリセルの閾値電圧が上昇し、メモリセルが書き込まれた状態となる。幾つかのＥＥＰＲＯＭとフラッシュメモリデバイスは、２つの帯電範囲を記憶するために用いられる不揮発性を有しており、それゆえ、そのようなメモリセルは、２つの状態の間で書き込み／消去を行うことができる（消去状態と書き込み状態）。そのような不揮発性メモリデバイスは、バイナリフラッシュメモリデバイスと呼ばれることがある。マルチステートフラッシュメモリデバイスと呼ばれるデバイスは、複数の区別された、許可／有効書き込み閾値電圧範囲を特定することで実現される。これらの閾値電圧範囲は、禁止帯によって区別される。区別された閾値電圧のそれぞれは、メモリデバイス内で符号化されるデータビットの組の既定値に対応する。書き込みに関するさらなる情報は、「Source Side Self Boosting Technique for Non-Volatile Memory」と題した米国特許第６，８５９，３９７号、及び、「Detecting Over Programmed Memory」と題した米国特許第６，９１７，５４２号に開示されている。これらの文献の内容は、その全体を参照することにより本明細書に組み込まれる。

フローティングゲート又は他の帯電領域に蓄積された電荷量の見かけ上のシフト（変化）が起こることがある。この電荷量のみかけのシフトは、隣接したフローティングゲートのそれぞれに蓄積された電荷量に起因する電場の結合（カップリング）によって生じる。このフローティングゲート対フローティングゲートのカップリング現象については、米国特許第５，８６７，４２９号に記述があり、その文献の全体は参照によって本明細書に組み込まれる。対象のフローティングゲートに隣接するフローティングゲートには、同じビットライン上で隣接したフローティングゲート、同じワードライン上で隣接したフローティングゲート、又は、対象のフローティングゲートと対角の位置にあるフローティングゲートが含まれる。これらのフローティングゲートはいずれも、隣接するビットライン及びワードライン上にある。

このフローティングゲート対フローティングゲートのカップリング現象は、異なる時間に書き込まれた隣接メモリセルの組の間で最も顕著に発生する。例えば、第１メモリセルに対して、そのフローティングゲートに１つのデータセットに対応する所定の電荷量レベルが加えられて書き込みが行われる。続いて、一つ又は複数の隣接メモリセルに対して、それらのフローティングゲートに２番目のデータセットに対応した所定の電荷量レベルが加えられて書き込みが行われる。前述の一つ又は複数の隣接メモリセルへの書き込みが行われると、第１のメモリセルから読み出す際の電荷量レベルが書き込み時の電荷量レベルと異なって見えることがある。この現象は、第１メモリセルにカップリングしている隣接メモリセルの荷電量の影響に起因して生じる。隣接メモリセルからのカップリング（結合）は、読み取り動作における見かけ上の電荷量レベルが、記憶されているデータの読み間違いを生じ得るほどにシフトさせてしまうことがある。

マルチステートデバイスでは許可された閾値電圧範囲と禁止帯の幅がバイナリデバイスのものよりも狭いので、フローティングゲート間のカップリングの影響はマルチステートデバイスにとっては大きな問題である。フローティングゲート間のカップリングは、メモリセルの状態を許可された閾値電圧範囲から禁止帯へとシフトさせてしまうことがある。

メモリセルの小型化が進行する中で、短チャネル効果の増大、酸化物厚み／カップリング比率の変化、及び、更なるチャネルドーパントの変動によって、書き込み／消去の閾値電圧の区分の増加が見込まれている。また、このことにより、隣り合う状態間の有効な分離幅はより縮小される。この影響は、２つの状態のみを採用するメモリ（バイナリメモリ）よりもマルチステートメモリセルで顕著である。さらに、ワードライン間の間隔の縮小、及び、ビットライン間の間隔の縮小もまた、隣接するフローティングゲート間のカップリングを増大させてしまう。

フローティングゲート間のカップリングを考慮するために、対象のメモリセルに対する読み出し処理は、隣接メモリセルが対象のメモリセルへ与えるカップリングの影響を低減するために、隣接メモリセルへ補償を与える。隣接メモリセルは、電荷量、状態、或いは他のセルの状態情報を特定するために読み出される。隣接メモリセルからのその情報は、読み出し処理において対象のメモリセルを読み出す際、その隣接メモリセルに対する適切な補償を与えるために用いられる。隣接するメモリセルを読み出す際、隣接メモリセルの閾値電圧のみかけ上のシフトを考慮に入れるためにマージンを付加した参照電圧が用いられる。

一実施形態は、次のステップによって不揮発性メモリを読み出すことを含む。選択しない不揮発性記憶素子（非選択不揮発性記憶素子）に隣接する選択した不揮発性記憶素子（選択不揮発性記憶素子）に対する読み出し処理において、その非選択不揮発性記憶素子の状態を決定するために、当該非選択不揮発性記憶素子に特定の状態に対応する読み出し電圧を第１電圧レベルで印加するステップ。その読み出し処理の間に、前述の選択不揮発性記憶素子に前述の読み出し電圧を第２電圧レベルで印加するステップ。前述の非選択不揮発性記憶素子の状態に基づいて前述の選択不揮発性記憶素子に読み出し電圧を印加するときに、その非選択不揮発性記憶素子に対して特定の電圧を用いるステップ。及び、その読み出し処理においてその選択不揮発性記憶素子の状態を検出する（センスする）ステップ。

一つの典型的な実装形態は、複数の不揮発性記憶素子と、本明細書が開示する処理を実行するためにその複数の不揮発性記憶素子と通信する管理回路を備える。複数の不揮発性記憶素子と通信する管理回路の一実施形態は、次の通り各電圧を供給する。管理回路は、第２不揮発性記憶素子の書き込みを検証するときに、第１不揮発性記憶素子に第１パス電圧を印加する。管理回路は、第３不揮発性記憶素子に対する読み出し処理において、第２不揮発性記憶素子の現在の状態を決定するときに第１不揮発性記憶素子に第２パス電圧を印加する。管理回路は、現在の状態を決定するときに第２不揮発性記憶素子に特定の状態（a particular state）に対応した第１読み出し電圧を印加する。さらに管理回路は、その読み出し処理において、第３不揮発性記憶素子の状態を決定するために、第３不揮発性記憶素子に前記した特定の状態に対応した第２読み出し電圧を印加する。一実施形態では、第１読み出し電圧は、第１パス電圧と第２パス電圧の差に基づいている。

図１は、ＮＡＮＤストリングの平面図である。 図２は、ＮＡＮＤストリングの等価回路図である。 図３は、ＮＡＮＤフラッシュメモリセルのアレイのブロック図である。 図４は、フローティングゲートメモリシステムのブロック図である。 図５は、センスブロックの一例を示すブロック図である。 図６は、書き込みと書き込み検証において不揮発性記憶素子の制御ゲートに印加される典型的な電圧波形を示す図である。 図７は、不揮発性メモリの書き込み処理の一実施形態を説明するフローチャートである。 図８は、１組の閾値電圧区分の典型例を示す図である。 図９は、１組の閾値電圧区分の典型例を示す図である。 図１０Ａは、種々の閾値電圧区分を示すとともに、不揮発性メモリの書き込み処理を説明する図である。 図１０Ｂは、種々の閾値電圧区分を示すとともに、不揮発性メモリの書き込み処理を説明する図である。 図１０Ｃは、種々の閾値電圧区分を示すとともに、不揮発性メモリの書き込み処理を説明する図である。 図１１Ａは、種々の実施形態における不揮発性メモリ書き込みの順序を説明する表である。 図１１Ｂは、種々の実施形態における不揮発性メモリ書き込みの順序を説明する表である。 図１１Ｃは、種々の実施形態における不揮発性メモリ書き込みの順序を説明する表である。 図１１Ｄは、種々の実施形態における不揮発性メモリ書き込みの順序を説明する表である。 図１１Ｅは、種々の実施形態における不揮発性メモリ書き込みの順序を説明する表である。 図１１Ｆは、種々の実施形態における不揮発性メモリ書き込みの順序を説明する表である。 図１１Ｇは、種々の実施形態における不揮発性メモリ書き込みの順序を説明する表である。 図１２は、読み出し／検証動作における信号群の変化を説明するタイミング図である。 図１３は、不揮発性メモリの読み出し処理の一実施形態を説明するフローチャート図である。 図１４は、不揮発性メモリの読み出し動作を実行する処理の一実施形態を説明するフローチャート図である。 図１５は、２個の隣接メモリセル間の容量カップリングを示すブロック図である。 図１６は、データ回復処理の一実施形態を説明するフローチャート図である。 図１７は、複数ワードラインからデータを回復するための処理の一実施形態を説明するフローチャート図である。 図１８は、下位ページからデータを読み出す処理の一実施形態を説明するフローチャート図である。 図１９は、上位ページからデータを読み出す処理の一実施形態を説明するフローチャート図である。 図２０は、データを読み出す処理の一実施形態を説明するフローチャート図である。 図２１は、上位ページからデータを読み出す処理の一実施形態を説明するフローチャート図である。 図２２は、補償なしにデータを読み出す処理の一実施形態を説明するフローチャート図である。 図２３は、フローティングゲート間（又は誘電領域間）カップリングに対する補償を行いながらデータを読み出す処理の一実施形態を説明するフローチャート図である。 図２４は、データ値を決定する処理を示す表である。 図２５は、訂正を用いた上位ページの読み出し処理の一実施形態を説明するフローチャート図である。 図２６は、閾値電圧のみかけ上のシフトを図解する１組の閾値電圧区分と２組の読み出し参照電圧の典型例を示す図である。 図２７は、異なる組の読み出し参照電圧を用いた隣接セルの読み出し処理の一実施形態を示すフローチャート図である。 図２８は、異なる組の読み出し参照電圧を用いた隣接ワードラインの読み出し処理の一実施形態を示すフローチャート図である。 図２９は、閾値電圧のみかけ上のシフトを図解する１組の閾値電圧区分と２組の読み出し参照電圧の典型例を示す図である。

フラッシュメモリシステムの一例は、ＮＡＮＤ構造を用いており、２つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリング３０を示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１選択ゲート１２と第２選択ゲート２２の間に挟まれている、直列に接続されている４つのトランジスタ１０、１２、１４及び１６を有する。選択ゲート１２は、ＮＡＮＤストリングをビットライン２６に接続している。選択ゲート２２は、ＮＡＮＤストリングをソースライン２８に接続している。選択ゲート１２は、選択ラインＳＧＤを介して制御ゲート２０ＣＧに適切な電圧を加えることによって制御される。選択ゲート２２は、選択ラインＳＧＳを介して制御ゲート２２ＣＧに適切な電圧を加えることによって制御される。トランジスタ１０、１２、１４、及び１６の夫々は、制御ゲートとフローティングゲートを備えており、それらはメモリセルのゲート要素を形成する。例えば、トランジスタ１０は、制御ゲート１０ＣＧとフローティングゲート１０ＦＧを備えている。トランジスタ１２は、制御ゲート１２ＣＧとフローティングゲート１２ＦＧを備えている。トランジスタ１４は、制御ゲート１４ＣＧとフローティングゲート１４ＦＧを備えている。トランジスタ１６は、制御ゲート１６ＣＧとフローティングゲート１６ＦＧを備えている。制御ゲート１０ＣＧはワードラインＷＬ３に接続されており、制御ゲート１２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１６ＣＧはワードラインＷＬ０に接続されている。

ＥＥＰＲＯＭシステムに適用できる他のタイプのメモリセルは、電荷を不揮発で蓄積するために、伝導性のフローティングゲートに替えて非伝導の誘電物質を活用する。そのようなセルは、Chanらによる記事、「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」、IEEE Electron Device Letters, Vol. EDL-8, No.3 March 1987, pp 93-95に説明されている。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（ＯＮＯ）で形成される三層の誘電体が、メモリセルチャネル上で半導電性基板の表面と導電性制御ゲートとの間に挟まれている。セルは、セルチャネルから窒化物の中に電子を注入することにより書き込みが行われ、窒化物内において電子が制限領域内にトラッピングされ蓄積される。この蓄積された電荷は、セルのチャネルの一部の閾値電圧を、その変化が検出できる程に変更する。セルは、窒化物中にホットホールを注入することによって消去される。Nozakiらの、「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」、IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501に、分離した選択トランジスタを形成するためにドーピングされたポリシリコンゲートがメモリセルチャネルの一部に拡がっている分割ゲート構成における同様のセルが説明されている。前記した２つの記事は、その全体を参照することにより本明細書に組み込まれる。参照することにより本明細書に組み込まれるWilliam D. Brown及びJoe E. Brewerによって編集された「Nonvolatile Semiconductor Memory Technology」、IEEE Press, 1998のセクション１．２にも、誘電電荷トラップデバイスに適用可能である書き込み技法が説明されている。この段落で説明されているメモリセルもまた用いることができる。本明細書が開示する技術は、異なるメモリセルの誘電領域群の間のカップリングに適用することもできる。

各セルに２ビットを記憶する別のアプローチが、Etianらによる、「NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell」、 IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545に説明されている。ONO誘電層は、ソースとドレイン拡散の間でチャネルを越えて拡がっている。１データビットに対応する電荷量は、ドレインに隣接する誘電体層内に局地化され、他のデータビットに対応する電荷量は、ソースに隣接する誘電体層内に局地化される。誘電体内の空間的に分離された複数の電荷蓄積領域のバイナリ状態を読み出すことによってマルチステートデータ記憶が得られる。本段落で説明したメモリセルも用いることができる。

図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個などの数のメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するＮＡＮＤストリングにも限定されない。ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作に関連する例は、以下の米国特許／特許出願に記載されており、それらは、その全体を参照することにより本明細書に組み込まれる。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第５，３８６，４２２号、米国特許第６，４５６，５２８号、米国特許出願第０９／８９３，２７７（公開公報第ＵＳ２００３／０００２３４８号）。ＮＡＮＤフラッシュメモリに加えて、他のタイプの不揮発性メモリも、実施形態に従って用いることができる。

ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。図３は、例えば図１と２に示したＮＡＮＤストリングの典型的なアレイ１００を表している。各列に沿って、ビットライン２６が、ＮＡＮＤストリングのビットライン選択ゲートのドレイン端子に接続されている。ＮＡＮＤストリングの各行に沿って、ソースラインがＮＡＮＤストリングのソースライン選択ゲートの全ソース端子に接続されている。

メモリセルのアレイ１００は、多数のメモリセルのブロックに分割されている。フラッシュＥＥＰＲＯＭシステムでは一般的に、ブロックは消去の一単位を構成し、消去ブロックあるいは物理ブロックと呼ばれることがある。各ブロックは、同時に消去される最小数のメモリセルを含んでいる。但し、複数のブロックが同時に消去されることもある。幾つかの実装形態では、より小さいメモリセルの単位が同時に消去されることもある。図３では、一つのブロックは、共通セットのワードラインＷＬ０−ＷＬ３に接続されたセル群を含む。例えば、ブロック９０は、ワードラインＷＬ０−ＷＬ３に接続された各ＮＡＮＤストリング３０を含んでいる。

一実施形態では、メモリセルの各ブロックは、列群を構成する一組のビットラインと、列群を構成する一組のワードラインを備えている。各ブロックは典型的には複数のページに分割されている。一つのページは、典型的には書き込み或いは読み出しの最小単位を構成する。但し、１回の動作で複数のページが書き込まれる、或いは読み出されることもある。別の実施形態では、個々のページはセグメント群に分割される。セグメントは、基本的な読み出し動作によって１度に書き込まれる、より少ない数のセルを含んでいる。複数のページデータは、メモリセルの一つの行に記憶される。一つのページは、複数のセクタデータを記憶することができ、そのサイズは、通常はホストシステムによって定義される。一つのセクタは、ユーザデータとオーバーヘッドデータを含む。オーバーヘッドデータは、典型的にはエラー訂正コード（ＥＣＣ）を含む。ＥＣＣは、セクタのユーザデータから算出される。後述するコントローラの一部が、データがアレイに書き込まれる間にＥＣＣを算出し、また、アレイから読み出される間にＥＣＣをチェックする。或いは、ＥＣＣ及び／又は他のオーバーヘッドデータは、それらに対応するユーザデータが記憶されるものとは異なるページ或いは異なるブロックに記憶されてもよい。ユーザデータの１セクタは通常５１２バイトであり、そのサイズは、磁気ディスクドライブで通常用いられるセクタサイズに対応している。オーバーヘッドデータは、典型的には付加的な１６−２０バイトで構成される。８ページ、３２、６４、或いはそれ以上の多数のページが一つのブロックを構成する。幾つかの実施形態では、ＮＡＮＤストリングの一列が、一つのブロックを構成する。

一実施形態では、ビットラインは偶数（ｅｖｅｎ）ビットライン（ＢＬｅ）と奇数（ｏｄｄ）ビットライン（ＢＬｏ）に分かれている。偶数／奇数ビットラインアーキテクチャでは、共通するワードラインに沿っているとともに偶数ビットラインに接続されているメモリセル群が一度に書き込まれ、共通するワードラインに沿っているとともに奇数ビットラインに接続されているメモリセル群が別途一度に書き込まれる。同時に読み出されるか、或いは書き込まれるデータが１つの論理ページを構成する。

他の実施形態では、ビットライン群は偶数と奇数のビットラインに分かれてはいない。そのようなアーキテクチャは、一般に、全ビットラインアーキテクチャと呼ばれている。全ビットラインアーキテクチャでは、読み出し及び書き込み動作において１ブロックの全てのビットラインが同時に選択される。共通するワードラインに沿っているとともにいずれかのビットラインに接続されているメモリセル群は、同時に書き込まれる。他の実施形態では、ブロック或いはビットライン群は、他のグループ化（たとえば右と左、あるいは２以上のグループ化など）によっても分割され得る。

図４は、メモリセルの１ページを並列に読み出すための、或いは書き込むためのリード／ライト回路を有するメモリデバイス１１０を示している。メモリデバイス１１０は、１つ以上のメモリダイ又はチップ１１２を有する。メモリダイ１１２は、メモリセルの２次元アレイ１００、制御回路１２０、及び、リード／ライト回路１３０Ａと１３０Ｂを備えている。図４の一実施形態では、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。他の実施形態では、種々の周辺回路が、アレイの片側に非対象の形で実装されていてもよい。リード／ライト回路１３０Ａ及び１３０Ｂは、複数のセンスブロック２００を有しており、それらのセンスブロック２００によって、１ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ１００は、行デコーダ１４０Ａと１４０Ｂを介したワードラインと、列デコーダ１４２Ａと１４２Ｂを介したビットラインによってアドレス指定される。典型的な実施形態では、コントローラ１４４は、１つ以上のメモリダイ１１２のような同一のメモリデバイス１１０（例えば、取り外し可能なストレージカード又はパッケージ）内に実装される。命令、及び、データは、ライン１３２を介してホストとコントローラ１４４の間で転送され、また、ライン１３４を介してコントローラと１つ以上のメモリダイ１１２の間で転送される。

制御回路１２０は、リード／ライト回路１３０Ａと１３０Ｂと協働して、メモリアレイ１００に対してメモリ動作を実行する。制御回路１２０は、ステートマシン１２２、オンチップアドレスデコーダ１２４、及び電力制御モジュール１２６を有している。ステートマシン１２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ１２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ１４０Ａ、１４０Ｂ、１４２Ａ及び１４２Ｂによって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール１２６は、メモリ動作においてワードライン及びビットラインに供給される電力及び電圧を制御する。

図５は、センスモジュール１５０と呼ばれるコア部と、共通部１６０に分割された個別のセンスブロック２００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール１５０を用意し、一組のセンスモジュール１５０に対して一つの共通部１６０を用意してもよい。一例として、１個のセンスブロックは、１個の共通部１６０と８個のセンスモジュール１５０を有している。グループ内の各センスモジュールは、データバス１５６を介して協働する共通部と通信する。さらなる詳細として、２００４年１２月２９日出願の米国特許出願第１１／０２６，５３６、「Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers」があり、その出願は、全体を参照することにより本明細書に組み込まれる。

センスモジュール１５０は、接続されたビットライン内の伝導電流が予め決められた閾値レベルより高いか低いかを判定するセンス回路１５４を備えている。センスモジュール１５０はまた、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ１５２を有している。例えば、ビットラインラッチ１５２内にラッチされた予め決められた状態が、接続されたビットラインを、書き込み禁止を指定する状態（例えば、ＶＤＤ）に引き上げる（プル）する。

共通部１６０は、プロセッサ１６２、１組のデータラッチ１６４、及び、１組のデータラッチ１６４とデータバス１６８の間を接続するＩ／Ｏインタフェース１６６を備えている。プロセッサ１６２は計算を実行する。例えば、その機能の１つは、検出された（センスされた）メモリセル内に記憶されているデータを特定し、特定したデータを１組のデータラッチ内に格納することである。１組のデータラッチ１６４は、読み出し動作において、プロセッサ１６２によって特定されたデータビット群を格納するために用いられる。一組のデータラッチ１６４は、また、書き込み動作において、データバス１６８から取り込んだデータビット群を格納するためにも用いられる。取り込まれるデータビット群は、メモリ内に書き込む予定のライトデータ（書き込みデータ）を表す。

読み出し又は検出中には、システムの動作はステートマシン１２２の制御下にあり、ステートマシン１２２はアドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール１５０はこれらの電圧の１つに遷移し、バス１５６を介してセンスモジュール１５０からプロセッサ１６２に出力が提供される。その時点で、プロセッサ１６２は、センスモジュールの遷移イベントと、ステートマシンから入力ライン１５８を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を決定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ１６４に格納する。コアの別の実施形態では、ビットラインラッチ１５２は、センスモジュール１５０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。

当然のことながら、いくつかの実装形態では複数のプロセッサ１６２を有することができる。一実施形態では、各プロセッサ１６２は出力ライン（不図示）を有し、各出力ラインは共にワイヤードＯＲ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。ワイヤードＯＲの結果を受け取るステートマシンは、書き込まれる全てのビットがいつ所望のレベルに到達したかを判断できる。したがって、この構成は、書き込み処理の完了時点を判定する書き込み検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンは書き込み処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ１６２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。同様に、論理レベルを適切に選択することによって、グローバルステートマシンは、第１ビットがいつその状態を変更したのかを検知することができ、その結果としてアルゴリズムを変えることができる。

書き込み又は検証処理の間、書き込まれるべきデータはデータバス１６８から１組のデータラッチ１６４内に格納される。ステートマシン制御下の書き込み動作は、アドレス指定されたメモリセルの制御ゲートに加えられる一連の書き込み電圧パルスを伴う。各書き込みパルスに続いてリードバック（検証処理）が実行され、メモリセルが所望の状態に書き込まれたかどうかを判定する。プロセッサ１６２は、所望のメモリ状態に対するリードバックメモリ状態を監視する。その２つが一致したとき、プロセッサ１６２は、書き込み禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ１５２を設定する。これにより、たとえ書き込みパルスがその制御ゲートに影響しても、ビットラインに接続したセルがさらに書き込みされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ１５２をロードし、センス回路が検証処理中にそれに禁止値を設定する。

データラッチスタック１６４は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール１５０毎に３個のデータラッチが存在する。幾つかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に格納されたパラレルデータをデータバス１６８用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセル用のリード／ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってブロックデータを入力または出力できるようにする。特に、ｒ個のリード／ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード／ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード／ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。

不揮発性記憶デバイスの多様な実施形態の構造及び／または動作についてのさらなる情報は次の文献に記載されている。（１）米国特許出願公開２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、２００４年３月２５日公開、（２）米国特許出願公開２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、２００４年６月１０日公開、（３）米国特許出願第１１／０１５，１９９、「Improved Memory Sensing Circuit And Method For Low Voltage Operation」、発明者、Raul-Adrian Cernea、２００４年１２月１６日出願、（４）米国特許出願第１１／０９９，１３３号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、発明者Jian Chen、２００５年４月５日出願、及び、（５）米国特許出願第１１／３２１，９５３号、「Reference Sense Amplifier For Non-Volatile Memory」、発明者Siu Lung Chan、及び、Raul-Adrian Cernea、２００５年１２月２８日出願。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。

一実施形態では、データは、共通のワードラインに沿っているメモリセルに書き込まれる。従って、図９の書き込みパルスの印加に先立って、いずれかのワードラインが書き込みのために選択される。このワードラインを選択ワードラインと称する。ブロックの残りのワードライン群を非選択ワードラインと称する。選択ワードラインに対して１つ又は２つの隣接ワードラインが存在することがある。選択ワードラインに対して２つの隣接ワードラインが存在する場合、ドレイン側に位置する隣接ワードラインをドレイン側隣接ワードラインと称し、ソース側に位置する隣接ワードラインをソース側隣接ワードラインと称する。例えば、図２のＷＬ２が選択ワードラインの場合、ＷＬ１がソース側隣接ワードラインに相当し、ＷＬ３がドレイン側隣接ワードラインに相当する。

一つのメモリセルに書き込みを行う場合、例えば、ドレインとｐ−ウエルが０Ｖを受けつつ、制御ゲートは、その大きさが増加していく一連の書き込みパルスを受ける。一実施形態では、一連のパルスの大きさは、１２Ｖから２４Ｖの範囲である。他の実施形態では、一連のパルスの範囲は、これとは異なっていてよいし、例えば、１２Ｖよりも大きいレベルのパルスから始まってもよい。メモリセルへの書き込みにおいて、書き込みパルスの間の期間に検証動作が行われる。即ち、並列に書き込まれる一群のセルの各セルの書き込みレベルは、各書き込みパルスの間に読み出され、読み出されたレベルが書き込み時のレベルである検証レベルに達しているか或いは上回っているかが判定される。書き込みの一検証手段は、特定の比較ポイントで導通するか否かを検査することである。十分に書き込まれたことが検証されたセルは、例えばＮＡＮＤセルにおいては、ビットライン電圧が０からＶＤＤ（例えば１．８Ｖ−３．３Ｖ）に引き上げられ、全ての後続の書き込みパルスに対してロックされ、それらセルの書き込み処理は終了する。幾つかの場合には、パルス数は制限されることがあり（例えば２０パルス）、最後のパルスによってもあるメモリセルが十分に書き込まれなかった場合には、エラーが推定される。幾つかの実施形態では、書き込みに先立って、メモリセル群は、（ブロック単位或いは他の単位で）消去される。

図６は、一実施形態における書き込み電圧信号を示している。この信号は、大きさが増大していく一連のパルス群からなる。パルスの大きさは、既定のステップサイズでパルス毎に増大する。複数のデータビットを記憶するメモリセルの一実施形態では、典型的なステップサイズは０．２Ｖ（又は０．４Ｖ）である。各書き込みパルスの間に、検証パルスが存在する。図６の信号は、４状態メモリセルに対するものであり、それゆえ、その信号は、３個の検証パルスを含む。例えば、書き込みパルス２４０と２４２の間に、連続する３個の検証パルスが存在する。第１検証パルス２４４は、ゼロボルトの検証電圧レベルとして示されている。第１検証パルスの後には、第２検証電圧レベルにある第２検証パルス２４６が続く。第２検証パルスの後には、第３検証電圧レベルにある第３検証パルス２４８が続く。８状態でデータを記憶することができるマルチステートメモリセルは、例えば、７つの比較ポイントについて検証動作を実行する必要がある。そのため、７つの検証動作を７つの検証レベルで実行するために、２つの連続する書き込みパルスの間で７つの検証パルスが連続的に印加される。７つの検証動作に基づいて、そのシステムは、メモリセルの状態を決定することができる。検証に要する時間的負担を軽減する１つの手段は、より効率的な検証プロセスを利用するものである。これは例えば、米国特許出願第１０／３１４，０５５号、「Smart Verify for Multi-State Memories」、２００２年１２月５日出願、米国特許出願第１１／２５９，７９９号、「Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify」、２００５年１０月２７日出願、及び、米国特許出願番号第１１/２６０，６５８号、「Method for Programming of Multi-State Non-Volatile Memory Using Smart Verify」、２００５年１０月２７日出願、に開示されており、これら出願の全体は参照により、本明細書に組み込まれる。

図７は、不揮発性メモリを書き込むための方法の一実施形態を示すフローチャートである。書き込み対象のメモリセルはステップ２００にて消去される。ステップ２００は、書き込み対象のメモリセルよりも多くのメモリセル（例えばブロック単位、又は他の単位）を消去することを含んでいてよい。ステップ２０２では、消去されたメモリセルに対して消去した閾値電圧の区分を狭めるソフト書き込みが実行される。消去処理の結果、いくつかのメモリセルが必要以上に深く消去されてしまう可能性がある。ソフト書き込みは、小さな書き込みパルスを印加して、消去されたメモリセルの閾値電圧を消去検証レベルに近付ける。ステップ２０４では、「データロード」命令がコントローラ１４４によって発行され、制御回路１２０に入力されることで、データ入力／出力バッファにデータを入力することが可能となる。入力されたデータは命令として認識され、制御回路１２０に入力された命令ラッチ信号（図示せず）を介しステートマシン１２２によってラッチされる。ステップ２０６では、コントローラ又はホストから、ページアドレスを指定するアドレスデータが行コントローラ又はデコーダ１４０Ａ、１４０Ｂに入力される。入力されたデータは、制御回路に入力されたアドレスラッチ信号の影響を受けながら、ステートマシン１２２によってページアドレスとして認識されてラッチされる。ステップ２０８では、アドレス指定されたページ用の１ページの書き込みデータが、書き込みのためにデータ入力／出力バッファに入力される。一実施形態では、例えば、５３２バイトのデータを入力することができる。このデータは、選択ビットラインのための適切なレジスタ内にラッチされる。いくつかの実施形態では、データは、検証動作で使用するために、選択されたビットラインのための第２レジスタ内にもラッチされる。ステップ２１０では、「書き込み」命令がコントローラによって発行され、データ入力／出力バッファに入力される。この命令は、制御回路に入力された命令ラッチ信号を介してステートマシン１２２によってラッチされる。

ステップ２０８でラッチされたデータは、「書き込み」命令でトリガされることにより、適切なワードラインに印加した図６のステップ状のパルスを使用して、ステートマシン１２２が制御する選択されたメモリセル内に書き込まれる。ステップ２１２では、選択されたワードラインに印加される書き込みパルス電圧レベルＶ_ＰＧＭが開始パルス（例えば１２Ｖ）に初期化され、ステートマシン１２２によって維持されている書き込みカウンタＰＣが０に初期化される。ステップ２１４では、選択されたワードラインに第１Ｖ_ＰＧＭパルスが印加される。特定のデータラッチに論理「０」が格納されている場合には（論理「０」はそのデータラッチに対応するメモリセルを書き込みすべきことを示す）、対応するビットラインが接地される。一方、特定のデータラッチに論理「１」が格納されている場合（論理「１」はそのデータラッチに対応するメモリセルを現在のデータ状態に維持すべきことを示す）は、対応するビットラインにＶ_ＤＤが接続されて書き込みが禁止される。

ステップ２１６では、選択されたメモリセルの状態が検証される。選択されたセルの対象の閾値電圧が適切なレベルに達したことが検知されると、対応するデータラッチに格納されているデータが論理「１」に変更される。閾値電圧が適切なレベルに達していないことが検知された場合には、対応するデータラッチに格納されているデータは変更されない。こうすることで、対応するデータラッチに論理「１」が格納されているビットラインは書き込みする必要がなくなる。全てのデータラッチが論理「１」を格納したとき、ステートマシンは、全ての選択されたセルが書き込まれたことを認識する。ステップ２１８では、全てのデータラッチが論理「１」を格納しているかどうかがチェックされる。格納している場合には、全ての選択されたメモリセルが目標の状態に書き込まれ、検証されたので、書き込み処理は無事完了する。ステップ２２０にて、「合格」ステータスが通知される。

ステップ２１８にて全てのデータラッチが論理「１」を格納してはいないと判定された場合には、書き込み処理が継続する。ステップ２２２では、書き込みカウンタＰＣが書き込み限度値に対してチェックされる。書き込み限度値の一例は２０であるが、これ以外の値の使用も可能である。書き込みカウンタＰＣが２０未満でない場合には、ステップ２２６にて、書き込みに失敗したセルの数が既定数以下かどうかが判定される。書き込みに失敗したビットの数が既定数以下の場合には、ステップ２２８にて、書き込み処理に合格のフラグが立てられ、合格のステータスが通知される。書き込みに失敗したビットは、読み出し処理においてエラー修正を使用して修正することができる。しかし、書き込みに失敗したビットの数が既定数よりも多い場合には、ステップ２３０にて、書き込み処理に失敗したことを示すフラグが立てられ、失敗ステータスが通知される。書き込みカウンタＰＣが２０未満である場合には、ステップ２２４にて、Ｖ_ＰＧＭレベルがステップサイズだけ増加され、書き込みカウンタＰＣがインクリメントされる。ステップ２２４が終了すると、処理はステップ２１４へ戻り、次のＶ_ＰＧＭパルスを印加する。

図７のフローチャートは、バイナリ記憶に適用可能なシングルパス書き込みの方法を示す。マルチレベル記憶装置に適用できる２パス書き込み方法では、例えば、複数回の書き込みステップ又は検証ステップがフローチャートの一巡において用いられる。書き込み動作の各パスにおいてステップ２１２−２３０が実行される。第１パスでは、１又は複数の書き込みパルスが印加され、その結果が検証されて、セルが適切な中間状態にあるか否かが判定される。第２パスでは、１又は複数の書き込みパルスが印加され、その結果が検証されて、セルが適切な最終状態にあるか否かが判定される。

成功した書き込み処理の最後では、メモリセルの閾値電圧は、書き込み済みメモリセルの１又は複数の閾値電圧区分内、あるいは、消去済みメモリセルの閾値電圧区分内にあるはずである。メモリセルの可能な閾値電圧の範囲は、個別のメモリ状態を表す複数の範囲に分割することができる。例えば、２つの閾値電圧の範囲は、論理データ「１」と「０」に割り当てられる２つのメモリ状態を実現することができる。個別のメモリ状態を表す２以上の閾値電圧範囲を用いることによって、一つのメモリセルは、デジタルデータの複数ビットを記憶することもできる。閾値電圧ウィンドウは、所定のメモリ状態群と、個々の状態を画定するために使用される複数の電圧ブレークポイントレベルに分割することができる。例えば、４個の状態を使用する場合には、データ値１１、１０、０１、００に割り当てられる４個の区別されたメモリ状態を表す４個の閾値電圧範囲が存在することになる。メモリセルに書き込まれるデータとセルの閾値電圧範囲との間の特定の関係は、メモリセルに採用する符合化方法によって異なる。米国特許第６，２２２，７６２号、及び２００３年６月１３日出願の米国特許出願番号第１０／４６１，２４４号、「Tracking Cells For A Memory System」は、両方ともその全体が参照により本明細書に組み込まれる。それらの文献は、マルチステートフラッシュメモリセルの様々なデータ符号化方法について記述している。

図８は、各メモリセルが２ビットデータを記憶する一群のメモリセルに対する閾値電圧区分を示す。図８は、消去されたメモリセルに対応する第１閾値電圧区分Ｅと、書き込まれたメモリセルに対応する３個の閾値電圧区分Ａ、Ｂ及びＣを示している。一実施形態では、区分Ｅ内の閾値電圧は負値であり、区分Ａ、Ｂ及びＣ内の閾値電圧は正値である。図８の個々の閾値電圧範囲のそれぞれは、予め定められたデータビットの値に対応する。メモリセルに書き込まれるデータとセルの閾値電圧レベルとの間の特定の関係は、セルに採用されるデータ符号化の方法によって異なる。一実施形態では、データ値は、グレイコード割当を用いて閾値電圧範囲に割り当てられる。グレイコード割当を採用することによって、フローティングゲートの閾値電圧がそれに隣接する物理状態へ誤ってシフトした場合であってもその影響が１ビットだけに留まるようにすることができる。しかしながら、他の実施形態では、グレイコード法を用いずともよい。一例として、「１１」が閾値電圧範囲Ｅ（状態Ｅ）に割り当てられ、「１０」が閾値電圧範囲Ａ（状態Ａ）に割り当てられ、「００」が閾値電圧範囲Ｂ（状態Ｂ）に割り当てられ、「０１」が閾値電圧範囲Ｃ（状態Ｃ）に割り当てられる。図８は４個の状態の場合を示しているが、本明細書が開示する実施形態は、他のバイナリ、又は、４個以外の状態数を取り得るマルチステート構造に適用することも可能である。

図８はまた、フルシーケンス書き込み技術を示している。フルシーケンス書き込みでは、メモリセルに、消去状態Ｅから書き込み状態Ａ、Ｂ、或いはＣのいずれへもダイレクトに書き込むことができる。書き込まれるべきメモリセルの集団を、集団内の全メモリセルが消去状態Ｅとなるように最初に消去する。一連の書き込み電圧パルスを選択されたメモリセルの制御ゲートに印加し、メモリセルに直接に状態A、B、又はCを書き込む。幾つかのメモリセルを状態Ｅから状態Ａに書き込むとともに、他のメモリセルを状態Ｅから状態Ｂへ、及び／又は、状態Ｅから状態Ｃへ書き込むことができる。

図９は、２つの異なるページ（下位ページと上位ページ）のためのデータを記憶するマルチステートメモリセルへの２パス書き込み技術の一例を示す。４つの状態が示されている。状態Ｅでは、両ページに「１」が記憶される。状態Ａでは、下位ページに「０」が記憶され、上位ページに「１」が記憶される。状態Ｂでは、両ページに「１」が記憶される。状態Ｃでは、下位ページに「１」が記憶され、上位ページに「０」が記憶される。複数の状態のそれぞれに特定のビットパターンが割り当てられるが、異なるビットパターンを割り当てることも可能である。

第１書き込みパスでは、下位の論理ページへ書き込むべきビットに従って、セルの閾値電圧レベルを設定する。そのビットが論理「１」ならば、状態は先の消去の結果のときのままでよいので、閾値データを変更する必要はない。他方、書き込むべきビットが論理「０」ならば、矢印２５０が示すように、セルの閾値レベルを状態Ａへ増加させる。こうして第１書き込みパスが終了する。

第２書き込みパスでは、上位の論理ページに書き込むべきビットに従って、セルの閾値電圧レベルを設定する。上位論理ページビットが論理「１」ならば、そのセルは状態ＥとＡのいずれかであるので、書き込みする必要はない。状態ＥとＡの両者とも、下位ページビットへの書き込みにおいて上位ページビットが「１」のままだからである。上位ページビットが論理「０」の場合、閾値電圧をシフトする。第１パスの結果セルが消去状態Ｅのままであるならば、矢印２５４で示すように、第２パスでは、状態Ｃ内となるまで閾値電圧が増加するようにセルを書き込む。第１書き込みパスの結果でセルが状態Ａに書き込まれている場合、矢印２５２で示すように、第２パスでは、状態Ｂ内となるまで閾値電圧が増加するようにセルをさらに書き込む。第２パスは、下位ページのデータを変えることなく上位ページに論理「０」を記憶するように指定された状態へセルを書き込む。

図１０Ａ〜１０Ｃに、不揮発性メモリの書き込み処理を示す。ここで示す書き込み処理は、前ページの隣接メモリセルへの書き込みに続いて、特定のメモリセルに特定のページを書き込むことによって、その特定のメモリセルに対してフローティングゲート間のカップリングを抑制するものである。本明細書においては、その技法をラストファーストモード（ＬＭ）書き込みと称する。１０Ａ〜１０Ｃに示す例では、各メモリセルは、４データ状態を使って１メモリセル当り２ビットデータを記憶する。消去状態Ｅはデータ「１１」を記憶し、状態Ａはデータ「０１」を記憶し、状態Ｂはデータ「１０」を記憶し、状態Ｃはデータ「００」を記憶する。物理データ状態への他のデータ符号化方式を採用してもよい。各メモリセルは、２つの論理ページデータの一部を記憶する。説明のため、それらのページを上位ページと下位ページと称するが、他の呼称を付けてもよい。状態Ａは、上位ページにビット「０」を記憶し、下位ページにビット「１」を記憶することに符号化される。状態Ｂは、上位ページにビット「１」を記憶し、下位ページにビット「０」を記憶することに符号化される。状態Ｃは、両ページにビット「０」を記憶することに符号化される。ワードラインＷＬｎのメモリセルに対する下位ページデータは、図１０Ａに示されている第１ステップで書き込まれ、そのセルに対する上位ページデータは、図１０Ｃに示されている第２ステップで書き込まれる。下位ページデータがセルに対してデータ「１」を保持させるものであるならば、第１ステップにおいてセルの閾値電圧は状態Ｅのままでよい。下位ページデータが、「０」を書き込むべきものであるならば、そのメモリセルの閾値電圧を状態Ｂ’に引き上げる。ここで、状態Ｂ’は、Ｖｖｂよりも低い検証レベルＶｖｂ’を有する中間状態Ｂである。

一実施形態では、メモリセルに対して下位ページデータを書き込んだ後、隣接ワードラインＷＬｎ＋１の隣接メモリセルにその下位ページに関して書き込みを行う。例えば、図１〜３において、ＷＬ１のメモリセルに対して下位ページを書き込んだ後、ＷＬ２のメモリセルに対して下位ページを書き込む。メモリセル１２への書き込みの後、メモリセル１０の閾値電圧が状態Ｅから状態Ｂ’に引き上げられた場合、フローティングゲートカップリングはメモリセル１２のみかけの閾値電圧を引き上げる。ＷＬｎのメモリセルに対する累積的なカップリング作用は、図１０Ｂに示すように、そのセルの閾値電圧のみかけの閾値電圧区分を拡げる。閾値電圧区分のみかけ上の拡大は、図１０Ｃに示すように、注目するワードラインに上位ページを書き込む際に修正することができる。

図１０Ｃは、ＷＬｎのセルに上位ページを書き込む処理を示している。メモリセルが消去状態Ｅにあり、その上位ページビットが「１」のままである場合、そのメモリセルは状態Ｅのままでよい。メモリセルが状態Ｅにあり、その上位ページビットに「０」が書き込まれるべき場合は、メモリセルの閾値電圧を状態Ａ内となるまで引き上げる。メモリセルが中間閾値電圧区分Ｂ’内であり、その上位ページデータが「１」のままでよい場合は、最終状態Ｂとなるようにメモリセルを書き込む。メモリセルが中間閾値電圧区分Ｂ’内であり、その上位ページデータを「０」にすべき場合は、状態Ｃの範囲内となるようにメモリセルの閾値電圧を引き上げる。図１０Ａ〜１０Ｃに示した処理は、フローティングゲートカップリングの影響を低減する。隣接メモリセルの上位ページへの書き込みのみが、注目するメモリセルのみかけの閾値電圧に影響を及ぼすからである。本技法のさらに別の状態符号化の一例では、上位ページデータが「１」のときには中間状態Ｂ’から状態Ｃへ移動させ、上位ページデータが「０」のときには状態Ｂへ移動させる。図１０Ａ〜１０Ｃは、４データ状態と２データページの場合の一例を提供するものである。本技術は、４つ以上あるいはそれ以下の状態を有するとともに、様々な数のページを用いる場合にも適用可能である。

図１１Ａ〜１１Ｆは、図８、９、及び図１０Ａ〜１０Ｃで説明した方法の様々な実施形態における書き込み順を説明する表である。

図１１Ａは、全ビットライン書き込みにおける１ビットラインに沿ったメモリセルの書き込み順を示す表である。この実施形態では、４個のワードラインを備える１ブロックが、４個のページ（ページ０〜３）を有している。まずページ０を書き込み、次いでページ１を書き込み、次いでページ２を書き込み、最後にページ３を書き込む。ページ０のデータは、ワードラインＷＬ０に接続された全てのメモリセルに記憶されるデータを含む。ページ１のデータは、ワードラインＷＬ１に接続されたメモリセルに記憶されるデータを含む。ページ２のデータは、ＷＬ２に接続されたメモリセルに記憶されるデータを含む。ページ３のデータは、ワードラインＷＬ３に接続されたメモリセルに記憶されるデータを含む。図１１Ａの実施形態は、図８に関して上記説明したフルシーケンス書き込みを想定している。

図１１Ｂは、図８に関して上記説明したフルシーケンス書き込み方法を採用したときの偶数／奇数書き込みにおける書き込み順を示している。この実施形態では、４個のワードラインを備える１ブロックが、８データページを含んでいる。ワードラインＷＬ０に接続された偶数ビットライン上のメモリセルが、ページ０のデータを記憶する。ワードラインＷＬ０に接続された奇数ビットライン上のメモリセルが、ページ１のデータを記憶する。ワードラインＷＬ１に接続された偶数ビットライン上のメモリセルが、ページ２のデータを記憶する。ワードラインＷＬ１に接続された奇数ビットライン上のメモリセルが、ページ３のデータを記憶する。ワードラインＷＬ２に接続された偶数ビットライン上のメモリセルが、ページ４のデータを記憶する。ワードラインＷＬ２に接続された奇数ビットライン上のメモリセルが、ページ５のデータを記憶する。ワードラインＷＬ３に接続された偶数ビットライン上のメモリセルが、ページ６のデータを記憶する。ワードラインＷＬ３に接続された奇数ビットライン上のメモリセルが、ページ７のデータを記憶する。データは、ページの番号順に従ってページ０からページ７へと書き込まれる。

図１１Ｃの表は、全ビットライン書き込みを実行するメモリアレイについての図９の２フェーズ書き込み処理における書き込み順を示している。４個のワードラインを備える１ブロックは、８ページを含む。ワードラインＷＬ０に接続されたメモリセルでは、下位ページのデータがページ０を構成し、上位ページデータがページ１を構成する。ワードラインＷＬ１に接続されたメモリセルでは、下位ページのデータがページ２を構成し、上位ページデータがページ３を構成する。ワードラインＷＬ２に接続されたメモリセルでは、下位ページのデータがページ４を構成し、上位ページデータがページ５を構成する。ワードラインＷＬ３に接続されたメモリセルでは、下位ページのデータがページ６を構成し、上位ページデータがページ７を構成する。データは、ページの番号順に従ってページ０からページ７へと書き込まれる。

図１１Ｄは、偶数／奇数書き込みを実行するメモリアーキテクチャについての図９の２フェーズ書き込み処理における書き込み順を説明する表である。４個のワードラインを備える一つのブロックは、１６ページを含んでおり、それらのページは、ページ０からページ１５へ、ページの番号順に書き込まれる。ワードラインＷＬ０に接続された偶数ビットライン上のメモリセルでは、下位ページのデータがページ０を構成し、上位ページデータがページ２を構成する。ワードラインＷＬ０に接続された奇数ビットライン上のメモリセルでは、下位ページのデータがページ１を構成し、上位ページデータがページ３を構成する。ワードラインＷＬ１に接続された偶数ビットライン上のメモリセルでは、下位ページがページ４を構成し、上位ページがページ６を構成する。ワードラインＷＬ１に接続された奇数ビットライン上のメモリセルでは、下位ページがページ５を構成し、上位ページがページ７を構成する。ワードラインＷＬ２に接続された偶数ビットライン上のメモリセルでは、下位ページがページ８を構成し、上位ページがページ１０を構成する。ワードラインＷＬ２に接続された奇数ビットライン上のメモリセルでは、下位ページがページ９を構成し、上位ページがページ１１を構成する。ワードラインＷＬ３に接続された偶数ビットライン上のメモリセルでは、下位ページが１２を構成し、上位ページがページ１４を構成する。ワードラインＷＬ３に接続された奇数ビットライン上のメモリセルでは、下位ページがページ１３を構成し、上位ページがページ１５を構成する。これとは異なり、図１４Ｅの場合、偶数ビットラインの各ワードライン下の下位と上位の両ページは、同じワードラインの奇数ビットラインの両ページへの書き込みの前に書き込まれる。

図１１Ｆと図１１Ｇは、図１０Ａ〜１０Ｃの書き込み方法を採用した場合のメモリセルの書き込み順を示す。図１１Ｆは、全ビットライン書き込みを実行するアーキテクチャに関係する。ワードラインＷＬ０に接続されたメモリセルでは、下位ページがページ０を構成し、上位ページがページ２を構成する。ワードラインＷＬ１に接続されたメモリセルでは、下位ページがページ１を構成し、上位ページがページ４を構成する。ワードラインＷＬ２に接続されたメモリセルでは、下位ページがページ３を構成し、上位ページがページ６を構成する。ワードラインＷＬ３に接続されたメモリセルでは、下位ページがページ５を構成し、上位ページがページ７を構成する。メモリセルは、ページ０からページ７へと、ページの番号順に書き込まれる。

図１１Ｇは、奇数／偶数書き込みを実行するアーキテクチャに関係する。ワードラインＷＬ０に接続された偶数ビットライン上のメモリセルでは、下位ページがページ０を構成し、上位ページがページ４を構成する。ワードラインＷＬ０に接続された奇数ビットライン上のメモリセルでは、下位ページがページ１を構成し、上位ページがページ５を構成する。ワードラインＷＬ１に接続された偶数ビットライン上のメモリセルでは、下位ページがページ２を構成し、上位ページがページ８を構成する。ワードラインＷＬ１に接続された奇数ビットライン上のメモリセルでは、下位ページがページ３を構成し、上位ページがページ９を構成する。ワードラインＷＬ２に接続された偶数ビットライン上のメモリセルでは、下位ページがページ６を構成し、上位ページがページ１２を構成する。ワードラインＷＬ２に接続された奇数ビットライン上のメモリセルでは、下位ページがページ７を構成し、上位ページがページ１３を構成する。ワードラインＷＬ３に接続された偶数ビットライン上のメモリセルでは、下位ページがページ１０を構成し、上位ページがページ１４を構成する。ワードラインＷＬ３に接続された奇数ビットライン上のメモリセルでは、下位ページがページ１１を構成し、上位ページがページ１５を構成する。メモリセルは、ページ０からページ１５へと、ページの番号順に書き込まれる。最後に、偶数と奇数のビットラインの両者を有するアーキテクチャのそれぞれは、全ての偶数ビットラインを例えばチップの左側に物理的にまとめて配置し、全ての奇数ビットラインを例えばチップの右側にまとめて配置して、実装することができる。

図１１Ａ〜１１Ｇの実施形態において、メモリセルは、ソース側からドレイン側へＮＡＮＤストリングに沿って書き込まれることに留意されたい。また、図の表は、４つのワードラインを備えた実施形態について示している。表に示した種々の方法は、４つ以外のワードラインを備えたシステムに適用することでき、また、順序を適宜に変更することによって、異なる方向（例えばドレインからソースへ向かって）に書き込むことができる。奇数／偶数書き込みを使ったアーキテクチャの例が、米国特許第６，５２２，５８０と第６，６４３，１８８に開示されており、それら両文献はその全体を参照することにより本明細書に組み込まれる。全ビットライン書き込みを用いたアーキテクチャに関するさらなる情報は、次の米国特許文献に開示されており、それらの文献はその全体を参照することにより本明細書に組み込まれる。米国特許公開公報第２００４／００５７２８３、米国特許公開公報第２００４／００６００３１、米国特許公開公報第２００４／００５７２８５、米国特許公開公報第２００４／００５７２８７、米国特許公開公報第２００４／００５７３１８、米国特許第６，７７１，５３６公報、及び、米国特許６，７８１，８７７公報。

一実施形態では、メモリセルは、ｐウエルを十分な時間消去電圧（例えば２０ボルト）に引き上げ、ソースとビットラインをフローティング状態にするとともに選択されたブロックのワードラインを接地することによって消去することができる。選択されたメモリセルのトンネル酸化層に強い電界が加わると、フローティングゲートの電荷が基板側へ放出されて、選択されたメモリセルのデータが消去される。電荷がフローティングゲートからｐウエル領域へ移動するにつれて、選択されたメモリセルの閾値電圧が下がる。消去を禁止すべきセルについては、そのワードラインをフローティング状態にしておく。容量結合（カップリング）によって、非選択ワードライン、ビットライン、選択ワードライン、及び共通ソースラインもまた、消去電圧のかなりの割合へ引き上げられ、これによって非選択セルの消去が禁止される。消去は、メモリアレイ全体に対して、個々のブロックに対して、或いは、他のセルユニットに対して実行することができる。

不揮発性メモリの読み出しに際して、メモリセルの閾値電圧メモリウインドウを使っている範囲の数に分割するために、各状態の間に少なくとも一つの参照閾値電圧レベルが通常設定される。既定の固定した電圧（例えば、読み出し参照電圧）を、参照閾値電圧レベルに対応したメモリセルのゲートに印加してセルを読み出す際、そのソース／ドレイン間の導通状態を、その導通をブレークポイントレベル又は参照電流と比較することによって判定する。一般に、全ビットラインを同時に書き込むアーキテクチャでは、全ビットラインから同時にデータを読み出す。同様に、奇数と偶数のビットラインを別々に書き込むアーキテクチャでは、一般に、奇数と偶数のビットラインを個別に読み出す。しかしながら、そのような限定は必須ではない。本明細書に開示する読み出しのための技術は、図８〜９及び図１０Ａ〜１０Ｃで説明した全ビットライン書き込みと奇数／偶数ビットライン書き込み技法のいずれにも、また他の書き込み技法にも適用可能である。

図８は、メモリセルからデータを読み出す際の３つの読み出し参照電圧、ＶｒＡ、ＶｒＢ、及びＶｒＣを示している。メモリセルの閾値電圧がＶｒＡ、ＶｒＢ、及びＶｒＢよりも小さいか大きいかを検査することによって、システムはそのメモリセルがどの状態にあるかを判定することができる。メモリセルの制御ゲートにＶｒＡを印加したときにそのメモリセルが導通したならば、そのメモリセルは状態Ｅにある。メモリセルがＶｒＢとＶｒＣで導通し、ＶｒＡで導通しなかったならば、そのメモリセルは状態Ａにある。メモリセルがＶｒＣで導通し、ＶｒＡとＶｒＢで導通しなったならば、そのメモリセルは状態Ｂにある。メモリセルがＶｒＡ、ＶｒＢ、及びＶｒＣで導通しなかったならば、そのメモリセルは状態Ｃにある。図８はまた、３個の検証参照電圧、ＶｖＡ、ＶｖＢ、及びＶｖＣを示している。メモリセルに状態Ａを書き込む場合、システムはそのメモリセルがＶｖＡ以上の閾値電圧を有するか否かをテストする。メモリセルに状態Ｂを書き込む場合、システムはそのメモリセルがＶｖＢ以上の閾値電圧を有するか否かをテストする。メモリセルに状態Ｃを書き込む場合、システムはそのメモリセルがＶｖＣ以上の閾値電圧を有するか否かを判定する。

図１２は、１回の読み出し又は検証処理における様々な信号の変化を示すタイミング図である。図１２の処理の繰り返し１回が、各セルメモリに対する１回の検出動作（センス動作）を表している。バイナリメモリセルの場合、図１２の処理を１回実行する。４つの状態（例えば、Ｅ、Ａ、Ｂ，及びＣ）を取り得るマルチステートメモリセルの場合、各メモリセルに対して図１２の処理を３回（３つのセンス動作を）実行する。

一般に、読み出し及び検証動作において、選択ワードライン（例えば、図３のＷＬ２）は、読み出し参照電圧Ｖｃｇｒに接続され、そのレベルは各読み出し及び検証動作に対して設定される、注目しているメモリセルの閾値電圧がそのレベルに達しているか否かが判定される。選択ブロックの選択ゲートは、１つ又は複数の選択電圧に引き上げられ、選択ブロックの非選択ワードライン（例えば、図３のＷＬ０、ＷＬ１、及び、ＷＬ３）は、トランジスタがパスゲートとして機能するように読み出しパス電圧Ｖｒｅａｄ（例えば４．５ボルト）に引き上げられる。ワードライン電圧を印加した後、そのメモリセルの導通電流を計測し、ワードラインに印加した電圧に応答してそのメモリセルがオンしたか否かを判定する。計測した導通電流が特定の値よりも大きい場合、そのメモリセルはオンしたと判定し、ワードラインに印加した電圧はメモリセルの閾値電圧よりも大きいと判定する。計測した導通電流が特定の値よりも大きくない場合、メモリセルはオンしなかったと判定し、ワードラインに印加した電圧がそのメモリセルの閾値電圧よりも大きくないと判定する。

読み出し、或いは検証動作におけるメモリセルの導通電流の計測には様々な方法がある。一例として、メモリセルの導通電流は、センスアンプ内の専用コンデンサの放電速度で計測することができる。他の例として、選択メモリセルの導通電流は、そのメモリセルを含むＮＡＮＤストリングがビットラインを放電することを許容する（或いは許容しない）。所定時間後にビットライン上の電荷量を計測し、それが放電された否かを判定する。

図１２は、ＳＧＤ、ＷＬ＿ｕｎｓｅｌ、ＷＬｎ＋１、ＷＬｎ、ＳＧＳ，選択ＢＬ、ＢＬＣＬＡＭＰ、及び、ソースの信号を示しており、それらの信号はＶｓｓ（約０ボルト）で開始する。ＳＧＤは、ドレイン側選択ゲートのゲート選択ラインを表す。ＳＧＳは、ソース側選択ゲートのゲート選択ラインを表す。ＷＬｎは、読み出し／検証のために選択されたワードラインを表す。ＷＬｎ＋１は、ＷＬｎのドレイン側に隣接するワードラインである非選択ワードラインを表す。ＷＬ＿ｕｎｓｅｌは、ドレイン側隣接ワードライン以外の非選択ワードラインを表す。選択ＢＬは、読み出し／検証のために選択されたビットラインを表す。ソースは、メモリセルのソースラインを表す（図３参照）。ＢＬＣＬＡＭＰは、アナログ信号であり、センスアンプから電圧を与えられたときにビットラインの値を設定する信号を表す。示されたＳＧＳ、選択ＢＬ、及びＢＬＣＬＡＭＰには２つのバージョンが存在することに留意されたい。ＳＧＳ（Ｂ）、選択ＢＬ（Ｂ）、及び、ＢＬＣＬＡＭＰ（Ｂ）の信号の組は、ビットラインが放電したか否かを判定することによってメモリセルの導通電流を計測するメモリセルのアレイのための読み出し／検証動作を示している。ＳＧＳ（Ｃ）、選択ＢＬ（Ｃ）、及び、ＢＬＣＬＡＭＰ（Ｃ）の信号の組は、センスアンプ内の専用コンデンサを放電する速さによってメモリセルの導通電流を計測するメモリセルのアレイのための読み出し／検証動作を示している。

まず、ＳＧＳ（Ｂ）、選択ＢＬ（Ｂ）、及び、ＢＬＣＬＡＭＰ（Ｂ）に関して、ビットラインが放電されたか否かを判定することによってメモリセルの導通電流を計測することを含むセンス回路とメモリセルのアレイの動作について説明する。図１２の時刻ｔ１において、ＳＧＤをＶ_ＤＤ（例えば略５．５ボルト）へ引き上げ、非選択ワードライン（ＷＬ＿ｕｎｓｅｌ）をＶｒｅａｄ（例えば、略５．５ボルト）へ引き上げ、ドレイン側隣接ワードライン（ＷＬｎ＋１）をＶｒｅａｄＸへ引き上げ、読み出し動作の場合には選択ワードラインＷＬｎをＶｃｇｒ（例えば、図８、９及び図１０Ａ−１０ＣのＶｒａ、Ｖｒｂ、又はＶｒｃ）へ引き上げ、或いは、検証動作の場合には選択ワードラインＷＬｎを検証レベルＶｃｇｖ（例えば、Ｖｖａ、Ｖｖｂ、又はＶｖｃ）へ引き上げ、そして、選択ビットライン選択ＢＬをプリチャージするためにＢＬＣＬＡＭＰ（Ｂ）をプリチャージボルト（例えば略０．７ボルト）へ引き上げる。電圧ＶｒｅａｄとＶｒｅａｄＸは、パス電圧として作用する。なぜならば、それらは、（物理状態或いは閾値電圧に関わらずに）非選択メモリセルをオンさせパスゲートとして機能させるからである。時刻ｔ２において、ＢＬＣＬＡＭＰ（Ｂ）をＶｓｓまで低下させ、ＮＡＮＤストリングがビットラインを制御する。また、時刻ｔ２において、ＳＧＳ（Ｂ）をＶ_ＤＤへ引き上げることによってソース側選択ゲートをオンさせる。このことは、ビットライン上の電荷を放出する経路を提供する。読み出しのために選択したメモリセルの閾値電圧が、選択ワードラインＷＬｎに印加したＶｃｇｒ又はＶｃｇｖよりも大きい場合、信号線２６０で示すように、選択メモリセルはオンせず、ビットラインは放電しない。読み出しのために選択したメモリセルの閾値電圧が、選択ワードラインＷＬｎに印加したＶｃｇｒ又はＶｃｇｖを下回っている場合、曲線２６２で示すように、読み出しのために選択したメモリセルがオンし（導通し）、ビットライン電圧が低下する。時刻ｔ２以降であって時刻ｔ３（実装によって決定される）以前のいずれかのタイミングで、そのビットラインが十分に放電したか否かをセンスアンプが判定する。ｔ２とｔ３の間において、センスアンプが評価対象のＢＬ電圧を計測できるようにＢＬＣＬＡＭＰ（Ｂ）を引き上げ、その後低下させる。時刻ｔ３において、図示された信号をＶｓｓ（或いはスタンバイ又は回復のための他の値）に低下させる。他の実施形態では、いくつかの信号のタイミングは変更し得ることに留意されたい（例えば、隣接するワードラインに印加する信号をシフトさせる）。

次に、ＳＧＳ（Ｃ）、選択ＢＬ（Ｃ）、及び、ＢＬＣＬＡＭＰ（Ｃ）に関して、センスアンプ内の専用コンデンサを放電する速度によってメモリセルの導通電流を計測するセンス回路とメモリセルのアレイの動作について説明する。図９の時刻ｔ１において、ＳＧＤをＶ_ＤＤ（例えば略３．５ボルト）へ引き上げ、非選択ワードライン（ＷＬ＿ｕｎｓｅｌ）をＶｒｅａｄ（例えば、略３．５ボルト）へ引き上げ、ドレイン側隣接ワードライン（ＷＬｎ＋１）をＶｒｅａｄＸへ引き上げ、読み出し動作の場合には選択ワードラインＷＬｎをＶｃｇｒ（例えば、図１１のＶｒａ、Ｖｒｂ、又はＶｒｃ）へ引き上げ、或いは、検証動作の場合には選択ワードラインＷＬｎをＶｃｇｖ（例えば、図１１のＶｖａ、Ｖｖｂ、又はＶｖｃ）へ引き上げる。この場合、センスアンプは、ＮＡＮＤストリングの状態がどのように変化しようとビットライン電圧を一定値に保持し、センスアンプは、その定電圧に「固定された」ビットラインを流れる電流を計測する。そのため、ｔ１にてＢＬＣＬＡＭＰ（Ｃ）を引き上げた後はｔ３まで変化させない。ｔ１以降であって時刻ｔ３（実装に応じて決定される）より前に、センスアンプが、センスアンプ内のコンデンサが十分な電荷量を放電したか否かを判定する。時刻ｔ３において、図示した信号をＶｓｓ（或いはスタンバイ又は回復のための他の値）に低下させる。他の実施形態では、いくつかの信号のタイミングは変更し得ることに留意されたい。

図１３は、図８、９、又は図１０Ａ〜１０Ｃなどの技術に従って書き込まれた不揮発性メモリセルからデータを読み出すための一実施形態を説明するフローチャートである。図１３は、システムレベルの読み出し処理を示している。ステップ３００では、データの読み出しリクエストを受信する。ステップ３０２では、データ読み出しリクエストに応答して特定ページに対して読み出し動作を実行する。一実施形態では、ページデータを書き込む際、システムは、エラー訂正コード（ＥＣＣ）のための追加ビットを生成し、そのデータページとともに、それらのＥＣＣビットを書き込む。ＥＣＣ技術は良く知られている。このＥＣＣ処理には、当業者に知られている様々な適切なＥＣＣを用いてよい。ページからデータを読み出す際、ステップ３０４において、データ中にエラーがあるか否かを判定するためにＥＣＣビットが用いられる。ＥＣＣ処理は、コントローラ、ステートマシンなど、システムのいずれの構成部分が実行してもよい。ステップ３０４にてエラーが発見されると、ステップ３０８にて、そのエラーが訂正可能か否かを判定する。エラーは、フローティングゲート間カップリング、又は他の原因で生じ得る。種々のＥＣＣ方法は、データセット中の所定数までのエラーを訂正することができる。ＥＣＣ処理がエラーを訂正できる場合、ステップ３１０にてＥＣＣ処理によってデータが訂正され、ステップ３１４にてその訂正されたデータがユーザに通知される。幾つかの実施形態では、ステップ３１４の後にＥＣＣ処理を実行してもよい。データ回復処理の詳細を以下に説明する。データを回復した後、そのデータはステップ３１６にて通知される。ステップ３１８において、読み出すべきさらなるページが存在する場合は、ステップ３０２の処理に戻り、そうでない場合は、ステップ３２０で終了する。図１３の処理は、全ビットライン書き込みと奇数／偶数ビットライン書き込みのいずれで書き込まれたデータに対しても適用可能であることに留意されたい。

図１４は、ページの読み出し動作（図１３のステップ３０２）を実行するための処理の一実施形態を説明する図である。図１４の処理は、ブロックの全ビットライン、ブロックの奇数ビットラインのみ、ブロックの偶数ビットラインのみ、あるいは、ブロックの他のサブセットのいずれかを含むページに対しても実行可能である。ステップ３２０では、ページに対応する適切なワードラインに読み出し参照電圧Ｖｒａを印加する。ステップ３２２では、そのページに対応したビットラインをセンスし、アドレス指定されたメモリセルが、その制御ゲートへのＶｒａの印加によってオンしたか否かを判定する。ビットラインが導通すれば、それは対応するメモリセルがオンしたことを示しており、従って、そのメモリセルの閾値電圧がＶｒａ（例えば状態Ｅ）を下回っていることが分かる。ステップ３２４では、ビットラインのセンス結果を、そのビットラインに対応した適切なラッチ（例えばラッチ２０２）に格納する。ステップ３２６では、読み出し対象のページに対応するワードラインに読み出し参照電圧Ｖｒｂを印加する。ステップ３２８では、上記説明と同様にビットラインをセンスする。ステップ３３０では、そのビットラインに対応した適切なラッチに結果を格納する。ステップ３３２では、そのページに対応したワードラインに読み出し参照電圧Ｖｒｃを印加する。ステップ３３４では、上記した説明と同様に、ビットラインをセンスし、メモリセルがオンしたか否かを判定する。ステップ３３６では、センスステップの結果を、そのビットラインに対応した適切なラッチに格納する。ステップ３３８では、各ビットラインのデータ値を決定する。例えば、Ｖｒａでメモリセルが導通したならば、そのメモリセルは状態Ｅにある。メモリセルがＶｒｂとＶｒｃで導通し、Ｖｒａで導通しなかったならば、そのメモリセルは状態Ａにある。メモリセルがＶｒｃで導通し、ＶｒａとＶｒｂで導通しなかったならば、そのメモリセルは、状態Ｂにある。メモリセルがＶｒａ、Ｖｒｂ、及びＶｒｃのいずれでも導通しなかったならば、そのメモリセルは、状態Ｃにある。一実施形態では、データ値はプロセッサ１６２が決定する。ステップ３４０では、プロセッサ１６２が、各ビットラインに対応する適切なラッチ（例えばラッチ１６４）に、決定したデータ値を格納する。

ステップ３２０〜３２４は、図１２に示す動作の実行を含み、その場合はＶｃｇｒ＝Ｖｒａ、ＶｒｅａｄＸ＝Ｖｒｅａｄである。ステップ３２６〜３３０は、図１２に示す動作の実行を含み、その場合はＶｃｇｒ＝Ｖｒｂ、ＶｒｅａｄＸ＝Ｖｒｅａｄである。ステップ３３２−３３６は、図１２に示す動作の実行を含み、その場合はＶｃｇｒ＝Ｖｒｃ、ＶｒｅａｄＸ＝Ｖｒｅａｄである。

フローティングゲートカップリングは、読み出し動作においてエラーを引き起こし得る。
メモリセルのフローティングゲートに蓄積された電荷量は、みかけのシフトを受けることがある。そのみかけのシフトは、隣接メモリセルのフローティングゲート又は他の電荷蓄積領域（例えば、誘電性の電荷蓄積領域）に蓄積された電荷に起因する電界結合によって生じる。理論上は、メモリアレイ内のいずれのメモリセルのフローティングゲート上の電荷量によって生じる電界も、アレイ内の他のメモリセルのフローティングゲートに影響を及ぼす。その影響は、前述したように、隣接するメモリセルにおいて最も顕著である。電荷量のみかけのシフトは、メモリセルのメモリ状態を読み出す際にエラーを発生させ得る。

フローティングゲートカップリングの影響は、対象のメモリセルへの書き込みに続いてその対象メモリセルに隣接するメモリセルへの書き込みが行われるという状況下で最も顕著である。しかし、その影響は、他の状況でも起こり得る。隣接メモリセルのフローティングゲート上の電荷量、又は電荷量の一部は、電界結合を通じて対象のメモリセルに作用し、対象のメモリセルの閾値電圧のみかけのシフトを生じさせる。メモリセルのみかけの閾値電圧は、書き込んだメモリ状態に対応する読み出し参照電圧を印加したときにメモリセルがオンしないことが起こり得るほどに大きくシフトしてしまうことがある。

典型的には、メモリセルの行は、ソース側選択ゲートラインに隣接するワードライン（ＷＬ０）から書き込みが開始される。書き込みは、その後、先立つワードライン（ＷＬｎ）への書き込み終了（そのワードラインの各セルをその最終状態にすること）の後に、少なくとも１ページ分のデータが隣接ワードライン（ＷＬｎ＋１）に書き込まれるように、一連のセルを通じて、ワードライン（ＷＬ１、ＷＬ２、ＷＬ３、等）へと順次進展する。この書き込みのパターンが、フローティングゲートカップリングに起因する、書き込み後のメモリセルの閾値電圧のみかけのシフトを起こす。書き込みするＮＡＮＤストリングの最後のワードラインを除く各ワードラインについて、注目するワードラインへの書き込みの完了に続いて、隣接ワードラインが書き込まれる。注目するワードラインに隣接しており、そのワードラインよりも後に書き込まれるメモリセルのフローティングゲートに蓄積される負値の電荷量は、その注目するワードライン上のメモリセルのみかけの閾値電圧を上昇させる。

図１５は、フローティングゲート間のカップリング（結合）の概念を図解する。図１５は、同一のＮＡＮＤストリング上に位置する、隣接するフローティングゲート３５０と３５２を示している。フローティングゲート３５０と３５２は、ＮＡＮＤチャネル／領域３５４、ウエル、又は基板の上に位置しており、それらはソース／ドレイン領域３５６、３５８、３６０を備えている。ワードラインＷＬｎの一部であってそれに接続された制御ゲート３６２がフローティングゲート３５０の上に位置している。ワードラインＷＬｎ＋１の一部であってそれに接続された制御ゲート３６４がフローティングゲート３５２の上に位置している。フローティングゲート３５０は、他の複数のゲートからカップリングを受けるが、理解をし易くするために、図１５では、一つの隣接メモリセルからの影響のみを図示している。図１５は、フローティングゲート３５０に影響を与える隣接メモリセルからの結合（カップリング）の３つの要素：ｒ１、ｒ２、及びＣｒを示している。要素ｒ１は、隣接フローティングゲート（３５０と３５２）の間の結合比であり、隣接フローティングゲートの静電容量を、その周囲にある他の全ての電極に対するフローティングゲート３５０の全ての静電結合の和で除した値として算出される。要素ｒ２は、フローティングゲート３５０とドレイン側隣接制御ゲート３６４の間の結合比であり、フローティングゲート３５０と制御ゲート３６４の静電容量を、その周囲にある全ての他の電極に対するフローティングゲート３５０の全ての静電結合の和で除した値として算出される。要素Ｃｒは、制御ゲート結合比であり、フローティングゲート３５２とそれに対応する制御ゲート３６４の間の静電容量を、その周囲にある全ての他の電極に対するフローティングゲート３５２の全ての静電結合の和で除した値として算出される。

一実施形態では、要求される補償の大きさ、ΔＶｒｅａｄ、は、選択ワードラインＷＬｎのメモリセルを読み出すときに算出することができ、次の式で与えられる。

ΔＶＴｎ＋１は、ＷＬｎへの書き込み／検証の時刻と現在時刻との間におけるドレイン側隣接メモリセルの閾値電圧の変化を表す。ΔＶＴｎ＋１とｒ１は、本方法によって軽減されるワードライン間の寄生カップリング作用を引き起こす主因である。ΔＶｒｅａｄは、その作用を軽減するための補償を表す。

本明細書で説明するカップリングのための補償は、隣接フローティングゲート間の同じ寄生静電容量、及び、フローティングゲートと隣接制御ゲート間の静電容量を利用することによって得られる。制御ゲート／フローティングゲートの積層は、典型的には、１回のエッチング工程で形成されるので、この補償は、メモリセル間の間隙の変動に依存する。従って、２つの隣接セルが遠く離れている場合、カップリングの影響は小さくなり、そのため、それ対する補償も小さくて済む。２つの隣接セル同士が近い場合には、カップリングの影響が大きくなり、大きな補償が必要となる。このことは、比例的な補償を構成する。

上記説明した補償は、エッチバック深さの変動の影響も低減する。幾つかのデバイスでは、制御ゲートはフローティングゲートを包み込んでいる。重なり部分は「エッチバック」と呼ばれる。エッチバック深さの変化はカップリング作用の大きさに影響を与える。上記した補償の技術によれば、補償の効果は同様に、エッチバック深さに依存して変化する。

フローティングゲート間カップリングの影響を低減することによって、閾値電圧区分間のマージンを小さくすることを可能する。或いは、メモリシステムは、書き込みを高速化することができる。

本明細書が開示する技術の他の重要な利点として、WLｎやＷＬｎ＋１に電圧を印加するためのデジタルアナログコンバータの分解能が、選択ワードラインWLｎに印加する電圧を変化させる従来の補償と比べて、高くなくてよいことがある。選択ワードラインに補償を印加するという場合にその補償に要求される変化は、本発明と比較して精緻である必要がある。本発明では、補償の変化は、寄生カップリングには直接には作用せず、従って、Ｖｒｅａｄの低い解像度が、ＷＬｎにマージン付加した電圧の高い解像度に等価的に変換される。

図１６は、隣接ワードラインに印加する読み出しパス電圧に補償として変化（ΔＶｒｅａｄ）を付加したデータ回復処理（ステップ６２０）の一実施形態を説明するフローチャートである。データには、フローティングゲート間カップリング作用（又は他の要因）に起因するエラーが含まれることがある。図１６の処理は、フローティングゲート間カップリング作用（又は他の要因）に対する補償を行いながらデータを読み出す。補償は、隣接ワードラインを検査し、隣接ワードラインへの書き込みが、フローティングゲート間カップリングがどの程度作用するかを決定することを含む。例えば、ワードラインＷＬｎ（例えば、図３のＷＬ２）のデータを読み出すとき、この処理は、ワードラインＷＬｎ＋１（例えば、図３ＷＬ３）のデータも読み出す。ワードラインＷＬｎ＋１上のデータがＷＬｎ上のデータにみかけの変化を引き起こしている場合、この読み出しプロセスは、その予定しない変化に対して補償を加える。

図１６の処理に基づいて特定のメモリセルを読み出す場合、隣接メモリセルがその特定のメモリセルに及ぼすカップリングの影響を低減するために、隣接メモリセルに補償を加える。そのような実施形態では、ＷＬｎ＋１に印加しているパス電圧（Ｖｒｅａｄで表されている）を標準の値（例えば６Ｖ）から（例えば３Ｖに）減じる。Ｖｒｅａｄを３Ｖへ減じることは、図８に示したフルシーケンス処理、又は、図９に示した上位／下位ページ処理に適している。図１０Ａ〜１０Ｃに示した処理の場合、そのような処理では補償すべきフローティングゲートカップリングの影響の大きさが小さいので、Ｖｒｅａｄは他と比較してその減少幅は小さくてよく、例えば４．５Ｖ程度である。

補償は、ＷＬｎに対する読み出し動作の間のＷＬｎ＋１への、書き込み／検証動作の検証フェーズの間に用いられる電圧と比較してより高い電圧の印加を含む。補償は、変化／デルタ：ΔＶｒｅａｄ＝［［Ｖｒｅａｄ（ＷＬｎの読み出しにおけるＷＬｎ＋１）−Ｖｒｅａｄ（ＷＬｎの検証におけるＷＬｎ＋１）］｝から構成されてよい。検証における低い方のＶｒｅａｄを用いる利点は、要求されるΔＶｒｅａｄを保持しながら、後の読み出し動作においてＶｒｅａｄのノミナル値の印加を許容することである。検証におけるＶｒｅａｄのノミナル値よりも小さい値を使わなかった場合、十分なΔＶｒｅａｄの印加を許容する読み出しにおけるＶｒｅａｄの必要値は、例えば６＋３＝９Ｖとなり、その値は、読み出し擾乱状態を引き起こすかもしれない電圧より高い電圧である。後の補償のためのそのような準備の一例が、図１２に示されており、それは、他の非選択ワードラインにはＶｒｅａｄを印加しながら、ドレイン側隣接ワードラインにＶｒｅａｄＸを印加するというものである。従来の多くのデバイスでは、全ての非選択ワードラインにＶｒｅａｄを印加していた。図１２の実施形態では、隣接ワードラインを除く全ての非選択ワードラインにＶｒｅａｄを印加しながら、ドレイン側隣接ワードラインにＶｒｅａｄＸを印加する。

図１６に示す処理は、図８に関して上記説明したフルシーケンス書き込みに適用したものであり、図８のフルシーケンス書き込みでは、１論理ページの２ビットが各セルに記憶され、それらは同時に読み出されて通知される。隣接ワードライン上のメモリセルが状態Ｅにある場合は、フローティングゲート間カップリングの影響は生じない。隣接ワードライン上のメモリセルが状態Ａにある場合は、小さいカップリングの影響が生じる。隣接ワードライン上のメモリセルが状態Ｂにある場合は、中程度のフローティングゲート間カップリングの影響が生じる。隣接ワードライン上のメモリセルが状態Ｃにある場合は、大きいフローティングゲート間カップリングの影響が生じる。隣接ワードラインによって生じるカップリング影響の正確な大きさは、アレイの実装状態に依存して変化し、従って、デバイスの特性に基づいて決定される。

図１６のステップ３７０は、隣接ワードラインＷＬｎ＋１に対する読み出し動作の実行を含む。一実施形態では、隣接ワードラインに対する図１４の処理の実行を含む。例えば、ワードラインＷＬ１内のページが読み出し対象の場合、ステップ３７０は、ワードラインＷＬ２に対する図１４の処理の実行を含む。ステップ３７０の結果は、ステップ３７２において適切なラッチに格納される。幾つかの実施形態では、ＷＬｎ＋１に対して実行する読み出し動作は、ＷＬｎ＋１に記憶されている実際のデータを特定することになる。他の実施形態では、ＷＬｎ＋１に対して実行する読み出し動作は、ＷＬｎ＋１における電荷量レベルを特定することになる。そのＷＬｎ＋１における電荷量レベルは、ＷＬｎ＋１に記憶されたデータを反映したものである場合がある。

ステップ３７４では、いま注目しているワードラインＷＬｎに対して読み出し処理を実行する。この処理は、図１４の処理においてＶｒｅａｄＸ＝Ｖｒｅａｄ１とした処理の実行を含む。一実施形態では、Ｖｒｅａｄ１＝Ｖｒｅａｄである。従って、全ての非選択ワードライン（図１２におけるＷＬ＿ｕｎｓｅｌ、ＷＬｎ＋１を参照されたい）にＶｒｅａｄを印加する。このことは、最大の補償を与えるものであり、その補償は、現在の読み出し動作においてＷＬｎ＋１に対して用いたＶｒｅａｄの値と、これに先立つ書き込み／検証の検証フェーズにおいて用いたＶｒｅａｄの値との差によって決定される。補償値ｃｏｍｐＣは、次の通り決定することができる。ｃｏｍｐＣ＝Ｖｒｅａｄ１−Ｖｒｅａｄｐ＝５．５−３＝２．５Ｖ，ここで、Ｖｒｅａｄｐは、書き込み／検証において用いられたＶｒｅａｄの値である。ステップ３７４の結果は、ＷＬｎ＋１の隣接セルが状態Ｃであると（ステップ３７０にて）特定されたメモリセルのビットラインに対応する適切なラッチに格納される。すなわち、最大補償ｃｏｍｐＣは、そのドレイン側隣接セルが状態Ｅから状態Ｃへ書き込まれることによって閾値電圧の最大変化を受けているセルと関係している。それらのドレイン側隣接セルは、ＷＬｎの書き込み／検証のときには状態Ｅであったが、現在は状態Ｃにあることに留意されたい。全ての状況下で補償すべきであるのは、ＷＬｎの書き込み時とＷＬｎの読み出し時である現時刻の間に影響を受けたＷＬｎ＋１上のドレイン側隣接セルの状態変化に対してである。ドレイン側隣接セルが現在状態Ｃであるべきことが検知されなかった他のビットラインに対しては、ＷＬｎ＋１に対してＶｒｅａｄ１を使ったＷＬｎのこの読み出しのデータは無視する。

ステップ３７８では、ＷＬｎに対して読み出し処理を実行する。この読み出し処理の間、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ２を印加する。即ち、ＶｒｅａｄＸ＝Ｖｒｅａｄ２であり、ここでＶｒｅａｄ２は、Ｖｒｅａｄ１と比較すると、書き込みにおいて用いられたＶｒｅａｄｐの値に近い値である。このことは、ドレイン側隣接セルが現在状態Ｂにあるセルに対して適切な小さい量の補償を与える。補償の量の一例は、ｃｏｍｐＢ＝Ｖｒｅａｄ２−Ｖｒｅａｄｐ＝４．９−３＝１．９Ｖである。即ち、Ｖｒｅａｄ２は、Ｖｒｅａｄｐに対してｃｏｍｐＢだけ差がある。ステップ３８０では、状態Ｂにある隣接メモリセル（例えばＷＬｎ＋１）を有するメモリセルのためのビットラインについてステップ３７８の結果が格納される。他のビットラインについてのデータは無視される。

ステップ３８２では、ＷＬｎに対して読み出し処理を実行する。その読み出し処理では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ３を印加する。即ち、ＶｒｅａｄＸ＝Ｖｒｅａｄ３であり、Ｖｒｅａｄ３は、Ｖｒｅａｄ２と比較すると、書き込みにおいて用いられたＶｒｅａｄｐの値に近い値である。このことは、ドレイン側隣接セルが現在状態Ａにあるセルに対して適切なやや小さい量の補償を与える。補償の量の一例は、ｃｏｍｐＡ＝Ｖｒｅａｄ３−Ｖｒｅａｄｐ＝４．３−３＝１．３Ｖである。即ち、Ｖｒｅａｄ３は、Ｖｒｅａｄｐに対してｃｏｍｐＡだけ差がある。ステップ３８４では、状態Ａにある隣接メモリセル（例えばＷＬｎ＋１）を有するメモリセルのためのビットラインについてステップ３８２の結果が格納される。他のビットラインについてのデータは無視される。

ステップ３８６では、ＷＬｎに対して読み出し処理を実行する。その読み出し処理では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ４を印加する。即ち、ＶｒｅａｄＸ＝Ｖｒｅａｄ４であり、Ｖｒｅａｄ４は、書き込みにおいて用いられたＶｒｅａｄｐの値と同一である。このことは、補償なしを意味し、それは、ドレイン側隣接セルが、書き込み／検証時においてもそうであったように現在も状態Ｅにあるセルに対して適切である。補償の量の一例は、ｃｏｍｐＥ＝Ｖｒｅａｄ４−Ｖｒｅａｄｐ＝３−３＝０．０Ｖである。ステップ３８８では、状態Ｅにある隣接メモリセル（例えばＷＬｎ＋１）を有するメモリセルのためのビットラインについてステップ３８６の結果が格納される。他のビットラインについてのデータは無視される。図１６の処理において、隣接ビットラインは４種の電圧が印加されるが、読み出し対象の各メモリセルにはただ１つの適切な電圧のみが印加される。

異なる実装形態においてはＶｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３、及びＶｒｅａｄ４として異なる値が用いられてもよく、それらの値は、デバイスの特性、実験、及び／又はシミュレーションに基づいて決定される。

上記の説明において、図１６の処理は、図１３におけるデータ回復ステップ３１４の一部として実行される。他の実施形態では、図１６の処理は、データ読み出し要求に応答して実行する初期読み出し処理として用いてもよい。例えば、図１３のステップ３００にてデータ読み出し要求の受信後、システムはステップ３０２にて読み出し動作を実行する。そのような実施形態では、ステップ３０２は、図１６の処理を実行するように実装される。図１６の処理をステップ３０２に実装する実施形態は、付加的なデータ回復ステップ３１４は必要でないことがあり、データ訂正を行わないシステムの場合、そのシステムはエラーを通知する。

図１７は、データ回復処理（例えば、図１６の方法）をブロックの全てのワードライン（但し、書き込まれた最後のワードラインを除く）に対して実行する場合を示している。例えば、ｘ数のワードラインが存在する場合、ワードラインＷＬ０からＷＬｘ−１に対して回復処理を使う。ワードラインＷＬｘ（例えば、ドレインに最も近いワードライン）に対しては回復処理を実行する必要はない。なぜならば、そのワードラインは、そのワードラインの後に書き込まれ、フローティングゲート間カップリングの影響を引き起こす隣接ワードラインを有していないからである。図１７は、全ワードラインに対して順次回復処理を実行する実施形態を示しているが、図１３に関して上記説明した実施形態のように、ワードラインに対する回復処理を、別の時刻に、訂正不可能のＥＣＣエラーが存在する場合にのみ実行するようにしてもよい。

上記説明した図１４と図１６の方法は、図８の１論理ページの２ビットを記憶するフルシーケンス書き込みに関するものであった。それらの処理は、図９の２ステップ処理であり２論理ページのそれぞれからの１ビットを記憶する書き込み方法によって書き込まれたデータを読み出す場合には、僅かに修正すればよい。例えば、標準的な読み出し動作（図１３のステップ３０２）を実行する場合、下位ページの読み出しには、メモリセルの制御ゲートへＶｒａとＶｒｃを印加し、それらの読み出しポイントにおいてセンスして、その下位ページに対するデータが状態Ｅ／Ｃ（データ「１」）であるのか、状態Ａ／Ｂ（データ「０」）であるのかを決定することが必要である。従って、図１４は、下位ページの読み出しにおいては、ステップ３２０、３２２、３２４、ステップ３３２、３３４、３３６、３３８、及び３４０のみが実行されるように修正される。上位ページの読み出しの実行に際しては、上位ページデータが状態Ｅ／Ａ（データ「１」）であるのか状態Ｂ／Ｃ（データ「０」）であるのかを決定するために読み出し比較ポイントＶｒｂを用いる。従って、上位ページの読み出しに際しては、図１４の処理は、ステップ３２６、３２８、３３０、及び３４０のみを実行するように訂正される。さらに、データを回復する場合（ステップ３１４）、下位ページのデータを回復する際には図１８の方法を実行し、上位ページのデータを回復する際には図１９の処理を実行する。

図１８のステップ４００では、隣接ワードラインＷＬｎ＋１に対して読み出し動作を実行する。一実施形態では、図１４の方法をステップ４００で実行する。幾つかの実施形態では、ＷＬｎ＋１に対して実行する読み出し動作が、ＷＬｎ＋１に記憶されている実際のデータを決定する結果となる。他の実施形態では、ＷＬｎ＋１に対して実行する読み出し動作が、ＷＬｎ＋１の電荷量レベル（又は他の状態）を決定する結果となる。ＷＬｎ＋１の電荷量レベル（又は他の状態）は、ＷＬｎ＋１に記憶されているデータを正確に反映することがあればそうでない場合もある。その読み出し動作の結果は、ステップ４０２において適切なラッチに格納される。ステップ４０４では、読み出し対象のワードラインＷＬｎに対して読み出し動作を実行する。ステップ４０４は、図１２の処理の実行を含み、その処理では、ＷＬｎにＶｒａを印加するとともに、ＶｒｅａｄＸ＝Ｖｒｅａｄ４である。ステップ４０６では、ビットラインをセンスする。ステップ４０８では、その結果を適切なラッチに格納する。ステップ４０４の他の実施形態では、読み出し処理は、ＶｒｅａｄＸ＝Ｖｒｅａｄ１で実行してもよい。一実施形態では、ステップ４０４におけるＶｒｅａｄＸの値は、検証処理において使われた値と同値である。

ステップ４１０では、ワードラインＷＬｎに読み出し参照電圧Ｖｒｃを印加し、ＶｒｅａｄＸ＝Ｖｒｅａｄ１とした上で、読み出し対象のワードラインＷＬｎに対して読み出し動作を実行する。ステップ４１２では、上述したようにデータをセンスする。ステップ４１４では、状態Ｃのデータを記憶している隣接セルに対応するビットラインについて、センスステップ４１２の結果を格納する。

ステップ４１６では、ワードラインＷＬｎに読み出し参照電圧Ｖｒｃを印加し、ＷＬｎ＋１に対してＶｒｅａｄＸ＝Ｖｒｅａｄ２とした上で、読み出し対象のワードラインＷＬｎに対して読み出し動作を実行する。ステップ４１８では、上述したようにデータをセンスする。ステップ４２０では、状態Ｂのデータを記憶している隣接セルに対応するビットラインについて、ステップ４１８の結果を格納する。他のビットラインに対するデータは無視する。

ステップ４２２では、ワードラインＷＬｎに読み出し参照電圧Ｖｒｃを印加し、ＷＬｎ＋１に対してＶｒｅａｄＸ＝Ｖｒｅａｄ３とした上で、ＷＬｎに対して読み出し動作を実行する。ステップ４２４では、上述したようにデータをセンスする。ステップ４２６では、状態Ａのデータを記憶している隣接セルに対応するビットラインについて、ステップ４２４の結果を格納する。他のビットラインに対するデータは無視する。

ステップ４２８では、ワードラインＷＬｎに読み出し参照電圧Ｖｒｃを印加し、ＷＬｎ＋１に対してＶｒｅａｄＸ＝Ｖｒｅａｄ４で、ＷＬｎに対して読み出し動作を実行する。ステップ４３０では、上述したようにデータをセンスする。ステップ４３２では、ステップ４３０の結果を、状態Ｅのデータを記憶している隣接セルに対応するビットラインに対して格納する。他のビットラインに対するデータは無視する。

ステップ４３４では、プロセッサ１６２が、センスステップで格納したデータに基づいてデータ値を決定する。ステップ４３６では、データ読み出しを要求するユーザとの将来的な通信に備えて、ステップ４３４で決定されたデータ値をラッチに格納する。他の実施形態では、ステップ４３２と４２４の間で、状態Ａに関連したステップ４０４〜４０８を実行してもよい。他のフローチャートの処理と同様に、図１８のステップ群を実行する順序として異なる順序を採用してもよい。

図１８に示した処理において、Ｖｒｃに対してのみ補償を適用し、状態Ｂを状態Ｃと区別したことに留意されたい。消去状態は通常、閾値が負値であり、その消去状態はＷＬｎ＋１によって影響するが、訂正が不必要なほどに状態Ａから十分に隔たっているので、Ｖｒａでの読み出しには補償は必要ない。このことは、現在の世代のメモリにとって実用的な仮定ではあるが、将来の世代のメモリにとっては適切な仮定ではないかもしれず、上記説明したＶｒｃに関する補償は、Ｖｒａに対して用いることが好適となる場合もあり得る。

ステップ４３４にてデータ値を決定する際、Ｖｒａに応答してメモリセルが導通したならば、下位ページのデータは「１」である。Ｖｒａに対する応答としてはメモリセルは導通せず、Ｖｒｃに対する応答でも導通しなかった場合もやはり、下位ページのデータは「１」である。Ｖｒａに対する応答としてはメモリセルは導通せず、しかしＶｒｃに応答して導通した場合は、下位ページのデータは「０」である。

図１９の処理は、上位ページのデータの読み出しあるいは回復に用いられる。ステップ４５０では、隣接ワードラインＷＬｎ＋１に対して読み出し動作を実行する。幾つかの実施形態では、ＷＬｎ＋１に対する読み出し動作は、ＷＬｎ＋１に記憶されている実際のデータを特定する結果となる。他の実施形態では、ＷＬｎ＋１に対する読み出し動作は、ＷＬｎ＋１の電荷量レベルを特定する結果となる。ＷＬｎ＋１の電荷量レベルは、ＷＬｎ＋１に記憶されているデータを正確に反映していることもあれば、そうでないこともある。ステップ４５２では、各ビットラインに対応する適切なラッチにステップ４５０の結果を格納する。

ステップ４５４では、ワードラインＷＬｎに読み出し参照電圧Ｖｒｂを印加し、ＷＬｎ＋１に対してＶｒｅａｄＸ＝Ｖｒｅａｄ１として、ＷＬｎに対して読み出し動作を実行する。ステップ４５６では、上述したようにデータをセンスする。ステップ４５８では、状態Ｃのデータを記憶している隣接セルに対応するビットラインについて、ステップ４５６の結果を格納する。他のビットラインについてのデータは破棄する。

ステップ４６０では、ワードラインＷＬｎに読み出し参照電圧Ｖｒｂを印加し、ＷＬｎ＋１に対してＶｒｅａｄＸ＝Ｖｒｅａｄ２として、ＷＬｎに対して読み出し動作を実行する。ステップ４６２では、上述したようにデータをセンスする。ステップ４６４では、状態Ｂのデータを記憶している隣接セルに対応するビットラインについて、ステップ４６２の結果を格納する。他のビットラインについてのデータは廃棄する。

ステップ４６６では、ワードラインＷＬｎに読み出し参照電圧Ｖｒｂを印加し、ＷＬｎ＋１に対してＶｒｅａｄＸ＝Ｖｒｅａｄ３として、ＷＬｎに対して読み出し動作を実行する。ステップ４６８では、上述したようにデータをセンスする。ステップ４７０では、状態Ａのデータを記憶している隣接セルに対応するビットラインについて、ステップ４６８の結果を格納する。他のビットラインに対するデータは廃棄する。

ステップ４７２では、ワードラインＷＬｎに読み出し参照電圧Ｖｒｂを印加し、ＷＬｎ＋１に対してＶｒｅａｄＸ＝Ｖｒｅａｄ４として、ＷＬｎに対して読み出し動作を実行する。ステップ４７４では、上述したようにデータをセンスする。ステップ４７６では、状態Ｅのデータを記憶している隣接セルに対応するビットラインについて、ステップ４７４の結果を格納する。他のビットラインに対するデータは廃棄する。

ステップ４７８では、プロセッサ１６２が、センスし格納したデータに基づいてデータ値を決定する。Ｖｒｂに応答してメモリセルがオンしたならば、上位ページのデータは「１」である。メモリセルがＶｒｂに対する応答としてはオンしなかったならば、上位ページのデータは「０」である。ステップ４８０では、プロセッサ１６２によって決定されたデータ値は、ユーザとの通信に備えてデータラッチに格納される。

他の実施形態では、データの回復に際して図１８と図１９の方法を使うよりもむしろ、データ読み出し要求に応答して実行される初期データ読み出しのときに図１８と図１９の方法を使ってもよい。例えば、図１３のステップ３００にてデータ読み出し要求を受信した後、システムは、ステップ３０２にて読み出し動作を実行してもよい。そのような実施形態の場合、ステップ３０２は、図１８及び／又は図１９の処理を実行するように実装される。ステップ３０２の実行に際して図１８及び／又は図１９の処理を用いる実施形態は、ステップ３１４のデータ回復を有さない場合があり、その場合にはシステムは、エラーが訂正不可能であった場合はそのエラーを通知する。

図１８と図１９は、図９の上位ページと下位ページの処理を用いて書き込まれたデータを読み出す場合を説明している。図１８と図１９の２つの方法は、全ビットライン書き込みの場合、或いは、奇数／偶数ビットライン書き込みによって書き込まれたデータを読み出す場合に適用することができる。全ビットライン書き込みが用いられる場合、全ビットラインは通常同時に読み出される。奇数／偶数ビットライン書き込みが用いられる場合、通常は偶数ビットラインが最初に同時に読み出され、それとは異なる時刻に奇数ビットラインが同時に読み出される。

図２０〜２５は、図１０Ａ〜１０Ｃに関する方法によって書き込まれたデータを読み出す際に用いる処理を説明する図である。図２０の処理は、ＥＣＣを使う前に、或いはそれとは別個に、特定の１つ又は複数のページ（又は他のグループ）のデータに対する読み出し要求に応答して実行されるデータを読み出すための全体的な処理として実装することができる。他の実施形態では、図２０の処理を、図１３のデータ回復ステップ３１４の一部として実行してもよい。図１０Ａ〜１０Ｃの処理によって書き込まれたデータを読み出す際、隣接セルの下位ページへの書き込みによって発生するフローティングゲート間カップリングによる変動は、メモリセルの上位ページを不確実性の元で書き込む際に訂正されるべきである。それゆえ、隣接セルからのフローティングゲート間カップリングの影響を補償する際、この処理の一実施形態では、隣接セルの上位ページの書き込みに起因するカップリングの影響を考慮するのみでよい。図２０のステップ５００では、この処理は、隣接ワードラインに対する上位ページデータを読み出す。隣接ワードラインの上位ページが書き込まれていない場合（ステップ５０２）、フローティングゲート間カップリングの影響に対する補償なしに読み出し対象のページを読み出す（ステップ５０４）。隣接ワードラインの上位ページが書き込まれていた場合は（ステップ５０２）、ステップ５０６にて、フローティングゲート間カップリングの影響に対する補償を使って、読み出し対象のページを読み出す。幾つかの実施形態では、隣接ワードラインに対して実行する読み出し動作は、隣接ワードライン上の電荷量レベルを決定する結果となる。その電荷量レベルは、記憶しているデータを正確に反映していることもあればそうでないこともある。また、読み出し対象の選択ワードライン、即ち、ＷＬｎは、下位ページデータのみを有していることに留意されたい。このことは、ブロック全体がまだ書き込まれていない場合に生じる。そのような状況においては、ＷＬｎ＋１上のセルはまだ消去状態にあり、従って、ＷＬｎのセルにはまだカップリングの影響が生じていないことが確実である。このことは、補償が必要ないことを意味する。従って、その上位ページが書き込まれていないワードラインの下位ページ読み出しは、如何なる補償技術も必要なしに通常通り行うことができる。

一実施形態では、図１０Ａ〜１０Ｃの書き込み処理を実装したメモリアレイは、１又は複数のフラグを格納するための一組のメモリセルを確保している。例えば、一列のメモリセルを、それらに対応する下位ページのメモリセルの行が書き込まれているか否かを示すフラグを格納するために用い、他の一列のメモリセルを、それらに対応する上位ページのメモリセルの行が書き込まれているか否かを示すフラグを格納するために用いることができる。幾つかの実施形態では、フラグのコピーを格納するために冗長なセルを用いることができる。適切なフラグをチェックすることによって、隣接ワードラインに対する上位ページが書き込まれているか否かを判定することができる。そのようなフラグ及び書き込みの処理についてのより詳細な説明は、米国特許第６，６５７，８９１、Ｓｈｉｂａｔａら、"Semiconductor Memory Device For Storing Multi-Valued Data,"に開示があり、その全体は参照により本明細書に組み込まれる。

図２１は、ドレイン側隣接ワードラインのような隣接ワードラインの上位ページデータを読み出すための処理（図１０のステップ５００）の一実施形態を説明する図である。ステップ５１０では、読み出し対象のページに対応したワードラインに読み出し参照電圧Ｖｒｃを印加する。ステップ５１２では、上述したことと同様にビットラインをセンスする。ステップ５１４では、ステップ５１２の結果を適切なラッチに格納する。ステップ５１６では、システムは、読み出し対象のページに対応した上位ページへの書き込みを示すフラグをチェックする。一実施形態では、フラグを格納しているメモリセルは、フラグが立てられていない場合には状態Ｅにあり、フラグが立てられている場合には状態Ｃにある。それゆえ、ステップ５１２において、その特定セルが導通している（オンしている）ことが検出されたならば、そのセルには状態Ｃのデータが格納されておらず、従ってフラグが立てられていないことが判明する。そのセルが導通しなかったならば、ステップ５１６においてそのメモリセルは上位ページが書き込まれていることを示していることが判定される。

他の実施形態では、フラグは１バイトに格納され得る。全てのビットに状態Ｃを格納するのに対して、１バイトは、フラグを表す一意に決まる８ビットコードを含み、それによってステートマシン２２２は、例えば、８ビットコードが状態Eにある少なくとも１ビット、状態Aにある少なくとも１ビット、状態Bにある少なくとも１ビット、及び、状態Cにある少なくとも１ビットを有することを知ることができる。上位ページが書き込まれていなかった場合、メモリセルのそのバイトは全て状態Ｅとなる。上位ページが書き込まれていた場合、メモリセルのそのバイトは、そのコードを格納する。一実施形態では、ステップ５１６は、コードを格納しているバイトのメモリセルのいずれかが、Ｖｒｃに応答してオンしないか否かをチェックすることによって実施され得る。他の実施形態では、ステップ５１６は、フラグを格納しているメモリセルのバイトをアドレス指定して読み出すこと、及び、そのデータをステートマシンへ送ること、を含む。ステートマシンは、そのメモリセルに格納されたコードが、ステートマシンが予期したコードと一致しているか否かを検証する。一致していたならば、ステートマシンは上位ページが書き込み済みであると結論する。

フラグが立てられていなかった場合（ステップ５１８）、図２１の処理は、上位ページは書き込まれていなかったとの結論をもって終了する。フラグが立てられていた場合（ステップ５１８）、上位ページは書き込み済と判定し、ステップ５２２において、読み出し対象のページに対応したワードラインにＶｒｂを印加する。ステップ５２４では、上述したのと同様にビットラインをセンスする。ステップ５２６では、ステップ５２４の結果を適切なラッチに格納する。ステップ５２８では、読み出し対象のページに対応したワードラインに電圧Ｖｒａを印加する。ステップ５３０では、ビットラインをセンスする。ステップ５３２では、ステップ５３０の結果を適切なラッチに格納する。ステップ５３４では、プロセッサ１６２が、３個のセンシングステップ５１２、５２４、及び５３０の結果に基づいて、読み出し対象のメモリセルのそれぞれに記憶されたデータ値を決定する。ステップ５３６では、最終的なユーザへの通知のために、ステップ５３４で決定されたデータ値を適切なデータラッチに格納する。ステップ５３４では、プロセッサ１６２が、選択された特定状態の符号化に依存する良く知られた簡単なロジック技術を使って上位ページと下位ページの値を決定する。例えば、図１０Ａ−１０Ｃで説明した符号化では、下位ページのデータはＶｒｂ^＊（Ｖｒｂで読み出したときに記憶されていた値の補数）であり、上位ページのデータは、Ｖｒａ^＊ ＯＲである（Ｖｒｂ ＡＮＤ Ｖｒｃ^＊）。

一実施形態では、図２１の処理は、ドレイン側ワードラインへのＶｒｅａｄの印加を含む。それゆえ、図２１の処理ではＶｒｅａｄＸ＝Ｖｒｅａｄである。図２１の処理の他の実施形態では、ＶｒｅａｄＸ＝Ｖｒｅａｄ４である。

図２２は、隣接ワードラインからのフローティングゲート間カップリングに対する補償をシステムが必要としない場合（図２０のステップ５０４参照）における対象のワードラインのデータを読み出すための処理の一実施形態を説明するフローチャートである。ステップ５５０では、対象のワードラインに対して、読み出しが上位ページであるのか下位ページであるのかを判定する。下位ページに対する読み出しである場合、ステップ５５２にて、読み出し対象のページに対応したワードラインにＶｒｂを印加する。ステップ５５４では、ビットラインをセンスする。ステップ５５６では、センシングステップ５５４の結果を適切なラッチに格納する。ステップ５５８では、そのページが上位ページデータを含んでいるか否かを判定するためにフラグをチェックする。フラグがない場合、現在のデータはいずれも中間状態にあり、Ｖｒｂは用いるのに不適切な比較電圧であったということを意味する。処理はステップ５６０へ続き、ワードラインにＶｒａを印加する。ステップ５６２にてビットラインを再びセンスし、ステップ５６４にてその結果を格納する。ステップ５６６では、プロセッサ１６２が、格納すべきデータ値を決定する。一実施形態では、下位ページを読み出す際、ワードラインへのＶｒｂ（又はＶｒａ）の印加に応答してメモリセルがオンするならば、下位ページデータは「１」であり、そうでない場合は、下位ページデータは「０」である。

ページアドレスが上位ページに該当すると判定された場合（ステップ５５０）、ステップ５７０にて上位ページの読み出し処理を実行する。一実施形態では、ステップ５７０の上位ページ読み出し処理は、図２１で説明した方法と同様の方法を含み、書き込まれていない上位ページが読み出しのためにアドレス指定されたか又は他の理由により、フラグと全ての３つの状態を読み出すステップを含む。

一実施形態では、図２２の処理は、ドレイン側隣接ワードラインへのＶｒｅａｄの印加を含む。それゆえ、図２２の処理においてはＶｒｅａｄＸ＝Ｖｒｅａｄである。図２１の処理の他の実施形態では、ＶｒｅａｄＸ＝Ｖｒｅａｄ４である。

図２３は、フローティングゲート間カップリングに対する補償を行いながらデータを読み出す処理（図２０のステップ５０６参照）の一実施形態を説明するフローチャートである。図２３のステップ５８０では、システムは、フローティングゲート間カップリングに対する補償を使うか否かを決定する。この処理はビットライン毎に個別に実行される。適切なプロセッサ１６２が、隣接ワードラインからのデータに基づいていずれのビットラインが補償を必要とするかを判定する。隣接ワードラインが状態Ｅ又はＢの場合（或いは電荷量が明らかに状態Ｅ又はＢを示している場合）、読み出し対象の特定ワードラインは、フローティングゲート間カップリングの影響に対する補償を必要としない。この判定は、隣接ワードラインが状態Ｅにあるならば、現在のワードラインが書き込まれたときまで閾値が変化していなかったのでカップリングに寄与しなかったという推定に基づく。隣接ワードラインが状態Ｂにあるならば、それはＢ’から変化したことを示しており、Ｂ’からＢへの変化は小さく、無視し得る。他の実施形態では、状態Ｂ’から状態Ｂへの小さい変化は、比例して小さなΔＶｒｅａｄの印加によって補償し得る。

一実施形態では、ステップ５８０の処理は、ステップ５００と同時に実行し得る。例えば、図２４は、特定のビットラインに対してオフセットを用いるか否かの判定を実行するステップを説明するチャート図である。第１ステップでは、そのワードラインに対してＶｒａを用いた読み出し処理を実行する。第２ステップでは、Ｖｒｂを用いた読み出しを実行する。Ｖｒａによる読み出しの際、そのメモリセルが状態Ｅにあるならばラッチは「１」を格納し、そのメモリセルが状態Ａ、Ｂ、又はＣにあるならば「０」を格納する。Ｖｒｂによる読み出しの際、ラッチは状態Ｅ及びＡに対して「１」を格納し、状態ＢとＣに対して「０」を格納する。図２４の第３ステップは、ステップ１からの結果を伴う第２ステップからの結果を反転したものに対してＸＯＲ動作を実行することを含む。第４ステップでは、そのワードラインに対してＶｒｃを使って読み出し動作を実行する。ラッチは、状態Ｅ、Ａ、及びＢに対して「１」を格納し、状態Ｃに対して「０」を格納する。第５ステップでは、ステップ４とステップ３の結果に対して論理積動作を実行する。ステップ１、２、及び４は、図２１の一部として実行され得ることに留意されたい。図２４のステップ３と５は、専用ハードウエア或いはプロセッサ１６２によって実行し得る。ステップ５の結果は、ラッチに格納され、補償が不必要ならば「１」が格納され、補償が必要ならば「０」が格納される。従って、状態Ａ又はＣにあるＷＬｎ＋１上の隣接メモリセルを有するＷＬｎ上の読み出し対象のメモリセルに対して補償が必要とされる。このアプローチは、ＷＬｎ＋１からの全データを格納し２以上のラッチを必要とする先の方法と比較すると、ＷＬｎを訂正するか否かの判定に一つのラッチのみを必要とする。

先に言及したように、図１０Ａ〜１０Ｃの書き込み技術を実装する一実施例において、ＷＬｎに対する書き込み検証の間のＷＬｎ＋１に印加する低いＶｒｅａｄｐは、４．５Ｖに減じることができる。隣接メモリセルが状態Ｅ又はＢにある場合のような、ＷＬｎの読み出しに際してフローティングゲートカップリングに対する補償が必要ない場合、ＷＬｎ＋１に対してＶｒｅａｄＸ＝Ｖｒｅａｄ４を印加することができる。その場合、Ｖｒｅａｄ４は、ＷＬｎに対する書き込み検証の間にＷＬｎ＋１に印加されるＶｒｅａｄｐ（４．５Ｖ）に等しい。状態Ｂにある隣接セルに対して補償する実装において小さい補償が使われる場合、０．５Ｖの補償を与えるためにＷＬｎ＋１に約５ＶのＶｒｅａｄＸを印加し得る。図２３及び図２５においては、この変化に対する補償は図示されていないが、説明したように適用し得る。状態Ａ又は状態Ｃにある隣接メモリセルに基づいて補償を加える場合、ＷＬｎ＋１にＶｒｅａｄＸ＝Ｖｒｅａｄ３を印加することができ、ここでＶｒｅａｄ３は、約６Ｖに等しい。このことは、１．５Ｖ（６Ｖ〜４．５Ｖ）の補償を与える。

図２３のステップ５８２に戻り、読み出し対象のページが上位ページであるか下位ページであるかを判定する。読み出し対象のページが下位ページである場合、ステップ１２０４の読み出し処理において、読み出し対象のページに対応するワードラインＷＬｎにＶｒｂを印加し、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ４を印加する。図１０Ａ〜１０Ｃで説明した状態符号化に対してはＶｒｂでの読み出しで下位ページデータを決定することができることに留意されたい。ステップ５８８では、センシングステップ５８６の結果を、そのビットラインに対応する適切なラッチに格納する。ステップ５９０では、読み出し処理において、読み出し対象のページに対するワードラインＷＬｎにＶｒｂを印加し、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ３を印加する（図１２参照）。ステップ５９２では、ビットラインをセンスする。ステップ５９４では、ステップ５８０にて補償を使うと判定されたビットラインに対して、ステップ５８８にて格納された結果をセンシングステップ５９２の結果で上書きする。特定のビットラインに対して補償が不必要と判定された場合、ステップ５９２からの結果は格納しない。ステップ５９６では、プロセッサ１６２が、下位ページに対してデータが「１」であるか「０」であるかを判定する。メモリセルがＶｒｂに応答してオンした場合は、下位ページデータは「１」であり、そうでない場合は下位ページデータは「０」である。ステップ５９８では、ユーザとの通信のために下位ページデータを適切なラッチに格納する。

ステップ５８２にて読み出し対象のページが上位ページであると判定された場合、ステップ６００にて上位ページの訂正処理を実行する。図２５は、上位ページ訂正処理を説明するフローチャートである。図２５のステップ６１０では、読み出し処理の一部として、読み出し対象のページに対応するワードラインに読み出し参照電圧Ｖｒｃを印加し、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ４を印加する。ステップ６１２では、ビットラインをセンスする。ステップ６１４では、センシングステップの結果を適切なラッチに格納する。ステップ６１６では、読み出し処理の一部として、読み出し対象のページに対応するワードラインにＶｒｃを印加し、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ３を印加する。ステップ６１８では、ビットラインをセンスする。ステップ６２０では、補償を必要とするビットライン（ステップ５８０参照）に対して、ステップ６１４で格納された結果をセンシングステップ６１８の結果で上書きする。

ステップ６２２では、読み出し処理の間、そのワードラインにＶｒｂを印加し、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ４を印加する。ステップ６２４では、ビットラインをセンスする。ステップ６２６では、センシングステップ６２４の結果を格納する。ステップ６２８では、読み出し処理の間、読み出し対象のページに対応するワードラインにＶｒｂを印加し、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ３を印加する。ステップ６３０では、ビットラインをセンスする。ステップ６３２では、補償を必要とするビットライン（ステップ５８０参照）についてはステップ６２６で格納された結果をステップ６３０の結果で上書きする。

ステップ６３４では、読み出し処理の一部として、読み出し対象のページに対応するワードラインにＶｒａを印加し、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ４を印加する。ステップ６３６では、ビットラインをセンスする。ステップ６３８では、センシングステップ６３６の結果を適切なラッチに格納する。ステップ６４０では、読み出し処理の一部として、読み出し対象のページに対応するワードラインにＶｒａを印加し、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄ３を印加する。ステップ６４２では、ビットラインをセンスする。ステップ６４４では、補償を必要とするビットライン（ステップ５８０参照）についてはステップ６３８で格納された結果をステップ６４２の結果で上書きする。ステップ６４６では、プロセッサ１６２が、従来技術で知られている前述した他の方法と同様の方法でデータ値を決定する。ステップ６４８では、ユーザへの通知のためにプロセッサ１６２が決定したデータ値を適切なデータラッチに格納する。他の実施形態では、（Ｖｒｃ、Ｖｒｂ、Ｖｒａ）を使った読み出しの順序を変更してもよい。

図２０に関する上記の説明において、１ページデータの読み出しに関する例を説明した。データ読み出し要求は、必ずではないが、複数のページデータの読み出しを要求する場合もある。一実施形態では、複数ページデータの読み出し処理の高速化を図るために、ユーザが前のページデータの転送を受けている間にステートマシンが次のページのセンシングを行うなど、読み出し処理はパイプライン処理されることもある。そのような実装形態においては、パイプラインの読み出し処理によってフラグのフェッチ処理が中断されることがあり得る。そのような実装形態を回避するために、一実施形態では、（フラグを読み出してそれをステートマシンへ送る処理に替えて、）あるページを読み出す際、そのページに対するフラグを読み出し、そのフラグをチェックするためにワイヤードＯＲ検知処理を用いる。例えば、図２０のステップ５００（隣接ワードラインの読み出し）の間、その処理はまず参照電圧としてＶｒｃを使ってデータを読み出す。このとき、各状態がデータ「１」を記憶していることをワイヤードＯＲラインが示している場合、この場合は上位ページは書き込みが行われておらず、従って、補償は不必要であり、システムはフローティングゲート間カップリングに対する補償なしにデータを読み出す（ステップ５０４）。フラグが各データ状態のデータを含む１バイトコードである場合、フラグが立てられていたならば少なくともそのフラグメモリセルは状態Ｃのデータを有するはずである。ワイヤードＯＲラインが状態Ｃのデータを有するメモリセルがないことを示す場合には、ステートマシンは、フラグが立てられていないと判断でき、その場合は、隣接ワードラインに対応する上位ページには書き込みが行われておらず、フローティングゲートカップリングに対する補償は不必要となる。パイプライン読み出しの実行に関するより詳細な情報は、米国特許出願第１１／０９９，１３３、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、発明者、Ｊｉａｎ Ｃｈｅｎ、２００５年４月５日出願、に開示されており、その文献の全体は参照により本明細書に組み込まれる。

目的がＷＬｎ上のデータを読み出すことである場合、読み誤ってしまうビットは、大抵は区分（ｄｉｓｔｒｉｂｕｔｉｏｎ）の後部におけるビットであるので、ＥＣＣによるＷＬｎ＋１の正確な読み出しは必要なく、また、それらが他のデータ状態に属すると読み誤ってしまうことは、ＷＬｎ上の対象セルの読み出しに対して要求される補償の量を決定する際に大きな問題を引き起こすものではない。例えば、状態Ｂへ書き込まれているが僅かに強く書き込まれすぎているＷＬｎ＋１上のセルは、ＷＬｎ＋２への書き込みによって静電容量カップリングの影響を受けるが、そのようなセルは、ＷＬｎの読み出し処理の一部としてカップリング補償（図１６のステップ３７０）なしにＷＬｎ＋１を読み出す際に状態Ｃにあるものと読み誤ってしまうかもしれない。この読み誤りは、次の理由により問題を生じない。（１）ＷＬｎ＋１上のデータを読み取ることがそのときの目的ではないこと。（２）状態ＣにあるとしたＷＬｎ＋１上のセルのみかけの状態に基づいてＷＬｎ上の対応するセルの読み出しに適用する補償は、ＷＬｎ＋１上のセルが状態Ｂであると正確に読み出した場合にそのことに基づいて行う補償よりも、実際にはより効果的であること。これは、ＷＬｎ＋１のセルが最初により強く書き込まれること、或いは、ＷＬｎ＋１のセルが続いて発生するＷＬｎ＋２のセルから受けるカップリングの影響など、ＷＬｎ＋１上のセルを状態Ｃであると読み誤ることを誘発する全ての要因は、ＷＬｎ＋１のセルによる、ＷＬｎのセルに影響を及ぼすカップリング効果をより強めるように作用するからである。ＷＬｎのセルに影響を与える、この強められたカップリングに際しては、ＷＬｎ＋１のセルが状態Ｂにあるとするよりも状態Ｃにあるとして得られる補償を行う方が実際的にはよりよい結果をもたらす。

場合によっては、隣接ワードラインＷＬｎ＋１のメモリセルのみかけの状態の読み誤りは、選択されたワードラインに対する読み出し動作に負の影響を及ぼすかもしれない。従って、一実施形態は、隣接ワードラインの読み出しに対して、マージンを付加した読み出し参照電圧を提供する。マージンを付加した値は、隣接ワードラインをセンスする際により正確な結果をもたらし、及び／又は、その情報に基づいて選択ワードラインを読み出すときの結果を改善する。上述したように、ＷＬｎ＋１を読み出すときの目的は、ＷＬｎ＋１のメモリセルに記憶された正確なデータを決定することではなく、ＷＬｎを読み出すときに現れるＷＬｎ＋１のメモリセルのみかけの状態を決定することである。ＷＬｎ＋１への書き込みのときからのＷＬｎ＋１のセルの閾値電圧の変化は、ＷＬｎのデータを読み出すときに検出されることが有益である。なぜならば、そのような変化は、ＷＬｎに対する直接の読み出し動作におけるＷＬｎのセルのみかけの閾値電圧に影響を与えるからである。ＷＬｎを読み出す際に適切な補償を与えるためにＷＬｎ＋１の読み出しに対してこのコンセプトにおいて用いられる読み出し誤りは、ＷＬｎの読み出しの際に現れるＷＬｎ＋１のセルのみかけの状態の読み出し誤りであることに特に留意されたい。このことは、セルに元々書き込まれたデータ（それはＷＬｎの読み出しにおける最終的な目的ではあるがＷＬｎ＋１の読み出しにおける最終的な目的ではない）の読み出し誤りとは異なる。ＷＬｎに対する読み出しを行う際のＷＬｎ＋１のセルのみかけの状態と、元々書き込まれていた実際の状態は明確に区別することが重要である。

選択されたワードラインＷＬｎの読み出しの一部として実行するドレイン側隣接ワードラインＷＬｎ＋１に対する読み出し処理を検討する。ワードラインＷＬｎ＋１が書き込まれていた場合、ＷＬｎ＋１を検証するに際してワードラインＷＬｎ＋２（ＷＬｎ＋１のドレイン側隣接ワードライン）に読み出しパス電圧Ｖｒｅａｄｐを印加する。Ｖｒｅａｄｐは低い読み出しパス電圧である。前述したように、いくつかの実施形態ではＶｒｅａｄｐはＶｒｅａｄ４に等しくてよい。Ｖｒｅａｄｐの低い値は、隣接セルの状態に基づいて読み出しパス電圧をＶｒｅａｄｐからＶｒｅａｄ３、Ｖｒｅａｄ２、又はＶｒｅａｄ１のいずれかに増加することによって、後の読み出し動作における補償を可能にする。

書き込み検証において、ドレイン側ワードラインは完全には書き込まれないことが保証されるので、Ｖｒｅａｄｐの低い値はドレイン側に対してパス電圧として用いることができる。フルシーケンス（図８）、又は、典型的な上位／下位ページ書き込み（図９）の場合において、ＷＬｎ＋２は消去され得る。図１０Ａ〜１０Ｃの書き込み技術において、ドレイン側隣接ワードラインはせいぜい部分的に書き込まれる。従って、ＷＬｎ＋１のセルの検証において、低い読み出しパス電圧は、ＷＬｎ＋２のセルがオンすることを保証するのに十分である。

ＷＬｎの読み出しのためのＷＬｎ＋１に対する補償なし読み出し動作の実行後において、ＷＬｎ＋２に対して大きな値の読み出しパス電圧を用いることがある。ＷＬｎ＋１への書き込みから後は、ＷＬｎ＋２上のメモリセルの状態は、そのセルへの書き込みの結果、変化し得る。それらのセルは、そのときにいずれの書き込み状態も取り得るのであり、書き込み中では確かであった保証はもはや適用可能ではない。従って、状態に関わらずに全てのメモリセルを確実にオンさせるために大きな読み出しパス電圧を印加する。典型的には、ＷＬｎ＋１（Ｖｃｇｒが印加される）を除く全てのワードラインは、ＷＬｎに対する補償なし読み出しにおいてＶｒｅａｄが印加される。全てのセルを確実に導通させるために、Ｖｒｅａｄにはその最大値を設定する。例えば、大抵の場合、Ｖｒｅａｄ１に等しいＶｒｅａｄが用いられる。

ＷＬｎ＋１に対する検証と読み出しの間でＷＬｎ＋２に印加する読み出しパス電圧の変化は、ＷＬｎ＋１のメモリセルのみかけの閾値電圧の負方向へのシフトを引き起こす可能性がある。ＷＬｎ＋２に対するワードライン電圧の一部は、書き込み検証と読み出しにおいてＷＬｎ＋１のメモリセルのフローティングゲートと結合し得る。検証と読み出しの間でＷＬｎ＋２に対するワードライン電圧の正値の増加が生じるので、ＷＬｎ＋１のメモリセルの閾値電圧が低下するように見えることがある。

このタイプの閾値電圧のみかけの変化を図２６に示す。図２６は、例えばメモリアレイの特定のワードラインに接続された一組のメモリセルについての閾値電圧の区分を示している。この一組のメモリセルは、状態Ｅ、状態Ａ、状態Ｂ，又は状態Ｃのいずれかとなるように書き込みを受けている。区分７０１は、状態Ｅにあるメモリセルの閾値電圧の区分である。区分７０２は、状態Ａにあるメモリセルの閾値電圧の区分である。区分７０６は、状態Ｂにあるメモリセルの閾値電圧の区分である。区分７１０は、状態Ｃにあるメモリセルの閾値電圧の区分である。区分７０１、７０２、７０６、及び７１０は、書き込み完了時における実際の閾値電圧区分を示しており、その閾値電圧区分は、書き込み動作におけるメモリセルの検証に際してセンスアンプによって検知されるであろうものである。

図２６において、第２の区分の組を破線にて示す。それらの閾値電圧の区分は、書き込みと検証に続いて実行される読み出し動作においてセンスアンプによって検知され得るメモリセルの閾値電圧を表している。さらに詳細には、第２の区分の組は、選択されたワードラインＷＬｎの読み出しのための情報を決定するときに隣接ワードラインＷＬｎ＋１のメモリセルを補償なしで読み出す際のＷＬｎ＋１のメモリセルのみかけの閾値電圧を表している。区分７００は、状態Ａにあるメモリセルのみかけの閾値電圧の区分である。区分７０４は、状態Ｂにあるメモリセルのみかけの閾値電圧の区分である。区分７０８は、状態Ｃにあるメモリセルのみかけの閾値電圧の区分である。第２の区分は、消去状態Ｅについては図示していないが、消去状態Ｅも同様にみかけの閾値電圧の変化を生じる。

第２の組のみかけの閾値区分は、第１の組の実際の閾値電圧区分と比較すると低い方へシフトする。隣接ワードラインＷＬｎ＋１を読み出す際、それに隣接するワードラインＷＬｎ＋２に印加する大きい読み出しパス電圧が、ＷＬｎ＋１のメモリセルのみかけの閾値電圧を低下させる。ワードラインＷＬｎ＋２に印加される大きい正値のバイアスの一部が、ＷＬｎ＋１のメモリセルのフローティングゲートと容量的に結合する。ＷＬｎ＋２に対する大きな正値の電圧に基づくこの容量的結合は、ＷＬｎ＋１のメモリセルのみかけの閾値電圧を低下させる可能性がある。

本明細書が開示する一実施形態に従った読み出し参照電圧についての２組のレベル群を図２６に示す。図２６では、読み出し参照電圧の値は、選択ワードラインＷＬｎの読み出しに用いられるレベルより低くなるようにマージンが付加される。書き込み状態Ａに対応する読み出し参照電圧Ｖｒａの第１の値Ｖｒａ１は、選択ワードラインＷＬｎを読み出す際に用いる。選択ワードラインを読み出すのに用いられる情報を決定するために隣接ワードラインを読み出すとき、読み出し参照電圧Ｖｒａの第２の値Ｖｒａ２を用いる。状態Ｂに対応する読み出し参照電圧Ｖｒｂの第１の値Ｖｒｂ１は、選択ワードラインＷＬｎを読み出す際に用いる。隣接ワードラインＷＬｎ＋１を読み出すとき、読み出し参照電圧Ｖｒｂの第２の値Ｖｒｂ２を用いる。書き込み状態Ｃに対応する読み出し参照電圧Ｖｒｃの第１の値Ｖｒｃ１は、選択ワードラインＷＬｎを読み出す際に用いる。選択ワードラインの読み出し処理の一部として、隣接ワードラインＷＬｎ＋１を読み出すときに、第２の値Ｖｒｃ２を用いる。

マージンを付加した読み出し参照電圧を使った隣接ワードラインのための読み出し動作の原理を図２７に示す。図２７は、メモリセルの１ブロックの選択ワードラインＷＬｎを読み出すためのステップを示すフローチャートである。ステップ６６０では、データ読み出し要求を受信する。要求されたデータに対応するアドレスの範囲は、ワードラインＷＬｎに記憶されたデータを含む。ステップ６６２では、ＷＬｎ＋１のメモリセルからの情報を、読み出し参照電圧に対する第１の値の組を使って検出する。例えば、一実施形態では、Ｖｒａ２、Ｖｒｂ２、及びＶｒｃ２の読み出し参照電圧レベルが用いられる。ステップ６６４では、そのブロックの各非選択ワードラインに第１パス電圧を印加する。ステップ６６６では、読み出し対象の選択ワードラインＷＬｎに隣接するワードラインＷＬｎ＋１に第１のレベルで第２パス電圧を印加する。

ステップ６６８にて、読み出し参照電圧に対する第２組のレベルを用いてＷＬｎに読み出し動作を実行する。例えば、状態Ａ、Ｂ、及びＣのそれぞれに対応するＶｒａ１、Ｖｒｂ１、及びＶｒｃ１を、選択ワードラインとビットラインに印加し、夫々の電圧印加においてセンスする。以下でさらに説明するが、ＷＬｎ＋１に用いる第１のレベルの組は、選択ワードラインＷＬｎに対して用いたレベルよりも上となるように、或いは下となるようにマージンを付加され得る。

一実施形態では、ステップ６６４、６６６、及び６６８を反復繰り返すことによって、４つのサブ読み出しを実行する。繰り返し毎に、ステップ６６６にて異なる値の第２パス電圧をＷＬｎ＋１に印加し、ワードラインＷＬｎ＋１がワードラインＷＬｎに与えるフローティングゲートカップリング効果に基づいた補償を提供するためにビットラインの導通をセンスする。第１の値は、ＷＬｎ＋１の状態Ｅにあるメモリセルに対応する。第２の値は、ＷＬｎ＋１の状態Ａにあるメモリセルに対応する。第３の値は、ＷＬｎ＋１の状態Ｂにあるメモリセルに対応する。第４の値は、ＷＬｎ＋１の状態Ｃにあるメモリセルに対応する。ステップ６７０では、ＷＬｎのデータを格納する。ＷＬｎ＋１の状態Ｅにある隣接メモリセルに対応するビットラインに対して、第２パス電圧を第１の値で印加しながらステップ６６８にてセンスした結果を格納する。ＷＬｎ＋１の状態Ａにある隣接メモリセルに対応するビットラインに対して、第２パス電圧を第２の値で印加しながらステップ６６８にてセンスした結果を格納する。ＷＬｎ＋１の状態Ｂにある隣接メモリセルに対応するビットラインに対して、第２パス電圧を第３の値で印加しながらステップ６６８にてセンスした結果を格納する。ＷＬｎ＋１の状態Ｃにある隣接メモリセルに対応するビットラインに対して、第２パス電圧を第４の値で印加しながらステップ６６８にてセンスした結果を格納する。

図２７は、ＷＬｎに対する読み出し参照電圧レベルの１つの組の使用と、ＷＬｎ＋１に対する異なる組の使用を説明する全体図を示す。図２８は、一実施形態における、選択ワードラインＷＬｎに対する読み出し処理の一部としての隣接ワードラインの特定の読み出し処理を示すフローチャートである。図２８の方法は、一実施形態では、図１６のステップ３７０、図１８のステップ４００、及び、図１９のステップ４５０に対して実行してよい。

ステップ７５０にて、状態Ａの読み出し参照電圧についてマージン付加した値Ｖｒａ２をＷＬｎ＋１に印加する。Ｖｒａ２をＷＬｎ＋１に印加している間、選択ブロックの残りの各ワードラインには読み出しパス電圧Ｖｒｅａｄを印加する。読み出し動作において、ＷＬｎ＋１のセルのセンシングを可能にするため、そのパス電圧が印加されたいずれの書き込み済みセルも確実にオンさせるように、大きな値のＶｒｅａｄ、典型的にはＶｒｅａｄ１を用いる。Ｖｒｅａｄ１の値は、ＷＬｎ＋１の書き込みの検証のときに使った読み出しパス電圧の値よりも大きい。前述したように、Ｖｒｅａｄｐの低めの読み出しパス電圧（たとえばＶｒｅａｄ４）は、検証において用いられた。読み出しパス電圧の増加に関係したカップリングの影響を補償するために、Ｖｒａ２の電圧レベルが選ばれる。

ステップ７５２において、ビットラインをセンスし、制御ゲートへのＶｒａ２の印加の下でアドレス指定したメモリセルが導通するか否かを判定する。導通したビットラインは、そのビットラインのアドレス指定されたメモリセルがオンしたことを示しており、従って、そのメモリセルはＶｒａ２より低い閾値電圧（例えば状態Ｅ）を有することを示している。ステップ７５４では、ビットラインをセンスした結果を、そのビットラインに対応する適切なラッチに格納する。

ステップ７５６では、状態Ｂの読み出し参照電圧についてのマージン付加した値Ｖｒｂ２をＷＬｎ＋１に印加し、残りのワードラインのそれぞれにＶｒｅａｄを印加する。ステップ７５８では、説明したように、Ｖｒａ２の読み出し参照電圧レベルの印加に対してビットラインをセンスする。ステップ７６０では、その結果をそのビットラインに対応した適切なラッチに格納する。ステップ７６２では、状態Ｃの読み出し参照電圧についてのマージン付加した値Ｖｒｃ２をＷＬｎ＋１に印加し、残りのワードラインのそれぞれにＶｒｅａｄを印加する。ステップ７６４にてビットラインを再びセンスし、いずれのセルが導通しているか否か、即ち、印加しているレベルＶｒｃ２より低い閾値電圧を有するセルを判定する。ステップ７６６では、そのビットラインに対応する適切なラッチに結果を格納する。

ステップ７６８では、各ビットラインに対するデータ値を決定する。Ｖｒｂ２及びＶｒｃ２で導通したがＶｒａ２では導通しなかったセルは、状態Ａにある。Ｖｒｃ２で導通したがＶｒｂ２及びＶｒａ２では導通しなかったセルは、状態Ｂにある。印加した読み出し参照電圧のいずれでも導通しなかったセルは、状態Ｃにある。一実施形態では、データ値はプロセッサ１６２が決定する。ステップ７７０では、プロセッサ１６２が、各ビットラインに対応する適切なラッチに決定したデータ値を格納する。図２８では、ＷＬｎ＋１について実際のデータ値が決定される。他の実施形態では、マージン付加した読み出し参照電圧を使った隣接ワードラインの読み出しは、ＷＬｎ＋１の電荷量レベル又は他の状態の情報を決定することができる。それらの情報は、ＷＬｎ＋１に記憶されているデータを正確に反映している場合もあるし、そうでない場合もある。

図２１で説明した隣接ワードラインの上位ページの読み出しを実行する際にも同様の技術を用いることができる。隣接ワードラインの上位ページの読み出しは、図１０Ａ〜１０Ｃで説明した技術によって書き込まれている選択ワードラインの読み出し処理の一部として実行される。ステップ５１０にて状態Ｃの読み出し参照電圧を、ステップ５２２にて状態Ｂの読み出し参照電圧を、及び／又は、ステップ５２８にて状態Ａの読み出し参照電圧を印加する場合、マージン付加した参照電圧を用いる。例えば、一実施形態では、Ｖｒａ２、Ｖｒｂ２、及び／又はＶｒｃ３の参照電圧を用いる。

選択ワードラインに隣接するワードラインに対する読み出し参照電圧は、異なる実施形態毎に様々にマージン付加し得る。例えば、隣接ワードライン（例えばＷＬｎ＋１）に印加する読み出し参照電圧の値は、図２６に示した選択ワードラインＷＬｎに印加するレベルよりも低い値となるようにマージン付加し得る。他の実施形態では、隣接ワードラインに印加する値は、選択ワードラインに印加するレベルよりも高い値となるようにマージン付加し得る。例えば、消去区分にあるセルは、そのみかけの、或いは実際の閾値電圧が、時間とともに増加し得る。他のセル（例えば同じワードラインのセル）への書き込みは、消去状態のセルの電圧を、何らかの要因で、消去動作がそのセルに対して実行されたときに比べて高い電圧の区分へ導くようにシフトさせ得る。従って、隣接ワードラインを読み出す際の状態Ａに対する読み出し参照電圧は、選択ワードラインの読み出しの際に用いる参照電圧と比較するときに、高い方へシフトさせ得る。

読み出し参照電圧の組（例えば、Ｖｒａ、Ｖｒｂ、及び、Ｖｒｃ）の中の幾つか（いくつでもよい）の読み出し参照電圧は、ＷＬｎ＋１の読み出しに対してマージン付加し得る。例えば、一つの参照電圧（例えばＶｒａ）のみについてマージン付加した値を用いてよいし、２つの参照電圧（例えば、Ｖｒｂ及びＶｒｃ）についてマージン付加した値を用いてもよい。幾つかの読み出し参照電圧を高いレベルへマージン付加し、他の参照電圧を低いレベルへマージン付加するなど、様々な制限の組合せを採用し得る。

隣接ワードラインに印加する読み出し参照電圧についてのマージン付加した値は、異なる値或いはパラメータに対してマージン付加し得る。例えば、一実施形態では、隣接ワードラインのためのマージン付加した読み出し参照電圧は、それに対応する選択ワードラインＷＬｎに印加する読み出し参照電圧の値を調整することによって得られる。例えば、Ｖｒａ２が、Ｖｒａ１のレベルからオフセットされる、などである。他の実施形態では、隣接ワードラインのための読み出し参照電圧は、その参照電圧に隣接する状態の閾値電圧に対してマージン付加し得る。マージン付加した値については以下で詳細に説明する。

図２６において、読み出し参照電圧のレベルの第２の組は、ＷＬｎに対して用いる第１のレベルの組から相対的にマージン付加されている。Ｖｒａ２は、Ｖｒａ１から特定の量だけオフセットしており、Ｖｒｂ２は、Ｖｒｂ１から特定の量だけオフセットしており、Ｖｒｃ２は、Ｖｒｃ１から特定の量だけオフセットしている。オフセット量は、各状態で同じであってよいし、異なっていてもよい。例えば、Ｖｒａ１からＶｒａ２へのオフセット量が、Ｖｒｂ１からＶｒｂ２へのオフセット量よりも大きい場合があってよい。

図２９は、ＷＬｎの読み出しの際に用いるオリジナルの読み出し参照電圧に基づかない読み出し参照電圧へのマージン付加の方法の一実施形態を示している。保持力の損失や緩和（閾値電圧の高い方へのシフト）などの要因は、メモリセルからの状態読み出しに影響し得る。ＷＬｎのセルに記憶されたデータを読み出す際、それに用いる読み出し参照電圧のレベルは、通常、上記の要因がセルからの状態読み出しに影響しないように選ばれる。読み出し動作は、セルが書き込まれたときの状態を決定することであり、読み出し動作がそれらの保持力損失や緩和を検知することは望ましくない。ＷＬｎに対する適切な補償を得るためにＷＬｎ＋１を読み出す際、しかしながら、それらの要因に基づく閾値電圧の変化を検出することが好都合である場合がある。例として、ＷＬｎ＋１のセルのみかけの状態又は閾値電圧が書き込み時からシフトした場合、このシフトを検知すること（或いはそのセルの現在のみかけの状態を検知すること）には利点がある。このシフトはＷＬｎのセルのみかけの閾値電圧に影響する。ＷＬｎの実際のデータを求めることが目的であるので、ＷＬｎ＋１におけるそのシフトを考慮した補償を提供することは、ＷＬｎの読み出しにおいてより良い結果をもたらす。

メモリセルの書き込み状態の組に対する閾値電圧区分７０１、７０２、７０６、及び７１０を、シフトした区分７００、７０４、及び７０８とともに、図２９に再記する。状態Ａの読み出し参照電圧Ｖｒａ１、状態Ｂの読み出し参照電圧Ｖｒｂ１、及び、状態Ｃの読み出し参照電圧Ｖｒｃ１もまた示している。図２９は、さらに、それぞれの状態の間の平均閾値レベルを示している。この平均閾値電圧は、後述するように種々の方法で定義することができる。Ｖｍａは、状態Ｅ及びＡに対応する平均閾値電圧である。Ｖｍｂは、状態ＡとＢに対応する平均閾値電圧である。Ｖｍｃは、状態ＢとＣに対応する平均閾値電圧である。

隣接ワードラインＷＬｎ＋１をセンスするときに用いる読み出し参照電圧レベルが、状態Ａに対してはＶｒａ２に、状態Ｂに対してはＶｒｂ２に、状態Ｃに対してはＶｒｃ２に、示されている。これらの読み出し参照電圧は、上述した平均閾値電圧レベルＶｍａ、Ｖｍｂ、及び、Ｖｍｃに対して相対的にマージンが付加されている。これは、図２６に示した隣接ワードラインに対する読み出し参照電圧の第２の組と対比される。その実施形態では、読み出し参照電圧レベルの第２の組は、読み出し参照電圧の第１の組に対して相対的にマージンが付加される。このことは、特定の状況において利点を提供する。それを以下に説明する。

選択ワードラインを読み出す際に用いる読み出し参照電圧レベルは、隣接するメモリセル状態電圧区分の間の中間点で与えられずともよい。図２１において、例えば、ＶｒｂとＶｒｃは、それぞれ、下位側の状態電圧区分に近いレベルで与えられる。Ｖｒｂは、状態Ｂよりも状態Ａに近く、Ｖｒｃは、状態Ｃよりも状態Ｂに近い。そのような配置は、フラッシュメモリセルシステムにおいて、データ保持力のために用いられる。例えば、状態Ｂに書き込まれたメモリセルが、時間の経過とともにその負値の電荷量を失う場合、Ｖｒｂ１を状態Ａに近いレベルに配置することが有効である。セルの閾値電圧がＶｒｂ１を下回るほどにセルの電荷量が低下した場合、そのセルを状態Ａにあると読み誤る可能性がある。従って、いくつかの実装形態では、そのような読み誤りを回避するために、読み出し参照電圧レベルを下位側の状態に近い位置に設定することが好ましい。

隣接ワードラインの読み出しのためのマージン付加した読み出し参照電圧レベルが、ＷＬｎで用いられたレベルに相関してマージン付加される場合、いくつかの場合には、異なるタイプの読み誤りが発生する虞がある。下位側の状態にあるセルを上位側の状態にあるセルであると読み誤ることがある。例えば、Ｖｒｂ１が状態Ａの区分の上位側の限界値に比較的近い位置に設定されたときに、Ｖｒｂ１に対して相対的にシフトさせたＶｒｂ２の値を用いる場合、状態Ａにあるセルを状態Ｂにあるものと読み誤る可能性がある。ＷＬｎ＋１への書き込みの後にＷＬｎ＋１のセルに隣接するＷＬｎ＋２のセルに状態Ｃが書き込まれた場合、負値の電荷量の結合（カップリング）によってＷＬｎ＋１のセルの閾値電圧が増加したようにみえる可能性がある。さらに、ＷＬｎを読み出す際には検出されるのが好ましくない保持力などは、上述したように、ＷＬｎ＋１を読み出す際には検出されることが好ましい場合がある。

従って、図２９の実施形態は、読み出し参照電圧の第２の組を、２つの隣接するメモリセル状態に対応する平均閾値電圧に対して相対的にマージン付加する。Ｖｒａ２は、状態Ｅ及びＡの平均閾値電圧に対して相対的にマージン付加され、Ｖｒｂ２は、状態Ａ及びＢの平均閾値電圧に対して相対的にマージン付加され、Ｖｒｃ２は、状態Ｂ及びＣの平均閾値電圧に対して相対的にマージン付加される。

一実施形態では、平均閾値電圧は、２つの隣接する状態に対する夫々の閾値電圧区分の下限値の平均に基づいて決定される。その下限値は、書き込み検証において用いられる検証レベルに相当するとともに、上記平均を算出するにも用いられる。例えば、平均閾値電圧Ｖｍｂは、状態Ａ及びＢのそれぞれへの書き込み時において印加される検証レベルＶｖａ及びＶｖｂの平均を用いて算出される。検証レベルの平均を算出した後、その値に、下位側の閾値電圧区分の区分幅の半値をオフセットとして加えて、平均閾値電圧レベル（即ちＶｍｂ）を決定する。他の実施形態では、平均閾値電圧は、２つの隣接する読み出し参照電圧に基づいて算出される。例えば、状態ＡとＢの間の平均閾値電圧Ｖｍｂは、セルを読み出す際に印加する読み出し参照電圧ＶｒａとＶｒｂの平均として算出される。この場合、参照電圧レベルは、特定の状態に対応する単一の閾値電圧レベルに対してではなく、平均閾値電圧レベルに対して相対的にマージン付加される。一実施形態では、読み出し参照電圧は、第１の区分（例えは状態Ａ）の上限値と第２の区分（例えば状態Ｂ）の下限値の間の中間点に関してマージン付加される。

一実施形態では、読み出し参照電圧の第２の組は、書き込み検証動作と読み出し動作の両者間におけるＶｒｅａｄの変化分に基づいて決定される。特定の状態に対する読み出し参照電圧は、それに隣接する状態の平均閾値電圧からΔＶｒｅａｄに基づく補償マージンを差し引いた値に等しい値に設定される。

一実装形態では、補償マージンは、次のとおり決定される。数式２は、与えられたメモリセルのみかけの閾値電圧の変化分とＶｒｅａｄの変化分との間の関係を表す。

ＷＬｎの特定メモリセルの閾値電圧の変化分ΔＶＴｎは、２つの要素、即ち、その特定セルに隣接するセルに印加する読み出しパス電圧における変化分ΔＶｒｅａｄ、及び、その隣接セルの閾値電圧における変化分ΔＶＴｎ＋１、に基づく。より具体的には、その変化分は、ΔＶＴｎに関連する静電結合の効果（その効果は、負値の電荷量の結合により閾値電圧を上昇させる）と、ΔＶｒｅａｄに関連する静電結合の効果（その効果は、正値の電荷量の結合により閾値電圧を低下させる）との間の差分に等しい。

Ｖｒｅａｄの変化分に対応する適切なマージン値を得るために、ＷＬｎ＋１のメモリセルにおいてＶＴの電荷量に変化がない場合には、ΔＶＴｎ＋１をゼロとすることができる。Ｖｒｅａｄの既知の変化分を用いて、算出したΔＶＴｎと等しい値にマージン値を設定することができ、これによって、ドレイン側隣接ワードラインを読み出す際のみかけの閾値電圧における変化分を直接に相殺することができる。

選択ワードラインＷＬｎに対する読み出し動作を考える。その読み出し動作では、ＷＬｎを読み出すときに、補償を与えるためにドレイン側ワードラインＷＬｎ＋１からの情報を用いる。書き込みに際してワードラインＷＬｎ＋１を検証するとき、そのドレイン側隣接ワードラインＷＬｎ＋２は、低い読み出しパス電圧Ｖｒｅａｄｐ（即ち、Ｖｒｅａｄ４）を受ける。Ｖｒｅａｄｐを約３．０Ｖと仮定する。今、ＷＬｎに対する動作の一部として、ＷＬｎ＋１を読み出すとき、ＷＬｎ＋２上の全てのメモリセルを確実に導通させるためにＷＬｎ＋２に読み出しパス電圧Ｖｒｅａｄ１を印加する。ΔＶｒｅａｄが２．５Ｖとなるように、Ｖｒｅａｄ１を約５．５Ｖと仮定する。さらにｒ１、ｒ２、及び、Ｃｒｎ（Ｃｒｎ＋１）の各値をそれぞれ、０．０２、０．０３、及び、０．５と仮定する。数式２において、「ｎ」、「ｎ＋１」にそれぞれ「ｎ＋１」、「ｎ＋２」を代入し、ΔＶＴｎ＋２を「０」に等しくすると、数式３を得る。ＷＬｎ＋１を読み出す際のマージンの大きさは、数式３で決定することができる。

数式３は、Ｖｒｅａｄにおける変化分に基づいて、書き込みの時から読み出しの時にかけてＷＬｎ＋１上のセルに見込まれる閾値電圧におけるみかけの変化の大きさを与える。ＷＬｎ＋１を読み出す際に印加する読み出し参照電圧レベルがこのみかけの変化分から得られるので、より正確な読み出し動作を実現できる。上記仮定した値を数式３に代入すると、ΔＶｒｅａｄに基づくＷＬｎ＋１におけるＶＴの変化分は、約−０．２Ｖとなる。即ち、−０．２Ｖの補償読み出しマージンが得られる。

前述したように、様々な方法で隣接ワードラインの読み出しに対する読み出し参照電圧にマージンを与えることができる。一実施形態では、読み出し参照電圧は、２つの隣接する状態への書き込み検証電圧の平均値に補償マージンを加えた値に等しい値に設定される。４状態（Ｅ、Ａ、Ｂ、Ｃ）デバイスであり、検証レベルＶｖａ、Ｖｖｂ、Ｖｖｃがそれぞれ、０．８Ｖ、１．６Ｖ、３．６Ｖのデバイスを仮定する。状態Ａの参照電圧Ｖｒａ２は、０Ｖ（マージンなし）に維持される。状態Ｂの参照電圧Ｖｒｂ２は、（（０．８＋１．６）／２）−０．２＝１．０Ｖに設定される。状態Ｃの参照電圧は、（（１．６＋３．６）／２）−０．２＝２．４Ｖに設定される。これらの値は、一例であり、実装形態によって変化し得ることに留意されたい。

他の実施形態では、読み出し参照電圧は、２つの隣接する状態のノミナル読み出し参照電圧の平均値に補償マージンを加えた値に等しい値に設定される。さらに他の実施形態では、読み出し参照電圧は、２つの隣接する状態の平均閾値電圧の平均に補償マージンを加えた値に等しい値に設定される。一実施形態では、上記した平均値を算出することなく、補償マージンをノミナル読み出し参照電圧に直接に加える。

上記した実施形態では、状態Ａの参照電圧レベルにはマージンを加えない。他の実施形態では、そのレベルにマージンを加える。状態Ａの読み出し参照電圧にマージンを加えないことについて、様々な実装形態でいくつかの理由がある。状態参照電圧を引き下げるマージンが要求されたときに負の電圧を加えることはしばしば難しい。さらに、０Ｖに近い小さい正値の電圧を精密に加えることが難しいことが時折ある。加えて、状態Ａにあるセルの閾値電圧は電荷量ゼロ（ニュートラル）の付近にあるので、そのセルでは保持力損失がほとんどない。従って、保持力損失の不利な影響なしに状態のノミナル読み出し参照電圧を用いることができる。最後に、状態Ａへ書き込みするときに、書き込み電圧パルスに小さい増分値がしばしば用いられ、それは書き込みレベルを精密にする。

本発明の前記の詳細な説明は、図解及び説明のために提示された。網羅的となること、あるいは本発明を開示されている正確な形式に制限することは意図されていない。上記の提示を鑑みて多くの変型及び変形が可能である。説明した実施形態は、本発明の原理及びその実際的な応用例を最もよく説明し、それにより当業者が多様な実施形態で、及び意図された特定の用途に適するような多様な変型で本発明を最もうまく活用できるようにするために選ばれた。本発明の範囲が本明細書に添付される請求項により定められることが意図される。

Claims (21)

1. 不揮発性メモリを読む方法であり、
   非選択不揮発性記憶素子に隣接する選択不揮発性記憶素子に対する読み出し処理において、前記非選択不揮発性記憶素子の状態を決定するために、前記非選択不揮発性記憶素子に、特定の状態に対応する読み出し電圧を第１電圧レベルで印加するステップと、
   前記読み出し処理において、前記選択不揮発性記憶素子に前記読み出し電圧を第２電圧レベルで印加するステップと、
   前記選択不揮発性記憶素子に前記読み出し電圧を印加するときに、前記非選択不揮発性記憶素子の前記状態に基づいて、前記非選択不揮発性記憶素子に対して特定の電圧を用いるステップと、
   前記読み出し処理において、前記選択不揮発性記憶素子の状態を検出するステップと、
   を含む方法。
2. 前記非選択不揮発性記憶素子は、第１ワードラインに接続しており、
   前記選択不揮発性記憶素子は、第１方向において前記第１ワードラインに隣接する第２ワードラインに接続しており、
   前記方法はさらに、
   前記第１ワードラインに接続している不揮発性記憶素子に前記特定の状態を書き込むステップと、
   第２方向において前記第１ワードラインに隣接する第３ワードラインに第１パス電圧を印加しながら、前記第１ワードラインに接続している前記不揮発性記憶素子の書き込みを検証するステップと、
   前記状態を決定するために前記読み出し電圧を前記非選択不揮発性記憶素子に印加しながら、前記第３ワードラインに第２パス電圧を印加するステップと、
   を含む請求項１の方法。
3. 前記第１パス電圧と前記第２パス電圧の間の差によって生じる前記非選択不揮発性記憶素子の閾値電圧のみかけの変化を少なくとも部分的に補償するために前記読み出し電圧を前記第１電圧レベルで提供するステップと、をさらに含む請求項２の方法。
4. 前記第１電圧レベルが前記第２電圧レベルよりも低いことを特徴とする請求項１の方法。
5. 前記非選択不揮発性記憶素子に対して特定電圧を用いる前記ステップが、前記選択不揮発性記憶素子に前記読み出し電圧を印加しながら前記非選択不揮発性記憶素子に複数の電圧を印加するステップを含み、前記複数の電圧の一つが前記特定の電圧であり、前記状態を検出する前記ステップが、前記特定電圧に応答して実行されることを特徴とする請求項１の方法。
6. 前記非選択不揮発性記憶素子及び前記選択不揮発性記憶素子は、マルチステートフラッシュメモリセルであり、
   前記読み出し電圧は第１読み出し電圧であり、前記第１読み出し電圧を印加する前記ステップはさらに前記非選択不揮発性記憶素子がいずれの状態にあるかを決定するために前記第１読み出し電圧を含む複数の読み出し電圧を印加するステップを含み、
   前記非選択不揮発性記憶素子に対して前記特定の電圧を用いる前記ステップは、前記非選択不揮発性記憶素子が書き込まれることのできる各状態に対して１つの電圧を含む複数の電圧を前記非選択不揮発性記憶素子に印加するステップを含み、前記複数の電圧の１つが前記特定の電圧であり、前記特定の電圧は前記非選択不揮発性記憶素子に書き込まれた前記状態に関係しており、
   前記非選択不揮発性記憶素子に書き込まれた前記状態とは関係しない前記複数の電圧の中の電圧に応答して検出されたデータは破棄し、
   状態を検出する前記ステップは、前記特定の電圧に応答して実行される、
   ことを特徴とする請求項１の方法。
7. 前記選択不揮発性記憶素子は、フルシーケンス書き込みによって前記選択不揮発性記憶素子に書き込まれた少なくとも２ビットのデータを記憶するマルチステートフラッシュメモリデバイスであることを特徴とする請求項１の方法。
8. 前記選択不揮発性記憶素子は、第１ページと第２ページに書き込まれた少なくとも２ビットのデータを記憶するマルチステートフラッシュメモリセルであり、
   前記選択不揮発性記憶素子は、第１状態、第２状態、第３状態、又は第４状態となることが可能であり、
   前記読み出し電圧は、前記第３状態と前記第４状態の間の第１読み出し電圧であり、前記特定の状態は前記第４状態であり、
   前記選択不揮発性記憶素子に前記読み出し電圧を印加する前記ステップ、用いるステップ、及び、検出するステップは、前記第１読み出し電圧を用いた前記第１ページの読み出し処理の一部であり、
   前記方法はさらに、前記非選択不揮発性記憶素子の前記状態に関係なく第２読み出し電圧に応答して前記選択不揮発性記憶素子の状態を検出するステップを含み、前記第２読み出し電圧が、前記第１状態と前記第２状態の間であることを特徴とする請求項１の方法。
9. 前記非選択不揮発性記憶素子の前記状態を決定するステップの一部として前記第２読み出し電圧を第３電圧レベルで印加するステップを含み、
   前記選択不揮発性記憶素子の前記状態を検出するステップは、前記選択不揮発性記憶素子に前記第２読み出し電圧を前記第３電圧レベルで印加するステップを含む、
   ことを特徴とする請求項８の方法。
10. 前記選択不揮発性記憶素子は、第１データグループに対する隣接する不揮発性記憶素子への書き込みに続いて、第２データグループに関して書き込まれたデータを含んでいることを特徴とする請求項１の方法。
11. 複数の不揮発性記憶素子と、
    前記複数の不揮発性記憶素子と通信するとともに、選択ワードラインに接続している選択不揮発性記憶素子に対する読み出し処理を実行する管理回路であり、非選択不揮発性記憶素子の状態を決定するために前記非選択不揮発性記憶素子に特定の状態に対応する読み出し電圧を第１電圧レベルで印加し、前記読み出し処理において前記選択不揮発性記憶素子に前記読み出し電圧を第２電圧レベルで印加し、前記選択不揮発性記憶素子に前記読み出し電圧を印加するときに前記非選択不揮発性記憶素子の前記状態に基づいて前記非選択不揮発性記憶素子に対して特定の電圧を用い、前記読み出し処理において前記選択不揮発性記憶素子の状態を検出する管理回路と、
    を備える不揮発性メモリシステム。
12. 前記非選択不揮発性記憶素子は第１ワードラインに接続しており、
    前記選択不揮発性記憶素子は第１方向において前記第１ワードラインに隣接する第２ワードラインに接続しており、
    前記管理回路は、前記第１ワードラインに接続している不揮発性記憶素子に前記特定の状態を書き込み、第３ワードラインに第１パス電圧を印加しながら前記第１ワードラインに接続している前記不揮発性記憶素子の書き込みを検証し、前記第３ワードラインは第２方向において前記第１ワードラインに隣接しており、前記管理回路は、前記非選択不揮発性記憶素子の前記状態を決定するために前記非選択不揮発性記憶素子に前記読み出し電圧を印加しながら前記第３ワードラインに第２パス電圧を印加する、
    ことを特徴とする請求項１１に記載の不揮発性メモリシステム。
13. 前記管理回路は、前記第１パス電圧と前記第２パス電圧の間の差によって生じる前記非選択不揮発性記憶素子の閾値電圧のみかけの変化を少なくとも部分的に補償するために前記読み出し電圧を前記第１電圧レベルで提供する、
    ことを特徴とする請求項１２に記載の不揮発性メモリシステム。
14. 前記第１電圧レベルは、前記第２電圧レベルよりも低いことを特徴とする請求項１１に記載の不揮発性メモリシステム。
15. 前記非選択不揮発性記憶素子に対して特定の電圧を用いる前記管理回路は、前記選択不揮発性記憶素子に前記読み出し電圧を印加しながら前記非選択不揮発性記憶素子に複数の電圧を印加するステップを含み、前記複数の電圧の１つは前記特定の電圧であり、前記状態を検出する前記ステップは、前記特定の電圧に応答して実行されることを特徴とする請求項１１の不揮発性メモリシステム。
16. 前記非選択不揮発性記憶素子及び前記選択不揮発性記憶素子は、マルチステートフラッシュメモリセルであり、
    前記読み出し電圧は第１読み出し電圧であり、前記第１読み出し電圧を印加する前記ステップはさらに前記非選択不揮発性記憶素子がいずれの状態にあるかを決定するために前記第１読み出し電圧を含む複数の読み出し電圧を印加するステップを含み、
    前記非選択不揮発性記憶素子に対して前記特定の電圧を用いる前記管理回路は、前記非選択不揮発性記憶素子が書き込まれることのできる各状態に対して１つの電圧を含む複数の電圧を前記非選択不揮発性記憶素子に印加するステップを含み、前記複数の電圧の１つが前記特定の電圧であり、前記特定の電圧は前記隣接するものに書き込まれた前記状態に関係しており、
    前記管理回路は、前記非選択不揮発性記憶素子に書き込まれた前記状態とは関係しない前記複数の電圧の中の電圧に応答して検出したデータを破棄し、
    前記管理回路が状態を検出するステップは、前記特定の電圧に応答して実行される、
    ことを特徴とする請求項１１の不揮発性メモリシステム。
17. 前記選択不揮発性記憶素子は、フルシーケンス書き込みによって前記選択不揮発性記憶素子に書き込まれた少なくとも２ビットのデータを記憶するマルチステートフラッシュメモリデバイスであることを特徴とする請求項１１の不揮発性メモリシステム。
18. 前記選択不揮発性記憶素子は、第１ページと第２ページに書き込まれた少なくとも２ビットのデータを記憶するマルチステートフラッシュメモリセルであり、
    前記選択不揮発性記憶素子は、第１状態、第２状態、第３状態、又は第４状態となることが可能であり、
    前記読み出し電圧は、前記第３状態と前記第４状態の間の第１読み出し電圧であり、前記特定の状態は前記第４状態であり、
    前記管理回路は、前記第１読み出し電圧を用いた前記第１ページの読み出し処理の一部として、前記選択不揮発性記憶素子に前記読み出し電圧を印加する前記ステップ、前記特定の電圧を用いるステップ、及び、前記状態を検出するステップを実行し、
    前記管理回路はさらに、前記非選択不揮発性記憶素子の前記状態に関係なく第２読み出し電圧に応答して前記選択不揮発性記憶素子の状態を検出し、前記第２読み出し電圧が、前記第１状態と前記第２状態の間であることを特徴とする請求項１１の不揮発性メモリシステム。
19. 前記管理回路は、前記非選択不揮発性記憶素子の前記状態を決定するステップの一部として前記第２読み出し電圧を第３電圧レベルで印加し、
    前記選択不揮発性記憶素子の前記状態を検出するステップは、前記選択不揮発性記憶素子に前記第２読み出し電圧を前記第３電圧レベルで印加するステップを含む、
    ことを特徴とする請求項１８の不揮発性メモリシステム。
20. 前記選択不揮発性記憶素子は、第１データグループに関して隣接する不揮発性記憶素子へ書き込みが行われた後に第２データグループに関して書き込みが行われたデータを含んでいることを特徴とする請求項１１の不揮発性メモリシステム。
21. 前記管理回路は、少なくとも１つのコントローラとステートマシンを含むことを特徴とする請求項１１の不揮発性メモリシステム。

Images