JP2010512087A - 信号伝送におけるデータ処理 - Google Patents

Abstract

【解決手段】通信装置のコントローラは、複数のアナログ信号を含む第１のデーダブロックおよび第２のデータブロックを受信するように構成された受信器と、各アナログ信号をデジタル値に変換し、該デジタル値が規定のデジタル範囲を超過している場合に、各デジタル値を飽和しているものとしてマーキングするように構成されたデジタイザと、第１のブロックの値が飽和しているものとマーキングされた場合以外において第２のブロックの対応するデジタル値を合成することによって第１のブロックの少なくとも１つのデジタル値を変更し、該変更された値が規定の範囲外である場合に、各変更された値を飽和しているものとしてマーキングするように構成されたプロセッサとを備えている。

Description

本発明は、信号伝送におけるデータ処理方法および装置に関する。本発明は、特に、だが限定はしないが、多重伝送でＨＡＲＱ（ハイブリッド自動再送要求）を用い、その後にターボデコーダによる復号化が続くデータ処理に関する。

有線、無線を問わず、電話、衛星、およびセルラシステムのような信号伝送を用いてデータを通信する多くのシステムがある。伝送の間、障害（ノイズとも言う）が信号を破壊してしまうことがある。このようなことは、特に、無線伝送において広く発生している。

信号通信システムを介して伝送されたデータが伝送エラーなく受信され得ることを保証するために様々な技術が実行されている。そのような技術には、信号伝送に冗長情報を付加することによってデータを符号化することが含まれている。広く知られている符号化技術にターボエンコーディング／デコーディングがある。

ターボエンコーダは、畳み込み符号を用いてコンピュータで計算されるデータのパリティビットの第１の組、および、畳み込み符号を用いてコンピュータで計算されるデータの既知の置換のためのパリティビットの第２の組を生成する。次に、これら２つのパリティの組とデータとを組み合わせたブロックが伝送される。

受信器は、各ビットごとに受信信号の強度を反映しているデータストリームにおいて該各ビットに対して整数を生成する。その整数は、そのビットがどの程度０であるか１であるかの尤度の目安となる。データのブロックを復号化するために、ターボデコーダは、２つのパリティの組の各々に対して１つずつ、計２つのパラレルデコーダを用いる。各パラレルデコーダは、開始点として上記尤度データを用い、その結果を他方のパラレルデコーダへ入力し、それによりデータの各ビットが０であるか１であるかの尤度の仮定を強化する。これを充分に反復した後、ブロックは、“復号化”される。

しかしながら、時には重度の障害により、データブロックは結果的に復号化されたと考えられるものの、依然として伝送エラーを含んでいることがある。

このようなエラーを捉え、かつ、そのデータブロックの正確な伝送を保証するために、ＨＡＲＱプロトコルと呼ばれる技術がターボデコーダに組み込まれ得る。ＨＡＲＱプロトコルを用いると、受信されたブロックは、ＨＡＲＱバッファに格納される。このブロックは、次に、ターボデコーダによって処理される。ターボ復号化処理の終わりに、データブロックは、ＣＲＣ試験を受ける。もし、このデータブロックがこの試験に不合格であれば、ＨＡＲＱプロトコルを実行するシステムは、このブロックの全部または一部の再送を要求する。第１のブロックと再送された第２のブロックとの両方で同一となるべきと分かっているビットの値は互いに足される。その結果のブロックはターボデコーダによって再処理される。そのブロックの再送要求の処理は、ＣＲＣ試験の合格が得られるまで、あるいは、繰り返し数が過剰になるまで繰り返される。

再送を要求するために、ＨＡＲＱプロトコルは、チェイスコンバイニング（Chase combining）（そのブロック全体が再送される）、あるいは、インクリメンタルリダンダンシ（そのブロックからビットのサブセットが伝送される）を用いることができる。

第１のブロックおよび伝送された第２のブロックの処理する２つの方法が存在する。

第１の方法は値の飽和を利用する。ブロックのビットに対する信号値が固定された整数の範囲（例えば、＋３２と３２との間）の範囲外である場合、その信号値は飽和しており、その整数の範囲の最大／最小値のみが記録される。第２のブロックが受信されたとき、その信号値は、格納された値に加算される。もし、２つの組み合わされた値が上記整数の範囲の範囲外である場合、その整数の範囲の最大／最小値が記録される。

この手法の欠点は、もし、第１のブロックの信号が強く、かつ、第２のブロックの信号が弱くかつ誤っている場合、そのビットに合成された値は、結局、弱くなってしまい、ターボデコーダによる効果的な復号化に影響を与える場合がある。

この問題は、各ビットの値を格納するために、広い整数の範囲を用いることによって緩和される。残念ながら、これの副作用は、ＨＡＲＱバッファがより多くのメモリを占有してしまうということである。メモリの使用量は、通信装置、特に、携帯型通信装置では懸案事項となり得る。

第２の方法は、信号値を格納するためにブロックの浮動小数点を用いる。受信信号からのビットの強度は、有効数字を示す部分と指数を示す部分とを有する浮動小数点数として格納される。

第２のブロックが受信されるとき、その信号値は、ブロック浮動小数点に変換され、格納されている信号値に加算される。

この手法の欠点は、ターボデコーダが１と０との間のしきい値上にあるビットに対して最も影響されるため、浮動小数点の値がターボデコーダに使用されるのに適していないことである。データの浮動小数点表示は、そのビット値の最上位情報を保持するだけで、整数の範囲内の０に近い値の分解能を損ねる。

本発明の目的は、後続の復号化のデータ分解能を維持しつつ、メモリの使用量を削減する信号伝送におけるデータ処理方法、あるいは、少なくとも有用な代案を提供することである。

本発明の一形態によれば、
複数のアナログ信号を含むデータブロックを受信するように構成された受信器と、
前記各アナログ信号をデジタル値に変換し、前記デジタル値が規定のデジタル範囲から外れている場合に、前記各デジタル値を飽和しているものとしてマーキングするように構成されたデジタイザと、
を備えた通信装置のコントローラを提供する。

好ましくは、前記デジタル値が前記規定のデジタル範囲から規定のしきい値だけ外れている場合に、該デジタル値は飽和しているものとしてマーキングされる。

各アナログ信号は、受信ビットの強度を示してもよい。

好ましくは、前記コントローラは、デジタル化されたデータブロックをバッファに格納するように構成されたメモリを含む。

前記デジタル値は整数値であってもよい。

前記デジタル値は、該デジタル値に割り当てられた飽和フラグを設定することによって飽和しているものとしてマーキングされてもよい。代替的に、前記デジタル値は、前記デジタル範囲の制限を超えたデジタル値を割り当てることによって飽和しているものとマーキングしてもよい。

好ましくは、前記コントローラは、前記デジタル化されたデータブロックを復号化するように構成されたデコーダを含む。前記デコーダは、データブロックを復号化するための尤度値を用いてもよい。前記デコーダは、ターボデコーダであってもよい。

好ましくは、前記コントローラは、復号化されたデータブロックを検証するように構成された検証部を含む。前記検証部は、ＣＲＣ検証法を利用してもよい。前記受信器は、前記検証部が前記復号化されたデータブロックを不合格とした場合に、該ブロックの再送の要求を送信するように、並びに、再送されたブロックを受信するようにさらに構成されてもよい。前記デジタイザは、前記受信された再送ブロックを処理するようにさらに構成されていてもよい。

本発明の他の形態によれば、
第１のデータブロックおよび第２のデータブロックを受信するように構成されたプロセッサであって、各データブロックは複数の値を含み、前記第１のブロックの値が飽和しているものとマーキングされた場合以外において前記第２のブロックの対応する値を合成することによって前記第１のブロックの少なくとも１つの値を変更し、該変更された値が規定の範囲外である場合に、前記各変更された値を飽和しているものとしてマーキングするように構成されたプロセッサを備えた通信装置のコントローラを提供する。

好ましくは、前記変更された値が前記規定の範囲から規定のしきい値だけ外れている場合に、前記変更された値は飽和しているものとしてマーキングされる。

前記値は、デジタル値でよい。

前記コントローラは、前記第１および第２のブロックが複数のアナログ信号を含むように、前記第１および第２のデータブロックをアナログ状態で受信するように構成された受信器を含んでいてもよい。

好ましくは、前記コントローラは、バッファ内に前記第１のブロックを格納するメモリを含む。前記メモリは、前記バッファ内に前記変更された第１のブロックを格納するようにさらに構成されてもよい。

好ましくは、前記第１のデータブロックは、前記受信器によって前記第２のデータブロックの前に受信される。

好ましくは、前記コントローラは、各アナログ信号をデジタル値へ変換し、該デジタル値が規定のデジタル範囲外である場合に、各デジタル値を飽和しているものとしてマーキングするように構成されたデジタイザを含む。前記デジタル値が前記規定のデジタル範囲から規定のしきい値だけ外れている場合に、前記デジタル値は飽和しているものとしてマーキングされてもよい。前記規定の範囲および前記規定のデジタル範囲は同じであってもよく、前記規定のしきい値および規定のデジタルしきい値は同じであってもよい。

好ましくは、前記コントローラは、前記変更された第１のブロックを復号化するように構成されたデコーダを含む。該デコーダは、データブロックを復号化するために尤度値（likelihood values）を用いてもよい。前記デコーダは、ターボデコーダであってもよい。好ましくは、前記コントローラも、前記変更された復号化された第１のブロックを検証するように構成された検証部を含む。該検証部は、ＣＲＣ検証法を利用してもよい。

好ましくは、各ブロックは、同一データブロックの個別の伝送によって受信されたものである。

前記デコーダは、前記第１のブロックを復号化するようにさらに構成されていてもよい。

前記コントローラが検証部を含む場合、前記検証部は、前記復号化された第１のブロックを検証するようにさらに構成されていてもよい。前記コントローラは、前記検証部が前記復号化された第１のブロックの検証に失敗した場合に、前記第１のブロックの再送要求を伝送するように構成された送信器を含んでいてもよい。前記第２のブロックは、前記第１のブロックの再送要求に応じて、送信側装置（entity）によって前記受信器へ送信されてもよい。

前記値は、該値に割り当てられた飽和フラグを設定することによって飽和しているものとマーキングされてもよい。代替的に、前記値は、前記範囲の制限を超えた値を割り当てることによって飽和しているものとしてマーキングされてもよい。

本発明のさらに他の形態によれば、複数のアナログ信号を含むデータブロックを処理する方法であって、
（ｉ）各アナログ信号をデジタル値へ変換するステップと、
（ｉｉ）前記デジタル値が規定のデジタル範囲外にある場合に、飽和しているものとして各デジタル値をマーキングするステップと、
を具備した方法を提供する。

本発明のさらに他の形態によれば、それぞれが複数のアナログ信号を含む第１のデータブロックおよび第２のデータブロックを処理する方法であって、
（ｉ）前記第１のブロックの値が飽和しているものとしてマーキングされている場合以外において、前記第２のブロックの対応する値を合成させることによって少なくとも１つの前記第１のブロックの値を変更するステップと、
（ｉｉ）前記合成され変更された値が規定の範囲外にある場合に、飽和しているものとして各変更された値をマーキングするステップと、
を具備した方法を提供する。

信号伝送によってブロックで受信されるデータの処理システムを図示した概略図を示す。 本発明に従ったブロックの処理方法を図示したフロー図を示す。 本発明に従った２つのブロックの合成方法を図示したフロー図を示す。

本発明による実施形態は、添付図面を参照しつつ、単に具体例として記載されている。

本発明は、エラーの無いデータ受信を保証するために信号伝送によって受信されたデータを処理するシステムを提供する。このシステムは、アナログ信号によって伝送されたデータをブロック状態で受信し、このブロックをデジタル化する。デジタル処理の間、デジタル範囲を超えたブロックの各ビット対応するアナログ信号の電圧が飽和しているものとしてマーキングされる。ブロックが処理され、検証に合格しないブロックのために再送要求が送られる。再送されたブロックは、ブロックの品質を改善するために、元々受信されているブロックと合成される。そのブロックの中で飽和しているものとしてマーキングされているビットは、強い強度で受信されたビットを劣化してしまうことを回避するために、合成処理の間は変更されない。

図１は、トランシーバ２からの信号伝送後、受信されるデータを処理するシステム１を示す。このシステムは、トランシーバ２に接続されたトランシーバ制御部３を含む。このシステムは、ターボデコーダ４に接続されている。このシステムは、トランシーバ制御部３に接続されたデジタイザ５と、デジタイザ５に接続されたバッファ６とを含む。システム１は、また、デジタイザ５およびバッファ６に接続されたコンバイナ７とをも含む。このシステムは、ターボデコーダ４およびトランシーバ制御部３に接続された検証部８を含む。

トランシーバ２は、送信側装置（transmitting entity）から信号を受信する。

バッファ６は、ＲＡＭのようなメモリを用いて実現され得る。

デジタイザ５、コンバイナ７、検証部８およびターボデコーダ４はプロセッサを用いて実現され得る。

トランシーバ制御部３は、データのブロックの形態で、トランシーバ２からデータ伝送を引き出す。各ブロックは多くのビットを含む。各ビットは、ブロックにおいて、ビットごとに信号強度のアナログ値の形態（例えば、１．３Ｖの電圧）で表現されている。

デジタイザ５は、受信されたデータ伝送を、ブロックの各ビットごとにアナログ信号から受信ビットの強度を示す整数に変換する。このビット強度は、浮動小数点の状態のように、整数状態以外のデジタル表現に変換され得ることが分かるであろう。

デジタル化ブロック（例えば、Ａ、Ｂ、ＣおよびＤ）は、バッファ６に格納される。

受信されたデータブロックは、送信側装置におけるターボエンコーダを用いて符号化されている。符号化されている各ブロックは、２つのパリティサブブロックを含む。システム１は、ターボデコーダ４を利用してブロックを復号化する。ターボデコーダ４は、当業者にとって公知の方法を用いて動作する。

他のデコーダを用いることは着想可能であろう。

本発明は、特に、ターボデコーダのようなビット尤度に作用するデコーダにとって有利である。

検証部８は、ターボデコーダ４によって“復号化”されたブロックにＣＲＣチェックを実行し、必要に応じて、ブロックの再送を要求する。検証部８は、送信側装置によってブロック内に組み込まれかつ計算されたＣＲＣコードを用いる。ＣＲＣ以外の検証方法を用いることは着想可能である。

コンバイナ７は、ターボデコーダによる再処理のために、ブロックの既存のコピーと再送されたブロックのコピーとを合成するチェイスコンバイナで実現する。チェイスコンバイナは、各ブロックからの対応するビットの強度を合成することによって機能する。例えば、既存のビットの強度が４であり、かつ、再送されたブロックの対応ビットの強度が３である場合、合成されたビットの強度は７となる。

代替的な実施形態では、コンバイナ７は、インクリメンタルリダンダンシ法を実行する。インクリメンタルリダンダンシ法では、ブロックのビットのサブセットのみが再送され、そのブロックの既存のコピーを変更するために使用される。

本発明による方法は、以下に図１および２を参照して記述される。

トランシーバ制御部３は、ステップ１０においてトランシーバによって受信された伝送ブロックを受信する。

ステップ１１において、このブロックは、各ビットごとの信号を、規定された整数の範囲内の整数にデジタル化するデジタイザ５によって処理される。しきい値がこのシステムに対して予め規定されている。ビットの強度が整数の範囲から規定のしきい値だけ外れている場合、そのビットは、ステップ１２において、ビットに対して飽和フラグをトルー（true）に設定することによって飽和しているものとマーキングする。

例えば、もし、ビットの整数の範囲が＋３１から−３１であり、かつ、しきい値８だけ整数の範囲を超えており、ビットの強度が−４０よりも小さく、あるいは、＋４０よりも大きい場合、ビット線ＢＬの飽和フラグは、トルー（true）に設定される。

代替的な実施形態では、その値は、整数の範囲よりも大きく、あるいは、それよりも小さいビット値を設定することによって飽和するものとしてマーキングされる。例えば、整数の範囲が＋３０から−３０で、ビット強度が＋５０である場合に、ビット値は＋３１に設定される。

一実施形態において、しきい値は無く、ビットは、ビット強度が整数の範囲から外れているときに飽和しているものとしてマーキングされる。

しきい値を用いることで考えられる有利な点は、高い強度で受信されたビットのみが飽和しているものとしてマーキングされることである。これは、誤って受信されたビットが飽和していると設定される可能性を低減することができる。

ブロックがデジタル化されると、そのブロックのコピーが予め受信されていない限りにおいて、そのブロックはバッファ６内の１３に格納される。ブロックのコピーが予め受信されている場合には、２つのブロックは後述する合成法に従って１４で合成される。

ステップ１５に示すように、ターボデコーダ４は、格納されたブロックを引き出し、“復号化”されたブロックを生成するために、それに対してターボデコーディングを実行する。

ステップ１６に示すように、ブロックに伝送エラーが無いかどうかを決定するために、ＣＲＣ検証部８は、そのブロックを処理する。

もし、そのブロックがこの検証で不合格となった場合、ステップ１７に示すように、再送要求がトランシーバ２を介してトランシーバ制御部３によって送信側装置へ送られる。

再送されたブロックが受信され、かつ、デジタイザ５によって処理される。ステップ１８に示すように、元々受信されたブロックはバッファ６から読み出され、コンバイナ７がその元々受信されたブロックに、ステップ１４で再送されたブロックを合成することによって、この元々受信されたブロックを変更する。

再送されたブロック（第２のブロック）を合成することによって元のブロック（第１のブロック）を変更する方法は、図３を参照して以下に記述される。

これらのブロックは、ビット値基準でビット値に対して処理される。

インクリメンタルリダンダンシが用いられる場合、第２のブロックに含まれるビットのサブセット内に対応ビットを有する第１のブロック内のそれらのビットのみが処理される。

第１のブロックのビット値が飽和しているものとしてマーキングされている場合、このビット値は変更されず、処理は次のビットに移る。

本発明の代替的な実施形態では、もし、第１のブロックまたは第２のブロックのいずれかのビット値が飽和しているものとしてマーキングされている場合、そのビット値には変更処理がなされず、処理は次のビットに移る。

もし、ビット値が飽和しているものとしてマーキングされていない場合、ステップ２０に示すように、第２のビットの値を第１のビットの値に加算することによって２つの値が合成される。

合成値が整数の範囲を超える場合、ステップ２１に示すように、合成値は、整数の範囲に制限される。例えば、整数の範囲が＋３１から−３１であり、かつ、第１の値および第２の値の合成が＋３８である場合、合成値は＋３１とされる。

合成値が整数の範囲から所定のしきい値だけ超過している場合、ステップ２２に示すように、合成ビットは飽和しているものとしてマーキングされる。例えば、このしきい値が８であり、整数の範囲が＋３１から−３１であり、かつ、第１および第２の値の合成が＋４１である場合、合成ビットは飽和しているものとしてマーキングされる。この所定のしきい値は、デジタイザ５で用いられたものと同じしきい値でよい。

ステップ２３に示すように、変更された第１のブロックは、バッファ６内に格納された元のブロックと置き換わる。

第１のブロックが第２のブロックによって変更されていた場合、ターボデコーダ６は、そのブロックの復号化を再度試み、ＣＲＣ検証部８は、“復号化”されたブロックを処理する。再送要求の処理は、ＣＲＣ検証部８が合格確認を返信するまで、あるいは、試行回数が規定値になるまで繰り返される。試行回数が超過した場合、システムは、伝送チャネルが劣悪であり、データ伝送に用いることができないと結論付けることができる。

本発明の微細な改変は、代替的な再送法に使用できるよう適用され得る。

“１０１”を含むデータが伝送されるよう試行され、システムのデジタル範囲がしきい値３で＋１０から−１０である状況を具体例に挙げると、それにより、＋１３〜−１３から外れたビット値は飽和しているものとして（“Ｓ”）とマーキングされる。実行されるステップは次の通りでよい。

１）送信側装置は、ブロックとしてＣＲＣ値“１”を生成する。
２）送信側装置は、符号化されたデータブロックを生成する。その符号化されたデータブロックは、ＣＲＣ値“１”を結合し、ターボエンコーダによって生成された２つのパリティサブブロック“１０”および“０１”を結合したデータ“１０１”である。
３）その結果のブロック“１０１ １ １０ ０１”は、送信側装置によって送信される。
４）ブロックは、各ビットのアナログ強度“０．４Ｖ，０．１Ｖ，１．５Ｖ，１．１Ｖ，−０．３Ｖ，−１．５Ｖ，−１．２Ｖ，１．０Ｖ”としてシステムによって受信される。
５）このアナログブロックは、デジタル化されて、“＋４，＋１，＋１５，＋１１，−３，−１５，−１２，１０”となる。
６）３番目および６番目のビットは、＋１３から−１３から外れているので、それらのビットは飽和しているものとしてマーキングされて“ＸＸＳＸＸＳＸＸ”となる。
７）このブロックのデジタル値は、デジタル範囲で制限されて、“４，１，１０，１０，−３，−１０，−１０，１０”となる。
８）このブロックは、ターボデコーダによって復号化されて、“１１１”となる。
９）このブロックのＣＲＣ値は“０”である、従って、このブロックはＣＲＣチェックで不合格となる。再送要求がシステムから送信側装置へなされる。
１０）ブロックが送信側装置によって再送される。
１１）再送されたブロックは、“０．８Ｖ，−０．５Ｖ，−０．５Ｖ，０．５Ｖ，−１．０Ｖ，−０．２Ｖ，０．２Ｖ，１．０Ｖ”として受信される。
１２）再送されたブロックはデジタル化され、“＋８，−５，−５，５，−１２，−２，２，１０”となる。
１３）再送されたブロックのデジタル値は、デジタル範囲に制限されて、“８，−５，−５，５，−１０，−２，２，１０”となる。
１４）３番目と６番目のビットは飽和しているものとしてマーキングされているため、３番目と６番目のビットを除いて、第１のブロックのデジタル値は、第２のブロックのデジタル値を加算することによって変更される。
１５）その結果、ブロックは、“１２，−４，１０，１５，−５，−１０，−８，２０”となる。
１６）３番目と６番目のビットは、既に飽和しているものとしてマーキングされており、４番目と８番目のビットは新たに飽和している。従って、ビットは、“ＸＸＳＳＸＳＸＳ”とマーキングされる。
１７）ブロックは、ターボデコーダによって“１０１”と復号化される。
１８）このブロックのＣＲＣ値は“１”である。従って、従って、このブロックはＣＲＣチェックで合格となる。

本発明による実施形態は、一般的なハードウェア上で実行されるソフトウェアとして、携帯型無線装置コントローラチップのような特定のハードウェアとして、あるいは、ハードウェアおよびソフトウェアの両方の組合せとして実施することができる。

本発明による実施形態は、分散処理システムとして、または、開示されたシステム全体のうちの分離したパーツとして実施することができることが分かる。

本発明による実施形態の潜在的な有利点としては、複数のブロックが再送されたときに、一方のブロックにおいて高い強度で受信されたビットは、他方のブロックにおいて弱い強度で受信された誤りビットによって劣化されないことである。

本発明による実施形態の他の潜在的な有利点としては、ビット値を格納するメモリは、ブロックを復号化するデコーダの能力に影響を与えることなく、縮小させることができることである。

本発明はその実施形態の記述によって示され、また、それらの実施形態はかなり詳細に記述されているが、それは、本願発明を限定する意図ではなく、特許請求の範囲をそのような詳細な形態に限定する意図でもない。更なる有利点および改変が当業者にとって容易であることは明確であろう。従って、本発明は、そのより広い特徴において、特定の詳細に表現された装置および方法に限定されず、示されかつ記述された図示の具体例に限定されない。従って、出願人の全体的な発明概念の精神と範囲から逸脱することなく、そのような詳細な形態からの逸脱は成し得る。

Claims (42)

1. 複数のアナログ信号を含むデーダブロックを受信するように構成された受信器と、
   前記各アナログ信号をデジタル値に変換し、該デジタル値が規定のデジタル範囲から外れている場合に、前記各デジタル値を飽和しているものとしてマーキングするように構成されたデジタイザと、
   を備えた通信装置のコントローラ。
2. 前記デジタル値が前記規定のデジタル範囲から規定のしきい値だけ外れている場合に、該デジタル値は飽和しているものとしてマーキングされる、請求項１に記載のコントローラ。
3. 前記各アナログ信号は、受信ビットの強度を示す、請求項１または請求項２に記載のコントローラ。
4. 前記デジタル化されたデータブロックをバッファに格納するように構成されたメモリを含む、請求項１から請求項３のいずれか一項に記載のコントローラ。
5. 前記デジタル値は整数値である、請求項１から請求項４のいずれか一項に記載のコントローラ。
6. 前記デジタル値は、該デジタル値に割り当てられた飽和フラグを設定することによって飽和しているものとしてマーキングされる、請求項１から請求項５のいずれか一項に記載のコントローラ。
7. 前記デジタル値は、前記デジタル範囲の制限を超えたデジタル値を割り当てることによって飽和しているものとマーキングされる、請求項１から請求項６のいずれか一項に記載のコントローラ。
8. 前記デジタル化されたデータブロックを復号化するように構成されたデコーダを含む、請求項１から請求項７のいずれか一項に記載のコントローラ。
9. 前記デコーダは、データブロックを復号化するために尤度値を用いる、請求項８に記載のコントローラ。
10. 前記デコーダは、ターボデコーダである、請求項８または請求項９のいずれか一項に記載のコントローラ。
11. 復号化されたデータブロックを検証するように構成された検証部を含む、請求項８から請求項１０のいずれか一項に記載のコントローラ。
12. 前記検証部は、ＣＲＣ検証法を利用する、請求項１１に記載のコントローラ。
13. 前記受信器は、前記検証部が前記復号化されたデータブロックを不合格とした場合に、該ブロックの再送要求を送信するようにさらに構成されている、請求項１１または請求項１２のいずれか一項に記載のコントローラ。
14. 前記受信器は、再送されたブロックを受信するようにさらに構成されている、請求項１３に記載のコントローラ。
15. 前記デジタイザは、前記受信された再送ブロックを処理するようにさらに構成されている、請求項１４に記載のコントローラ。
16. 第１のデータブロックおよび第２のデータブロックを受信するように構成されたプロセッサであって、前記各データブロックは複数の値を含み、前記第１のブロックの値が飽和しているものとマーキングされた場合以外において前記第２のブロックの対応する値を合成することによって前記第１のブロックの少なくとも１つの値を変更し、該変更された値が規定の範囲外である場合に、前記各変更された値を飽和しているものとしてマーキングするように構成されたプロセッサを備えた通信装置のコントローラ。
17. 前記変更された値が前記規定の範囲から規定のしきい値だけ外れている場合に、前記変更された値は飽和しているものとしてマーキングされる、請求項１６に記載のコントローラ。
18. 前記値は、デジタル値である、請求項１６または制御１７のいずれか一項に記載のコントローラ。
19. 前記第１および第２のデータブロックが複数のアナログ信号を含むように、前記第１および第２のデータブロックをアナログ状態で受信するように構成された受信器を含む、請求項１６から請求項１８のいずれか一項に記載のコントローラ。
20. バッファ内に前記第１のブロックを格納するメモリを含む、請求項１６から請求項１９のいずれか一項に記載のコントローラ。
21. 前記メモリは、前記バッファ内に前記変更された第１のブロックを格納するようにさらに構成されている、請求項２０に記載のコントローラ。
22. 前記第１のブロックは、前記受信器によって最初に受信される、請求項１９に記載のコントローラ。
23. 前記各アナログ信号をデジタル値へ変換し、該デジタル値が規定のデジタル範囲から外れている場合に、前記各デジタル値を飽和しているものとしてマーキングするように構成されたデジタイザを含む、請求項１６から請求項２２のいずれか一項に記載のコントローラ。
24. 前記デジタル値が前記規定のデジタル範囲から規定のしきい値だけ外れている場合に、前記デジタル値は飽和しているものとしてマーキングされる、請求項２３に記載のコントローラ。
25. 前記規定の範囲および前記規定のデジタル範囲は同じであり、かつ、前記規定のしきい値および前記規定のデジタルしきい値は同じである、請求項２４に記載のコントローラ。
26. 前記変更された第１のブロックを復号化するように構成されたデコーダを含む、請求項１６から請求項２５のいずれか一項に記載のコントローラ。
27. 前記デコーダは、データブロックを復号化するために尤度値を用いる、請求項２６に記載のコントローラ。
28. 前記デコーダは、ターボデコーダである、請求項２６から請求項２７のいずれか一項に記載のコントローラ。
29. 前記復号化され変更された第１のブロックを検証するように構成された検証部を含む、請求項２６から請求項２８のいずれか一項に記載のコントローラ。
30. 前記検証部はＣＲＣ検証法を利用する、請求項２９に記載のコントローラ。
31. 前記各ブロックは、同一データブロックの個別の伝送によって受信されたものである、請求項１６から請求項３０のいずれか一項に記載のコントローラ。
32. 前記デコーダは、前記第１のブロックを復号化するようにさらに構成されている、請求項２６から請求項３０のいずれか一項に記載のコントローラ。
33. 前記検証部は、前記復号化された第１のブロックを検証するようにさらに構成されている、請求項２９または請求項３０のいずれかに従属する請求項３２に記載のコントローラ。
34. 前記検証部が前記復号化された第１のブロックの検証に失敗した場合に、前記第１のブロックの再送要求を送信するように構成された送信器を含む、請求項３３に記載のコントローラ。
35. 前記第２のブロックは、前記第１のブロックの再送要求に応じて、送信側装置によって前記受信器へ送信される、請求項３４に記載のコントローラ。
36. 前記デジタル値は、該デジタル値に割り当てられた飽和フラグを設定することによって、飽和しているものとしてマーキングされる、請求項１６から請求項３５のいずれか一項に記載のコントローラ。
37. 前記値は、前記範囲の制限を超えた値を割り当てることによって飽和しているものとしてマーキングされる、請求項１６から請求項３５のいずれか一項に記載のコントローラ。
38. 複数のアナログ信号を含むデータブロックを処理する方法であって、
    （ｉ）各アナログ信号をデジタル値へ変換するステップと、
    （ｉｉ）前記デジタル値が規定のデジタル範囲外にある場合に、飽和しているものとして各デジタル値をマーキングするステップと、
    を具備する方法。
39. それぞれが複数のアナログ信号を含む第１のデータブロックおよび第２のデータブロックを処理する方法であって、
    （ｉ）前記第１のブロックの値が飽和しているものとしてマーキングされている場合以外において、前記第２のブロックの対応する値を合成させることによって少なくとも１つの前記第１のブロックの値を変更するステップと、
    （ｉｉ）前記合成され変更された値が規定の範囲外にある場合に、飽和しているものとして各変更された値をマーキングするステップと、
    を具備した方法。
40. それぞれ複数のアナログ信号を含む第１のデーダブロックおよび第２のデータブロックを受信するように構成された受信器と、
    前記各アナログ信号をデジタル値に変換し、該デジタル値が規定のデジタル範囲から外れている場合に、前記各デジタル値を飽和しているものとしてマーキングするように構成されたデジタイザと、
    前記第１のブロックの値が飽和しているものとマーキングされた場合以外において前記第２のブロックの対応するデジタル値を合成することによって前記第１のブロックの少なくとも１つのデジタル値を変更し、該変更された値が規定の範囲外である場合に、前記各変更された値を飽和しているものとしてマーキングするように構成されたプロセッサと、を備えた通信装置のコントローラ。
41. 請求項１から請求項４０のいずれか一項に記載の前記方法または前記コントローラを有効にするように構成されたコンピュータプログラム。
42. 請求項４１に記載された前記コンピュータプログラムを格納するように構成された記憶媒体。

Images