JP2010500841A - ターボ符号の符号化装置及び方法 - Google Patents

ターボ符号の符号化装置及び方法 Download PDF

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Abstract

【課題】任意ビットを挿入するターボ符号の符号化装置及び方法を提供する。
【解決手段】ターボ符号の符号化装置は、任意ビット列を生成する任意ビット発生器、情報ビット列と上記任意ビット列が独立的に入力されるインターリーバ、上記情報ビット列と上記任意ビット列が独立的に入力されて第１のパリティビット列を生成する第１の構成符号器、及び上記インターリーバの出力を入力を受けて第２のパリティビット列を生成する第２の構成符号器を含む。符号率の変化なしに復号化ビット列の長さをより長くしてターボ符号の性能を高めることができる。任意ビット列を情報ビット列に対して独立的に生成し、パリティビットの生成時、任意ビットが共に影響を及ぼすようにすることによってターボ符号の信頼性を高めることができる。
【選択図】図２

Description

本発明は、ターボ符号の符号化装置及び方法に関し、より詳しくは、任意ビットを挿入するターボ符号の符号化装置及び方法に関する。
デジタル信号は無線通信システムで多様な伝播経路(propagation path)を経て伝送される。また、デジタル信号はＣＤ(compact disc)やＤＶＤ(digital versatile disc)のような記録媒体から再生される。デジタル信号は、多様なチャネルを介して伝送、再生されながら雑音や変形による多様なデータエラーが含まれることがある。
データエラーを訂正するための技法のうち一つがエラー訂正技法である。エラー訂正技法は、データに余分のコードを追加し、データに誤差が含まれても訂正されたデータが復元されるようにする。
エラー訂正技法のうち一つがターボ符号である。古典的なターボ符号は、一つの入力に二重二進(duo-binary)再帰的組織型畳み込み(recursive systematic convolutional)符号を用いる。古典的なターボ符号で一度に一つの入力に対してのみ処理することとは違って、同時に多数の入力を処理する非二進ターボ符号(non-binary turbo code)が紹介されている。非二進ターボ符号に関する一例は、Ｃ.Ｂｅｒｒｏｕ、Ｍ.Ｊｅｚｅｑｕｅｌ、Ｃ.Ｄｏｕｉｌｌａｒｄ、ａｎｄ Ｓ.Ｋｅｒｏｕｅｄａｎ、Ｔｈｅ ａｄｖａｎｔａｇｅｓ ｏｆ ｎｏｎｂｉｎａｒｙ ｔｕｒｂｏ ｃｏｄｅｓ、Ｐｒｏｃ.Ｉｎｆ. Ｔｈｅｏｒｙ Ｗｏｒｋｓｈｏｐ、Ｃａｉｒｎｓ、Ａｕｓｔｒａｌｉａ、Ｓｅｐ. ２００１、ｐｐ.６１-６３を参照することができる。
非二進ターボ符号の古典的なターボ符号に対する長所によって、非二進ターボ符号の一つである二重二進ターボ符号(duo-binary turbo code)が、ＤＶＢ-ＲＣＳ(digital video broadcasting-return channel over satellite)標準(ＥＴＳＩ ３０１ ７９０)と国際電子電気工学会(ＩＥＥＥ)８０２.１１及び８０２.１６標準などで採択されている。これらの標準では、二重二進ターボ符号を畳み込みターボ符号(convolutional turbo code)ともいう。
符号率(code rate)は、情報ビット列(information bit stream)の長さ/符号化ビット列(coded bit stream)の長さで定義することができる。符号率が１/３の場合、符号化ビット列の長さが３ｎのとき、情報ビット列の長さはｎとなる。
ターボ符号は、入力される情報ビット列の長さが長くなるほど符号ビット列の長さが長くなるため性能が向上される。然しながら、同じ符号率で情報ビット列の長さが決まると、符号化ビット列の長さが決まる。従って、ターボ符号の性能を向上させるのに限界がある。
本発明の解決しようとする技術的課題は、任意ビットを挿入して性能を向上させるターボ符号の符号化装置及び方法を提供することである。
本発明の一態様によると、ターボ符号の符号化装置を提供する。上記ターボ符号の符号化装置は、任意ビット列を生成する任意ビット発生器、情報ビット列と上記任意ビット列が独立的に入力されるインターリーバ、上記情報ビット列と上記任意ビット列が独立的に入力されて第１のパリティビット列を生成する第１の構成符号器、及び上記インターリーバの出力を入力を受けて第２のパリティビット列を生成する第２の構成符号器を含む。
本発明の他の態様によると、ターボ符号の符号化方法を提供する。上記ターボ符号の符号化方法は、情報ビット列に独立的な任意ビット列を生成する段階と、上記情報ビット列と上記任意ビット列を符号化してパリティビット列を生成する段階と、を含む。
上記で上述した通り、本発明によると、符号率の変化なしに復号化ビット列の長さをより長くしてターボ符号の性能を高めることができる。また、任意ビット列を情報ビット列に対して独立的に生成し、パリティビットの生成時、任意ビットが共に影響を及ぼすようにすることによってターボ符号の信頼性を高めることができる。
通信システムを示したブロック図である。 本発明の一実施例による符号化装置を示したブロック図である。 本発明の他の実施例による符号化装置を示したブロック図である。 本発明のもう一つの実施例による符号化装置を示したブロック図である。 本発明の一実施例による復号化装置を示したブロック図である。 受信組織ビット列に挿入される任意ビット列を示した例示図である。 本発明と従来技術のシミュレーション結果を比較したグラフである。 本発明のもう一つの実施例による符号化装置を示したブロック図である。
以下、添付図面を参照して本発明の望ましい実施例を詳細に説明する。明細書全体にわたって同じ参照番号は同じ構成要素を示す。
図１は、通信システムを示したブロック図である。通信システムは、音声、パケットデータなどのような多様な通信サービスを提供するために広く配置される(deploy)。この技術は、ダウンリンク(downlink)またはアップリンク(uplink)に使われることができる。ダウンリンクは、基地局(basestation；ＢＳ)から端末機(mobilestation；ＭＳ)への通信を意味して、アップリンクは、端末機から基地局への通信を意味する。基地局は、一般的に端末機と通信する固定された地点(fixed station)をいい、ノードＢ(node-B)、ＢＴＳ(base transceiver system)、アクセスポイント(access point)等、他の用語(terminology)とも呼ばれることができる。端末機は、固定されたり移動性を有することができ、ＵＥ(user equipment)、ＵＴ(user terminal)、ＳＳ(subscriber station)、無線機器(Wireless device)等、他の用語とも呼ばれることができる。
図１を参照すると、通信システムは伝送器(transmitter；１００)と受信器(receiver；２００)を含む。ダウンリンクで、伝送器(１００)は基地局の一部分(part)であってもよく、受信器(２００)は端末機の一部分であってもよい。アップリンクで、伝送器(１００)は端末機の一部分であってもよく、受信器(２００)は基地局の一部分であってもよい。基地局は多数の受信器と多数の伝送器を含むことができる。端末機は多数の受信器と多数の伝送器を含むことができる。
伝送器(１００)は、ＣＲＣインコーダ(１１０)、チャネルインコーダ(channel encoder；１２０)、変調器(modulator；１３０)及び伝送回路(transmit circuitory；１４０)を含む。
ＣＲＣインコーダ(１１０)は、入力されるデータにエラー検出のためのＣＲＣ(cyclic redundancy check)ビットを追加する。入力データは、テキスト、音声、映像またはその他データを含むことができる。
チャネルインコーダ(１２０)は、入力されるデータを、決まったコーディング方式によってインコーディングして符号化データ(coded bit)を形成する。チャネルインコーダ(１２０)は、ターボ符号を用いた符号化装置であり、これに関しては図２を参照して後述する。
変調器(１３０)は、各符号化されたデータを、決まった変調方式(modulation scheme)によって変調する。変調方式には制限がなく、ｍ-ＰＳＫ(m-quadrature phase shift keying)またはｍ-ＱＡＭ(m-quadrature amplitude modulation)を使用することができる。例えば、ｍ-ＰＳＫは、ＢＰＳＫ、ＱＰＳＫまたは８-ＰＳＫであってもよい。ｍ-ＱＡＭは、１６-ＱＡＭ、６４-ＱＡＭまたは２５６-ＱＡＭであってもよい。
伝送回路(１４０)は、変調されたデジタルデータをアナログ信号に変換してアンテナ(１９０)を介して一つまたはその以上の受信器(２００)に伝送する。
一方、受信器(２００)は、受信回路(receive circuitory；２１０)、復調器(demodulator；２２０)、チャネルデコーダ(２３０)及びＣＲＣデコーダ(２４０)を含む。受信回路(２１０)は、アンテナ(２９０)で受信されたアナログ信号をデジタル信号に変換する。復調器(２２０)は、デジタル信号を復調して、チャネルデコーダ(２３０)は、復調されたデジタル信号を、決まったデコーディング方式によってデコーディングする。チャネルデコーダ(２３０)は、ターボ符号を用いた復号化装置であり、これに関しては図５を参照して後述する。ＣＲＣデコーダ(２４０)はデコーディングされたデータにエラーが検出されるか否かを確認する。
エラーが検出される場合、受信器(２００)は伝送器(１００)にデータの再伝送を要求することができる。伝送器(１００)は、再伝送要請によってデータを再伝送し、受信器(２００)は、再伝送されたデータを用いて、再びエラー検出の如何を確認する。これを複合自動再伝送(hybrid automatic repeat request)という。複合自動再伝送のために受信器(２００)には伝送回路(未図示)をさらに含むことができ、伝送器(１００)には受信回路(未図示)をさらに含むことができる。
受信器(２００)はＣＱＩ(channel quality indicator)を伝送器(１００)に帰還させることができる。受信器(２００)はＣＱＩを介してチャネル状態を伝送器(１００)に帰還させ、伝送器(１００)はチャネル状態によって変調及びコーディング方式を適応的に変えることができる。これを適応的変調及びコーディング方式(adaptive modulation and coding scheme)という。適応的変調及びコーディング方式のために受信器(２００)には伝送回路(未図示)をさらに含むことができ、伝送器(１００)には受信回路(未図示)をさらに含むことができる。
上記では一つの伝送アンテナと一つの受信アンテナを有するシングル入力シングル出力(single-input single-output；ＳＩＳＯ)に対して説明しているが、本発明の技術的思想は、多数の伝送アンテナと一つの受信アンテナを有する多重入力多重出力(multiple-input multiple-output；ＭＩＭＯ)システムにもそのまま適用することができる。
以下ではターボ符号の符号化及び復号化技法に対して説明する。以下、情報ビットは符号化されないデータをいい、符号化ビットは符号化されたデータをいう。
図２は、本発明の一実施例による符号化装置を示したブロック図である。
図２を参照すると、符号化装置(３００)は、任意ビット発生器(temporary bit generator；３１０)、インターリーバ(interleaver；３２０)、第１の構成符号器(first constituent encoder；３３０)、第２の構成符号器(３４０)及び多重化器(multiplexer；３５０)を含む。
任意ビット発生器(３１０)は、情報ビット列(information bit stream)のような長さを有する任意ビット列を発生させる。任意ビット発生器(３１０)は情報ビット列と独立的に任意ビット列を生成する。任意ビットは、符号化装置と復号化装置の両者に全て知られているものであり、その生成する規則や順序には制限がない。例えば、任意ビット発生器(３１０)は、その値が‘０’である任意ビットを反復的に発生させることができる。または任意ビット発生器(３１０)は、その値が‘１’である任意ビットを反復的に発生させることができる。任意ビット発生器(３１０)は、その値が‘０１’である任意ビット列を反復的に発生させることができる。
情報ビット列は多重化器(３５０)に入力される組織ビット列(systematic bit stream；Ｘ)となる。任意ビット発生器(３１０)で生成される任意ビット列は、組織ビット列に含まれなくてもよい。任意ビット列は、符号化装置と復号化装置が予め約束したビット列であるため、任意ビット列を伝送する必要がないためである。
任意ビット列を組織ビット列に含まれないようにするために多様な方式が可能である。例えば、任意ビット発生器(３１０)の出力が多重化器(３５０)の入力と連結されないようにすることができる。または任意ビット発生器(３１０)の出力と多重化器(３５０)の入力が連結されても多重化器(３５０)で任意ビット列を穿孔して除去することができる。別途の任意ビット除去器(未図示)を、任意ビット発生器(３１０)と多重化器(３５０)の間に配置することもできる。
インターリーバ(３２０)は、入力される情報ビット列と任意ビット列を、任意にまたは決まった規則によってインターリービングする。インターリーバ(３２０)は一般的な非二進ターボ符号のインターリーバをそのまま使用することができる。インターリーバ(３２０)は情報ビット列と独立的に任意ビット列の入力を受けることができる。即ち、インターリーバ(３２０)の第１の入力で情報ビット列が入力されて第２の入力で任意ビット列が入力される。
第１の構成符号器(３３０)は、情報ビット列と任意ビット列を符号化して第１のパリティビット列(Ｙ１)を生成する。第１の構成符号器(３３０)は、情報ビット列と独立的に任意ビット列の入力を受けることができる。第２の構成符号器(３４０)は、インターリーバ(３２０)に出力される一対のビット列を符号化して第２のパリティビット列(Ｙ２)を生成する。第１の構成符号器(３３０)と第２の構成符号器(３４０)は、お互いに同じ構造の二重二進再帰的組織型畳み込み符号(duo-binary recursive systematic convolution code)であってもよい。
上記で第１の構成符号器(３３０)と第２の構成符号器(３４０)で提供する第１のパリティビット列(Ｙ１)と第２のパリティビット列(Ｙ２)は各々一つであるが、第１の構成符号器(３３０)または第２の構成符号器(３４０)で提供するパリティビット列の数は制限がなく、二つ以上のパリティビット列を生成することができる。
多重化器(３５０)は、組織ビット、第１のパリティビット及び第２のパリティビットを多重化する。即ち、多重化器(３５０)は、組織ビット列(Ｘ)、第１のパリティビット列(Ｙ１)及び第２のパリティビット列(Ｙ２)の入力を受けて単位時間ごとに直列形態の符号化ビット列を生成する。多重化器(３５０)は所望の符号率によって入力されるパリティビットを穿孔(puncture)することができる。
上記のように構成された符号化装置(３００)の動作を以下で説明する。
任意ビット発生器(３１０)は情報ビット列と長さが同じである任意ビット列を生成する。情報ビット列は組織ビット列(Ｘ)となり、またインターリーバ(３２０)と第１の構成符号器(３３０)に各々入力される。任意ビット列は情報ビット列と独立的にインターリーバ(３２０)と第１の構成符号器(３３０)に各々入力される。即ち、情報ビット列と任意ビット列は各々１ビットずつ順序に第１の構成符号器(３３０)とインターリーバ(３２０)に入力される。
第１の構成符号器(３３０)は、情報ビット列と任意ビット列の入力を受けて一つの第１のパリティビット列(Ｙ１)を出力する。また、情報ビット列と任意ビット列はインターリーバ(３２０)を経て第２の構成符号器(３４０)に入力され、第２の構成符号器(３４０)は一つの第２のパリティビット列(Ｙ２)を出力する。多重化器(３５０)は組織ビット列(Ｘ)、第１のパリティビット列(Ｙ１)及び第２のパリティビット列(Ｙ２)の入力を受けて符号化ビット列を出力する。
上記のように構成された符号化装置(３００)によると、一つの情報ビットに対して組織ビット(Ｘ)は１ビットである。また、第１のパリティビット列(Ｙ１)は、一つの情報ビットと一つの任意ビットに対して一つのビットで構成され、第２のパリティビット列(Ｙ２)も一つのビットで構成される。従って、情報ビット列の長さをｎとする時、組織ビット列(Ｘ)、第１のパリティビット列(Ｙ１)及び第２のパリティビット列(Ｙ２)を合わせた符号化ビット列の長さは３ｎとなる。従って、符号率(code rate)は１/３となる。
ただし、符号率は穿孔を通したり多数のパリティビット列を生成することによって変わることができる。例えば、多重化器(３５０)で第２のパリティビット列(Ｙ２)を穿孔する場合、符号率は１/２となる。または第１の構成符号器(３３０)で二つの第１のパリティビット列(Ｙ１、Ｗ１)を生成して、第２の構成符号器(３４０)で二つの第２のパリティビット列(Ｙ２、Ｗ２)を生成すると、符号率は１/５となる。
本発明によると、任意ビット列が情報ビット列と独立的に生成されてインターリーバ(３２０)と第１の構成符号器(３３０)に入力される。インターリーバ(３２０)のインターリービング方式に従って、効率的な臨時ビット列を選択することによってインターリービングゲインを高めることができる。また、構成符号器(３３０、３４０)でパリティビットを生成する時、任意ビットが共に影響を及ぼすようにすることによってターボ符号の信頼性を高めることができる。任意ビット列は予め約束されたシークエンスでチャネル状態に影響を受けないためである。
図３は、本発明の他の実施例による符号化装置を示したブロック図である。
図３を参照すると、符号化装置(４００)は、任意ビット発生器(４１０)、インターリーバ(４２０)、第１の構成符号器(４３０)及び第２の構成符号器(４４０)を含む。図３の実施例は、図２の第１の構成符号器(３３０)と第２の構成符号器(３４０)を具現した実施例を示す。任意ビット発生器(４１０)とインターリーバ(４２０)は、図２の任意ビット発生器(３１０)、インターリーバ(３２０)と各々同一である。
第１の構成符号器(４３０)は、情報ビット列と任意ビット発生器(４１０)により生成された任意ビット列を予め定義されたコードで符号化して第１のパリティビット列(Ｙ１)を出力する。第１の構成符号器(４３０)は直列連結される三つの遅延器(delay；４３３ａ、４３３ｂ、４３３ｃ)と四つのモジュロ-２加算器(modulo-2adder；４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ)を含む。
初期に各遅延器(４３３ａ、４３３ｂ、４３３ｃ)の状態は‘０’である。情報ビット列と任意ビット列が入力されると、第１のモジュロ-２加算器(４３６ａ)は、情報ビット、任意ビット、第１の遅延器(４３３ａ)の出力ビット及び第３の遅延器(４３３ｃ)の出力ビットに対してモジュロ-２加算を遂行し、その結果を第１の遅延器(４３３ａ)に提供する。第２のモジュロ-２加算器(４３６ｂ)は、第１の遅延器(４３３ａ)の出力ビットと任意ビットに対してモジュロ-２加算を遂行し、その結果を第２の遅延器(４３３ｂ)に提供する。第３のモジュロ-２加算器(４３６ｃ)は、第２の遅延器(４３３ｂ)の出力ビットと任意ビットに対してモジュロ-２加算を遂行し、その結果を第３の遅延器(４３３ｃ)に提供する。第４のモジュロ-２加算器(４３６ｄ)は、第１のモジュロ-２加算器(４３６ａ)の出力ビット、第２の遅延器(４３３ｂ)の出力ビット及び第３の遅延器(４３３ｃ)の出力ビットに対してモジュロ-２加算を遂行する。第４のモジュロ-２加算器(４３６ｄ)の出力が第１のパリティビットとなる。従って、第１のパリティビットに対する多項式(polynomial)は１＋Ｄ２＋Ｄ３である。
第２の構成符号器(４４０)はインターリービングされた二つのビット列を予め定義されたコードで符号化して第２のパリティビット列(Ｙ２)を出力する。第２の構成符号器(４４０)は、直列連結される三つの遅延器(４４３ａ、４４３ｂ、４４３ｃ)と四つのモジュロ-２加算器(４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ)を含む。第２の構成符号器(４４０)の動作は第１の構成符号器(４３０)の動作と同一である。従って、第２のパリティビットに対する多項式(polynomial)は１＋Ｄ２＋Ｄ３である。
図４は、本発明のもう一つの実施例による符号化装置を示したブロック図である。
図４を参照すると、符号化装置(５００)は、任意ビット発生器(５１０)、インターリーバ(５２０)、第１の構成符号器(５３０)及び第２の構成符号器(５４０)を含む。符号化装置(５００)は、図３の符号化装置(５００)と比較する時、第１の構成符号器(５３０)と第２の構成符号器(５４０)が各々二つのパリティビット列を出力する点で差がある。
第１の構成符号器(５３０)は二つの第１のパリティビット列(Ｙ１、Ｗ１)を出力する。第１のパリティビット列の最初ビット列(Ｙ１)の多項式は１＋Ｄ２＋Ｄ３である。モジュロ-２加算器(５３６ｅ)は、第１のモジュロ-２加算器(５３６ａ)の出力ビットと第３の遅延器(５３３ｃ)の出力ビット対してモジュロ-２加算を遂行する。従って、第１のパリティビット列の２番目のビット列(Ｗl)の多項式は１＋Ｄ３である。
第２の構成符号器(５４０)は二つの第２のパリティビット列(Ｙ２、Ｗ２)を出力する。第２のパリティビット列の最初ビット列(Ｙ２)の多項式は１＋Ｄ２＋Ｄ３である。また、第２のパリティビット列の２番目のビット列(Ｗ２)の多項式は１＋Ｄ３である。
一つの情報ビット列(Ｘ)に対し四つのパリティビット列が生成されるため、コード率は１/５となる。
図５は、本発明の一実施例による復号化装置を示したブロック図である。
図５を参照すると、復号化装置(６００)は、任意ビット挿入器(６１０)、ターボデコーダ(６３０)及び任意ビット除去器(６５０)を含む。復号化装置(６００)の入力は、受信された信号を復調して検出した受信組織ビット、受信第１のパリティビット、受信第２のパリティビットである。受信組織ビットは符号化装置(３００)で出力した組織ビットに対応して、受信第１のパリティビットは符号化装置(３００)で出力した第１のパリティビットに対応して、受信第２のパリティビットは符号化装置(３００)で出力した第２のパリティビットに対応する。
ここで、復号化装置(６００)に入力される値は全てチャネルから受信されたビットに対する軟値(soft value)である。即ち、受信組織ビットはチャネルから受信された組織ビットに対する軟値を意味して、受信第１のパリティビットはチャネルから受信された第１のパリティビットに対する軟値を意味して、受信第２のパリティビットはチャネルから受信された第２のパリティビットの軟値を意味する。
任意ビット挿入器(６１０)は受信組織ビット列に任意ビット列を挿入する。任意ビット挿入される任意ビット列は、符号化装置(３００)の任意ビット発生器(３１０)で生成する任意ビット列と同一である。挿入される値は任意ビットの軟値である。任意ビット列が挿入されたビット列を復号化ビット列という。
ターボデコーダ(６３０)は、二つの構成復号器(６３１、６３２)、二つのインターリーバ(６３３、６３４)及びデインターリーバ(６３５)を含む。
反復方式で動作する一般的なターボ符号デコーダである。第１の構成復号器(６３１)と第２の構成復号器(６３２)は、符号化装置(３００)の第１の構成符号器(３３０)と第２の構成符号器(３４０)に対応する。第１の構成復号器(６３１)は、入力される復号化ビット列と受信第１のパリティビット列を操作して各データビットが１または０となる確率の推定を生成する。この推定は、受信第２のパリティビット列及びインターリービングされた復号化ビット列と共に第２の構成復号器(６３２)に入力される。上記過程は、与えられた反復回数や設定されたＢＥＲ(bit error rate)を満たす時まで繰り返される。反復が完了した後に判定(hard decision；６３６)で軟値をハード判定(hard decision)してビットデータを出力する。
任意ビット除去器(６５０)はターボデコーダ(６３０)で出力されるビットデータ列で任意ビット列を除去する。任意ビットが除去されると元来の情報ビットが復元される。
上記構成復号器(６３１、６３２)はＭＡＰ(maximum A-posteriori Probability)アルゴリズムを適用することができる。ＭＡＰはビタビ(Viterbi)アルゴリズムのようなトレリス(trellis)復号アルゴリズムである。ＭＡＰアルゴリズムをログ領域で遂行する場合、ｌｏｇ-ＭＡＰアルゴリズムという。
符号化装置(３００)でチャネルに伝送される符号化ビット列の長さは３ｎである。然しながら、復号化装置(６００)で復号される復号化ビット列の長さは任意ビット列ｎが追加されて４ｎとなる。符号率の変化なしに復号化ビット列の長さをより長くしてターボ符号の性能を高めることができる。
図６は、受信組織ビット列に挿入される任意ビット列を示した例示図である。
図６を参照すると、任意ビット列を受信組織ビット列に挿入する時、任意ビット列は高い信頼度を有するようにする。図面には一定の大きさを有する任意ビット列を示しているが、これは制限でなく、任意ビット列の大きさは変わることができる。
例えば、任意ビット列の軟値は、受信組織ビット列の軟値の最大値より大きくすることができる。または任意ビット列の軟値は受信組織ビット列の平均値で１倍以上さらに大きくすることができる。
高い信頼度を有するように任意ビット列を挿入して誤った経路によって選択されることができる尤度(likelihood)を制限することができ、信頼性のある復号が可能である。
図７は、本発明と従来技術のシミュレーション結果を比較したグラフである。情報ビットの長さを４８０ビットにして、ＡＷＧＮ(Additive White Gaussian Noise)チャネル環境でＢＰＳＫ変調と８番の反復復号、ｌｏｇ-ＭＡＰアルゴリズムを使用する。従来技術では符号率１/３である一般的な二重二進ターボ符号(duo-binary turbo code)を使用した。
図７を参照すると、本発明が従来技術に比べてＦＥＲ(frame error rate)面で向上されることが分かる。
図８は、本発明のもう一つの実施例による符号化装置を示したブロック図である。
図８を参照すると、符号化装置(７００)は、任意ビット発生器(７１０)、インターリーバ(７２０)、第１の構成符号器(７３０)、第２の構成符号器(７４０)及び多重化器(７５０)を含む。符号化装置(７００)が、図２の符号化装置(３００)との差異点は、情報ビットが一度に２ビットずつ入力される点である。
第１の構成符号器(７３０)は、二つの情報ビット列と任意ビット列を符号化して二つの第１のパリティビット列(Ｙ１、Ｗ１)を生成する。第２の構成符号器(７４０)は、インターリーバ(５２０)に出力される三つのビット列を符号化して二つの第２のパリティビット列(Ｙ２、Ｗ２)を生成する。第１の構成符号器(７３０)と第２の構成符号器(７４０)は、お互いに同じ構造の三重二進再帰的組織型畳み込み符号(triple-binary recursive system at icon volution code)であってもよい。
多重化器(３５０)は、組織ビット列(Ａ、Ｂ)、第１のパリティビット列(Ｙ１、Ｗ１)及び第２のパリティビット列(Ｙ２、Ｗ２)の入力を受けて単位時間ごとに直列形態の符号化ビット列を生成する。
上記のように構成された符号化装置(５００)によると、情報ビット列の長さを２ｎとする時、組織ビット列(Ａ、Ｂ)、第１のパリティビット列(Ｙ１、Ｗ１)及び第２のパリティビット列(Ｙ２、Ｗ２)を合わせた符号化ビット列の長さは６ｎとなる。従って、符号率は１/３となる。
または第１の構成符号器(７３０)と第２の構成符号器(７４０)が各々一つのパリティビット列を生成する場合、符号率は１/２となる。
上記では二つの情報ビットを並列に入力を受けることに関して説明しているが、符号化装置はｍ(ｍ１)個の情報ビットを並列に入力を受けることができる。また、任意ビット発生器も一つでないｋ(ｋ１)個を配置することができる。この時、構成符号器は(ｍ＋ｋ)-二進再帰的組織型畳み込み符号((ｍ＋ｋ)-binary recursive systematic convolution code)であってもよい。
上述した実施例は、通信システムに適用した例を示しているが、本発明はターボ符号が使われる他のシステムにも適用することができる。例えば、ＣＤ、ＤＶＤ、マグネチックテープなどの記録媒体でデータを記録する記録装置や、データが記録された記録媒体からデータを再生する再生装置に適用されることができる。
１００ 伝送器
１１０ ＣＲＣインコーダ
１２０ チャネルインコーダ
１３０ 変調器
１４０ 伝送回路
１９０、２９０ アンテナ
２００ 受信器
２１０ 受信回路
２２０ 復調器
２３０ チャネルデコーダ
３００、４００、５００、７００ 符号化装置
３１０、４１０、５１０、７１０ 任意ビット発生器
３２０、４２０、５２０、７２０ インターリーバ
３３０、４３０、５３０、７３０ 第１の構成符号器
３４０、４４０、５４０、７４０ 第２の構成符号器
３５０、７５０ 多重化器
４３３ａ、４３３ｂ、４３３ｃ、４４３ａ、４４３ｂ、４４３ｃ 遅延器
４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、モジュロ-２加算器
Ｙ１、Ｗ１ 第１のパリティビット列
Ｙ２、Ｗ２ 第２のパリティビット列
６００ 復号化装置
６１０ 任意ビット挿入器
６３０ ターボデコーダ
６５０ 任意ビット除去器
６３１、６３２ 構成復号器
６３３、６３４ インターリーバ
６３５ デインターリーバ
６５０ 任意ビット除去器

Claims (8)

  1. 任意ビット列を生成する任意ビット発生器；
    情報ビット列と上記任意ビット列が独立的に入力されるインターリーバ；
    上記情報ビット列と上記任意ビット列が独立的に入力されて第１のパリティビット列を生成する第１の構成符号器；及び、
    上記インターリーバの出力を入力を受けて第２のパリティビット列を生成する第２の構成符号器を含むターボ符号の符号化装置。
  2. 請求項１において、
    上記任意ビット発生器は、上記任意ビット列を上記情報ビット列に対して独立的に生成するターボ符号の符号化装置。
  3. 請求項１において、
    上記第１の構成符号器と上記第２の構成符号器は、お互いに同じ構造の二重二進再帰的組織型畳み込み符号(duo-binary recursive systematic convolution code)であるターボ符号の符号化装置。
  4. 請求項１において、
    上記情報ビット列による組織ビット列、上記第１のパリティビット列、上記第２のパリティビット列を多重化する多重化器をさらに含むターボ符号の符号化装置。
  5. 請求項４において、
    上記組織ビット列には上記任意ビット列が含まれないターボ符号の符号化装置。
  6. 情報ビット列に独立的な任意ビット列を生成する段階；及び、
    上記情報ビット列と上記任意ビット列を符号化してパリティビット列を生成する段階を含むターボ符号の符号化方法。
  7. 請求項６において、
    上記パリティビット列を生成する段階は、
    上記情報ビット列と上記任意ビット列を符号化して第１のパリティビット列を生成する段階と、
    上記情報ビット列と上記任意ビット列をインターリービングし、インターリービングされたビット列を符号化して第２のパリティビット列を生成する段階と、を含むターボ符号の符号化方法。
  8. 請求項７において、
    上記情報ビット列と上記任意ビット列は、独立的にインターリービングされるターボ符号の符号化方法。
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