JP2010288237A - Analog-digital converter, analog-digital conversion method, signal processing system, and signal processing method - Google Patents
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Abstract
Description
本発明は、アナログ・デジタル変換器、アナログ・デジタル変換方法、信号処理システム及び信号処理方法に関する。そして、映画映像や、コンピュータ画像等を搬送する搬送周波数が30GHz乃至300GHzのミリ波帯の信号を高速にアナログ・デジタル変換するミリ波信号処理システムに適用可能なものである。 The present invention relates to an analog / digital converter, an analog / digital conversion method, a signal processing system, and a signal processing method. The present invention is applicable to a millimeter wave signal processing system that performs analog / digital conversion of a millimeter wave band signal having a carrier frequency of 30 GHz to 300 GHz for carrying movie images, computer images, and the like at high speed.
近年、映画映像やコンピュータ画像等の情報量の膨大化に伴い、有線・無線に関わらず、高速で大容量のデジタル通信への要求が高まっている。このような高速で大容量のデジタル通信において、ミリ波等の変調信号を高速に伝送する装置が使用される場合が多くなってきた。この種の高速信号受信システムでは、ミリ波等の高速な変調信号をアナログ・デジタル変換器でAD変換してAD変換後のデジタル信号をデジタル処理部に出力する。デジタル処理部では、DC電圧を注入同期回路にフィードバックすることが要求される。この種のAD変換器には高速動作可能なフラッシュ型のADコンバータが使用される場合が多い。 In recent years, with the enormous amount of information such as movie images and computer images, there is an increasing demand for high-speed and large-capacity digital communication regardless of wired or wireless. In such high-speed and large-capacity digital communication, devices that transmit modulation signals such as millimeter waves at high speed are often used. In this type of high-speed signal receiving system, a high-speed modulation signal such as a millimeter wave is AD converted by an analog / digital converter, and a digital signal after AD conversion is output to a digital processing unit. The digital processing unit is required to feed back the DC voltage to the injection locking circuit. In many cases, a flash AD converter capable of high-speed operation is used for this type of AD converter.
図14は従来例に係るADコンバータ10の構成例を示すブロック図である。図14に示すnビット構成のADコンバータ10は、基準電圧発生部1、コンパレータ群3及びエンコーダ4を備えて構成される。基準電圧発生部1は、n種類の基準電圧Vref1〜Vrefnを発生するラダー抵抗回路を成している。
FIG. 14 is a block diagram showing a configuration example of an
基準電圧発生部1は、n個の抵抗Ri(i=1〜n)が直列に接続されて構成される。この基準電圧発生部1が高電位側の電源(Vref High)と低電位側の電源(Vref Low)との間に接続される。基準電圧発生部1の抵抗R1とR2の接続点、抵抗R2とR3の接続点、抵抗RiとRi+1の接続点、抵抗Rn−1とRnの接続点、抵抗Rnと低電位側の電源の接続点を含めて合計でn種類の基準電圧Vref1〜Vrefnが引き出される。
The
基準電圧発生部1にはコンパレータ群3が接続される。コンパレータ群3には、n−1個のコンパレータCOi(i=1〜n−1)が設けられる。コンパレータCOiの各々はアナログ信号Sinを入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号Sinの電圧レベルVinと、基準電圧発生部1から供給される基準電圧Vrefiとを比較して比較結果信号を出力する。コンパレータ群3にはエンコーダ4が接続される。エンコーダ4は、コンパレータCOiから出力される比較結果信号を”0”,”1”の二値に符号化したnビットのデジタル信号Soutを出力する。このようにADコンバータ10を構成すると、ミリ波のアナログ信号を高速にデジタル信号に変換できるというものである。
A
この種のミリ波のアナログ信号をデジタル信号に変換するADコンバータに関連して、特許文献1には、AD変換装置、電子機器及び受信装置が開示されている。この電子機器はAD変換装置、周波数制御手段及び電流制御手段を備え、このAD変換装置によれば、複数のサブAD変換回路、増幅器及び電流切換手段を備え、複数のサブAD変換回路は直列に接続される。増幅器は、サブAD変換回路間に挿設され、次段のサブAD変換回路への入力信号を増幅する。電流切換回路は増幅器の動作周波数の切換に応じて発せられた電流制御信号を受けて、増幅器に供給する電流を切り換える。
In connection with an AD converter that converts this kind of millimeter-wave analog signal into a digital signal,
これを前提にして、周波数制御手段は、AD変換装置が、複数の系列の入力信号を時分割で変換するとき、入力信号の系列の数に応じて動作周波数を切り換える。周波数制御手段は、入力信号の系列の数が多いほど、動作周波数を高くし、電流制御手段は、動作周波数が高いほど、増幅器に供給する電流を大きくするようにした。このように、電子機器を構成すると、増幅器を有する回路の消費電力を低減できるというものである。 On the premise of this, the frequency control means switches the operating frequency according to the number of input signal sequences when the AD converter converts a plurality of sequences of input signals in a time division manner. The frequency control means increases the operating frequency as the number of input signal sequences increases, and the current control means increases the current supplied to the amplifier as the operating frequency increases. Thus, when an electronic device is configured, power consumption of a circuit having an amplifier can be reduced.
ところで、従来例に係るADコンバータ及びこれを実装した無線通信システムによれば、次のような問題がある。 Incidentally, the AD converter according to the conventional example and the wireless communication system in which the AD converter is mounted have the following problems.
i.フラッシュ型のADコンバータ10によれば、コンパレータ群3が消費電力の大部分を消費するので、この部分の電力を低減させることが大きな課題となっている。特許文献1に見られるようなAD変換装置によれば、その回路の構成上、コンパレータをビット数分搭載しているので、フラッシュ型のADコンバータ10のビット数をxだけ上げようとすると、2のx乗分の消費電力が増加してしまう。
i. According to the flash
ii.今後、ADコンバータ10を実装した無線通信システムによれば、マルチモード化及びマルチバンド化して行く傾向にある。また、無線通信システムの動作モードにより、通信速度や通信距離等が異なることは、周知の事実である。ADコンバータ10でいうと、必要となるビット数が動作モードによって大きく異なることを意味している。このような傾向の中で、それぞれの無線通信システムにおいて、その数分だけADコンバータ10を実装した受信ブロックを構成することは、現実的に困難である。そこで、ADコンバータ10を共有にしたいという要望がある。
ii. In the future, according to the wireless communication system in which the
iii.因みに、無線通信システムの中でADコンバータ10を共有した場合に、必要ビット数がそれぞれ大きく異なる場合が想定される。このような場合、一番要求の厳しいもの、すなわち、一番大きなビット数にAD変換特性を合わせれば良いのであるが、全ての動作モードの中で最も大きなビット数で構成されたADコンバータ10を使用すると、消費電力が大きくなるという問題がある。
iii. Incidentally, when the
すなわち、現行のシステム設計によれば、異なる複数のビットでAD変換装置を動作させる場合、それらのビットのうち、最も厳しい条件、つまり、最も大きなビット数に合わせてAD変換装置を設計する場合が多い。しかしながら、このような設計によって製造されたAD変換装置によれば、必要ビット数が少ない動作モードでAD変換動作させる場合でも、必要以上のコンパレータが動作し、電流が供給されることになり、無駄な電力を消費してしまうこととなる。 That is, according to the current system design, when the AD converter is operated with a plurality of different bits, the AD converter may be designed in accordance with the strictest condition among those bits, that is, the largest number of bits. Many. However, according to the AD converter manufactured by such a design, even when an AD conversion operation is performed in an operation mode with a small number of necessary bits, an excessive comparator is operated and current is supplied, which is wasteful. Would consume a lot of power.
そこで、本発明はこのような課題を解決したものであって、AD変換時のデジタル信号のビット数を可変設定できるようにすると共に、AD変換器全体としての消費電力を低減できるようにした。そのようなアナログ・デジタル変換器、アナログ・デジタル変換方法、信号処理システム及び信号処理方法を提供することを目的とする。 Therefore, the present invention solves such a problem, and it is possible to variably set the number of bits of a digital signal at the time of AD conversion and to reduce power consumption of the entire AD converter. An object of the present invention is to provide such an analog / digital converter, an analog / digital conversion method, a signal processing system, and a signal processing method.
上述した課題は、複数の基準電圧を発生する基準電圧発生部と、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、前記基準電圧発生部から供給される基準電圧とを比較して比較結果信号を出力する複数の比較部と、前記比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する信号出力部と、前記信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の前記比較部の中から選択される所定の比較部の動作を制限する制御部とを備えるアナログ・デジタル変換器によって解決される。 The above-described problem is that a reference voltage generation unit that generates a plurality of reference voltages, an analog signal is input, and the voltage level of the analog signal is supplied from the reference voltage generation unit based on a sampling signal of a predetermined frequency. A plurality of comparison units that compare with a reference voltage and output a comparison result signal, a signal output unit that outputs a digital signal having a predetermined number of bits obtained by encoding the comparison result signal output from the comparison unit, and the signal output This is solved by an analog-to-digital converter comprising a control unit that restricts the operation of a predetermined comparison unit selected from the plurality of comparison units in response to an output request for the number of bits of a digital signal obtained from the unit. .
本発明に係るアナログ・デジタル変換器によれば、基準電圧発生部は、複数の基準電圧を発生する。複数の比較部は、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、基準電圧発生部から供給される基準電圧とを比較する。信号出力部は、比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する。これを前提にして、制御部が、信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の比較部の中から選択される所定の比較部の動作を制限するようになる。 According to the analog / digital converter of the present invention, the reference voltage generator generates a plurality of reference voltages. The plurality of comparison units receive an analog signal and compare the voltage level of the analog signal with the reference voltage supplied from the reference voltage generation unit based on a sampling signal having a predetermined frequency. The signal output unit outputs a digital signal having a predetermined number of bits obtained by encoding the comparison result signal output from the comparison unit. Based on this assumption, the control unit limits the operation of a predetermined comparison unit selected from the plurality of comparison units in response to an output request for the number of bits of the digital signal obtained from the signal output unit. .
従って、デジタル信号のビット数の出力要求に対応した比較部のみを動作させることができる。すなわち、必要ビット数分の比較部を動作させて、他の比較部の動作を停止できるので、当該AD変換器全体としての消費電力を低減できるようになる。 Accordingly, only the comparison unit corresponding to the output request for the number of bits of the digital signal can be operated. That is, since the comparators for the required number of bits can be operated and the operations of the other comparators can be stopped, the power consumption of the entire AD converter can be reduced.
本発明に係るアナログ・デジタル変換方法は、複数の基準電圧を発生するステップと、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、発生された複数の前記基準電圧とを順次比較して比較結果信号を生成するステップと、前記比較結果信号を符号化して所定ビット数のデジタル信号を出力するステップと、前記デジタル信号のビット数の出力要求を入力するステップと、入力された前記ビット数の出力要求に対応して複数の比較動作の中から選択される所定の比較動作を制限するステップとを有するものである。 The analog-to-digital conversion method according to the present invention includes a step of generating a plurality of reference voltages, an analog signal input, a voltage level of the analog signal based on a sampling signal of a predetermined frequency, and the generated plurality of the Sequentially comparing a reference voltage with a reference voltage to generate a comparison result signal; encoding the comparison result signal to output a digital signal having a predetermined number of bits; and inputting an output request for the number of bits of the digital signal And a step of limiting a predetermined comparison operation selected from a plurality of comparison operations in response to the input output request for the number of bits.
本発明に係る信号処理システムは、アナログ信号をデジタル信号に変換して出力するアナログ・デジタル変換部と、前記アナログ・デジタル変換部から出力されるデジタル信号のビット数を判別して当該アナログ・デジタル変換部に対してビット数の出力を要求するための信号を出力する信号処理部とを備え、前記アナログ・デジタル変換部は、複数の基準電圧を発生する基準電圧発生部と、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、前記基準電圧発生部から供給される基準電圧とを比較する複数の比較部と、前記比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する信号出力部と、前記信号処理部からビット数の出力要求信号を入力し、前記信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の前記比較部の中から選択される所定の比較部の動作を制限する制御部とを有するものである。 The signal processing system according to the present invention includes an analog / digital converter that converts an analog signal into a digital signal and outputs the analog signal, and determines the number of bits of the digital signal output from the analog / digital converter. A signal processing unit that outputs a signal for requesting output of the number of bits to the conversion unit, and the analog-digital conversion unit inputs a reference voltage generation unit that generates a plurality of reference voltages and an analog signal A plurality of comparators for comparing a voltage level of the analog signal with a reference voltage supplied from the reference voltage generator based on a sampling signal of a predetermined frequency, and a comparison result signal output from the comparator A signal output unit that outputs a digital signal having a predetermined number of bits encoded with the input request signal of the number of bits from the signal processing unit, In which a control unit for limiting the operation of the predetermined comparison unit selected from a plurality of the comparison unit No. corresponding to the output request number of bits of the digital signal obtained from the output unit.
本発明に係る信号処理方法は、アナログ信号をデジタル信号に変換して出力する信号処理システムが、複数の基準電圧を発生するステップと、アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、発生された前記基準電圧とを比較して比較結果信号を生成するステップと、前記比較結果信号を符号化して所定ビット数のデジタル信号を出力するステップと、出力される前記デジタル信号のビット数を判別して当該ビット数の出力を要求するための信号を生成するステップと、生成された前記ビット数の出力を要求するための信号に基づいて複数の比較動作の中から選択される所定の比較動作を制限するステップとを有するものである。 According to the signal processing method of the present invention, a signal processing system that converts an analog signal into a digital signal and outputs the signal generates a plurality of reference voltages, inputs the analog signal, and based on a sampling signal having a predetermined frequency. A step of generating a comparison result signal by comparing the voltage level of the analog signal with the generated reference voltage, a step of encoding the comparison result signal and outputting a digital signal having a predetermined number of bits; Determining a number of bits of the digital signal and generating a signal for requesting output of the number of bits, and performing a plurality of comparison operations based on the generated signal for requesting output of the number of bits. And a step of limiting a predetermined comparison operation selected from the above.
本発明に係るアナログ・デジタル変換器及びアナログ・デジタル変換方法によれば、アナログ信号と基準電圧とを比較する複数の比較部から出力される比較結果信号を符号化したデジタル信号のビット数の出力要求に対応する。そして、制御部が複数の比較部の中から選択される所定の比較部の動作を制限するようになされる。 According to the analog-digital converter and the analog-digital conversion method according to the present invention, the output of the number of bits of the digital signal obtained by encoding the comparison result signal output from the plurality of comparison units that compare the analog signal and the reference voltage. Respond to requests. And a control part restrict | limits operation | movement of the predetermined | prescribed comparison part selected from several comparison parts.
この構成によって、デジタル信号のビット数の出力要求に対応した比較部のみを動作させることができ、他の比較部の動作を停止できるので、当該AD変換器全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能が設定可能な汎用性に富んだビット可変型のADコンバータを提供できるようになる。 With this configuration, only the comparison unit corresponding to the output request for the number of bits of the digital signal can be operated, and the operation of other comparison units can be stopped, so that the power consumption of the entire AD converter can be reduced. Become. As a result, it is possible to provide a bit variable AD converter that is programmable and has high versatility in which the resolution can be set.
本発明に係る信号処理システム及び信号処理方法によれば、本発明に係るアナログ・デジタル変換器及びアナログ・デジタル変換方法が備えられる。アナログ信号と基準電圧とを比較する複数の比較部から出力される比較結果信号を符号化したデジタル信号のビット数の出力要求に対応して、制御部が複数の比較部の中から選択される所定の比較部の動作を制限するようになされる。 According to the signal processing system and the signal processing method of the present invention, the analog / digital converter and the analog / digital conversion method of the present invention are provided. The control unit is selected from the plurality of comparison units in response to the output request for the number of bits of the digital signal obtained by encoding the comparison result signal output from the plurality of comparison units that compare the analog signal and the reference voltage. The operation of a predetermined comparison unit is limited.
この構成によって、デジタル信号のビット数の出力要求に対応した比較部のみを動作させることができ、他の比較部の動作を停止できるので、当該信号処理システム全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能が設定可能な汎用性に富んだビット可変型のADコンバータを実装した信号処理システムを提供できるようになる。 With this configuration, only the comparison unit corresponding to the output request for the number of bits of the digital signal can be operated, and the operation of other comparison units can be stopped, so that the power consumption of the entire signal processing system can be reduced. Become. As a result, it is possible to provide a signal processing system on which a bit variable AD converter that is programmable and has a versatile settable resolution can be provided.
以下、図面を参照しながら、本発明に係るアナログ・デジタル変換器、アナログ・デジタル変換方法、信号処理システム及び信号処理方法について説明する。
第1の実施形態 (ADコンバータ100の構成例及びそのビット可変制御例)
実施例 (ADコンバータ101の構成例及びそのビット設定例)
第2の実施形態 (バブルエラー対策機能付きのADコンバータ200の構成例
及びそのビット可変制御例)
第3の実施形態(無線通信システム300の構成例及びビット可変制御例)
第4の実施形態(無線通信システム400の構成例及びビット可変制御例)
第5の実施形態(無線通信システム500の構成例及びビット可変制御例)
Hereinafter, an analog / digital converter, an analog / digital conversion method, a signal processing system, and a signal processing method according to the present invention will be described with reference to the drawings.
First Embodiment (Configuration Example of
Example (Configuration example of
Second Embodiment (Configuration Example of
And its bit variable control example)
Third Embodiment (Configuration Example of
Fourth Embodiment (Configuration Example of
Fifth Embodiment (Configuration Example of
<第1の実施形態>
[ADコンバータ100の構成例]
図1に示すNビットのフラッシュ型のADコンバータ100は、アナログ・デジタル変換器の一例を構成し、基準電圧発生部11、スイッチアレイ12、コンパレータ群13、エンコーダ14及びスイッチ制御部15を備えて構成される。基準電圧発生部11は、複数の基準電圧Vrefを発生する抵抗分圧回路の一例を構成するラダー抵抗回路を成している。
<First Embodiment>
[Configuration Example of AD Converter 100]
An N-bit
基準電圧発生部11は、例えば、n個の抵抗Ri(i=1〜n)が直列に接続されて構成される。この基準電圧発生部11が高電位側の電源(Vref High)と低電位側の電源(Vref Low)との間に接続される。ここでは一例として、抵抗の数をn個としたが、抵抗の数はnを超えることも可能であり、2nや3nまたはそれ以上の値を取ることも可能である。基準電圧発生用の抵抗を多く備えることで、色々な値の基準電圧Vrefを引き出すことができ、ADコンバータ100の可変レンジを広くすることができる。この例では、基準電圧発生部11の抵抗R1とR2の接続点、抵抗R2とR3の接続点、抵抗RiとRi+1の接続点、抵抗Rn−1とRnの接続点、抵抗Rnと低電位側の電源の接続点から、合計でn種類の基準電圧Vrefi(i=1〜n)が引き出される。
The
基準電圧発生部11にはスイッチアレイ12が接続される。図1の場合はスイッチアレイ12は(n−1)2個のスイッチ部SWij(i=1〜n−1、j=1〜n−1)を有している。もちろん、jはn−1がMAXの値とは限らない。スイッチ部SWijの各々の一端は、基準電圧発生部11の抵抗R1,R2の接続点、抵抗R2,R3の接続点、抵抗RiとRi+1の接続点、抵抗Rn−1とRnの接続点、抵抗Rnと低電位側の電源の接続点に接続されている。
A
スイッチ部SW1j〜SWnjの他端は、第1のコンパレータCO1に接続される。スイッチ部SW2j〜SWnjの他端は、第2のコンパレータCO2に接続される。スイッチ部SWij〜SWnjの他端は、第iのコンパレータCOiに接続される。同様にしてスイッチ部SWnj〜SWnjの他端は、第nのコンパレータCOnに接続される。スイッチ部SWijは、例えば、2N−1個のコンパレータCOiの中から選択される所定のコンパレータCOiとn種類の基準電圧Vrefi(i=1〜n)を供給する基準電圧発生部11とを接続するように動作する。
The other ends of the switch units SW1j to SWnj are connected to the first comparator CO1. The other ends of the switch units SW2j to SWnj are connected to the second comparator CO2. The other ends of the switch units SWij to SWnj are connected to the i-th comparator COi. Similarly, the other ends of the switch units SWnj to SWnj are connected to the nth comparator CON. The switch unit SWij connects, for example, a predetermined comparator COi selected from 2 N -1 comparators COi and a reference
スイッチアレイ12にはコンパレータ群13が接続される。コンパレータ群13には、2N−1個のコンパレータCOi(i=1〜n−1)が設けられる。コンパレータCOiの各々はアナログ信号Sinを入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号Sinの電圧レベルVinと、基準電圧発生部11から供給される基準電圧Vrefiとを比較して比較結果信号を出力する。
A comparator group 13 is connected to the
コンパレータ群13には、例えば、フルビットでN=3ビットのADコンバータ100を構成する場合、2N−1個(7個)のコンパレータCO1〜CO7が備えられる。N=4ビットのADコンバータ100を構成する場合、24−1個(15個)のコンパレータCO1〜CO15が備えられる。N=8ビットのADコンバータ100を構成する場合、28−1個(63個)のコンパレータCO1〜CO63が備えられる。
The comparator group 13 includes 2 N −1 (seven) comparators CO <b> 1 to CO <b> 7, for example, when the N = 3
コンパレータ群13にはエンコーダ14が接続される。エンコーダ14は、コンパレータCOiから出力される比較結果信号を”0”,”1”の二値に符号化した所定ビット数のデジタル信号Soutを出力する。エンコーダ14は、例えば、7個のコンパレータCO1〜CO7から比較結果信号が得られる場合は、N=3ビットのデジタル信号Soutを出力する。また、15個のコンパレータCO1〜CO15から比較結果信号が得られる場合は、N=4ビットのデジタル信号Soutを出力する。63個のコンパレータCO1〜CO63から比較結果信号が得られる場合、N=8ビットのデジタル信号Soutを出力する。
An
上述のスイッチアレイ12にはスイッチ制御部15が接続される。スイッチ制御部15は、出力要求信号Scを入力し、出力要求信号Scに基づいて複数のコンパレータCOiの中から選択される所定のコンパレータCOiの動作を制限する。ここに出力要求信号Scとは、エンコーダ14から得られるデジタル信号Soutのビット数の出力を要求する信号をいう。
A
例えば、スイッチ制御部15は、当該ADコンバータ100の外部から出力要求信号Scを入力し、この出力要求信号Scに対応して複数のコンパレータCOiの中から所定のコンパレータCOiを選択する。スイッチ制御部15は、出力要求信号Scに基づいてn−1個のコンパレータCO1〜COn-1のオン・オフするコンパレータイネーブル信号SCi(i=1〜n−1)を発生する。スイッチ制御部15は、コンパレータイネーブル信号SCiに基づいて選択したコンパレータCOiを基準電圧発生部11に接続して動作させ、残りのコンパレータCOiの動作を停止するようになされる。このようにADコンバータ100を構成すると、複数のコンパレータCOiの中から使用するビットに応じて、必要最小限のコンパレータCOiだけを動作させることができるので、無駄な電力を使用しないで済むようになる。
For example, the
この例でスイッチ制御部15は、エンコーダ14から得られるデジタル信号Soutのビット数の出力要求信号Scに基づいてスイッチ部SWijの切り換え制御を実行する。この切り換え制御によれば、スイッチ制御部15が基準電圧発生部11から引き出されるn種類の基準電圧Vrefiを切り換えて、当該基準電圧VrefiをコンパレータCOiに供給するようにスイッチアレイ12を制御する。
In this example, the
例えば、スイッチ制御部15は、出力要求信号Scに基づいて2(n−1)種類のスイッチ切換信号SSij(i=1〜n−1,j=1〜n−1)を発生する。このスイッチ切換信号SSijをスイッチ部SWijに対応して出力し、スイッチ部SWijをオン・オフ制御する。スイッチ制御部15は、基準電圧Vrefiを供給して当該コンパレータCOiを動作させる場合は、ハイ・レベルのスイッチ切換信号SSijをスイッチ部SWijに出力する。また、基準電圧Vrefiの供給を止めて当該コンパレータCOiの動作を停止させる場合は、ロー・レベルのスイッチ切換信号SSijをスイッチ部SWijに出力する。
For example, the
このようにADコンバータ100を構成すると、複数のコンパレータCOiの中から使用するビットに応じて選択された必要最小限のコンパレータCOiだけに基準電圧Vrefiを入力できるようになる。従って、基準電圧Vrefiが入力されていないコンパレータCOiの動作を停止でき、無駄な電力を使用しないで済むようになる。しかも、アナログ信号Sinのターゲットレンジを切り替えることができるようになる。
When the
続いて、図2A及びBを参照して、コンパレータCOiの内部構成例について説明する。図2Aに示すシンボル記号のコンパレータCOiは、静止時の電流を消費しないダイナミックコンパレータの例である。コンパレータCOiは、差動入力端子21,22、差動出力端子23,24及びクロック入力端子25を有している。コンパレータCOiは高電位側の電源VDDと、低電位側の電源(以下接地線GNDという)とに接続して使用される。
Next, an internal configuration example of the comparator COi will be described with reference to FIGS. 2A and 2B. The symbol-symbol comparator COi shown in FIG. 2A is an example of a dynamic comparator that does not consume current at rest. The comparator COi has
差動入力端子21には、差動の電圧レベルVin−が入力され、差動入力端子22には、差動の電圧レベルVin+が入力される。差動出力端子23から差動の電圧レベルVout−が出力され、差動出力端子24から差動の電圧レベルVout+が出力される。クロック入力端子25には、所定のサンプリング周波数のクロック信号CLKが供給される。このクロック信号CLKの供給を断つことでも、コンパレータCOiの動作を停止できるものもある。
A differential voltage level Vin− is input to the
図2Bに示すCMOS構成のコンパレータCOiによれば、4個のp型の電界効果トランジスタ(以下単にトランジスタTP11〜TP14という)、6個のn型の電界効果トランジスタ(以下単にトランジスタTN11〜TN16という)から構成される。 According to the comparator COi having the CMOS configuration shown in FIG. 2B, four p-type field effect transistors (hereinafter simply referred to as transistors TP11 to TP14) and six n-type field effect transistors (hereinafter simply referred to as transistors TN11 to TN16). Consists of
この例で、トランジスタTP11〜TP14の各々のソースは、高電位側の電源VDDに接続される。トランジスタTP11のドレインと、トランジスタTP12のドレインとが接続されてトランジスタTN11のドレインに接続される。トランジスタTN11のソースは、トランジスタTN12のドレインに接続される。トランジスタTN12のソースと、トランジスタTN13のドレインとが接続される。 In this example, the sources of the transistors TP11 to TP14 are connected to the power supply VDD on the high potential side. The drain of the transistor TP11 and the drain of the transistor TP12 are connected and connected to the drain of the transistor TN11. The source of the transistor TN11 is connected to the drain of the transistor TN12. The source of the transistor TN12 and the drain of the transistor TN13 are connected.
トランジスタTP13のドレインと、トランジスタTP14のドレインとが接続されてトランジスタTN14のドレインに接続される。トランジスタTN14のソースは、トランジスタTN15のドレインに接続される。トランジスタTN15のソースと、トランジスタTN16のドレインとが接続される。トランジスタTN13,TN16の各々のソースは接地線GNDに接続される。 The drain of the transistor TP13 and the drain of the transistor TP14 are connected and connected to the drain of the transistor TN14. The source of the transistor TN14 is connected to the drain of the transistor TN15. The source of the transistor TN15 and the drain of the transistor TN16 are connected. The sources of the transistors TN13 and TN16 are connected to the ground line GND.
トランジスタTN16のゲートは、差動入力端子21に接続され、トランジスタTN13のゲートが差動入力端子22に接続される。また、トランジスタTP11のドレインと、トランジスタTP12のドレインとの接続点は、差動出力端子23に接続される。この差動出力端子23には、トランジスタTP13のゲートと、トランジスタTN14のゲートが接続される。
The gate of the transistor TN16 is connected to the
トランジスタTP13のドレインと、トランジスタTP14のドレインとの接続点は、差動出力端子24に接続される。この差動出力端子24には、トランジスタTP12のゲートと、トランジスタTN11のゲートが接続される。トランジスタTP11,TP14及びトランジスタTN12,TN15の各々のゲートは、クロック入力端子25に接続される。これにより、図1に示したコンパレータ群13に適用可能なCMOS型のコンパレータCOiを構成できるようになる。
A connection point between the drain of the transistor TP13 and the drain of the transistor TP14 is connected to the
続いて、図3A及びBを参照して、コンパレータCOi’の内部構成例について説明する。図3Aに示すシンボル記号のコンパレータCOi’は、常時電力を消費するコンパレータであって、高速動作可能なコンパレータである。コンパレータCOi’は、図2に示したコンパレータCOiと同様にして、差動入力端子21,22、差動出力端子23,24及びクロック入力端子25を有している。コンパレータCOi’は高電位側の電源VDDと、接地線GNDとに接続して使用される。
Next, an internal configuration example of the comparator COi ′ will be described with reference to FIGS. 3A and 3B. The symbol-symbol comparator COi 'shown in FIG. 3A is a comparator that always consumes power and is capable of high-speed operation. The comparator COi ′ has
差動入力端子21には、差動の電圧レベルVin−が入力され、差動入力端子22には、差動の電圧レベルVin+が入力される。差動出力端子23から差動の電圧レベルVout−が出力され、差動出力端子24から差動の電圧レベルVout+が出力される。クロック入力端子25には、所定のサンプリング周波数のクロック信号CLKが供給される。このクロック信号CLKの供給を断つことでも、コンパレータCOiの動作を停止できるようになる。
A differential voltage level Vin− is input to the
図3Bに示すCMOS構成のコンパレータCOi’によれば、3個のp型の電界効果トランジスタ(以下単にトランジスタTP21〜TP23という)を有する。更に、6個のn型の電界効果トランジスタ(以下単にトランジスタTN21〜TN26という)及び1個の定電流源26から構成される。
According to the comparator COi 'having the CMOS configuration shown in FIG. 3B, it has three p-type field effect transistors (hereinafter simply referred to as transistors TP21 to TP23). Further, it is composed of six n-type field effect transistors (hereinafter simply referred to as transistors TN21 to TN26) and one constant
トランジスタTN21のゲートは差動入力端子21に接続される。トランジスタTN21のドレインは、トランジスタTP22及びトランジスタTN25のドレインに接続される。トランジスタTN22のゲートは差動入力端子22に接続される。トランジスタTN22のドレインは、トランジスタTP21及びトランジスタTN24のドレインに接続される。トランジスタTN21,TN22の各々のソースは、各々接続されて定電流源26を介して接地線GNDに接続される。定電流源26にはトランジスタTN23のソースが接続される。トランジスタTN23のドレインは、電源VDDに接続される。
The gate of the transistor TN21 is connected to the
また、トランジスタTN24のゲートは、トランジスタTN21、TP22のドレインの他にトランジスタTN25のドレインに接続される。トランジスタTN25のゲートは、トランジスタTN22、TP21のドレインの他にトランジスタTN24のドレインに接続される。トランジスタTN24,TN25のソースはトランジスタTN26のドレインに接続される。トランジスタTN26のソースは、接地線GNDに接続される。 The gate of the transistor TN24 is connected to the drain of the transistor TN25 in addition to the drains of the transistors TN21 and TP22. The gate of the transistor TN25 is connected to the drain of the transistor TN24 in addition to the drains of the transistors TN22 and TP21. The sources of the transistors TN24 and TN25 are connected to the drain of the transistor TN26. The source of the transistor TN26 is connected to the ground line GND.
更に、トランジスタTP21,TP22の各々のソースは、高電位側の電源VDDに接続される。トランジスタTP21のドレインは、トランジスタTP23のドレイン及び差動出力端子23に接続される。トランジスタTP21のゲートは、トランジスタTP23のソース及びトランジスタTP22のドレインに接続される。トランジスタTP22のドレインは、トランジスタTP23のソースの他に差動出力端子24に接続される。トランジスタTP22のゲートは、トランジスタTP23のドレインに接続される。なお、上述のトランジスタTP23のゲートとトランジスタTN23、TN26のゲートは、クロック入力端子25に接続される。これにより、図1に示したコンパレータ群13に適用可能なCMOS型のコンパレータCOi’を構成できるようになる。
Further, the sources of the transistors TP21 and TP22 are connected to the power supply VDD on the high potential side. The drain of the transistor TP21 is connected to the drain of the transistor TP23 and the
ADコンバータ100では、コンパレータCOiの入力部がゲート電極であるので、バイポーラトランジスタに比べて入力には電流が流れない。したがって、基準電圧発生部11とコンパレータ群13との間にスイッチアレイ12を設けても、基準電圧発生部11から発生されたn種類の基準電圧Vrefiは変化しないので、ビット数だけでなく、ターゲットレンジを切り換えることもできるようになる。
In the
続いて、図4A〜Dを参照して、スイッチ部SWijの構成例について説明する。図4A〜Cに示すスイッチ部SWijの構成例によれば、n型の電界効果トランジスタ(以下トランジスタTNという)を使用したもの、p型の電界効果トランジスタ(以下トランジスタTPという)を使用したものである。その両者を使用したものなど様々な形態を選ぶことができる。 Next, a configuration example of the switch unit SWij will be described with reference to FIGS. According to the configuration example of the switch unit SWij shown in FIGS. 4A to 4C, an n-type field effect transistor (hereinafter referred to as transistor TN) is used, and a p-type field effect transistor (hereinafter referred to as transistor TP) is used. is there. Various forms such as those using both of them can be selected.
図4Aに示すスイッチ部SWijは、トランジスタTNから構成され、そのドレインは、基準電圧発生部11に接続され、そのソースはコンパレータCOiに接続される。トランジスタTNのゲートには、スイッチ切換信号SSijが入力される。この例では、ハイ・レベルのスイッチ切換信号SSijをゲートに入力すると、トランジスタTNがオンする。ロー・レベルのスイッチ切換信号SSijをゲートに入力すると、トランジスタTNがオフする。
The switch unit SWij shown in FIG. 4A includes a transistor TN, the drain of which is connected to the
図4Bに示すスイッチ部SWijは、トランジスタTPから構成され、そのソースは、基準電圧発生部11に接続され、そのドレインはコンパレータCOiに接続される。トランジスタTPのゲートには、スイッチ切換信号SSijが入力される。この例では、ハイ・レベルのスイッチ切換信号SSijをゲートに入力すると、トランジスタTPがオフする。ロー・レベルのスイッチ切換信号SSijをゲートに入力すると、トランジスタTPがオンする。
The switch unit SWij illustrated in FIG. 4B includes a transistor TP, the source of which is connected to the reference
図4Cに示すスイッチ部SWijは、トランジスタTN,TP及びインバータ27から構成され、トランジスタTNのドレイン及びトランジスタTPのソースは、基準電圧発生部11に接続される。トランジスタTNのソース及びトランジスタTPのドレインはコンパレータCOiに接続される。トランジスタTNのゲートには、スイッチ切換信号SSijが入力され、トランジスタTPのゲートには、インバータ27を介して反転スイッチ切換信号SSij(上線バーを省略する)が入力される。
4C includes transistors TN and TP and an
この例では、ハイ・レベルのスイッチ切換信号SSijをトランジスタTNのゲートに入力すると、トランジスタTNがオンすると共に、トランジスタTPもオンする。これにより、基準電圧発生部11で発生している基準電圧VrefiをコンパレータCOiに供給できるようになる。また、ロー・レベルのスイッチ切換信号SSijをトランジスタTNのゲートに入力すると、トランジスタTNがオフすると共に、トランジスタTPもオフする。これにより、基準電圧発生部11で発生している基準電圧VrefiのコンパレータCOiへの供給を阻止できるようになる。
In this example, when the high-level switch switching signal SSij is input to the gate of the transistor TN, the transistor TN is turned on and the transistor TP is also turned on. As a result, the reference voltage Vrefi generated by the
なお、図4Dは、図4A〜図4Cに示したスイッチ部SWijのシンボル記号である。スイッチ切換信号SSijは、スイッチ制御部15からスイッチ部SWijを構成するトランジスタTN,TP及びインバータ27等に供給される。このように、スイッチアレイ12の中から実際のターゲットレンジに対応したスイッチ部SWijをオンすることにより、ADコンバータ100のビットを可変できるようになる。
4D is a symbol symbol of the switch unit SWij shown in FIGS. 4A to 4C. The switch switching signal SSij is supplied from the
この例では、ラダー抵抗回路11とコンパレータCOiとの間に設けられたスイッチ部SWijが、ラダー抵抗回路11から得られる複数の基準電圧Vrefiの中から選択される基準電圧VrefiをコンパレータCOiに供給する。これにより、基準電圧Vrefiを可変設定できるので、ADコンバータ100に入力されるアナログ信号Sinのターゲットレンジを容易に切り替えることができる。
In this example, the switch section SWij provided between the
ターゲットレンジを容易に切り替え可能となったことで、当該ADコンバータ100が使用される無線通信機器等の動作モードにより、通信速度や通信距離等が異なった場合に対処できる。例えば、ビット数だけでなく、ADコンバータ100に求められるターゲットレンジも大きく可変設定できるようになり、多くのバリエーションに対処可能となった。
Since the target range can be easily switched, it is possible to cope with the case where the communication speed, the communication distance, and the like differ depending on the operation mode of the wireless communication device or the like in which the
[ADコンバータ101の構成例]
続いて、図5を参照して、実施例としてのフラッシュ型の3ビット構成のADコンバータ101の構成例について説明する。図5に示すフラッシュ型の3ビット構成のADコンバータ101は、アナログ・デジタル変換器の一例を構成し、基準電圧発生部111、スイッチアレイ112、コンパレータ群113、エンコーダ114及びスイッチ制御部115を備えて構成される。ADコンバータ101は、デジタル信号Soutのビット数の出力要求を入力し、ここに入力されたビット数の出力要求に対応して複数の比較動作の中から選択される所定の比較動作を制限するようになされる。
[Configuration Example of AD Converter 101]
Next, a configuration example of the flash type 3-
基準電圧発生部111は、複数の基準電圧Vrefを発生するラダー抵抗回路を成している。基準電圧発生部111は、例えば、8個の抵抗Ri(i=1〜8)が直列に接続されて構成される。この基準電圧発生部111が高電位側の電源(Vref High)と低電位側の電源(Vref Low)との間に接続される。基準電圧発生部111の抵抗R1とR2の接続点、抵抗R2とR3の接続点、抵抗RiとRi+1の接続点、同様にして、抵抗R7とR8の接続点から合計で7種類の基準電圧Vref1〜Vref7が引き出される。
The
基準電圧発生部111にはスイッチアレイ112が接続される。スイッチアレイ112は49個のスイッチ部SWij(i=1〜7、j=1〜7)を有している。
スイッチ部SW11の一端は、基準電圧発生部111の抵抗R1,R2の接続点に接続され、スイッチ部SW22の一端は、その抵抗R2,R3の接続点に接続され、スイッチ部SW33の一端は、その抵抗R3,R4の接続点に接続される。同様にして、スイッチ部SW44の一端は、その抵抗R4と抵抗R5の接続点に接続される。スイッチ部SW55の一端は、その抵抗R5と抵抗R6の接続点に接続される。スイッチ部SW66の一端は、その抵抗R6と抵抗R7の接続点に接続される。スイッチ部SW77の一端は、その抵抗R7と抵抗R8の接続点に接続されている。
A
One end of the switch unit SW11 is connected to the connection point of the resistors R1 and R2 of the reference
また、スイッチ部SW11の他端は、コンパレータCO1に接続され、スイッチ部SW22の他端は、コンパレータCO2に接続される。スイッチ部SW33の他端は、コンパレータCO3に接続され、スイッチ部SW44の他端は、コンパレータCO4に接続される。スイッチ部SW55の他端は、コンパレータCO5に接続され、スイッチ部SW66の他端は、コンパレータCO6に接続され、スイッチ部SW77の他端は、コンパレータCO7に接続される。 The other end of the switch unit SW11 is connected to the comparator CO1, and the other end of the switch unit SW22 is connected to the comparator CO2. The other end of the switch unit SW33 is connected to the comparator CO3, and the other end of the switch unit SW44 is connected to the comparator CO4. The other end of the switch unit SW55 is connected to the comparator CO5, the other end of the switch unit SW66 is connected to the comparator CO6, and the other end of the switch unit SW77 is connected to the comparator CO7.
スイッチ部SW11は、基準電圧発生部111から供給される基準電圧Vref1を選択してコンパレータCO1に供給する。スイッチ部SW22は、基準電圧発生部111から供給される基準電圧Vref2を選択してコンパレータCO2に供給する。スイッチ部SW33は、基準電圧発生部111から供給される基準電圧Vref3を選択してコンパレータCO3に供給する。スイッチ部SW44は、基準電圧発生部111から供給される基準電圧Vref4を選択してコンパレータCO4に供給する。
The switch unit SW11 selects the reference voltage Vref1 supplied from the reference
同様にして、スイッチ部SW55は、基準電圧発生部111から供給される基準電圧Vref5を選択してコンパレータCO5に供給する。スイッチ部SW66は、基準電圧発生部111から供給される基準電圧Vref6を選択してコンパレータCO6に供給する。スイッチ部SW77は、基準電圧発生部111から供給される基準電圧Vref7を選択してコンパレータCO7に供給する。
Similarly, the switch unit SW55 selects the reference voltage Vref5 supplied from the reference
スイッチアレイ112にはコンパレータ群113が接続される。コンパレータ群113には、7個(23−1個)のコンパレータCOi(i=1〜7)が設けられる。コンパレータCOiの各々はアナログ信号Sinを入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号Sinの電圧レベルVinと、基準電圧発生部111から供給される基準電圧Vrefiとを比較して比較結果信号を出力する。
A
コンパレータ群113にはエンコーダ114が接続される。エンコーダ114は、7個のコンパレータCO1〜CO7から出力される比較結果信号を”0”,”1”の二値に符号化した所定ビット数のデジタル信号Soutを出力する。エンコーダ114は、N=3ビットのデジタル信号Soutを出力する。上述のスイッチアレイ112にはスイッチ制御部115が接続される。スイッチ制御部115は出力要求信号Scに基づいて7個のコンパレータCO1〜CO7の中から選択される所定のコンパレータCOiの動作を制限する。ここに出力要求信号Scとは、エンコーダ114から得られるデジタル信号Soutのビット数の出力を要求する信号をいう。スイッチ制御部115では、出力要求信号Scに基づいて7個のコンパレータイネーブル信号SCiが生成される。
An
続いて、図6A及びBを参照して、3ビット構成のADコンバータ101を2ビットに設定例する場合について説明する。この例では、奇数番目のコンパレータCO1,CO3,CO5,CO7を停止して2ビットのADコンバータ101を構築する場合を例に採る。
Next, a case where the 3-
図6Aに示すADコンバータ101には、初期設定として、3ビットのADコンバータ101を設定する出力要求信号Scが供給される。スイッチ制御部115は、出力要求信号Scに基づいてハイ・レベルのスイッチ切換信号SS11を発生し、スイッチ部SW11にハイ・レベルのスイッチ切換信号SS11を出力する。スイッチ部SW11は、スイッチ切換信号SS11に基づいてオンし、基準電圧発生部111をコンパレータCO1に接続し、抵抗R1,R2の接続点に現れる基準電圧Vref1をコンパレータCO1に供給する。
The
スイッチ制御部115は、同様にして、スイッチ部SW22にハイ・レベルのスイッチ切換信号SS22を出力する。スイッチ部SW22はスイッチ切換信号SS22に基づいてオンし、基準電圧発生部111をコンパレータCO2に接続し、抵抗R2,R3の接続点に現れる基準電圧Vref2をコンパレータCO2に供給する。
Similarly, the
スイッチ制御部115は、スイッチ部SW33にハイ・レベルのスイッチ切換信号SS33を出力する。スイッチ部SW33は、スイッチ切換信号SS33に基づいてオンし、基準電圧発生部111をコンパレータCO3に接続し、抵抗R3,R4の接続点に現れる基準電圧Vref3をコンパレータCO3に供給する。
The
スイッチ制御部115は、スイッチ部SW44にハイ・レベルのスイッチ切換信号SS44を出力する。スイッチ部SW44は、スイッチ切換信号SS44に基づいてオンし、基準電圧発生部111をコンパレータCO4に接続し、抵抗R4,R5の接続点に現れる基準電圧Vref4をコンパレータCO4に供給する。
The
スイッチ制御部115は、スイッチ部SW55にハイ・レベルのスイッチ切換信号SS55を出力する。スイッチ部SW55は、スイッチ切換信号SS55に基づいてオンし、基準電圧発生部111をコンパレータCO5に接続し、抵抗R5,R6の接続点に現れる基準電圧Vref5をコンパレータCO5に供給する。
The
スイッチ制御部115は、スイッチ部SW66にハイ・レベルのスイッチ切換信号SS66を出力する。スイッチ部SW66は、スイッチ切換信号SS66に基づいてオンし、基準電圧発生部111をコンパレータCO6に接続し、抵抗R6,R7の接続点に現れる基準電圧Vref6をコンパレータCO6に供給する。
The
スイッチ制御部115は、スイッチ部SW77にハイ・レベルのスイッチ切換信号SS77を出力する。スイッチ部SW77は、スイッチ切換信号SS77に基づいてオンし、基準電圧発生部111をコンパレータCO7に接続し、抵抗R7,R8の接続点に現れる基準電圧Vref7をコンパレータCO7に供給する。これにより、3ビットフルのADコンバータ101を構成できるようになる。
The
図6Bに示すADコンバータ101には、3ビットのADコンバータ101を2ビット構成に設定する出力要求信号Scが供給される。この出力要求信号Scは、例えば、奇数番目のコンパレータCO1,CO3,CO5,CO7の動作を停止して2ビットのADコンバータ101を構築する信号である。図中、×を記したコンパレータCO2,CO4,CO6の動作を停止する。スイッチ制御部115は、当該ADコンバータ101の外部から出力要求信号Scを入力し、この出力要求信号Scに対応して7個のコンパレータCO1〜CO7の中から偶数番目のコンパレータCO2,CO4,CO6を選択するように動作する。このとき、スイッチ制御部115は、コンパレータCO2に出力を許可するためのコンパレータイネーブル信号SC2を出力する。コンパレータCO4に出力を許可するためのコンパレータイネーブル信号SC4を出力する。コンパレータCO6に出力を許可するためのコンパレータイネーブル信号SC6を出力する。
The
この例で、スイッチ制御部115は、出力要求信号Scに基づいてロー・レベルのスイッチ切換信号SS11を発生し、スイッチ部SW11にロー・レベルのスイッチ切換信号SS11を出力する。スイッチ部SW11はスイッチ切換信号SS11に基づいてオフし、基準電圧発生部111とコンパレータCO1との間を非接続状態となされる。抵抗R1,R2の接続点に現れる基準電圧Vref1は、コンパレータCO1に供給されない。
In this example, the
スイッチ制御部115は、出力要求信号Scに対応してスイッチ部SW22にハイ・レベルのスイッチ切換信号SS22を出力したままにする。スイッチ部SW22は、スイッチ切換信号SS22に基づいてオンしたまま、基準電圧発生部111の抵抗R2,R3の接続点に現れる基準電圧Vref2をコンパレータCO2に供給し続ける。
The
スイッチ制御部115は、出力要求信号Scに基づいてロー・レベルのスイッチ切換信号SS33を発生し、スイッチ部SW33にロー・レベルのスイッチ切換信号SS33を出力する。スイッチ部SW33は、スイッチ切換信号SS33に基づいてオフし、基準電圧発生部111とコンパレータCO3との間を非接続状態となされる。抵抗R3,R4の接続点に現れる基準電圧Vref3は、コンパレータCO3に供給されない。
The
スイッチ制御部115は、スイッチ部SW44にハイ・レベルのスイッチ切換信号SS44を出力したままにする。スイッチ部SW44は、スイッチ切換信号SS44に基づいてオンしたまま、基準電圧発生部111の抵抗R4,R5の接続点に現れる基準電圧Vref4をコンパレータCO4に供給し続ける。
The
スイッチ制御部115は、出力要求信号Scに基づいてロー・レベルのスイッチ切換信号SS55を発生し、スイッチ部SW55にロー・レベルのスイッチ切換信号SS55を出力する。スイッチ部SW55は、スイッチ切換信号SS55に基づいてオフし、基準電圧発生部111とコンパレータCO5との間を非接続状態となされる。抵抗R5,R6の接続点に現れる基準電圧Vref5は、コンパレータCO5に供給されない。
The
スイッチ制御部115は、スイッチ部SW66にハイ・レベルのスイッチ切換信号SS66を出力したままにする。スイッチ部SW66は、スイッチ切換信号SS66に基づいてオンしたまま、基準電圧発生部111の抵抗R6,R7の接続点に現れる基準電圧Vref6をコンパレータCO6に供給し続ける。
The
スイッチ制御部115は、出力要求信号Scに基づいてロー・レベルのスイッチ切換信号SS77を発生し、スイッチ部SW77にロー・レベルのスイッチ切換信号SS77を出力する。スイッチ部SW77は、スイッチ切換信号SS77に基づいてオフし、基準電圧発生部111とコンパレータCO7との間を非接続状態となされる。抵抗R7,R8の接続点に現れる基準電圧Vref7は、コンパレータCO7に供給されない。これにより、2ビットのADコンバータ101を構成できるようになる。
The
このように、第1の実施形態としてのADコンバータ101によれば、スイッチ制御部115が、エンコーダ114から得られるデジタル信号Soutのビット数の出力要求に対応する。そして、複数のコンパレータCOiの中から選択される所定のコンパレータCOiの動作を制限するようになる。上述した実施例では、3ビットのADコンバータ101を2ビット構成に設定する出力要求信号Scが供給される。この出力要求信号Scは、奇数番目のコンパレータCO1,CO3,CO5,CO7を停止して、偶数番目のコンパレータCO2,CO4,CO6を動作させて2ビットのADコンバータ101を構築する信号である。
Thus, according to the
スイッチ制御部115は、当該ADコンバータ101の外部から出力要求信号Scを入力し、この出力要求信号Scに対応して7個のコンパレータCO1〜CO7の中から偶数番目のコンパレータCO2,CO4,CO6を選択するように動作する。
The
従って、デジタル信号Soutのビット数の出力要求に対応した必要最小限の3個のコンパレータCO2,CO4,CO6のみに基準電圧Vref2,Vref4,Vref6を入力して動作させることができる。コンパレータCO2,CO4,CO6には各々の動作をオンする、各々に対応したコンパレータイネーブル信号SC2,SC4,SC6が与えられる。他のコンパレータCO1,CO3,CO5,CO7には各々の動作をオフする、各々に対応したコンパレータイネーブル信号SC1,SC3,SC1,SC3を与える。 Therefore, the reference voltages Vref2, Vref4, and Vref6 can be input and operated only to the minimum three comparators CO2, CO4, and CO6 corresponding to the output request for the number of bits of the digital signal Sout. Comparator CO2, CO4, and CO6 are supplied with respective comparator enable signals SC2, SC4, and SC6 that turn on the respective operations. Comparator enable signals SC1, SC3, SC1, and SC3 corresponding to the respective comparators CO1, CO3, CO5, and CO7 are provided to turn off the respective operations.
このようにコンパレータCO1,CO3,CO5,CO7を動作させないような制御を実行できるので、コンパレータCO1,CO3,CO5,CO7における無駄な電力を削減できるようになり、当該ADコンバータ101の全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能を3ビットから2ビットに設定可能な汎用性に富んだビット可変型のADコンバータ101を提供できるようになる。
As described above, control that does not operate the comparators CO1, CO3, CO5, and CO7 can be executed. Therefore, useless power in the comparators CO1, CO3, CO5, and CO7 can be reduced, and the
上述した実施例では、基準電圧Vrefの供給を断ち、かつ、コンパレータCOiの出力を制限することで、奇数番目のコンパレータCO1,CO3,CO5,CO7の動作を停止する方法について説明したが、これに限られることはなく、偶数番目のコンパレータCO2,CO4,CO6の動作を停止するようにしてもよい。例えば、図2Bや図3Bに示した差動増幅回路の定電流源と、接地線GNDとの間にスイッチ部を設けて、トランジスタ動作を直接停止してもよい。これにより、コンパレータCO1〜CO7を交互にオンして、偶数番目のコンパレータCO2,CO4,CO6を間引くことにより、ダイナミックレンジを変えずに、ビット数を削減することもできる。 In the above-described embodiment, the method of stopping the operations of the odd-numbered comparators CO1, CO3, CO5, CO7 by cutting off the supply of the reference voltage Vref and limiting the output of the comparator COi has been described. The operation of the even-numbered comparators CO2, CO4, and CO6 may be stopped without being limited thereto. For example, a switch unit may be provided between the constant current source of the differential amplifier circuit shown in FIGS. 2B and 3B and the ground line GND to directly stop the transistor operation. Accordingly, the number of bits can be reduced without changing the dynamic range by alternately turning on the comparators CO1 to CO7 and thinning out the even-numbered comparators CO2, CO4, and CO6.
<第2の実施形態>
[ADコンバータ200の構成例]
続いて、図7A及びBを参照して、第2の実施形態としてのバブルエラー対策機能付きのADコンバータ200の構成例について説明する。図7Aに示すバブルエラー対策機能付きの3ビット構成のフラッシュ型のADコンバータ200は、アナログ・デジタル変換器の一例を構成し、アナログ信号Sinをデジタル信号Soutに変換して出力する。ここにバブルエラーとは、コンパレータCOiの出力信号のレベルが変動して出力論理が確定せずに崩壊し、高精度なデジタル信号Soutが得られない状態をいう。
<Second Embodiment>
[Configuration Example of AD Converter 200]
Next, a configuration example of the
コンパレータ群113の出力段にはバブルエラー対策回路116が接続される。バブルエラー対策回路116には、インバータ16及び、論理演算部の一例となる複数の二入力否定論理積回路(以下NAND回路#iという)が設けられる。インバータ16は、コンパレータCOiの出力に接続され、コンパレータCOiの比較結果信号を反転した反転比較結果信号をエンコーダ114に出力する。NAND回路#iは、隣接する上位のコンパレータCOiの比較結果信号と下位のコンパレータCOi+1の比較結果信号とを入力し、二入力否定論理積を演算して論理演算信号をエンコーダ114に出力する。
A bubble
この例で、NAND回路#1は、その入力側に最上位のコンパレータCO1及び、次位のコンパレータCO2が接続される。NAND回路#1は、コンパレータCO1の反転比較結果信号とコンパレータCO2の非反転比較結果信号との二入力否定論理積を演算して論理演算信号S#1をエンコーダ114に出力する。NAND回路#2は、その入力側にコンパレータCO2及びコンパレータCO3が接続される。NAND回路#2は、コンパレータCO2の反転比較結果信号とコンパレータCO3の非反転比較結果信号との二入力否定論理積を演算して論理演算信号S#2をエンコーダ114に出力する。
In this example, the
NAND回路#3は、その入力側にコンパレータCO3及びコンパレータCO4が接続され、コンパレータCO3の反転比較結果信号とコンパレータCO4の非反転比較結果信号との二入力否定論理積を演算して論理演算信号S#3をエンコーダ114に出力する。NAND回路#4は、その入力側にコンパレータCO4及びコンパレータCO5が接続され、コンパレータCO4の反転比較結果信号とコンパレータCO5の非反転比較結果信号との二入力否定論理積を演算して論理演算信号S#4をエンコーダ114に出力する。
The
NAND回路#5は、その入力側にコンパレータCO5及びコンパレータCO6が接続され、コンパレータCO5の反転比較結果信号とコンパレータCO6の非反転比較結果信号との二入力否定論理積を演算して論理演算信号S#5をエンコーダ114に出力する。NAND回路#6は、その入力側にコンパレータCO6及びコンパレータCO7が接続され、コンパレータCO6の反転比較結果信号とコンパレータCO7の非反転比較結果信号との二入力否定論理積を演算して論理演算信号S#6をエンコーダ114に出力する。
The NAND circuit # 5 has a comparator CO5 and a comparator CO6 connected to its input side, and calculates a logical input signal S by calculating a two-input negative logical product of the inverted comparison result signal of the comparator CO5 and the non-inverted comparison result signal of the comparator CO6. # 5 is output to the
NAND回路#7は、その入力側に、コンパレータCO7及び、ハイ・レベルを生成する高電位側の電源VDDが接続され、コンパレータCO6の反転比較結果信号と所定のレベルの信号との二入力否定論理積を演算して論理演算信号S#7をエンコーダ114に出力する。なお、第1の実施形態と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
The NAND circuit # 7 has a comparator CO7 and a high-potential-side power supply VDD that generates a high level connected to its input side, and a two-input negative logic between the inverted comparison result signal of the comparator CO6 and a signal of a predetermined level. The product is calculated and a logical operation signal S # 7 is output to the
この例では、コンパレータCO1の出力信号「0」を反転したインバータ16が出力信号「1」をエンコーダ114に出力する。NAND回路#1は、論理演算信号S#1=「1」をエンコーダ114に出力し、NAND回路#2が論理演算信号S#2=「1」をエンコーダ114に出力する。NAND回路#3が論理演算信号S#3=「1」をエンコーダ114に出力し、NAND回路#4が論理演算信号S#4=「1」をエンコーダ114に出力し、NAND回路#5が論理演算信号S#5=「0」をエンコーダ114に出力する。NAND回路#6が論理演算信号S#6=「1」をエンコーダ114に出力し、NAND回路#7が論理演算信号S#7=「1」をエンコーダ114に出力している。このようにADコンバータ200を構成すると、NAND回路#1〜#7を備えない場合に比べてバブルエラーを防止できるようになる。
In this example, the inverter 16 that has inverted the output signal “0” of the
図7Bに示すバブルエラー対策機能付きのADコンバータ200によれば、ダイナミックレンジを半分に設定する場合であって、3ビット構成のADコンバータ200を2ビット構成に設定する例を挙げている。このようなエンコーダ114の出力ビットの設定を示す出力要求信号Scが外部から供給される。
According to the
この例で出力要求信号Scは、上位から4個のコンパレータCO1〜CO4の動作を停止して2ビットのADコンバータ200を構築する信号である。図中、×を記したコンパレータCO1〜CO4の動作を停止する。このコンパレータCO1〜CO4の部分の電力を削減することができる。スイッチ制御部115は、当該ADコンバータ200の外部から出力要求信号Scを入力し、この出力要求信号Scに対応して7個のコンパレータCO1〜CO7の中から下位3個のコンパレータCO5〜CO7を選択するように動作する。
In this example, the output request signal Sc is a signal for constructing the 2-
この例で、スイッチ制御部115は、出力要求信号Scに対応してスイッチ部SW11〜SW44の各々に対応して、ロー・レベルのスイッチ切換信号SS11〜SS44を出力する。スイッチ部SW11は、スイッチ切換信号SS11に基づいてオフし、基準電圧発生部111とコンパレータCO1との間を非接続状態となされる。その結果、基準電圧発生部111では、抵抗R1,R2の接続点に現れる基準電圧Vref1のコンパレータCO1への供給動作が断たれる。
In this example, the
同様にして、スイッチ部SW22はスイッチ切換信号SS22に基づいてオフし、基準電圧発生部111とコンパレータCO2との間を非接続状態となされる。基準電圧発生部111では、抵抗R2,R3の接続点に現れる基準電圧Vref2のコンパレータCO2への供給動作が断たれる。
Similarly, the switch unit SW22 is turned off based on the switch switching signal SS22, and the reference
また、スイッチ部SW33は、スイッチ切換信号SS33に基づいてオフし、基準電圧発生部111とコンパレータCO3との間を非接続状態となされる。基準電圧発生部111では、抵抗R3,R4の接続点に現れる基準電圧Vref3のコンパレータCO3への供給動作が断たれる。
Further, the switch unit SW33 is turned off based on the switch switching signal SS33, and the reference
更に、スイッチ部SW44は、スイッチ切換信号SS44に基づいてオフし、基準電圧発生部111とコンパレータCO4との間を非接続状態となされる。基準電圧発生部111では、抵抗R4,R5の接続点に現れる基準電圧Vref4のコンパレータCO4への供給動作が断たれる。上述のスイッチ制御部115は、コンパレータCO1〜CO4に出力を許可しない信号論理のコンパレータイネーブル信号SC1〜SC4をコンパレータCO1〜CO4の各々に対応して出力する。これにより、コンパレータCO1〜CO4の各々の出力信号を「0」に固定し、NAND回路#1〜#3の出力信号を「1」に固定できるようになる。
Further, the switch unit SW44 is turned off based on the switch switching signal SS44, and the reference
一方、スイッチ制御部115は、スイッチ部SW55,SW66,SW77の各々に対応してハイ・レベルのスイッチ切換信号SS55,SS66,SS77を出力したままにする。スイッチ部SW55は、スイッチ切換信号SS55に基づいてオンしたまま、基準電圧発生部111は、その抵抗R5,R6の接続点に現れる基準電圧Vref5をコンパレータCO5に供給し続ける。
On the other hand, the
また、スイッチ部SW66は、スイッチ切換信号SS66に基づいてオンしたまま、基準電圧発生部111は、その抵抗R6,R7の接続点に現れる基準電圧Vref6をコンパレータCO6に供給したままにする。
Further, while the switch section SW66 is turned on based on the switch switching signal SS66, the reference
更に、スイッチ部SW77は、スイッチ切換信号SS77に基づいてオンしたまま、基準電圧発生部111は、その抵抗R7,R8の接続点に現れる基準電圧Vref7をコンパレータCO7に供給したままにする。上述のスイッチ制御部115は、コンパレータCO5〜CO7に出力を許可する信号論理のコンパレータイネーブル信号SC5〜SC7をコンパレータCO5〜CO7の各々に対応して出力する。このスイッチ切換制御及びコンパレータ選択制御により、バブルエラー対策機能付きの2ビットのADコンバータ200を構成する。
Further, while the switch section SW77 is turned on based on the switch switching signal SS77, the reference
このように第2の実施形態としてのADコンバータ200によれば、コンパレータ群113の出力段に接続されたバブルエラー対策回路116を備える。バブルエラー対策回路116には、NAND回路#1〜#7が設けられ、出力要求信号Scに基づいてスイッチ部SW11〜SW44及びSW55〜SW77を切換制御するようになされる。
As described above, the
従って、3ビット構成のADコンバータ200を出力要求信号Scに基づいて選択される2ビット構成に設定できるようになる。これにより、バブルエラー対策機能付きの2ビットのADコンバータ200を構成できるようになる。しかも、7個のコンパレータCO1〜CO7の動作数を半分にしても、バブルエラー対策機能を保持したまま、図7Aと同じ出力結果を得ることができる。
Therefore, the 3-
この例では、バブルエラー対策機能付きの3ビット構成のADコンバータ200を2ビット構成に設定する例を説明したが、これに限られることはなく、使用するビットに応じて拡張して使用することができる。例えば、バブルエラー対策機能付きの8ビット構成のADコンパレータを7,6,5,4,3ビット構成に設定することも可能となる。
In this example, the example in which the
上述した例によれば、図5に示したADコンバータ101のエンコーダ114と同じエンコーダ114をバブルエラー対策機能付きのADコンバータ200に使用する場合について説明した。このような構成を用いると、エンコーダ114の出力ビットを切り換えるための冗長な部分を流用できるので、設計時間の短縮及び回路規模の縮小を図れる等のメリットが得られる。
According to the above-described example, the case where the
<第3の実施形態>
[無線通信システム300の構成例]
続いて、図8及び図9を参照して、第3の実施形態としての無線通信システム300の構成例について説明する。図8に示す無線通信システム300は信号処理システムの一例を構成し、第1及び第2の実施形態で説明したADコンバータ100,101又は200が備えられるのである。無線通信システム300は、例えば、ミリ波信号処理システムを構成し、アンテナ31、アナログ受信部32、AD変換部33、信号処理部34及び記憶部35を有して構成される。
<Third Embodiment>
[Configuration Example of Wireless Communication System 300]
Next, a configuration example of a
アンテナ31は所定の搬送周波数の無線信号(ミリ波の電磁波)を捕捉してアナログ信号Sinを出力する。アンテナ31にはアナログ受信部32が接続される。アナログ受信部32は、アンテナ31から得られるアナログ信号Sinに、例えば、局部発振周波数の信号を乗算してダウンコンバートし、ダウンコンバート後の復調信号Sin’を出力する。
The
アナログ受信部32にはAD変換部33が接続される。AD変換部33はアナログ受信部32から出力されるアナログの復調信号Sin’をデジタルの復調信号(以下復調データDoutという)に変換して出力する。AD変換部33には、第1及び第2の実施形態で説明したADコンバータ100,101又は200が使用される。
An
例えば、AD変換部33にADコンバータ101が使用される場合、図6Aに示したように、基準電圧発生部111、7個のコンパレータCO1〜CO7、エンコーダ114及びスイッチ制御部115とを有して構成される。基準電圧発生部111は7個の基準電圧Vref1〜Vref7を発生する。7個のコンパレータCO1〜CO7の各々は、アナログの復調信号Sin’を入力し、所定の周波数のサンプリング信号に基づいて当該復調信号Sin’の電圧レベルVinと、基準電圧発生部111から供給される基準電圧Vref1〜Vref7とを比較する。エンコーダ114は、コンパレータCO1〜CO7から出力される比較結果信号を符号化した3ビットのデジタルの復調データDoutを出力する。
For example, when the
AD変換部33には信号処理部34が接続される。信号処理部34は、AD変換部33から出力される復調データDoutのビット数を判別して当該AD変換部33に対してビット数の出力を要求するための信号を出力する。例えば、信号処理部34は、デジタル処理部36、上位レイヤ部37及びデータ処理ブロック38を有して構成される。この例でAD変換部33には、デジタル処理部36が接続される。デジタル処理部36は、AD変換部33から出力される復調データDoutをデジタル処理する。
A
デジタル処理部36には上位レイヤ部37が接続される。上位レイヤ部37は、アナログ信号Sinが無線受信される場合であって、無線受信されたアナログ信号Sinの無線方式を判別し、当該無線方式に基づいてAD変換部33にビット数の出力要求信号Scを出力する。上位レイヤ部37は、例えば、復調データDoutをデコードして、無線方式コードを検出し、この無線方式コードと予め設定された被比較コードとを比較して無線方式判別信号S37を発生する。被比較コードは無線方式を示すデータであって予め信号処理部34の図示しないメモリに設定される。もちろん、これに限られることはなく、無線方式が既知であれば、比較処理を省略して、無線方式判別信号S37をデータ処理ブロック38に出力して出力要求信号Scを設定する方式を採ってもよい。
An
上位レイヤ部37にはデータ処理ブロック38が接続される。データ処理ブロック38は、上位レイヤ部37から出力される無線方式判別信号S37に基づいて出力要求信号Scを発生する。データ処理ブロック38には記憶部35が接続される。記憶部35には、アナログ信号Sinの無線方式とAD変換部33のビット数とを対応付けたルックアップテーブル(Look up table:LUT)が格納される。
A
ルックアップテーブルの内容は、例えば、AD変換部33が3ビット構成である場合であって、当該無線通信システム300の無線方式がインジェクションロック(Injection Lock:注入同期)方式である場合である。この場合は、エンコーダ114の出力ビットを2ビットに設定する。ここにインジェクションロックとは、受信側の局部発振信号の局部発振周波数を送信側の搬送周波数(送信側の局部発振信号の局部発振周波数)と同一周波数に引き込んで送信側と受信側とで同期を採る方法をいう。
無線方式が非インジェクションロック方式である場合は、エンコーダ114の出力ビットを3ビットに設定するような出力要求コード等が記述される。記憶部35にはROMや、EEPROM等の不揮発性のメモリが使用される。この例で、出力要求信号Scは、記憶部35から読み出された出力要求コードを制御信号に変換したものである。
The contents of the lookup table are, for example, a case where the
When the wireless system is a non-injection lock system, an output request code or the like that sets the output bit of the
出力要求信号Scはデータ処理ブロック38からAD変換部33に出力される。AD変換部33では、データ処理ブロック38から出力要求信号Scを入力し、この出力要求信号Scに基づいて図1〜図7に示したようなスイッチ部SW11〜SW44及びSW55〜SW77を切換制御するようになされる。図6Aに示したスイッチ制御部115では、データ処理ブロック38からビット数の出力要求信号Scを入力する。そして、エンコーダ114から出力されるデジタルの復調データDoutのビット数の出力要求に対応して7個のコンパレータCO1〜CO7の中から選択される所定のコンパレータCOiの動作を制限するようになされる。
The output request signal Sc is output from the
続いて、図9A及びBを参照して、無線通信システム300における信号処理方法について説明する。図9Aは、無線通信システム300における信号処理部34の動作例を示し、図9Bは、AD変換部33の動作例を各々示すフローチャートである。この実施例では、アナログ信号Sinをデジタルの復調データDoutに変換して出力する場合を前提とする。AD変換部33には3ビット構成のADコンバータ101が備えられる場合であって、これをインジェクションロック方式において、2ビットに設定して使用する場合を例に挙げる。
Next, a signal processing method in the
この例で、信号処理部34は、AD変換部33から出力されるデジタルの復調データDoutから、インジェクションロック方式の無線方式を上位レイヤ部37で判別する。そして、当該無線方式に対応したAD変換部33のビット数の出力を要求するための出力要求信号Scをデータ処理ブロック38で生成する。信号処理部34は、データ処理ブロック38で生成されたビット数の出力を要求するための出力要求信号Scに基づいて7個の比較動作の中から選択される所定の比較動作を制限するようになされる。
In this example, the
これらを信号処理条件にして、図8に示した信号処理部34は、図9Aに示すステップST1でデータ処理ブロック38を介してAD変換部33にビット数MAX=3を設定し、ステップST2でアナログ信号Sinの入力を待機する。一方、AD変換部33は、上述の設定を受けて、図9BのステップST11でビット数MAX=3に設定し、ステップST12でアナログ信号Sinの入力を待機する。
Under these signal processing conditions, the
そして、信号処理部34はステップST2でアンテナ31、アナログ受信部32を介してアナログ信号SinがAD変換部33に入力されると、無線受信されたアナログ信号Sinの無線方式をステップST3で判別する。このとき、ステップST13でAD変換部33はビット数MAXでアナログの復調信号Sin’をAD変換処理する。AD変換部33はステップST14で出力要求信号Scを入力するまで、ビット数MAX=3のまま、ステップS13でアナログの復調信号Sin’のAD変換処理を継続する。
When the analog signal Sin is input to the
AD変換部33は7個の基準電圧Vref1〜Vref7を発生し、アナログの復調信号Sin’を入力する。そして、所定の周波数のサンプリング信号に基づいて当該復調信号Sin’の電圧レベルVinと、基準電圧発生部111で発生された基準電圧Vrefiとを比較して比較結果信号を生成する。比較結果信号は、各々のコンパレータCO1〜CO7からエンコーダ114に出力される。エンコーダ114は、7個の比較結果信号を符号化して所定ビット数のデジタルの復調データDoutを信号処理部34に出力する。
The
信号処理部34はアナログ信号Sinが無線受信される場合であって、無線受信されたアナログの復調信号Sin’の無線方式を判別し、当該無線方式に基づいてAD変換部33にビット数の出力要求信号Scを出力する。信号処理部34では、デジタル処理部36がAD変換部33から出力される復調データDoutをデジタル処理する。デジタル処理後の復調データDoutは上位レイヤ部37に出力される。
When the analog signal Sin is wirelessly received, the
上位レイヤ部37では、デジタル処理後の復調データDoutから無線方式が判別される。上位レイヤ部37は、例えば、無線方式の仕様を示す仕様動作モードと、無線方式の設定を示す設定動作モードとを比較して無線方式がインジェクションロック方式であることを認識する。上位レイヤ部37で無線方式=インジェクションロック方式が判別されると、上位レイヤ部37からデータ処理ブロック38へ無線方式判別信号S37が出力される。
In the
その後、ステップST4でデータ処理ブロック38では、無線方式判別信号S37(図中ではS37信号という)に基づいて出力要求信号Sc(図中ではSc信号という)を発生する。このとき、データ処理ブロック38は、記憶部35のルックアップテーブルを参照して、当該無線方式に対応した出力要求コードを読み出す。この例では、AD変換部33が3ビット構成である場合であって、無線方式がインジェクションロック方式である場合は、エンコーダ114の出力ビットを2ビットに設定する。なお、無線方式が非インジェクションロック方式である場合は、エンコーダ114の出力ビットを3ビットのまま設定を変えないような出力要求コード等が読み出される。
Thereafter, in step ST4, the
そして、ステップST5で、データ処理ブロック38は、記憶部35から読み出された出力要求コードを制御信号に変換して出力要求信号Scを生成する。データ処理ブロック38は、当該ビット数=2に対応した出力要求信号Sc(以下Sc信号ともいう)をAD変換部33に出力する。
In step ST5, the
AD変換部33はステップST14でデータ処理ブロック38から出力要求信号Scを入力すると、ステップST15で、ビット数MAX=3からビット数X=2に設定を変更する(ビット数を切り換える)。その後、ステップST16でビット数切り換え後のコンパレータCO1,CO3,CO5,CO7でアナログの復調信号Sin’のAD変換処理を実行する。これにより、エンコーダ114から2ビットの復調データDout’を得られるようになる。
When the
このように第3の実施形態としての無線通信システム300によれば、AD変換部33から出力されるデジタルの復調データDoutから、インジェクションロック方式の無線方式を上位レイヤ部37で判別する。そして、当該無線方式に対応したAD変換部33のビット数の出力を要求するための出力要求信号Scをデータ処理ブロック38で生成する。信号処理部34は、データ処理ブロック38で生成されたビット数の出力を要求するための出力要求信号Scに基づいて7つの比較動作の中から選択される3つの比較動作を制限するようになされる。
As described above, according to the
従って、デジタルの復調データDoutのビット数の出力要求に対応した必要最小限の4個のコンパレータCO1,CO3,CO5,CO7のみに基準電圧Vref1,Vref3,Vref5,Vref7を入力して動作させることができる。他のコンパレータCO2,CO4,CO6には、基準電圧Vref2,Vref4,Vref6が入力されていないので、その動作を停止できる。この結果、無線方式がインジェクションロック方式を採る場合に、無駄な電力を使用しないで済むようになり、当該AD変換部33の全体としての消費電力を低減できるようになる。
Accordingly, the reference voltages Vref1, Vref3, Vref5 and Vref7 can be inputted and operated only to the necessary minimum four comparators CO1, CO3, CO5 and CO7 corresponding to the output request of the number of bits of the digital demodulated data Dout. it can. Since the reference voltages Vref2, Vref4, Vref6 are not input to the other comparators CO2, CO4, CO6, the operation can be stopped. As a result, when the wireless system adopts the injection lock system, it is not necessary to use wasted power, and the power consumption of the
また、同一の無線通信システム300においても、通信状況などにより、AD変換部33のビット数を変更したい場合等において柔軟に対処できるようになる。また、無線通信システム300の動作モードにより、AD変換部33のターゲットレンジを可変して使用したい場合があるが、この場合についても、スイッチ部SWijを切り替えるだけで、ターゲットレンジを簡単に切り換えることができる。
Further, even in the same
これにより、プログラマブルで、分解能をN=3ビットからN−1=2ビットに設定可能な汎用性に富んだビット可変型のAD変換部33を実装した低電力消費型の無線通信システム300を提供できるようになる。なお、AD変換部33におけるビット切り換えは、受信の最初だけの場合もあるし、また、その都度変更を行う場合もある。
As a result, a low-power consumption type
<第4の実施形態>
[無線通信システム400の構成例]
続いて、図10及び図11を参照して、第4の実施形態としての無線通信システム400の構成例について説明する。
<Fourth Embodiment>
[Configuration Example of Wireless Communication System 400]
Next, a configuration example of a
図10に示す無線通信システム400は信号処理システムの他の一例を構成し、第1及び第2の実施形態で説明したADコンバータ100,101又は200が備えられる。無線通信システム400は、アンテナ31、アナログ受信部32、AD変換部33、信号処理部41及び記憶部44を有して構成される。なお、第3の実施形態と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
A
アンテナ31は所定の変調方式(無線の種類)により変調された無線信号(電磁波)を捕捉して、変調されたアナログ信号Sinを出力する。上述の無線信号は、例えば、パケット化されており、そのヘッダ信号に変調方式が記述される。アンテナ31にはアナログ受信部32が接続される。アナログ受信部32は、アンテナ31から得られる変調されたアナログ信号Sinを復調して復調信号Sin’を出力する。
The
アナログ受信部32にはAD変換部33が接続される。AD変換部33はアナログ受信部32から出力されるアナログの復調信号Sin’をデジタルの復調データDoutに変換して出力する。AD変換部33には、第1及び第2の実施形態で説明したADコンバータ100,101又は200が使用される。
An
AD変換部33には信号処理部41が接続される。信号処理部41は、アナログ信号Sinが変調される場合であって、変調されたアナログ信号Sinの変調方式を判別し、当該変調方式に基づいてAD変換部33にビット数の出力要求信号Scを出力する。例えば、信号処理部41は、デジタル処理部42及びデータ処理ブロック43を有して構成される。この例でAD変換部33には、デジタル処理部42が接続される。デジタル処理部42は、AD変換部33から出力される復調データDoutをデジタル処理する。
A
デジタル処理部42にはデータ処理ブロック43が接続される。データ処理ブロック43は、デジタル処理部42から出力される変調方式判別信号S42に基づいて出力要求信号Scを発生する。データ処理ブロック43には記憶部44が接続される。記憶部44には、アナログ信号Sinの変調方式とAD変換部33のビット数とを対応付けたルックアップテーブル(Look up table:LUT)が格納される。
A
ルックアップテーブルの内容は、例えば、AD変換部33が3ビット構成である場合であって、当該無線通信システム400の変調方式が位相変調方式である場合は、エンコーダ114の出力ビットを2ビットに設定する。変調方式が振幅変調方式である場合は、エンコーダ114の出力ビットを3ビットに設定するような出力要求コード等が記述される。記憶部44にはROMや、EEPROM等の不揮発性のメモリが使用される。この例で、出力要求信号Scは、記憶部44から読み出された出力要求コードを制御信号に変換したものである。上述の変調方式は、振幅変調や、位相変調等のアナログ変調の他に、角度変調、周波数変調が対象となる。また、デジタル変調(位相偏移変調、周波数偏移変調、振幅偏移変調、直交振幅変調)及び、パルス変調(パルス符号変調、パルス幅変調 、パルス振幅変調、パルス位置変調、パルス密度変調)等も対象となる。
The contents of the lookup table are, for example, when the
出力要求信号Scはデータ処理ブロック43からAD変換部33に出力される。AD変換部33では、データ処理ブロック43から出力要求信号Scを入力し、この出力要求信号Scに基づいて図1〜図7に示したようなスイッチ部SW11〜SW44及びSW55〜SW77を切換制御するようになされる。図6Aに示したスイッチ制御部115では、データ処理ブロック43からビット数の出力要求信号Scを入力する。そして、エンコーダ114から出力されるデジタルの復調データDoutのビット数の出力要求に対応して7個のコンパレータCO1〜CO7の中から選択される所定のコンパレータCOiの動作を制限するようになされる。
The output request signal Sc is output from the
続いて、図11A及びBを参照して、無線通信システム400における信号処理方法について説明する。図11Aは、無線通信システム400における信号処理部41の動作例を示し、図11Bは、AD変換部33の動作例を各々示すフローチャートである。
Next, a signal processing method in the
この実施例では、変調されたアナログ信号Sinをデジタルの復調データDoutに変換して出力する場合を前提とする。AD変換部33には3ビット構成のADコンバータ101が備えられる場合であって、これを位相変調方式において、2ビットに設定して使用する場合を例に挙げる。
In this embodiment, it is assumed that the modulated analog signal Sin is converted into digital demodulated data Dout and output. The
この例で、信号処理部41は、AD変換部33から出力されるデジタルの復調データDoutから、位相変調方式の変調方式を信号処理部41で判別する。そして、当該変調方式に対応したAD変換部33のビット数の出力を要求するための出力要求信号Scをデータ処理ブロック43で生成する。信号処理部41は、データ処理ブロック43で生成されたビット数の出力を要求するための出力要求信号Scに基づいて7個の比較動作の中から選択される所定の比較動作を制限するようになされる。
In this example, the
これらを信号処理条件にして、図10に示した信号処理部41は、図11Aに示すステップST21でデータ処理ブロック43を介してAD変換部33にビット数MAX=3を設定し、ステップST22でアナログ信号Sinの入力を待機する。一方、AD変換部33は、上述の設定を受けて、図11BのステップST11でビット数MAX=3に設定し、ステップST12でアナログ信号Sinの入力を待機する。
Using these as signal processing conditions, the
そして、信号処理部41はステップST22でアンテナ31、アナログ受信部32を介してアナログ信号SinがAD変換部33に入力されると、無線受信されたアナログ信号Sinの変調方式をステップST23で判別する。このとき、ステップST13でAD変換部33はビット数MAXでアナログの復調信号Sin’をAD変換処理する。AD変換部33はステップST14で出力要求信号Scを入力するまで、ビット数MAX=3のまま、ステップS13でアナログの復調信号Sin’のAD変換処理を継続する。
Then, when the analog signal Sin is input to the
AD変換部33は7個の基準電圧Vref1〜Vref7を発生し、アナログの復調信号Sin’を入力する。そして、所定の周波数のサンプリング信号に基づいて当該復調信号Sin’の電圧レベルVinと、基準電圧発生部111で発生された基準電圧Vrefiとを比較して比較結果信号を生成する。比較結果信号は、各々のコンパレータCO1〜CO7からエンコーダ114に出力される。エンコーダ114は、7個の比較結果信号を符号化して所定ビット数のデジタルの復調データDoutを信号処理部41に出力する。
The
信号処理部41では、アナログ信号Sinが変調されている場合であって、変調されたアナログ信号Sinの変調方式を判別し、当該変調方式に基づいてAD変換部33にビット数の出力要求信号Scを出力する。例えば、デジタル処理部42は、AD変換部33から出力される復調データDoutをデジタル処理する。このデジタル処理では、復調データDoutの中のヘッダ信号をデコードして変調方式を判別する。デジタル処理部42で、例えば、変調方式=位相変調方式が判別されると、デジタル処理部42からデータ処理ブロック43へ変調方式判別信号S42が出力される。
In the
その後、ステップST24でデータ処理ブロック43では、変調方式判別信号S42に基づいて出力要求信号Scを発生する。このとき、データ処理ブロック43は、記憶部44のルックアップテーブルを参照して、当該変調方式に対応した出力要求コードを読み出す。この例では、AD変換部33が3ビット構成である場合であって、変調方式が位相変調方式である場合は、エンコーダ114の出力ビットを2ビットに設定する。なお、変調方式が振幅変調方式である場合は、エンコーダ114の出力ビットを3ビットのまま設定を変えないような出力要求コード等が読み出される。
Thereafter, in step ST24, the
そして、ステップST25で、データ処理ブロック43は、記憶部44から読み出された出力要求コードを制御信号に変換して出力要求信号Scを生成する。データ処理ブロック43は、当該ビット数=2に対応した出力要求信号Sc(以下Sc信号ともいう)をAD変換部33に出力する。
In step ST25, the
AD変換部33はステップST14でデータ処理ブロック43から出力要求信号Scを入力すると、ステップST15で、ビット数MAX=3からビット数X=2に設定を変更する(ビット数を切り換える)。その後、ステップST16でビット数切り換え後のコンパレータCO1,CO3,CO5,CO7でアナログの復調信号Sin’のAD変換処理を実行する。これにより、エンコーダ114から2ビットの復調データDout’を得られるようになる。
When the
このように第4の実施形態としての無線通信システム400によれば、AD変換部33から出力されるデジタルの復調データDoutから、位相変調方式の変調方式を信号処理部41で判別する。そして、当該変調方式に対応したAD変換部33のビット数の出力を要求するための出力要求信号Scをデータ処理ブロック43で生成する。信号処理部41は、データ処理ブロック43で生成されたビット数の出力を要求するための出力要求信号Scに基づいて7つの比較動作の中から選択される3つの比較動作を制限するようになされる。
As described above, according to the
従って、デジタルの復調データDoutのビット数の出力要求に対応した必要最小限の4個のコンパレータCO1,CO3,CO5,CO7のみに基準電圧Vref1,Vref3,Vref5,Vref7を入力して動作させることができる。他のコンパレータCO2,CO4,CO6には、基準電圧Vref2,Vref4,Vref6が入力されていないので、その動作を停止できる。 Accordingly, the reference voltages Vref1, Vref3, Vref5 and Vref7 can be inputted and operated only to the necessary minimum four comparators CO1, CO3, CO5 and CO7 corresponding to the output request of the number of bits of the digital demodulated data Dout. it can. Since the reference voltages Vref2, Vref4, Vref6 are not input to the other comparators CO2, CO4, CO6, the operation can be stopped.
この結果、変調方式が位相変調方式を採る場合に、無駄な電力を使用しないで済むようになり、当該AD変換部33の全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能を3ビットから2ビットに設定可能な汎用性に富んだビット可変型のAD変換部33を実装した低電力消費型の無線通信システム400を提供できるようになる。なお、AD変換部33におけるビット切り換えは、受信の最初だけの場合もあるし、また、その都度変更を行う場合もある。
As a result, when the modulation method adopts the phase modulation method, it is not necessary to use useless power, and the power consumption of the
<第5の実施形態>
[無線通信システム500の構成例]
続いて、図12及び図13を参照して、第5の実施形態としての無線通信システム500の構成例について説明する。図12に示す無線通信システム500は信号処理システムの他の一例を構成し、第1及び第2の実施形態で説明したADコンバータ100,101又は200が備えられるのである。無線通信システム500は、アンテナ31、アナログ受信部32、AD変換部33、信号処理部51及び記憶部54を有して構成される。なお、第3及び第4の実施形態と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
<Fifth Embodiment>
[Configuration Example of Wireless Communication System 500]
Next, a configuration example of a
アンテナ31は所定の搬送周波数の無線信号(電磁波)を捕捉して、アナログ信号Sinを出力する。アンテナ31にはアナログ受信部32が接続される。アナログ受信部32は、アンテナ31から得られるアナログ信号Sinを復調して復調信号Sin’を出力する。
The
アナログ受信部32にはAD変換部33が接続される。AD変換部33はアナログ受信部32から出力されるアナログの復調信号Sin’をデジタルの復調データDoutに変換して出力する。AD変換部33には、第1及び第2の実施形態で説明したADコンバータ100,101又は200が使用される。
An
AD変換部33には信号処理部51が接続される。信号処理部51は、アナログ信号Sinの信号対雑音レベル(以下S/Nレベルという)を検出し、当該S/Nレベルに基づいてAD変換部33にビット数の出力要求信号Scを出力する。例えば、信号処理部51は、デジタル処理部52及びデータ処理ブロック53を有して構成される。この例でAD変換部33には、デジタル処理部52が接続される。デジタル処理部52は、AD変換部33から出力される復調データDoutをデジタル処理して、アナログ信号SinのS/N特性(Signal/Nise特性)を演算し、S/Nレベル検出信号S52を発生する。
A
デジタル処理部52にはデータ処理ブロック53が接続される。データ処理ブロック53は、デジタル処理部52から出力されるS/Nレベル検出信号S52に基づいて出力要求信号Scを発生する。データ処理ブロック53には記憶部54が接続される。記憶部54には、アナログ信号SinのS/NレベルとAD変換部33のビット数とを対応付けたルックアップテーブル(Look up table:LUT)が格納される。
A
ルックアップテーブルの内容は、例えば、AD変換部33が3ビット構成である場合であって、当該無線通信システム500のアナログ信号SinのS/NレベルがAx[dB]である場合は、エンコーダ114の出力ビットを2ビットに設定する。そのS/NレベルがAy[dB](Ax<Ay)である場合は、エンコーダ114の出力ビットを3ビットに設定するような出力要求コード等が記述される。記憶部54にはROMや、EEPROM等の不揮発性のメモリが使用される。この例で、出力要求信号Scは、記憶部54から読み出された出力要求コードを制御信号に変換したものである。
The content of the lookup table is, for example, when the
出力要求信号Scはデータ処理ブロック53からAD変換部33に出力される。AD変換部33では、データ処理ブロック53から出力要求信号Scを入力し、この出力要求信号Scに基づいて、図1〜図7に示したようなスイッチ部SW11〜SW44及びSW55〜SW77を切換制御するようになされる。図6Aに示したスイッチ制御部115では、データ処理ブロック53からビット数の出力要求信号Scを入力する。そして、エンコーダ114から出力されるデジタルの復調データDoutのビット数の出力要求に対応して7個のコンパレータCO1〜CO7の中から選択される所定のコンパレータCOiの動作を制限するようになされる。
The output request signal Sc is output from the
続いて、図13A及びBを参照して、無線通信システム500における信号処理方法について説明する。図13Aは、無線通信システム500における信号処理部51の動作例を示し、図13Bは、AD変換部33の動作例を各々示すフローチャートである。
Next, a signal processing method in the
この実施例では、AD変換部33がアナログの復調信号Sin’をデジタルの復調データDoutに変換して出力する場合を前提とする。AD変換部33には3ビット構成のADコンバータ101が備えられる場合であって、これをS/Nレベル検出信号S52に基づいて2ビットに設定して使用する場合を例に挙げる。
In this embodiment, it is assumed that the
この例で、信号処理部51は、AD変換部33から出力されるデジタルの復調データDoutから、S/Nレベルを信号処理部51で検出する。そして、当該S/Nレベルの検出結果に対応したAD変換部33のビット数の出力を要求するための出力要求信号Scをデータ処理ブロック53で生成する。信号処理部51は、データ処理ブロック53で生成されたビット数の出力を要求するための出力要求信号Scに基づいて7個の比較動作の中から選択される所定の比較動作を制限するようになされる。
In this example, the
これらを信号処理条件にして、図12に示した信号処理部51は、図13Aに示すステップST31でデータ処理ブロック53を介してAD変換部33にビット数MAX=3を設定し、ステップST32でアナログ信号Sinの入力を待機する。一方、AD変換部33は、上述の設定を受けて、図13BのステップST11でビット数MAX=3に設定し、ステップST12でアナログ信号Sinの入力を待機する。
Under these signal processing conditions, the
そして、信号処理部51はステップST32でアンテナ31、アナログ受信部32を介してアナログ信号SinがAD変換部33に入力されると、無線受信されたアナログ信号SinのS/NレベルをステップST33で検出する。このとき、ステップST13でAD変換部33はビット数MAXでアナログの復調信号Sin’をAD変換処理する。AD変換部33はステップST14で出力要求信号Scを入力するまで、ビット数MAX=3のまま、ステップS13でアナログの復調信号Sin’のAD変換処理を継続する。
Then, when the analog signal Sin is input to the
AD変換部33は7個の基準電圧Vref1〜Vref7を発生し、アナログの復調信号Sin’を入力する。そして、所定の周波数のサンプリング信号に基づいて当該復調信号Sin’の電圧レベルVinと、基準電圧発生部111で発生された基準電圧Vrefiとを比較して比較結果信号を生成する。比較結果信号は、各々のコンパレータCO1〜CO7からエンコーダ114に出力される。エンコーダ114は、7個の比較結果信号を符号化して所定ビット数のデジタルの復調データDoutを信号処理部51に出力する。
The
信号処理部51は、アナログ信号SinのS/Nレベルを検出し、当該S/Nレベルに基づいてAD変換部33にビット数の出力要求信号Scを出力する。例えば、デジタル処理部52は、AD変換部33から出力される復調データDoutをデジタル処理する。このデジタル処理では、デジタル処理部52が復調データDoutのS/NレベルAx[dB]を検出する。ここで検出された復調データDoutのS/NレベルAx[dB]は、デジタル処理部52からデータ処理ブロック53へS/Nレベル検出信号S52として出力される。
The
その後、ステップST34でデータ処理ブロック53では、S/Nレベル検出信号S52に基づいて出力要求信号Scを発生する。このとき、データ処理ブロック53は、記憶部54のルックアップテーブルを参照して、当該S/NレベルAx[dB]に対応した出力要求コードを読み出す。この例では、AD変換部33が3ビット構成である場合であって、S/NレベルがAx[dB]である場合は、エンコーダ114の出力ビットを2ビットに設定する。なお、S/NレベルがAy[dB]である場合は、エンコーダ114の出力ビットを3ビットのまま設定を変えないような出力要求コード等が読み出される。
Thereafter, in step ST34, the
そして、ステップST35で、データ処理ブロック53は、記憶部54から読み出された出力要求コードを制御信号に変換して出力要求信号Scを生成する。データ処理ブロック53は、当該ビット数=2に対応した出力要求信号Sc(以下Sc信号ともいう)をAD変換部33に出力する。AD変換部33はステップST14でデータ処理ブロック53から出力要求信号Scを入力すると、ステップST15で、ビット数MAX=3からビット数X=2に設定を変更する(ビット数を切り換える)。その後、ステップST16でビット数切り換え後のコンパレータCO1,CO3,CO5,CO7でアナログの復調信号Sin’のAD変換処理を実行する。これにより、エンコーダ114から2ビットの復調データDout’を得られるようになる。
In step ST35, the
このように第5の実施形態としての無線通信システム500によれば、AD変換部33から出力されるデジタルの復調データDoutのS/Nレベルを信号処理部51で検出する。そして、当該S/Nレベルに対応したAD変換部33のビット数の出力を要求するための出力要求信号Scをデータ処理ブロック53で生成する。信号処理部51は、データ処理ブロック53で生成されたビット数の出力を要求するための出力要求信号Scに基づいて7つの比較動作の中から選択される3つの比較動作を制限するようになされる。
Thus, according to the
従って、デジタルの復調データDoutのビット数の出力要求に対応した必要最小限の4個のコンパレータCO1,CO3,CO5,CO7のみに基準電圧Vref1,Vref3,Vref5,Vref7を入力して動作させることができる。他のコンパレータCO2,CO4,CO6には、基準電圧Vref2,Vref4,Vref6が入力されていないので、その動作を停止できる。 Accordingly, the reference voltages Vref1, Vref3, Vref5 and Vref7 can be inputted and operated only to the necessary minimum four comparators CO1, CO3, CO5 and CO7 corresponding to the output request of the number of bits of the digital demodulated data Dout. it can. Since the reference voltages Vref2, Vref4, Vref6 are not input to the other comparators CO2, CO4, CO6, the operation can be stopped.
この結果、アナログ信号SinのS/Nレベルに応じてAD変換部33の出力ビットを可変できるので、無駄な電力を使用しないで済むようになり、当該AD変換部33の全体としての消費電力を低減できるようになる。これにより、プログラマブルで、分解能を3ビットから2ビットに設定可能な汎用性に富んだビット可変型のAD変換部33を実装した低電力消費型の無線通信システム500を提供できるようになる。なお、AD変換部33におけるビット切り換えは、受信の最初だけの場合もあるし、また、その都度変更を行う場合もある。
As a result, since the output bit of the
本発明は、映画映像や、コンピュータ画像等を搬送するための搬送周波数が30GHz乃至300GHzのミリ波帯の信号を高速に伝送するミリ波誘電体内伝送システムに適用して極めて好適である。当該システムにはデジタル記録再生装置、地上波テレビ受像装置、携帯電話装置、ゲーム装置、コンピュータ、通信装置等が含まれる。 The present invention is extremely suitable for application to an in-millimeter-wave dielectric transmission system that transmits a millimeter-wave band signal having a carrier frequency of 30 GHz to 300 GHz for carrying movie images, computer images, and the like at high speed. The system includes a digital recording / reproducing device, a terrestrial television receiver, a mobile phone device, a game device, a computer, a communication device, and the like.
11,111・・・基準電圧発生部、12,112・・・スイッチアレイ、13,113・・・コンパレータ群、14,114・・・エンコーダ、15,115・・・スイッチ制御部、16・・・インバータ、31・・・アンテナ、32・・・アナログ受信部、33・・・AD変換部(ADコンバータ:アナログ・デジタル変換部)、34,41,51・・・信号処理部、35,44,54・・・記憶部、36,42,52・・・デジタル処理部、37・・・上位レイヤ部、38,43,53・・・データ処理ブロック、100,101,200・・・ADコンバータ、116・・・バブルエラー対策回路、300,400,500・・・無線通信システム(信号処理システム)
DESCRIPTION OF SYMBOLS 11,111 ... Reference voltage generation part, 12, 112 ... Switch array, 13, 113 ... Comparator group, 14, 114 ... Encoder, 15, 115 ... Switch control part, 16 ... Inverter, 31 ... antenna, 32 ... analog receiver, 33 ... AD converter (AD converter: analog / digital converter), 34,41,51 ... signal processor, 35,44 54, storage unit, 36, 42, 52 ... digital processing unit, 37 ... upper layer unit, 38, 43, 53 ... data processing block, 100, 101, 200 ...
Claims (15)
アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、前記基準電圧発生部から供給される基準電圧とを比較して比較結果信号を出力する複数の比較部と、
前記比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する信号出力部と、
前記信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の前記比較部の中から選択される所定の比較部の動作を制限する制御部とを備えるアナログ・デジタル変換器。 A reference voltage generator for generating a plurality of reference voltages;
A plurality of comparison units that input an analog signal, compare a voltage level of the analog signal with a reference voltage supplied from the reference voltage generation unit based on a sampling signal of a predetermined frequency, and output a comparison result signal; ,
A signal output unit for outputting a digital signal having a predetermined number of bits obtained by encoding the comparison result signal output from the comparison unit;
An analog-digital converter comprising: a control unit that restricts the operation of a predetermined comparison unit selected from the plurality of comparison units in response to an output request for the number of bits of a digital signal obtained from the signal output unit.
前記信号出力部から得られるデジタル信号のビット数の出力要求信号を入力し、
前記出力要求信号に対応して複数の比較部の中から所定の比較部を選択し、
選択した前記比較部を前記基準電圧発生部に接続して動作させ、残りの前記比較部の動作を停止する請求項1に記載のアナログ・デジタル変換器。 The controller is
Input the output request signal of the number of bits of the digital signal obtained from the signal output unit,
In response to the output request signal, a predetermined comparison unit is selected from a plurality of comparison units,
The analog / digital converter according to claim 1, wherein the selected comparison unit is connected to the reference voltage generation unit to operate and the remaining comparison units are stopped.
前記制御部は、
前記信号出力部から得られるデジタル信号のビット数の出力要求信号に基づいて前記スイッチ部の切り換え制御を実行する請求項2に記載のアナログ・デジタル変換器。 A switch unit that connects a predetermined comparison unit selected from the plurality of comparison units and a reference voltage generation unit that supplies the reference voltage;
The controller is
3. The analog / digital converter according to claim 2, wherein switching control of the switch unit is executed based on an output request signal of the number of bits of the digital signal obtained from the signal output unit.
複数の抵抗が直列に接続された抵抗分圧回路を有し、
前記抵抗分圧回路は、高電位側の電源と低電位側の電源との間に接続され、
前記抵抗分圧回路の抵抗と抵抗の接続点から基準電圧が前記スイッチ部に引き出される請求項3に記載のアナログ・デジタル変換器。 The reference voltage generator is
A resistance voltage dividing circuit in which a plurality of resistors are connected in series;
The resistance voltage dividing circuit is connected between a high-potential side power source and a low-potential side power source,
4. The analog / digital converter according to claim 3, wherein a reference voltage is drawn to the switch unit from a connection point between the resistors of the resistor voltage dividing circuit.
前記抵抗分圧回路に接続され、
前記制御部は、
前記抵抗分圧回路から前記スイッチ部へ引き出される基準電圧を切り換えて前記比較部に供給する請求項3に記載のアナログ・デジタル変換器。 The switch part is
Connected to the resistive voltage divider circuit;
The controller is
4. The analog / digital converter according to claim 3, wherein a reference voltage drawn from the resistor voltage dividing circuit to the switch unit is switched and supplied to the comparison unit.
アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、発生された複数の前記基準電圧とを順次比較して比較結果信号を生成するステップと、
前記比較結果信号を符号化して所定ビット数のデジタル信号を出力するステップと、
前記デジタル信号のビット数の出力要求を入力するステップと、
入力された前記ビット数の出力要求に対応して複数の比較動作の中から選択される所定の比較動作を制限するステップとを有するアナログ・デジタル変換方法。 Generating a plurality of reference voltages;
A step of inputting an analog signal and sequentially comparing a voltage level of the analog signal based on a sampling signal of a predetermined frequency and the plurality of generated reference voltages to generate a comparison result signal;
Encoding the comparison result signal and outputting a digital signal having a predetermined number of bits;
Inputting an output request for the number of bits of the digital signal;
And a step of limiting a predetermined comparison operation selected from a plurality of comparison operations in response to the input output request for the number of bits.
前記アナログ・デジタル変換部から出力されるデジタル信号のビット数を判別して当該アナログ・デジタル変換部に対してビット数の出力を要求するための信号を出力する信号処理部とを備え、
前記アナログ・デジタル変換部は、
複数の基準電圧を発生する基準電圧発生部と、
アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、前記基準電圧発生部から供給される基準電圧とを比較する複数の比較部と、
前記比較部から出力される比較結果信号を符号化した所定ビット数のデジタル信号を出力する信号出力部と、
前記信号処理部からビット数の出力要求信号を入力し、前記信号出力部から得られるデジタル信号のビット数の出力要求に対応して複数の前記比較部の中から選択される所定の比較部の動作を制限する制御部とを有する信号処理システム。 An analog / digital converter that converts an analog signal into a digital signal and
A signal processing unit that determines the number of bits of the digital signal output from the analog / digital conversion unit and outputs a signal for requesting the output of the number of bits to the analog / digital conversion unit;
The analog / digital converter is
A reference voltage generator for generating a plurality of reference voltages;
A plurality of comparison units that input an analog signal and compare the voltage level of the analog signal based on a sampling signal of a predetermined frequency with a reference voltage supplied from the reference voltage generation unit;
A signal output unit for outputting a digital signal having a predetermined number of bits obtained by encoding the comparison result signal output from the comparison unit;
An input request signal of the number of bits is input from the signal processing unit, and a predetermined comparison unit selected from the plurality of comparison units corresponding to the output request of the number of bits of the digital signal obtained from the signal output unit And a signal processing system having a control unit for limiting operation.
前記アナログ信号が無線受信される場合であって、
無線受信された前記アナログ信号の無線方式を判別し、当該無線方式に基づいて前記アナログ・デジタル変換部にビット数の出力要求信号を出力する請求項8に記載の信号処理システム。 The signal processing unit
The analog signal is received wirelessly,
The signal processing system according to claim 8, wherein a wireless system of the analog signal received wirelessly is determined, and an output request signal having a bit number is output to the analog / digital conversion unit based on the wireless system.
前記アナログ信号が変調される場合であって、
変調された前記アナログ信号の変調方式を判別し、当該変調方式に基づいて前記アナログ・デジタル変換部にビット数の出力要求信号を出力する請求項8に記載の信号処理システム。 The signal processing unit
When the analog signal is modulated,
The signal processing system according to claim 8, wherein the modulation method of the modulated analog signal is determined, and an output request signal having a number of bits is output to the analog / digital conversion unit based on the modulation method.
前記アナログ信号の信号対雑音レベルを検出し、当該信号対雑音レベルに基づいて前記アナログ・デジタル変換部にビット数の出力要求信号を出力する請求項8に記載の信号処理システム。 The signal processing unit
9. The signal processing system according to claim 8, wherein a signal-to-noise level of the analog signal is detected, and an output request signal having a number of bits is output to the analog-to-digital converter based on the signal-to-noise level.
複数の基準電圧を発生するステップと、
アナログ信号を入力し、所定の周波数のサンプリング信号に基づいて当該アナログ信号の電圧レベルと、発生された前記基準電圧とを比較して比較結果信号を生成するステップと、
前記比較結果信号を符号化して所定ビット数のデジタル信号を出力するステップと、
出力される前記デジタル信号のビット数を判別して当該ビット数の出力を要求するための信号を生成するステップと、
生成された前記ビット数の出力を要求するための信号に基づいて複数の比較動作の中から選択される所定の比較動作を制限するステップとを有する信号処理方法。 A signal processing system that converts analog signals to digital signals and outputs them,
Generating a plurality of reference voltages;
A step of inputting an analog signal, comparing a voltage level of the analog signal based on a sampling signal of a predetermined frequency with the generated reference voltage, and generating a comparison result signal;
Encoding the comparison result signal and outputting a digital signal having a predetermined number of bits;
Determining the number of bits of the digital signal to be output and generating a signal for requesting the output of the number of bits;
And a step of limiting a predetermined comparison operation selected from a plurality of comparison operations based on the generated signal for requesting output of the number of bits.
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