JP2010258005A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、トレンチゲート型MOSFETを用いた半導体装置に関する。 The present invention relates to a semiconductor device using a trench gate type MOSFET.
トレンチゲート型MOSFETはチャネル領域を縦方向に形成することから、特に大面積を要するパワーMOSFET等で大幅な素子面積縮小が図れるという利点を有する。
以下に、特許文献3に開示されている双方向トレンチ横型パワーMOSFETについて説明する。
図11は、従来の双方向トレンチ横型パワーMOSFETの要部平面図であり、図12は図11のB部の詳細図で同図(a)は要部平面図、同図(b)は同図(a)のX2−X2線で切断した要部断面図であり、図13は図11のX1−X1線で切断した要部断面図である。
図11では第1ソース領域7、第2ソース領域8およびpベースピックアップ領域9は省略されている。また図12(a)では第1ソース電極配線14、第2ソース電極配線15、第1ポリシリコンゲート配線19、第2ポリシリコンゲート配線20は省略されており、図12(b)ではトレンチ3を充填しプラグ13と第1、第2ゲート電極11、12を絶縁する層間絶縁膜は図示されていない。また図13でも層間絶縁膜は図示されていない。
Since the trench gate type MOSFET has a channel region formed in the vertical direction, it has an advantage that the device area can be greatly reduced particularly in a power MOSFET requiring a large area.
The bidirectional trench lateral power MOSFET disclosed in Patent Document 3 will be described below.
11 is a plan view of a main part of a conventional bidirectional trench lateral power MOSFET, FIG. 12 is a detailed view of a B part in FIG. 11, FIG. 11 (a) is a plan view of the main part, and FIG. It is principal part sectional drawing cut | disconnected by the X2-X2 line | wire of figure (a), FIG. 13 is principal part sectional drawing cut | disconnected by the X1-X1 line | wire of FIG.
In FIG. 11, the first source region 7, the second source region 8, and the p base pickup region 9 are omitted. In FIG. 12A, the first source electrode wiring 14, the second source electrode wiring 15, the first polysilicon gate wiring 19, and the second polysilicon gate wiring 20 are omitted, and in FIG. The interlayer insulating film that fills the plug 13 and insulates the plug 13 from the first and second gate electrodes 11 and 12 is not shown. Also in FIG. 13, the interlayer insulating film is not shown.
この双方向トレンチ横型パワーMOSFETは、p基板1の表面層に形成されるnウェル領域2と、nウェル領域2の表面から内部に形成される閉ループ状の蛇行している第1トレンチ3と、第1トレンチ3と同時に形成され第1トレンチ3を囲む閉ループ状の第2トレンチ25(X1−X1線上で第2トレンチ24と第1トレンチ3との間隔を第1トレンチ3同士の間隔と同じにする)とを有する。
また、第1トレンチ3と第2トレンチ25に囲まれnウェル領域2の表面層に形成され
る第1pベース領域4と、第1pベース領域4と同時にnウェル領域2の表面層に形成さ
れ、第1トレンチ3に囲まれる第2pベース領域5と、第1pベース領域4の表面層に形
成され第1トレンチ3の側壁と接する第1nソース領域7と、第2pベース領域5の表面
層に形成され第1トレンチ3の側壁と接する第2nソース領域8と、第1nソース領域7
と接し第1pベース領域4の表面層に形成されるpベースピックアップ領域9と、第2n
ソース領域8と接し第2pベース領域5の表面層に形成される第2ベースピックアップ領
域9と有する。
This bidirectional trench lateral power MOSFET includes an n-well region 2 formed in the surface layer of the p-substrate 1, a closed loop-shaped first trench 3 formed inside from the surface of the n-well region 2, A closed-loop second trench 25 that is formed simultaneously with the first trench 3 and surrounds the first trench 3 (the interval between the second trench 24 and the first trench 3 on the X1-X1 line is the same as the interval between the first trenches 3). ).
Further, the first p base region 4 surrounded by the first trench 3 and the second trench 25 and formed in the surface layer of the n well region 2 and the first p base region 4 are formed in the surface layer of the n well region 2 simultaneously. The second p base region 5 surrounded by the first trench 3, the first n source region 7 formed in the surface layer of the first p base region 4 and in contact with the side wall of the first trench 3, and the surface layer of the second p base region 5 A second n source region 8 in contact with the side wall of the first trench 3 and a first n source region 7
A p base pickup region 9 formed in the surface layer of the first p base region 4 in contact with the first p base region 4, and a second n
A second base pickup region 9 is formed in the surface layer of the second p base region 5 in contact with the source region 8.
また、第1トレンチ3の底部に形成されるnドレイン領域6と、第2トレンチ25の底
部にnドレイン領域6と同時に形成されるn領域26と、第1トレンチ3の側壁にゲート
絶縁膜10を介して第1pベース領域4側に形成されるポリシリコンの第1ゲート電極1
1と、第1トレンチ3の側壁にゲート絶縁膜10を介して第2pベース領域5側に形成さ
れるポリシリコンの第2ゲート電極12とを有する。
また、第2トレンチ25の側壁にゲート絶縁膜10と同時に形成された絶縁膜27を介
して第1pベース領域4側に形成されるポリシリコン膜28(ゲート電極11、12と同
時に形成される)と、nウェル領域2側に形成されるポリシリコン膜29(ゲート電極1
1、12と同時に形成される)とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール16と、第1nソース領域7お
よびpベースピックアップ領域9とタングステンなどで形成したプラグ13を介して接す
る第1ソース電極配線14と、第2nソース領域8およびpベースピックアップ領域9に
プラグ13を介して接する第2ソース電極配線15とを有する。
Further, the n drain region 6 formed at the bottom of the first trench 3, the n region 26 formed simultaneously with the n drain region 6 at the bottom of the second trench 25, and the gate insulating film 10 on the side wall of the first trench 3. The first gate electrode 1 of polysilicon formed on the first p base region 4 side through
1 and a polysilicon second gate electrode 12 formed on the second p base region 5 side through a gate insulating film 10 on the side wall of the first trench 3.
Further, a polysilicon film 28 (formed simultaneously with the gate electrodes 11 and 12) formed on the first p base region 4 side through an insulating film 27 formed simultaneously with the gate insulating film 10 on the side wall of the second trench 25. And a polysilicon film 29 (gate electrode 1) formed on the n-well region 2 side.
1 and 12).
Further, a contact hole 16 opened in an interlayer insulating film (not shown), a first source electrode wiring 14 in contact with the first n source region 7 and the p base pickup region 9 via a plug 13 formed of tungsten or the like, and a second n source region 8 and p base pickup region 9 and second source electrode wiring 15 in contact with plug 13.
また、第1ゲート電極11およびポリシリコン膜28に接する第1ポリシリコンゲート
配線19と、第2ゲート電極12に接する第2ポリシリコンゲート配線と、第1ポリシリ
コンゲート配線19にコンタクトホール21を通して接する第1ゲート電極配線17と、
第2ポリシリコンゲート配線20にコンタクトホール21を介して接する第2ゲート電極
配線18と、第1ソース電極配線14に接続する第1ソース端子S1と、第2ソース電極
配線15に接続する第2ソース端子S2と、第1ゲート金属配線17に接続する第1ゲー
ト端子G1と、第2ゲート金属配線18に接続する第2ゲート端子G2とを有する。尚、
ポリシリコン膜29は他の箇所とは接続せず浮遊電位状態にある。
このように、本実施例の双方向トレンチ横型パワーMOSFETでは閉ループ状の蛇行
した第1トレンチ3は、その側壁に第1、第2ゲート電極11、12が形成され、その両
側のトレンチ残し部は双方向MOSFETの第1、第2nソース領域7、8となっている
。その最外周に閉ループ状の第2トレンチ25を形成し、第2トレンチ25で第1pベー
ス領域4とnウェル領域2を分離している。
Further, the first polysilicon gate wiring 19 in contact with the first gate electrode 11 and the polysilicon film 28, the second polysilicon gate wiring in contact with the second gate electrode 12, and the first polysilicon gate wiring 19 through the contact hole 21. A first gate electrode wiring 17 in contact;
A second gate electrode wiring 18 in contact with the second polysilicon gate wiring 20 through the contact hole 21, a first source terminal S 1 connected to the first source electrode wiring 14, and a second connected to the second source electrode wiring 15. It has a source terminal S 2, a first gate terminal G 1 connected to the first gate metal wiring 17, and a second gate terminal G 2 connected to the second gate metal wiring 18. still,
The polysilicon film 29 is not connected to other portions and is in a floating potential state.
As described above, in the bidirectional trench lateral power MOSFET of this embodiment, the first and second gate electrodes 11 and 12 are formed on the side walls of the closed-loop meandering first trench 3, and the remaining trench portions on both sides are formed. The first and second n source regions 7 and 8 of the bidirectional MOSFET are formed. A closed-loop second trench 25 is formed on the outermost periphery, and the first p base region 4 and the n-well region 2 are separated by the second trench 25.
本発明の構造では、第2トレンチ25を形成することで、nウェル領域2とpベース領
域4のpn接合が表面ではなくなるため、不活性領域を狭めることができる。
また、チップサイズを変えない場合には、活性領域を広げられるのでオン抵抗を低減す
ることができる。
前記トレンチは、閉ループの第1トレンチである主トレンチと、図11のC部のポリシリコン引き出し領域の引き出しトレンチと、最外周の第2トレンチであるダミートレンチからなる。このダミートレンチは、周辺デザインルールシュリンクおよびプロセス安定化の効果がある。
ここで、この双方向トレンチ横型MOSFETは、小面積で双方向MOSFETを形成するために、トレンチ両側壁のゲートを形成するポリシリコンはそれぞれ独立に駆動できるようになっており、2つのMOSFETでドレイン領域を共有化している。そのため、このトレンチ両側壁のポリシリコンに繋ぐ引き出し領域も各々設ける必要がある。
In the structure of the present invention, by forming the second trench 25, the pn junction between the n well region 2 and the p base region 4 is not the surface, so that the inactive region can be narrowed.
Further, when the chip size is not changed, the active region can be expanded, so that the on-resistance can be reduced.
The trench includes a main trench which is a closed-loop first trench, a lead-out trench in a polysilicon lead-out region in part C of FIG. 11, and a dummy trench which is a second outermost trench. This dummy trench has the effect of shrinking the peripheral design rule and stabilizing the process.
Here, in this bidirectional trench lateral MOSFET, in order to form a bidirectional MOSFET with a small area, the polysilicon forming the gates on both side walls of the trench can be driven independently. The area is shared. For this reason, it is necessary to provide a lead region connected to the polysilicon on both side walls of the trench.
また、特許文献1によると、トレンチゲート型のMISFETを有する半導体装置のゲート電極用の複数の第1の溝の終端部を第2の溝で連結する。第1の溝と第2の溝内にはゲート絶縁膜とゲート部とが形成されている。ゲート引き出し用の導体膜とゲート部とは、同じ導体膜により一体的に形成されて電気的に接続されているが、第1の溝と第2の溝との連結部上にはゲート引き出し用の導体膜が形成されていない。この構成とすることで、トレンチゲート型のMISFETを有する半導体装置のゲート絶縁膜特性を向上させて、半導体装置の信頼性や性能を改善することができることが開示されている。
また、特許文献2によると、第1導電型の半導体基板の片面に第1導電型の第1の半導体層が設けられ、その上に第2導電型の第2の半導体層が設けられている。第2の半導体層の表層部に第1導電型の第3の半導体層が設けられ、第3の半導体層及び第2の半導体層を貫いて第1の半導体層に達するようにトレンチが設けられている。トレンチは複数ストライプ状に形成されている。トレンチ内にゲート酸化膜を介して設けられたゲート電極の電極引出し部に接続されるゲート配線が、トレンチの幅以上トレンチ端部から離れた位置に、トレンチと交差するように形成されている。ゲート配線の裏面と対応する箇所には第3の半導体層が設けられていない。この構成とすることで、隣接するトレンチの端部の間隔に関係なく、簡単な構成でゲート酸化膜の耐圧を向上させることができることが開示されている。
According to Patent Document 1, terminal portions of a plurality of first grooves for gate electrodes of a semiconductor device having a trench gate type MISFET are connected by a second groove. A gate insulating film and a gate portion are formed in the first groove and the second groove. The gate lead conductor film and the gate portion are integrally formed of the same conductor film and are electrically connected to each other. However, the gate lead lead film is formed on the connecting portion between the first groove and the second groove. The conductor film is not formed. It is disclosed that this configuration can improve the gate insulating film characteristics of a semiconductor device having a trench gate type MISFET and improve the reliability and performance of the semiconductor device.
According to Patent Document 2, a first conductive type first semiconductor layer is provided on one surface of a first conductive type semiconductor substrate, and a second conductive type second semiconductor layer is provided thereon. . A third semiconductor layer of the first conductivity type is provided in the surface layer portion of the second semiconductor layer, and a trench is provided so as to penetrate the third semiconductor layer and the second semiconductor layer to reach the first semiconductor layer. ing. The trench is formed in a plurality of stripes. A gate wiring connected to an electrode lead portion of a gate electrode provided in the trench through a gate oxide film is formed at a position that is more than the width of the trench and away from the end of the trench so as to intersect the trench. The third semiconductor layer is not provided at a position corresponding to the back surface of the gate wiring. It is disclosed that with this configuration, the breakdown voltage of the gate oxide film can be improved with a simple configuration regardless of the interval between the ends of adjacent trenches.
しかしながら、図11〜図13に示した従来の双方向トレンチ横型MOSFETでは、図11のC部に示すトレンチ終端部にポリシリコン引き出し領域(第1、第2ゲートポリシリコン配線18、19が形成される領域)が存在することになる。
図14は、図11のC部のトレンチ終端部の詳細図であり、同図(a)は平面図、同図(b)は同図(a)のZ−Z線で切断した断面図である。
図14のC部に示すトレンチ終端部はD部の直線部とE部の曲線部がある。D部の直線部は蛇行している第1トレンチ3の直線部の面方位と同一であるのに対し、E部の曲線部では様々な面方位が存在する。そのため、ゲート引き出し領域であるゲートポリシリコン配線18,19下に形成されたゲート酸化膜10はD部の直線部とE部の曲線部とで膜厚が異なることがわかっている。
E部の曲線部の側壁のG部では面方位の影響でゲート酸化膜10の厚みが薄くなる。その中でも特にF部のトレンチ開口部上端部ではシリコン形状が先鋭化するので、ゲート酸化膜10の薄膜化が特に起こりやすい。その結果、トレンチ終端部のE部の曲線部でゲート耐圧の低下やゲート破壊が多発するという問題が生じる。
また、前記した特許文献1および特許文献2には、ゲート引き出し領域を形成するトレンチに終端部を設けないでゲート耐圧低下を防止することについては記載されていない。
However, in the conventional bidirectional trench lateral MOSFET shown in FIGS. 11 to 13, polysilicon lead regions (first and second gate polysilicon wirings 18 and 19 are formed at the trench termination portion shown in C portion of FIG. 11. Area) exists.
FIGS. 14A and 14B are detailed views of the trench termination portion of the portion C in FIG. 11, where FIG. 14A is a plan view, and FIG. 14B is a cross-sectional view taken along the line ZZ in FIG. is there.
14 includes a straight line portion of D portion and a curved portion of E portion. The straight portion of the D portion is the same as the surface orientation of the straight portion of the meandering first trench 3, whereas the curved portion of the E portion has various surface orientations. Therefore, it is known that the thickness of the gate oxide film 10 formed under the gate polysilicon wirings 18 and 19 which are the gate lead-out regions is different between the straight portion of the D portion and the curved portion of the E portion.
In the G portion on the side wall of the curved portion of the E portion, the thickness of the gate oxide film 10 becomes thin due to the influence of the plane orientation. Among them, the silicon shape is sharpened particularly at the upper end of the trench opening of the F portion, and thus the gate oxide film 10 is particularly likely to be thinned. As a result, there arises a problem that the gate breakdown voltage is reduced and gate breakdown frequently occurs in the curved portion of the E portion at the end of the trench.
Moreover, the above-described Patent Document 1 and Patent Document 2 do not describe prevention of gate breakdown voltage reduction without providing a terminal portion in a trench for forming a gate lead-out region.
この発明の目的は、前記の課題を解決して、ゲート酸化膜の薄膜化が生じないようにして、ゲート耐圧の低下を防止することこができる半導体装置を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that solves the above-described problems and prevents a reduction in gate breakdown voltage without causing a thin gate oxide film.
前記の目的を達成するために、特許請求の範囲の請求項1記載の発明によれば、
第1導電型の第1半導体領域と、前記第1半導体領域の表面層に形成された平面形状が閉ループ状の第1トレンチと、前記第1トレンチを囲むように形成された平面形状が閉ループ状の第2トレンチと、前記第1トレンチと前記第2トレンチとの間の前記第1半導体領域の表面層に形成された前記第1トレンチおよび前記第2トレンチよりも深さが浅い第2導電型の第2半導体領域と、前記第1トレンチにより囲まれた前記第1半導体領域の表面層に形成された前記第1トレンチよりも深さが浅い第2導電型の第3半導体領域と、該第3半導体領域の表面層に前記第1トレンチに接して形成された第1導電型の第4半導体領域と、前記第2半導体領域の表面層に前記第1トレンチに接して形成された第1導電型の第5半導体領域と、前記第1トレンチの前記第4半導体領域側の側壁に絶縁膜を介して形成された第1ゲート電極と、前記第1トレンチの前記第5半導体領域側の側壁に絶縁膜を介して形成された第2ゲート電極と、前記第3半導体領域と前記第4半導体領域とに電気的に接続される第1主電極と、前記第2半導体領域と前記第5半導体領域とに電気的に接続される第2主電極とを有し、前記第1トレンチが直線部と曲線部からなる蛇行した1条のトレンチで、該第1トレンチと前記第2トレンチを接続し前記第1トレンチと同一深さで前記第2半導体領域を貫通して形成された第1接続トレンチと、前記第1トレンチ同士接続し該第1トレンチと同一深さで前記第3半導体領域を貫通して形成された第2接続トレンチと、を有する構成とする。
In order to achieve the above object, according to the first aspect of the present invention,
A first semiconductor region of a first conductivity type, a first trench formed in a surface layer of the first semiconductor region in a closed loop shape, and a planar shape formed so as to surround the first trench are in a closed loop shape A second conductivity type of the first trench formed in a surface layer of the first semiconductor region between the first trench and the second trench and having a depth smaller than that of the second trench. A second semiconductor region of the second conductivity type having a shallower depth than the first trench formed in a surface layer of the first semiconductor region surrounded by the first trench, A first conductive type fourth semiconductor region formed on the surface layer of the three semiconductor regions in contact with the first trench; and a first conductive type formed on the surface layer of the second semiconductor region in contact with the first trench. A fifth semiconductor region of the mold and the first A first gate electrode formed on the side wall of the wrench on the side of the fourth semiconductor region via an insulating film, and a second gate formed on the side wall of the first trench on the side of the fifth semiconductor region via an insulating film An electrode, a first main electrode electrically connected to the third semiconductor region and the fourth semiconductor region, and a second main electrically connected to the second semiconductor region and the fifth semiconductor region. The first trench is a meandering trench having a straight portion and a curved portion, the first trench and the second trench are connected, and the second trench has the same depth as the first trench. A first connection trench formed through a semiconductor region, and a second connection trench formed by connecting the first trenches and penetrating the third semiconductor region at the same depth as the first trench. It is set as the structure which has.
また、特許請求の範囲の請求項2記載の発明によれば、請求項1記載の発明において、前記第1トレンチ同士接続し該第1トレンチと同一深さで前記第2半導体領域を貫通して形成された第3接続トレンチとを有する構成とする。
また、特許請求の範囲の請求項3記載の発明によれば、請求項1記載の発明において、前記第1トレンチの曲線部と該曲線部と対向する前記第2トレンチとを接続する前記第1接続トレンチのひとつである第3トレンチと、前記前記第1トレンチの曲線部と前記第1トレンチの直線部とを接続する前記第2接続トレンチのひとつである第4トレンチと、前記第3トレンチの側壁から前記第2半導体領域上まで被覆する絶縁膜を介し前記第1ゲート電極と接続して形成された第1ゲート引き出し電極と、前記第4トレンチの側壁から前記第3半導体領域上まで被覆する絶縁膜を介し前記第2ゲート電極と接続して形成された第2ゲート引き出し電極と、を有する構成とする。
According to a second aspect of the present invention, in the first aspect, the first trenches are connected to each other and penetrate the second semiconductor region at the same depth as the first trench. The third connection trench is formed.
According to a third aspect of the present invention, in the first aspect, the first trench connecting the curved portion of the first trench and the second trench facing the curved portion. A third trench that is one of the connection trenches, a fourth trench that is one of the second connection trenches that connects the curved portion of the first trench and the straight portion of the first trench, and the third trench A first gate lead electrode formed by connecting to the first gate electrode through an insulating film covering from the side wall to the second semiconductor region; and covering from the side wall of the fourth trench to the third semiconductor region. And a second gate lead electrode formed to be connected to the second gate electrode through an insulating film.
また、特許請求の範囲の請求項4記載の発明によれば、請求項1記載の発明において、前記第1トレンチの曲線部と該曲線部と対向する前記第2トレンチとを接続する前記第1接続トレンチのひとつである第3トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続し前記第1トレンチと同一深さで前記第3半導体領域を貫通して形成された前記第2接続トレンチのひとつである第5トレンチと、前記第3トレンチ側壁から前記2半導体領域上まで被覆する絶縁膜を介し前記第1ゲート電極と接続して形成された第1ゲート引き出し電極と、前記第5トレンチの側壁から前記第3半導体領域上まで被覆する絶縁膜を介し前記第2ゲート電極と接続して形成された第2ゲート引き出し電極と、を有する構成とする。
また、特許請求の範囲の請求項5記載の発明によれば、請求項2記載の発明において、前記第1トレンチの曲線部と該曲線部と対向する前記第2トレンチとを接続する前記第1接続トレンチのひとつである第3トレンチと、前記第1トレンチの曲線部と前記第1トレンチの直線部を接続し前記第1トレンチと同一深さで前記第3半導体領域を貫通して形成された前記第2接続トレンチのひとつである第4トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続し前記第1トレンチと同一深さで前記第3半導体領域を貫通して形成された前記第2接続トレンチのひとつである第5トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続し前記第1トレンチと同一深さで前記第2半導体領域を貫通して形成された前記第3接続トレンチのひとつである第6トレンチと、前記第3トレンチの側壁から前記2半導体領域上まで被覆する絶縁膜を介し前記第1ゲート電極と接続して形成され、前記第6トレンチの側壁から前記第2半導体領域上まで被覆する絶縁膜を介し前記第1ゲート電極と接続して形成された第1ゲート引き出し電極と、前記第4トレンチの側壁から前記第3半導体領域上まで被覆する絶縁膜を介して形成され、前記第5トレンチの側壁から前記第3半導体領域上まで被覆する絶縁膜を介して形成された前記第2ゲート電極とそれぞれ接続する第2ゲート引き出し電極を有する構成とする。
According to a fourth aspect of the present invention, in the first aspect of the present invention, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third connection, which is one of the connection trenches, and the second connection formed by connecting the curved portions facing each other in the first trench and penetrating the third semiconductor region at the same depth as the first trench. A fifth trench that is one of the trenches, a first gate extraction electrode that is connected to the first gate electrode through an insulating film that covers from the sidewall of the third trench to the two semiconductor regions, and the fifth gate And a second gate lead electrode formed so as to be connected to the second gate electrode through an insulating film covering from the sidewall of the trench to the third semiconductor region.
According to a fifth aspect of the present invention, in the second aspect, the first trench connecting the curved portion of the first trench and the second trench facing the curved portion. The third trench, which is one of the connection trenches, is connected to the curved portion of the first trench and the straight portion of the first trench, and is formed through the third semiconductor region at the same depth as the first trench. The fourth trench, which is one of the second connection trenches, and the curved portions facing each other in the first trench are connected to each other and formed through the third semiconductor region at the same depth as the first trench. The fifth trench, which is one of the second connection trenches, and the curved portions facing each other in the first trench are connected to each other and penetrated through the second semiconductor region at the same depth as the first trench. 3 connections A sixth trench that is one of the trenches, and an insulating film that covers from the side wall of the third trench to the second semiconductor region are connected to the first gate electrode, and the side wall of the sixth trench A first gate lead electrode formed by being connected to the first gate electrode through an insulating film covering up to two semiconductor regions, and an insulating film covering from the side wall of the fourth trench to the third semiconductor region And a second gate lead electrode connected to each of the second gate electrodes formed via an insulating film covering from the sidewall of the fifth trench to the third semiconductor region.
また、特許請求の範囲の請求項6記載の発明によれば、請求項1記載の発明において、前記第1トレンチの曲線部と該曲線部と対向する前記第2トレンチとを接続する前記第1接続トレンチのひとつである第3トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続し前記第1トレンチと同一深さで前記第3半導体領域を貫通して形成された前記第2接続トレンチのひとつである第5トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続する前記第1トレンチと同一深さで前記第2半導体領域を貫通して形成された前記第3接続トレンチのひとつである第6トレンチと、前記第3トレンチの側壁から前記2半導体領域上まで被覆する絶縁膜を介し形成され、前記第6トレンチの側壁から前記第2半導体領域上まで被覆する絶縁膜を介して形成され前記第1ゲート電極とそれぞれ接続する第1ゲート引き出し電極と、前記第5トレンチの側壁から前記第3半導体領域上まで被覆する絶縁膜を介して形成された前記第2ゲート電極と接続する第2ゲート引き出し電極を有する構成とする。 According to a sixth aspect of the present invention, in the first aspect of the present invention, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third connection, which is one of the connection trenches, and the second connection formed by connecting the curved portions facing each other in the first trench and penetrating the third semiconductor region at the same depth as the first trench. The fifth connection trench formed as one of the trenches and the third connection trench formed through the second semiconductor region at the same depth as the first trench connecting the curved portions facing each other in the first trench. A sixth trench that is one of the first trench and an insulating film that covers from the side wall of the third trench to the second semiconductor region, and covers from the side wall of the sixth trench to the second semiconductor region A first gate lead electrode formed through an insulating film and connected to the first gate electrode, and the first gate electrode formed through an insulating film covering from the side wall of the fifth trench to the third semiconductor region. The second gate electrode is connected to the two gate electrodes.
また、特許請求の範囲の請求項7記載の発明によれば、請求項1〜6のいずれかに記載の発明において、前記第2トレンチの前記第2半導体領域側の側壁に絶縁膜を介して形成され、前記第2ゲート電極と電気的に接続される第3ゲート電極を有する構成とする。
また、特許請求の範囲の請求項8記載の発明によれば、請求項1記載の発明において、第1導電型の第1半導体領域と、前記第1半導体領域の表面層に形成された平面形状が閉ループ状の第1トレンチと、前記第1トレンチを囲むように形成された平面形状が閉ループ状の第2トレンチと、前記第1トレンチと前記第2トレンチとの間の前記第1半導体領域の表面層に形成された前記第1トレンチおよび前記第2トレンチよりも深さが浅い第2導電型の第2半導体領域と、前記第1トレンチにより囲まれた前記第1半導体領域の表面層に形成された前記第1トレンチよりも深さが浅い第1導電型の第3半導体領域と、該第3半導体領域の表面層に前記第1トレンチに接して形成された第1導電型の第4半導体領域と、前記第2半導体領域の表面層に前記第1トレンチに接して形成された第1導電型の第5半導体領域と、前記第1トレンチの前記第5半導体領域側の側壁に絶縁膜を介して形成されたゲート電極と、前記第1トレンチの前記第4半導体領域側の側壁に絶縁膜を介して形成された第1導電膜と、前記第3半導体領域と前記第4半導体領域とに電気的に接続される第1主電極と、前記第5半導体領域に電気的に接続される第2主電極とを有し、前記第1トレンチが直線部と曲線部からなる蛇行した1条のトレンチで、該第1トレンチと前記第2トレンチを接続して形成された前記第1トレンチと同一深さで第2半導体領域を貫通して形成された第1接続トレンチと、前記第1トレンチ同士接続し該第1トレンチと同一深さで前記第3半導体領域を貫通して形成された第2接続トレンチと、を有する構成とする。
According to a seventh aspect of the present invention, in the invention according to any one of the first to sixth aspects, an insulating film is interposed on the side wall of the second trench on the second semiconductor region side. A third gate electrode is formed and electrically connected to the second gate electrode.
According to the invention described in claim 8, the planar shape formed in the first semiconductor region of the first conductivity type and the surface layer of the first semiconductor region in the invention of claim 1. Of the first semiconductor region between the first trench and the second trench, the first trench having a closed loop shape, the second trench having a closed loop shape formed so as to surround the first trench, Formed in the surface layer of the first semiconductor region surrounded by the first trench, and the second conductivity type second semiconductor region having a depth shallower than the first trench and the second trench formed in the surface layer A third semiconductor region of the first conductivity type having a depth smaller than the first trench formed, and a fourth semiconductor of the first conductivity type formed on the surface layer of the third semiconductor region in contact with the first trench Region and a table of the second semiconductor region A fifth semiconductor region of a first conductivity type formed in contact with the first trench in a layer; a gate electrode formed on a side wall of the first trench on the side of the fifth semiconductor region through an insulating film; A first conductive film formed on the side wall of the first trench on the side of the fourth semiconductor region via an insulating film, and a first main electrode electrically connected to the third semiconductor region and the fourth semiconductor region And a second main electrode electrically connected to the fifth semiconductor region, wherein the first trench is a meandering trench having a straight portion and a curved portion, and the first trench and the first trench A first connection trench formed through the second semiconductor region at the same depth as the first trench formed by connecting two trenches, and the same depth as the first trench connected between the first trenches. And a second contact formed through the third semiconductor region. A structure including a trench, a.
また、特許請求の範囲の請求項9記載の発明によれば、請求項8記載の発明において、前記第1トレンチ同士接続し該第1トレンチと同一深さで前記第2半導体領域を貫通して形成された第3接続トレンチとを有する構成とする。
また、特許請求の範囲の請求項10記載の発明によれば、請求項8記載の発明において、前記第1トレンチの曲線部と該曲線部と対向する前記第2トレンチとを接続する前記第1接続トレンチのひとつである第3トレンチと、前記第1トレンチの曲線部と前記第1トレンチの直線部とを接続して前記第1トレンチと同一深さで前記第3半導体領域を貫通して形成された前記第2接続トレンチのひとつである第4トレンチと、前記第3トレンチの側壁から該第2半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成されたゲート引き出し電極と、前記第4トレンチの側壁から前記第3半導体領域上まで被覆する絶縁膜を介し前記第2主電極と接続して形成された第2導電膜と、を有する構成とする。
According to the ninth aspect of the present invention, in the eighth aspect of the present invention, the first trenches are connected to each other and penetrated through the second semiconductor region at the same depth as the first trench. The third connection trench is formed.
According to a tenth aspect of the present invention, in the eighth aspect, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. A third trench, which is one of the connection trenches, and a curved portion of the first trench and a straight portion of the first trench are connected and formed through the third semiconductor region at the same depth as the first trench. A fourth trench, which is one of the second connection trenches formed, and a gate lead electrode formed to be connected to the gate electrode through an insulating film covering from the side wall of the third trench to the second semiconductor region; And a second conductive film formed to be connected to the second main electrode through an insulating film covering from the side wall of the fourth trench to the third semiconductor region.
また、特許請求の範囲の請求項11記載の発明によれば、請求項8記載の発明において、前記第1トレンチの曲線部と該曲線部と対向する前記第2トレンチとを接続する前記第1接続トレンチのひとつである第3トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続し前記第1トレンチと同一深さで前記第3半導体領域を貫通して形成された前記第2接続トレンチのひとつである第5トレンチと、前記第3トレンチの側壁から前記2半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成されたゲート引き出し電極と、前記第5トレンチの側壁を被覆する絶縁膜を介し前記第1導電膜および前記第2主電極と接続して形成された第2導電膜と、を有する構成とする。ことを特徴とする請求項7に記載の半導体装置。
また、特許請求の範囲の請求項12記載の発明によれば、請求項9記載の発明において、前記第1トレンチの曲線部と該曲線部と対向する前記第2トレンチとを接続する前記第1接続トレンチのひとつである第3トレンチと、前記第1トレンチの曲線部と前記第1トレンチの直線部を接続し前記第1トレンチと同一深さで前記第3半導体領域を貫通して形成された前記第2接続トレンチのひとつである第4トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続し前記第1トレンチと同一深さで前記第3半導体領域を貫通して形成された前記第2接続トレンチのひとつである第5トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続し前記第1トレンチと同一深さで前記第2半導体領域を貫通して形成された前記第3接続トレンチのひとつである第6トレンチと、前記第3トレンチの側壁から前記2半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成され、前記第6トレンチの側壁から前記第2半導体領域上まで被覆する絶縁膜を介し前記第1ゲート電極と接続して形成された第1ゲート引き出し電極と、前記第4トレンチの側壁から前記第3半導体領域上まで被覆する絶縁膜を介して形成され、前記第5トレンチの側壁から前記第3半導体領域上まで被覆する絶縁膜を介し前記第1導電膜および前記第2主電極とそれぞれ接続する第2導電膜と、を有する構成とする。
According to the invention described in claim 11 of the claims, in the invention described in claim 8, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third connection, which is one of the connection trenches, and the second connection formed by connecting the curved portions facing each other in the first trench and penetrating the third semiconductor region at the same depth as the first trench. A fifth trench, which is one of the trenches, a gate lead electrode formed by being connected to the gate electrode through an insulating film covering from the side wall of the third trench to the second semiconductor region, and a side wall of the fifth trench And a second conductive film formed in connection with the first conductive film and the second main electrode through an insulating film covering the substrate. The semiconductor device according to claim 7.
According to a twelfth aspect of the present invention, in the invention according to the ninth aspect, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third trench, which is one of the connection trenches, is connected to the curved portion of the first trench and the straight portion of the first trench, and is formed through the third semiconductor region at the same depth as the first trench. The fourth trench, which is one of the second connection trenches, and the curved portions facing each other in the first trench are connected to each other and formed through the third semiconductor region at the same depth as the first trench. The fifth trench, which is one of the second connection trenches, and the curved portions facing each other in the first trench are connected to each other and penetrated through the second semiconductor region at the same depth as the first trench. 3 A sixth trench that is one of the continuation trenches and an insulating film that covers from the side wall of the third trench to the two semiconductor regions are connected to the gate electrode, and the second trench extends from the side wall of the sixth trench. A first gate lead electrode formed by being connected to the first gate electrode through an insulating film covering the semiconductor region; and an insulating film covering from the sidewall of the fourth trench to the third semiconductor region. And a second conductive film connected to each of the first conductive film and the second main electrode via an insulating film formed from the sidewall of the fifth trench to the third semiconductor region.
また、特許請求の範囲の請求項13記載の発明によれば、請求項9記載の発明において、前記第1トレンチの曲線部と該曲線部と対向する前記第2トレンチとを接続する前記第1接続トレンチのひとつである第3トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続し前記第1トレンチと同一深さで前記第3半導体領域を貫通して形成された前記第2接続トレンチのひとつである第5トレンチと、前記第1トレンチで互いに対向する曲線部同士を接続する前記第1トレンチと同一深さで前記第2半導体領域を貫通して形成された前記第3接続トレンチのひとつである第6トレンチと、前記第3トレンチの側壁から前記2半導体領域上まで被覆する絶縁膜を介し前記ゲート電極と接続して形成され、前記第6トレンチの側壁から前記第2半導体領域上まで被覆する絶縁膜を介して形成された前記ゲート電極とそれぞれ接続するゲート引き出し電極と、前記第5トレンチの側壁から前記第3半導体領域上まで被覆する絶縁膜を介し前記第1導電膜および前記第2主電極と接続する第2導電膜と、を有する構成とする。 According to a thirteenth aspect of the present invention, in the invention according to the ninth aspect, the first trench that connects the curved portion of the first trench and the second trench facing the curved portion. The third connection, which is one of the connection trenches, and the second connection formed by connecting the curved portions facing each other in the first trench and penetrating the third semiconductor region at the same depth as the first trench. The fifth connection trench formed as one of the trenches and the third connection trench formed through the second semiconductor region at the same depth as the first trench connecting the curved portions facing each other in the first trench. A sixth trench that is one of the first trench and an insulating film that covers from the side wall of the third trench to the second semiconductor region, and is connected to the gate electrode, A gate lead electrode connected to each of the gate electrodes formed through an insulating film covering the second semiconductor region, and the insulating film covering the third semiconductor region from the side wall of the fifth trench. And a second conductive film connected to the second main electrode.
また、特許請求の範囲の請求項14記載の発明によれば、請求項8〜13のいずれかに記載の発明において、前記第2トレンチの前記第1トレンチと対向する側壁に絶縁膜を介して形成され、前記ゲート電極と電気的に接続される第3ゲート電極を有する構成とする。
また、特許請求の範囲の請求項15記載の発明によれば、請求項1〜14のいずれかに記載の発明において、前記第1トレンチおよび第2トレンチの底部に形成され、前記第2半導体領域および前記第3半導体領域に接する第1導電型の第6半導体領域を有する構成とする。
また、特許請求の範囲の請求項16記載の発明によれば、請求項8〜15のいずれかに記載の発明において、前記第1半導体領域が、第2導電型の半導体基板の表面層に形成された構成とする。
According to the invention of claim 14 of the claims, in the invention of any one of claims 8 to 13, the side wall of the second trench facing the first trench is interposed with an insulating film. A third gate electrode is formed and is electrically connected to the gate electrode.
According to the invention of claim 15 of the claims, in the invention of any of claims 1 to 14, the second semiconductor region is formed at the bottom of the first trench and the second trench. And a sixth semiconductor region of a first conductivity type in contact with the third semiconductor region.
According to the invention of claim 16, the first semiconductor region is formed in a surface layer of a semiconductor substrate of the second conductivity type in the invention of any one of claims 8 to 15. The configuration is as follows.
この発明によると、ゲート引き出し領域にトレンチの終端部を形成しないようにすることで、ゲート酸化膜の破壊を防止することができる。その結果、素子の歩留まりの向上によるコスト低減を図ることができる。 According to the present invention, it is possible to prevent the gate oxide film from being broken by not forming the terminal portion of the trench in the gate lead-out region. As a result, cost reduction can be achieved by improving the yield of the element.
実施の形態を以下の実施例で説明する。従来構造の部位と同一部位には同一の符号を付した。 Embodiments will be described in the following examples. The same parts as those of the conventional structure are denoted by the same reference numerals.
図1〜図4は、この発明の第1実施例の半導体装置の構成図であり、図1は要部平面図、図2は図1のA部の詳細図であり、同図(a)は平面図、同図(b)は同図(b)のX2−X2線で切断した要部断面図、図3は図1のX1−X1線で切断した要部断面図、図4は図1のK−K線で切断した要部断面図である。
図1の平面図と図11の従来の平面図との違いは、第1トレンチ3と第2トレンチ25が第3トレンチ71で接続されている点と、第1トレンチ3の曲線部とこれに対向する第1トレンチ3の直線部が第4トレンチ72で接続している点である。
また、図1のA部と図11のB部との違いは、図11ではゲートポリシリコン配線の引き出し領域にある第1トレンチ3に終端部があるが、図1では終端部がない点である。また、図3は、図13と同じであるので説明は省略した。ここに示す半導体装置としては双方向トレンチ横型MOSFETを例に挙げた。
1 to 4 are configuration diagrams of a semiconductor device according to a first embodiment of the present invention. FIG. 1 is a plan view of a main part, and FIG. 2 is a detailed view of a portion A in FIG. Is a plan view, FIG. 3 (b) is a sectional view taken along line X2-X2 in FIG. 4 (b), FIG. 3 is a sectional view taken along line X1-X1 in FIG. 1, and FIG. It is principal part sectional drawing cut | disconnected by 1 KK line | wire.
The difference between the plan view of FIG. 1 and the conventional plan view of FIG. 11 is that the first trench 3 and the second trench 25 are connected by the third trench 71, the curved portion of the first trench 3, and The point is that the straight portions of the opposing first trenches 3 are connected by the fourth trenches 72.
Further, the difference between the A portion of FIG. 1 and the B portion of FIG. 11 is that in FIG. 11, the first trench 3 in the lead region of the gate polysilicon wiring has a termination portion, but in FIG. 1, there is no termination portion. is there. Since FIG. 3 is the same as FIG. An example of the semiconductor device shown here is a bidirectional trench lateral MOSFET.
この双方向トレンチ横型MOSFETは、p基板1上に形成されたnウェル領域2と、nウェル領域2の表面層に形成された平面形状が閉ループ状の第1トレンチ3と、この第1トレンチ3を囲むように形成された平面形状が閉ループ状の第2トレンチ25とを有する。
また、第1トレンチ3と第2トレンチ25との間のnウェル領域2の表面層に形成され、第1トレンチ3および第2トレンチ25よりも深さが浅い第1pベース領域4と、第1トレンチ3により囲まれnウェル領域2の表面層に形成された第1トレンチ3よりも深さが浅い第2pベース領域5とを有する。また、pベースピックアップ領域9がpベース領域4,5の表面層に選択的に形成されており、プラグ13とオーミックコンタクトしている。
The bidirectional trench lateral MOSFET includes an n-well region 2 formed on a p-substrate 1, a first trench 3 having a closed loop shape formed in a surface layer of the n-well region 2, and the first trench 3. The planar shape formed so as to surround the second trench 25 has a closed loop shape.
In addition, the first p base region 4 formed in the surface layer of the n-well region 2 between the first trench 3 and the second trench 25 and having a depth smaller than that of the first trench 3 and the second trench 25, and the first And a second p base region 5 which is surrounded by the trench 3 and formed in the surface layer of the n well region 2 and having a depth smaller than that of the first trench 3. A p base pickup region 9 is selectively formed in the surface layer of the p base regions 4 and 5 and is in ohmic contact with the plug 13.
また、第1pベース領域4の表面層に第1トレンチ3に接して形成された第1nソース領域7と、第2pベース領域5の表面層に第1トレンチ3に接して形成された第2nソース領域8と、第1トレンチ3の底部に形成されたnドレイン領域6と、第2トレンチ25の底部、第3トレンチ71の底部および第4トレンチ72の底部に形成されたn領域26と、第1トレンチ3の第1nソース領域7側(第1pベース領域4側)の側壁にゲート絶縁膜10を介して形成された第1ゲート電極11と、第1トレンチ3の第2nソース領域8側(第2pベース領域5側)の側壁にゲート絶縁膜10を介して形成された第2ゲート電極12とを有する。nドレイン領域6とn領域26は同時に形成した1つの領域として形成してもよい。尚、第3、第4トレンチ71,72の底部には必ずしもn領域26を形成しなくても構わない。 A first n source region 7 formed on the surface layer of the first p base region 4 in contact with the first trench 3 and a second n source formed on the surface layer of the second p base region 5 in contact with the first trench 3. A region 8; an n drain region 6 formed at the bottom of the first trench 3; an n region 26 formed at the bottom of the second trench 25, the bottom of the third trench 71 and the bottom of the fourth trench 72; The first gate electrode 11 formed on the side wall of the first trench 3 on the first n source region 7 side (first p base region 4 side) via the gate insulating film 10, and the second n source region 8 side of the first trench 3 ( And a second gate electrode 12 formed on the side wall on the second p base region 5 side through the gate insulating film 10. The n drain region 6 and the n region 26 may be formed as one region formed simultaneously. Note that the n region 26 is not necessarily formed at the bottom of the third and fourth trenches 71 and 72.
また、第1pベース領域4と第1nソース領域7とに電気的に接続される第1ソース電極配線14と、第2pベース領域5と第2nソース領域8とに電気的に接続される第2ソース電極配線15とで構成され、第1トレンチ3は直線部と曲線部からなる蛇行した1条のトレンチで構成される。
また、この第1トレンチ3と第2トレンチ25を接続し第1トレンチ3と同一深さで第1pベース領域4を貫通して形成される第3トレンチ71と、第1トレンチ3の曲線部とこれに対向する第1トレンチ3の直線部を接続し第1トレンチ3と同一深さで第2pベース領域5を貫通して形成された第4トレンチ72とを有する。
また、第3トレンチ71の側壁からこの第1pベース領域4上まで被覆しゲート絶縁膜10を延在して形成された絶縁膜を介し、第1ゲート電極11を延在して形成された第1ゲートポリシリコン配線19(第1ゲート引き出し電極)と、第4トレンチ72の側壁から第2pベース領域5上まで被覆しゲート絶縁膜10を延在して形成された絶縁膜を介し、第2ゲート電極12を延在して形成された第2ゲートポリシリコン配線20(第2ゲート引き出し電極)とを有する。尚、図1〜図4では各トレンチ内を充填している層間絶縁膜は省略されている。
前記の第1、第2ゲート電極11,12と第1、第2ゲートポリシリコン配線19,20は同一のポリシリコンで形成され、第1、第2ゲートポリシリコン配線19,20はゲート引き出し領域に形成される。また、第1、第2pベース領域4,5は第1、第2nソース領域7,8を貫通して表面に露出している。この表面に露出したpベース領域がpベースピックアップ領域9となる。このpベースピックアップ領域9と第1、第2nソース領域7,8はコンタクト内に形成されたバリアメタルおよびプラグ材を介して第1、第2ソース電極配線14,15と接続する。また、第1、第2ゲートポリシリコン配線19,20は、第1、第2ゲート金属配線17,18と接続する。
前記したトレンチ3,25,71、72は、閉ループの第1トレンチ3である主トレンチと、第3、第4トレンチ71,72であるポリシリコン引き出し領域に形成された引き出しトレンチと、最外周の第2トレンチ25であるダミートレンチ(耐圧確保用トレンチ)からなる。第3、第4トレンチ71,72である引き出しトレンチは、対向する第1トレンチ3である主トレンチもしくはダミートレンチである第2トレンチ25と結合し、トレンチ終端部を作らない構成となっている。
In addition, a first source electrode wiring 14 electrically connected to the first p base region 4 and the first n source region 7, and a second electrically connected to the second p base region 5 and the second n source region 8. The first trench 3 is constituted by a meandering trench having a straight portion and a curved portion.
Further, a third trench 71 formed by connecting the first trench 3 and the second trench 25 and penetrating the first p base region 4 at the same depth as the first trench 3, and a curved portion of the first trench 3, A fourth trench 72 formed by penetrating the second p base region 5 at the same depth as that of the first trench 3 is connected to the linear portion of the first trench 3 opposed to the first trench 3.
Further, the first gate electrode 11 is formed to extend through an insulating film formed by covering the side wall of the third trench 71 up to the first p base region 4 and extending the gate insulating film 10. The first gate polysilicon wiring 19 (first gate lead electrode) and the insulating film formed by extending from the side wall of the fourth trench 72 to the second p base region 5 and extending the gate insulating film 10, the second A second gate polysilicon wiring 20 (second gate lead electrode) formed by extending the gate electrode 12 is included. 1 to 4, the interlayer insulating film filling the trenches is omitted.
The first and second gate electrodes 11 and 12 and the first and second gate polysilicon wirings 19 and 20 are formed of the same polysilicon, and the first and second gate polysilicon wirings 19 and 20 are gate extraction regions. Formed. The first and second p base regions 4 and 5 penetrate the first and second n source regions 7 and 8 and are exposed on the surface. The p base region exposed on the surface becomes the p base pickup region 9. The p base pickup region 9 and the first and second n source regions 7 and 8 are connected to the first and second source electrode wirings 14 and 15 through a barrier metal and a plug material formed in the contact. The first and second gate polysilicon wirings 19 and 20 are connected to the first and second gate metal wirings 17 and 18.
The trenches 3, 25, 71, and 72 are the main trench that is the closed-loop first trench 3, the lead-out trench formed in the polysilicon lead-out region that is the third and fourth trenches 71 and 72, and the outermost periphery. The second trench 25 is a dummy trench (a breakdown voltage securing trench). The lead trenches that are the third and fourth trenches 71 and 72 are coupled to the main trench that is the first trench 3 or the second trench 25 that is a dummy trench, and do not form a trench termination.
このように、第3トレンチ71および第4トレンチ72を形成することで、第1、第2ゲートポリシリコン配線19,20を形成するトレンチに従来のような終端部がなくなり、そのため、ゲート絶縁膜10(ゲート絶縁膜が延在した絶縁膜)が薄くなることもなく、ゲート耐圧の低下を防止できる。 Thus, by forming the third trench 71 and the fourth trench 72, there is no conventional termination in the trench for forming the first and second gate polysilicon wirings 19 and 20, so that the gate insulating film 10 (insulating film in which the gate insulating film extends) is not thinned, and a reduction in gate breakdown voltage can be prevented.
図5は、この発明の第2実施例の半導体装置の要部平面図である。この図ではソース電極配線14,15やゲート金属配線17,18は省略されている。図1と違うのは、蛇行するトレンチパターンが2段になっている点である。
一段目の第1トレンチ3の曲線部とこれに対向する第2トレンチ25が第3トレンチ71で接続され、この第3トレンチ71に第1ゲートポリシリコン配線19を形成する。
また、一段目の第1トレンチ3と二段目の第1トレンチ3のそれぞれ対向する曲線部同士を第2pベース領域5を貫通して形成される第5トレンチ73で接続し、この第5トレンチ73に第2ゲートポリシリコン配線20を形成する。
また、二段目の第1トレンチ3の曲線部とこれに対向する第2トレンチ25が第3トレンチ71で接続され、この第3トレンチ71に第1ゲートポリシリコン配線19を形成する。この場合も第3、第5トレンチ71,73に終端部がないため、ゲート耐圧の低下は起こらない。
FIG. 5 is a plan view of an essential part of a semiconductor device according to the second embodiment of the present invention. In this figure, the source electrode wirings 14 and 15 and the gate metal wirings 17 and 18 are omitted. The difference from FIG. 1 is that the meandering trench pattern has two stages.
The curved portion of the first trench 3 in the first stage and the second trench 25 opposite thereto are connected by the third trench 71, and the first gate polysilicon wiring 19 is formed in the third trench 71.
Further, the curved portions facing each other in the first-stage first trench 3 and the second-stage first trench 3 are connected by a fifth trench 73 formed through the second p base region 5, and the fifth trench A second gate polysilicon wiring 20 is formed at 73.
Further, the curved portion of the second-stage first trench 3 and the second trench 25 opposite thereto are connected by the third trench 71, and the first gate polysilicon wiring 19 is formed in the third trench 71. Also in this case, since the third and fifth trenches 71 and 73 do not have terminations, the gate breakdown voltage does not decrease.
図6は、この発明の第3実施例の半導体装置の要部平面図である。この図ではソース電極配線14,15やゲート金属配線17,18は省略されている。図1と違うのは、蛇行するトレンチパターンが3段になっている点である。
一段目の第1トレンチ3の曲線部とこれに対向する第2トレンチ25が第3トレンチ71で接続され、この第3トレンチ71に第1ゲートポリシリコン配線19を形成する。
また、一段目の第1トレンチ3と二段目の第1トレンチ3のそれぞれ対向する曲線部同士を第2pベース領域5を貫通して形成される第5トレンチ73で接続し、この第5トレンチ73に第2ゲートポリシリコン配線20を形成する。
また、二段目の第1トレンチ3と三段目の第1トレンチ3のそれぞれ対向する曲線部同士を第1pベース領域5を貫通して形成される第6トレンチ74で接続し、この第6トレンチ74に第1ゲートポリシリコン配線19を形成する。
また、三段目の第1トレンチ3の曲線部とこれに対向する直線部を第2pベース領域5を貫通して形成される第4トレンチ72で接続し、この第4トレンチ72に第2ゲートポリシリコン配線20を形成する。
この場合も第3、第4、第5トレンチ71,72,73に終端部がないため、ゲート耐圧の低下は起こらない。
FIG. 6 is a plan view of the main part of the semiconductor device according to the third embodiment of the present invention. In this figure, the source electrode wirings 14 and 15 and the gate metal wirings 17 and 18 are omitted. The difference from FIG. 1 is that the meandering trench pattern has three stages.
The curved portion of the first trench 3 in the first stage and the second trench 25 opposite thereto are connected by the third trench 71, and the first gate polysilicon wiring 19 is formed in the third trench 71.
Further, the curved portions facing each other in the first-stage first trench 3 and the second-stage first trench 3 are connected by a fifth trench 73 formed through the second p base region 5, and the fifth trench A second gate polysilicon wiring 20 is formed at 73.
Further, the opposite curved portions of the second-stage first trench 3 and the third-stage first trench 3 are connected to each other by a sixth trench 74 formed through the first p base region 5. A first gate polysilicon wiring 19 is formed in the trench 74.
Further, the curved portion of the first-stage trench 3 at the third stage and the linear portion opposite thereto are connected by a fourth trench 72 formed through the second p base region 5, and the second gate is connected to the fourth trench 72. Polysilicon wiring 20 is formed.
Also in this case, since the third, fourth, and fifth trenches 71, 72, and 73 do not have terminations, the gate breakdown voltage does not decrease.
図7は、この発明の第4実施例の半導体装置の要部平面図である。この図ではソース電極配線14,15やゲート金属配線17,18は省略されている。図1と違うのは、蛇行するトレンチパターンが4段になっている点である。
一段目の第1トレンチ3の曲線部とこれに対向する第2トレンチ25が第3トレンチ71で接続され、この第3トレンチ71に第1ゲートポリシリコン配線19を形成する。
また、一段目の第1トレンチ3と二段目の第1トレンチ3のそれぞれ対向する曲線部同士を第2pベース領域5を貫通して形成される第5トレンチ73で接続し、この第5トレンチ73に第2ゲートポリシリコン配線20を形成する。
また、二段目の第1トレンチ3と三段目の第1トレンチ3のそれぞれ対向する曲線部同士を第1pベース領域5を貫通して形成される第6トレンチ74で接続し、この第6トレンチ74に第1ゲートポリシリコン配線19を形成する。
また、三段目の第1トレンチ3と第四段目の第1トレンチ3のそれぞれ対向する曲線部同士を第2pベース領域5を貫通して形成される第5トレンチ73で接続し、この第5トレンチ73に第2ゲートポリシリコン配線20を形成する。
また、四段目の第1トレンチ3の曲線部とこれに対向する第2トレンチ25を第1pベース領域4を貫通する第3トレンチ71で接続し、この第3トレンチ71に第1ゲートポリシリコン配線19を形成する。
この場合も第3、第5、第6トレンチ71,73,74に終端部がないため、ゲート耐圧の低下は起こらない。
尚、図1、図5、図6および図7の第1トレンチ3は一条の蛇行した閉ループで形成されているが、これらの一条のトレンチパターンを複数個組み合わせて半導体装置を形成してもよい。例えば、図6の3段のトレンチパターンを図1の1段の第1トレンチ3と図5の2段の第1トレンチ3を上下に曲線部が対向するように配置し、その間に第2トレンチ25を外周部に配置される第2トレンチから枝分かれして配置しても構わない。また、図7の4段のパターンを図5の2段の第1トレンチ3を2個上下に配置し、それらの間に第2トレンチ25を外周部に配置される第2トレンチ25から枝分かれして配置しても構わない。
また、前記の第3トレンチ71〜第6トレンチ74は、第1トレンチ3の直線部と第2トレンチ25の直線部および第1トレンチ3の直線同士を接続して形成してもよい。この場合、pベース領域4、5やnソース領域7、8は第3トレンチ71〜第6トレンチ74で分断された形状となり、ソース電極配線14、15やゲート金属配線17、18の配置が前記したものより複雑になる。
FIG. 7 is a fragmentary plan view of a semiconductor device according to a fourth embodiment of the present invention. In this figure, the source electrode wirings 14 and 15 and the gate metal wirings 17 and 18 are omitted. The difference from FIG. 1 is that the meandering trench pattern has four stages.
The curved portion of the first trench 3 in the first stage and the second trench 25 opposite thereto are connected by the third trench 71, and the first gate polysilicon wiring 19 is formed in the third trench 71.
Further, the curved portions facing each other in the first-stage first trench 3 and the second-stage first trench 3 are connected by a fifth trench 73 formed through the second p base region 5, and the fifth trench A second gate polysilicon wiring 20 is formed at 73.
Further, the opposite curved portions of the second-stage first trench 3 and the third-stage first trench 3 are connected to each other by a sixth trench 74 formed through the first p base region 5. A first gate polysilicon wiring 19 is formed in the trench 74.
Further, the curved portions facing each other in the third-stage first trench 3 and the fourth-stage first trench 3 are connected to each other by a fifth trench 73 formed through the second p base region 5. The second gate polysilicon wiring 20 is formed in the fifth trench 73.
Further, the curved portion of the first trench 3 in the fourth stage and the second trench 25 facing the first trench 3 are connected by a third trench 71 penetrating the first p base region 4, and the first gate polysilicon is connected to the third trench 71. A wiring 19 is formed.
Also in this case, since the third, fifth, and sixth trenches 71, 73, and 74 do not have terminations, the gate breakdown voltage does not decrease.
The first trenches 3 in FIGS. 1, 5, 6 and 7 are formed by a single meandering closed loop, but a semiconductor device may be formed by combining a plurality of these single trench patterns. . For example, the three-stage trench pattern in FIG. 6 is arranged such that the first trench 3 in the first stage in FIG. 1 and the first trench 3 in the second stage in FIG. 25 may be branched from the second trench arranged on the outer periphery. In addition, the four-stage pattern in FIG. 7 is arranged by vertically arranging two first-stage trenches 3 in two stages in FIG. 5, and the second trench 25 is branched from the second trench 25 arranged on the outer periphery between them. May be arranged.
The third trench 71 to the sixth trench 74 may be formed by connecting the straight portion of the first trench 3, the straight portion of the second trench 25, and the straight lines of the first trench 3. In this case, the p base regions 4 and 5 and the n source regions 7 and 8 are divided by the third trench 71 to the sixth trench 74, and the arrangement of the source electrode wirings 14 and 15 and the gate metal wirings 17 and 18 is the same as that described above. More complicated than what you did.
図8は、この発明の第5実施例の半導体装置の要部平面図であり、図9は図8のA部の詳細図で同図(a)は要部平面図、同図(b)は同図(a)のX2−X2線で切断した要部断面図であり、図10は図8のX1−X1線で切断した要部断面図である。この半導体装置は単方向トレンチ横型パワーMOSFETの例である。
図8では図9に記載されているソース領域37、ドレイン領域8およびpピックアップ領域39は省略されている。また図9(a)では図8で記載されているソース電極配線44、ドレイン電極配線45、ポリシリコンゲート配線49、ポリシリコン配線50は省略されており、図9(b)ではトレンチ33を充填しプラグ43と第1、第2ゲート電極41、42を絶縁する層間絶縁膜は図示されていない。
この単方向トレンチ横型パワーMOSFETの構成について説明する。この単方向トレンチ横型パワーMOSFETは、p基板31の表面層に形成されるnウェル領域32と、nウェル領域32の表面から内部に形成される閉ループ状の蛇行している第1トレンチ33と、第1トレンチ33と同時に形成され第1トレンチ33を囲む閉ループ状の第2トレンチ55とを有する。
FIG. 8 is a plan view of an essential part of a semiconductor device according to a fifth embodiment of the present invention. FIG. 9 is a detailed view of a part A in FIG. 8. FIG. FIG. 10 is a cross-sectional view of relevant parts cut along line X2-X2 in FIG. 10A, and FIG. 10 is a cross-sectional view of relevant parts cut along line X1-X1 in FIG. This semiconductor device is an example of a unidirectional trench lateral power MOSFET.
In FIG. 8, the source region 37, the drain region 8 and the p pickup region 39 shown in FIG. 9 are omitted. 9A, the source electrode wiring 44, the drain electrode wiring 45, the polysilicon gate wiring 49, and the polysilicon wiring 50 described in FIG. 8 are omitted, and in FIG. 9B, the trench 33 is filled. An interlayer insulating film for insulating the plug 43 from the first and second gate electrodes 41 and 42 is not shown.
The configuration of this unidirectional trench lateral power MOSFET will be described. This unidirectional trench lateral power MOSFET includes an n-well region 32 formed in the surface layer of the p substrate 31, a closed-loop meandering first trench 33 formed inside from the surface of the n-well region 32, A closed-loop second trench 55 is formed simultaneously with the first trench 33 and surrounds the first trench 33.
また、第1トレンチ34と第2トレンチ55に囲まれnウェル領域52の表面層に形成されるpベース領域34と、nウェル領域32の表面層に形成され、第1トレンチ33に囲まれるn+領域35と、pベース領域34の表面層に形成され第1トレンチ33の側壁と接するnソース領域37と、n+領域35の表面層に形成され第1トレンチ33の側壁と接するn++領域37と、nソース領域37と接しpベース領域34の表面層に形成されるpベースピックアップ領域39とを有する。
また、第1トレンチ33の底部に形成されるnドレイン領域36と、第2トレンチ55の底部にnドレイン領域36と同時に形成されるn領域56と、第1トレンチ33の側壁にゲート絶縁膜40を介してpベース領域34側に形成されるゲート電極41とを有する。
Further, the p base region 34 formed in the surface layer of the n well region 52 surrounded by the first trench 34 and the second trench 55 and the n layer surrounded by the first trench 33 formed in the surface layer of the n well region 32. + Region 35, n source region 37 formed on the surface layer of p base region 34 and in contact with the side wall of first trench 33, n ++ formed on the surface layer of n + region 35 and in contact with the side wall of first trench 33 A region 37 and a p base pickup region 39 formed in the surface layer of the p base region 34 in contact with the n source region 37 are provided.
The n drain region 36 formed at the bottom of the first trench 33, the n region 56 formed simultaneously with the n drain region 36 at the bottom of the second trench 55, and the gate insulating film 40 on the side wall of the first trench 33. And a gate electrode 41 formed on the p base region 34 side.
また、第1トレンチ33の側壁にゲート絶縁膜40を介してn+領域35側にゲート電極41と同時に形成されるポリシリコン膜42と、第2トレンチ55の側壁にゲート絶縁膜40と同時に形成された絶縁膜57を介してpベース領域34側に形成されるポリシリコン膜58(ゲート電極41と同時に形成)と、nウェル領域32側に形成されるポリシリコン膜59(ゲート電極41と同時に形成)とを有する。
また、図示しない層間絶縁膜に開けたコンタクトホール46と、nソース領域37およびpベースピックアップ領域39にプラグ43を介して接するソース電極配線44と、ゲート電極41およびポリシリコン膜58に接するポリシリコンゲート配線49と、ポリシリコン膜42に接するポリシリコン配線50と、ポリシリコンゲート配線49にコンタクトホール51を通して接するゲート電極配線47と、ポリシリコン配線50にコンタクトホール51を介して接し、n++38とプラグ43を介して接するドレイン電極配線45とを有する。
Further, a polysilicon film 42 formed simultaneously with the gate electrode 41 on the n + region 35 side via the gate insulating film 40 on the side wall of the first trench 33, and simultaneously formed with the gate insulating film 40 on the side wall of the second trench 55. A polysilicon film 58 (formed simultaneously with the gate electrode 41) formed on the p base region 34 side through the insulating film 57 formed, and a polysilicon film 59 (formed simultaneously with the gate electrode 41) formed on the n well region 32 side. Forming).
Further, a contact hole 46 opened in an interlayer insulating film (not shown), a source electrode wiring 44 in contact with the n source region 37 and the p base pickup region 39 through a plug 43, and polysilicon in contact with the gate electrode 41 and the polysilicon film 58 a gate wiring 49, and the polysilicon wiring 50 contacting the polysilicon film 42, the gate electrode wiring 47 which is in contact through a contact hole 51 to the polysilicon gate wiring 49, the polysilicon wiring 50 in contact via a contact hole 51, n ++ 38 and a drain electrode wiring 45 in contact with the plug through a plug 43.
また、ソース電極配線44に接続するソース端子Sと、ドレイン電極配線45に接続するドレイン端子Dと、ゲート金属配線47に接続するゲート端子Gとを有する。尚、ポリシリコン膜59は他の箇所とは接続せず浮遊電位状態にある。
この場合も第1実施例と同様に、第1トレンチ33と第2トレンチ55を接続する第3トレンチ71および第1トレンチ33の曲線部と直線部を接続する第4トレンチ72を形成することで、ポリシリコンゲート配線49およびポリシリコン配線50が形成されるトレンチ71,72に従来のような終端部がなくなり、この箇所でのゲート絶縁膜40をpベース領域34上まで延在させた絶縁膜の厚みが薄くならないので、ゲート耐圧の低下を防止できる。また、ソース・ドレイン耐圧の低下も防止できる。
尚、図8に示すトレンチパターンを図5、図6および図7のようなトレンチパターンにした場合にも第3、第4、第5、第6トレンチ71,72,73,74に終端部がないのでゲート耐圧およびソース・ドレイン耐圧の低下を防止できる。
Further, it has a source terminal S connected to the source electrode wiring 44, a drain terminal D connected to the drain electrode wiring 45, and a gate terminal G connected to the gate metal wiring 47. The polysilicon film 59 is not connected to other portions and is in a floating potential state.
In this case as well, as in the first embodiment, the third trench 71 connecting the first trench 33 and the second trench 55 and the fourth trench 72 connecting the curved portion and the straight portion of the first trench 33 are formed. In the trenches 71 and 72 where the polysilicon gate wiring 49 and the polysilicon wiring 50 are formed, there is no conventional termination, and the gate insulating film 40 at this location extends to the p base region 34. Therefore, the gate breakdown voltage can be prevented from decreasing. In addition, the source / drain breakdown voltage can be prevented from decreasing.
In addition, when the trench pattern shown in FIG. 8 is changed to the trench pattern as shown in FIGS. 5, 6, and 7, the third, fourth, fifth, and sixth trenches 71, 72, 73, and 74 are terminated. Therefore, it is possible to prevent a decrease in gate breakdown voltage and source / drain breakdown voltage.
1、31 p基板
2、32 nウェル領域
3、33 第1トレンチ
4 第1pベース領域
5 第2pベース領域
6、36 nドレイン領域
7 第1nソース領域
8 第2nソース領域
9、39 pベースピックアップ領域
10、40 ゲート絶縁膜
11 第1ゲート電極
12 第2ゲート電極
13、43 プラグ
14 第1ソース電極配線
15 第2ソース電極配線
16、21、46、51コンタクトホール
17 第1ゲート金属配線
18 第2ゲート金属配線
19 第1ポリシリコンゲート配線
20 第2ポリシリコンゲート配線
25、55 第2トレンチ
26、56 n領域
27、57 絶縁膜
28、29、58、59 ポリシリコン膜
34 pベース領域
35 n+領域
37 nソース領域
38 n++領域
41 ゲート電極
42 ポリシリコン膜
44 ソース電極配線
45 ドレイン電極配線
47 ゲート金属配線
49 ポリシリコンゲート配線
50 ポリシリコン配線
71 第3トレンチ
72 第4トレンチ
73 第5トレンチ
74 第6トレンチ
1, 31 p substrate 2, 32 n well region 3, 33 first trench 4 first p base region 5 second p base region 6, 36 n drain region 7 first n source region 8 second n source region 9, 39 p base pickup region 10, 40 Gate insulating film 11 First gate electrode 12 Second gate electrode 13, 43 Plug 14 First source electrode wiring 15 Second source electrode wiring 16, 21, 46, 51 Contact hole 17 First gate metal wiring 18 Second Gate metal wiring 19 First polysilicon gate wiring 20 Second polysilicon gate wiring 25, 55 Second trench 26, 56 n region 27, 57 Insulating film 28, 29, 58, 59 Polysilicon film 34 p base region 35 n + region 37 n source region 38 n ++ region 41 a gate electrode 42 of polysilicon film 44 saws Electrode wires 45 a drain electrode wiring 47 gate metal wiring 49 polysilicon gate wiring 50 polysilicon wire 71 third trenches 72 fourth trench 73 fifth trench 74 sixth trenches
Claims (16)
The semiconductor device according to claim 1, wherein the first semiconductor region is formed in a surface layer of a second conductivity type semiconductor substrate.
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