JP2010250470A - コンピュータ・システム - Google Patents
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Abstract
【解決手段】 ソフトウエア・プロセス番号に関連づけられた第1のプロセスIDを格納する第1のレジスタ111を有し、かつトランザクションを生成するときに、システム・バス上に第1のプロセスIDを送出するマスタ・デバイス110と、
アクセスを許可する第2のプロセスIDを保持し、かつ第1のプロセスIDと第2のプロセスIDとが所定の関係を満たすときに、トランザクションを受け入れるスレーブ・デバイス120とを有するコンピュータ・システム。
【選択図】 図1
Description
アクセスを許可する第2のプロセスIDを保持し、かつ第1のプロセスIDと第2のプロセスIDとが所定の関係を満たすときに、トランザクションを受け入れるスレーブ・デバイスとを有する。
マスタ・デバイスは、トランザクションを生成するときに、システム・バス上に第1のプロセスIDを送出し、
スレーブ・デバイスは、第1のプロセスIDと第2のプロセスIDとが所定の関係を満たすときに、トランザクションを受け入れる。
まず、最初に、本発明の理解が容易になるように、既存のコンピュータ・システムとその保護機構を図8から13を参照しながら説明する。
次に、本発明の実施の形態について図を参照して説明する。
102 制御バス
103 アドレス・バス
104 TPIDバス
110 マスタ・デバイス
111 PIDレジスタ
120 スレーブ・デバイス
201 データ・バス
202 制御バス
203 アドレス・バス
204 TPIDバス
210 スレーブ・デバイス
211 TPIDレジスタ
212 比較器
213 デコーダ
214 内部レジスタ
301 データ・バス
302 制御バス
303 アドレス・バス
304 TPIDバス
310 マイクロプロセッサ
311 BIU
312 AG
313 PC
314 PIDレジスタ
320 MPU
321 比較器
322 上限アドレス・レジスタ
323 下限アドレス・レジスタ
324 TPIDレジスタ
330 メモリ
331 デコーダ
341 許可信号
401 データ・バス
402 制御バス
403 アドレス・バス
404 TPIDバス
410 DMAC
411 BIU
412 転送元アドレス・レジスタ
413 転送先アドレス・レジスタ
414 転送回数・レジスタ
415 転送データ・レジスタ
416 TPIDレジスタ
801 データ・バス
802 制御バス
803 アドレス・バス
810 マスタ・デバイス
820 スレーブ・デバイス
901 データ・バス
902 制御バス
903 アドレス・バス
910 マイクロプロセッサ
911 BIU
912 AG
913 PC
920 MPU
921 比較器
922 上限アドレス・レジスタ
923 下限アドレス・レジスタ
930 メモリ
931 デコーダ
941 許可信号
1001 データ・バス
1002 制御バス
1003 アドレス・バス
1010 DMAC
1011 BIU
1012 転送元アドレス・レジスタ
1013 転送先アドレス・レジスタ
1014 転送回数・レジスタ
1015 転送データ・レジスタ
Claims (22)
- ソフトウエア・プロセス番号に関連づけられた第1のプロセスIDを格納する第1のレジスタを有し、かつトランザクションを生成するときに、システム・バス上に第1のプロセスIDを送出するマスタ・デバイスと、
アクセスを許可する第2のプロセスIDを保持し、かつ第1のプロセスIDと第2のプロセスIDとが所定の関係を満たすときに、トランザクションを受け入れるスレーブ・デバイスとを有することを特徴とするコンピュータ・システム。 - 前記システム・バスは、少なくともアドレス・バスとプロセスIDバスを有し、
前記マスタ・デバイスは、前記トランザクションを開始する際にアクセス先アドレスを前記アドレス・バスに出力し、前記第1のプロセスIDを前記プロセスIDバスに出力することを特徴とする請求項1に記載のコンピュータ・システム。 - 前記スレーブ・デバイスは、前記第1のプロセスIDと前記第2のプロセスIDとを比較して一致したときのみアクセスを許可する判定手段を有することを特徴とする請求項1又は2に記載のコンピュータ・システム。
- 前記判定手段は、前記第1のプロセスIDと前記第2のプロセスIDとを比較する比較手段と、比較の結果一致したときのみ許可信号を受け取るデコーダとを有することを特徴とする請求項3に記載のコンピュータ・システム。
- 前記デコーダは、前記アドレス・バスに出力された前記アクセス先アドレスが、前記スレーブ・デバイスに割り付けられたアドレス範囲に含まれ、かつ前記比較手段から許可信号を受け取ったときに、前記トランザクションに正常に応答することを決定して前記アクセスを許可することを特徴とする請求項4に記載のコンピュータ・システム。
- 前記マスタ・デバイスはマイクロプロセッサであり、前記スレーブ・デバイスはMPUを備えたメモリであり、
前記MPUは、前記システム・バスと前記メモリの間に位置し、かつ前記第2のレジスタを有し、
前記トランザクション発生時、前記MPUは前記アドレス・バス上の値が所定のアドレス範囲にあり、かつ前記第1のプロセスIDと前記第2のプロセスIDとが一致したときに前記メモリへのアクセスを許可することを特徴とする請求項2から5のいずれか1項に記載のコンピュータ・システム。 - 前記マイクロプロセッサの第1のレジスタには、前記マイクロプロセッサ上で動作するオペレーティング・システムが現在実行中のソフトウェア・プロセスの番号をそのまま設定することを特徴とする請求項6に記載のコンピュータ・システム。
- 前記マイクロプロセッサの第1のレジスタには、前記マイクロプロセッサ上で動作するオペレーティング・システムが現在実行中のソフトウェア・プロセスに関連づけた値を設定することを特徴とする請求項6に記載のコンピュータ・システム。
- 前記マスタ・デバイス及び前記スレーブ・デバイスは、周辺デバイスとメモリとの間に接続されたDMACであり、
前記DMACは前記マスタ・デバイスとして動作して、前記第1のレジスタに格納されている前記第1のプロセスIDを前記システム・バス上に送出して前記トランザクションを開始し、前記周辺デバイスから読み出されたデータを前記DMACの内部の転送データ・レジスタに書き込み、
前記DMACは再度、前記マスタ・デバイスとして動作して、前記転送データ・レジスタの値を前記システム・バスに出力して前記メモリへの書き込みトランザクションを開始することを特徴とする請求項1に記載のコンピュータ・システム。 - 前記第1のレジスタの値は、マイクロプロセッサ上のソフトウェアが初期設定することを特徴とする請求項9に記載のコンピュータ・システム。
- 前記第1のレジスタは、マイクロプロセッサが前記DMACのレジスタをアクセスしたときに、前記システム・バス上の値を自動取得することを特徴とする請求項9に記載のコンピュータ・システム。
- 前記DMACの内部レジスタ群をスレーブ・デバイスとして扱い、
前記第1のレジスタの初期設定中は、前記DMACは前記スレーブ・デバイスとして動作し、前記マスタ・デバイスとして動作しているマイクロプロセッサからのアクセスを受け入れることを特徴とする請求項9に記載のコンピュータ・システム。 - 前記スレーブ・デバイスは、複数の前記第2のプロセスIDを保持し、
前記スレーブ・デバイスは、前記第1のプロセスIDと前記複数の第2の第2のプロセスIDの内のいずれか一つの値とが所定の関係を満たすときに、前記トランザクションを受け入れることを特徴とする請求項1に記載のコンピュータ・システム。 - 前記スレーブ・デバイスは第2のレジスタを有し、
前記第2のプロセスIDはこの第2のレジスタに格納されていることを特徴とする請求項1に記載のコンピュータ・システム。 - 前記第2のプロセスIDは固定値であることを特徴とする請求項1に記載のコンピュータ・システム。
- ソフトウエア・プロセス番号に関連づけられた第1のプロセスIDを格納する第1のレジスタを有するマスタ・デバイスと、アクセスを許可する第2のプロセスIDを保持するスレーブ・デバイスと、マスタ・デバイスとスレーブ・デバイスに接続されたシステム・バスとを有するコンピュータ・システムにおいて、
トランザクションを生成するときに、システム・バス上に第1のプロセスIDを送出することを特徴とするマスタ・デバイス。 - ソフトウエア・プロセス番号に関連づけられた第1のプロセスIDを格納する第1のレジスタを有するマスタ・デバイスと、アクセスを許可する第2のプロセスIDを保持するスレーブ・デバイスと、マスタ・デバイスとスレーブ・デバイスに接続されたシステム・バスとを有するコンピュータ・システムにおいて、
第1のプロセスIDと第2のプロセスIDとが所定の関係を満たすときに、トランザクションを受け入れることを特徴とするスレーブ・デバイス。 - 前記スレーブ・デバイスは第2のレジスタを有し、
前記第2のプロセスIDはこの第2のレジスタに格納されていることを特徴とする請求項17に記載のスレーブ・デバイス。 - 前記第2のプロセスIDは固定値であることを特徴とする請求項17に記載のスレーブ・デバイス。
- ソフトウエア・プロセス番号に関連づけられた第1のプロセスIDを格納する第1のレジスタを有するマスタ・デバイスと、アクセスを許可する第2のプロセスIDを保持するスレーブ・デバイスと、マスタ・デバイスとスレーブ・デバイスに接続されたシステム・バスとを有するコンピュータ・システムの処理方法において、
マスタ・デバイスは、トランザクションを生成するときに、システム・バス上に第1のプロセスIDを送出し、
スレーブ・デバイスは、第1のプロセスIDと第2のプロセスIDとが所定の関係を満たすときに、トランザクションを受け入れることを特徴とするコンピュータ・システムの処理方法。 - 前記スレーブ・デバイスは、前記第1のプロセスIDと前記第2のプロセスIDとを比較して一致したときのみアクセスを許可することを特徴とする請求項20に記載のコンピュータ・システムの処理方法。
- 前記マスタ・デバイスは、前記システム・バスのアドレス・バスにアクセス先アドレスを出力し、
前記スレーブ・デバイスは、前記アクセス先アドレスが、割り付けられたアドレス範囲に含まれかつ前記比較が一致したときに、前記トランザクションに正常に応答することを決定して前記アクセスを許可することを特徴とする請求項21に記載のコンピュータ・システムの処理方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065296A (ja) * | 2011-09-16 | 2013-04-11 | Freescale Semiconductor Inc | 領域記述子グローバル化制御を有するメモリ管理ユニットおよび動作方法 |
JP2016015158A (ja) * | 2015-09-02 | 2016-01-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013009302A1 (en) * | 2011-07-12 | 2013-01-17 | Hewlett-Packard Development Company , L.P. | Computing device including a port and a guest domain |
US9170956B2 (en) * | 2013-02-07 | 2015-10-27 | Texas Instruments Incorporated | System and method for virtual hardware memory protection |
US10652248B2 (en) * | 2016-07-28 | 2020-05-12 | Molecula Corp. | Systems and methods of managing data rights and selective data sharing |
WO2019177608A1 (en) * | 2018-03-15 | 2019-09-19 | Hewlett-Packard Development Company, L.P. | Address verification for direct memory access requests |
US11281810B1 (en) * | 2018-12-11 | 2022-03-22 | Xilinx, Inc. | Memory access protection in programmable logic device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02297656A (ja) * | 1989-05-11 | 1990-12-10 | Mitsubishi Electric Corp | データ制御方式 |
JP2001256460A (ja) * | 2000-03-14 | 2001-09-21 | Sharp Corp | 1チップマイクロコンピュータ及びそれを用いたicカード |
JP2007011580A (ja) * | 2005-06-29 | 2007-01-18 | Toshiba Corp | 情報処理装置 |
JP2007109053A (ja) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | バスアクセス制御装置 |
JP2008282417A (ja) * | 2001-03-30 | 2008-11-20 | Mips Technologies Inc | コンピュータメモリ保護方式の拡張機構 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2192739B (en) | 1986-07-18 | 1991-02-13 | Intel Corp | Selective input/output port protection |
JPH01265341A (ja) | 1988-04-18 | 1989-10-23 | Toshiba Corp | メモリアクセス制御装置 |
JPH06236300A (ja) | 1993-02-08 | 1994-08-23 | Mitsubishi Electric Corp | マイクロコンピュータ |
WO1997034237A2 (en) | 1996-03-15 | 1997-09-18 | Sun Microsystems, Inc. | Split transaction snooping bus and method of arbitration |
JPH10240623A (ja) | 1997-02-28 | 1998-09-11 | Nec Corp | 読み出し保護機能付きマイクロコンピュータ |
US6256683B1 (en) * | 1998-12-23 | 2001-07-03 | Bops, Inc. | Methods and apparatus for providing direct memory access control |
-
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-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02297656A (ja) * | 1989-05-11 | 1990-12-10 | Mitsubishi Electric Corp | データ制御方式 |
JP2001256460A (ja) * | 2000-03-14 | 2001-09-21 | Sharp Corp | 1チップマイクロコンピュータ及びそれを用いたicカード |
JP2008282417A (ja) * | 2001-03-30 | 2008-11-20 | Mips Technologies Inc | コンピュータメモリ保護方式の拡張機構 |
JP2007011580A (ja) * | 2005-06-29 | 2007-01-18 | Toshiba Corp | 情報処理装置 |
JP2007109053A (ja) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | バスアクセス制御装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065296A (ja) * | 2011-09-16 | 2013-04-11 | Freescale Semiconductor Inc | 領域記述子グローバル化制御を有するメモリ管理ユニットおよび動作方法 |
JP2016015158A (ja) * | 2015-09-02 | 2016-01-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10706178B2 (en) | 2016-12-15 | 2020-07-07 | Renesas Electronics Corporation | Data processing apparatus and access control method |
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