JP2010245675A - Oscillation circuit and switching power supply using the same - Google Patents

Oscillation circuit and switching power supply using the same Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an oscillation circuit which does not affect generation accuracy of an on-period Ton even when a switching frequency is changed, and a switching power supply using the same. <P>SOLUTION: The oscillation circuit generates a trapezoidal wave, and since the cycle of the trapezoidal wave is made variable by changing a prescribed time of a second period when the trapezoidal wave holds the same value for a prescribed time by a control signal from the outside of the oscillation circuit, the inclinations of a rise and a fall of the trapezoidal wave in each cycle can be made constant. Accordingly, when the switching power supply device using the oscillation circuit generates the on-period Ton of a switching element from the trapezoidal wave and an error signal, the generation accuracy of the on-period Ton can be kept constant even when a switching frequency is changed. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、周波数を変化させることができる発振回路、およびそれを用いたスイッチング電源装置に関する。   The present invention relates to an oscillation circuit capable of changing a frequency and a switching power supply device using the oscillation circuit.

まず、図８により従来のスイッチング電源装置の構成例について説明する。図８は入力電圧Ｖｉより出力電圧Ｖｏを生成して負荷ＲＬに供給するＰＷＭ（パルス幅変調）方式の降圧型ＤＣ−ＤＣコンバータである。このＤＣ−ＤＣコンバータはオペアンプ（演算増幅器）からなる誤差増幅器１，発振回路２，ＰＷＭコンパレータ３，スイッチング素子としてのＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｑ１，転流素子としてのダイオードＤ１，ＰＷＭコンパレータ３の出力に従いスイッチング素子Ｑ１を駆動するドライブ回路４，インダクタＬ，出力コンデンサＣｏ，電圧設定用のフィードバック手段となる抵抗Ｒ１およびＲ２，出力電圧を設定するための基準電圧Ｖｒｅｆを発生する基準電圧源５，並びに入力電圧Ｖｉを供給する直流入力電源６を有している。誤差増幅器１の非反転入力端子には基準電圧Ｖｒｅｆが入力され、反転入力端子には出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分圧したフィードバック信号ＶFBが入力されている。また、出力端子と反転入力端子の間には位相補償素子として抵抗Ｒ３およびコンデンサＣ１からなる直列回路が接続されている。ＰＷＭコンパレータ３の非反転入力端子には誤差増幅器１の出力信号Ｖｅｒｒが入力され、反転入力端子には発振回路２の出力信号Ｖｏｓｃが入力される。発振回路２の出力信号Ｖｏｓｃの波形は三角波である。ＰＷＭコンパレータ３は誤差増幅器１の出力信号Ｖｅｒｒと三角波Ｖｏｓｃを比較し、三角波Ｖｏｓｃの信号レベルの方が小さければＨ（ハイレベル）を、三角波Ｖｏｓｃの信号レベルの方が大きければＬ（ローレベル）をＰＷＭ信号としてドライブ回路４に出力する。スイッチング素子Ｑ１のドレインおよびダイオードＤ１のカソードは互いに接続されるとともにインダクタＬの一端に接続されている。またスイッチング素子Ｑ１のソースおよびダイオードＤ１のアノードはそれぞれ直流入力電源６の高電位側端子および低電位側端子に接続されている。インダクタＬの他端は負荷ＲＬに接続されている。インダクタＬの他端と直流入力電源６の低電位側端子の間には出力コンデンサＣｏおよび抵抗Ｒ１，Ｒ２の直列回路が並列に接続されている。抵抗Ｒ１とＲ２の接続点の電位は、上述のようにフィードバック信号ＶFBとして誤差増幅器１の反転入力端子へ入力される。 First, a configuration example of a conventional switching power supply device will be described with reference to FIG. FIG. 8 shows a PWM (pulse width modulation) step-down DC-DC converter that generates an output voltage Vo from an input voltage Vi and supplies the output voltage Vo to a load RL. This DC-DC converter includes an error amplifier 1 composed of an operational amplifier (operational amplifier), an oscillation circuit 2, a PWM comparator 3, a P-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor) Q1 as a switching element, a diode D1, as a commutation element. Drive circuit 4 for driving the switching element Q1 according to the output of the PWM comparator 3, an inductor L, an output capacitor Co, resistors R1 and R2 serving as voltage setting feedback means, and a reference for generating a reference voltage Vref for setting the output voltage A voltage source 5 and a DC input power supply 6 for supplying an input voltage Vi are provided. The reference voltage Vref is input to the non-inverting input terminal of the error amplifier 1, and the feedback signal VFB obtained by dividing the output voltage Vo by the resistors R1 and R2 is input to the inverting input terminal. A series circuit including a resistor R3 and a capacitor C1 is connected between the output terminal and the inverting input terminal as a phase compensation element. The output signal Verr of the error amplifier 1 is input to the non-inverting input terminal of the PWM comparator 3, and the output signal Vosc of the oscillation circuit 2 is input to the inverting input terminal. The waveform of the output signal Vosc of the oscillation circuit 2 is a triangular wave. The PWM comparator 3 compares the output signal Verr of the error amplifier 1 with the triangular wave Vosc. If the signal level of the triangular wave Vosc is smaller, it is H (high level), and if the signal level of the triangular wave Vosc is larger, it is L (low level). Is output to the drive circuit 4 as a PWM signal. The drain of the switching element Q1 and the cathode of the diode D1 are connected to each other and to one end of the inductor L. The source of the switching element Q1 and the anode of the diode D1 are connected to the high potential side terminal and the low potential side terminal of the DC input power supply 6, respectively. The other end of the inductor L is connected to the load RL. Between the other end of the inductor L and the low potential side terminal of the DC input power supply 6, a series circuit of an output capacitor Co and resistors R1 and R2 is connected in parallel. The potential at the connection point between the resistors R1 and R2 is input to the inverting input terminal of the error amplifier 1 as the feedback signal VFB as described above.

以下、簡単にこのＤＣ−ＤＣコンバータの動作を説明する。誤差増幅器１は基準電圧Ｖｒｅｆとフィードバック信号ＶFBの差を増幅した誤差信号ＶｅｒｒをＰＷＭコンパレータ３に入力する。ＰＷＭコンパレータ３はＶｅｒｒと三角波Ｖｏｓｃを比較することにより、周期は一定であるが１周期内のＨとＬの割合が誤差増幅器１の出力により変化する方形波のスイッチング信号（ＰＷＭ信号）をドライブ回路４を介してスイッチング素子Ｑ１のゲートに出力する。すなわち、（Ｖｒｅｆ−ＶFB）が大きい（小さい）ほど１周期内のスイッチング素子Ｑ１がオン（導通）する期間が長く（短く）なるような方形波パルスを発生し、インダクタＬに蓄積するエネルギを大きく（小さく）することにより出力電圧Ｖｏを一定に保つ。また、抵抗Ｒ１，Ｒ２はフードバック信号生成回路を構成し、抵抗Ｒ３，コンデンサＣ１，誤差増幅器１および基準電圧源５は誤差増幅回路を構成している。 The operation of this DC-DC converter will be briefly described below. The error amplifier 1 inputs an error signal Verr obtained by amplifying the difference between the reference voltage Vref and the feedback signal VFB to the PWM comparator 3. The PWM comparator 3 compares the Verr and the triangular wave Vosc, thereby generating a square-wave switching signal (PWM signal) whose period is constant but the ratio of H and L in one period changes according to the output of the error amplifier 1. 4 to the gate of the switching element Q1. That is, the energy switching element Q1 is turned on (conductive) generates a square wave pulses as period becomes longer (shorter) that is stored in the inductor L of about 1 cycle (Vref-V FB) is large (small) By increasing (decreasing), the output voltage Vo is kept constant. The resistors R1 and R2 constitute a hoodback signal generation circuit, and the resistor R3, the capacitor C1, the error amplifier 1 and the reference voltage source 5 constitute an error amplification circuit.

スイッチング素子Ｑ１のオン期間およびオフ期間をそれぞれＴｏｎおよびＴｏｆｆ、スイッチング周期をＴｓ（＝Ｔｏｎ＋Ｔｏｆｆ）とすると、従来の降圧型ＤＣ−ＤＣコンバータの入力電圧Ｖｉと出力電圧Ｖｏの関係は次の（１）式となる。
Ｖｏ＝（Ｔｏｎ／Ｔｓ）Ｖｉ＝Ｄ・Ｖｉ （１）
ここで、Ｄ＝Ｔｏｎ／Ｔｏｆｆは時比率であり、オン期間Ｔｏｎとスイッチング周期Ｔｓの比である。
近年、スイッチング電源装置のスイッチング動作に起因するスイッチングノイズが問題となっている。特に、スイッチング周波数が一定であると、当該スイッチング周波数およびその高調波にノイズスペクトルが集中してしまうので、その影響が大きくなる。これを回避するために、スイッチング周波数を決定する三角波Ｖｏｓｃの周期Ｔｓをランダムに変化させてノイズスペクトルを拡散させることが提案されている（例えば、特許文献１，２参照。）。 When the on period and the off period of the switching element Q1 are respectively Ton and Toff and the switching period is Ts (= Ton + Toff), the relationship between the input voltage Vi and the output voltage Vo of the conventional step-down DC-DC converter is the following (1). It becomes an expression.
Vo = (Ton / Ts) Vi = D · Vi (1)
Here, D = Ton / Toff is a time ratio, which is a ratio between the on period Ton and the switching period Ts.
In recent years, switching noise caused by the switching operation of a switching power supply device has become a problem. In particular, if the switching frequency is constant, the noise spectrum is concentrated on the switching frequency and its harmonics, so that the influence is increased. In order to avoid this, it has been proposed to diffuse the noise spectrum by randomly changing the period Ts of the triangular wave Vosc that determines the switching frequency (see, for example, Patent Documents 1 and 2).

特開２００４−２６６７８０号公報JP 2004-266780 A 特開２００３−３２４９４４号公報JP 2003-324944 A

図９に出力である三角波の周期Ｔｓを変化させることのできる発振回路の構成例、図１０にそのタイミングチャートを示す。図９において１０，１１は外部からの制御信号Ｉｓｉｇによってその電流値ＩｏｓｃＨ，ＩｏｓｃＬを変化させる定電流源、ＭＰ１はＰチャネルＭＯＳトランジスタ、ＭＮ１はＮチャネルＭＯＳトランジスタ、Ｃｔはタイミングコンデンサ、２０，２１はコンパレータ、および３０はＲＳフリップフロップである。定電流源１０、ＰチャネルＭＯＳトランジスタＭＰ１、ＮチャネルＭＯＳトランジスタＭＮ１および定電流源１１は直列に接続されるとともに、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１のゲートが接続されていて、これにより両者が相補的にオンオフ（一方がオンなら他方がオフ）する。ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１の接続点は、タイミングコンデンサの一端、コンパレータ２０の非反転端子およびコンパレータの反転端子に接続されている。また、この接続点の電位Ｖｏｓｃが発振回路の出力となる。コンパレータ２０の反転入力端子には第１の基準電圧ＶｔｈＨが入力され、コンパレータ２１の非反転入力端子には第２の基準電圧ＶｔｈＬが入力されている。第１の基準電圧ＶｔｈＨと第２の基準電圧ＶｔｈＬの間には、ＶｔｈＨ＞ＶｔｈＬという関係がある。コンパレータ２０の出力端子はＲＳフリップフロップ３０のセット端子Ｓに接続され、コンパレータ２１の出力端子はＲＳフリップフロップ３０のリセット端子Ｒに接続されている。フリップフロップの出力端子Ｑ（出力端子Ｑから出力される信号をＱ出力とする）は、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１のゲートに接続されている。   FIG. 9 shows an example of the configuration of an oscillation circuit that can change the period Ts of the output triangular wave, and FIG. 10 shows a timing chart thereof. In FIG. 9, reference numerals 10 and 11 denote constant current sources for changing the current values IoscH and IoscL by an external control signal Isig, MP1 is a P-channel MOS transistor, MN1 is an N-channel MOS transistor, Ct is a timing capacitor, and 20 and 21 are The comparator and 30 are RS flip-flops. The constant current source 10, the P channel MOS transistor MP1, the N channel MOS transistor MN1, and the constant current source 11 are connected in series, and the gates of the P channel MOS transistor MP1 and the N channel MOS transistor MN1 are connected. Both are turned on and off complementarily (if one is on, the other is off). The connection point between the P-channel MOS transistor MP1 and the N-channel MOS transistor MN1 is connected to one end of the timing capacitor, the non-inverting terminal of the comparator 20, and the inverting terminal of the comparator. The potential Vosc at this connection point is the output of the oscillation circuit. The first reference voltage VthH is input to the inverting input terminal of the comparator 20, and the second reference voltage VthL is input to the non-inverting input terminal of the comparator 21. There is a relationship of VthH> VthL between the first reference voltage VthH and the second reference voltage VthL. The output terminal of the comparator 20 is connected to the set terminal S of the RS flip-flop 30, and the output terminal of the comparator 21 is connected to the reset terminal R of the RS flip-flop 30. The output terminal Q of the flip-flop (the signal output from the output terminal Q is defined as Q output) is connected to the gates of the P-channel MOS transistor MP1 and the N-channel MOS transistor MN1.

フリップフロップの出力端子ＱからＬが出力されていると、ＰチャネルＭＯＳトランジスタＭＰ１がオン、ＮチャネルＭＯＳトランジスタＭＮ１がオフで、定電流源１０の定電流ＩｏｓｃＨによりタイミングコンデンサＣｔが充電され、電圧Ｖｏｓｃは直線的に増加する。タイミングコンデンサＣｔの容量値もＣｔで表すと、電圧Ｖｏｓｃの増加の傾きはＩｏｓｃＨ／Ｃｔである。フリップフロップの出力端子ＱからＨが出力されていると、ＰチャネルＭＯＳトランジスタＭＰ１がオフ、ＮチャネルＭＯＳトランジスタＭＮ１がオンで、定電流源１１の定電流ＩｏｓｃＬによりタイミングコンデンサＣｔの電荷が放電され、電圧Ｖｏｓｃは直線的に減少する。電圧Ｖｏｓｃの減少の傾きはＩｏｓｃＬ／Ｃｔである。
電圧Ｖｏｓｃが増加を続けているときに第１の基準電圧ＶｔｈＨに達するとコンパレータ２０の出力がＨに反転し、これによりＲＳフリップフロップ３０がセットされてＱ出力がＨとなる。すると、上記のように電圧Ｖｏｓｃは直線的に減少していき、第２の基準電圧ＶｔｈＬに達すると、コンパレータ２１の出力がＨに反転し、これによりＲＳフリップフロップ３０がリセットされてＱ出力がＬとなる。これにより、電圧Ｖｏｓｃが再び増加を開始する。以上の動作を繰り返すことにより、電圧Ｖｏｓｃは第１の基準電圧ＶｔｈＨと第２の基準電圧ＶｔｈＬの間で振動する三角波となる。 When L is output from the output terminal Q of the flip-flop, the P-channel MOS transistor MP1 is turned on, the N-channel MOS transistor MN1 is turned off, the timing capacitor Ct is charged by the constant current IoscH of the constant current source 10, and the voltage Vosc Increases linearly. When the capacitance value of the timing capacitor Ct is also represented by Ct, the slope of increase of the voltage Vosc is IoscH / Ct. When H is output from the output terminal Q of the flip-flop, the P-channel MOS transistor MP1 is turned off and the N-channel MOS transistor MN1 is turned on, and the charge of the timing capacitor Ct is discharged by the constant current IoscL of the constant current source 11. The voltage Vosc decreases linearly. The slope of decrease of the voltage Vosc is IoscL / Ct.
When the voltage Vosc continues to increase, when the first reference voltage VthH is reached, the output of the comparator 20 is inverted to H, whereby the RS flip-flop 30 is set and the Q output becomes H. Then, as described above, the voltage Vosc decreases linearly. When the voltage reaches the second reference voltage VthL, the output of the comparator 21 is inverted to H, thereby resetting the RS flip-flop 30 and outputting the Q output. L. Thereby, the voltage Vosc starts increasing again. By repeating the above operation, the voltage Vosc becomes a triangular wave that oscillates between the first reference voltage VthH and the second reference voltage VthL.

制御信号Ｉｓｉｇにより電流値ＩｏｓｃＨ，ＩｏｓｃＬを変化させると電圧Ｖｏｓｃの増減の傾きが変化するので、その周期Ｔｓ、すなわちスイッチング周波数を変えることができる。その様子を図１０に示す。図１０は、制御信号Ｉｓｉｇにより電流値ＩｏｓｃＨおよびＩｏｓｃＬをそれぞれＩｏｓｃＨ１，ＩｏｓｃＨ２，ＩｏｓｃＨ３（ＩｏｓｃＨ１＞ＩｏｓｃＨ２＞ＩｏｓｃＨ３）およびＩｏｓｃＬ１，ＩｏｓｃＬ２，ＩｏｓｃＬ３（ＩｏｓｃＬ＞ＩｏｓｃＬ２＞ＩｏｓｃＬ３）に変化させたときの電圧Ｖｏｓｃの波形である。電流値ＩｏｓｃＨ，ＩｏｓｃＬが小さくなるにつれて電圧Ｖｏｓｃの増減の傾きが小さくなり、周期Ｔｓが長くなる。すなわち、スイッチング周波数が低くなる（図１０における各周期のスイッチング周波数ｆ１，ｆ２，ｆ３は、ｆ１＞ｆ２＞ｆ３となる。）。
ここで、周期Ｔｓが長くなるとオン期間Ｔｏｎの生成精度が悪くなるという問題が生じる。オン期間Ｔｏｎは、図８のＰＷＭコンパレータ３が誤差信号Ｖｅｒｒと三角波Ｖｏｓｃを比較することによって決定しているが、三角波Ｖｏｓｃの傾きが小さくなって三角波が寝てくると、誤差信号Ｖｅｒｒと三角波Ｖｏｓｃが等しくなる点の検出に誤差が乗りやすくなる。すなわち、ノイズやＰＷＭコンパレータ３０のオフセット電圧の影響で誤差信号Ｖｅｒｒが少しずれただけでも、オン期間Ｔｏｎが大きく変わってしまうことになる。従い、スイッチング周期をさほど大きくは変えられないという問題が生じる。 When the current values IoscH and IoscL are changed by the control signal Isig, the slope of increase / decrease in the voltage Vosc changes, so that the cycle Ts, that is, the switching frequency can be changed. This is shown in FIG. FIG. 10 shows that when current values IoscH and IoscL are changed to IoscH1, IoscH2, IoscH3 (IoscH1>IoscH2> IoscH3) and IoscL1, IoscL2, IoscL3 (voltage of IoscL>IoscL2> IoscL3) by the control signal Isig, respectively. It is. As the current values IoscH and IoscL become smaller, the slope of increase / decrease in the voltage Vosc becomes smaller and the cycle Ts becomes longer. That is, the switching frequency is lowered (the switching frequencies f1, f2, and f3 in each cycle in FIG. 10 are f1>f2> f3).
Here, when the period Ts becomes longer, there arises a problem that the generation accuracy of the on-period Ton deteriorates. The ON period Ton is determined by the PWM comparator 3 of FIG. 8 comparing the error signal Verr and the triangular wave Vosc. When the triangular wave Vosc becomes smaller and the triangular wave falls, the error signal Verr and the triangular wave Vosc are determined. It is easy to introduce an error in the detection of the points where are equal. That is, even if the error signal Verr is slightly deviated due to the influence of noise or the offset voltage of the PWM comparator 30, the on-period Ton changes greatly. Accordingly, there arises a problem that the switching period cannot be changed so much.

本発明は上記の点に鑑みてなされたものであり、その目的は上記の課題を解決して、スイッチング周波数を変えてもオン期間Ｔｏｎの生成精度に影響を与えることがない発振回路、およびそれを用いたスイッチング電源装置を提供することにある。   The present invention has been made in view of the above points, and an object of the present invention is to solve the above-described problems, and an oscillation circuit that does not affect the generation accuracy of the on period Ton even if the switching frequency is changed, and It is to provide a switching power supply device using the above.

そこで、上記課題を解決するために、請求項１に係る発明は、台形波を生成する発振回路であって、前記台形波が第１の基準電圧から第２の基準電圧まで第１の傾きで増加する第１期間、前記台形波が前記第２の基準電圧に達すると所定時間同じ値を保持する第２期間、および前記台形波が前記所定時間経過後に第２の傾きで前記第１の基準電圧まで減少する第３期間からなる周期を有し、前記所定時間が前記発振回路に対する制御信号により可変であることを特徴とする。
請求項２に係る発明は、請求項１に係る発明において、タイミングコンデンサ、第１の定電流源および第２の定電流源を有し、前記タイミングコンデンサの両端電圧を前記台形波とし、前記第１期間は前記タイミングコンデンサが前記第１の定電流源により充電され、前記第３の期間は前記タイミングコンデンサが前記第２の定電流源により放電される期間であることを特徴とする。 In order to solve the above problem, an invention according to claim 1 is an oscillation circuit that generates a trapezoidal wave, wherein the trapezoidal wave has a first slope from a first reference voltage to a second reference voltage. A first period that increases, a second period in which the trapezoidal wave maintains the same value for a predetermined time when the trapezoidal wave reaches the second reference voltage, and the first reference with a second slope after the predetermined time has elapsed. It has a period consisting of a third period that decreases to a voltage, and the predetermined time is variable by a control signal for the oscillation circuit.
The invention according to claim 2 is the invention according to claim 1, further comprising a timing capacitor, a first constant current source, and a second constant current source, wherein the voltage across the timing capacitor is the trapezoidal wave, One period is a period in which the timing capacitor is charged by the first constant current source, and the third period is a period in which the timing capacitor is discharged by the second constant current source.

請求項３に係る発明は、請求項１または２に係る発明において、前記台形波が第２の基準電圧に達するとトリガーされて前記所定時間を規定する遅延回路を有し、該遅延回路の出力により前記第３の期間が開始することを特徴とする。
請求項４に係る発明は、請求項３に係る発明において、前記遅延回路が積分コンデンサを第３の定電流源により充電または放電を行う積分回路を有し、前記所定時間が前記積分回路の出力が前記積分コンデンサ放電時の電圧から第３の基準電圧に達するまでの時間であり、前記積分コンデンサの容量値または／かつ前記第３の定電流源の定電流値が前記制御信号により制御されることを特徴とする。
請求項５に係る発明は、請求項４に係る発明において、複数のコンデンサを有し、前記制御信号により前記複数のコンデンサが取捨選択されて前記積分回路を構成することを特徴とする。 The invention according to claim 3 is the invention according to claim 1 or 2, further comprising a delay circuit that is triggered when the trapezoidal wave reaches the second reference voltage and defines the predetermined time, and an output of the delay circuit To start the third period.
The invention according to claim 4 is the invention according to claim 3, wherein the delay circuit includes an integration circuit that charges or discharges the integration capacitor with a third constant current source, and the predetermined time is an output of the integration circuit. Is the time from the voltage at the time of discharge of the integration capacitor to the third reference voltage, and the capacitance value of the integration capacitor and / or the constant current value of the third constant current source are controlled by the control signal. It is characterized by that.
The invention according to claim 5 is the invention according to claim 4, characterized in that it has a plurality of capacitors, and the integration circuit is configured by selecting the plurality of capacitors by the control signal.

請求項６に係る発明は、請求項４または５に係る発明において、複数の定電流源を有し、前記制御信号により前記複数の定電流源が取捨選択されて前記第３の定電流源を構成することを特徴とする。
請求項７に係る発明は、請求項３に係る発明において、前記遅延回路が、前記制御信号によりカウント値がプリセットされるカウンタであることを特徴とする。
請求項８に係る発明は、スイッチング素子をスイッチングして所定の出力電圧を得るスイッチング電源回路であって、出力電圧と設定電圧との差を増幅した誤差信号を生成する誤差増幅器、請求項１ないし７のいずれか１項にかかる発明の発振回路、および誤差信号と前記発振回路の出力を比較するＰＷＭコンパレータを有し、該ＰＷＭコンバレータの出力に基づき前記スイッチング素子のスイッチングを制御することを特徴とする。 The invention according to claim 6 is the invention according to claim 4 or 5, further comprising a plurality of constant current sources, wherein the plurality of constant current sources are selected according to the control signal and the third constant current source is selected. It is characterized by comprising.
The invention according to claim 7 is the invention according to claim 3, wherein the delay circuit is a counter whose count value is preset by the control signal.
An invention according to claim 8 is a switching power supply circuit that obtains a predetermined output voltage by switching a switching element, and an error amplifier that generates an error signal obtained by amplifying a difference between the output voltage and a set voltage. 7. An oscillation circuit according to any one of claims 7 and 7, a PWM comparator for comparing an error signal and an output of the oscillation circuit, and controlling switching of the switching element based on the output of the PWM converter. To do.

この発明の発振回路は台形波を生成し、発振回路外部からの制御信号により台形波が所定時間同じ値を保持する第２期間の所定時間を変更して台形波の周期を可変とするので、それぞれの周期における台形波の立ち上がりおよび立ち下りの傾きを一定にできる。従い、この発明の発振回路を用いたこの発明のスイッチング電源装置が台形波と誤差信号からスイッチング素子のオン期間Ｔｏｎを生成するとき、スイッチング周波数が変わってもオン期間Ｔｏｎの生成精度を一定に保つことができる。   Since the oscillation circuit of the present invention generates a trapezoidal wave and changes the predetermined time of the second period in which the trapezoidal wave holds the same value for a predetermined time by a control signal from the outside of the oscillation circuit, the period of the trapezoidal wave is made variable. The rise and fall slopes of the trapezoidal wave in each period can be made constant. Therefore, when the switching power supply device of the present invention using the oscillation circuit of the present invention generates the ON period Ton of the switching element from the trapezoidal wave and the error signal, the generation accuracy of the ON period Ton is kept constant even if the switching frequency changes. be able to.

本発明に係る発振回路の基本構成を示す図である。It is a figure which shows the basic composition of the oscillation circuit which concerns on this invention. 本発明に係る発振回路から出力される台形波信号を示す図である。It is a figure which shows the trapezoid wave signal output from the oscillation circuit which concerns on this invention. 図１に示す遅延回路の構成例を示す図である。FIG. 2 is a diagram illustrating a configuration example of a delay circuit illustrated in FIG. 1. 図３に示す電流可変の定電流源の構成例を示す図である。FIG. 4 is a diagram illustrating a configuration example of a variable current constant current source illustrated in FIG. 3. 図３に示す電流可変の定電流源の別の構成例を示す図である。FIG. 4 is a diagram illustrating another configuration example of the variable current constant current source illustrated in FIG. 3. 図３に示す容量可変のコンデンサの構成例を示す図である。FIG. 4 is a diagram illustrating a configuration example of a variable capacitance capacitor illustrated in FIG. 3. 図１に示す遅延回路の別の構成例を示す図である。FIG. 3 is a diagram illustrating another configuration example of the delay circuit illustrated in FIG. 1. スイッチング電源装置の構成例を示す図である。It is a figure which shows the structural example of a switching power supply device. 三角波を生成する発振回路の構成例を示す図である。It is a figure which shows the structural example of the oscillation circuit which produces | generates a triangular wave. 図９に示す発振回路の出力信号を示すタイミングチャートで、周期が変わる三角波を示すものである。FIG. 10 is a timing chart showing an output signal of the oscillation circuit shown in FIG. 9 and shows a triangular wave whose period changes. FIG.

本発明の実施の形態について、以下説明する。図１は本発明に係る発振回路の基本構成を示す図である。図８のスイッチング電源装置の発振回路２を図１に示す発振回路に置き換えることにより、本発明に係るスイッチング電源装置が構成される。また、図２は、図１の発振回路から出力される台形波信号Ｖｄｏｓｃを示す図である。
図１の発振回路は図９に示す三角波を生成する従来の発振回路に対し、ＮチャネルＭＯＳトランジスタＭＮ２およびディレイ回路５０を追加するとともに、その電流値ＩｏｓｃＨ，ＩｏｓｃＬを変化させる定電流源１０，１１を、電流値が固定の定電流源４０，４１に置き換えたものである。その他の部位は図９のものと共通であり、図９と同じ符号を付して、詳細な説明は省略する。遅延回路５０は、入力信号ＤＬＹｉｎの立ち上がりを制御信号ＤＬＹｃｏｎｔで指定される所定時間だけ遅延させて信号ＤＬＹｏｕｔとして出力するものである。入力信号ＤＬＹｉｎの立ち下がりの遅延は必要ではない。遅延回路５０が入力信号ＤＬＹｉｎの立ち上がりのみを遅延し、立ち下がりは遅延させないものであれば、ＮチャネルＭＯＳトランジスタＭＮ１は不要である。タイミングコンデンサＣｔの両端電圧（積分電圧）Ｖｄｏｓｃが、本発振回路の出力信号であり、後述のように台形波となる。 Embodiments of the present invention will be described below. FIG. 1 is a diagram showing a basic configuration of an oscillation circuit according to the present invention. The switching power supply according to the present invention is configured by replacing the oscillation circuit 2 of the switching power supply of FIG. 8 with the oscillation circuit shown in FIG. FIG. 2 is a diagram showing a trapezoidal wave signal Vdosc output from the oscillation circuit of FIG.
The oscillation circuit of FIG. 1 has an N-channel MOS transistor MN2 and a delay circuit 50 added to the conventional oscillation circuit that generates the triangular wave shown in FIG. 9, and constant current sources 10 and 11 that change the current values IoscH and IoscL. Are replaced with constant current sources 40 and 41 having a fixed current value. The other parts are the same as those in FIG. 9, and are given the same reference numerals as those in FIG. The delay circuit 50 delays the rising edge of the input signal DLYin by a predetermined time specified by the control signal DLYcont and outputs it as a signal DLYout. A delay in falling of the input signal DLYin is not necessary. If the delay circuit 50 delays only the rising edge of the input signal DLYin and does not delay the falling edge, the N-channel MOS transistor MN1 is unnecessary. A voltage (integrated voltage) Vdosc across the timing capacitor Ct is an output signal of the oscillation circuit, and becomes a trapezoidal wave as will be described later.

図１に示す発振回路の動作について説明する。今、ＲＳフリップフロップのＱ出力がＬであるとすると、ＰチャネルＭＯＳトランジスタＭＰ１がオン、ＮチャネルＭＯＳトランジスタＭＮ１がオフで、タイミングコンデンサＣｔが定電流源４０からの定電流ＩｏｓｃＨで充電されている。タイミングコンデンサＣｔの両端電圧Ｖｄｏｓｃが第１の基準電圧ＶｔｈＨに達すると、図９の発振回路と同様にＲＳフリップフロップ３０のＱ出力がＨとなる。すると、ＰチャネルＭＯＳトランジスタＭＰ１がオフ、ＮチャネルＭＯＳトランジスタＭＮ１がオンとなる。また、ＲＳフリップフロップ３０のＱ出力がＨとなっても制御信号ＤＬＹｃｏｎｔで指定される所定時間が経過していないと遅延回路５０の出力はＬのままであり、ＮチャネルＭＯＳトランジスタＭＮ２はオフとなっている。すると、タイミングコンデンサＣｔは定電流源４０，４１のいずれとも接続されていない状態となり、タイミングコンデンサＣｔは充電も放電もされないから電圧Ｖｄｏｓｃは一定の値を保つ。制御信号ＤＬＹｃｏｎｔで指定される所定時間が経過すると遅延回路５０は入力信号ＤＬＹｉｎのＨレベルを出力信号ＤＬＹｏｕｔに伝えるから、ＮチャネルＭＯＳトランジスタＭＮ２がオンする。すると、タイミングコンデンサＣｔが定電流源４１に接続されて、コンデンサＣｔは定電流ＩｏｓｃＬで放電される。   The operation of the oscillation circuit shown in FIG. 1 will be described. Now, assuming that the Q output of the RS flip-flop is L, the P-channel MOS transistor MP1 is on, the N-channel MOS transistor MN1 is off, and the timing capacitor Ct is charged with the constant current IoscH from the constant current source 40. . When the voltage Vdosc across the timing capacitor Ct reaches the first reference voltage VthH, the Q output of the RS flip-flop 30 becomes H as in the oscillation circuit of FIG. Then, the P-channel MOS transistor MP1 is turned off and the N-channel MOS transistor MN1 is turned on. Even if the Q output of the RS flip-flop 30 becomes H, if the predetermined time specified by the control signal DLYcont has not elapsed, the output of the delay circuit 50 remains L, and the N-channel MOS transistor MN2 is turned off. It has become. Then, the timing capacitor Ct is not connected to any of the constant current sources 40 and 41, and the timing capacitor Ct is neither charged nor discharged, so the voltage Vdosc maintains a constant value. When a predetermined time specified by the control signal DLYcont elapses, the delay circuit 50 transmits the H level of the input signal DLYin to the output signal DLYout, so that the N-channel MOS transistor MN2 is turned on. Then, the timing capacitor Ct is connected to the constant current source 41, and the capacitor Ct is discharged with the constant current IoscL.

次に電圧Ｖｄｏｓｃが第２の基準電圧ＶｔｈＬに達すると、図９の発振回路と同様にＲＳフリップフロップ３０のＱ出力がＬとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオン、ＮチャネルＭＯＳトランジスタＭＮ１がオフとなり、次の発振周期に移行する。図２に示すように、このような動きをする電圧信号Ｖｄｏｓｃは台形波となる（厳密にいえば、上記所定時間がゼロのときは三角波となる。）。台形波Ｖｄｏｓｃの１周期において、定電流源４０の定電流ＩｏｓｃＨによりタイミングコンデンサが第２の基準電圧ＶｔｈＬから第１の基準電圧ＶｔｈＨまで充電されている期間を第１期間、電圧Ｖｄｏｓｃが第１の基準電圧ＶｔｈＨに留まっている期間を第２期間、定電流源４１の定電流ＩｏｓｃＬによりタイミングコンデンサが第１の基準電圧ＶｔｈＨから第２の基準電圧ＶｔｈＬまで放電されている期間を第３期間とする。第１期間において電圧Ｖｄｏｓｃが上昇するときの傾き（第１の傾き）は定電流ＩｏｓｃＨの電流値とコンデンサＣｔの容量値によって定まり、発振回路の周期には無関係となる。また、第３期間において電圧Ｖｄｏｓｃが減少するときの傾き（第２の傾き）は定電流ＩｏｓｃＬの電流値とコンデンサＣｔの容量値によって定まり、発振回路の周期には無関係となる。なお、遅延回路５０が入力信号ＤＬＹｉｎの立ち下がりを遅延させないものであれば、ＲＳフリップフロップ３０のＱ出力がＬになると即座にＮチャネルＭＯＳトランジスタＭＮ２がオフするので、ＮチャネルＭＯＳトランジスタＭＮ１は不要である。遅延回路５０が入力信号ＤＬＹｉｎの立ち下がりを遅延させるものであると、その遅延の間、タイミングコンデンサＣｔが定電流源４０，４１の両方に接続されてしまうので、それを防ぐためにはＮチャネルＭＯＳトランジスタＭＮ１は必要である。   Next, when the voltage Vdosc reaches the second reference voltage VthL, the Q output of the RS flip-flop 30 becomes L, the P channel MOS transistor MP1 is turned on, and the N channel MOS transistor MN1 is turned off as in the oscillation circuit of FIG. Then, the next oscillation cycle starts. As shown in FIG. 2, the voltage signal Vdosc that moves in this manner becomes a trapezoidal wave (strictly speaking, when the predetermined time is zero, it becomes a triangular wave). In one cycle of the trapezoidal wave Vdosc, the period during which the timing capacitor is charged from the second reference voltage VthL to the first reference voltage VthH by the constant current IoscH of the constant current source 40 is the first period, and the voltage Vdosc is the first The period in which the reference voltage VthH remains is the second period, and the period in which the timing capacitor is discharged from the first reference voltage VthH to the second reference voltage VthL by the constant current IoscL of the constant current source 41 is the third period. . The slope (first slope) when the voltage Vdosc rises in the first period is determined by the current value of the constant current IoscH and the capacitance value of the capacitor Ct, and is independent of the cycle of the oscillation circuit. In addition, the slope (second slope) when the voltage Vdosc decreases in the third period is determined by the current value of the constant current IoscL and the capacitance value of the capacitor Ct, and is independent of the period of the oscillation circuit. If the delay circuit 50 does not delay the falling of the input signal DLYin, the N-channel MOS transistor MN1 is immediately turned off when the Q output of the RS flip-flop 30 becomes L, so the N-channel MOS transistor MN1 is unnecessary. It is. If the delay circuit 50 delays the falling edge of the input signal DLYin, the timing capacitor Ct is connected to both the constant current sources 40 and 41 during the delay. The transistor MN1 is necessary.

図２に示すように、制御信号ＤＬＹｃｏｎｔで遅延回路５０の遅延時間である第２期間を変更することにより台形波Ｖｄｏｓｃの周期、すなわち周波数を可変とすることができる。周期は可変であるが、第１期間における台形波Ｖｄｏｓｃの傾き、および第３期間における台形波Ｖｄｏｓｃの傾きは一定である。上述のように、図８のスイッチング電源装置の発振回路２を図１に示す発振回路に置き換えることにより、本発明に係るスイッチング電源装置が構成されるので、本発明に係るスイッチング電源装置は誤差信号Ｖｅｒｒと三角波Ｖｏｓｃが等しくなる点の検出精度を常に一定することができ、スイッチング周波数を変えてもオン期間Ｔｏｎの生成精度に影響を与えることがない。
図３は遅延回路５０の構成例を示す図である。図３において、５１はコンパレータ、５２は定電流源、５３は積分コンデンサ、ＭＮ３はＮチャネルＭＯＳトランジスタ、５４はインバータである。定電流源５２と積分コンデンサ５３は直列に接続されている。また、積分コンデンサ５３にはＮチャネルＭＯＳトランジスタＭＮ３が並列に接続され、ＮチャネルＭＯＳトランジスタＭＮ３のゲートには、インバータ５４を介して遅延回路５０への入力信号ＤＬＹｉｎが印加されている。コンパレータ５１の非反転入力端子は定電流源５２と積分コンデンサ５３との接続点に接続されている。コンパレータ５１の反転入力端子には第３の基準電圧Ｖ０が入力されている。コンパレータ５１の出力が、遅延回路５０の出力信号ＤＬＹｏｕｔを与える。定電流源５２の定電流値または／かつ積分コンデンサ５３の容量値は可変であり、遅延回路５０の制御信号ＤＬＹｃｏｎｔにより決定される。 As shown in FIG. 2, the period of the trapezoidal wave Vdosc, that is, the frequency, can be made variable by changing the second period, which is the delay time of the delay circuit 50, with the control signal DLYcont. Although the period is variable, the slope of the trapezoidal wave Vdosc in the first period and the slope of the trapezoidal wave Vdosc in the third period are constant. As described above, the switching power supply according to the present invention is configured by replacing the oscillation circuit 2 of the switching power supply of FIG. 8 with the oscillation circuit shown in FIG. The detection accuracy at the point where Verr and the triangular wave Vosc are equal can be kept constant, and even if the switching frequency is changed, the generation accuracy of the on period Ton is not affected.
FIG. 3 is a diagram illustrating a configuration example of the delay circuit 50. In FIG. 3, 51 is a comparator, 52 is a constant current source, 53 is an integrating capacitor, MN3 is an N-channel MOS transistor, and 54 is an inverter. The constant current source 52 and the integrating capacitor 53 are connected in series. An N channel MOS transistor MN3 is connected in parallel to the integrating capacitor 53, and an input signal DLYin to the delay circuit 50 is applied to the gate of the N channel MOS transistor MN3 via an inverter. A non-inverting input terminal of the comparator 51 is connected to a connection point between the constant current source 52 and the integrating capacitor 53. A third reference voltage V 0 is input to the inverting input terminal of the comparator 51. The output of the comparator 51 provides the output signal DLYout of the delay circuit 50. The constant current value of the constant current source 52 and / or the capacitance value of the integrating capacitor 53 is variable and is determined by the control signal DLYcont of the delay circuit 50.

この遅延回路の動作について説明する。信号ＤＬＹｉｎは図１のＲＳフリップフロップ３０のＱ出力であり、信号Ｖｄｏｓｃが増加中でまだ第１の基準電圧ＶｔｈＨに達していないときはＬである。このときは図３のＮチャネルＭＯＳトランジスタＭＮ３がオンしているので、積分コンデンサ５３は放電状態でその両端電圧Ｖｄｌｙはゼロ（ボルト）の初期状態となっている。Ｖ０＞０であるから、コンパレータ５１の出力はＬである。信号Ｖｄｏｓｃが第１の基準電圧ＶｔｈＨに達すると信号ＤＬＹｉｎがＨとなり、ＮチャネルＭＯＳトランジスタＭＮ３がオフして定電流源５２の定電流が積分コンデンサ５３を充電していく（積分コンデンサ５３が定電流源５２の定電流を積分していく）。これにより積分コンデンサ５３の両端電圧Ｖｄｌｙは直線的に増加する。そしてＶｄｌｙが第３の基準電圧Ｖ０に達するとコンパレータ５１の出力が反転し、信号ＤＬＹｏｕｔがＨとなる。すなわち、この回路は、信号ＤＬＹｉｎをＴｄｌｙ＝Ｖ０＊（積分コンデンサ５３の容量値）／（定電流源５２の定電流値）で与えられる時間Ｔｄｌｙだけ遅延させて出力信号ＤＬＹｏｕｔとして出力するものである。この遅延時間Ｔｄｌｙは、積分コンデンサ５３の容量値または／かつ定電流源５２の定電流値を変えることにより変更できる。すなわち、制御信号ＤＬＹｃｏｎｔによりスイッチング周期（スイッチング周波数）を変更することができる。なお、時間Ｔｄｌｙだけ遅延するのは信号ＤＬＹｉｎの立ち上がりだけである。信号ＤＬＹｉｎが立ち下がると、トランジスタＭＮ３がオンし、直ちにコンデンサが放電されてコンパレータ５１の出力が反転するので、遅延は生じない。   The operation of this delay circuit will be described. The signal DLYin is the Q output of the RS flip-flop 30 in FIG. 1, and is L when the signal Vdosc is increasing and has not yet reached the first reference voltage VthH. At this time, since the N-channel MOS transistor MN3 of FIG. 3 is turned on, the integrating capacitor 53 is in a discharged state, and the voltage Vdly at both ends thereof is in an initial state of zero (volt). Since V0> 0, the output of the comparator 51 is L. When the signal Vdosc reaches the first reference voltage VthH, the signal DLYin becomes H, the N-channel MOS transistor MN3 is turned off, and the constant current of the constant current source 52 charges the integration capacitor 53 (the integration capacitor 53 is constant current). The constant current of the source 52 is integrated). As a result, the voltage Vdly across the integration capacitor 53 increases linearly. When Vdly reaches the third reference voltage V0, the output of the comparator 51 is inverted and the signal DLYout becomes H. That is, this circuit delays the signal DLYin by a time Tdly given by Tdly = V0 * (capacitance value of the integrating capacitor 53) / (constant current value of the constant current source 52), and outputs it as the output signal DLYout. . This delay time Tdly can be changed by changing the capacitance value of the integrating capacitor 53 and / or the constant current value of the constant current source 52. That is, the switching cycle (switching frequency) can be changed by the control signal DLYcont. Note that only the rise of the signal DLYin is delayed by the time Tdly. When the signal DLYin falls, the transistor MN3 is turned on, the capacitor is immediately discharged, and the output of the comparator 51 is inverted, so that no delay occurs.

図４は電流可変の定電流源５２の構成例を示す図である。電流可変の定電流源５２はｎ個の定電流源Ｉ１〜Ｉｎとｎ個のＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎを有している。ＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎのソースはそれぞれ定電流源Ｉ１〜Ｉｎに接続され、ＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎのドレインは共通接続されていて、図４には図示しない積分コンデンサ５３に接続されている。制御信号ＤＬＹｃｏｎｔはｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎで構成され、ｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎはそれぞれＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎに接続されている。この構成により、ＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎのうち、ｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎのうち信号の値がＬであるものに対応するものがオンして、当該トランジスタに接続されている定電流源の定電流が積分コンデンサ５３に供給される。従い、制御信号ＤＬＹｃｏｎｔにより定電流源５２の定電流値を変更することができる。   FIG. 4 is a diagram illustrating a configuration example of the variable current constant current source 52. The variable current source 52 has n constant current sources I1 to In and n P channel MOS transistors MP41 to MP4n. The sources of the P-channel MOS transistors MP41 to MP4n are connected to the constant current sources I1 to In, respectively, and the drains of the P-channel MOS transistors MP41 to MP4n are connected in common, and are connected to an integration capacitor 53 (not shown in FIG. 4). Yes. The control signal DLYcont is composed of n-bit signals DLYcon1 to DLYconn, and the n-bit signals DLYcon1 to DLYconn are connected to P-channel MOS transistors MP41 to MP4n, respectively. With this configuration, among the P-channel MOS transistors MP41 to MP4n, those corresponding to the n-bit signals DLYcon1 to DLYconn whose signal value is L are turned on, and the constant current source connected to the transistor Is supplied to the integrating capacitor 53. Accordingly, the constant current value of the constant current source 52 can be changed by the control signal DLYcont.

図５は電流可変の定電流源５２の別の構成例を示す図である。図５の定電流源５２は、オペアンプＯＰＡ、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４、ＮチャネルＭＯＳトランジスタＭＮ４および抵抗Ｒを有している。オペアンプＯＰＡの非反転入力端子には制御信号ＤＬＹｃｏｎｔが入力され、反転入力端子はＮチャネルＭＯＳトランジスタＭＮ４と抵抗Ｒの接続点に接続されている。ＰチャネルＭＯＳトランジスタＭＰ４，ＮチャネルＭＯＳトランジスタＭＮ４および抵抗Ｒが直列に接続されるとともに、ＰチャネルＭＯＳトランジスタＭＰ４のゲートはＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ４のゲートはまたＰチャネルＭＯＳトランジスタＭＰ４のゲートにも接続されて、ＰチャネルＭＯＳトランジスタＭＰ３とＭＰ４はカレントミラー回路を構成している。ＰチャネルＭＯＳトランジスタＭＰ４のドレインは、図５には図示しない積分コンデンサ５３に接続されている。   FIG. 5 is a diagram showing another configuration example of the constant current source 52 with variable current. 5 has an operational amplifier OPA, P-channel MOS transistors MP3 and MP4, an N-channel MOS transistor MN4, and a resistor R. The control signal DLYcont is input to the non-inverting input terminal of the operational amplifier OPA, and the inverting input terminal is connected to the connection point between the N-channel MOS transistor MN4 and the resistor R. P-channel MOS transistor MP4, N-channel MOS transistor MN4 and resistor R are connected in series, and the gate of P-channel MOS transistor MP4 is connected to the drain of P-channel MOS transistor MP4. The gate of P channel MOS transistor MP4 is also connected to the gate of P channel MOS transistor MP4, and P channel MOS transistors MP3 and MP4 form a current mirror circuit. The drain of the P-channel MOS transistor MP4 is connected to an integration capacitor 53 (not shown in FIG. 5).

オペアンプＯＰＡの２つの入力端子が仮想短絡していることにより抵抗Ｒには電圧ＤＬＹｃｏｎｔが印加され、電圧ＤＬＹｃｏｎｔに比例した電流がながれる。抵抗Ｒの電流はＰチャネルＭＯＳトランジスタＭＰ３に流れ、ＰチャネルＭＯＳトランジスタＭＰ３とＭＰ４がカレントミラー回路を構成していることから、定電流源５２は制御信号ＤＬＹｃｏｎｔの値に比例した電流を供給するものとなっている。
図６は、図３に示す容量可変の積分コンデンサ５３の構成例を示す図である。容量可変の積分コンデンサ５３はｎ個のコンデンサＣ１１〜Ｃ１ｎ、ｎ個のＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５ｎを有している。ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５ｎのソースはそれぞれコンデンサＣ１１〜Ｃ１ｎに接続され、ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５ｎのドレインは共通接続されていて、図４には図示しない定電流源５２に接続されている。制御信号ＤＬＹｃｏｎｔはｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎで構成され、ｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎはそれぞれＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮｎに接続されている。この構成により、ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮｎのうち、ｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎのうち信号の値がＨであるものに対応するものがオンして、当該トランジスタに接続されているコンデンサが定電流源５２に接続される。従い、制御信号ＤＬＹｃｏｎｔにより積分コンデンサ５３の容量値を変更することができる。 Since the two input terminals of the operational amplifier OPA are virtually short-circuited, the voltage DLYcont is applied to the resistor R, and a current proportional to the voltage DLYcont flows. Since the current of the resistor R flows to the P-channel MOS transistor MP3, and the P-channel MOS transistors MP3 and MP4 form a current mirror circuit, the constant current source 52 supplies a current proportional to the value of the control signal DLYcont. It has become.
FIG. 6 is a diagram showing a configuration example of the variable capacitance integrating capacitor 53 shown in FIG. The variable capacitance integrating capacitor 53 includes n capacitors C11 to C1n and n N-channel MOS transistors MN51 to MN5n. The sources of N-channel MOS transistors MN51 to MN5n are connected to capacitors C11 to C1n, respectively, and the drains of N-channel MOS transistors MN51 to MN5n are connected in common, and are connected to a constant current source 52 not shown in FIG. . The control signal DLYcont is composed of n-bit signals DLYcon1 to DLYconn, and the n-bit signals DLYcon1 to DLYconn are connected to N-channel MOS transistors MN51 to MNn, respectively. With this configuration, among the N-channel MOS transistors MN51 to MNn, the n-bit signals DLYcon1 to DLYconn corresponding to those having a signal value of H are turned on, and the capacitor connected to the transistor is determined. Connected to a current source 52. Accordingly, the capacitance value of the integrating capacitor 53 can be changed by the control signal DLYcont.

図７は、図１に示す遅延回路５０の別の構成例を示す図である。この遅延回路５０はプリセットカウンタからなっている。制御信号ＤＬＹｃｏｎｔはｎビットのデジタルデータであり、プリセットカウンタは入力信号ＤＬＹｉｎの立ち上がりで制御信号ＤＬＹｃｏｎｔの値を読み込んでカウンタ値としてプリセットする。プリセットカウンタには定周期のクロックφがクロック信号として入力されていて、このクロック信号φによりダウンカウントする。読み込んだ制御信号ＤＬＹｃｏｎｔの値を初期値としてダウンカウントし、カウント値がゼロとなると、その出力ＤＬＹｏｕｔをＨにする。すなわち、この遅延回路５０は、入力信号ＤＬＹｉｎの立ち上がりに対し（クロック信号φの周期×制御信号ＤＬＹｃｏｎｔの値）の遅延を与えるものである。なお、入力信号ＤＬＹｉｎはプリセットカウンタのリセット端子ＲＥＳＥＴＢ（この端子への入力がＬになるとプリセットカウンタはリセットされる）にも入力されているので、入力信号ＤＬＹｉｎがＬになると出力信号ＤＬＹｏｕｔは遅延なくＬとなる。   FIG. 7 is a diagram showing another configuration example of the delay circuit 50 shown in FIG. The delay circuit 50 is composed of a preset counter. The control signal DLYcont is n-bit digital data, and the preset counter reads the value of the control signal DLYcont at the rising edge of the input signal DLYin and presets it as a counter value. A clock φ having a fixed period is input to the preset counter as a clock signal, and the count is down-counted by this clock signal φ. The value of the read control signal DLYcont is counted down as an initial value, and when the count value becomes zero, the output DLYout is set to H. That is, the delay circuit 50 gives a delay of (the period of the clock signal φ × the value of the control signal DLYcont) with respect to the rising edge of the input signal DLYin. Since the input signal DLYin is also input to the reset terminal RESETB of the preset counter (the preset counter is reset when the input to this terminal becomes L), the output signal DLYout is not delayed when the input signal DLYin becomes L. L.

遅延回路５０の遅延時間である第２期間に要求される生成精度が高いものでなければ、遅延回路は信号ＤＬＹｉｎを入力とする抵抗と容量からなる時定数回路、および当該時定数回路の出力を入力とするインバータで構成し、時定数回路の抵抗値または／かつ容量値を制御信号ＤＬＹｃｏｎｔで可変とする回路でもよい。この場合、抵抗値を可変とする回路は図４の回路において定電流源Ｉ１〜Ｉｎを抵抗に置き換え、各抵抗の定電流源Ｉ１〜Ｉｎと接続されていない側に信号ＤＬＹｉｎを入力すればよく、容量値を可変とする回路は図６と同様であるので、図示は省略する。なお、本構成の場合、遅延回路は信号ＤＬＹｉｎの立ち上がりばかりでなく、立ち下がりも遅延させる。   If the generation accuracy required in the second period, which is the delay time of the delay circuit 50, is not high, the delay circuit outputs a time constant circuit composed of a resistor and a capacitor that receive the signal DLYin, and an output of the time constant circuit. It may be configured by an inverter as an input, and may be a circuit in which the resistance value and / or capacitance value of the time constant circuit is variable by the control signal DLYcont. In this case, the circuit that makes the resistance value variable may replace the constant current sources I1 to In with resistors in the circuit of FIG. 4 and input the signal DLYin to the side not connected to the constant current sources I1 to In of each resistor. The circuit for changing the capacitance value is the same as that shown in FIG. In the case of this configuration, the delay circuit delays not only the rising edge but also the falling edge of the signal DLYin.

１ 誤差増幅器
２ 発振回路
３ ＰＷＭコンパレータ
４ ドライブ回路
５ 基準電圧源
６ 直流入力電源
１０，１１，４０，４１ 定電流源
２０，２１ コンパレータ
３０ ＲＳフリップフロップ
５０ 遅延回路
５１ コンパレータ
５２ （電流値可変の）定電流源
５３ （容量値可変の）積分コンデンサ
５４ インバータ
Ｃ１，Ｃ１１〜Ｃ１ｎ コンデンサ
Ｃｏ 出力コンデンサ
Ｃｔ タイミングコンデンサ
Ｄ 時比率
Ｄ１ ダイオード
Ｉ１〜Ｉｎ 定電流源
Ｖｉ 入力電圧
Ｖｏ 出力電圧
Ｌ インダクタ
ＭＰ１，ＭＰ２１〜ＭＰ２ｎ，ＭＰ３，ＭＰ４ ＰチャネルＭＯＳトランジスタ
ＭＮ１〜ＭＮ４，ＭＮ５１〜ＭＮ５ｎ ＮチャネルＭＯＳトランジスタ
ＯＰＡ オペアンプ
Ｑ１ スイッチング素子（ＰチャネルＭＯＳトランジスタ）
Ｒ，Ｒ１〜Ｒ３ 抵抗
ＲＬ 負荷
Ｔｏｎ オン期間
Ｔｏｆｆ オフ期間
Ｔｓ スイッチング周期
Ｖｅｒｒ 誤差信号
ＶFB フィードバック信号
Ｖｏｓｃ 発振回路２の出力信号（三角波）
Ｖｄｏｓｃ 本発明に係る発振回路の出力信号（台形波）
Ｖｒｅｆ 出力電圧を設定するための基準電圧
ＶｔｈＨ 第１の基準電圧
ＶｔｈＬ 第２の基準電圧
Ｖ０ 第３の基準電圧
DESCRIPTION OF SYMBOLS 1 Error amplifier 2 Oscillation circuit 3 PWM comparator 4 Drive circuit 5 Reference voltage source 6 DC input power supply 10, 11, 40, 41 Constant current source 20, 21 Comparator 30 RS flip-flop 50 Delay circuit 51 Comparator 52 (Current value variable) Constant current source 53 (capacitance variable) integration capacitor 54 Inverter C1, C11 to C1n Capacitor Co Output capacitor Ct Timing capacitor D Time ratio D1 Diode I1 to In Constant current source Vi Input voltage Vo Output voltage L Inductor MP1, MP21 to MP2n , MP3, MP4 P channel MOS transistors MN1 to MN4, MN51 to MN5n N channel MOS transistor OPA operational amplifier Q1 Switching element (P channel MOS transistor)
R, R1 to R3 Resistor RL Load Ton On period Toff Off period Ts Switching period Verr Error signal V FB feedback signal Vosc Output signal (triangular wave) of oscillation circuit 2
Vdosc Output signal of the oscillation circuit according to the present invention (trapezoidal wave)
Vref Reference voltage for setting the output voltage VthH First reference voltage VthL Second reference voltage V0 Third reference voltage

Claims (8)

台形波を生成する発振回路であって、
前記台形波が第１の基準電圧から第２の基準電圧まで第１の傾きで増加する第１期間、前記台形波が前記第２の基準電圧に達すると所定時間同じ値を保持する第２期間、および前記台形波が前記所定時間経過後に第２の傾きで前記第１の基準電圧まで減少する第３期間からなる周期を有し、
前記所定時間が前記発振回路に対する制御信号により可変であることを特徴とする発振回路。 An oscillation circuit that generates a trapezoidal wave,
A first period in which the trapezoidal wave increases with a first slope from a first reference voltage to a second reference voltage, and a second period in which the same value is maintained for a predetermined time when the trapezoidal wave reaches the second reference voltage. And the trapezoidal wave has a period consisting of a third period in which the trapezoidal wave decreases to the first reference voltage with a second slope after the predetermined time has elapsed,
The oscillation circuit characterized in that the predetermined time is variable by a control signal for the oscillation circuit. タイミングコンデンサ、第１の定電流源および第２の定電流源を有し、前記タイミングコンデンサの両端電圧を前記台形波とし、前記第１期間は前記タイミングコンデンサが前記第１の定電流源により充電され、前記第３の期間は前記タイミングコンデンサが前記第２の定電流源により放電される期間であることを特徴とする請求項１に記載の発振回路。 A timing capacitor; a first constant current source; and a second constant current source, wherein the voltage across the timing capacitor is the trapezoidal wave, and the timing capacitor is charged by the first constant current source during the first period. The oscillation circuit according to claim 1, wherein the third period is a period in which the timing capacitor is discharged by the second constant current source. 前記台形波が第２の基準電圧に達するとトリガーされて前記所定時間を規定する遅延回路を有し、該遅延回路の出力により前記第３の期間が開始することを特徴とする請求項１または２に記載の発振回路。 2. A delay circuit that is triggered when the trapezoidal wave reaches a second reference voltage to define the predetermined time, and the third period starts by an output of the delay circuit. 2. The oscillation circuit according to 2. 前記遅延回路が積分コンデンサを第３の定電流源により充電または放電を行う積分回路を有し、前記所定時間が前記積分回路の出力が前記積分コンデンサ放電時の電圧から第３の基準電圧に達するまでの時間であり、前記積分コンデンサの容量値または／かつ前記第３の定電流源の定電流値が前記制御信号により制御されることを特徴とする請求項３に記載の発振回路。 The delay circuit includes an integration circuit that charges or discharges the integration capacitor with a third constant current source, and the output of the integration circuit reaches a third reference voltage from a voltage at the time of discharge of the integration capacitor for a predetermined time. 4. The oscillation circuit according to claim 3, wherein a capacitance value of the integrating capacitor and / or a constant current value of the third constant current source is controlled by the control signal. 複数のコンデンサを有し、前記制御信号により前記複数のコンデンサが取捨選択されて前記積分回路を構成することを特徴とする請求項４に記載の発振回路。 5. The oscillation circuit according to claim 4, comprising a plurality of capacitors, wherein the integration circuit is configured by selecting the plurality of capacitors according to the control signal. 複数の定電流源を有し、前記制御信号により前記複数の定電流源が取捨選択されて前記第３の定電流源を構成することを特徴とする請求項４または５に記載の発振回路。 6. The oscillation circuit according to claim 4, further comprising a plurality of constant current sources, wherein the third constant current source is configured by selecting the plurality of constant current sources according to the control signal. 前記遅延回路が、前記制御信号によりカウント値がプリセットされるカウンタであることを特徴とする請求項３に記載の発振回路。 4. The oscillation circuit according to claim 3, wherein the delay circuit is a counter whose count value is preset by the control signal. スイッチング素子をスイッチングして所定の出力電圧を得るスイッチング電源回路であって、出力電圧と設定電圧との差を増幅した誤差信号を生成する誤差増幅器、請求項１ないし７のいずれか１項記載の発振回路、および誤差信号と前記発振回路の出力を比較するＰＷＭコンパレータを有し、該ＰＷＭコンバレータの出力に基づき前記スイッチング素子のスイッチングを制御することを特徴とするスイッチング電源回路。
8. A switching power supply circuit that obtains a predetermined output voltage by switching a switching element, and an error amplifier that generates an error signal obtained by amplifying a difference between the output voltage and a set voltage. A switching power supply circuit comprising: an oscillation circuit; and a PWM comparator that compares an error signal with an output of the oscillation circuit, and controls switching of the switching element based on the output of the PWM converter.
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