JP2010243741A - Thin film transistor array substrate, method of manufacturing the same, and liquid crystal display device - Google Patents

Thin film transistor array substrate, method of manufacturing the same, and liquid crystal display device Download PDF

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Takuji Imamura
卓司 今村
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Abstract

<P>PROBLEM TO BE SOLVED: To shorten a manufacturing process of a TFT array substrate wherein an overlapping area is formed between a pixel electrode and a common electrode to drive liquid crystal molecules in a plane view. <P>SOLUTION: The TFT array substrate includes: an island shape crystalline semiconductor layer 3 having the pixel electrode 11 extending from a drain region 10D; a gate insulation film 21 formed above the crystalline semiconductor layer 3; a gate electrode 12 arranged on the gate insulation film 21 to face a channel region 10C; a source electrode 13 arranged above the gate electrode 12 and electrically connected to a source region 10S through a contact hole CH formed in an insulation layer 25; and the common electrode 14 which is formed above the insulation layer 25 and includes a region overlapping with the pixel electrode 11. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、薄膜トランジスタアレイ基板、及びその製造方法に関する。また、前記薄膜トランジスタアレイ基板が搭載された液晶表示装置に関する。   The present invention relates to a thin film transistor array substrate and a manufacturing method thereof. The present invention also relates to a liquid crystal display device on which the thin film transistor array substrate is mounted.

液晶表示装置は、薄型パネルの一つであり低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタ等において広く用いられている。また、ＴＶ用途としても広く用いられ、従来のブラウン管に取って代わろうとしている。   A liquid crystal display device is one of thin panels, and is widely used in monitors of personal computers and portable information terminal devices, taking advantage of low power consumption and small size and light weight. It is also widely used for TV applications and is replacing the conventional cathode ray tube.

近年の液晶表示装置の主流は、複数の表示信号配線と複数の走査信号配線が格子状に配置され、表示信号配線と走査信号配線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ（以下、「ＴＦＴ」（Thin Film Transistor）とも云う）が形成されたアクティブマトリクス型のものである。表示装置の用途や要求性能に応じて、ＴＦＴの構造や材料が適宜選択されている。ＴＦＴの構造としては、ボトムゲート型（逆スタガ型）やトップゲート型（スタガ型）等のＭＯＳ（Metal Oxide Semiconductor）構造が多く採用されている。ＴＦＴを構成する半導体膜としては、非晶質シリコン膜や多結晶シリコン（ポリシリコン）膜等がある。   The mainstream of recent liquid crystal display devices is that a plurality of display signal wirings and a plurality of scanning signal wirings are arranged in a lattice pattern, and a thin film transistor (hereinafter referred to as a switching element) is provided in a pixel region surrounded by the display signal wirings and the scanning signal wirings. An active matrix type in which “TFT” (also referred to as “Thin Film Transistor”) is formed. The structure and material of the TFT are appropriately selected according to the application and required performance of the display device. As the TFT structure, a MOS (Metal Oxide Semiconductor) structure such as a bottom gate type (reverse stagger type) or a top gate type (stagger type) is often employed. Examples of the semiconductor film constituting the TFT include an amorphous silicon film and a polycrystalline silicon (polysilicon) film.

チャネル活性層として多結晶シリコン膜を用いたＴＦＴは、電子移動度が高い。多結晶シリコン膜を活用することにより、アクティブマトリクス型の表示装置の飛躍的な高性能化が進んでいる。多結晶シリコン膜を用いたＴＦＴを表示装置周辺の回路形成に使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、表示装置の構成を簡略化して小型化を実現し、かつ信頼性を高めることが可能となる。   A TFT using a polycrystalline silicon film as a channel active layer has high electron mobility. By utilizing the polycrystalline silicon film, the active matrix display device has been dramatically improved in performance. By using a TFT using a polycrystalline silicon film for forming a circuit around a display device, the use of an IC and an IC mounting substrate can be reduced. As a result, it is possible to simplify the configuration of the display device, achieve downsizing, and improve reliability.

一方、近年のマルチメディア産業の発展により、高画質の画像表示装置への要求が強くなっている。従来の液晶駆動方式であるＴＮ(Twisted Nematic)モードは、基板に垂直な縦電界を印加し、電圧の印加状況に応じて液晶分子を基板面に対して立ち上がらせたり、倒したりすることにより表示状態を変化させる方式であり、その原理上、視野角特性が悪い。ＩＰＳ(In-Plane Switching)モードは、基板に平行な横電界を印加することによって、基板に平行な面内において液晶分子を動かしてオンとオフの表示状態を変化させる方式であり、視野角による液晶層の位相差であるリタデーション変化が小さく、視野角特性が広いので、市場に広く受け入れられている。   On the other hand, with the development of the multimedia industry in recent years, a demand for a high-quality image display device is increasing. The TN (Twisted Nematic) mode, which is a conventional liquid crystal drive system, displays by applying a vertical electric field perpendicular to the substrate and raising or lowering liquid crystal molecules with respect to the substrate surface according to the voltage application status. This is a method of changing the state, and its viewing angle characteristics are poor in principle. The IPS (In-Plane Switching) mode is a method of changing the on / off display state by moving liquid crystal molecules in a plane parallel to the substrate by applying a horizontal electric field parallel to the substrate. The retardation change, which is the phase difference of the liquid crystal layer, is small and the viewing angle characteristic is wide, so it is widely accepted in the market.

近時においては、ＩＰＳモードをさらに改良したＦＦＳ（Fringe Field Switching)モードが開発されている（例えば、特許文献１〜４）。ＦＦＳモードも、主として基板に平行な横電界を印加することによって液晶分子を動かす方式であり、視野角特性に優れる。ＦＦＳモードのＩＰＳモードとの相違点は、以下の点である。すなわち、ＩＰＳモードにおいては、セルギャップや電極幅よりも、液晶を駆動するための画素電極と共通電極間の距離が大きいのに対し、ＦＦＳモードにおいては、セルギャップや電極幅よりも、前記画素電極及び共通電極間の距離が小さい点において相違する。また、ＩＰＳモードは、画素電極と共通電極が平面視上、重ならないように配置されているのに対し、ＦＦＳモードでは画素電極の上方に絶縁層を介して共通電極が重畳するように配置されている点において相違する。   Recently, an FFS (Fringe Field Switching) mode, which is an improved version of the IPS mode, has been developed (for example, Patent Documents 1 to 4). The FFS mode is also a method of moving liquid crystal molecules mainly by applying a horizontal electric field parallel to the substrate, and has excellent viewing angle characteristics. The difference between the FFS mode and the IPS mode is as follows. That is, in the IPS mode, the distance between the pixel electrode and the common electrode for driving the liquid crystal is larger than the cell gap and the electrode width, whereas in the FFS mode, the pixel is larger than the cell gap and the electrode width. The difference is that the distance between the electrode and the common electrode is small. In the IPS mode, the pixel electrode and the common electrode are arranged so as not to overlap in a plan view, whereas in the FFS mode, the common electrode is arranged so as to overlap with the insulating layer above the pixel electrode. Is different.

ＩＰＳモードにおいては、平面視上、画素電極と共通電極の間に位置する液晶分子は駆動されるのに対し、其々の電極の上方に位置する液晶分子はほとんど駆動されない。このため、其々の電極上は表示に寄与することができず、高開口率化の妨げとなっている。一方、ＦＦＳモードの場合、其々の電極間に位置する液晶分子は勿論のこと、各電極の上方に位置する液晶分子も駆動することができる。このため、各電極をインジウム錫酸化物（ＩＴＯ：Indium Tin Oxide）等の透明性導電膜により形成すれば、電極の部分も表示に寄与させることができる。従って、同様な画素サイズのＩＰＳモードの液晶表示パネルに比して、ＦＦＳモードの方が高開口率化を図ることができる。   In the IPS mode, the liquid crystal molecules positioned between the pixel electrode and the common electrode are driven in a plan view, whereas the liquid crystal molecules positioned above the respective electrodes are hardly driven. For this reason, on each electrode, it cannot contribute to a display and is obstructing the high aperture ratio. On the other hand, in the case of the FFS mode, not only the liquid crystal molecules positioned between the electrodes but also the liquid crystal molecules positioned above each electrode can be driven. For this reason, if each electrode is formed of a transparent conductive film such as indium tin oxide (ITO), the portion of the electrode can also contribute to the display. Therefore, the FFS mode can achieve a higher aperture ratio than an IPS mode liquid crystal display panel having a similar pixel size.

特許文献４には、ボトムゲート型のＴＦＴを有するＦＦＳモードの液晶表示装置が開示されている。同文献に記載のＴＦＴアレイ基板は、ゲート電極、ゲート絶縁膜、島状の半導体層をこの順に形成した後に、板状の画素電極を形成することが提案されている。そして、さらに、画素電極の上層に絶縁層を形成し、その上層に柵状の共通電極層を形成することが提案されている。   Patent Document 4 discloses an FFS mode liquid crystal display device having a bottom gate type TFT. In the TFT array substrate described in this document, it is proposed to form a plate-like pixel electrode after forming a gate electrode, a gate insulating film, and an island-like semiconductor layer in this order. Further, it has been proposed that an insulating layer is formed on the upper layer of the pixel electrode, and a fence-like common electrode layer is formed on the upper layer.

特開２０００−３５６７８６号公報JP 2000-356786 A 特開２００７−１７８７３７号公報JP 2007-178737 A 特開２００７−１７８９０７号公報JP 2007-178907 A 特開２００１−８３５４０号公報 第１０段落〜第１３段落Japanese Patent Laid-Open No. 2001-83540, 10th to 13th paragraphs

しかしながら、ＦＦＳモードの液晶表示装置は、その構造ゆえ、絶縁層を介して２種類の透明性導電膜を２層形成する必要があり、従来のＴＮモードあるいはＩＰＳモードの液晶表示装置に比して、マスク工数が増える。従って、生産性の低下や、製造コストが増大してしまうという問題がある。   However, because of the structure of the FFS mode liquid crystal display device, it is necessary to form two layers of two types of transparent conductive films via an insulating layer, compared with the conventional TN mode or IPS mode liquid crystal display device. , Mask man-hours increase. Therefore, there are problems that productivity is lowered and manufacturing costs are increased.

本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、液晶分子を駆動するための画素電極と共通電極が、平面視上、重畳領域を有するＴＦＴアレイ基板において、製造工程の短縮化を実現することである。   The present invention has been made in view of the above background, and the object of the present invention is to manufacture a TFT array substrate in which a pixel electrode and a common electrode for driving liquid crystal molecules have overlapping regions in plan view. It is to realize shortening of the process.

本発明に係るＴＦＴアレイ基板は、液晶表示装置に搭載されるＴＦＴアレイ基板であって、チャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域、さらに前記ドレイン領域から延在される画素電極を備える島状の結晶性半導体層と、前記結晶性半導体層の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜上であって、前記チャネル領域と対向配置されるゲート電極と、前記ゲート電極より上層に配置され、絶縁層に形成されたコンタクトホールを介して前記ソース領域と電気的に接続されるソース電極と、前記絶縁層より上層に形成され、前記画素電極と、平面視上、重畳する領域を有する共通電極と
を備えるものである。 A TFT array substrate according to the present invention is a TFT array substrate mounted on a liquid crystal display device, and includes a channel region, a source region and a drain region sandwiching the channel region, and a pixel electrode extending from the drain region. An island-shaped crystalline semiconductor layer; a gate insulating film formed in an upper layer of the crystalline semiconductor layer; a gate electrode disposed on the gate insulating film so as to face the channel region; and from the gate electrode A source electrode disposed in an upper layer and electrically connected to the source region through a contact hole formed in the insulating layer, and formed in a layer above the insulating layer and overlapping the pixel electrode in plan view. And a common electrode having a region.

本発明によれば、液晶分子を駆動するための画素電極と共通電極が、平面視上、重畳領域を有するＴＦＴアレイ基板において、製造工程の短縮化を実現することができるという優れた効果を有する。   According to the present invention, the pixel electrode and the common electrode for driving the liquid crystal molecules have an excellent effect that the manufacturing process can be shortened in the TFT array substrate having the overlapping region in plan view. .

実施形態１に係るＴＦＴアレイ基板の構成を示す模式的な部分拡大平面図。FIG. 3 is a schematic partially enlarged plan view showing the configuration of the TFT array substrate according to the first embodiment. 図１のＩＩ−ＩＩ切断部断面図。II-II cutting part sectional drawing of FIG. 実施形態１に係るＴＦＴアレイ基板の模式的平面図。1 is a schematic plan view of a TFT array substrate according to Embodiment 1. FIG. （ａ）〜（ｃ）実施形態１に係るＴＦＴアレイ基板の製造工程断面図。FIGS. 5A to 5C are cross-sectional views of manufacturing steps of a TFT array substrate according to the first embodiment. FIGS. （ｄ）〜（ｅ）実施形態１に係るＴＦＴアレイ基板の製造工程断面図。(D)-(e) Sectional drawing of manufacturing process of TFT array substrate which concerns on Embodiment 1. FIG. 実施形態２に係るＴＦＴアレイ基板の構成を示す模式的平面図。FIG. 5 is a schematic plan view showing a configuration of a TFT array substrate according to Embodiment 2. 図６のＶＩＩ−ＶＩＩ切断部断面図。FIG. 7 is a sectional view taken along the line VII-VII in FIG. 6. 比較例に係るＴＦＴアレイ基板の構成を示す模式的平面図。The typical top view which shows the structure of the TFT array substrate which concerns on a comparative example. 図８のＩＸ−ＩＸ切断部断面図。IX-IX cutting part sectional view of Drawing 8.

以下、本発明を適用した実施形態の一例について説明する。なお、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。   Hereinafter, an example of an embodiment to which the present invention is applied will be described. In addition, the size and ratio of each member in the following drawings are for convenience of explanation, and are different from actual ones.

［実施形態１］
本実施形態１に係る液晶表示装置には、スイッチング素子としてトップゲート型のＭＯＳ構造の薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型のＴＦＴアレイ基板が搭載されている。液晶表示装置は、ＦＦＳモードであり、ここでは透過型の液晶表示装置について説明する。 [Embodiment 1]
In the liquid crystal display device according to the first embodiment, an active matrix type TFT array substrate having a top gate type MOS thin film transistor (TFT) as a switching element is mounted. The liquid crystal display device is an FFS mode, and here, a transmissive liquid crystal display device will be described.

図１は、本実施形態１に係る液晶表示装置に搭載されるＴＦＴアレイ基板を部分拡大した模式的平面図であり、図２は、図１のＩＩ−ＩＩ切断部断面図である。なお、説明の便宜上、図１において、ゲート絶縁膜、絶縁層（第１層間絶縁膜、第２層間絶縁膜）、共通電極等の図示を省略する。その一方、図１において、共通電極のパターン開口部を明確にする観点から、同開口部の位置を図示する。以降の平面図においても同様とする。   1 is a partially enlarged schematic plan view of a TFT array substrate mounted on the liquid crystal display device according to the first embodiment, and FIG. 2 is a cross-sectional view taken along the line II-II in FIG. For convenience of explanation, illustration of a gate insulating film, an insulating layer (first interlayer insulating film, second interlayer insulating film), a common electrode, and the like is omitted in FIG. On the other hand, in FIG. 1, from the viewpoint of clarifying the pattern opening of the common electrode, the position of the opening is illustrated. The same applies to the following plan views.

本実施形態１に係るＴＦＴアレイ基板１００は、図１及び図２に示すように、絶縁性基板１、下地膜２、結晶性半導体層３、ソース領域１０Ｓ，チャネル領域１０Ｃ，ドレイン領域１０Ｄ、画素電極１１、ゲート電極１２、ソース電極１３、共通電極１４、ゲート絶縁膜２１、絶縁層として機能する第１層間絶縁膜２２、同じく絶縁層として機能する第２層間絶縁膜２３、コンタクトホールＣＨ等を備える。なお、第１層間絶縁膜２２、第２層間絶縁膜２３を総称して絶縁層２５とも云う。   As shown in FIGS. 1 and 2, the TFT array substrate 100 according to the first embodiment includes an insulating substrate 1, a base film 2, a crystalline semiconductor layer 3, a source region 10S, a channel region 10C, a drain region 10D, and a pixel. Electrode 11, gate electrode 12, source electrode 13, common electrode 14, gate insulating film 21, first interlayer insulating film 22 functioning as an insulating layer, second interlayer insulating film 23 also functioning as an insulating layer, contact hole CH, etc. Prepare. The first interlayer insulating film 22 and the second interlayer insulating film 23 are also collectively referred to as an insulating layer 25.

絶縁性基板１は、ガラス基板や石英基板などの透過性を有する基板により構成することができる。下地膜２は、絶縁性基板１の一主面上に形成されている。下地膜２としては、例えば、透過性絶縁膜であるシリコン窒化膜（ＳｉＮ膜）やシリコン酸化膜（ＳｉＯ２膜）の積層構造を用いることができる。下地膜２は２層構造に限られず、単層構造又は３層以上の多層構造であってもよい。 The insulating substrate 1 can be configured by a transmissive substrate such as a glass substrate or a quartz substrate. The base film 2 is formed on one main surface of the insulating substrate 1. As the base film 2, for example, a laminated structure of a silicon nitride film (SiN film) or a silicon oxide film (SiO 2 film) which is a transmissive insulating film can be used. The base film 2 is not limited to a two-layer structure, and may be a single-layer structure or a multilayer structure of three or more layers.

結晶性半導体層３は、下地膜２の上層に島状に形成されている（図１参照）。なお、本明細書において「結晶性半導体層」とは、多結晶半導体層、及び単結晶半導体層等の結晶性構造を有する半導体層を総称するものとする。本実施形態１においては、結晶性半導体層３として、多結晶シリコン（ポリシリコン）膜を適用した。単結晶シリコン膜も好適に適用することができる。多結晶シリコン膜は、非晶質シリコン膜を成膜し、これにレーザ光を照射することにより得ることができる。   The crystalline semiconductor layer 3 is formed in an island shape above the base film 2 (see FIG. 1). Note that in this specification, the “crystalline semiconductor layer” generically refers to a semiconductor layer having a crystalline structure such as a polycrystalline semiconductor layer and a single crystal semiconductor layer. In the first embodiment, a polycrystalline silicon (polysilicon) film is applied as the crystalline semiconductor layer 3. A single crystal silicon film can also be suitably applied. The polycrystalline silicon film can be obtained by forming an amorphous silicon film and irradiating it with laser light.

島状の結晶性半導体層３には、チャネル領域１０Ｃ、及びチャネル領域１０Ｃを挟むソース領域１０Ｓ及びドレイン領域１０Ｄ、並びにドレイン領域１０Ｄから延在された画素電極１１が形成されている。換言すると、結晶性半導体層３をＴＦＴ５０の能動素子として利用するのみならず、画素電極１１としても利用する。   In the island-shaped crystalline semiconductor layer 3, a channel region 10C, a source region 10S and a drain region 10D sandwiching the channel region 10C, and a pixel electrode 11 extending from the drain region 10D are formed. In other words, the crystalline semiconductor layer 3 is used not only as an active element of the TFT 50 but also as the pixel electrode 11.

ゲート絶縁膜２１は、結晶性半導体層３、下地膜２を被覆するように形成されている。ゲート絶縁膜２１は、単層構造としてもよいし、複数層からなる積層構造としてもよい。ゲート絶縁膜２１の被覆性を良好にするためには、図２に示すように、結晶性半導体層３の端部をテーパ形状とすることが好ましい。これにより、絶縁破壊等の不良を十分抑制して、ＴＦＴ５０の信頼性向上を図ることができる。   The gate insulating film 21 is formed so as to cover the crystalline semiconductor layer 3 and the base film 2. The gate insulating film 21 may have a single layer structure or a laminated structure including a plurality of layers. In order to improve the coverage of the gate insulating film 21, it is preferable that the end portion of the crystalline semiconductor layer 3 is tapered as shown in FIG. As a result, defects such as dielectric breakdown can be sufficiently suppressed and the reliability of the TFT 50 can be improved.

ゲート電極１２は、ゲート絶縁膜２１の上層に形成されている。ゲート電極１２の形成位置は、結晶性半導体層３のうちのチャネル領域１０Ｃと対向配置される位置である。ゲート電極１２と同一のレイヤには、ゲート配線（走査信号配線）１２Ｌが、ゲート電極１２と一体的に同一材料により形成されている。ゲート配線１２Ｌは、図１中のＹ方向に延在されており、図１中のＸ方向に複数、互いに平行に配設されている。ゲート電極１２は、ゲート配線１２Ｌから結晶性半導体層３の上部まで延設された領域であり、ゲート配線１２Ｌを介して、ゲート電極１２にゲート信号が入力されるように構成されている。   The gate electrode 12 is formed in the upper layer of the gate insulating film 21. The formation position of the gate electrode 12 is a position facing the channel region 10 </ b> C in the crystalline semiconductor layer 3. In the same layer as the gate electrode 12, a gate wiring (scanning signal wiring) 12 </ b> L is formed integrally with the gate electrode 12 from the same material. The gate wiring 12L extends in the Y direction in FIG. 1, and a plurality of gate wirings 12L are arranged in parallel with each other in the X direction in FIG. The gate electrode 12 is a region extending from the gate line 12L to the top of the crystalline semiconductor layer 3, and is configured such that a gate signal is input to the gate electrode 12 through the gate line 12L.

第１層間絶縁膜２２は、ゲート電極１２、及びゲート絶縁膜２１を被覆するように形成されている。ゲート絶縁膜２１及び第１層間絶縁膜２２には、第１層間絶縁膜２２の表面からソース領域１０Ｓの表面まで貫通するコンタクトホールＣＨが形成されている。   The first interlayer insulating film 22 is formed so as to cover the gate electrode 12 and the gate insulating film 21. In the gate insulating film 21 and the first interlayer insulating film 22, a contact hole CH penetrating from the surface of the first interlayer insulating film 22 to the surface of the source region 10S is formed.

ソース電極１３は、第１層間絶縁膜２２上に形成されている。ソース電極１３の形成位置は、第１層間絶縁膜２２に形成されたコンタクトホールＣＨの上層であり、ソース電極１３は、このコンタクトホールＣＨを介してソース領域１０Ｓと電気的に接続されている。以上のような構成により、ＴＦＴ５０が形成されている。   The source electrode 13 is formed on the first interlayer insulating film 22. The source electrode 13 is formed at the upper layer of the contact hole CH formed in the first interlayer insulating film 22, and the source electrode 13 is electrically connected to the source region 10S through the contact hole CH. The TFT 50 is formed with the above configuration.

ソース電極１３と同一レイヤには、ソース配線（表示信号配線）１３Ｌが、ソース電極１３と一体的に同一材料により形成されている。ソース配線１３Ｌは、図１中のＸ方向に延在され、図１中のＹ方向に複数、互いに平行に配設されている。すなわち、ソース配線１３Ｌは、第１層間絶縁膜２２を介して、ゲート配線１２Ｌと互いに直交する方向に配設されている。ゲート配線１２Ｌ及びソース配線１３Ｌで囲まれた領域には、ＴＦＴ５０と、画素領域５１が設けられている。なお、図１においては、ＴＦＴ５０の配置位置が、画素領域５１とは別の領域に設けられている例を説明しているが、画素領域内にＴＦＴが一部、又は全部設けられている構成でもよい。   In the same layer as the source electrode 13, a source wiring (display signal wiring) 13 </ b> L is formed integrally with the source electrode 13 from the same material. The source wiring 13L extends in the X direction in FIG. 1, and a plurality of source wirings 13L are arranged in parallel with each other in the Y direction in FIG. That is, the source line 13L is arranged in a direction orthogonal to the gate line 12L with the first interlayer insulating film 22 interposed therebetween. A TFT 50 and a pixel region 51 are provided in a region surrounded by the gate wiring 12L and the source wiring 13L. 1 illustrates an example in which the arrangement position of the TFT 50 is provided in a region different from the pixel region 51. However, a configuration in which some or all of the TFTs are provided in the pixel region. But you can.

画素領域５１の各々には、図１に示すように、画素電極１１が概ね全面に設けられている。画素電極１１は、スイッチング素子としてのＴＦＴ５０に接続されている。具体的には、結晶性半導体層３のドレイン領域１０Ｄと画素電極１１が一体的に形成されていることで、ＴＦＴ５０に画素電極１１が接続されている。これにより、ＴＦＴ５０がオンすると、ソース配線１３Ｌに供給される表示信号が画素電極１１に書き込まれることになる。   In each of the pixel regions 51, as shown in FIG. 1, the pixel electrode 11 is provided on almost the entire surface. The pixel electrode 11 is connected to a TFT 50 as a switching element. Specifically, the pixel electrode 11 is connected to the TFT 50 by integrally forming the drain region 10D of the crystalline semiconductor layer 3 and the pixel electrode 11. Thus, when the TFT 50 is turned on, a display signal supplied to the source line 13L is written into the pixel electrode 11.

第２層間絶縁膜２３は、ソース電極１３、第１層間絶縁膜２２等を被覆するように形成されている。第２層間絶縁膜２３の材料としては、特に限定されるものではなく、例えば、シリコン窒化膜、有機系材料からなる有機系樹脂膜、若しくはこれらの積層膜などを用いることができる。   The second interlayer insulating film 23 is formed so as to cover the source electrode 13, the first interlayer insulating film 22, and the like. The material of the second interlayer insulating film 23 is not particularly limited, and for example, a silicon nitride film, an organic resin film made of an organic material, or a laminated film thereof can be used.

共通電極１４は、第２層間絶縁膜２３上に形成されている。共通電極１４の材料は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）等の透明な導電材で形成されている。共通電極１４のパターンは、図１及び図２に示すように、開口部ＯＰ１〜ＯＰ５を有するように形成されている。画素領域５１において、共通電極１４は、第１層間絶縁膜２２及び第２層間絶縁膜２３を介して画素電極１３と対向配置される。共通電極１４の開口部ＯＰ２〜ＯＰ５は、ソース配線１３Ｌと概ね平行な方向に延在される幅細の開口部からなる。言い換えると、開口部ＯＰ２〜ＯＰ５により、共通電極１４は、画素領域５１において、ソース配線１３Ｌと平行に延在された細幅の分岐部と、分岐部の両端部にて其々の分岐部が互いに接続される細幅の連結部を備える。連結部を設けることにより、断線の確率を低減することができる。一方、開口部ＯＰ１は、ＴＦＴ５０の上層に設けられている。   The common electrode 14 is formed on the second interlayer insulating film 23. The material of the common electrode 14 is formed of a transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). The pattern of the common electrode 14 is formed to have openings OP1 to OP5 as shown in FIGS. In the pixel region 51, the common electrode 14 is disposed to face the pixel electrode 13 with the first interlayer insulating film 22 and the second interlayer insulating film 23 interposed therebetween. The openings OP2 to OP5 of the common electrode 14 are narrow openings extending in a direction substantially parallel to the source line 13L. In other words, due to the openings OP <b> 2 to OP <b> 5, the common electrode 14 includes a narrow branch portion extending in parallel with the source wiring 13 </ b> L in the pixel region 51, and each branch portion at both ends of the branch portion. Narrow connecting portions connected to each other are provided. By providing the connecting portion, the probability of disconnection can be reduced. On the other hand, the opening OP <b> 1 is provided in the upper layer of the TFT 50.

図３に、ＴＦＴアレイ基板１００の模式的平面図を示す。図３中の表示領域６０は、画素領域５１が形成されている領域である。表示領域６０の外側には額縁領域６１が形成されている。額縁領域６１には、ゲート配線１２Ｌと接続されるゲート駆動回路６２、ソース配線１３Ｌと接続されるソース駆動回路６３等が形成されている。ゲート駆動回路６２やソース駆動回路６３からは、配線（不図示）が端子（不図示）まで延設され、端子を介して配線基板６４に接続されている。   FIG. 3 shows a schematic plan view of the TFT array substrate 100. A display area 60 in FIG. 3 is an area where the pixel area 51 is formed. A frame area 61 is formed outside the display area 60. In the frame region 61, a gate drive circuit 62 connected to the gate line 12L, a source drive circuit 63 connected to the source line 13L, and the like are formed. A wiring (not shown) extends from the gate driving circuit 62 and the source driving circuit 63 to a terminal (not shown), and is connected to the wiring substrate 64 via the terminal.

ゲート駆動回路６２やソース駆動回路６３に、上記ＴＦＴ５０の構成を適用することにより、以下の効果を得ることができる。まず、非晶質半導体層を結晶性半導体層とすることにより、膜中の欠陥準位を減らし、電界効果移動度（μ）を高めることができる。また、半導体層として非晶質半導体層のみからなるＴＦＴに比して、長時間動作時のＶｔｈシフト量を小さくすることができる。その結果、ＴＦＴ性能向上と信頼性向上を実現することができる。また、ゲート駆動回路６２やソース駆動回路６３を絶縁性基板１上に画素領域のＴＦＴと同時に形成することが可能となるので、ＩＣチップの部品点数を減らすことが可能となる。すなわち、軽量化、減量化、さらには小型化の実現が期待できる。   By applying the configuration of the TFT 50 to the gate drive circuit 62 and the source drive circuit 63, the following effects can be obtained. First, by using an amorphous semiconductor layer as a crystalline semiconductor layer, defect levels in the film can be reduced and field effect mobility (μ) can be increased. Further, the Vth shift amount during long-time operation can be reduced as compared with a TFT including only an amorphous semiconductor layer as a semiconductor layer. As a result, improved TFT performance and improved reliability can be realized. Further, since the gate drive circuit 62 and the source drive circuit 63 can be formed on the insulating substrate 1 simultaneously with the TFTs in the pixel region, the number of IC chip components can be reduced. That is, weight reduction, weight reduction, and further downsizing can be expected.

本実施形態１に係るＴＦＴアレイ基板１００は、上記のような構成を備えている。そして、本実施形態１に係る液晶表示装置においては、さらに、以下の部材を備える。すなわち、共通電極１４の上層に、パッシベーション膜（不図示）や、液晶分子の配向を制御するための配向膜（不図示）が形成される。また、絶縁性基板１の他の面上には、偏光板や光学補償フィルムなどからなる光学フィルムが配設されている。   The TFT array substrate 100 according to the first embodiment has the above-described configuration. The liquid crystal display device according to the first embodiment further includes the following members. That is, a passivation film (not shown) and an alignment film (not shown) for controlling the alignment of liquid crystal molecules are formed on the common electrode 14. An optical film made of a polarizing plate, an optical compensation film, or the like is disposed on the other surface of the insulating substrate 1.

上記のように構成されたＴＦＴアレイ基板１００は、液晶表示装置の液晶表示パネルにおいて、カラーフィルタ基板（不図示）と所定のギャップを持って対向配置されている。ＴＦＴアレイ基板１００とカラーフィルタ基板の間隙には、液晶層が挟持されている。カラーフィルタ基板は、透明な絶縁性基板の一面上に、遮光膜、カラーフィルタ膜等を備える。また、カラーフィルタ基板の他の面上には、偏光板や光学補償フィルム等の光学フィルムを備える。   The TFT array substrate 100 configured as described above is disposed to face a color filter substrate (not shown) with a predetermined gap in a liquid crystal display panel of a liquid crystal display device. A liquid crystal layer is sandwiched between the TFT array substrate 100 and the color filter substrate. The color filter substrate includes a light shielding film, a color filter film, and the like on one surface of a transparent insulating substrate. An optical film such as a polarizing plate or an optical compensation film is provided on the other surface of the color filter substrate.

上記のような構成の液晶表示装置は、ゲート配線１２Ｌに所定の電圧が供給されることによりＴＦＴ５０がオンし、ソース配線１３Ｌに供給された表示信号を画素電極１１に書き込む。そして、画素電極１１と共通電極１４との間に電位差が生じ、それによって電界が発生する。この電界は、液晶層を構成する液晶分子（不図示）に作用し、液晶分子を主として基板に水平な面内で回転させる。   In the liquid crystal display device configured as described above, the TFT 50 is turned on when a predetermined voltage is supplied to the gate line 12L, and the display signal supplied to the source line 13L is written to the pixel electrode 11. A potential difference is generated between the pixel electrode 11 and the common electrode 14, thereby generating an electric field. This electric field acts on liquid crystal molecules (not shown) constituting the liquid crystal layer, and rotates the liquid crystal molecules mainly in a plane horizontal to the substrate.

次に、上記のように構成された薄膜トランジスタの製造方法について説明する。図４及び図５は、ＴＦＴアレイ基板１００の製造方法を説明するための製造工程図である。まず、絶縁性基板１上に下地膜２を形成する。本実施形態１においては、絶縁性基板１上にＣＶＤ（Chemical Vapor Deposition）法により、第１下地膜としてＳｉＮ膜を成膜し、その上に第２下地膜としてＳｉＯ２膜を成膜した。ＳｉＮ膜の膜厚は、例えば、４０〜６０ｎｍ、ＳｉＯ２膜の膜厚は例えば、１８０〜２２０ｎｍとする。なお、これらの下地膜は、主にガラス基板からのＮａなどの可動イオンが半導体層へ拡散することを防止する目的で設けたものであるので、上記膜構成、膜厚に限定されるものではない。また、下地膜を設けなくてもよい。 Next, a method for manufacturing the thin film transistor configured as described above will be described. 4 and 5 are manufacturing process diagrams for explaining a manufacturing method of the TFT array substrate 100. FIG. First, the base film 2 is formed on the insulating substrate 1. In the first embodiment, a SiN film is formed as a first base film on the insulating substrate 1 by a CVD (Chemical Vapor Deposition) method, and a SiO 2 film is formed as a second base film thereon. The film thickness of the SiN film is, for example, 40 to 60 nm, and the film thickness of the SiO 2 film is, for example, 180 to 220 nm. In addition, since these base films are provided mainly for the purpose of preventing mobile ions such as Na from the glass substrate from diffusing into the semiconductor layer, they are not limited to the above film configuration and film thickness. Absent. Further, it is not necessary to provide a base film.

次に、下地膜２の上層に非晶質半導体層３ＡをプラズマＣＶＤ法により形成する。本実施形態１においては、非晶質半導体として非晶質シリコン膜（アモルファスシリコン膜）を用いた。非晶質シリコン膜は、例えば、その膜厚が５０〜７０ｎｍとなるように成膜する。これら下地膜２及び非晶質半導体層３Ａは、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するＢ（ホウ素）などの汚染物質が各膜の界面に取り込まれることを防止することができる。   Next, an amorphous semiconductor layer 3A is formed on the base film 2 by plasma CVD. In Embodiment 1, an amorphous silicon film (amorphous silicon film) is used as the amorphous semiconductor. The amorphous silicon film is formed so as to have a thickness of 50 to 70 nm, for example. The base film 2 and the amorphous semiconductor layer 3A are preferably formed continuously in the same apparatus or the same chamber. As a result, contaminants such as B (boron) present in the air atmosphere can be prevented from being taken into the interface of each film.

なお、非晶質半導体層３Ａの成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体層３Ａの膜中に、多量に含有された水素を低減するためである。本実施形態１では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体層３Ａを成膜した基板を４５分間保持した。このような処理により、非晶質半導体層３Ａを結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質半導体層３Ａ表面の荒れを抑制することが可能となる。以上の工程により、図４（ａ）に示す構成となる。   Note that annealing is preferably performed at a high temperature after the formation of the amorphous semiconductor layer 3A. This is because hydrogen contained in a large amount in the amorphous semiconductor layer 3A formed by the CVD method is reduced. In the first embodiment, the inside of the chamber held in a low vacuum state in a nitrogen atmosphere was heated to about 480 ° C., and the substrate on which the amorphous semiconductor layer 3A was formed was held for 45 minutes. By such treatment, when the amorphous semiconductor layer 3A is crystallized, hydrogen is not rapidly desorbed even if the temperature rises. And it becomes possible to suppress the roughness of the surface of the amorphous semiconductor layer 3A. With the above process, the configuration shown in FIG.

続いて、非晶質半導体層３Ａ表面に形成された自然酸化膜をフッ酸などでエッチング除去する。その後、非晶質半導体層３Ａに対して窒素などのガスを吹き付けながら、非晶質半導体層３Ａの上からレーザアニール等を行う。レーザ光は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体層３Ａに照射される。これにより、非晶質半導体層３Ａを溶融、冷却、固化し、多結晶半導体層３を得る。   Subsequently, the natural oxide film formed on the surface of the amorphous semiconductor layer 3A is removed by etching with hydrofluoric acid or the like. Thereafter, laser annealing or the like is performed from above the amorphous semiconductor layer 3A while blowing a gas such as nitrogen to the amorphous semiconductor layer 3A. The laser light is converted into a linear beam shape through a predetermined optical system, and then irradiated to the amorphous semiconductor layer 3A. Thereby, the amorphous semiconductor layer 3A is melted, cooled, and solidified to obtain the polycrystalline semiconductor layer 3.

本実施形態１では、レーザ光としてＹＡＧレーザの第２高調波（発振波長：５３２ｎｍ）を用いた。ＹＡＧレーザの第２高調波の代わりに、エキシマレーザを用いることもできる。非晶質半導体層３Ａに窒素を吹き付けながらレーザ光照射を行うことにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施形態１においては、結晶表面の平均粗さＲａを３ｎｍ以下にまで小さくしている。非晶質半導体層３Ａにレーザ光を照射することにより、非晶質シリコン膜を溶融、冷却、固化し、結晶性半導体層３が形成される。本実施形態１においては、非晶質シリコン膜を多結晶シリコン膜に変換する。なお、多結晶シリコン膜に代えて、単結晶シリコン膜であってもよい。   In the first embodiment, the second harmonic (oscillation wavelength: 532 nm) of a YAG laser is used as the laser light. An excimer laser may be used instead of the second harmonic of the YAG laser. By performing laser light irradiation while nitrogen is blown onto the amorphous semiconductor layer 3A, the height of the protrusion generated at the crystal grain boundary portion can be suppressed. In the first embodiment, the average roughness Ra of the crystal surface is reduced to 3 nm or less. By irradiating the amorphous semiconductor layer 3A with laser light, the amorphous silicon film is melted, cooled, and solidified to form the crystalline semiconductor layer 3. In the first embodiment, an amorphous silicon film is converted into a polycrystalline silicon film. Note that a single crystal silicon film may be used instead of the polycrystalline silicon film.

続いて、多結晶半導体層３を島状にパターン形成するために、感光性樹脂であるレジストをスピンコート等により塗布する。塗布したレジスト膜は、露光・現像等の一連の写真製版法により所望の形状にパターニングする（不図示）。その後、レジストパターンをマスクとして、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、結晶性半導体層３を島状に形成する。エッチングに用いられるガスにＯ２が混合されているため、写真製版法によって形成したレジストを後退させながらエッチングすることが可能となる。従って、結晶性半導体層３の端部をテーパ形状とすることができる。以上の工程により、図４（ｂ）に示す構成となる。 Subsequently, a resist which is a photosensitive resin is applied by spin coating or the like in order to pattern the polycrystalline semiconductor layer 3 in an island shape. The applied resist film is patterned into a desired shape by a series of photolithography methods such as exposure and development (not shown). Thereafter, the crystalline semiconductor layer 3 is formed in an island shape by a dry etching method using a mixed gas of CF 4 and O 2 with the resist pattern as a mask. Since O 2 is mixed in the gas used for the etching, the resist formed by the photoengraving method can be etched while being retracted. Therefore, the end of the crystalline semiconductor layer 3 can be tapered. With the above process, the configuration shown in FIG.

次に、洗浄処理を行い、結晶性半導体層３の上の基板表面全体を覆うようにゲート絶縁膜２１を成膜する。本実施形態１においては、バッファードフッ酸（ＢＨＦ：Buffered Hydrogen Fluoride）を用いて洗浄処理を行った。ゲート絶縁膜２１としては、ＳｉＮ膜、ＳｉＯ２膜等を用いることができる。本実施形態１では、ゲート絶縁膜２１として、ＳｉＯ２膜を用い、ＣＶＤ法によって７０〜１００ｎｍの膜厚に成膜した。本実施形態１によれば、結晶性半導体層３の端部をテーパ形状としているので、ゲート絶縁膜２１の被覆性が高く、初期故障を大幅に低減することが可能となる。以上の工程により、図４（ｃ）に示す構成となる。 Next, a cleaning process is performed to form a gate insulating film 21 so as to cover the entire substrate surface on the crystalline semiconductor layer 3. In the first embodiment, washing treatment is performed using buffered hydrogen fluoride (BHF). As the gate insulating film 21, a SiN film, a SiO 2 film, or the like can be used. In the first embodiment, a SiO 2 film is used as the gate insulating film 21 and is formed to a thickness of 70 to 100 nm by a CVD method. According to the first embodiment, since the end of the crystalline semiconductor layer 3 is tapered, the coverage of the gate insulating film 21 is high, and the initial failure can be greatly reduced. With the above process, the configuration shown in FIG.

次に、ゲート電極１２、ゲート配線１２Ｌ（図１参照）を形成するための第１メタル膜を成膜する。この第１メタル膜は、例えば、Ｍｏ、Ｃｒ、Ｗ、Ｔａやこれらを主成分とする合金膜を好適に用いることができる。本実施形態１では、膜厚２００〜４００ｎｍのＭｏ膜を、ＤＣマグネトロンを用いたスパッタリング法により形成した。そして、公知の写真製版法を用いて、所望の形状にパターニングし、ゲート電極１２、ゲート配線１２Ｌ等を形成する。ゲート電極１２等のエッチングには、燐酸と硝酸を混合した薬液を用いたウエットエッチング法により行った。以上の工程により、図５（ｄ）に示す構成となる。   Next, a first metal film for forming the gate electrode 12 and the gate wiring 12L (see FIG. 1) is formed. As the first metal film, for example, Mo, Cr, W, Ta, or an alloy film containing these as a main component can be suitably used. In the first embodiment, a Mo film having a thickness of 200 to 400 nm is formed by a sputtering method using a DC magnetron. Then, using a known photoengraving method, patterning is performed in a desired shape to form the gate electrode 12, the gate wiring 12L, and the like. Etching of the gate electrode 12 and the like was performed by a wet etching method using a chemical solution in which phosphoric acid and nitric acid were mixed. With the above process, the configuration shown in FIG.

次に、形成したゲート電極１２をマスクとして、結晶性半導体層３のソース領域１０Ｓ、ドレイン領域１０Ｄ、画素電極１１となるドレイン延在領域に不純物元素を導入する。導入する不純物元素としては、Ｐ（燐）、Ｂ（ホウ素）、Ａｓ（砒素）を用いることができる。ＰやＡｓを導入すればｎ型（ＮＭＯＳ：negative channel Metal Oxide Semiconductor）のＴＦＴを得ることができ、Ｂを導入すればｐ型（ＰＭＯＳ：positive channel Metal Oxide Semiconductor）のＴＦＴを得ることができる。また、ゲート電極１２の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。ＰやＢの不純物元素の導入は、イオンドーピング法を用いて行った。   Next, using the formed gate electrode 12 as a mask, an impurity element is introduced into the source region 10S, the drain region 10D, and the drain extension region to be the pixel electrode 11 of the crystalline semiconductor layer 3. As the impurity element to be introduced, P (phosphorus), B (boron), or As (arsenic) can be used. If P or As is introduced, an n-type (NMOS: TFT) can be obtained, and if B is introduced, a p-type (PMOS) TFT (PMOS) TFT can be obtained. In addition, if the processing of the gate electrode 12 is performed twice for the n-type TFT gate electrode and the p-type TFT gate electrode, the n-type TFT and the p-type TFT can be separately formed on the same substrate. The introduction of impurity elements such as P and B was performed using an ion doping method.

以上の工程により、セルフアラインによりソース領域１０Ｓ、ドレイン領域１０Ｄ、画素電極１１が形成され、図５（ｅ）に示す構成となる。なお、ＴＦＴ５０の信頼性向上のために、ＬＤＤ(Lightly Doped Drain)構造としてもよい。また、イオンドーピング法に代えて、イオン注入法を用いてもよい。   Through the above steps, the source region 10S, the drain region 10D, and the pixel electrode 11 are formed by self-alignment, and the configuration shown in FIG. In order to improve the reliability of the TFT 50, an LDD (Lightly Doped Drain) structure may be used. Further, an ion implantation method may be used instead of the ion doping method.

次に、ゲート電極１２上に、基板表面全体を覆うように、第１層間絶縁膜２２を成膜する。本実施形態１では、第１層間絶縁膜２２として、膜厚５００〜１２００ｎｍのシリコン酸化（ＳｉＯ２）膜をプラズマＣＶＤ法によりを成膜した。シリコン酸化膜に代えてシリコン窒化膜を用いてもよい。成膜後、窒素雰囲気中で４００℃以上に加熱したアニール炉に１時間程度保持した。これにより、結晶性半導体層３のソース・ドレイン領域に導入した不純物元素がさらに活性化する。 Next, a first interlayer insulating film 22 is formed on the gate electrode 12 so as to cover the entire substrate surface. In the first embodiment, a silicon oxide (SiO 2 ) film having a thickness of 500 to 1200 nm is formed as the first interlayer insulating film 22 by a plasma CVD method. A silicon nitride film may be used instead of the silicon oxide film. After film formation, the film was held in an annealing furnace heated to 400 ° C. or higher in a nitrogen atmosphere for about 1 hour. Thereby, the impurity element introduced into the source / drain regions of the crystalline semiconductor layer 3 is further activated.

次に、第１層間絶縁膜２２の表面からソース領域１０Ｓの表面まで貫通するコンタクトホールＣＨを形成する。本実施形態１では、コンタクトホールＣＨのエッチングは、ＣＨＦ３とＡｒの混合ガスを用いたドライエッチング法により行った。 Next, a contact hole CH penetrating from the surface of the first interlayer insulating film 22 to the surface of the source region 10S is formed. In the first embodiment, the contact hole CH is etched by a dry etching method using a mixed gas of CHF 3 and Ar.

次に、ソース電極１３、及びソース配線１３Ｌ（図１参照）等を形成するための第２メタル膜を成膜する。この第２メタル膜の材料としては、Ａｌや、Ａｌを主成分とする合金膜、若しくはＭｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜を好適に用いることができる。単層構造の他、これらを積層させた多層構造としてもよい。本実施形態１では、Ｍｏ／Ａｌ／Ｍｏの３層構造とした。Ａｌ膜の膜厚は、２００〜４００ｎｍ、Ｍｏ膜の膜厚は、５０〜２００ｎｍとし、ＤＣマグネトロンを用いたスパッタリング法により形成した。   Next, a second metal film for forming the source electrode 13, the source wiring 13L (see FIG. 1), and the like is formed. As the material of the second metal film, Al, an alloy film containing Al as a main component, or Mo, Cr, W, Al, Ta, or an alloy film containing these as a main component can be preferably used. In addition to a single layer structure, a multilayer structure in which these layers are stacked may be used. In the first embodiment, a three-layer structure of Mo / Al / Mo is adopted. The film thickness of the Al film was 200 to 400 nm, the film thickness of the Mo film was 50 to 200 nm, and was formed by a sputtering method using a DC magnetron.

次いで、第２メタル膜を公知の写真製版法を用いて所望の形状にパターニングして、ソース電極１３、ソース配線１３Ｌ等を形成する。本実施形態１では、これらを形成する手段として、ＳＦ６とＯ２の混合ガス及びＣｌ２とＡｒの混合ガスを用いたドライエッチング法を用いた。ドライエッチング法に代えてウエットエッチング法を用いてもよい。以上の工程により、ソース領域１０Ｓに接続されるソース電極１３が形成される。これにより、図５（ｆ）に示す構造となる。 Next, the second metal film is patterned into a desired shape using a known photoengraving method to form the source electrode 13, the source wiring 13L, and the like. In the first embodiment, as a means for forming these, a dry etching method using a mixed gas of SF 6 and O 2 and a mixed gas of Cl 2 and Ar is used. A wet etching method may be used instead of the dry etching method. Through the above process, the source electrode 13 connected to the source region 10S is formed. As a result, the structure shown in FIG.

その後、ソース電極１３上に、基板表面全体を覆うように、第２層間絶縁膜２３を成膜する。第２層間絶縁膜２３の材料としては、本実施形態１においては有機系樹脂膜を用いた。次に、第２層間絶縁膜２３の表面から第２メタル膜の表面まで貫通するコンタクトホール（不図示）を形成する。本実施形態１では、ドライエッチング法により行った。なお、有機系樹脂膜に感光性が付与されたものを適用してもよい。この場合には、有機系樹脂膜に露光、現像処理を行うことにより、エッチング工程やレジスト除去工程を経ずにパターン形成することができる。   Thereafter, a second interlayer insulating film 23 is formed on the source electrode 13 so as to cover the entire substrate surface. As the material of the second interlayer insulating film 23, an organic resin film is used in the first embodiment. Next, a contact hole (not shown) penetrating from the surface of the second interlayer insulating film 23 to the surface of the second metal film is formed. In the first embodiment, the dry etching method is used. In addition, you may apply what provided photosensitivity to the organic resin film. In this case, by performing exposure and development processing on the organic resin film, a pattern can be formed without going through an etching step or a resist removal step.

コンタクトホール（不図示）を形成後、第２層間絶縁膜２３上に共通電極１４を形成するための透明性導電膜を成膜する。透明性導電膜としては、例えば、酸化インジウムを主成分とするＩＴＯやＩＺＯ等を適用することができる。本実施形態１では、ＤＣマグネトロンを用いたスパッタリング法によりＩＴＯ膜を形成した。膜厚は、例えば５０〜２００ｎｍ程度とすることができる。透明性導電膜は、コンタクトホールを覆うようにパターニングされる。以上の工程等を経て、図２に示すようなＴＦＴアレイ基板１００が製造される。   After forming the contact hole (not shown), a transparent conductive film for forming the common electrode 14 is formed on the second interlayer insulating film 23. As the transparent conductive film, for example, ITO or IZO containing indium oxide as a main component can be applied. In the first embodiment, the ITO film is formed by a sputtering method using a DC magnetron. The film thickness can be, for example, about 50 to 200 nm. The transparent conductive film is patterned so as to cover the contact hole. The TFT array substrate 100 as shown in FIG. 2 is manufactured through the above steps.

本実施形態１に係るＴＦＴアレイ基板１００は、液晶表示装置に搭載するので、上記工程にさらに追加で、パッシベーション膜（不図示）を成膜し、配向膜（不図示）を形成する。配向膜には、所望の方向にラビング処理を施す。また、ＴＦＴアレイ基板１００の他面上には、偏光板等の光学フィルムを配設する。   Since the TFT array substrate 100 according to the first embodiment is mounted on a liquid crystal display device, a passivation film (not shown) is formed in addition to the above steps, and an alignment film (not shown) is formed. The alignment film is rubbed in a desired direction. An optical film such as a polarizing plate is disposed on the other surface of the TFT array substrate 100.

（比較例）
ここで、比較例について検討する。比較例に係るＴＦＴアレイ基板は、以下の点を除く基本的な構成、及び動作は、実施形態１と同様である。すなわち、実施形態１においては、画素電極１１を結晶性半導体層３により形成していたのに対し、比較例においては、画素電極を透明性導電膜により形成している点において相違する。また、実施形態１においては、画素電極１１とドレイン領域１０Ｄが一体的に形成されていたのに対し、比較例においては、画素電極は、ドレイン領域１０Ｄより上層のレイヤに形成され、かつドレイン領域１０Ｄと画素電極１１にドレイン電極を介して接続されている点において相違する。また、実施形態１においては、ゲート電極１２と共通電極１４の間に、第１層間絶縁膜２２及び第２層間絶縁膜２３の２層を配設していたのに対し、比較例においては、ゲート電極１２と共通電極１４の間に、第１層間絶縁膜〜第３層間絶縁膜と３層配設している点において相違する。以下、実施形態１との相違点を中心に説明する。 (Comparative example)
Here, a comparative example is examined. The TFT array substrate according to the comparative example has the same basic configuration and operation as those of the first embodiment except for the following points. That is, the pixel electrode 11 is formed of the crystalline semiconductor layer 3 in the first embodiment, whereas the pixel electrode is formed of a transparent conductive film in the comparative example. In the first embodiment, the pixel electrode 11 and the drain region 10D are integrally formed. In the comparative example, the pixel electrode is formed in a layer above the drain region 10D, and the drain region. 10D and the pixel electrode 11 are different in that they are connected via a drain electrode. In the first embodiment, the two layers of the first interlayer insulating film 22 and the second interlayer insulating film 23 are disposed between the gate electrode 12 and the common electrode 14, whereas in the comparative example, The difference is that three layers of a first interlayer insulating film to a third interlayer insulating film are disposed between the gate electrode 12 and the common electrode 14. Hereinafter, the difference from the first embodiment will be mainly described.

図８は、比較例に係る液晶表示装置に搭載されるＴＦＴアレイ基板２００を部分拡大した模式的平面図であり、図９は、図８のＩＸ−ＩＸ切断部断面図である。なお、説明の便宜上、図８において、説明の便宜上、ドレイン電極の位置を点線で図示する。   FIG. 8 is a schematic plan view showing a partially enlarged TFT array substrate 200 mounted on a liquid crystal display device according to a comparative example, and FIG. 9 is a cross-sectional view taken along the line IX-IX in FIG. For convenience of explanation, the position of the drain electrode is shown by a dotted line in FIG. 8 for convenience of explanation.

比較例に係るＴＦＴアレイ基板２００は、図８及び図９に示すように、絶縁性基板１０１、下地膜１０２、結晶性半導体層１０３、画素電極１１１、ゲート電極１１２、ソース電極１１３、共通電極１１４、ドレイン電極１１５、ゲート絶縁膜１２１、絶縁層として機能する第１層間絶縁膜１２２、第２層間絶縁膜１２３、第３層間絶縁膜１２４、コンタクトホールＣＨ等を備える。   As shown in FIGS. 8 and 9, the TFT array substrate 200 according to the comparative example includes an insulating substrate 101, a base film 102, a crystalline semiconductor layer 103, a pixel electrode 111, a gate electrode 112, a source electrode 113, and a common electrode 114. , A drain electrode 115, a gate insulating film 121, a first interlayer insulating film 122 functioning as an insulating layer, a second interlayer insulating film 123, a third interlayer insulating film 124, a contact hole CH, and the like.

比較例に係る結晶性半導体層１０３は、下地膜１０２の上層に島状に形成されている。ここで、島状の結晶性半導体層１０３は、チャネル領域１１０Ｃ、及びチャネル領域１０Ｃを挟むソース領域１１０Ｓ及びドレイン領域１１０Ｄからなる。結晶性半導体層１０３の上層には、ゲート絶縁膜１２１が形成されている。そして、ゲート絶縁膜１２１を介してチャネル領域１１０Ｃと対向配置されるように、ゲート絶縁膜１２１の上層にゲート電極１１２が形成されている。   The crystalline semiconductor layer 103 according to the comparative example is formed in an island shape above the base film 102. Here, the island-shaped crystalline semiconductor layer 103 includes a channel region 110C, and a source region 110S and a drain region 110D that sandwich the channel region 10C. A gate insulating film 121 is formed on the crystalline semiconductor layer 103. A gate electrode 112 is formed on the gate insulating film 121 so as to face the channel region 110C with the gate insulating film 121 interposed therebetween.

第１層間絶縁膜１２２は、ゲート電極１１２及びゲート絶縁膜１２１を被覆するように形成される。そして、第１層間絶縁膜１２２の上層に形成されるソース電極１１３は、第１層間絶縁膜１２２の表面からソース領域１１０Ｓの表面まで貫通するコンタクトホールＣＨａを介して、ソース領域１１０Ｓと電気的に接続されている。同様にして、ソース電極１１３と同一レイヤに構成されるドレイン電極１１５は、第１層間絶縁膜１２２の表面からドレイン領域１１０Ｄの表面まで貫通するコンタクトホールＣＨｂを介して、ドレイン領域１１０Ｄと電気的に接続されている。   The first interlayer insulating film 122 is formed so as to cover the gate electrode 112 and the gate insulating film 121. The source electrode 113 formed on the first interlayer insulating film 122 is electrically connected to the source region 110S through a contact hole CHa penetrating from the surface of the first interlayer insulating film 122 to the surface of the source region 110S. It is connected. Similarly, the drain electrode 115 configured in the same layer as the source electrode 113 is electrically connected to the drain region 110D through a contact hole CHb penetrating from the surface of the first interlayer insulating film 122 to the surface of the drain region 110D. It is connected.

ソース電極１１３、ドレイン電極１１５の上層には、これらを被覆するように第２層間絶縁膜１２３が形成されている。第２層間絶縁膜１２３の上層には、透明性導電膜から構成される画素電極１１１が形成されている。画素電極１１１は、ドレイン電極１１５と第２層間絶縁膜１２３に形成されたコンタクトホールＣＨｃを介して接続されている。   A second interlayer insulating film 123 is formed on the source electrode 113 and the drain electrode 115 so as to cover them. A pixel electrode 111 made of a transparent conductive film is formed on the second interlayer insulating film 123. The pixel electrode 111 is connected to the drain electrode 115 via a contact hole CHc formed in the second interlayer insulating film 123.

画素電極１１１の上層には、これを被覆するように第３層間絶縁膜１２４が形成されている。そして、その上層には、共通電極１１４が形成されている。共通電極１１４には、開口部ＯＰ１０１〜ＯＰ１０５が設けられている。比較例に係るＴＦＴアレイ基板２００は、以上のような構成となっている。   A third interlayer insulating film 124 is formed on the pixel electrode 111 so as to cover it. A common electrode 114 is formed on the upper layer. The common electrode 114 is provided with openings OP101 to OP105. The TFT array substrate 200 according to the comparative example is configured as described above.

比較例に係るＴＦＴアレイ基板２００によれば、層間絶縁膜を１層余分に積層するのみならず、画素電極１１１の層を新たに設ける必要がある。このため、製造プロセスが大幅に増えてしまい、生産性の低下、及び製造コストの増大を招来する。   According to the TFT array substrate 200 according to the comparative example, it is necessary to provide not only an extra interlayer insulating film but also a new layer of the pixel electrode 111. For this reason, the number of manufacturing processes is greatly increased, leading to a decrease in productivity and an increase in manufacturing cost.

上記特許文献４に開示されたボトムゲート型のＴＦＴアレイ基板においては、ゲート電極、ゲート絶縁膜、島状の半導体層をこの順に形成した後に、板状の画素電極を形成する。そして、さらに、画素電極の上層に絶縁層を形成し、その上層に柵状の共通電極層を形成する。画素電極と島状の半導体層は、ドレイン電極を介して接続する必要がある。   In the bottom gate type TFT array substrate disclosed in Patent Document 4, a plate-like pixel electrode is formed after forming a gate electrode, a gate insulating film, and an island-like semiconductor layer in this order. Further, an insulating layer is formed above the pixel electrode, and a fence-like common electrode layer is formed thereon. The pixel electrode and the island-shaped semiconductor layer need to be connected via a drain electrode.

本実施形態１によれば、結晶性半導体層３をＴＦＴ５０の能動素子として利用するのみならず、画素電極１１としても利用している。しかも、画素電極１１をドレイン領域１０Ｄから延在する領域に設ける構成を採用した。これにより、ドレイン電極を介してドレイン領域１０Ｄと画素電極１１を接続する構成を採用する必要がなく、構成を簡便化することができる。その結果、製造プロセスを大幅に短縮することができる。そして、生産性に優れ、製造コストの削減を図ったＴＦＴアレイ基板を提供することができる。   According to the first embodiment, the crystalline semiconductor layer 3 is used not only as an active element of the TFT 50 but also as the pixel electrode 11. In addition, a configuration in which the pixel electrode 11 is provided in a region extending from the drain region 10D is employed. Thereby, it is not necessary to employ a configuration in which the drain region 10D and the pixel electrode 11 are connected via the drain electrode, and the configuration can be simplified. As a result, the manufacturing process can be greatly shortened. In addition, it is possible to provide a TFT array substrate that is excellent in productivity and that reduces manufacturing costs.

しかも、能動素子として多結晶半導体層を適用することにより、電子移動度を高めることができる。多結晶半導体層を用いたＴＦＴを液晶表示装置周辺の回路形成にも使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、液晶表示装置の構成を簡略化して小型化を実現し、かつ信頼性を高めることが可能となる。   In addition, electron mobility can be increased by applying a polycrystalline semiconductor layer as an active element. By using a TFT using a polycrystalline semiconductor layer for forming a circuit around a liquid crystal display device, the use of an IC and an IC mounting substrate can be reduced. As a result, the configuration of the liquid crystal display device can be simplified, the size can be reduced, and the reliability can be improved.

また、ＦＦＳモードを採用しているので、広視野角、高輝度、高開口率化を実現することができる。従って、広視野角、高輝度、及び高集積化を図りつつ、製造工程の短縮化が可能な液晶表示装置を提供することができる。   In addition, since the FFS mode is adopted, a wide viewing angle, high brightness, and high aperture ratio can be realized. Accordingly, it is possible to provide a liquid crystal display device capable of shortening the manufacturing process while achieving a wide viewing angle, high luminance, and high integration.

また、多結晶半導体層の端部をテーパ形状としているので、多結晶半導体層上に成膜するゲート絶縁膜が良好に被覆され、絶縁破壊などの不良を十分に抑制することができる。さらに、本実施形態１においては、結晶性シリコン膜をＹＡＧレーザによりレーザアニール処理を行っているので、ポリシリコンの透過率を向上させることができるという優れた効果を有する。   Further, since the end portion of the polycrystalline semiconductor layer is tapered, the gate insulating film formed on the polycrystalline semiconductor layer is satisfactorily covered, and defects such as dielectric breakdown can be sufficiently suppressed. Furthermore, in the first embodiment, since the crystalline silicon film is subjected to laser annealing treatment with a YAG laser, it has an excellent effect that the transmittance of polysilicon can be improved.

[実施形態２]
次に、上記実施形態とは異なる構造のＴＦＴアレイ基板の一例について説明する。なお、以降の説明において、上記実施形態１と同一の要素部材は同一の符号を付し、適宜その説明を省略する。 [Embodiment 2]
Next, an example of a TFT array substrate having a structure different from that of the above embodiment will be described. In the following description, the same elements as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted as appropriate.

本実施形態２に係るＴＦＴアレイ基板は、以下の点を除く基本的な構成、及び動作は、上記実施形態１と同様である。すなわち、上記実施形態１においては、画素領域５１において、画素電極１１と共通電極１４は、第１層間絶縁膜２２及び第２層間絶縁膜２３を介して対向配置されていたが、本実施形態２においては、画素領域において、画素電極と共通電極は、第１層間絶縁膜を介して対向配置されている点において相違する。   The basic structure and operation of the TFT array substrate according to Embodiment 2 are the same as those of Embodiment 1 except for the following points. That is, in the first embodiment, in the pixel region 51, the pixel electrode 11 and the common electrode 14 are disposed to face each other with the first interlayer insulating film 22 and the second interlayer insulating film 23 interposed therebetween. In the pixel region, the pixel electrode and the common electrode are different from each other in that the pixel electrode and the common electrode are disposed to face each other via the first interlayer insulating film.

図６は、本実施形態２に係る液晶表示装置に搭載されるＴＦＴアレイ基板１０１ａを部分拡大した模式的平面図であり、図７は、図６のＶＩＩ−ＶＩＩ切断部断面図である。   6 is a schematic plan view showing a partially enlarged TFT array substrate 101a mounted on the liquid crystal display device according to the second embodiment, and FIG. 7 is a sectional view taken along the line VII-VII in FIG.

本実施形態２に係るＴＦＴアレイ基板１００ａにおいては、画素領域５１に形成される共通電極１４ａは、図７に示すように、画素電極１１と第１層間絶縁膜２２のみを介して対向配置されている。言い換えると、第２層間絶縁膜２３ａは、画素領域５１に相当する位置に略同一形状の開口部ＯＰ６が設けられている（図６、６参照）。この開口部ＯＰ６は、第２層間絶縁膜２３ａにコンタクトホールを設ける際に同時に形成することができる。従って、新たな製造工程を追加する必要がない。また、第２層間絶縁膜２３ａに開口部ＯＰ６を設ける以外、上記実施形態１と同様の方法により製造することができる。   In the TFT array substrate 100a according to the second embodiment, the common electrode 14a formed in the pixel region 51 is disposed to face the pixel electrode 11 only through the first interlayer insulating film 22, as shown in FIG. Yes. In other words, the second interlayer insulating film 23a is provided with an opening OP6 having substantially the same shape at a position corresponding to the pixel region 51 (see FIGS. 6 and 6). The opening OP6 can be formed at the same time when a contact hole is provided in the second interlayer insulating film 23a. Therefore, it is not necessary to add a new manufacturing process. Further, it can be manufactured by the same method as in Embodiment 1 except that the opening OP6 is provided in the second interlayer insulating film 23a.

共通電極１４ａは、上記実施形態１と概ね同一位置に形成されている。言い換えると、共通電極１４ａは、画素領域５１においては、第１層間絶縁膜２２の直上層に形成されている。一方、ＴＦＴ５０の上層等においては、第２層間絶縁膜２３ａの直上層に形成されている。開口部ＯＰ６において、共通電極１４ａは、図７に示すように、第２層間絶縁膜２３ａの上層から側面を被覆し、さらに第１層間絶縁膜２２まで延在されるようにパターンを形成してもよい。   The common electrode 14a is formed at substantially the same position as in the first embodiment. In other words, the common electrode 14 a is formed immediately above the first interlayer insulating film 22 in the pixel region 51. On the other hand, in the upper layer or the like of the TFT 50, it is formed immediately above the second interlayer insulating film 23a. In the opening OP6, as shown in FIG. 7, the common electrode 14a forms a pattern so as to cover the side surface from the upper layer of the second interlayer insulating film 23a and further extend to the first interlayer insulating film 22. Also good.

本実施形態２によれば、上記実施形態１と同様の効果を得ることができる。しかも、画素領域５１において、第２層間絶縁膜２３ａを除去して開口部ＯＰ６を形成しているので、両電極間の電界を高めることができる。その結果、ソース配線１３Ｌ（図１参照）から供給される電圧を低く抑えることが可能となる。従って、より表示性能の高い液晶表示装置を提供することができる。   According to the second embodiment, the same effect as in the first embodiment can be obtained. Moreover, since the opening OP6 is formed by removing the second interlayer insulating film 23a in the pixel region 51, the electric field between the two electrodes can be increased. As a result, the voltage supplied from the source line 13L (see FIG. 1) can be kept low. Accordingly, a liquid crystal display device with higher display performance can be provided.

なお、上記実施形態１及び２においては、透過型の液晶表示装置について述べたが、本発明を反射型や半透過型液晶表示装置にも適用してもよい。反射型や半透過型液晶表示装置においても、生産性を高め、製造コストを削減する効果を得ることができる。反射型、若しくは半透過型とする場合には、例えば、多結晶半導体層の画素電極１１の直上層に反射性導電膜を成膜すればよい。また、共通電極は、透明性導電膜に限定されるものではなく、反射型等においてはメタル膜等の反射性導電膜、若しくは反射性導電膜と透明性導電膜の積層構造等を好適に適用することができる。また、多結晶半導体層を得る方法として非晶質半導体層にレーザ光を照射する方法について述べたが、本発明の趣旨を逸脱しない範囲において、他の方法により多結晶半導体層を得てもよい。また、結晶性半導体層の半導体層として、シリコンを用いる例について説明したが、これに限定されるものではない。   Although the transmissive liquid crystal display device has been described in the first and second embodiments, the present invention may be applied to a reflective or transflective liquid crystal display device. Even in a reflective or transflective liquid crystal display device, the effects of increasing productivity and reducing manufacturing costs can be obtained. In the case of the reflection type or the semi-transmission type, for example, a reflective conductive film may be formed on the layer immediately above the pixel electrode 11 of the polycrystalline semiconductor layer. In addition, the common electrode is not limited to the transparent conductive film. For the reflective type, a reflective conductive film such as a metal film or a laminated structure of the reflective conductive film and the transparent conductive film is suitably applied. can do. In addition, although a method for irradiating an amorphous semiconductor layer with laser light has been described as a method for obtaining a polycrystalline semiconductor layer, the polycrystalline semiconductor layer may be obtained by other methods without departing from the gist of the present invention. . Further, although an example in which silicon is used as the semiconductor layer of the crystalline semiconductor layer has been described, the present invention is not limited to this.

また、額縁領域６１に形成されたゲート駆動回路６２、ソース駆動回路６３のＴＦＴを、表示領域６０のＴＦＴ５０と同一のもの同一の製造工程にて製造する例について述べたが、用途やニーズに応じて適宜変更することができる。また、共通電極１４の形状や画素電極１１の形状は、上記実施形態の形状に限定されるものではなく、ＦＦＳモードで駆動が可能な範囲において、適宜変更することが可能である。さらに、上記実施形態１に係るＴＦＴアレイ基板の製造方法は、一例であって、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。   In addition, an example in which the TFTs of the gate drive circuit 62 and the source drive circuit 63 formed in the frame region 61 are manufactured in the same manufacturing process as the TFT 50 of the display region 60 has been described. Can be changed as appropriate. Further, the shape of the common electrode 14 and the shape of the pixel electrode 11 are not limited to the shapes of the above-described embodiments, and can be appropriately changed within a range that can be driven in the FFS mode. Further, the manufacturing method of the TFT array substrate according to the first embodiment is an example, and various modifications can be made without departing from the gist of the present invention.

１ 絶縁性基板
２ 下地膜
３ 結晶性半導体層
１０Ｓ ソース領域
１０Ｃ チャネル領域
１０Ｄ ドレイン領域
１１ 画素電極
１２ ゲート電極
１２Ｌ ゲート配線
１３ ソース電極
１３Ｌ ソース配線
１４ 共通電極
２１ ゲート絶縁膜
２２ 第１層間絶縁膜
２３ 第２層間絶縁膜
２５ 絶縁層
５０ ＴＦＴ
５１ 画素領域
ＯＰ 開口部
ＣＨ コンタクトホール DESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Base film 3 Crystalline semiconductor layer 10S Source region 10C Channel region 10D Drain region 11 Pixel electrode 12 Gate electrode 12L Gate wiring 13 Source electrode 13L Source wiring 14 Common electrode 21 Gate insulating film 22 First interlayer insulating film 23 Second interlayer insulating film 25 Insulating layer 50 TFT
51 pixel region OP opening CH contact hole

Claims (9)

チャネル領域、前記チャネル領域を挟むソース領域及びドレイン領域、さらに前記ドレイン領域から延在される画素電極を備える島状の結晶性半導体層と、
前記結晶性半導体層の上層に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記チャネル領域と対向配置されるゲート電極と、
前記ゲート電極より上層に配置され、絶縁層に形成されたコンタクトホールを介して前記ソース領域と電気的に接続されるソース電極と、
前記絶縁層より上層に形成され、前記画素電極と、平面視上、重畳する領域を有する共通電極と
を備える薄膜トランジスタアレイ基板。 A channel region, a source region and a drain region sandwiching the channel region, and an island-shaped crystalline semiconductor layer including a pixel electrode extending from the drain region;
A gate insulating film formed on an upper layer of the crystalline semiconductor layer;
A gate electrode disposed on the gate insulating film and facing the channel region;
A source electrode disposed above the gate electrode and electrically connected to the source region through a contact hole formed in an insulating layer;
A thin film transistor array substrate, which is formed in a layer above the insulating layer, and includes the pixel electrode and a common electrode having a region overlapping in plan view. 前記結晶性半導体層は、多結晶シリコン膜、又は単結晶シリコン膜であることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。   2. The thin film transistor array substrate according to claim 1, wherein the crystalline semiconductor layer is a polycrystalline silicon film or a single crystal silicon film. 前記絶縁層は、第１層間絶縁膜と第２層間絶縁膜を備え、
前記第２層間絶縁膜は、有機系材料により構成されたものであることを特徴とする請求項１又は２に記載の薄膜トランジスタアレイ基板。 The insulating layer includes a first interlayer insulating film and a second interlayer insulating film,
3. The thin film transistor array substrate according to claim 1, wherein the second interlayer insulating film is made of an organic material. 前記絶縁層は、第１層間絶縁膜と第２層間絶縁膜を備え、
前記画素電極と前記共通電極は、前記第１層間絶縁膜を介して対向配置されていることを特徴とする請求項１〜３に記載の薄膜トランジスタアレイ基板。 The insulating layer includes a first interlayer insulating film and a second interlayer insulating film,
4. The thin film transistor array substrate according to claim 1, wherein the pixel electrode and the common electrode are disposed to face each other with the first interlayer insulating film interposed therebetween. 請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ基板が搭載された液晶表示装置。   A liquid crystal display device on which the thin film transistor array substrate according to claim 1 is mounted. 基板上に、チャネル領域、当該チャネル領域を挟むソース領域、及びドレイン領域、さらに前記ドレイン領域から延在される画素電極を有する島状の結晶性半導体層を形成し、
前記結晶性半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極より上層に第１層間絶縁膜を形成し、
前記第１層間絶縁膜から、前記ソース領域が露出するようにコンタクトホールを形成し、
前記第１層間絶縁膜の上層に、前記コンタクトホールを介して前記ソース領域と電気的に接続されるソース電極を形成し、
前記ソース電極の上層に第２層間絶縁膜を形成した後に、前記画素電極と、平面視上、重畳する領域を有する共通電極を形成する薄膜トランジスタアレイ基板の製造方法。 On the substrate, a channel region, a source region sandwiching the channel region, a drain region, and an island-shaped crystalline semiconductor layer having a pixel electrode extending from the drain region are formed.
Forming a gate insulating film on the crystalline semiconductor layer;
Forming a gate electrode on the gate insulating film;
Forming a first interlayer insulating film above the gate electrode;
Forming a contact hole from the first interlayer insulating film so as to expose the source region;
Forming a source electrode electrically connected to the source region through the contact hole on the first interlayer insulating film;
A method of manufacturing a thin film transistor array substrate, comprising: forming a common electrode having a region overlapping with the pixel electrode in plan view after forming a second interlayer insulating film on the source electrode. 前記結晶性半導体層は、結晶性シリコン膜、又は単結晶シリコン膜であることを特徴とする請求項６に記載の薄膜トランジスタアレイ基板の製造方法。   The method of manufacturing a thin film transistor array substrate according to claim 6, wherein the crystalline semiconductor layer is a crystalline silicon film or a single crystal silicon film. 前記結晶性半導体層は、非晶質半導体層を成膜後、ＹＡＧレーザによりアニールすることにより形成されたものであることを特徴とする請求項６又は７に記載の薄膜トランジスタアレイ基板の製造方法。   8. The method of manufacturing a thin film transistor array substrate according to claim 6, wherein the crystalline semiconductor layer is formed by forming an amorphous semiconductor layer and then annealing with a YAG laser. 画素領域において、前記画素電極と前記共通電極が前記第１層間絶縁膜を介して対向配置されるように、当該領域の前記第２層間絶縁膜を除去することを特徴とする請求項６〜８のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。   9. The second interlayer insulating film in the region is removed so that the pixel electrode and the common electrode are disposed to face each other with the first interlayer insulating film interposed therebetween in the pixel region. The manufacturing method of the thin-film transistor array substrate of any one of these.
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