JP2010232243A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造技術に関し、特に、高周波帯域用の半導体装置のパッケージの製造に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to the manufacture of a package of a semiconductor device for a high frequency band.
例えば中空構造の樹脂モールドパッケージにおいて、金属リードとモールド部との境界面を非導電性膜により覆うことにより、半田付けの際、金属リードの熱膨張率とモールド部の熱膨張率との差に起因して境界面に隙間が発生しても、その隙間から樹脂モールドパッケージの内部に侵入する水分等を阻止できる技術が特開平11−274339号公報(特許文献1)に開示されている。 For example, in a resin mold package having a hollow structure, the interface between the metal lead and the mold part is covered with a non-conductive film, so that the difference between the thermal expansion coefficient of the metal lead and the mold part during soldering can be reduced. Japanese Patent Application Laid-Open No. 11-274339 (Patent Document 1) discloses a technique that can prevent moisture and the like entering the inside of the resin mold package from occurring even when a gap occurs on the boundary surface.
また、半導体チップが載置固定された電極の半導体チップに対応する両側に凹形状の切欠部を形成し、これらの凹形状の切欠部に絶縁的に嵌入して、パッケージ側の所定電極をそれぞれ近接配置した半導体装置用パッケージが特開平1−216608号公報(特許文献2)に開示されている。 In addition, concave notches are formed on both sides corresponding to the semiconductor chip of the electrode on which the semiconductor chip is mounted and fixed, and the predetermined electrodes on the package side are respectively fitted into these concave notches. A package for a semiconductor device arranged in close proximity is disclosed in Japanese Patent Laid-Open No. 1-216608 (Patent Document 2).
本願発明者は、高周波帯域用の半導体装置について検討している。高周波帯域用の半導体装置は、応力や寄生容量などの影響により性能が低下しやすいことから、前述した特許文献1および2に示すような、中空構造(パッケージを構成する封止樹脂がパッケージに搭載された半導体チップに接触しない構造)のパッケージが有効とされている。
The inventor of the present application is examining a semiconductor device for a high frequency band. Since a semiconductor device for a high frequency band tends to deteriorate in performance due to the influence of stress, parasitic capacitance, etc., the hollow structure (the sealing resin constituting the package is mounted on the package as shown in
また、前述した特許文献1および2では、半導体チップが搭載され、第1方向に延びる第1リードの両側であって、この第1リードに隣接し、第1方向と交差する第2方向に延びる第2リードの先端と対向する部分に凹部(へこみ、くびれ、凹形状の切欠部)を形成している。第1および第2リードをこのような形状とすることにより、半導体チップのパッド電極と第2リードとを電気的に接続するためのワイヤの長さを短くできることから、半導体装置の小型化を実現できるだけでなく、半導体装置の性能も向上させることができる。
Further, in
しかしながら、このような高周波帯域用の半導体装置であっても、さらなる半導体装置の小型化により半導体装置の性能が低下することが、本願発明者の検討によって明らかとなった。 However, even with such a semiconductor device for a high frequency band, it has been clarified by the inventor of the present application that the performance of the semiconductor device decreases due to further downsizing of the semiconductor device.
半導体チップが搭載される第1リードの両側に凹部を形成すると、半導体チップのパッド電極と第2リードとを電気的に接続するためのワイヤの長さを短くすることができる。しかし、その一方で、第1リードと第2リードとの距離が近づくことによる寄生容量の増加が懸念される。また、前述した特許文献1および2に示すような、半導体チップの周囲に空気の層を形成するための筐体(環状側壁)を、例えば樹脂で形成する場合は、この筐体を形成する工程により、樹脂バリ(樹脂の一部)が第1および第2リードの表面に付着することがある。第1および第2リードは、半導体装置内の半導体チップと半導体装置外の外部機器とを接続するための信号経路であるため、樹脂バリが第1または第2リードの表面に付着していると、第1リードと筐体または第2リードと筐体との間に生じる寄生容量が増加してしまう。このとき、第1リードと第2リードとの距離が近いと、寄生容量の増加による半導体装置の性能の低下が顕著に現れる。
By forming recesses on both sides of the first lead on which the semiconductor chip is mounted, the length of the wire for electrically connecting the pad electrode of the semiconductor chip and the second lead can be shortened. However, on the other hand, there is a concern about an increase in parasitic capacitance due to the closer distance between the first lead and the second lead. Moreover, when forming the housing | casing (annular side wall) for forming an air layer around a semiconductor chip as shown in
本発明の目的は、高周波帯域用の半導体装置の小型化に伴う半導体装置の性能の低下を抑制することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of suppressing a decrease in performance of a semiconductor device accompanying downsizing of a semiconductor device for a high frequency band.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in this application, an embodiment of a representative one will be briefly described as follows.
リードフレームのチップ搭載部の表面および複数のリードのそれぞれのワイヤ接合部の表面に、半導体チップの主面に形成された複数のパッド電極のそれぞれを構成する金属の硬度よりも高い硬度を有する金属を形成し、リードフレームのチップ搭載部の表面および複数のリードのそれぞれのワイヤ接合部の表面が露出するように、リードフレームを樹脂で封止して、第1封止体を形成する。そして、第1封止体から露出するチップ搭載部の表面および複数のリードのそれぞれのワイヤ接合部の表面に、加圧された液体のみを噴射した後、チップ搭載部の表面に半導体チップを搭載する。 A metal having hardness higher than the hardness of the metal constituting each of the plurality of pad electrodes formed on the main surface of the semiconductor chip on the surface of the chip mounting portion of the lead frame and the surface of the wire bonding portion of each of the plurality of leads The lead frame is sealed with resin so that the surface of the chip mounting portion of the lead frame and the surface of each wire joint portion of the plurality of leads are exposed to form a first sealing body. Then, after spraying only the pressurized liquid onto the surface of the chip mounting portion exposed from the first sealing body and the surface of each wire joint portion of the plurality of leads, the semiconductor chip is mounted on the surface of the chip mounting portion. To do.
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by one embodiment of a representative one will be briefly described as follows.
高周波帯域用の半導体装置の小型化に伴う半導体装置の性能の低下を抑制することができる。 It is possible to suppress a decrease in the performance of the semiconductor device accompanying the downsizing of the semiconductor device for a high frequency band.
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In this embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. Some or all of the modifications, details, supplementary explanations, and the like are related.
また、本実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Further, in this embodiment, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), unless otherwise specified, or in principle limited to a specific number in principle. The number is not limited to the specific number, and may be a specific number or more. Further, in the present embodiment, the constituent elements (including element steps and the like) are not necessarily essential unless particularly specified and apparently essential in principle. Yes. Similarly, in this embodiment, when referring to the shape, positional relationship, etc. of the component, etc., the shape, etc. substantially, unless otherwise specified, or otherwise considered in principle. It shall include those that are approximate or similar to. The same applies to the above numerical values and ranges.
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。 In the drawings used in the present embodiment, hatching may be added even in a plan view for easy understanding of the drawings. In all the drawings for explaining the embodiments, components having the same function are denoted by the same reference numerals in principle, and repeated description thereof is omitted. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
本発明の一実施の形態による高周波帯域用トランジスタが形成された半導体チップを搭載する半導体装置の製造方法の一例を図1〜図14を用いて工程順に説明する。図1は半導体装置の製造方法の全体工程の流れを説明する工程図、図2はリードフレームの一例を示す外形平面図、図3、図4、図5(a)および(b)はそれぞれ各工程におけるリードフレームを構成する単位フレームの要部平面図および同図(a)のA−A′線における要部断面図、図6は成形金型の要部断面図、図7(a)および(b)はそれぞれリードフレームを構成する単位フレームの要部平面図および同図(a)のA−A′線における要部断面図、図8(a)および(b)はそれぞれ液体のみを用いたウォータ洗浄の模式図および固体を含んだ液体を用いたウォータ洗浄の模式図、図9(a)および(b)はそれぞれリードフレームを構成する単位フレームの要部平面図および同図(a)のA−A′線における要部断面図、図10(a)および(b)はそれぞれ半導体チップの要部平面図および半導体チップに形成された半導体素子の要部断面図、図11、図12、図13(a)および(b)はそれぞれ各工程におけるリードフレームを構成する単位フレームの要部平面図および同図(a)のA−A′線における要部断面図、図14(a)および(b)はそれぞれ実装基板に搭載した半導体装置の要部平面図および要部断面図である。 An example of a manufacturing method of a semiconductor device mounting a semiconductor chip on which a high frequency band transistor according to an embodiment of the present invention is mounted will be described in the order of steps with reference to FIGS. FIG. 1 is a process diagram for explaining the flow of the entire process of a method for manufacturing a semiconductor device, FIG. 2 is an outline plan view showing an example of a lead frame, and FIGS. 3, 4, 5A and 5B are respectively diagrams. The principal part top view of the unit frame which comprises the lead frame in a process, and the principal part sectional drawing in the AA 'line of the same figure (a), FIG. 6 are principal part sectional drawings of a shaping die, FIG. FIG. 8B is a plan view of the main part of the unit frame constituting the lead frame, and a cross-sectional view of the main part taken along the line AA ′ in FIG. 8A. FIGS. FIG. 9A and FIG. 9B are a plan view of the main part of the unit frame constituting the lead frame, and FIG. 9A, respectively. FIG. 1 is a cross-sectional view of main parts taken along line AA ′ of FIG. (A) And (b) is a principal part top view of a semiconductor chip, and sectional drawing of the principal part of the semiconductor element formed in the semiconductor chip, respectively, FIG.11, FIG.12, FIG.13 (a) and (b) are each process, respectively. FIG. 14A is a plan view of the main part of the unit frame constituting the lead frame in FIG. 9A, and FIG. 14A is a cross-sectional view of the main part taken along line AA ′ of FIG. It is a principal part top view and principal part sectional drawing.
まず、半導体チップを搭載するリードフレーム1を準備する(図1の銅フレーム工程P1)。ここでは、図2に示すように、半導体チップが搭載される領域(デバイス領域、単位フレーム)3が複数配置(本実施の形態では、マトリクス配置)された基板(多数個取り基板、MAP基板)を用いており、以下、この多数個取り基板を用いて半導体装置を形成する場合について説明する。
First, a
リードフレーム1は、例えばフープラインで使用することを想定した基板である。リードフレーム1の外周部には、一の方向に並んで複数の位置決め用の貫通孔2が形成されている。この複数の位置決め用の貫通孔2が並ぶ第1方向(図2におけるx軸方向)を行とし、この列の方向と直交する第2方向(図2におけるy軸方向)を列とすると、図2に示すリードフレーム1は、半導体製品1つ分に該当する単位フレーム3が9行2列に配置された構成となっており、これら複数の単位フレーム3は枠体1aによって繋がっている。リードフレーム1は、例えば銅からなり、その厚さは、例えば0.15mm程度である。なお、リードフレーム1はこれに限定されるものではなく、例えばジョブショップラインで使用することを想定した多数個取り基板を用いることもできる。
The
図3に示すように、単位フレーム3は、枠体1aの内側に配置されたチップ搭載部4と、このチップ搭載部4と枠体1aとの間にそれぞれ位置し、チップ搭載部4および枠体1aにそれぞれ繋がる複数の第1リード4Sと、このチップ搭載部4の隣に、このチップ搭載部4から離れて形成され、枠体1aと繋がる第2リード4Dと、このチップ搭載部4の隣に、このチップ搭載部4から離れて形成され、枠体1aと繋がる第3リード4Gとを備えている。
As shown in FIG. 3, the
また、図3に示すように、チップ搭載部4において、第2リード4Dの先端と対向する部分と第3リード4Gの先端と対向する部分に、凹部(へこみ、くびれ、凹形状の切欠部)4aが形成されている。ここで、リードの構造について詳細に説明すると、第2リード4Dおよび第3リード4Gのそれぞれは、平面形状が第1端部(先端)、およびこの第1端部とは反対側に位置し、枠体1aと繋がる第2端部を有する長方形から成り、この第1端部がチップ搭載部4に形成された凹部4aと対向するように、チップ搭載部4の隣に配置されている。なお、第3リード4Gは、チップ搭載部4を介して第2リード4Dと対向する位置に配置されており、第1リード4Sは、第2リード4Dと第3リード4Gとの間に配置されている。そして、チップ搭載部4は、第1リード4Sの幅よりも細い部分を有しており、この細い部分が、第2リード4Dと第3リード4Gとの間に位置している。
Further, as shown in FIG. 3, in the chip mounting portion 4, recesses (dents, constrictions, concave cutouts) are formed in a portion facing the tip of the second lead 4 </ b> D and a portion facing the tip of the third lead 4 </ b> G. 4a is formed. Here, the lead structure will be described in detail. Each of the
また、第1リード4Sは、後のダイ付け工程において半導体チップが搭載されるチップ搭載部4と一体に形成されており、図3におけるy軸方向に沿って延びている。一方、第2リード4Dおよび第3リード4Gのそれぞれは、図3において、このy軸方向と交差(直交)するx軸方向に沿って延びている。なお、本実施の形態では、第1リード4Sはソース用リードであり、半導体チップのソース用のパッド電極と電気的に接続される。また、第2リード4Dはドレイン用リードであり、半導体チップのドレイン用のパッド電極と電気的に接続される。そして、第3リード4Gはゲート用リードであり、半導体チップのゲート用のパッド電極と電気的に接続される。
Further, the
単位フレーム3を構成するチップ搭載部4と、第1リード4S、第2リード4Dおよび第3リード4G(以下、第1リード4S、第2リード4Dおよび第3リード4Gを全て言うときには、単にリード4S,4D,4Gと記載する)とは、銅材をプレスで抜いて形成され、その後、リード4S,4D,4Gには折り曲げ加工が施されている。本実施の形態では、チップ搭載部4およびリード4S,4D,4Gの内装部分(ワイヤ接続部、第1封止体(筐体)の内側に位置する部分)が、リード4S,4D,4Gの外装部分(第1封止体(筐体)の外側に位置する部分)よりも高く加工されている。
The chip mounting portion 4 constituting the
また、前述したように、チップ搭載部4のx軸方向に沿った幅は、第1リード4Sのx軸方向に沿った幅よりも狭くなっている。すなわち、チップ搭載部4と第1リード4Sとを一体として見たときに、第2リード4Dの先端および第3リード4Gの先端と対向するチップ搭載部4に凹部(へこみ、くびれ、凹形状の切欠部)4aが形成されている。このような形状とすることにより、単位フレーム3の面積が小さくできて、半導体装置の小型化を実現することができ、また、半導体チップのパッド電極と第2リード4Dまたは半導体チップのパッド電極と第3リード4Gとを電気的に接続するためのワイヤの長さを短くできることから、半導体装置の性能も向上させることができる。
Further, as described above, the width of the chip mounting portion 4 along the x-axis direction is narrower than the width of the
次に、図4に示すように、チップ搭載部4およびリード4S,4D,4Gの表面に、例えば電解メッキ法により金属(金属膜、金メッキ膜)5を形成する(図1の硬質金メッキ工程P2)。本実施の形態では、後のケース成形工程においてチップ搭載部4に搭載される半導体チップとワイヤとを保護するためのエポキシ樹脂からなる第1封止体(筐体、パッケージ土台、ケース)が形成される。ここで、第1封止体の平面形状は、チップ搭載部4およびリード4S,4D,4Gのワイヤ接続部の表面をそれぞれ露出する孔(環状側壁)を有する四角形から成り、リード4S,4D,4Gのそれぞれの外装部分は、第1封止体の互いに異なる辺から突出されている。このため、第1封止体と接触する領域(リード4S,4D,4Gのワイヤ接続部とリード4S,4D,4Gの外装部分との境界領域、チップ搭載部4の裏面、およびリード4S,4D,4Gのワイヤ接続部の裏面)には、金メッキ膜5と封止樹脂との密着性の劣化を懸念して、金メッキ膜5を形成していない。しかし、金メッキ膜5と封止樹脂との密着性が得られる場合には、第1封止体と接触する領域に金メッキ膜5を形成してもよい。
Next, as shown in FIG. 4, a metal (metal film, gold plating film) 5 is formed on the surface of the chip mounting portion 4 and the
本実施の形態では、チップ搭載部4にも金メッキ膜5を形成したが、これにより、チップ搭載部4を構成する銅の酸化または腐食を防止することができる。また、リード4S,4D,4Gの外装部分にも金メッキ膜5を形成したが、これにより、リード4S,4D,4Gを構成する銅の酸化または腐食を防止することができ、さらに半導体装置を実装基板に接続する際の半田の濡れ性を確保することができる。
In the present embodiment, the
ところで、一般に使用される金メッキ膜の純度は、例えば99.95〜99.99%であり、金メッキ膜に含まれる不純物の濃度は低い。金メッキ膜が含有する不純物の濃度を下げることにより、リードの電気抵抗が下がるので半導体装置の性能が向上し、また、金メッキ膜が柔らかくなるのでワイヤとリードの表面に形成された金メッキ膜との接合が強くなり、半導体装置の信頼性が向上する。このような不純物濃度が0.1%よりも低い金メッキ膜は軟質であり、そのビッカース硬度は、例えば50〜70HVである。 By the way, the purity of the gold plating film generally used is, for example, 99.95 to 99.99%, and the concentration of impurities contained in the gold plating film is low. By reducing the concentration of impurities contained in the gold plating film, the electrical resistance of the lead is reduced, improving the performance of the semiconductor device, and the gold plating film is softened so that the wire and the gold plating film formed on the surface of the lead are joined. And the reliability of the semiconductor device is improved. Such a gold plating film having an impurity concentration lower than 0.1% is soft, and its Vickers hardness is, for example, 50 to 70 HV.
本実施の形態による金メッキ膜5は、コバルト、ニッケルなどの不純物を含んでおり、その不純物を添加することにより、金メッキ膜5の硬度を高くしている。例えば金メッキ膜5の硬度が、ワイヤを構成する金(金属線)の硬度よりも高く、また半導体チップのパッド電極を構成する金(金属)の硬度よりも高くなるように、不純物の濃度は設定されている。しかし、不純物が多く添加されると、金メッキ膜5の電気抵抗が上がり、また、ワイヤとリード4S,4D,4Gの表面に形成された金メッキ膜5との接合が弱くなる。このため、金メッキ膜5が含有する不純物の濃度は、例えば0.1%以上0.5%以下としている。このような不純物濃度が0.1%以上0.5%以下の金メッキ膜5は硬質であり、そのビッカース硬度は、例えば170〜180HVである。
The
また、金メッキ膜5には、一定以上の厚さが必要とされる。これは、後のバリ取り工程またはワイヤボンディング工程において、以下に説明するような不具合が生じるためである。例えばバリ取り工程では、金メッキ膜5の表面を洗浄する際に金メッキ膜5が削られて薄くなる。または、ワイヤボンディング工程では、熱を加えた際に金メッキ膜5を構成する金が銅からなるリード4S,4D,4Gに拡散して、金メッキ膜5が薄くなる。そこで、金メッキ膜5は、例えば半導体チップのパッド電極の厚さよりも厚く形成され、その厚さは、例えば0.1μm以上に設定される。代表的な金メッキ膜5の厚さは0.2μmである。
Further, the
なお、本実施の形態では、電解メッキ法を用いて金メッキ膜5を形成したが、これに限定されるものではなく、例えば無電解メッキ法により金メッキ膜5を形成してもよい。しかし、電解メッキ法の電解効率が無電解メッキ法の電解効率よりも高いことから、半導体装置の量産等を考慮すると、電解メッキ法の方が好ましい。
In the present embodiment, the
次に、図5に示すように、リード4S,4D,4Gのワイヤ接続部とリード4S,4D,4Gの外装部分との境界領域の表裏面、チップ搭載部4の裏面(半導体チップが搭載される側の面(表面)とは反対側の面)、およびリード4S,4D,4Gのワイヤ接続部の裏面(ワイヤが接続される側の面(表面)とは反対側の面)を封止する第1封止体(筐体、パッケージ土台、ケース)6を形成する(図1のケース成形工程P3)。第1封止体6は樹脂、例えばエポキシ樹脂、シリコーン樹脂等からなる。第1封止体6は、チップ搭載部4の表面、リード4S,4D,4Gのワイヤ接続部の表面、および実装基板に接続するリード4S,4D,4Gの外装部分には形成されない。すなわち、チップ搭載部4の表面に形成された金属メッキ膜5、リード4S,4D,4Gのワイヤ接続部の表面に形成された金属メッキ膜5、および実装基板に接続するリード4S,4D,4Gの外装部分の表面および裏面に形成された金メッキ膜5が露出するように、第1封止体6は形成されている。
Next, as shown in FIG. 5, the front and back surfaces of the boundary region between the wire connecting portions of the
第1封止体6は、例えば樹脂を用いた低圧トランスファ成形法により形成される。低圧トランスファ成形法に用いられる樹脂には、樹脂自体の機械的、熱的特性を向上させるため、あるいは半導体チップに直接樹脂を接触させて封止する場合では、半導体チップと樹脂との間の熱膨張係数の差によって生じる成形応力を緩和させるため、シリカやアルミナなどの無機絶縁性粉末がフィラーとして添加されている。
The
ここで、フィラーには、主として破砕フィラーと球体フィラーとがある。破砕フィラーは、材料を砕いたままのフィラーであり、破砕フィラーには角があるため、破砕フィラーを含有する樹脂の表面には凹凸が生じやすい。球体フィラーは、砕いた材料を溶融して丸く加工した球形のフィラーであり、球体フィラーを含有する樹脂の表面は、破砕フィラーを含有する樹脂の表面よりは滑らかとなる。しかし、樹脂には、破砕フィラーが100%あるいは球体フィラーが100%含有されているわけではなく、破砕フィラーと球体フィラーとの両者が含まれている。 Here, the filler mainly includes a crushing filler and a spherical filler. The crushing filler is a filler obtained by crushing the material. Since the crushing filler has corners, the surface of the resin containing the crushing filler is likely to be uneven. The spherical filler is a spherical filler obtained by melting and processing a crushed material, and the surface of the resin containing the spherical filler becomes smoother than the surface of the resin containing the crushed filler. However, the resin does not contain 100% crushed filler or 100% sphere filler, but includes both crushed filler and sphere filler.
本実施の形態では、破砕フィラーが球体フィラーに比べて安価であることから、球体フィラーの含有量に比べて破砕フィラーの含有量が多い樹脂を用いている。破砕フィラーの含有量が多い樹脂を用いることによって、半導体装置の製品コストを低減することができる。 In this Embodiment, since the crushing filler is cheap compared with a spherical filler, resin with much content of a crushing filler is used compared with content of a spherical filler. By using a resin with a high content of crushing filler, the product cost of the semiconductor device can be reduced.
第1封止体6は、例えば図6に示す上金型(第1金型)7Uと下金型(第2金型)7Dとを備える成形金型7を用いた樹脂モールド成型により形成される。まず、リードフレーム1を上金型7Uおよび下金型7Dからなる成形金型7にセットする。このとき、リードフレーム1のチップ搭載部4の表面と、図示はしないが、リード4S,4D,4Gのそれぞれのワイヤ接合部の表面が上金型7Uの表面(キャビティ面)と接触するように、リードフレーム1は上金型7Uと下金型7Dでクランプされる。続いて、溶融した樹脂6a、例えばエポキシ樹脂またはシリコーン樹脂等を送圧して成形金型7に流し込む。続いて、例えば150℃程度の温度によって上記樹脂6aの熱硬化を行うことにより、第1封止体6は形成される。
The
このような樹脂モールド成型においては、その成形過程において、樹脂の一部がバリ(burr)となって第1封止体6の各所(リードフレーム1において、上金型7Uの表面と接触している部分も含む)に付着することがある。この余分な樹脂バリ6bは、半導体装置の性能の劣化や半導体装置の歩留まり低下を引き起こすため、後のバリ取り工程において取り除かれる。
In such a resin mold molding, in the molding process, a part of the resin becomes a burr and comes into contact with various portions of the first sealing body 6 (in the
例えば前述の図5に示すように、チップ搭載部4の裏面およびリード4S,4D,4Gの裏面だけでなく、チップ搭載部4の表面、またはリード4S,4D,4Gの表面にも樹脂バリ6bが接触すると、半導体装置内の半導体チップと半導体装置外の外部機器とを接続するための信号経路であるリード4S,4D,4Gに生じる寄生容量がさらに増加する。これは、樹脂バリ6bの誘電率(例えばエポキシ樹脂の比誘電率:2.5〜6)が空気の比誘電率(1.0)よりも高いためである。信号経路であるリードに生じる寄生容量が増加すると、半導体装置の性能が低下するため、特に高周波帯域を扱うような半導体装置の構造としては、半導体チップ、複数のワイヤ、リードフレーム1のチップ搭載部4の表面、およびリード4S,4D,4Gのワイヤ接合部の表面が第1封止体6を構成する樹脂と接触していない中空構造とすることが好ましい。そのため、図5に示すように、第1封止体6の内側に付着した余分な樹脂バリ6bは、除去する必要がある。
For example, as shown in FIG. 5 described above, not only the back surface of the chip mounting portion 4 and the back surface of the
次に、図7に示すように、余分な樹脂バリ6bを取り除く(図1のバリ取り工程P4)。樹脂バリ6bの除去には、図8(a)に示すウォータ洗浄を採用する。このウォータ洗浄は、ノズル8から液体9、例えば水を、例えば100〜250kgf/cm2の圧力で噴射して、リードフレーム1の表面に付着した樹脂バリ6bを除去する洗浄方法である。本実施の形態では、液体9のみをリードフレーム1に噴射しており、液体9には、例えば研磨剤(例えばビーズ)などの固体は含まれていない。
Next, as shown in FIG. 7, the
ところで、軟質の金メッキ膜が形成されたリードフレーム1から余分な樹脂バリ6bを取り除く場合は、図8(b)に示すウォータ洗浄を採用する。このウォータ洗浄は、研磨剤などの固体13を混ぜた液体9を、例えば100〜250kgf/cm2の圧力で噴射する洗浄方法である。これは、軟質の金メッキ膜と樹脂バリ6bとの密着力が強く、液体9のみのウォータ洗浄では樹脂バリ6bを完全に取り除くことができない。そこで、液体9に固体13を混入させて、樹脂バリ6bに固体13を当てることにより、樹脂バリ6bを取り除いている。
By the way, when removing the
しかし、固体13を含む液体9を用いたウォータ洗浄を行うと、軟質の金メッキ膜の表面が荒れて、その表面に凹凸が出来てしまう。軟質の金メッキ膜の表面に凹凸ができると、表皮効果によってリードを流れる電流(信号)に雑音がのり、ノイズ・フィギュア(雑音指数)が大きくなって、半導体装置の性能を劣化させてしまう。本実施の形態において例示する高周波帯域用トランジスタでは、周波数が10GHz以上、例えば12GHzと高いため、信号損失が顕著に現れてしまう。
However, when water cleaning using the
先にケース成型およびバリ取りを行い、その後、リードフレーム1に軟質の金メッキ膜を形成することによって、軟質の金メッキ膜の表面の荒れを防ぐことはできる。しかし、リードフレーム1は銅を主成分としているため、固体13を含む液体9を用いたウォータ洗浄を行うと、軟質の金メッキ膜と同様に、リードフレーム1の表面は荒れて、その表面には凹凸が出来てしまう。リードフレーム1の表面に形成された凹凸にならって軟質の金メッキ膜は形成されるため、軟質の金メッキ膜の表面にも凹凸が現れる。また、固体13を含まない液体9のみを用いたウォータ洗浄を行うと、リードフレーム1の主成分である銅と樹脂バリ6bとの接着力が強く、樹脂バリ6bを完全に取り除くことができない。
By performing case molding and deburring first, and then forming a soft gold plating film on the
本実施の形態では、前述したように、リードフレーム1のメッキ材料に硬質の金属(金属膜、金メッキ膜)5を用いる。硬質の金メッキ膜5と樹脂バリ6bとの接着力は、軟質の金メッキ膜と樹脂バリ6bとの接着力よりも弱く、固体13を含まない液体9のみを用いたウォータ洗浄でも、容易に硬質の金メッキ膜5から樹脂バリ6bを取り除くことができる。また、液体9に固体13を含まないこと、さらに、金メッキ膜5が硬質であることから、ウォータ洗浄による金メッキ膜5の表面荒れが軽減されて、樹脂バリ6bを除去した後も、金メッキ膜5の表面を滑らかな状態に維持することができる。
In the present embodiment, as described above, the hard metal (metal film, gold plating film) 5 is used as the plating material of the
これにより、第1封止体6を形成する際に樹脂バリ6bが付着しても、固体13を含まない液体9のみを用いたウォータ洗浄によって、リード4S,4D,4Gの表面に形成された金メッキ膜5の表面を荒らすことなく、容易に樹脂バリ6bを取り除くことができる。
As a result, even when the
従って、第1封止体6を形成した際に第1封止体の内側に付着し、チップ搭載部4およびリード4S,4D,4Gに接触した樹脂バリ6bを除去することができるので、その樹脂バリ6bに起因する半導体装置の寄生容量の増加を防ぐことができる。また、個体13を含まない液体9のみを用いたウォータ洗浄を採用することにより、金メッキ膜5の表面を滑らかな状態に維持することができるので、リード4S,4D,4Gを流れる電流(信号)にのる雑音を小さくできて、ノイズ・フィギアを小さくすることができる。これにより、本実施の形態において例示する高周波帯域用トランジスタの信号損失を防ぐことができる。
Therefore, when the
また、前述したように、半導体装置の製品コストを下げるために、第1封止体6を構成する樹脂には破砕フィラーの含有量が多い樹脂を用いている。そのため、破砕フィラーを多く含む樹脂の表面積は、球体フィラーを多く含む樹脂の表面積よりも大きくなり、破砕フィラーを多く含む樹脂からなる樹脂バリの付着による寄生容量は、球体フィラーを多く含む樹脂からなる樹脂バリの付着による寄生容量よりも増加する。しかし、本実施の形態では、樹脂バリ6bを確実に除去することができるので、破砕フィラーを多く含む樹脂を用いても問題はない。
Further, as described above, in order to reduce the product cost of the semiconductor device, the resin constituting the
次に、図9に示すように、半導体チップ14の主面と反対側の裏面と、チップ搭載部4の表面(チップ搭載部4の表面には、リードフレーム1を構成する銅の酸化防止または腐食防止のための金メッキ膜5が形成されている)とを対向させて、チップ搭載部4の中央位置に半導体チップ14を搭載する(図1のダイ付け工程P5)。半導体チップ14の裏面とチップ搭載部4の表面との接合には、例えばペースト状の接着剤(例えばAgペースト)を用いた接合、Au/Sn共晶接合、またはフィルム状の接着剤(DAF(Die Attach Film))を用いた接合などを用いる。銀ペーストを用いた場合は、例えば200℃程度の温度で2分〜3分熱硬化させることにより、半導体チップ14の裏面とチップ搭載部4の表面とを接合させることができる。
Next, as shown in FIG. 9, the back surface opposite to the main surface of the
図10(a)および(b)に、それぞれ本実施の形態による半導体チップの要部平面図および半導体素子の要部断面図の一例を示す。 FIGS. 10A and 10B show an example of a plan view of a main part of a semiconductor chip and a cross-sectional view of a main part of a semiconductor element according to the present embodiment, respectively.
半導体チップ14には高周波帯域用トランジスタ、例えばGaAs(ガリウムヒ素)などの化合物半導体を用いたMESFET(Metal Semiconductor Field Effect Transistor)15が形成されている。半絶縁性のGaAs基板16上にGaAsからなるn型の半導体層17が形成されており、この半導体層17の表面に、ゲート電極18Gを挟んでソース電極18Sとドレイン電極18Dとが形成されている。各種電極(ソース電極18S、ドレイン電極18Dおよびゲート電極18G)が形成されていない半導体層17の表面には、絶縁膜22が形成されている。各種電極(ソース電極18S、ドレイン電極18Dおよびゲート電極18G)は、例えば金を主成分とする金属(金メッキ膜5よりも軟質の金属)であり、絶縁膜は、例えば窒化シリコン膜である。ドレイン電極18Dおよびソース電極18Sはオーミック接触、ゲート電極18Gはショットキー接触であり、ゲート電極18Gに加わる電圧を調整して空乏層17aの幅を変えることにより、動作電流を制御することができる。
The
半導体チップ14は、例えば以下に説明する製造方法により形成することができる。まず、例えばGaAs基板(この段階では半導体ウエハと称する平面略円形状の半導体の薄板)16を用意する。続いて、エピタキシャル成長法により、GaAs基板16の表面にGaAsからなるn型の半導体層17を形成した後、半導体層17の表面に、例えばCVD(Chemical Vapor Deposition)法により窒化シリコン膜からなる絶縁膜22を形成する。続いて、各種電極(ソース電極18S、ドレイン電極18Dおよびゲート電極18G)が形成される領域の絶縁膜22を除去した後、GaAs基板16の主面上に金を主成分とする金属(金属膜)を形成する。続いて、金属(金属膜)を加工することにより、各種電極(ソース電極18S、ドレイン電極18Dおよびゲート電極18G)を形成する。その後、GaAs基板16の裏面を研削して、GaAs基板16の厚さを所定の厚さまで薄くした後、GaAs基板16をスクライブラインに沿って縦、横に切断して、1個1個の半導体チップ14に切り分ける。
The
図10(a)に示すように、半導体チップ14の主面に形成され、絶縁膜22から露出する第1パッド電極(ソース用パッド電極)19Sの表面の面積は、第2パッド電極(ドレイン用パッド電極)19Dの絶縁膜22から露出する表面の面積および第3パッド電極(ゲート用パッド電極)19Gの絶縁膜22から露出する表面の面積よりも大きく形成されている。これにより、MESFET15の性能(性能Gas(利得)、Gain(利得))を向上させることができる。また、図10(b)に示すように、半導体チップ14の主面には、各種パッド電極を露出させて半導体チップ14の主面全体を覆う表面保護膜を形成していない。従来のMESFETを搭載した半導体チップ14では、半導体チップ14の主面に表面保護膜が形成されており、表面保護膜によって回路部を保護している。しかし、表面保護膜を形成することにより、雑音指数が悪化するという問題が生じる。そこで、本実施の形態による半導体チップ14では、雑音指数の悪化を抑制するために、表面保護膜は形成していない。
As shown in FIG. 10A, the surface area of the first pad electrode (source pad electrode) 19S formed on the main surface of the
本実施の形態では、高周波帯域用トランジスタとしてMESFET15を例示したが、これに限定されるものではなく、例えばGaAs基板を用いたHEMT(High Electron Mobility Transistor)またはHBT(Hetro-junction Bipolar Transistor)、あるいはSi基板を用いたBJT(Bipolar Junction Transistor)またはJFET(Junction Field Effect Transistor)などを用いることもできる。
In the present embodiment, the
次に、図11に示すように、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング(ボールボンディング)法により、半導体チップ14の主面に形成された第1パッド電極19Sと第1リード4S、半導体チップ14の主面に形成された第2パッド電極19Dと第2リード4D、および半導体チップ14の主面に形成された第3パッド電極19Gと第3リード4Gとをそれぞれワイヤ20で電気的に接続する(図1のワイヤボンディング工程P6)。熱圧着の温度は、例えば150℃である。また、ワイヤ20は、例えば15〜20μmφの金を主成分とする金属(金メッキ膜5よりも軟質の金属線)である。
Next, as shown in FIG. 11, the first pad electrode 19 </ b> S and the first lead 4 </ b> S formed on the main surface of the
次に、図12に示すように、第1封止体6の上部に第2封止体(キャップ)21を取り付けて、第1封止体6および第2封止体21からなるパッケージを形成する(図1のキャップ付け工程P7)。第1封止体6と第2封止体21とによって空間を形成し、この空間に、半導体チップ14およびワイヤ20を閉じ込める。これにより、単位フレーム3のチップ搭載部4およびリード4S,4D,4Gのワイヤ接続部の表面、半導体チップ14の主面およびワイヤ20は、空間内の空気で覆われているので(樹脂は接触していない)、単位フレーム3のチップ搭載部4およびリード4S,4D,4Gのワイヤ接続部、半導体チップ14およびワイヤ20の寄生容量を小さくすることができる。
Next, as shown in FIG. 12, a second sealing body (cap) 21 is attached to the top of the
第2封止体21は樹脂、例えばエポキシ樹脂またはシリコーン樹脂、あるいはセラミックからなり、第1封止体6と第2封止体21との接合には、接着剤(例えば、フィラーを含有する熱硬化性のエポキシ樹脂)を用いる。このような接着剤を用いた場合は、樹脂同士の接着であることから、例えば150℃程度の温度で10分程度の熱硬化により、容易に、かつ、確実に第1封止体6と第2封止体21とを接合させることができる。
The
また、第1封止体6と第2封止体21との接着面は、外周よりも内周が低くなるように傾斜している。第1封止体6と第2封止体21との接着面を傾斜させることにより、接着面積が大きくなるので、第1封止体6と第2封止体21との接着力を強くすることができる。また、第1封止体6と第2封止体21との接着面につたわって、第1封止体6と第2封止体21とから形成された空間へ外部から水分が侵入しても、第1封止体6と第2封止体21との接着面を傾斜させることにより、水分の侵入経路が長くなるので、第1封止体6と第2封止体21とから形成された空間への水分の侵入を防ぐことができる。
Moreover, the adhesion surface of the
次に、図13に示すように、単位フレーム3のリード4S,4D,4Gのそれぞれの一部(外装部分であり、枠体1aと繋がる第2端部)を切断して、リードフレーム1の枠体1aから単位フレーム3を切り離すことにより、QFN(Quad Flat Non-leaded Package:リードがパッケージの4側面から取り出され、かつパッケージの内側でガルウイング型に屈曲成形されたパッケージ)構造の半導体装置が完成する(図1のリードカット工程P8)。
Next, as shown in FIG. 13, a part of each of the
次に、外観検査において外観不良と判断された半導体装置を取り除く(図1の選別工程P9)。その後、図14に示すように、実装基板23を準備し、半導体装置が接続される基板側端子24上に半田ペーストを印刷した後、半導体装置のリード4S,4D,4Gのそれぞれの外装部分を所定の基板側端子24上に配置する。続いて、リフロー処理および洗浄を行い半田を溶かすことによって、半導体装置のリード4S,4D,4Gのそれぞれの外装部分と所定の基板側端子24とを半田接続する(図1の実装工程P10)。半田ペーストに代えて金属フレーク入りの接続剤ペーストを用いることもできる。
Next, the semiconductor device determined to be defective in appearance inspection is removed (screening process P9 in FIG. 1). Thereafter, as shown in FIG. 14, after mounting
このように、本実施の形態によれば、リード4S,4D,4Gの表面に、コバルト、ニッケルなどの不純物(不純物の濃度は0.1%以上0.5%以下)を含む硬質の金メッキ膜5を形成することにより、金メッキ膜5を形成した後に樹脂からなる第1封止体6を形成し、第1封止体6の内側に樹脂バリ6bが付着しても、個体13を含まない液体9のみを用いたウォータ洗浄によって、金メッキ膜5の表面を荒らすことなく容易に樹脂バリ6bを取り除くことができる。
Thus, according to the present embodiment, a hard gold plating film containing impurities such as cobalt and nickel (impurity concentration is 0.1% or more and 0.5% or less) on the surfaces of the
従って、チップ搭載部4およびリード4S,4D,4Gに接触した樹脂バリ6bを除去することができるので、その樹脂バリ6bに起因する半導体装置の寄生容量の増加を防ぐことができる。また、個体13を含まない液体9のみを用いたウォータ洗浄を採用することにより、金メッキ膜5の表面を滑らかな状態に維持することができるので、リード4S,4D,4Gを流れる電流(信号)にのる雑音を小さくできて、ノイズ・フィギアを小さくすることができる。これにより、高周波帯域用トランジスタの信号損失を防ぐことができる。これらの効果から、半導体装置を小型化しても、寄生容量の増加を防ぐことができ、また信号損失を防ぐことができるので、高周波帯域用トランジスタの性能の低下を抑制することができる。
Therefore, since the
また、金メッキ膜5を形成した後に第1封止体6を形成する本実施の形態による製造方法(先メッキ法)は、第1封止体6を形成した後に金メッキ膜5を形成する製造方法(後メッキ法)と比較しても、製造工程数の増加はなく、製造コストを増加させることはない。
Further, the manufacturing method (pre-plating method) according to the present embodiment in which the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、本実施の形態で使用する基板が、半導体チップが搭載されるデバイス領域3が2列に亘って形成されているものについて説明したが、複数のデバイス領域3が1列に並んでいる基板を用いてもよい。
For example, the substrate used in the present embodiment has been described in which the
本発明は、高周波帯域用の半導体装置のパッケージの製造に適用することができる。 The present invention can be applied to manufacture of a package of a semiconductor device for a high frequency band.
1 リードフレーム
1a 枠体
2 貫通孔
3 領域(デバイス領域、単位フレーム)
4 チップ搭載部
4a 凹部(へこみ、くびれ、凹形状の切欠部)
4S 第1リード(ソース用リード)
4D 第2リード(ドレイン用リード)
4G 第3リード(ゲート用リード)
5 金属(金属膜、金メッキ膜)
6 第1封止体(筐体、パッケージ土台、ケース)
6a 樹脂
6b 樹脂バリ
7 成形金型
7U 上金型(第1金型)
7D 下金型(第2金型)
8 ノズル
9 液体
13 固体
14 半導体チップ
15 MESFET
16 GaAs基板
17 n型の半導体層
17a 空乏層
18S ソース電極
18D ドレイン電極
18G ゲート電極
19S 第1パッド電極(ソース用パッド電極)
19D 第2パッド電極(ドレイン用パッド電極)
19G 第3パッド電極(ゲート用パッド電極)
20 ワイヤ
21 第2封止体(キャップ)
22 絶縁膜
23 実装基板
24 基板側端子
DESCRIPTION OF
4
4S 1st lead (source lead)
4D second lead (drain lead)
4G 3rd lead (Lead for gate)
5 Metal (metal film, gold plating film)
6 First sealed body (housing, package base, case)
7D Lower mold (second mold)
8
16 GaAs substrate 17 n-
19D 2nd pad electrode (pad electrode for drain)
19G 3rd pad electrode (pad electrode for gate)
20
22 Insulating
Claims (16)
(a)リードフレームのチップ搭載部の表面、前記リードフレームの前記チップ搭載部と一体に形成された第1リードのワイヤ接合部の表面、前記リードフレームの前記チップ搭載部の隣に前記チップ搭載部から離れて形成された第2リードのワイヤ接合部の表面、および前記リードフレームの前記チップ搭載部の隣に前記チップ搭載部から離れて形成された第3リードのワイヤ接合部の表面がそれぞれ露出するように、前記リードフレームを樹脂で封止し、第1封止体を形成する工程;
(b)前記第1封止体から露出する前記チップ搭載部の前記表面、前記第1リードの前記ワイヤ接合部の前記表面、前記第2リードの前記ワイヤ接合部の前記表面、および前記第3リードの前記ワイヤ接合部の前記表面に、加圧された液体のみを噴射する工程;
(c)主面、および前記主面に形成された複数のパッド電極を有する半導体チップを、前記チップ搭載部の前記表面に搭載する工程、
ここで、
前記リードフレームの表面には、金を主成分とする金属が形成されており、
前記半導体チップの前記複数のパッド電極のそれぞれは、金を主成分とする金属で形成されており、
前記リードフレームに形成された前記金属の硬度は、前記半導体チップの前記複数のパッド電極のそれぞれを構成する前記金属の硬度よりも高い。 A method for manufacturing a semiconductor device comprising the following steps:
(A) The surface of the chip mounting portion of the lead frame, the surface of the wire joint portion of the first lead formed integrally with the chip mounting portion of the lead frame, and the chip mounting next to the chip mounting portion of the lead frame The surface of the wire bonding portion of the second lead formed away from the portion, and the surface of the wire bonding portion of the third lead formed away from the chip mounting portion adjacent to the chip mounting portion of the lead frame, respectively. Sealing the lead frame with a resin so as to be exposed to form a first sealing body;
(B) the surface of the chip mounting portion exposed from the first sealing body, the surface of the wire joint portion of the first lead, the surface of the wire joint portion of the second lead, and the third Spraying only pressurized liquid onto the surface of the wire joint of the lead;
(C) a step of mounting a semiconductor chip having a main surface and a plurality of pad electrodes formed on the main surface on the surface of the chip mounting portion;
here,
On the surface of the lead frame, a metal mainly composed of gold is formed,
Each of the plurality of pad electrodes of the semiconductor chip is made of a metal whose main component is gold,
The hardness of the metal formed on the lead frame is higher than the hardness of the metal constituting each of the plurality of pad electrodes of the semiconductor chip.
(a)枠体と、前記枠体の内側に配置されたチップ搭載部と、前記チップ搭載部と前記枠体との間にそれぞれ位置し、前記チップ搭載部および前記枠体にそれぞれ繋がる複数の第1リードと、前記チップ搭載部の隣に前記チップ搭載部から離れて形成され、前記枠体と繋がる第2リードと、前記チップ搭載部の隣に前記チップ搭載部から離れて形成され、前記枠体と繋がる第3リードとを備え、前記チップ搭載部において前記第2リードの先端と対向する部分にへこみが形成され、前記チップ搭載部において前記第3リードの先端と対向する部分にへこみが形成されたリードフレームを準備する工程;
(b)前記チップ搭載部の表面、前記第1リードのワイヤ接合部の表面、前記第2リードのワイヤ接合部の表面、および前記第3リードのワイヤ接合部の表面がそれぞれ露出するように、前記リードフレームを樹脂で封止し、第1封止体を形成する工程;
(c)前記第1封止体から露出する前記チップ搭載部の前記表面、前記第1リードの前記ワイヤ接合部の前記表面、前記第2リードの前記ワイヤ接合部の前記表面、および前記第3リードの前記ワイヤ接合部の前記表面に、加圧された液体のみを噴射する工程;
(d)主面、前記主面に形成された複数のパッド電極および前記主面と反対側の裏面を有する半導体チップを、前記裏面が前記チップ搭載部の前記表面と対向するように前記チップ搭載部の前記表面に搭載する工程;
(e)前記半導体チップの前記複数のパッド電極と前記第2リードの前記ワイヤ接合部および前記第3リードの前記ワイヤ接合部とを、複数のワイヤを介してそれぞれ電気的に接続する工程;
(f)前記半導体チップおよび前記複数のワイヤを覆うように、前記第1封止体上に第2封止体を配置し、接着剤を介して前記第2封止体を前記第1封止体に固定する工程;
(g)前記第1リード、前記第2リードおよび前記第3リードのそれぞれの一部を切断し、前記リードフレームの前記枠体から前記第1リード、前記第2リードおよび前記第3リードを分離する工程、
ここで、
前記(a)工程において準備する前記リードフレームでは、前記チップ搭載部の前記表面、前記第1リードの前記ワイヤ接続部の前記表面、前記第2リードの前記ワイヤ接続部の前記表面、および前記第3リードの前記ワイヤ接続の前記表面には、金を主成分とする金属が形成されており、
前記半導体チップの前記複数のパッド電極のそれぞれは、金を主成分とする金属で形成されており、
前記リードフレームに形成された前記金属の硬度は、前記半導体チップの前記複数のパッド電極のそれぞれを構成する前記金属の硬度よりも高い。 A method for manufacturing a semiconductor device comprising the following steps:
(A) a frame, a chip mounting portion disposed inside the frame, and a plurality of chips that are located between the chip mounting portion and the frame, and are connected to the chip mounting portion and the frame, respectively. A first lead, formed next to the chip mounting portion away from the chip mounting portion, connected to the frame, and formed next to the chip mounting portion away from the chip mounting portion; A third lead connected to the frame, and a dent is formed in a portion of the chip mounting portion facing the tip of the second lead, and a dent is formed in a portion of the chip mounting portion facing the tip of the third lead. Preparing a formed lead frame;
(B) The surface of the chip mounting portion, the surface of the wire joint of the first lead, the surface of the wire joint of the second lead, and the surface of the wire joint of the third lead are exposed. Sealing the lead frame with resin to form a first sealing body;
(C) the surface of the chip mounting portion exposed from the first sealing body, the surface of the wire joint portion of the first lead, the surface of the wire joint portion of the second lead, and the third Spraying only pressurized liquid onto the surface of the wire joint of the lead;
(D) A semiconductor chip having a main surface, a plurality of pad electrodes formed on the main surface and a back surface opposite to the main surface, and mounting the chip so that the back surface faces the front surface of the chip mounting portion. Mounting on the surface of the part;
(E) electrically connecting the plurality of pad electrodes of the semiconductor chip to the wire bonding portion of the second lead and the wire bonding portion of the third lead, respectively, via a plurality of wires;
(F) A second sealing body is disposed on the first sealing body so as to cover the semiconductor chip and the plurality of wires, and the second sealing body is sealed with the first sealing body via an adhesive. Fixing to the body;
(G) A part of each of the first lead, the second lead, and the third lead is cut, and the first lead, the second lead, and the third lead are separated from the frame body of the lead frame. The process of
here,
In the lead frame prepared in the step (a), the surface of the chip mounting portion, the surface of the wire connection portion of the first lead, the surface of the wire connection portion of the second lead, and the first On the surface of the wire connection of 3 leads, a metal mainly composed of gold is formed,
Each of the plurality of pad electrodes of the semiconductor chip is made of a metal whose main component is gold,
The hardness of the metal formed on the lead frame is higher than the hardness of the metal constituting each of the plurality of pad electrodes of the semiconductor chip.
前記リードフレームに形成された前記金属の硬度は、前記金属線の硬度よりも高いことを特徴とする半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 2, wherein each of the plurality of wires is a metal wire mainly composed of gold,
The method of manufacturing a semiconductor device, wherein the hardness of the metal formed on the lead frame is higher than the hardness of the metal wire.
前記絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 2, wherein an insulating film is formed on the main surface of the semiconductor chip so that each of the plurality of pad electrodes is exposed,
The method of manufacturing a semiconductor device, wherein the insulating film is a silicon nitride film.
前記複数のパッド電極は、前記第1リードと電気的に接続される第1パッド電極と、前記第2リードと電気的に接続される第2パッド電極と、前記第3リードと電気的に接続される第3パッド電極とを有しており、
前記第1パッド電極はソース用のパッド電極、前記第2パッド電極はドレイン用のパッド電極、前記第3パッド電極はゲート用のパッド電極であり、
前記第1パッド電極の前記絶縁膜から露出する表面の面積は、前記第2パッド電極の前記絶縁膜から露出する表面の面積および前記第3パッド電極の前記絶縁膜から露出する表面の面積よりも大きいことを特徴とする半導体装置の製造方法。 16. The method of manufacturing a semiconductor device according to claim 15, wherein an insulating film is formed on the main surface of the semiconductor chip so that each of the plurality of pad electrodes is exposed.
The plurality of pad electrodes are electrically connected to a first pad electrode electrically connected to the first lead, a second pad electrode electrically connected to the second lead, and the third lead. A third pad electrode,
The first pad electrode is a source pad electrode, the second pad electrode is a drain pad electrode, and the third pad electrode is a gate pad electrode;
The area of the surface exposed from the insulating film of the first pad electrode is larger than the area of the surface exposed from the insulating film of the second pad electrode and the area of the surface exposed from the insulating film of the third pad electrode. A manufacturing method of a semiconductor device characterized by being large.
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