JP2010232243A - Method for manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique for suppressing deterioration in the performance of a semiconductor device for high-frequency band, accompanying miniaturization thereof. <P>SOLUTION: Metals (gold-plated films) 5, having a hardness higher than the hardness of a metal forming each of a plurality of pad electrodes formed on a main surface of a semiconductor chip, are formed on the surface of a chip-mounting portion 4 of a lead frame and the surface of a wire-bonding portion of each of leads 4S, 4D and 4G; the lead frame is sealed with a resin so that the surface of the chip-mounting portion 4 of the lead frame and the surface of the wire-bonding portion of the leads 4S, 4D and 4G can be exposed; and a first sealed body 6 is formed. Then, after only the pressurized liquid is jetted to the surface of the chip-mounting portion 4 exposed from the first sealed body 6 and the surface of the wire bonding portion of the lead 4S, 4D and 4G, and thereafter, a semiconductor chip is mounted on the chip-mounting portion 4. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置の製造技術に関し、特に、高周波帯域用の半導体装置のパッケージの製造に適用して有効な技術に関するものである。   The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to the manufacture of a package of a semiconductor device for a high frequency band.

例えば中空構造の樹脂モールドパッケージにおいて、金属リードとモールド部との境界面を非導電性膜により覆うことにより、半田付けの際、金属リードの熱膨張率とモールド部の熱膨張率との差に起因して境界面に隙間が発生しても、その隙間から樹脂モールドパッケージの内部に侵入する水分等を阻止できる技術が特開平１１−２７４３３９号公報（特許文献１）に開示されている。   For example, in a resin mold package having a hollow structure, the interface between the metal lead and the mold part is covered with a non-conductive film, so that the difference between the thermal expansion coefficient of the metal lead and the mold part during soldering can be reduced. Japanese Patent Application Laid-Open No. 11-274339 (Patent Document 1) discloses a technique that can prevent moisture and the like entering the inside of the resin mold package from occurring even when a gap occurs on the boundary surface.

また、半導体チップが載置固定された電極の半導体チップに対応する両側に凹形状の切欠部を形成し、これらの凹形状の切欠部に絶縁的に嵌入して、パッケージ側の所定電極をそれぞれ近接配置した半導体装置用パッケージが特開平１−２１６６０８号公報（特許文献２）に開示されている。   In addition, concave notches are formed on both sides corresponding to the semiconductor chip of the electrode on which the semiconductor chip is mounted and fixed, and the predetermined electrodes on the package side are respectively fitted into these concave notches. A package for a semiconductor device arranged in close proximity is disclosed in Japanese Patent Laid-Open No. 1-216608 (Patent Document 2).

特開平１１−２７４３３９号公報Japanese Patent Laid-Open No. 11-274339 特開平１−２１６６０８号公報JP-A-1-216608

本願発明者は、高周波帯域用の半導体装置について検討している。高周波帯域用の半導体装置は、応力や寄生容量などの影響により性能が低下しやすいことから、前述した特許文献１および２に示すような、中空構造（パッケージを構成する封止樹脂がパッケージに搭載された半導体チップに接触しない構造）のパッケージが有効とされている。   The inventor of the present application is examining a semiconductor device for a high frequency band. Since a semiconductor device for a high frequency band tends to deteriorate in performance due to the influence of stress, parasitic capacitance, etc., the hollow structure (the sealing resin constituting the package is mounted on the package as shown in Patent Documents 1 and 2 described above) A package having a structure that does not come into contact with the manufactured semiconductor chip is effective.

また、前述した特許文献１および２では、半導体チップが搭載され、第１方向に延びる第１リードの両側であって、この第１リードに隣接し、第１方向と交差する第２方向に延びる第２リードの先端と対向する部分に凹部（へこみ、くびれ、凹形状の切欠部）を形成している。第１および第２リードをこのような形状とすることにより、半導体チップのパッド電極と第２リードとを電気的に接続するためのワイヤの長さを短くできることから、半導体装置の小型化を実現できるだけでなく、半導体装置の性能も向上させることができる。   Further, in Patent Documents 1 and 2 described above, a semiconductor chip is mounted and extends in a second direction on both sides of the first lead extending in the first direction, adjacent to the first lead and intersecting the first direction. A recess (dent, constriction, concave notch) is formed in a portion facing the tip of the second lead. By forming the first and second leads in such a shape, the length of the wire for electrically connecting the pad electrode of the semiconductor chip and the second lead can be shortened, so that the semiconductor device can be downsized. In addition to this, the performance of the semiconductor device can be improved.

しかしながら、このような高周波帯域用の半導体装置であっても、さらなる半導体装置の小型化により半導体装置の性能が低下することが、本願発明者の検討によって明らかとなった。   However, even with such a semiconductor device for a high frequency band, it has been clarified by the inventor of the present application that the performance of the semiconductor device decreases due to further downsizing of the semiconductor device.

半導体チップが搭載される第１リードの両側に凹部を形成すると、半導体チップのパッド電極と第２リードとを電気的に接続するためのワイヤの長さを短くすることができる。しかし、その一方で、第１リードと第２リードとの距離が近づくことによる寄生容量の増加が懸念される。また、前述した特許文献１および２に示すような、半導体チップの周囲に空気の層を形成するための筐体（環状側壁）を、例えば樹脂で形成する場合は、この筐体を形成する工程により、樹脂バリ（樹脂の一部）が第１および第２リードの表面に付着することがある。第１および第２リードは、半導体装置内の半導体チップと半導体装置外の外部機器とを接続するための信号経路であるため、樹脂バリが第１または第２リードの表面に付着していると、第１リードと筐体または第２リードと筐体との間に生じる寄生容量が増加してしまう。このとき、第１リードと第２リードとの距離が近いと、寄生容量の増加による半導体装置の性能の低下が顕著に現れる。   By forming recesses on both sides of the first lead on which the semiconductor chip is mounted, the length of the wire for electrically connecting the pad electrode of the semiconductor chip and the second lead can be shortened. However, on the other hand, there is a concern about an increase in parasitic capacitance due to the closer distance between the first lead and the second lead. Moreover, when forming the housing | casing (annular side wall) for forming an air layer around a semiconductor chip as shown in patent document 1 and 2 mentioned above, for example with resin, the process of forming this housing | casing As a result, resin burrs (part of the resin) may adhere to the surfaces of the first and second leads. Since the first and second leads are signal paths for connecting a semiconductor chip in the semiconductor device and an external device outside the semiconductor device, a resin burr is attached to the surface of the first or second lead. The parasitic capacitance generated between the first lead and the casing or between the second lead and the casing is increased. At this time, if the distance between the first lead and the second lead is short, a decrease in the performance of the semiconductor device due to an increase in the parasitic capacitance appears significantly.

本発明の目的は、高周波帯域用の半導体装置の小型化に伴う半導体装置の性能の低下を抑制することのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of suppressing a decrease in performance of a semiconductor device accompanying downsizing of a semiconductor device for a high frequency band.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in this application, an embodiment of a representative one will be briefly described as follows.

リードフレームのチップ搭載部の表面および複数のリードのそれぞれのワイヤ接合部の表面に、半導体チップの主面に形成された複数のパッド電極のそれぞれを構成する金属の硬度よりも高い硬度を有する金属を形成し、リードフレームのチップ搭載部の表面および複数のリードのそれぞれのワイヤ接合部の表面が露出するように、リードフレームを樹脂で封止して、第１封止体を形成する。そして、第１封止体から露出するチップ搭載部の表面および複数のリードのそれぞれのワイヤ接合部の表面に、加圧された液体のみを噴射した後、チップ搭載部の表面に半導体チップを搭載する。   A metal having hardness higher than the hardness of the metal constituting each of the plurality of pad electrodes formed on the main surface of the semiconductor chip on the surface of the chip mounting portion of the lead frame and the surface of the wire bonding portion of each of the plurality of leads The lead frame is sealed with resin so that the surface of the chip mounting portion of the lead frame and the surface of each wire joint portion of the plurality of leads are exposed to form a first sealing body. Then, after spraying only the pressurized liquid onto the surface of the chip mounting portion exposed from the first sealing body and the surface of each wire joint portion of the plurality of leads, the semiconductor chip is mounted on the surface of the chip mounting portion. To do.

本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by one embodiment of a representative one will be briefly described as follows.

高周波帯域用の半導体装置の小型化に伴う半導体装置の性能の低下を抑制することができる。   It is possible to suppress a decrease in the performance of the semiconductor device accompanying the downsizing of the semiconductor device for a high frequency band.

本発明の一実施の形態による半導体装置の製造方法の全体工程の流れを説明する工程図である。It is process drawing explaining the flow of the whole process of the manufacturing method of the semiconductor device by one embodiment of this invention. 本発明の一実施の形態によるリードフレームの一例を示す外形平面図である。It is an outline top view showing an example of a lead frame by one embodiment of the present invention. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による単位フレームの要部平面図および要部断面図である。(A) And (b) is the principal part top view and principal part sectional drawing of the unit frame by one Embodiment of this invention, respectively. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による単位フレームの要部平面図および要部断面図である。(A) And (b) is the principal part top view and principal part sectional drawing of the unit frame by one Embodiment of this invention, respectively. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による単位フレームの要部平面図および要部断面図である。(A) And (b) is the principal part top view and principal part sectional drawing of the unit frame by one Embodiment of this invention, respectively. 本発明の一実施の形態による成形金型の要部断面図である。It is principal part sectional drawing of the shaping die by one embodiment of this invention. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による単位フレームの要部平面図および要部断面図である。(A) And (b) is the principal part top view and principal part sectional drawing of the unit frame by one Embodiment of this invention, respectively. （ａ）および（ｂ）は、それぞれ液体のみを用いたウォータ洗浄の模式図および固体を含んだ液体を用いたウォータ洗浄の模式図である。(A) And (b) is the schematic diagram of the water washing | cleaning using only the liquid, respectively, and the schematic diagram of the water washing | cleaning using the liquid containing a solid, respectively. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による単位フレームの要部平面図および要部断面図である。(A) And (b) is the principal part top view and principal part sectional drawing of the unit frame by one Embodiment of this invention, respectively. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による半導体チップの要部平面図および半導体チップに形成された半導体素子の要部断面図である。(A) And (b) is the principal part top view of the semiconductor chip by one embodiment of this invention, and the principal part sectional drawing of the semiconductor element formed in the semiconductor chip, respectively. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による単位フレームの要部平面図および要部断面図である。(A) And (b) is the principal part top view and principal part sectional drawing of the unit frame by one Embodiment of this invention, respectively. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による単位フレームの要部平面図および要部断面図である。(A) And (b) is the principal part top view and principal part sectional drawing of the unit frame by one Embodiment of this invention, respectively. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による単位フレームの要部平面図および要部断面図である。(A) And (b) is the principal part top view and principal part sectional drawing of the unit frame by one Embodiment of this invention, respectively. （ａ）および（ｂ）は、それぞれ本発明の一実施の形態による実装基板に搭載した半導体装置の要部平面図および要部断面図である。(A) And (b) is a principal part top view and principal part sectional drawing of the semiconductor device mounted in the mounting substrate by one embodiment of this invention, respectively.

本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In this embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. Some or all of the modifications, details, supplementary explanations, and the like are related.

また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Further, in this embodiment, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), unless otherwise specified, or in principle limited to a specific number in principle. The number is not limited to the specific number, and may be a specific number or more. Further, in the present embodiment, the constituent elements (including element steps and the like) are not necessarily essential unless particularly specified and apparently essential in principle. Yes. Similarly, in this embodiment, when referring to the shape, positional relationship, etc. of the component, etc., the shape, etc. substantially, unless otherwise specified, or otherwise considered in principle. It shall include those that are approximate or similar to. The same applies to the above numerical values and ranges.

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。   In the drawings used in the present embodiment, hatching may be added even in a plan view for easy understanding of the drawings. In all the drawings for explaining the embodiments, components having the same function are denoted by the same reference numerals in principle, and repeated description thereof is omitted. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

本発明の一実施の形態による高周波帯域用トランジスタが形成された半導体チップを搭載する半導体装置の製造方法の一例を図１〜図１４を用いて工程順に説明する。図１は半導体装置の製造方法の全体工程の流れを説明する工程図、図２はリードフレームの一例を示す外形平面図、図３、図４、図５（ａ）および（ｂ）はそれぞれ各工程におけるリードフレームを構成する単位フレームの要部平面図および同図（ａ）のＡ−Ａ′線における要部断面図、図６は成形金型の要部断面図、図７（ａ）および（ｂ）はそれぞれリードフレームを構成する単位フレームの要部平面図および同図（ａ）のＡ−Ａ′線における要部断面図、図８（ａ）および（ｂ）はそれぞれ液体のみを用いたウォータ洗浄の模式図および固体を含んだ液体を用いたウォータ洗浄の模式図、図９（ａ）および（ｂ）はそれぞれリードフレームを構成する単位フレームの要部平面図および同図（ａ）のＡ−Ａ′線における要部断面図、図１０（ａ）および（ｂ）はそれぞれ半導体チップの要部平面図および半導体チップに形成された半導体素子の要部断面図、図１１、図１２、図１３（ａ）および（ｂ）はそれぞれ各工程におけるリードフレームを構成する単位フレームの要部平面図および同図（ａ）のＡ−Ａ′線における要部断面図、図１４（ａ）および（ｂ）はそれぞれ実装基板に搭載した半導体装置の要部平面図および要部断面図である。   An example of a manufacturing method of a semiconductor device mounting a semiconductor chip on which a high frequency band transistor according to an embodiment of the present invention is mounted will be described in the order of steps with reference to FIGS. FIG. 1 is a process diagram for explaining the flow of the entire process of a method for manufacturing a semiconductor device, FIG. 2 is an outline plan view showing an example of a lead frame, and FIGS. 3, 4, 5A and 5B are respectively diagrams. The principal part top view of the unit frame which comprises the lead frame in a process, and the principal part sectional drawing in the AA 'line of the same figure (a), FIG. 6 are principal part sectional drawings of a shaping die, FIG. FIG. 8B is a plan view of the main part of the unit frame constituting the lead frame, and a cross-sectional view of the main part taken along the line AA ′ in FIG. 8A. FIGS. FIG. 9A and FIG. 9B are a plan view of the main part of the unit frame constituting the lead frame, and FIG. 9A, respectively. FIG. 1 is a cross-sectional view of main parts taken along line AA ′ of FIG. (A) And (b) is a principal part top view of a semiconductor chip, and sectional drawing of the principal part of the semiconductor element formed in the semiconductor chip, respectively, FIG.11, FIG.12, FIG.13 (a) and (b) are each process, respectively. FIG. 14A is a plan view of the main part of the unit frame constituting the lead frame in FIG. 9A, and FIG. 14A is a cross-sectional view of the main part taken along line AA ′ of FIG. It is a principal part top view and principal part sectional drawing.

まず、半導体チップを搭載するリードフレーム１を準備する（図１の銅フレーム工程Ｐ１）。ここでは、図２に示すように、半導体チップが搭載される領域（デバイス領域、単位フレーム）３が複数配置（本実施の形態では、マトリクス配置）された基板（多数個取り基板、ＭＡＰ基板）を用いており、以下、この多数個取り基板を用いて半導体装置を形成する場合について説明する。   First, a lead frame 1 for mounting a semiconductor chip is prepared (copper frame process P1 in FIG. 1). Here, as shown in FIG. 2, a substrate (multiple substrate, MAP substrate) in which a plurality of regions (device regions, unit frames) 3 on which semiconductor chips are mounted is arranged (in this embodiment, a matrix arrangement). Hereinafter, the case where a semiconductor device is formed using this multi-cavity substrate will be described.

リードフレーム１は、例えばフープラインで使用することを想定した基板である。リードフレーム１の外周部には、一の方向に並んで複数の位置決め用の貫通孔２が形成されている。この複数の位置決め用の貫通孔２が並ぶ第１方向（図２におけるｘ軸方向）を行とし、この列の方向と直交する第２方向（図２におけるｙ軸方向）を列とすると、図２に示すリードフレーム１は、半導体製品１つ分に該当する単位フレーム３が９行２列に配置された構成となっており、これら複数の単位フレーム３は枠体１ａによって繋がっている。リードフレーム１は、例えば銅からなり、その厚さは、例えば０．１５ｍｍ程度である。なお、リードフレーム１はこれに限定されるものではなく、例えばジョブショップラインで使用することを想定した多数個取り基板を用いることもできる。   The lead frame 1 is a substrate that is assumed to be used in a hoop line, for example. A plurality of positioning through holes 2 are formed in the outer peripheral portion of the lead frame 1 so as to be aligned in one direction. When the first direction (x-axis direction in FIG. 2) in which the plurality of positioning through holes 2 are arranged is a row, and the second direction (y-axis direction in FIG. 2) orthogonal to the direction of this column is a column, FIG. The lead frame 1 shown in FIG. 2 has a configuration in which unit frames 3 corresponding to one semiconductor product are arranged in 9 rows and 2 columns, and the plurality of unit frames 3 are connected by a frame 1a. The lead frame 1 is made of, for example, copper and has a thickness of, for example, about 0.15 mm. Note that the lead frame 1 is not limited to this, and for example, a multi-chip substrate that is assumed to be used in a job shop line can be used.

図３に示すように、単位フレーム３は、枠体１ａの内側に配置されたチップ搭載部４と、このチップ搭載部４と枠体１ａとの間にそれぞれ位置し、チップ搭載部４および枠体１ａにそれぞれ繋がる複数の第１リード４Ｓと、このチップ搭載部４の隣に、このチップ搭載部４から離れて形成され、枠体１ａと繋がる第２リード４Ｄと、このチップ搭載部４の隣に、このチップ搭載部４から離れて形成され、枠体１ａと繋がる第３リード４Ｇとを備えている。   As shown in FIG. 3, the unit frame 3 is located between the chip mounting portion 4 disposed inside the frame body 1a and between the chip mounting portion 4 and the frame body 1a. A plurality of first leads 4S connected to the body 1a, a second lead 4D formed next to the chip mounting portion 4 and separated from the chip mounting portion 4 and connected to the frame 1a, and the chip mounting portion 4 Next, a third lead 4G that is formed away from the chip mounting portion 4 and is connected to the frame 1a is provided.

また、図３に示すように、チップ搭載部４において、第２リード４Ｄの先端と対向する部分と第３リード４Ｇの先端と対向する部分に、凹部（へこみ、くびれ、凹形状の切欠部）４ａが形成されている。ここで、リードの構造について詳細に説明すると、第２リード４Ｄおよび第３リード４Ｇのそれぞれは、平面形状が第１端部（先端）、およびこの第１端部とは反対側に位置し、枠体１ａと繋がる第２端部を有する長方形から成り、この第１端部がチップ搭載部４に形成された凹部４ａと対向するように、チップ搭載部４の隣に配置されている。なお、第３リード４Ｇは、チップ搭載部４を介して第２リード４Ｄと対向する位置に配置されており、第１リード４Ｓは、第２リード４Ｄと第３リード４Ｇとの間に配置されている。そして、チップ搭載部４は、第１リード４Ｓの幅よりも細い部分を有しており、この細い部分が、第２リード４Ｄと第３リード４Ｇとの間に位置している。   Further, as shown in FIG. 3, in the chip mounting portion 4, recesses (dents, constrictions, concave cutouts) are formed in a portion facing the tip of the second lead 4 </ b> D and a portion facing the tip of the third lead 4 </ b> G. 4a is formed. Here, the lead structure will be described in detail. Each of the second lead 4D and the third lead 4G has a planar shape located on the first end (tip) and on the side opposite to the first end, It consists of a rectangle having a second end connected to the frame 1 a, and is arranged next to the chip mounting portion 4 so that the first end faces the recess 4 a formed in the chip mounting portion 4. The third lead 4G is disposed at a position facing the second lead 4D via the chip mounting portion 4, and the first lead 4S is disposed between the second lead 4D and the third lead 4G. ing. The chip mounting portion 4 has a portion that is narrower than the width of the first lead 4S, and this thin portion is located between the second lead 4D and the third lead 4G.

また、第１リード４Ｓは、後のダイ付け工程において半導体チップが搭載されるチップ搭載部４と一体に形成されており、図３におけるｙ軸方向に沿って延びている。一方、第２リード４Ｄおよび第３リード４Ｇのそれぞれは、図３において、このｙ軸方向と交差（直交）するｘ軸方向に沿って延びている。なお、本実施の形態では、第１リード４Ｓはソース用リードであり、半導体チップのソース用のパッド電極と電気的に接続される。また、第２リード４Ｄはドレイン用リードであり、半導体チップのドレイン用のパッド電極と電気的に接続される。そして、第３リード４Ｇはゲート用リードであり、半導体チップのゲート用のパッド電極と電気的に接続される。   Further, the first lead 4S is formed integrally with the chip mounting portion 4 on which the semiconductor chip is mounted in a later die attaching process, and extends along the y-axis direction in FIG. On the other hand, each of the second lead 4D and the third lead 4G extends in the x-axis direction intersecting (orthogonal) with the y-axis direction in FIG. In the present embodiment, the first lead 4S is a source lead and is electrically connected to the source pad electrode of the semiconductor chip. The second lead 4D is a drain lead and is electrically connected to the drain pad electrode of the semiconductor chip. The third lead 4G is a gate lead and is electrically connected to the gate pad electrode of the semiconductor chip.

単位フレーム３を構成するチップ搭載部４と、第１リード４Ｓ、第２リード４Ｄおよび第３リード４Ｇ（以下、第１リード４Ｓ、第２リード４Ｄおよび第３リード４Ｇを全て言うときには、単にリード４Ｓ，４Ｄ，４Ｇと記載する）とは、銅材をプレスで抜いて形成され、その後、リード４Ｓ，４Ｄ，４Ｇには折り曲げ加工が施されている。本実施の形態では、チップ搭載部４およびリード４Ｓ，４Ｄ，４Ｇの内装部分（ワイヤ接続部、第１封止体（筐体）の内側に位置する部分）が、リード４Ｓ，４Ｄ，４Ｇの外装部分（第１封止体（筐体）の外側に位置する部分）よりも高く加工されている。   The chip mounting portion 4 constituting the unit frame 3, the first lead 4S, the second lead 4D, and the third lead 4G (hereinafter, the first lead 4S, the second lead 4D, and the third lead 4G are simply referred to as “lead”). 4S, 4D, and 4G) is formed by pressing a copper material with a press, and thereafter, the leads 4S, 4D, and 4G are bent. In the present embodiment, the chip mounting portion 4 and the interior portions of the leads 4S, 4D, 4G (wire connection portions, portions located inside the first sealing body (housing)) are the leads 4S, 4D, 4G. It is processed to be higher than the exterior part (the part located outside the first sealing body (housing)).

また、前述したように、チップ搭載部４のｘ軸方向に沿った幅は、第１リード４Ｓのｘ軸方向に沿った幅よりも狭くなっている。すなわち、チップ搭載部４と第１リード４Ｓとを一体として見たときに、第２リード４Ｄの先端および第３リード４Ｇの先端と対向するチップ搭載部４に凹部（へこみ、くびれ、凹形状の切欠部）４ａが形成されている。このような形状とすることにより、単位フレーム３の面積が小さくできて、半導体装置の小型化を実現することができ、また、半導体チップのパッド電極と第２リード４Ｄまたは半導体チップのパッド電極と第３リード４Ｇとを電気的に接続するためのワイヤの長さを短くできることから、半導体装置の性能も向上させることができる。   Further, as described above, the width of the chip mounting portion 4 along the x-axis direction is narrower than the width of the first lead 4S along the x-axis direction. That is, when the chip mounting portion 4 and the first lead 4S are viewed as a single unit, the chip mounting portion 4 facing the tip of the second lead 4D and the tip of the third lead 4G has a recess (dent, constriction, concave shape). A notch 4a is formed. By adopting such a shape, the area of the unit frame 3 can be reduced, and the semiconductor device can be miniaturized. Also, the pad electrode of the semiconductor chip and the second lead 4D or the pad electrode of the semiconductor chip can be reduced. Since the length of the wire for electrically connecting to the third lead 4G can be shortened, the performance of the semiconductor device can also be improved.

次に、図４に示すように、チップ搭載部４およびリード４Ｓ，４Ｄ，４Ｇの表面に、例えば電解メッキ法により金属（金属膜、金メッキ膜）５を形成する（図１の硬質金メッキ工程Ｐ２）。本実施の形態では、後のケース成形工程においてチップ搭載部４に搭載される半導体チップとワイヤとを保護するためのエポキシ樹脂からなる第１封止体（筐体、パッケージ土台、ケース）が形成される。ここで、第１封止体の平面形状は、チップ搭載部４およびリード４Ｓ，４Ｄ，４Ｇのワイヤ接続部の表面をそれぞれ露出する孔（環状側壁）を有する四角形から成り、リード４Ｓ，４Ｄ，４Ｇのそれぞれの外装部分は、第１封止体の互いに異なる辺から突出されている。このため、第１封止体と接触する領域（リード４Ｓ，４Ｄ，４Ｇのワイヤ接続部とリード４Ｓ，４Ｄ，４Ｇの外装部分との境界領域、チップ搭載部４の裏面、およびリード４Ｓ，４Ｄ，４Ｇのワイヤ接続部の裏面）には、金メッキ膜５と封止樹脂との密着性の劣化を懸念して、金メッキ膜５を形成していない。しかし、金メッキ膜５と封止樹脂との密着性が得られる場合には、第１封止体と接触する領域に金メッキ膜５を形成してもよい。   Next, as shown in FIG. 4, a metal (metal film, gold plating film) 5 is formed on the surface of the chip mounting portion 4 and the leads 4S, 4D, 4G by, for example, electrolytic plating (hard gold plating process P2 in FIG. 1). ). In the present embodiment, a first sealing body (housing, package base, case) made of an epoxy resin for protecting the semiconductor chip and the wire mounted on the chip mounting portion 4 in the subsequent case forming step is formed. Is done. Here, the planar shape of the first sealing body is formed of a quadrangle having holes (annular side walls) that expose the surfaces of the chip mounting portion 4 and the wire connection portions of the leads 4S, 4D, and 4G, respectively, and leads 4S, 4D, Each exterior part of 4G protrudes from a mutually different side of a 1st sealing body. For this reason, the area in contact with the first sealing body (the boundary area between the wire connecting portion of the leads 4S, 4D, 4G and the exterior portion of the leads 4S, 4D, 4G, the back surface of the chip mounting portion 4, and the leads 4S, 4D , The back surface of the 4G wire connecting portion), the gold plating film 5 is not formed in view of the deterioration of the adhesion between the gold plating film 5 and the sealing resin. However, when the adhesion between the gold plating film 5 and the sealing resin can be obtained, the gold plating film 5 may be formed in a region in contact with the first sealing body.

本実施の形態では、チップ搭載部４にも金メッキ膜５を形成したが、これにより、チップ搭載部４を構成する銅の酸化または腐食を防止することができる。また、リード４Ｓ，４Ｄ，４Ｇの外装部分にも金メッキ膜５を形成したが、これにより、リード４Ｓ，４Ｄ，４Ｇを構成する銅の酸化または腐食を防止することができ、さらに半導体装置を実装基板に接続する際の半田の濡れ性を確保することができる。   In the present embodiment, the gold plating film 5 is also formed on the chip mounting portion 4, but this can prevent oxidation or corrosion of the copper constituting the chip mounting portion 4. In addition, the gold plating film 5 is also formed on the exterior portions of the leads 4S, 4D, and 4G. This makes it possible to prevent oxidation or corrosion of the copper constituting the leads 4S, 4D, and 4G, and further mount the semiconductor device. Solder wettability when connecting to the substrate can be ensured.

ところで、一般に使用される金メッキ膜の純度は、例えば９９．９５〜９９．９９％であり、金メッキ膜に含まれる不純物の濃度は低い。金メッキ膜が含有する不純物の濃度を下げることにより、リードの電気抵抗が下がるので半導体装置の性能が向上し、また、金メッキ膜が柔らかくなるのでワイヤとリードの表面に形成された金メッキ膜との接合が強くなり、半導体装置の信頼性が向上する。このような不純物濃度が０．１％よりも低い金メッキ膜は軟質であり、そのビッカース硬度は、例えば５０〜７０ＨＶである。   By the way, the purity of the gold plating film generally used is, for example, 99.95 to 99.99%, and the concentration of impurities contained in the gold plating film is low. By reducing the concentration of impurities contained in the gold plating film, the electrical resistance of the lead is reduced, improving the performance of the semiconductor device, and the gold plating film is softened so that the wire and the gold plating film formed on the surface of the lead are joined. And the reliability of the semiconductor device is improved. Such a gold plating film having an impurity concentration lower than 0.1% is soft, and its Vickers hardness is, for example, 50 to 70 HV.

本実施の形態による金メッキ膜５は、コバルト、ニッケルなどの不純物を含んでおり、その不純物を添加することにより、金メッキ膜５の硬度を高くしている。例えば金メッキ膜５の硬度が、ワイヤを構成する金（金属線）の硬度よりも高く、また半導体チップのパッド電極を構成する金（金属）の硬度よりも高くなるように、不純物の濃度は設定されている。しかし、不純物が多く添加されると、金メッキ膜５の電気抵抗が上がり、また、ワイヤとリード４Ｓ，４Ｄ，４Ｇの表面に形成された金メッキ膜５との接合が弱くなる。このため、金メッキ膜５が含有する不純物の濃度は、例えば０．１％以上０．５％以下としている。このような不純物濃度が０．１％以上０．５％以下の金メッキ膜５は硬質であり、そのビッカース硬度は、例えば１７０〜１８０ＨＶである。   The gold plating film 5 according to the present embodiment contains impurities such as cobalt and nickel, and the hardness of the gold plating film 5 is increased by adding the impurities. For example, the impurity concentration is set so that the hardness of the gold plating film 5 is higher than the hardness of gold (metal wire) constituting the wire and higher than the hardness of gold (metal) constituting the pad electrode of the semiconductor chip. Has been. However, if a large amount of impurities is added, the electrical resistance of the gold plating film 5 increases, and the bonding between the wire and the gold plating film 5 formed on the surfaces of the leads 4S, 4D, 4G becomes weak. For this reason, the density | concentration of the impurity which the gold plating film 5 contains is 0.1% or more and 0.5% or less, for example. Such a gold plating film 5 having an impurity concentration of 0.1% to 0.5% is hard, and its Vickers hardness is, for example, 170 to 180 HV.

また、金メッキ膜５には、一定以上の厚さが必要とされる。これは、後のバリ取り工程またはワイヤボンディング工程において、以下に説明するような不具合が生じるためである。例えばバリ取り工程では、金メッキ膜５の表面を洗浄する際に金メッキ膜５が削られて薄くなる。または、ワイヤボンディング工程では、熱を加えた際に金メッキ膜５を構成する金が銅からなるリード４Ｓ，４Ｄ，４Ｇに拡散して、金メッキ膜５が薄くなる。そこで、金メッキ膜５は、例えば半導体チップのパッド電極の厚さよりも厚く形成され、その厚さは、例えば０．１μｍ以上に設定される。代表的な金メッキ膜５の厚さは０．２μｍである。   Further, the gold plating film 5 needs to have a certain thickness or more. This is because the following problems occur in the subsequent deburring process or wire bonding process. For example, in the deburring process, when the surface of the gold plating film 5 is cleaned, the gold plating film 5 is shaved and thinned. Alternatively, in the wire bonding step, when heat is applied, the gold constituting the gold plating film 5 diffuses into the leads 4S, 4D, 4G made of copper, and the gold plating film 5 becomes thin. Therefore, the gold plating film 5 is formed to be thicker than the pad electrode of the semiconductor chip, for example, and the thickness is set to 0.1 μm or more, for example. A typical gold plating film 5 has a thickness of 0.2 μm.

なお、本実施の形態では、電解メッキ法を用いて金メッキ膜５を形成したが、これに限定されるものではなく、例えば無電解メッキ法により金メッキ膜５を形成してもよい。しかし、電解メッキ法の電解効率が無電解メッキ法の電解効率よりも高いことから、半導体装置の量産等を考慮すると、電解メッキ法の方が好ましい。   In the present embodiment, the gold plating film 5 is formed by using an electrolytic plating method. However, the present invention is not limited to this. For example, the gold plating film 5 may be formed by an electroless plating method. However, since the electrolysis efficiency of the electroplating method is higher than that of the electroless plating method, the electroplating method is preferable in consideration of mass production of semiconductor devices.

次に、図５に示すように、リード４Ｓ，４Ｄ，４Ｇのワイヤ接続部とリード４Ｓ，４Ｄ，４Ｇの外装部分との境界領域の表裏面、チップ搭載部４の裏面（半導体チップが搭載される側の面（表面）とは反対側の面）、およびリード４Ｓ，４Ｄ，４Ｇのワイヤ接続部の裏面（ワイヤが接続される側の面（表面）とは反対側の面）を封止する第１封止体（筐体、パッケージ土台、ケース）６を形成する（図１のケース成形工程Ｐ３）。第１封止体６は樹脂、例えばエポキシ樹脂、シリコーン樹脂等からなる。第１封止体６は、チップ搭載部４の表面、リード４Ｓ，４Ｄ，４Ｇのワイヤ接続部の表面、および実装基板に接続するリード４Ｓ，４Ｄ，４Ｇの外装部分には形成されない。すなわち、チップ搭載部４の表面に形成された金属メッキ膜５、リード４Ｓ，４Ｄ，４Ｇのワイヤ接続部の表面に形成された金属メッキ膜５、および実装基板に接続するリード４Ｓ，４Ｄ，４Ｇの外装部分の表面および裏面に形成された金メッキ膜５が露出するように、第１封止体６は形成されている。   Next, as shown in FIG. 5, the front and back surfaces of the boundary region between the wire connecting portions of the leads 4S, 4D, and 4G and the exterior portions of the leads 4S, 4D, and 4G, the back surface of the chip mounting portion 4 (the semiconductor chip is mounted) And the back surface of the wire connection part of the leads 4S, 4D, 4G (surface opposite to the surface (surface) to which the wire is connected) A first sealing body (housing, package base, case) 6 is formed (case forming step P3 in FIG. 1). The first sealing body 6 is made of a resin such as an epoxy resin or a silicone resin. The first sealing body 6 is not formed on the surface of the chip mounting portion 4, the surfaces of the wire connecting portions of the leads 4S, 4D, and 4G, and the exterior portions of the leads 4S, 4D, and 4G connected to the mounting substrate. That is, the metal plating film 5 formed on the surface of the chip mounting portion 4, the metal plating film 5 formed on the surface of the wire connection portion of the leads 4S, 4D, 4G, and the leads 4S, 4D, 4G connected to the mounting substrate. The first sealing body 6 is formed so that the gold plating film 5 formed on the front surface and the back surface of the exterior portion is exposed.

第１封止体６は、例えば樹脂を用いた低圧トランスファ成形法により形成される。低圧トランスファ成形法に用いられる樹脂には、樹脂自体の機械的、熱的特性を向上させるため、あるいは半導体チップに直接樹脂を接触させて封止する場合では、半導体チップと樹脂との間の熱膨張係数の差によって生じる成形応力を緩和させるため、シリカやアルミナなどの無機絶縁性粉末がフィラーとして添加されている。   The first sealing body 6 is formed by, for example, a low pressure transfer molding method using a resin. The resin used in the low-pressure transfer molding method includes heat between the semiconductor chip and the resin in order to improve the mechanical and thermal characteristics of the resin itself, or when sealing the resin by directly contacting the semiconductor chip. In order to relieve the molding stress caused by the difference in expansion coefficient, an inorganic insulating powder such as silica or alumina is added as a filler.

ここで、フィラーには、主として破砕フィラーと球体フィラーとがある。破砕フィラーは、材料を砕いたままのフィラーであり、破砕フィラーには角があるため、破砕フィラーを含有する樹脂の表面には凹凸が生じやすい。球体フィラーは、砕いた材料を溶融して丸く加工した球形のフィラーであり、球体フィラーを含有する樹脂の表面は、破砕フィラーを含有する樹脂の表面よりは滑らかとなる。しかし、樹脂には、破砕フィラーが１００％あるいは球体フィラーが１００％含有されているわけではなく、破砕フィラーと球体フィラーとの両者が含まれている。   Here, the filler mainly includes a crushing filler and a spherical filler. The crushing filler is a filler obtained by crushing the material. Since the crushing filler has corners, the surface of the resin containing the crushing filler is likely to be uneven. The spherical filler is a spherical filler obtained by melting and processing a crushed material, and the surface of the resin containing the spherical filler becomes smoother than the surface of the resin containing the crushed filler. However, the resin does not contain 100% crushed filler or 100% sphere filler, but includes both crushed filler and sphere filler.

本実施の形態では、破砕フィラーが球体フィラーに比べて安価であることから、球体フィラーの含有量に比べて破砕フィラーの含有量が多い樹脂を用いている。破砕フィラーの含有量が多い樹脂を用いることによって、半導体装置の製品コストを低減することができる。   In this Embodiment, since the crushing filler is cheap compared with a spherical filler, resin with much content of a crushing filler is used compared with content of a spherical filler. By using a resin with a high content of crushing filler, the product cost of the semiconductor device can be reduced.

第１封止体６は、例えば図６に示す上金型（第１金型）７Ｕと下金型（第２金型）７Ｄとを備える成形金型７を用いた樹脂モールド成型により形成される。まず、リードフレーム１を上金型７Ｕおよび下金型７Ｄからなる成形金型７にセットする。このとき、リードフレーム１のチップ搭載部４の表面と、図示はしないが、リード４Ｓ，４Ｄ，４Ｇのそれぞれのワイヤ接合部の表面が上金型７Ｕの表面（キャビティ面）と接触するように、リードフレーム１は上金型７Ｕと下金型７Ｄでクランプされる。続いて、溶融した樹脂６ａ、例えばエポキシ樹脂またはシリコーン樹脂等を送圧して成形金型７に流し込む。続いて、例えば１５０℃程度の温度によって上記樹脂６ａの熱硬化を行うことにより、第１封止体６は形成される。   The first sealing body 6 is formed, for example, by resin molding using a molding die 7 including an upper die (first die) 7U and a lower die (second die) 7D shown in FIG. The First, the lead frame 1 is set in a molding die 7 including an upper die 7U and a lower die 7D. At this time, the surface of the chip mounting portion 4 of the lead frame 1 and the surface of each wire joint portion of the leads 4S, 4D, 4G are in contact with the surface (cavity surface) of the upper mold 7U (not shown). The lead frame 1 is clamped by the upper mold 7U and the lower mold 7D. Subsequently, the molten resin 6 a, for example, an epoxy resin or a silicone resin is fed and poured into the molding die 7. Then, the 1st sealing body 6 is formed by performing the thermosetting of the said resin 6a at the temperature of about 150 degreeC, for example.

このような樹脂モールド成型においては、その成形過程において、樹脂の一部がバリ（burr）となって第１封止体６の各所（リードフレーム１において、上金型７Ｕの表面と接触している部分も含む）に付着することがある。この余分な樹脂バリ６ｂは、半導体装置の性能の劣化や半導体装置の歩留まり低下を引き起こすため、後のバリ取り工程において取り除かれる。   In such a resin mold molding, in the molding process, a part of the resin becomes a burr and comes into contact with various portions of the first sealing body 6 (in the lead frame 1, the surface of the upper mold 7U). May also be attached). The excess resin burr 6b causes the deterioration of the performance of the semiconductor device and the reduction of the yield of the semiconductor device, and is removed in a subsequent deburring process.

例えば前述の図５に示すように、チップ搭載部４の裏面およびリード４Ｓ，４Ｄ，４Ｇの裏面だけでなく、チップ搭載部４の表面、またはリード４Ｓ，４Ｄ，４Ｇの表面にも樹脂バリ６ｂが接触すると、半導体装置内の半導体チップと半導体装置外の外部機器とを接続するための信号経路であるリード４Ｓ，４Ｄ，４Ｇに生じる寄生容量がさらに増加する。これは、樹脂バリ６ｂの誘電率（例えばエポキシ樹脂の比誘電率：２．５〜６）が空気の比誘電率（１．０）よりも高いためである。信号経路であるリードに生じる寄生容量が増加すると、半導体装置の性能が低下するため、特に高周波帯域を扱うような半導体装置の構造としては、半導体チップ、複数のワイヤ、リードフレーム１のチップ搭載部４の表面、およびリード４Ｓ，４Ｄ，４Ｇのワイヤ接合部の表面が第１封止体６を構成する樹脂と接触していない中空構造とすることが好ましい。そのため、図５に示すように、第１封止体６の内側に付着した余分な樹脂バリ６ｂは、除去する必要がある。   For example, as shown in FIG. 5 described above, not only the back surface of the chip mounting portion 4 and the back surface of the leads 4S, 4D, 4G but also the surface of the chip mounting portion 4 or the surface of the leads 4S, 4D, 4G Contact, the parasitic capacitance generated in the leads 4S, 4D, and 4G, which are signal paths for connecting the semiconductor chip in the semiconductor device and the external device outside the semiconductor device, further increases. This is because the dielectric constant of the resin burr 6b (for example, the relative dielectric constant of the epoxy resin: 2.5 to 6) is higher than the relative dielectric constant (1.0) of air. When the parasitic capacitance generated in the lead that is a signal path increases, the performance of the semiconductor device deteriorates. Therefore, as a structure of the semiconductor device that handles a high frequency band in particular, a semiconductor chip, a plurality of wires, and a chip mounting portion of the lead frame 1 4 and the surface of the wire bonding portion of the leads 4S, 4D, 4G are preferably a hollow structure in which the resin constituting the first sealing body 6 is not in contact. Therefore, as shown in FIG. 5, it is necessary to remove the excess resin burr 6b attached to the inside of the first sealing body 6.

次に、図７に示すように、余分な樹脂バリ６ｂを取り除く（図１のバリ取り工程Ｐ４）。樹脂バリ６ｂの除去には、図８（ａ）に示すウォータ洗浄を採用する。このウォータ洗浄は、ノズル８から液体９、例えば水を、例えば１００〜２５０ｋｇｆ／ｃｍ２の圧力で噴射して、リードフレーム１の表面に付着した樹脂バリ６ｂを除去する洗浄方法である。本実施の形態では、液体９のみをリードフレーム１に噴射しており、液体９には、例えば研磨剤（例えばビーズ）などの固体は含まれていない。 Next, as shown in FIG. 7, the excess resin burr 6b is removed (deburring step P4 in FIG. 1). For removing the resin burr 6b, water cleaning shown in FIG. This water cleaning is a cleaning method in which the liquid 9 such as water is sprayed from the nozzle 8 at a pressure of 100 to 250 kgf / cm 2 to remove the resin burrs 6b adhering to the surface of the lead frame 1. In the present embodiment, only the liquid 9 is sprayed onto the lead frame 1, and the liquid 9 does not contain a solid such as an abrasive (for example, beads).

ところで、軟質の金メッキ膜が形成されたリードフレーム１から余分な樹脂バリ６ｂを取り除く場合は、図８（ｂ）に示すウォータ洗浄を採用する。このウォータ洗浄は、研磨剤などの固体１３を混ぜた液体９を、例えば１００〜２５０ｋｇｆ／ｃｍ２の圧力で噴射する洗浄方法である。これは、軟質の金メッキ膜と樹脂バリ６ｂとの密着力が強く、液体９のみのウォータ洗浄では樹脂バリ６ｂを完全に取り除くことができない。そこで、液体９に固体１３を混入させて、樹脂バリ６ｂに固体１３を当てることにより、樹脂バリ６ｂを取り除いている。 By the way, when removing the excess resin burr 6b from the lead frame 1 on which the soft gold plating film is formed, the water cleaning shown in FIG. 8B is adopted. This water washing, the liquid 9 mixed with a solid 13 such as abrasives, for example, a washing method for jetting at a pressure of 100~250kgf / cm 2. This is because the adhesive force between the soft gold-plated film and the resin burr 6b is strong, and the resin burr 6b cannot be completely removed by water washing with only the liquid 9. Therefore, the resin burr 6b is removed by mixing the solid 13 with the liquid 9 and applying the solid 13 to the resin burr 6b.

しかし、固体１３を含む液体９を用いたウォータ洗浄を行うと、軟質の金メッキ膜の表面が荒れて、その表面に凹凸が出来てしまう。軟質の金メッキ膜の表面に凹凸ができると、表皮効果によってリードを流れる電流（信号）に雑音がのり、ノイズ・フィギュア（雑音指数）が大きくなって、半導体装置の性能を劣化させてしまう。本実施の形態において例示する高周波帯域用トランジスタでは、周波数が１０ＧＨｚ以上、例えば１２ＧＨｚと高いため、信号損失が顕著に現れてしまう。   However, when water cleaning using the liquid 9 containing the solid 13 is performed, the surface of the soft gold plating film becomes rough, and irregularities are formed on the surface. If the surface of the soft gold-plated film is uneven, noise is applied to the current (signal) flowing through the lead due to the skin effect, and the noise figure (noise index) increases, degrading the performance of the semiconductor device. In the high-frequency band transistor exemplified in this embodiment, since the frequency is as high as 10 GHz or more, for example, 12 GHz, signal loss appears remarkably.

先にケース成型およびバリ取りを行い、その後、リードフレーム１に軟質の金メッキ膜を形成することによって、軟質の金メッキ膜の表面の荒れを防ぐことはできる。しかし、リードフレーム１は銅を主成分としているため、固体１３を含む液体９を用いたウォータ洗浄を行うと、軟質の金メッキ膜と同様に、リードフレーム１の表面は荒れて、その表面には凹凸が出来てしまう。リードフレーム１の表面に形成された凹凸にならって軟質の金メッキ膜は形成されるため、軟質の金メッキ膜の表面にも凹凸が現れる。また、固体１３を含まない液体９のみを用いたウォータ洗浄を行うと、リードフレーム１の主成分である銅と樹脂バリ６ｂとの接着力が強く、樹脂バリ６ｂを完全に取り除くことができない。   By performing case molding and deburring first, and then forming a soft gold plating film on the lead frame 1, roughening of the surface of the soft gold plating film can be prevented. However, since the lead frame 1 is mainly composed of copper, the surface of the lead frame 1 is rough like the soft gold-plated film when the water cleaning using the liquid 9 containing the solid 13 is performed. Unevenness is created. Since the soft gold plating film is formed following the unevenness formed on the surface of the lead frame 1, the unevenness also appears on the surface of the soft gold plating film. Further, when water cleaning using only the liquid 9 not containing the solid 13 is performed, the adhesive force between the copper that is the main component of the lead frame 1 and the resin burr 6b is strong, and the resin burr 6b cannot be completely removed.

本実施の形態では、前述したように、リードフレーム１のメッキ材料に硬質の金属（金属膜、金メッキ膜）５を用いる。硬質の金メッキ膜５と樹脂バリ６ｂとの接着力は、軟質の金メッキ膜と樹脂バリ６ｂとの接着力よりも弱く、固体１３を含まない液体９のみを用いたウォータ洗浄でも、容易に硬質の金メッキ膜５から樹脂バリ６ｂを取り除くことができる。また、液体９に固体１３を含まないこと、さらに、金メッキ膜５が硬質であることから、ウォータ洗浄による金メッキ膜５の表面荒れが軽減されて、樹脂バリ６ｂを除去した後も、金メッキ膜５の表面を滑らかな状態に維持することができる。   In the present embodiment, as described above, the hard metal (metal film, gold plating film) 5 is used as the plating material of the lead frame 1. The adhesion force between the hard gold plating film 5 and the resin burr 6b is weaker than the adhesion force between the soft gold plating film and the resin burr 6b, and it can be easily hardened even by water cleaning using only the liquid 9 not containing the solid 13. The resin burr 6b can be removed from the gold plating film 5. Further, since the liquid 9 does not contain the solid 13 and the gold plating film 5 is hard, the surface roughness of the gold plating film 5 due to the water cleaning is reduced, and even after the resin burr 6b is removed, the gold plating film 5 is removed. The surface of the can be maintained in a smooth state.

これにより、第１封止体６を形成する際に樹脂バリ６ｂが付着しても、固体１３を含まない液体９のみを用いたウォータ洗浄によって、リード４Ｓ，４Ｄ，４Ｇの表面に形成された金メッキ膜５の表面を荒らすことなく、容易に樹脂バリ６ｂを取り除くことができる。   As a result, even when the resin burr 6b adheres when forming the first sealing body 6, it is formed on the surfaces of the leads 4S, 4D, and 4G by water cleaning using only the liquid 9 that does not contain the solid 13. The resin burr 6b can be easily removed without roughening the surface of the gold plating film 5.

従って、第１封止体６を形成した際に第１封止体の内側に付着し、チップ搭載部４およびリード４Ｓ，４Ｄ，４Ｇに接触した樹脂バリ６ｂを除去することができるので、その樹脂バリ６ｂに起因する半導体装置の寄生容量の増加を防ぐことができる。また、個体１３を含まない液体９のみを用いたウォータ洗浄を採用することにより、金メッキ膜５の表面を滑らかな状態に維持することができるので、リード４Ｓ，４Ｄ，４Ｇを流れる電流（信号）にのる雑音を小さくできて、ノイズ・フィギアを小さくすることができる。これにより、本実施の形態において例示する高周波帯域用トランジスタの信号損失を防ぐことができる。   Therefore, when the first sealing body 6 is formed, the resin burr 6b that adheres to the inside of the first sealing body and contacts the chip mounting portion 4 and the leads 4S, 4D, 4G can be removed. An increase in parasitic capacitance of the semiconductor device due to the resin burr 6b can be prevented. Further, by adopting water cleaning using only the liquid 9 not containing the solid 13, the surface of the gold plating film 5 can be maintained in a smooth state, so that the current (signal) flowing through the leads 4S, 4D, 4G. The noise that falls on can be reduced, and the noise figure can be reduced. Thus, signal loss of the high frequency band transistor exemplified in this embodiment can be prevented.

また、前述したように、半導体装置の製品コストを下げるために、第１封止体６を構成する樹脂には破砕フィラーの含有量が多い樹脂を用いている。そのため、破砕フィラーを多く含む樹脂の表面積は、球体フィラーを多く含む樹脂の表面積よりも大きくなり、破砕フィラーを多く含む樹脂からなる樹脂バリの付着による寄生容量は、球体フィラーを多く含む樹脂からなる樹脂バリの付着による寄生容量よりも増加する。しかし、本実施の形態では、樹脂バリ６ｂを確実に除去することができるので、破砕フィラーを多く含む樹脂を用いても問題はない。   Further, as described above, in order to reduce the product cost of the semiconductor device, the resin constituting the first sealing body 6 is a resin having a high content of crushed filler. Therefore, the surface area of the resin containing a lot of crushed fillers is larger than the surface area of the resin containing a lot of sphere fillers, and the parasitic capacity due to the adhesion of resin burrs made of a resin containing a lot of crushed fillers consists of a resin containing a lot of sphere fillers. It increases more than the parasitic capacitance due to the adhesion of resin burrs. However, in this embodiment, since the resin burr 6b can be removed reliably, there is no problem even if a resin containing a large amount of crushed filler is used.

次に、図９に示すように、半導体チップ１４の主面と反対側の裏面と、チップ搭載部４の表面（チップ搭載部４の表面には、リードフレーム１を構成する銅の酸化防止または腐食防止のための金メッキ膜５が形成されている）とを対向させて、チップ搭載部４の中央位置に半導体チップ１４を搭載する（図１のダイ付け工程Ｐ５）。半導体チップ１４の裏面とチップ搭載部４の表面との接合には、例えばペースト状の接着剤（例えばＡｇペースト）を用いた接合、Ａｕ／Ｓｎ共晶接合、またはフィルム状の接着剤（ＤＡＦ（Die Attach Film））を用いた接合などを用いる。銀ペーストを用いた場合は、例えば２００℃程度の温度で２分〜３分熱硬化させることにより、半導体チップ１４の裏面とチップ搭載部４の表面とを接合させることができる。   Next, as shown in FIG. 9, the back surface opposite to the main surface of the semiconductor chip 14 and the surface of the chip mounting portion 4 (on the surface of the chip mounting portion 4, the oxidation prevention of copper constituting the lead frame 1 or The semiconductor chip 14 is mounted at the center position of the chip mounting portion 4 (die attachment step P5 in FIG. 1). For joining the back surface of the semiconductor chip 14 and the front surface of the chip mounting portion 4, for example, joining using a paste-like adhesive (for example, Ag paste), Au / Sn eutectic bonding, or film-like adhesive (DAF ( Die Attach Film)) is used. When the silver paste is used, for example, the back surface of the semiconductor chip 14 and the surface of the chip mounting portion 4 can be bonded by thermosetting at a temperature of about 200 ° C. for 2 to 3 minutes.

図１０（ａ）および（ｂ）に、それぞれ本実施の形態による半導体チップの要部平面図および半導体素子の要部断面図の一例を示す。   FIGS. 10A and 10B show an example of a plan view of a main part of a semiconductor chip and a cross-sectional view of a main part of a semiconductor element according to the present embodiment, respectively.

半導体チップ１４には高周波帯域用トランジスタ、例えばＧａＡｓ（ガリウムヒ素）などの化合物半導体を用いたＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）１５が形成されている。半絶縁性のＧａＡｓ基板１６上にＧａＡｓからなるｎ型の半導体層１７が形成されており、この半導体層１７の表面に、ゲート電極１８Ｇを挟んでソース電極１８Ｓとドレイン電極１８Ｄとが形成されている。各種電極（ソース電極１８Ｓ、ドレイン電極１８Ｄおよびゲート電極１８Ｇ）が形成されていない半導体層１７の表面には、絶縁膜２２が形成されている。各種電極（ソース電極１８Ｓ、ドレイン電極１８Ｄおよびゲート電極１８Ｇ）は、例えば金を主成分とする金属（金メッキ膜５よりも軟質の金属）であり、絶縁膜は、例えば窒化シリコン膜である。ドレイン電極１８Ｄおよびソース電極１８Ｓはオーミック接触、ゲート電極１８Ｇはショットキー接触であり、ゲート電極１８Ｇに加わる電圧を調整して空乏層１７ａの幅を変えることにより、動作電流を制御することができる。   The semiconductor chip 14 is formed with a high frequency band transistor, for example, a MESFET (Metal Semiconductor Field Effect Transistor) 15 using a compound semiconductor such as GaAs (gallium arsenide). An n-type semiconductor layer 17 made of GaAs is formed on a semi-insulating GaAs substrate 16, and a source electrode 18S and a drain electrode 18D are formed on the surface of the semiconductor layer 17 with a gate electrode 18G interposed therebetween. Yes. An insulating film 22 is formed on the surface of the semiconductor layer 17 where the various electrodes (source electrode 18S, drain electrode 18D, and gate electrode 18G) are not formed. The various electrodes (source electrode 18S, drain electrode 18D, and gate electrode 18G) are, for example, a metal containing gold as a main component (a metal softer than the gold plating film 5), and the insulating film is, for example, a silicon nitride film. The drain electrode 18D and the source electrode 18S are ohmic contacts, and the gate electrode 18G is a Schottky contact. The operating current can be controlled by adjusting the voltage applied to the gate electrode 18G and changing the width of the depletion layer 17a.

半導体チップ１４は、例えば以下に説明する製造方法により形成することができる。まず、例えばＧａＡｓ基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１６を用意する。続いて、エピタキシャル成長法により、ＧａＡｓ基板１６の表面にＧａＡｓからなるｎ型の半導体層１７を形成した後、半導体層１７の表面に、例えばＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン膜からなる絶縁膜２２を形成する。続いて、各種電極（ソース電極１８Ｓ、ドレイン電極１８Ｄおよびゲート電極１８Ｇ）が形成される領域の絶縁膜２２を除去した後、ＧａＡｓ基板１６の主面上に金を主成分とする金属（金属膜）を形成する。続いて、金属（金属膜）を加工することにより、各種電極（ソース電極１８Ｓ、ドレイン電極１８Ｄおよびゲート電極１８Ｇ）を形成する。その後、ＧａＡｓ基板１６の裏面を研削して、ＧａＡｓ基板１６の厚さを所定の厚さまで薄くした後、ＧａＡｓ基板１６をスクライブラインに沿って縦、横に切断して、１個１個の半導体チップ１４に切り分ける。   The semiconductor chip 14 can be formed by, for example, a manufacturing method described below. First, for example, a GaAs substrate (planar substantially circular semiconductor thin plate called a semiconductor wafer at this stage) 16 is prepared. Subsequently, after an n-type semiconductor layer 17 made of GaAs is formed on the surface of the GaAs substrate 16 by an epitaxial growth method, an insulating film made of a silicon nitride film is formed on the surface of the semiconductor layer 17 by, for example, a CVD (Chemical Vapor Deposition) method. 22 is formed. Subsequently, after removing the insulating film 22 in regions where various electrodes (source electrode 18S, drain electrode 18D, and gate electrode 18G) are formed, a metal (metal film) containing gold as a main component on the main surface of the GaAs substrate 16 is removed. ). Subsequently, various electrodes (source electrode 18S, drain electrode 18D, and gate electrode 18G) are formed by processing the metal (metal film). Thereafter, the back surface of the GaAs substrate 16 is ground to reduce the thickness of the GaAs substrate 16 to a predetermined thickness, and then the GaAs substrate 16 is cut longitudinally and laterally along the scribe line to make each semiconductor one by one. Cut into chips 14.

図１０（ａ）に示すように、半導体チップ１４の主面に形成され、絶縁膜２２から露出する第１パッド電極（ソース用パッド電極）１９Ｓの表面の面積は、第２パッド電極（ドレイン用パッド電極）１９Ｄの絶縁膜２２から露出する表面の面積および第３パッド電極（ゲート用パッド電極）１９Ｇの絶縁膜２２から露出する表面の面積よりも大きく形成されている。これにより、ＭＥＳＦＥＴ１５の性能（性能Ｇａｓ（利得）、Ｇａｉｎ（利得））を向上させることができる。また、図１０（ｂ）に示すように、半導体チップ１４の主面には、各種パッド電極を露出させて半導体チップ１４の主面全体を覆う表面保護膜を形成していない。従来のＭＥＳＦＥＴを搭載した半導体チップ１４では、半導体チップ１４の主面に表面保護膜が形成されており、表面保護膜によって回路部を保護している。しかし、表面保護膜を形成することにより、雑音指数が悪化するという問題が生じる。そこで、本実施の形態による半導体チップ１４では、雑音指数の悪化を抑制するために、表面保護膜は形成していない。   As shown in FIG. 10A, the surface area of the first pad electrode (source pad electrode) 19S formed on the main surface of the semiconductor chip 14 and exposed from the insulating film 22 is the second pad electrode (for drain). (Pad electrode) 19D is formed larger than the surface area exposed from the insulating film 22 and the surface area exposed from the insulating film 22 of the third pad electrode (gate pad electrode) 19G. Thereby, the performance (performance Gas (gain), Gain (gain)) of MESFET15 can be improved. Further, as shown in FIG. 10B, a surface protective film that exposes various pad electrodes and covers the entire main surface of the semiconductor chip 14 is not formed on the main surface of the semiconductor chip 14. In the semiconductor chip 14 equipped with the conventional MESFET, a surface protective film is formed on the main surface of the semiconductor chip 14, and the circuit portion is protected by the surface protective film. However, the formation of the surface protective film causes a problem that the noise figure deteriorates. Therefore, in the semiconductor chip 14 according to the present embodiment, no surface protective film is formed in order to suppress the deterioration of the noise figure.

本実施の形態では、高周波帯域用トランジスタとしてＭＥＳＦＥＴ１５を例示したが、これに限定されるものではなく、例えばＧａＡｓ基板を用いたＨＥＭＴ（High Electron Mobility Transistor）またはＨＢＴ（Hetro-junction Bipolar Transistor）、あるいはＳｉ基板を用いたＢＪＴ（Bipolar Junction Transistor）またはＪＦＥＴ（Junction Field Effect Transistor）などを用いることもできる。   In the present embodiment, the MESFET 15 is exemplified as the high-frequency band transistor. However, the present invention is not limited to this. A BJT (Bipolar Junction Transistor) or a JFET (Junction Field Effect Transistor) using a Si substrate can also be used.

次に、図１１に示すように、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ１４の主面に形成された第１パッド電極１９Ｓと第１リード４Ｓ、半導体チップ１４の主面に形成された第２パッド電極１９Ｄと第２リード４Ｄ、および半導体チップ１４の主面に形成された第３パッド電極１９Ｇと第３リード４Ｇとをそれぞれワイヤ２０で電気的に接続する（図１のワイヤボンディング工程Ｐ６）。熱圧着の温度は、例えば１５０℃である。また、ワイヤ２０は、例えば１５〜２０μｍφの金を主成分とする金属（金メッキ膜５よりも軟質の金属線）である。   Next, as shown in FIG. 11, the first pad electrode 19 </ b> S and the first lead 4 </ b> S formed on the main surface of the semiconductor chip 14 by, for example, a nail head bonding (ball bonding) method using ultrasonic vibration in combination with thermocompression bonding. The second pad electrode 19D and the second lead 4D formed on the main surface of the semiconductor chip 14 and the third pad electrode 19G and the third lead 4G formed on the main surface of the semiconductor chip 14 are electrically connected by wires 20, respectively. Connection (wire bonding step P6 in FIG. 1). The temperature of thermocompression bonding is, for example, 150 ° C. The wire 20 is a metal (metal wire softer than the gold plating film 5) whose main component is, for example, gold of 15 to 20 μmφ.

次に、図１２に示すように、第１封止体６の上部に第２封止体（キャップ）２１を取り付けて、第１封止体６および第２封止体２１からなるパッケージを形成する（図１のキャップ付け工程Ｐ７）。第１封止体６と第２封止体２１とによって空間を形成し、この空間に、半導体チップ１４およびワイヤ２０を閉じ込める。これにより、単位フレーム３のチップ搭載部４およびリード４Ｓ，４Ｄ，４Ｇのワイヤ接続部の表面、半導体チップ１４の主面およびワイヤ２０は、空間内の空気で覆われているので（樹脂は接触していない）、単位フレーム３のチップ搭載部４およびリード４Ｓ，４Ｄ，４Ｇのワイヤ接続部、半導体チップ１４およびワイヤ２０の寄生容量を小さくすることができる。   Next, as shown in FIG. 12, a second sealing body (cap) 21 is attached to the top of the first sealing body 6 to form a package composed of the first sealing body 6 and the second sealing body 21. (Capping step P7 in FIG. 1). A space is formed by the first sealing body 6 and the second sealing body 21, and the semiconductor chip 14 and the wire 20 are confined in this space. Thereby, the surface of the chip mounting portion 4 of the unit frame 3 and the wire connecting portion of the leads 4S, 4D, 4G, the main surface of the semiconductor chip 14 and the wire 20 are covered with air in the space (the resin is in contact with the unit frame 3). However, the parasitic capacitance of the chip mounting portion 4 of the unit frame 3 and the wire connecting portions of the leads 4S, 4D, and 4G, the semiconductor chip 14 and the wires 20 can be reduced.

第２封止体２１は樹脂、例えばエポキシ樹脂またはシリコーン樹脂、あるいはセラミックからなり、第１封止体６と第２封止体２１との接合には、接着剤（例えば、フィラーを含有する熱硬化性のエポキシ樹脂）を用いる。このような接着剤を用いた場合は、樹脂同士の接着であることから、例えば１５０℃程度の温度で１０分程度の熱硬化により、容易に、かつ、確実に第１封止体６と第２封止体２１とを接合させることができる。   The second sealing body 21 is made of a resin, for example, an epoxy resin, a silicone resin, or ceramic, and an adhesive (for example, a heat containing filler) is used for joining the first sealing body 6 and the second sealing body 21. Curable epoxy resin). When such an adhesive is used, since it is an adhesion between the resins, for example, the first sealing body 6 and the first sealing body 6 can be easily and surely secured by thermosetting at a temperature of about 150 ° C. for about 10 minutes. 2 The sealing body 21 can be joined.

また、第１封止体６と第２封止体２１との接着面は、外周よりも内周が低くなるように傾斜している。第１封止体６と第２封止体２１との接着面を傾斜させることにより、接着面積が大きくなるので、第１封止体６と第２封止体２１との接着力を強くすることができる。また、第１封止体６と第２封止体２１との接着面につたわって、第１封止体６と第２封止体２１とから形成された空間へ外部から水分が侵入しても、第１封止体６と第２封止体２１との接着面を傾斜させることにより、水分の侵入経路が長くなるので、第１封止体６と第２封止体２１とから形成された空間への水分の侵入を防ぐことができる。   Moreover, the adhesion surface of the 1st sealing body 6 and the 2nd sealing body 21 inclines so that an inner periphery may become lower than an outer periphery. By inclining the bonding surface between the first sealing body 6 and the second sealing body 21, the bonding area is increased, so that the adhesive force between the first sealing body 6 and the second sealing body 21 is increased. be able to. Further, the moisture enters from the outside into the space formed by the first sealing body 6 and the second sealing body 21 along the bonding surface between the first sealing body 6 and the second sealing body 21. Since the moisture intrusion path becomes longer by inclining the bonding surface between the first sealing body 6 and the second sealing body 21, the first sealing body 6 and the second sealing body 21 are formed. It is possible to prevent moisture from entering the created space.

次に、図１３に示すように、単位フレーム３のリード４Ｓ，４Ｄ，４Ｇのそれぞれの一部（外装部分であり、枠体１ａと繋がる第２端部）を切断して、リードフレーム１の枠体１ａから単位フレーム３を切り離すことにより、ＱＦＮ（Quad Flat Non-leaded Package：リードがパッケージの４側面から取り出され、かつパッケージの内側でガルウイング型に屈曲成形されたパッケージ）構造の半導体装置が完成する（図１のリードカット工程Ｐ８）。   Next, as shown in FIG. 13, a part of each of the leads 4S, 4D, and 4G of the unit frame 3 (second end portion that is an exterior portion and is connected to the frame body 1a) is cut, and the lead frame 1 By separating the unit frame 3 from the frame 1a, a semiconductor device having a QFN (Quad Flat Non-leaded Package: package in which leads are taken out from the four side surfaces of the package and bent into a gull wing shape inside the package) is obtained. Completed (lead cut process P8 in FIG. 1).

次に、外観検査において外観不良と判断された半導体装置を取り除く（図１の選別工程Ｐ９）。その後、図１４に示すように、実装基板２３を準備し、半導体装置が接続される基板側端子２４上に半田ペーストを印刷した後、半導体装置のリード４Ｓ，４Ｄ，４Ｇのそれぞれの外装部分を所定の基板側端子２４上に配置する。続いて、リフロー処理および洗浄を行い半田を溶かすことによって、半導体装置のリード４Ｓ，４Ｄ，４Ｇのそれぞれの外装部分と所定の基板側端子２４とを半田接続する（図１の実装工程Ｐ１０）。半田ペーストに代えて金属フレーク入りの接続剤ペーストを用いることもできる。   Next, the semiconductor device determined to be defective in appearance inspection is removed (screening process P9 in FIG. 1). Thereafter, as shown in FIG. 14, after mounting substrate 23 is prepared and solder paste is printed on substrate-side terminal 24 to which the semiconductor device is connected, the respective exterior portions of leads 4S, 4D, and 4G of the semiconductor device are formed. It arrange | positions on the predetermined board | substrate side terminal 24. FIG. Subsequently, reflow treatment and cleaning are performed to melt the solder, thereby solder-connecting the respective exterior portions of the leads 4S, 4D, and 4G of the semiconductor device to the predetermined substrate side terminals 24 (mounting process P10 in FIG. 1). A connecting agent paste containing metal flakes can be used instead of the solder paste.

このように、本実施の形態によれば、リード４Ｓ，４Ｄ，４Ｇの表面に、コバルト、ニッケルなどの不純物（不純物の濃度は０．１％以上０．５％以下）を含む硬質の金メッキ膜５を形成することにより、金メッキ膜５を形成した後に樹脂からなる第１封止体６を形成し、第１封止体６の内側に樹脂バリ６ｂが付着しても、個体１３を含まない液体９のみを用いたウォータ洗浄によって、金メッキ膜５の表面を荒らすことなく容易に樹脂バリ６ｂを取り除くことができる。   Thus, according to the present embodiment, a hard gold plating film containing impurities such as cobalt and nickel (impurity concentration is 0.1% or more and 0.5% or less) on the surfaces of the leads 4S, 4D, and 4G. 5 is formed, the first sealing body 6 made of resin is formed after the gold plating film 5 is formed, and even if the resin burr 6b adheres to the inside of the first sealing body 6, the solid 13 is not included. By water cleaning using only the liquid 9, the resin burr 6b can be easily removed without roughening the surface of the gold plating film 5.

従って、チップ搭載部４およびリード４Ｓ，４Ｄ，４Ｇに接触した樹脂バリ６ｂを除去することができるので、その樹脂バリ６ｂに起因する半導体装置の寄生容量の増加を防ぐことができる。また、個体１３を含まない液体９のみを用いたウォータ洗浄を採用することにより、金メッキ膜５の表面を滑らかな状態に維持することができるので、リード４Ｓ，４Ｄ，４Ｇを流れる電流（信号）にのる雑音を小さくできて、ノイズ・フィギアを小さくすることができる。これにより、高周波帯域用トランジスタの信号損失を防ぐことができる。これらの効果から、半導体装置を小型化しても、寄生容量の増加を防ぐことができ、また信号損失を防ぐことができるので、高周波帯域用トランジスタの性能の低下を抑制することができる。   Therefore, since the resin burr 6b in contact with the chip mounting portion 4 and the leads 4S, 4D, 4G can be removed, an increase in the parasitic capacitance of the semiconductor device due to the resin burr 6b can be prevented. Further, by adopting water cleaning using only the liquid 9 not containing the solid 13, the surface of the gold plating film 5 can be maintained in a smooth state, so that the current (signal) flowing through the leads 4S, 4D, 4G. The noise that falls on can be reduced, and the noise figure can be reduced. Thereby, the signal loss of the high frequency band transistor can be prevented. From these effects, even if the semiconductor device is downsized, an increase in parasitic capacitance can be prevented and signal loss can be prevented, so that a reduction in performance of the high-frequency band transistor can be suppressed.

また、金メッキ膜５を形成した後に第１封止体６を形成する本実施の形態による製造方法（先メッキ法）は、第１封止体６を形成した後に金メッキ膜５を形成する製造方法（後メッキ法）と比較しても、製造工程数の増加はなく、製造コストを増加させることはない。   Further, the manufacturing method (pre-plating method) according to the present embodiment in which the first sealing body 6 is formed after the gold plating film 5 is formed is the manufacturing method in which the gold plating film 5 is formed after the first sealing body 6 is formed. Compared with (post-plating method), the number of manufacturing steps is not increased, and the manufacturing cost is not increased.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、本実施の形態で使用する基板が、半導体チップが搭載されるデバイス領域３が２列に亘って形成されているものについて説明したが、複数のデバイス領域３が１列に並んでいる基板を用いてもよい。   For example, the substrate used in the present embodiment has been described in which the device regions 3 on which the semiconductor chips are mounted are formed in two rows, but the substrate in which a plurality of device regions 3 are arranged in one row. May be used.

本発明は、高周波帯域用の半導体装置のパッケージの製造に適用することができる。   The present invention can be applied to manufacture of a package of a semiconductor device for a high frequency band.

１ リードフレーム
１ａ 枠体
２ 貫通孔
３ 領域（デバイス領域、単位フレーム）
４ チップ搭載部
４ａ 凹部（へこみ、くびれ、凹形状の切欠部）
４Ｓ 第１リード（ソース用リード）
４Ｄ 第２リード（ドレイン用リード）
４Ｇ 第３リード（ゲート用リード）
５ 金属（金属膜、金メッキ膜）
６ 第１封止体（筐体、パッケージ土台、ケース）
６ａ 樹脂
６ｂ 樹脂バリ
７ 成形金型
７Ｕ 上金型（第１金型）
７Ｄ 下金型（第２金型）
８ ノズル
９ 液体
１３ 固体
１４ 半導体チップ
１５ ＭＥＳＦＥＴ
１６ ＧａＡｓ基板
１７ ｎ型の半導体層
１７ａ 空乏層
１８Ｓ ソース電極
１８Ｄ ドレイン電極
１８Ｇ ゲート電極
１９Ｓ 第１パッド電極（ソース用パッド電極）
１９Ｄ 第２パッド電極（ドレイン用パッド電極）
１９Ｇ 第３パッド電極（ゲート用パッド電極）
２０ ワイヤ
２１ 第２封止体（キャップ）
２２ 絶縁膜
２３ 実装基板
２４ 基板側端子 DESCRIPTION OF SYMBOLS 1 Lead frame 1a Frame 2 Through-hole 3 Area | region (device area | region, unit frame)
4 Chip mounting part 4a Concave part (dent, constriction, concave cutout part)
4S 1st lead (source lead)
4D second lead (drain lead)
4G 3rd lead (Lead for gate)
5 Metal (metal film, gold plating film)
6 First sealed body (housing, package base, case)
6a Resin 6b Resin burr 7 Mold 7U Upper mold (first mold)
7D Lower mold (second mold)
8 Nozzle 9 Liquid 13 Solid 14 Semiconductor chip 15 MESFET
16 GaAs substrate 17 n-type semiconductor layer 17a depletion layer 18S source electrode 18D drain electrode 18G gate electrode 19S first pad electrode (source pad electrode)
19D 2nd pad electrode (pad electrode for drain)
19G 3rd pad electrode (pad electrode for gate)
20 Wire 21 Second sealed body (cap)
22 Insulating film 23 Mounting board 24 Board side terminal

Claims (16)

以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）リードフレームのチップ搭載部の表面、前記リードフレームの前記チップ搭載部と一体に形成された第１リードのワイヤ接合部の表面、前記リードフレームの前記チップ搭載部の隣に前記チップ搭載部から離れて形成された第２リードのワイヤ接合部の表面、および前記リードフレームの前記チップ搭載部の隣に前記チップ搭載部から離れて形成された第３リードのワイヤ接合部の表面がそれぞれ露出するように、前記リードフレームを樹脂で封止し、第１封止体を形成する工程；
（ｂ）前記第１封止体から露出する前記チップ搭載部の前記表面、前記第１リードの前記ワイヤ接合部の前記表面、前記第２リードの前記ワイヤ接合部の前記表面、および前記第３リードの前記ワイヤ接合部の前記表面に、加圧された液体のみを噴射する工程；
（ｃ）主面、および前記主面に形成された複数のパッド電極を有する半導体チップを、前記チップ搭載部の前記表面に搭載する工程、
ここで、
前記リードフレームの表面には、金を主成分とする金属が形成されており、
前記半導体チップの前記複数のパッド電極のそれぞれは、金を主成分とする金属で形成されており、
前記リードフレームに形成された前記金属の硬度は、前記半導体チップの前記複数のパッド電極のそれぞれを構成する前記金属の硬度よりも高い。 A method for manufacturing a semiconductor device comprising the following steps:
(A) The surface of the chip mounting portion of the lead frame, the surface of the wire joint portion of the first lead formed integrally with the chip mounting portion of the lead frame, and the chip mounting next to the chip mounting portion of the lead frame The surface of the wire bonding portion of the second lead formed away from the portion, and the surface of the wire bonding portion of the third lead formed away from the chip mounting portion adjacent to the chip mounting portion of the lead frame, respectively. Sealing the lead frame with a resin so as to be exposed to form a first sealing body;
(B) the surface of the chip mounting portion exposed from the first sealing body, the surface of the wire joint portion of the first lead, the surface of the wire joint portion of the second lead, and the third Spraying only pressurized liquid onto the surface of the wire joint of the lead;
(C) a step of mounting a semiconductor chip having a main surface and a plurality of pad electrodes formed on the main surface on the surface of the chip mounting portion;
here,
On the surface of the lead frame, a metal mainly composed of gold is formed,
Each of the plurality of pad electrodes of the semiconductor chip is made of a metal whose main component is gold,
The hardness of the metal formed on the lead frame is higher than the hardness of the metal constituting each of the plurality of pad electrodes of the semiconductor chip. 以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）枠体と、前記枠体の内側に配置されたチップ搭載部と、前記チップ搭載部と前記枠体との間にそれぞれ位置し、前記チップ搭載部および前記枠体にそれぞれ繋がる複数の第１リードと、前記チップ搭載部の隣に前記チップ搭載部から離れて形成され、前記枠体と繋がる第２リードと、前記チップ搭載部の隣に前記チップ搭載部から離れて形成され、前記枠体と繋がる第３リードとを備え、前記チップ搭載部において前記第２リードの先端と対向する部分にへこみが形成され、前記チップ搭載部において前記第３リードの先端と対向する部分にへこみが形成されたリードフレームを準備する工程；
（ｂ）前記チップ搭載部の表面、前記第１リードのワイヤ接合部の表面、前記第２リードのワイヤ接合部の表面、および前記第３リードのワイヤ接合部の表面がそれぞれ露出するように、前記リードフレームを樹脂で封止し、第１封止体を形成する工程；
（ｃ）前記第１封止体から露出する前記チップ搭載部の前記表面、前記第１リードの前記ワイヤ接合部の前記表面、前記第２リードの前記ワイヤ接合部の前記表面、および前記第３リードの前記ワイヤ接合部の前記表面に、加圧された液体のみを噴射する工程；
（ｄ）主面、前記主面に形成された複数のパッド電極および前記主面と反対側の裏面を有する半導体チップを、前記裏面が前記チップ搭載部の前記表面と対向するように前記チップ搭載部の前記表面に搭載する工程；
（ｅ）前記半導体チップの前記複数のパッド電極と前記第２リードの前記ワイヤ接合部および前記第３リードの前記ワイヤ接合部とを、複数のワイヤを介してそれぞれ電気的に接続する工程；
（ｆ）前記半導体チップおよび前記複数のワイヤを覆うように、前記第１封止体上に第２封止体を配置し、接着剤を介して前記第２封止体を前記第１封止体に固定する工程；
（ｇ）前記第１リード、前記第２リードおよび前記第３リードのそれぞれの一部を切断し、前記リードフレームの前記枠体から前記第１リード、前記第２リードおよび前記第３リードを分離する工程、
ここで、
前記（ａ）工程において準備する前記リードフレームでは、前記チップ搭載部の前記表面、前記第１リードの前記ワイヤ接続部の前記表面、前記第２リードの前記ワイヤ接続部の前記表面、および前記第３リードの前記ワイヤ接続の前記表面には、金を主成分とする金属が形成されており、
前記半導体チップの前記複数のパッド電極のそれぞれは、金を主成分とする金属で形成されており、
前記リードフレームに形成された前記金属の硬度は、前記半導体チップの前記複数のパッド電極のそれぞれを構成する前記金属の硬度よりも高い。 A method for manufacturing a semiconductor device comprising the following steps:
(A) a frame, a chip mounting portion disposed inside the frame, and a plurality of chips that are located between the chip mounting portion and the frame, and are connected to the chip mounting portion and the frame, respectively. A first lead, formed next to the chip mounting portion away from the chip mounting portion, connected to the frame, and formed next to the chip mounting portion away from the chip mounting portion; A third lead connected to the frame, and a dent is formed in a portion of the chip mounting portion facing the tip of the second lead, and a dent is formed in a portion of the chip mounting portion facing the tip of the third lead. Preparing a formed lead frame;
(B) The surface of the chip mounting portion, the surface of the wire joint of the first lead, the surface of the wire joint of the second lead, and the surface of the wire joint of the third lead are exposed. Sealing the lead frame with resin to form a first sealing body;
(C) the surface of the chip mounting portion exposed from the first sealing body, the surface of the wire joint portion of the first lead, the surface of the wire joint portion of the second lead, and the third Spraying only pressurized liquid onto the surface of the wire joint of the lead;
(D) A semiconductor chip having a main surface, a plurality of pad electrodes formed on the main surface and a back surface opposite to the main surface, and mounting the chip so that the back surface faces the front surface of the chip mounting portion. Mounting on the surface of the part;
(E) electrically connecting the plurality of pad electrodes of the semiconductor chip to the wire bonding portion of the second lead and the wire bonding portion of the third lead, respectively, via a plurality of wires;
(F) A second sealing body is disposed on the first sealing body so as to cover the semiconductor chip and the plurality of wires, and the second sealing body is sealed with the first sealing body via an adhesive. Fixing to the body;
(G) A part of each of the first lead, the second lead, and the third lead is cut, and the first lead, the second lead, and the third lead are separated from the frame body of the lead frame. The process of
here,
In the lead frame prepared in the step (a), the surface of the chip mounting portion, the surface of the wire connection portion of the first lead, the surface of the wire connection portion of the second lead, and the first On the surface of the wire connection of 3 leads, a metal mainly composed of gold is formed,
Each of the plurality of pad electrodes of the semiconductor chip is made of a metal whose main component is gold,
The hardness of the metal formed on the lead frame is higher than the hardness of the metal constituting each of the plurality of pad electrodes of the semiconductor chip. 請求項２記載の半導体装置の製造方法において、前記複数のワイヤのそれぞれは金を主成分とする金属線であり、
前記リードフレームに形成された前記金属の硬度は、前記金属線の硬度よりも高いことを特徴とする半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 2, wherein each of the plurality of wires is a metal wire mainly composed of gold,
The method of manufacturing a semiconductor device, wherein the hardness of the metal formed on the lead frame is higher than the hardness of the metal wire. 請求項２記載の半導体装置の製造方法において、前記リードフレームに形成された前記金属には、０．１％以上０．５％以下の濃度のコバルトが含まれていることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the metal formed in the lead frame contains cobalt having a concentration of 0.1% to 0.5%. Manufacturing method. 請求項２記載の半導体装置の製造方法において、前記リードフレームに形成された前記金属に含まれる不純物の濃度は、前記半導体チップの前記複数のパッド電極のそれぞれを構成する前記金属に含まれる不純物の濃度よりも高いことを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the concentration of the impurity contained in the metal formed in the lead frame is the concentration of the impurity contained in the metal constituting each of the plurality of pad electrodes of the semiconductor chip. A method for manufacturing a semiconductor device, wherein the concentration is higher than the concentration. 請求項２記載の半導体装置の製造方法において、前記リードフレームに形成された前記金属の厚さは、０．１μｍ以上であることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein a thickness of the metal formed on the lead frame is 0.1 [mu] m or more. 請求項２記載の半導体装置の製造方法において、前記リードフレームに形成された前記金属のビッカース硬度は、１７０〜１８０ＨＶであることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the metal formed on the lead frame has a Vickers hardness of 170 to 180 HV. 請求項２記載の半導体装置の製造方法において、前記半導体チップの前記主面には、前記複数のパッド電極のそれぞれが露出するように、絶縁膜が形成されており、
前記絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 2, wherein an insulating film is formed on the main surface of the semiconductor chip so that each of the plurality of pad electrodes is exposed,
The method of manufacturing a semiconductor device, wherein the insulating film is a silicon nitride film. 請求項２記載の半導体装置の製造方法において、前記リードフレームに形成された前記金属は、電解メッキ法により形成されることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the metal formed on the lead frame is formed by an electrolytic plating method. 請求項２記載の半導体装置の製造方法において、前記第１封止体および前記第２封止体は非導電性材料であることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the first sealing body and the second sealing body are made of a non-conductive material. 請求項２記載の半導体装置の製造方法において、前記第１封止体は、球体フィラーよりも多量の破砕フィラーを含んでいることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the first sealing body contains a larger amount of crushed filler than spherical filler. 請求項２記載の半導体装置の製造方法において、前記第２封止体は樹脂またはセラミックであることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the second sealing body is resin or ceramic. 請求項２記載の半導体装置の製造方法において、前記第１封止体および前記第２封止体は、前記半導体チップおよび前記複数のワイヤと接触していないことを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the first sealing body and the second sealing body are not in contact with the semiconductor chip and the plurality of wires. . 請求項２記載の半導体装置の製造方法において、前記第１封止体と前記第２封止体との接触面は傾斜していることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein a contact surface between the first sealing body and the second sealing body is inclined. 請求項２記載の半導体装置の製造方法において、前記半導体チップには、高周波帯域用トランジスタが形成されていることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein a high frequency band transistor is formed on the semiconductor chip. 請求項１５記載の半導体装置の製造方法において、前記半導体チップの前記主面には、前記複数のパッド電極のそれぞれが露出するように、絶縁膜が形成されており、
前記複数のパッド電極は、前記第1リードと電気的に接続される第１パッド電極と、前記第２リードと電気的に接続される第２パッド電極と、前記第３リードと電気的に接続される第３パッド電極とを有しており、
前記第１パッド電極はソース用のパッド電極、前記第２パッド電極はドレイン用のパッド電極、前記第３パッド電極はゲート用のパッド電極であり、
前記第１パッド電極の前記絶縁膜から露出する表面の面積は、前記第２パッド電極の前記絶縁膜から露出する表面の面積および前記第３パッド電極の前記絶縁膜から露出する表面の面積よりも大きいことを特徴とする半導体装置の製造方法。 16. The method of manufacturing a semiconductor device according to claim 15, wherein an insulating film is formed on the main surface of the semiconductor chip so that each of the plurality of pad electrodes is exposed.
The plurality of pad electrodes are electrically connected to a first pad electrode electrically connected to the first lead, a second pad electrode electrically connected to the second lead, and the third lead. A third pad electrode,
The first pad electrode is a source pad electrode, the second pad electrode is a drain pad electrode, and the third pad electrode is a gate pad electrode;
The area of the surface exposed from the insulating film of the first pad electrode is larger than the area of the surface exposed from the insulating film of the second pad electrode and the area of the surface exposed from the insulating film of the third pad electrode. A manufacturing method of a semiconductor device characterized by being large.
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