JP2010206754A - Signal transmission circuit and power conversion apparatus - Google Patents
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Abstract
Description
本発明は、トランスを用いて信号伝送を行なう信号伝送回路及び電力変換装置に関する。 The present invention relates to a signal transmission circuit and a power conversion device that perform signal transmission using a transformer.
近年の車両機器では、高効率化および省エネ対策を図るために、駆動力を生む電動機の駆動システムに、昇降圧コンバータ及びインバータが搭載されている。
図３は、昇降圧コンバータを用いた車両駆動システムの概略構成を示すブロック図である。
図３において、車両駆動システムには、昇降圧コンバータ１１０２に電力を供給する電源１１０１、電圧の昇降圧を行う昇降圧コンバータ１１０２、昇降圧コンバータ１１０２から出力された電圧を３相電圧に変換するインバータ１１０３及び車両を駆動する電動機１１０４が設けられている。
In recent vehicle equipment, a step-up / step-down converter and an inverter are mounted on a drive system of an electric motor that generates drive force in order to achieve high efficiency and energy saving measures.
FIG. 3 is a block diagram showing a schematic configuration of a vehicle drive system using a buck-boost converter.
In FIG. 3, the vehicle drive system includes a
なお、電源１１０１は、架線からの給電電圧、又は直列接続されたバッテリーから構成することができる。
そして、車両駆動時には、昇降圧コンバータ１１０２は、電源１１０１の電圧（例えば２８０Ｖ）を電動機１１０４の駆動に適した電圧（例えば７５０Ｖ）に昇圧し、インバータ１１０３に供給する。そして、インバータ１１０３のスイッチング素子をオン／オフ制御することにより、昇降圧コンバータ１１０２にて昇圧された電圧を３相電圧に変換して、電動機１１０４の各相に電流を流し、スイッチング周波数を制御することで車両の速度を変化させる。
Note that the
When the vehicle is driven, the step-up /
一方、車両の制動時には、インバータ１１０３は、電動機１１０４の各相に生じる電圧に同期してスイッチング素子をオン／オフ制御することにより整流動作を行い、直流電圧に変換してから、昇降圧コンバータ１１０２に供給する。そして、昇降圧コンバータ１１０２は、電動機１１０４から生じる電圧（例えば７５０Ｖ）を電源１１０１の電圧（例えば２８０Ｖ）に降圧して電力の回生動作を行う。
On the other hand, at the time of braking of the vehicle, the
図４は、図３の昇降圧コンバータの概略構成を示すブロック図である。
図４において、昇降圧コンバータ１１０２には、エネルギーの蓄積を行うリアクトルＬ、電荷の蓄積を行うコンデンサＣ、インバータ１１０３に流入する電流を通電及び遮断するスイッチング素子ＳＷ１、ＳＷ２、スイッチング素子ＳＷ１、ＳＷ２の導通及び非導通を指示する制御信号を生成する制御回路１１１１が設けられている。
FIG. 4 is a block diagram showing a schematic configuration of the buck-boost converter of FIG.
In FIG. 4, the buck-
そして、スイッチング素子ＳＷ１、ＳＷ２は直列に接続されると共に、スイッチング素子ＳＷ１、ＳＷ２の接続点には、リアクトルＬを介して電源１１０１が接続されている。
ここで、スイッチング素子ＳＷ１には、制御回路１１１１からの制御信号に従ってスイッチング動作を行うＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）１１０５が設けられ、ＩＧＢＴ１１０５に流れる電流と逆方向に電流を流すフライホイールダイオードＤ１がＩＧＢＴ１１０５に並列に接続されている。
The switching elements SW1 and SW2 are connected in series, and a
Here, the switching element SW1 is provided with an IGBT (Insulated Gate Bipolar Transistor) 1105 that performs a switching operation in accordance with a control signal from the
また、スイッチング素子ＳＷ２には、制御回路１１１１からの制御信号に従ってスイッチング動作を行うＩＧＢＴ１１０６が設けられ、ＩＧＢＴ１１０６に流れる電流と逆方向に電流を流すフライホイールダイオードＤ２がＩＧＢＴ１１０６に並列に接続されている。そして、ＩＧＢＴ１１０６のコレクタは、コンデンサＣおよびインバータ１１０３の双方に接続されている。
The switching element SW2 is provided with an
図５は、昇圧動作時に図４のリアクトルＬに流れる電流の波形を示す図である。
図５において、昇圧動作では、スイッチング素子ＳＷ１のＩＧＢＴ１１０５がオン（導通）すると、ＩＧＢＴ１１０５を介してリアクトルＬに電流Ｉが流れ、ＬＩ2／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ１のＩＧＢＴ１１０５がオフ（非導通）すると、スイッチング素子ＳＷ２のフライホイールダイオードＤ２に電流が流れ、リアクトルＬに蓄えられたエネルギーがコンデンサＣに送られる。
FIG. 5 is a diagram showing a waveform of a current flowing through the reactor L in FIG. 4 during the boosting operation.
5, the step-up operation, IGBT1105 switching element SW1 Then on (conductive), a current I flows through the reactor L through the IGBT1105, energy LI 2/2 is stored in the reactor L.
Next, when the IGBT 1105 of the switching element SW1 is turned off (non-conducting), a current flows through the flywheel diode D2 of the switching element SW2, and the energy stored in the reactor L is sent to the capacitor C.
一方、降圧動作では、スイッチング素子ＳＷ２のＩＧＢＴ１１０６がオン（導通）すると、ＩＧＢＴ１１０６を介してリアクトルＬに電流Ｉが流れ、ＬＩ2／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ２のＩＧＢＴ１１０６がオフ（非導通）すると、スイッチング素子ＳＷ１のフライホイールダイオードＤ１に電流が流れ、リアクトルＬに蓄えられたエネルギーが電源１１０１へ回生される。
On the other hand, in the step-down operation, IGBT1106 switching element SW2 is a result on (conductive), a current I flows through the reactor L through the IGBT1106, energy LI 2/2 is stored in the reactor L.
Next, when the IGBT 1106 of the switching element SW2 is turned off (non-conducting), a current flows through the flywheel diode D1 of the switching element SW1, and the energy stored in the reactor L is regenerated to the
ここで、フライホイールダイオードＤ２（昇圧動作の場合）又はスイッチング素子ＳＷ２のＩＧＢＴ１１０６（降圧動作の場合）のオン時比率（ＯＮ Ｄｕｔｙ）を変更することで、昇降圧の電圧を調整することが可能であり、概略の電圧値は以下の（１）式にて求めることができる。
ＶL／ＶH＝ＯＮ Ｄｕｔｙ（％） ……（１）
ただし、ＶLは電源１１０１の電圧、ＶHはコンデンサＣの電圧、ＯＮ ＤｕｔｙはフライホイールダイオードＤ２（昇圧動作の場合）又はスイッチング素子ＳＷ２（降圧動作の場合）のスイッチング周期に対する導通期間の割合である。
Here, by changing the on-time ratio (ON Duty) of the flywheel diode D2 (in the case of step-up operation) or the IGBT 1106 (in the case of step-down operation) of the switching element SW2, it is possible to adjust the voltage of the step-up / step-down voltage. Yes, the approximate voltage value can be obtained by the following equation (1).
V L / V H = ON Duty (%) (1)
However, V L is the voltage of the
ここで、実際には負荷の変動、電源電圧ＶLの変動などがあるので、電圧ＶH、ＶLを監視し、昇降圧された電圧が目標値となるように、オン時比率（ＯＮ Ｄｕｔｙ）の制御が行われている。
図３、４の昇降圧コンバータ１１０２に対し、絶縁トランスを用いて信号を伝送するパワーエレクトロニクス機器を適用することが提案されている（例えば特許文献１参照）。図６は、そのようなパワーエレクトロニクス機器の一つであるＩＰＭ（Ｉｎｔｅｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）及びその周辺回路の概略構成を示すブロック図である。
Here, since there are actually fluctuations in the load, fluctuations in the power supply voltage V L , etc., the voltages V H and V L are monitored, and the on-duty ratio (ON Duty) is set so that the boosted / lowered voltage becomes the target value. ) Is being controlled.
It has been proposed to apply power electronics equipment that transmits signals using an insulating transformer to the step-up /
スイッチング素子ＳＷ１、ＳＷ２、スイッチング素子ＳＷ１、ＳＷ２の導通及び非導通を指示する制御信号を生成する後述のＣＰＵ１１１１ａ側は、車体筐体に接地される。このＣＰＵ１１１１ａ側は低圧系であり、スイッチング素子ＳＷ１、ＳＷ２に接続される後述の保護機能付きゲートドライバＩＣ１１１５Ｕ及び１１１５Ｄ側は高圧系となる。このため、スイッチング素子ＳＷ１、ＳＷ２の破壊などの事故が発生しても、人体が危険に晒されることがないようにするために、絶縁トランスやフォトカプラ等、を用いて電気的に絶縁しながら、ＣＰＵ１１１１ａ側と保護機能付きゲートドライバＩＣ１１１５Ｕ及び１１１５Ｄ側との間で信号の授受が行われる。
A later-described
制御回路１１１１は、中央演算処理ＩＣ、或いは論理ＩＣ及び中央演算処理ＩＣ、等が搭載されたＬＳＩなどで構成されるＣＰＵ１１１１ａを備えている。このＣＰＵ１１１１ａでは、スイッチング素子ＳＷ１、ＳＷ２の導通及び非導通を指示する制御信号としてＰＷＭ信号をそれぞれ生成する。
また、スイッチング素子ＳＷ１、ＳＷ２は、それぞれ下アーム用、上アーム用として動作する。
The
The switching elements SW1 and SW2 operate for the lower arm and the upper arm, respectively.
そして、上アーム用のスイッチング素子ＳＷ２を構成するＩＧＢＴ１１０６が形成されたチップには、チップの温度変化に起因するダイオードＤＵ２のＶＦ変化を測定原理として用いた温度センサ、及び抵抗ＲＵ１、ＲＵ２を介してＩＧＢＴ１１０６の主回路電流を分流した電流を検出することにより主回路電流を検出する電流センサが設けられている。
同様に、下アーム用のスイッチング素子ＳＷ１を構成するＩＧＢＴ１１０５が形成されたチップには、チップの温度変化に起因するダイオードＤＤ２のＶＦ変化を測定原理として用いた温度センサ、及びＩＧＢＴ１１０５の主回路電流を分流した電流を抵抗ＲＤ１、ＲＤ２を介して検出することにより主回路電流を検出する電流センサが設けられている。
The chip on which the IGBT 1106 constituting the switching element SW2 for the upper arm is formed has a temperature sensor using the VF change of the diode DU2 due to the temperature change of the chip as a measurement principle, and the resistors RU1 and RU2. A current sensor is provided that detects the main circuit current by detecting a current that is a shunt of the main circuit current of the
Similarly, on the chip on which the
そして、上アーム側には、温度センサからの過熱検知信号ＳＵ６及び電流センサからの過熱検知信号ＳＵ５を監視しながら、ＩＧＢＴ１１０６の制御端子を駆動するためのゲート信号ＳＵ４を生成する保護機能付きゲートドライバＩＣ１１１５Ｕが設けられると共に、ＩＧＢＴ１１０６の温度に対応したＰＷＭ信号を生成するアナログ−ＰＷＭ変換器ＣＵが設けられている。なお、保護機能付きゲートドライバＩＣ１１１５Ｕには、スイッチング素子ＳＷ２の状態信号を生成する自己診断回路を設けることができる。
On the upper arm side, a gate driver with a protective function that generates a gate signal SU4 for driving the control terminal of the IGBT 1106 while monitoring the overheat detection signal SU6 from the temperature sensor and the overheat detection signal SU5 from the current sensor. An
同様に、下アーム側には、温度センサからの過熱検知信号ＳＤ６及び電流センサからの過熱検知信号ＳＤ５を監視しながら、ＩＧＢＴ１１０５の制御端子を駆動するためのゲート信号ＳＤ４を生成する保護機能付きゲートドライバＩＣ１１１５Ｄが設けられると共に、ＩＧＢＴ１１０５の温度に対応したＰＷＭ信号を生成するアナログ−ＰＷＭ変換器ＣＤが設けられている。なお、保護機能付きゲートドライバＩＣ１１１５Ｄには、スイッチング素子ＳＷ１の状態信号を生成する自己診断回路を設けることができる。
Similarly, on the lower arm side, a gate with a protective function that generates a gate signal SD4 for driving the control terminal of the IGBT 1105 while monitoring the overheat detection signal SD6 from the temperature sensor and the overheat detection signal SD5 from the current sensor. A driver IC 1115D is provided, and an analog-PWM converter CD that generates a PWM signal corresponding to the temperature of the
また、制御回路１１１１は、ＣＰＵ１１１１ａから出力されたＰＷＭ信号を、保護機能付きゲートドライバＩＣ１１１５Ｕ及び１１１５Ｄに伝送すると共に、保護機能付きゲートドライバＩＣ１１１５Ｕ、１１１５Ｄからのスイッチング素子ＳＷ１、ＳＷ２の過電流を検出したことを通知するためのアラーム信号ＳＵ２、ＳＤ２、或いは、アナログ−ＰＷＭ変換器ＣＵ、ＣＤからのチップが過熱状態であることを検出したことを通知するためのアラーム信号ＳＵ３、ＳＤ３を、ＣＰＵ１１１１ａに絶縁伝送するための絶縁トランスを用いた信号伝送部１１１７を備えている。
ＣＰＵ１１１１ａは、保護機能付きゲートドライバＩＣ１１１５Ｕ、１１１５Ｄ或いは、アナログ−ＰＷＭ変換器ＣＵ、ＣＤからのアラーム信号ＳＵ２、ＳＤ２、ＳＵ３、ＳＤ３が通知されたときには、ＰＷＭ信号の生成を停止する。
In addition, the
When the
また、保護機能付きゲートドライバＩＣ１１１５Ｕ、１１１５Ｄ、或いは、アナログ−ＰＷＭ変換器ＣＵ、ＣＤでは、それぞれ電流センサ或いは温度センサの出力信号が、ＩＧＢＴ１１０５、１１０６が破壊されることのない閾値を下回り、且つこの状態が一定時間経過した後に、アラーム信号を解除する。また、さらに細かい監視を行なう場合には、温度センサの出力信号のアナログ値をＰＷＭ変換によりデジタル信号にし、これを、絶縁トランスを介して信号伝送を行なう信号伝送部１１１７を介してＣＰＵ１１１１ａに絶縁伝送し、ＣＰＵ１１１１ａで、伝送されたＰＷＭ信号からＩＧＢＴのチップ温度を算出し、予め設けられた複数段階の閾値に応じて、スイッチング周波数の段階的な低下及びスイッチングの停止を行なう。
ここで、前記信号伝送部１１１７は、図６に示すように、絶縁トランスにより信号伝送を行なう信号伝送回路ＴＵを複数備えており、この信号伝送回路ＴＵは信号線毎に設けられている。
In the
Here, as shown in FIG. 6, the
図７（ａ）は、絶縁トランスの構成を示す断面図、図７（ｂ）は、絶縁トランスの概略構成の一例を示す平面図である。
図７において、半導体基板２０１１には引き出し配線層２０１２が埋め込まれると共に、半導体基板２０１１上には１次巻線パターン２０１４が形成されている。そして、１次巻線パターン２０１４上には平坦化膜２０１５が形成され、平坦化膜２０１５上には、２次巻線パターン２０１７が形成され、２次巻線パターン２０１７は保護膜２０１８にて覆われている。そして、保護膜２０１８には、２次巻線パターン２０１７の中心を露出させる開口部２０１９が形成され、開口部２０１９を介して２次巻線パターン２０１７の中心にボンディングワイヤを接続することにより、２次巻線パターン２０１７からの引き出しを行なうことができる。
FIG. 7A is a cross-sectional view showing a configuration of the insulating transformer, and FIG. 7B is a plan view showing an example of a schematic configuration of the insulating transformer.
In FIG. 7, a
なお、例えば、１次巻線パターン２０１４および２次巻線パターン２０１７の巻線幅は５〜１０μｍ、厚みは４〜５μｍ、巻線の最外径は５００μｍとすることができる。
そして、１次巻線パターン２０１４に印加された電流により生成された磁束φ＝Ｌ１＊Ｉ１の大部分が２次巻線パターン２０１７の鎖交磁束となり、２次巻線パターン２０１７の両端には、ｄφ／ｄＴに比例するＭ２１＊ｄＩ１／ｄＴの電圧が得られる。ただし、Ｌ１は１次巻線パターン２０１４の自己インダクタンス、Ｉ１は１次巻線パターン２０１４に流れる電流、Ｍ２１は１次巻線パターン２０１４と２次巻線パターン２０１７の相互インダクタンスである。
For example, the primary winding
And most of the magnetic flux φ = L1 * I1 generated by the current applied to the primary winding
このように、絶縁トランスによる信号伝送では、１次巻線に流れる電流の微分に相当する電圧が得られるので、ロジック信号を伝送する場合には、キャリア信号伝送方式または状態遷移信号伝送方式による信号処理が行われる。
ここで、キャリア信号伝送方式では、伝送されるロジック信号の論理に基づいて振幅変調された高周波キャリア信号にて１次巻線を励磁し、２次巻線の出力電圧をローパスフィルタにて平滑してロジック信号が取り出される。
Thus, in the signal transmission by the insulation transformer, a voltage corresponding to the differentiation of the current flowing through the primary winding is obtained. Therefore, when transmitting a logic signal, the signal by the carrier signal transmission method or the state transition signal transmission method is used. Processing is performed.
Here, in the carrier signal transmission method, the primary winding is excited by a high frequency carrier signal that is amplitude-modulated based on the logic of the transmitted logic signal, and the output voltage of the secondary winding is smoothed by a low-pass filter. The logic signal is extracted.
状態遷移信号伝送方式では、伝送されるロジック信号の状態遷移（ロジック信号の立ち上がりエッジおよび立ち下がりエッジ）を検出し、ロジック信号の立ち上がりでパルスを伝送するセット用絶縁トランスから得られるパルス信号でフリップフロップをセットし、ロジック信号の立ち下がりでパルスを伝送するリセット用絶縁トランスから得られるパルス信号でフリップフロップをリセットすることで、ロジック信号の状態が取り出される。 In the state transition signal transmission method, the state transition of the logic signal to be transmitted (rising edge and falling edge of the logic signal) is detected and flipped with the pulse signal obtained from the set isolation transformer that transmits the pulse at the rising edge of the logic signal The state of the logic signal is taken out by resetting the flip-flop with a pulse signal obtained from a reset isolation transformer that transmits a pulse at the falling edge of the logic signal.
一方、微細加工技術を適用して形成された絶縁トランスは、銅線を用いた巻線型トランスに比べて、巻線の導体断面積が小さく、許容直流電流は遥かに少ない。この許容直流電流は、電流が流れることによって巻線の導体抵抗により発生する消費電力に起因して発生するジュール熱に応じて規定されている。このため、微細加工技術を適用して形成された絶縁トランスを用いる場合、絶縁トランスに電流を流す期間を短くして電流を流すことにより、平均電流を許容直流電流以下にする必要がある。
ここで、キャリア信号伝送方式では、ロジック信号がハイレベルの期間に常にキャリア信号にて絶縁トランスが励磁され、絶縁トランスの巻線抵抗による発熱を抑えることができない。このため、微細加工技術を適用して形成された絶縁トランスによる信号伝送では状態遷移信号伝送方式を用いることが提案されている。
On the other hand, an insulating transformer formed by applying a microfabrication technique has a smaller conductor cross-sectional area of the winding and much less allowable direct current than a winding transformer using a copper wire. This allowable direct current is defined according to the Joule heat generated due to the power consumption generated by the conductor resistance of the winding when the current flows. For this reason, when using an insulating transformer formed by applying a microfabrication technique, it is necessary to make the average current equal to or less than the allowable direct current by flowing the current while shortening the current flowing period in the insulating transformer.
Here, in the carrier signal transmission method, the insulation transformer is always excited by the carrier signal during a period in which the logic signal is at a high level, and heat generation due to the winding resistance of the insulation transformer cannot be suppressed. For this reason, it has been proposed to use a state transition signal transmission method in signal transmission by an insulating transformer formed by applying a microfabrication technique.
図８は、絶縁トランスを用いた信号伝送回路ＴＵの概略構成を示す回路図、図９は信号伝送回路ＴＵの各部の信号波形を示す図である。
信号伝送回路ＴＵは、入力信号の立ち上がりエッジおよび立ち下がりエッジを検出する変換回路ＫＵ０、入力信号の立ち上がりエッジに応じたパルス電流を伝送するセット用絶縁トランスＴＬ１及びパルス信号の立ち下がりエッジに応じたパルス電流を伝送するリセット用絶縁トランスＴＬ２を備えている。これらセット用絶縁トランスＴＬ１及びリセット用絶縁トランスＴＬ２は、例えば空芯型絶縁トランスで構成される。
FIG. 8 is a circuit diagram showing a schematic configuration of a signal transmission circuit TU using an insulating transformer, and FIG. 9 is a diagram showing signal waveforms of respective parts of the signal transmission circuit TU.
The signal transmission circuit TU includes a conversion circuit KU0 that detects a rising edge and a falling edge of the input signal, a set insulation transformer TL1 that transmits a pulse current corresponding to the rising edge of the input signal, and a falling edge of the pulse signal. A reset insulating transformer TL2 for transmitting a pulse current is provided. The set insulating transformer TL1 and the reset insulating transformer TL2 are constituted by, for example, air-core type insulating transformers.
そして、変換回路ＫＵ０において、抵抗Ｒ１の一端はコンデンサＣ１を介して接地されるとともに、排他的論理和回路Ｕ１Ａの一方の入力端子に接続され、抵抗Ｒ１の他端は信号源Ｇに接続されている。また、排他的論理和回路Ｕ１Ａの他方の入力端子には信号源Ｇが接続される。また、否定論理積回路Ｕ３Ａの一方の入力端子には、排他的論理和回路Ｕ１Ａの出力端子が接続されるとともに、否定論理積回路Ｕ３Ａの他方の入力端子には信号源Ｇが接続されている。さらに、否定論理積回路Ｕ３Ｂの一方の入力端子には、排他的論理和回路Ｕ１Ａの出力端子が接続されるとともに、否定論理積回路Ｕ３Ｂの他方の入力端子には、インバータＵ２Ｂを介して信号源Ｇが接続されている。 In the conversion circuit KU0, one end of the resistor R1 is grounded via the capacitor C1, and is connected to one input terminal of the exclusive OR circuit U1A, and the other end of the resistor R1 is connected to the signal source G. Yes. A signal source G is connected to the other input terminal of the exclusive OR circuit U1A. The output terminal of the exclusive OR circuit U1A is connected to one input terminal of the NAND circuit U3A, and the signal source G is connected to the other input terminal of the NAND circuit U3A. . Furthermore, the output terminal of the exclusive OR circuit U1A is connected to one input terminal of the NAND circuit U3B, and the signal source is connected to the other input terminal of the NAND circuit U3B via the inverter U2B. G is connected.
また、セット用絶縁トランスＴＬ１には１次巻線Ｍ１及び２次巻線Ｍ２が設けられ、リセット用絶縁トランスＴＬ２には１次巻線Ｍ３及び２次巻線Ｍ４が設けられている。
そして、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の両端はダイオードＤ１を介して接続されるとともに、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の一端は、Ｎチャネル電界効果型トランジスタＴｒ１のドレインに接続され、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の他端は電源電位Ｖｃｃ１に接続されている。
The set insulation transformer TL1 is provided with a primary winding M1 and a secondary winding M2, and the reset insulation transformer TL2 is provided with a primary winding M3 and a secondary winding M4.
Both ends of the primary winding M1 of the set insulating transformer TL1 are connected via a diode D1, and one end of the primary winding M1 of the setting insulating transformer TL1 is connected to the drain of the N-channel field effect transistor Tr1. The other end of the primary winding M1 of the setting isolation transformer TL1 is connected to the power supply potential Vcc1.
また、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３の両端はダイオードＤ２を介して接続されるとともに、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３の一端は、Ｎチャネル電界効果型トランジスタＴｒ２のドレインに接続され、セット用絶縁トランスＴＬ２の１次巻線Ｍ３の他端は電源電位Ｖｃｃ１に接続されている。
そして、否定論理積回路Ｕ３Ａの出力端子はインバータＵ２Ｃを介してＮチャネル電界効果型トランジスタＴｒ１のゲートに接続され、否定論理積回路Ｕ３Ｂの出力端子はインバータＵ２Ｄを介してＮチャネル電界効果型トランジスタＴｒ２のゲートに接続されている。
Further, both ends of the primary winding M3 of the reset insulating transformer TL2 are connected via a diode D2, and one end of the primary winding M3 of the reset insulating transformer TL2 is connected to the drain of the N-channel field effect transistor Tr2. The other end of the primary winding M3 of the setting isolation transformer TL2 is connected to the power supply potential Vcc1.
The output terminal of the NAND circuit U3A is connected to the gate of the N-channel field effect transistor Tr1 via the inverter U2C, and the output terminal of the NAND circuit U3B is connected to the N-channel field effect transistor Tr2 via the inverter U2D. Connected to the gate.
一方、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の一端は、抵抗Ｒ３を介して電源電位Ｖｃｃ２に接続されると共に、コンパレータＵ４Ａの反転入力端子に接続され、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の他端は、抵抗Ｒ２を介して接地されると共に、コンパレータＵ４Ａの非反転入力端子に接続される。
また、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の一端は、抵抗Ｒ５を介して電源電位Ｖｃｃ２に接続されると共に、コンパレータＵ４Ｂの非反転入力端子に接続され、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の他端は、抵抗Ｒ４を介して接地されると共に、コンパレータＵ４Ｂの反転入力端子に接続される。
On the other hand, one end of the secondary winding M2 of the set insulating transformer TL1 is connected to the power supply potential Vcc2 via the resistor R3 and also connected to the inverting input terminal of the comparator U4A, and the secondary winding of the setting insulating transformer TL1. The other end of the line M2 is grounded via the resistor R2 and connected to the non-inverting input terminal of the comparator U4A.
One end of the secondary winding M4 of the reset isolation transformer TL2 is connected to the power supply potential Vcc2 via the resistor R5 and is also connected to the non-inverting input terminal of the comparator U4B, and the secondary of the reset isolation transformer TL2 The other end of the winding M4 is grounded via the resistor R4 and is connected to the inverting input terminal of the comparator U4B.
コンパレータＵ４Ａの出力端子はフリップフロップＵ５Ａのクロック端子ＣＬＫに接続され、コンパレータＵ４Ｂの出力端子はフリップフロップＵ５Ａのリセット端子ＣＬＲに接続されている。また、フリップフロップＵ５Ａの入力端子Ｄは電源電位Ｖｃｃ２に接続されるとともに、フリップフロップＵ５Ａの非反転出力端子Ｑは抵抗Ｒ６を介して接地されている。なお、抵抗Ｒ６は後段の負荷を表すもので、実際の回路では省略してよい。 The output terminal of the comparator U4A is connected to the clock terminal CLK of the flip-flop U5A, and the output terminal of the comparator U4B is connected to the reset terminal CLR of the flip-flop U5A. The input terminal D of the flip-flop U5A is connected to the power supply potential Vcc2, and the non-inverting output terminal Q of the flip-flop U5A is grounded through the resistor R6. The resistor R6 represents a subsequent load and may be omitted in an actual circuit.
そして、信号源Ｇにて生成された入力信号Ｓ１（図９（ａ））が変換回路ＫＵ０に入力されると、抵抗Ｒ１およびコンデンサＣ１からなる遅延回路にて遅延させられ、入力信号Ｓ１と、この入力信号Ｓ１を遅延させた信号とが排他的論理和回路Ｕ１Ａに入力される。そして、排他的論理和回路Ｕ１Ａにてこれらの信号の排他論理和がとられることにより、入力信号Ｓ１の論理値“０”から論理値“１”への立ち上がりエッジまたは論理値“１”から論理値“０”への立ち下がりエッジに同期したエッジ信号Ｓ３が抽出される（図９（ｂ））。そして、このエッジ信号Ｓ３は否定論理積回路Ｕ３Ａ、Ｕ３Ｂに入力されるとともに、否定論理積回路Ｕ３Ａには入力信号Ｓ１が入力され、否定論理積回路Ｕ３ＢにはインバータＵ２Ｂを介して入力信号Ｓ１が入力される。 When the input signal S1 (FIG. 9A) generated by the signal source G is input to the conversion circuit KU0, the input signal S1 is delayed by a delay circuit including a resistor R1 and a capacitor C1. A signal obtained by delaying the input signal S1 is input to the exclusive OR circuit U1A. Then, the exclusive OR circuit U1A takes the exclusive OR of these signals, so that the rising edge of the input signal S1 from the logic value “0” to the logic value “1” or the logic value “1” from the logic value “1”. An edge signal S3 synchronized with the falling edge to the value “0” is extracted (FIG. 9B). The edge signal S3 is input to the NAND circuits U3A and U3B, the input signal S1 is input to the NAND circuit U3A, and the input signal S1 is input to the NAND circuit U3B via the inverter U2B. Entered.
そして、時刻ｔ０１、ｔ０３において、否定論理積回路Ｕ３Ａにてエッジ信号Ｓ３と入力信号Ｓ１との否定論理積がとられ、さらにインバータＵ２Ｃにより反転されることにより、立ち上がりエッジパルスＳ４が生成されるとともに（図９（ｃ））、時刻ｔ０２、ｔ０４において、論理積回路Ｕ３Ｂにてエッジ信号Ｓ３と入力信号Ｓ１の反転信号との否定論理積がとられ、さらにインバータＵ２Ｄにより反転されることにより、立ち下がりエッジパルスＳ５が生成される（図９（ｄ））。 At times t01 and t03, a negative logical product of the edge signal S3 and the input signal S1 is obtained by the negative logical product circuit U3A, and further inverted by the inverter U2C, thereby generating a rising edge pulse S4. (FIG. 9 (c)) At time t02 and t04, the logical product of the edge signal S3 and the inverted signal of the input signal S1 is obtained by the logical product circuit U3B, and further inverted by the inverter U2D. A falling edge pulse S5 is generated (FIG. 9D).
そして、否定論理積回路Ｕ３ＡおよびインバータＵ２Ｃにて生成された立ち上がりエッジパルスＳ４はＮチャネル電界効果型トランジスタＴｒ１のゲートに入力されるとともに、否定論理積回路Ｕ３ＢおよびインバータＵ２Ｄにて生成された立ち下がりエッジパルスＳ５はＮチャネル電界効果型トランジスタＴｒ２のゲートに入力され、入力信号Ｓ１の立ち上がりと立ち下がりとでは、セット用絶縁トランスＴＬ１の１次巻線Ｍ１およびリセット用絶縁トランスＴＬ２の１次巻線Ｍ３に流れるパルス電流のタイミングが互いに異なるような動作を行うことができる。 The rising edge pulse S4 generated by the NAND circuit U3A and the inverter U2C is input to the gate of the N-channel field effect transistor Tr1, and the falling edge generated by the NAND circuit U3B and the inverter U2D. The edge pulse S5 is input to the gate of the N-channel field effect transistor Tr2, and when the input signal S1 rises and falls, the primary winding M1 of the setting isolation transformer TL1 and the primary winding of the reset isolation transformer TL2 An operation in which the timings of the pulse currents flowing through M3 are different from each other can be performed.
そして、立ち上がりエッジパルスＳ４がＮチャネル電界効果型トランジスタＴｒ１のゲートに入力されると、Ｎチャネル電界効果型トランジスタＴｒ１がオンし、セット用絶縁トランスＴＬ１の１次巻線Ｍ１が励磁される。また、立ち下がりエッジパルスＳ５がＮチャネル電界効果型トランジスタＴｒ２のゲートに入力されると、Ｎチャネル電界効果型トランジスタＴｒ２がオンし、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３が励磁される。 When the rising edge pulse S4 is input to the gate of the N-channel field effect transistor Tr1, the N-channel field effect transistor Tr1 is turned on, and the primary winding M1 of the setting insulating transformer TL1 is excited. When the falling edge pulse S5 is input to the gate of the N-channel field effect transistor Tr2, the N-channel field effect transistor Tr2 is turned on, and the primary winding M3 of the reset insulating transformer TL2 is excited.
そして、セット用絶縁トランスＴＬ１の１次巻線Ｍ１が励磁されると、セット用絶縁トランスＴＬ１の２次巻線Ｍ２に起電力が発生し、セット用絶縁トランスＴＬ１の２次巻線Ｍ２に発生した起電力は、コンパレータＵ４Ａに導かれる。また、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３が励磁されると、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４に起電力が発生し、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４に発生した起電力は、コンパレータＵ４Ｂに導かれる。 When the primary winding M1 of the set insulation transformer TL1 is excited, an electromotive force is generated in the secondary winding M2 of the set insulation transformer TL1, and is generated in the secondary winding M2 of the set insulation transformer TL1. The generated electromotive force is guided to the comparator U4A. Further, when the primary winding M3 of the reset insulating transformer TL2 is excited, an electromotive force is generated in the secondary winding M4 of the reset insulating transformer TL2, and is generated in the secondary winding M4 of the reset insulating transformer TL2. The generated electromotive force is guided to the comparator U4B.
そして、入力信号Ｓ１の立ち上がりエッジでは、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の端子電圧のレベルの変化に伴って、コンパレータＵ４ＡからパルスＳ１４が送出され（図９（ｅ））、入力信号Ｓ１の立ち下がりエッジでは、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の端子電圧のレベルの変化に伴って、コンパレータＵ４ＢからパルスＳ１５が送出される（図９（ｆ））。そして、これらのパルスＳ１４、Ｓ１５がフリップフロップＵ５Ａに入力されると、コンパレータＵ４ＡからのパルスＳ１４にてフリップフロップＵ５Ａがセットされるとともに、コンパレータＵ４ＢからのパルスＳ１５にてフリップフロップＵ５Ａがリセットされ、送信側の入力信号Ｓ１が復元された出力信号Ｓ１６がフリップフロップＵ５Ａの非反転出力端子Ｑから出力される（図９（ｇ））。 At the rising edge of the input signal S1, a pulse S14 is sent from the comparator U4A in accordance with the change in the terminal voltage level of the secondary winding M2 of the setting isolation transformer TL1 (FIG. 9 (e)). At the falling edge of S1, a pulse S15 is sent from the comparator U4B in accordance with the change in the terminal voltage level of the secondary winding M4 of the reset isolation transformer TL2 (FIG. 9 (f)). When these pulses S14 and S15 are input to the flip-flop U5A, the flip-flop U5A is set by the pulse S14 from the comparator U4A, and the flip-flop U5A is reset by the pulse S15 from the comparator U4B. An output signal S16 obtained by restoring the input signal S1 on the transmission side is output from the non-inverting output terminal Q of the flip-flop U5A (FIG. 9 (g)).
ところで、上述の昇降圧コンバータに適用される、昇降圧コンバータ用インテリジェントモジュールは、例えば図１０の実装状態を示す断面図のように構成されている。
図１０において、放熱の役割を行う銅ベース７１上には、絶縁用セラミックス基板７２を介して、ＩＧＢＴチップ７３ａおよびＦＷＤ（フライホイールダイオード）チップ７３ｂが実装されている。そして、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、ボンディングワイヤ７４ａ〜７４ｃを介して互いに接続されるとともに、主回路電流の取り出しを行う主端子７７、７８に接続されている。また、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂ上には、ＩＧＢＴのゲート駆動および監視を行う回路基板７５が配置され、ＩＧＢＴチップ７３ａ、ＦＷＤチップ７３ｂおよび回路基板７５はモールド樹脂７６にて封止されている。ここで、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、負荷へ流入する電流を通電および遮断するスイッチング素子を構成することができ、上アーム用および下アーム用として動作するようにスイッチング素子を直列に接続することができる。また、回路基板７５には、スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路を設けることができる。
By the way, the intelligent module for buck-boost converters applied to the above-mentioned buck-boost converter is comprised like the cross-sectional view which shows the mounting state of FIG. 10, for example.
In FIG. 10, an
そして、主回路電流は、主端子７７、７８のみならず、主端子７７、７８とＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂを接続するボンディングワイヤ７４ａ〜７４ｃにも流れるが、ボンディングワイヤ７４ａ〜７４ｃは回路基板７５の直近に配置されるので、ボンディングワイヤ７４ａ〜７４ｃを流れる主回路電流で生成される磁界による影響が問題となる。この主回路電流は、通常動作では最高でも２５０Ａ程度であるが、例えば発進時あるいは、空転後の負荷等では、９００Ａ以上流れる場合が有る。
このような大電流を伴うスイッチングによる磁界変化に起因するノイズが図８に示す信号伝送回路ＴＵの各部の信号に重畳されると、結果的に昇降圧コンバータの誤動作を引き起こすという問題がある。
The main circuit current flows not only to the
When noise caused by such a magnetic field change due to switching with a large current is superimposed on the signals of the respective parts of the signal transmission circuit TU shown in FIG. 8, there is a problem that the buck-boost converter malfunctions as a result.
図１１は、主回路電流の変化によって誘導されたノイズが、入力信号Ｓ１に重畳された伝送信号波形を示す図である。
図１１において、下アーム側のＩＧＢＴ１１０５が導通してＩＧＢＴ１１０５に流れる電流Ｉｃが０Ａから６００Ａに変化している間に、この電流Ｉｃの変化の時間微分に相当する電圧波形がノイズ（グリッチノイズ）として信号伝送回路ＴＵの入力信号Ｓ１に重畳しているのが判る（領域ＡＲ１）。なお、図中のＶｃｅはＩＧＢＴ１１０５のコレクタ・エミッタ間電圧である。
FIG. 11 is a diagram illustrating a transmission signal waveform in which noise induced by a change in the main circuit current is superimposed on the input signal S1.
In FIG. 11, while the
図１１は、入力信号Ｓ１にノイズが重畳された場合を表したものであるが、信号伝送回路の各部の信号にも同様にノイズが重畳される。信号伝送回路ＴＵでは、特に、セット用絶縁トランスＴＬ１及びリセット用絶縁トランスＴＬ２の出力信号に基づいて入力信号Ｓ１を復元しているため、ノイズによる入力信号Ｓ１の復元精度の低下を抑制するためにも、セット用絶縁トランスＴＬ１及びリセット用絶縁トランスＴＬ２の出力信号からノイズ等による影響を除去することが望まれている。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、外部からの磁界変化によるノイズの影響を低減しつつ絶縁状態で信号授受を行なうことの可能な、信号伝送回路及び電力変換装置を提供することを目的としている。
FIG. 11 shows a case where noise is superimposed on the input signal S1, but noise is also superimposed on the signals of the respective parts of the signal transmission circuit. In the signal transmission circuit TU, in particular, since the input signal S1 is restored based on the output signals of the setting isolation transformer TL1 and the reset insulation transformer TL2, in order to suppress a reduction in restoration accuracy of the input signal S1 due to noise. In addition, it is desired to remove the influence of noise or the like from the output signals of the set insulating transformer TL1 and the reset insulating transformer TL2.
Therefore, the present invention has been made paying attention to the above-mentioned conventional unsolved problems, and is capable of performing signal transmission and reception in an insulated state while reducing the influence of noise due to a magnetic field change from the outside. An object of the present invention is to provide a transmission circuit and a power converter.
上記目的を達成するために、請求項１記載の信号伝送回路は、トランス手段を有し、時間幅が規定された方形波の開始エッジにより前記トランス手段の１次巻線のコイル電流の通電を開始または停止させ、前記方形波の終了エッジにより前記トランス手段の１次巻線のコイル電流の通電を停止または開始させることにより、前記トランスの２次巻線側に、前記方形波の開始エッジにより誘起される第１のパルスと前記方形波の終了エッジにより誘起される第２のパルスを得て、前記第１のパルスと前記第２のパルスの時間間隔が所定の時間範囲にあるときに、前記第１のパルスと前記第２のパルスとから前記方形波相当の波形を復元することを特徴としている。
In order to achieve the above object, the signal transmission circuit according to
また、請求項２記載の信号伝送回路は、第１および第２のトランス手段と、入力信号の開始及び終了のエッジに同期して時間幅が規定された第１および第２の方形波を生成するとともに、該第１および第２の方形波をそれぞれ前記第１および第２のトランス手段の１次巻線側に入力するエッジ検出信号生成手段を有し、前記第１および第２のトランス手段の２次巻線側に生成されたパルス信号に基づきそれぞれの１次巻線側に入力された前記第１および第２の方形波相当の波形を復元しこれらに基づき前記入力信号を復元するようにした信号伝送回路であって、前記第１および第２のトランス手段のそれぞれにおいて、前記方形波の開始エッジにより前記トランス手段の１次巻線のコイル電流の通電を開始または停止させ、前記方形波の終了エッジにより前記トランス手段の１次巻線のコイル電流の通電を停止または開始させることにより、前記トランスの２次巻線側に、前記方形波の開始エッジにより誘起される第１のパルスと前記方形波の終了エッジにより誘起される第２のパルスを得て、前記第１のパルスと前記第２のパルスの時間間隔が所定の時間範囲にあるときに、前記第１のパルスと前記第２のパルスとから前記方形波相当の波形を復元することを特徴としている。 The signal transmission circuit according to claim 2 generates the first and second square waves whose time width is defined in synchronization with the first and second transformer means and the start and end edges of the input signal. And edge detection signal generating means for inputting the first and second square waves to the primary winding side of the first and second transformer means, respectively, and the first and second transformer means Based on the pulse signal generated on the secondary winding side, the waveform corresponding to the first and second square waves input to the respective primary winding side is restored, and the input signal is restored based on these. In each of the first and second transformer means, the energization of the coil current of the primary winding of the transformer means is started or stopped by the start edge of the square wave in each of the first and second transformer means. Wave end By stopping or starting energization of the coil current of the primary winding of the transformer means by the wedge, the first pulse induced by the starting edge of the square wave and the first pulse on the secondary winding side of the transformer When the second pulse induced by the end edge of the square wave is obtained and the time interval between the first pulse and the second pulse is within a predetermined time range, the first pulse and the second pulse The waveform corresponding to the square wave is restored from the above-mentioned pulse.
また、請求項３記載の信号伝送回路は、前記トランス手段の、前記１次巻線の両端間に接続された、前記１次巻線の蓄積エネルギー消費用の第１のスイッチング素子と、前記第１のスイッチング素子に一端が接続された、１次巻線励磁用の第２のスイッチング素子と、を備え、前記第１のスイッチング素子は、前記方形波の開始エッジの検出タイミングで非導通状態または導通状態、前記方形波の終了エッジの検出タイミングで導通状態または非導通状態に制御され、前記第２のスイッチング素子は、前記方形波の開始エッジの検出タイミングで導通状態または非道通状態、前記方形波の終了エッジの検出タイミングで非導通状態または導通状態に制御されることを特徴としている。
The signal transmission circuit according to
さらに、請求項４に係る信号伝送回路は、前記第１のスイッチング素子はＰまたはＮチャネル電界効果型トランジスタであり、前記第２のスイッチング素子はドレイン側が前記ＰまたはＮチャネル電界効果型トランジスタに接続されたＮまたはＰチャネル電界効果型トランジスタであって、前記方形波が前記第１のスイッチング素子及び前記第２のスイッチング素子のゲートに入力されることを特徴としている。 Further, in the signal transmission circuit according to claim 4, the first switching element is a P or N channel field effect transistor, and the second switching element is connected on the drain side to the P or N channel field effect transistor. An N or P channel field effect transistor, wherein the square wave is input to the gates of the first switching element and the second switching element.
さらにまた、請求項５に係る信号伝送回路は、前記２次巻線の出力電圧をそれぞれの基準電圧と比較して前記第１および第２のパルス信号を抽出する第１および第２のコンパレータと、前記第１のパルス信号をトリガーとして第１および第２の時間をそれぞれ計時する第１および第２のタイマーを備え、前記第１のタイマーが前記第１の時間の計時を完了してから前記第２のタイマーが前記第２の時間の計時を完了するまでの期間に前記第２のパルス信号が抽出されたときに、前記方形波相当の波形を復元することを特徴としている。 Furthermore, the signal transmission circuit according to claim 5 includes first and second comparators that extract the first and second pulse signals by comparing the output voltage of the secondary winding with respective reference voltages. A first timer and a second timer that respectively time the first and second times using the first pulse signal as a trigger, and the first timer completes the time measurement of the first time. When the second pulse signal is extracted during a period until the second timer finishes counting the second time, a waveform corresponding to the square wave is restored.
また、本発明の請求項６に係る電力変換装置は、負荷へ流入する電流を通電及び遮断するスイッチング素子と、前記スイッチング素子の導通及び非導通を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、前記制御回路で生成した前記制御信号を前記駆動回路に伝送する信号伝送部と、を備え、前記請求項１から請求項５の何れかに記載の信号伝送回路を、前記信号伝送部として利用したことを特徴としている。 A power conversion device according to claim 6 of the present invention includes a switching element that energizes and interrupts a current flowing into a load, a control circuit that generates a control signal that instructs conduction and non-conduction of the switching element, and 6. A drive circuit that drives a control terminal of the switching element based on a control signal, and a signal transmission unit that transmits the control signal generated by the control circuit to the drive circuit. The signal transmission circuit according to any one of the above is used as the signal transmission unit.
本発明に係る信号伝送回路によれば、２次巻線側に第１のパルスが生成された時点から第２のパルスが生成されるまでの時間間隔が所定の時間範囲にあるときに、前記第１のパルスと前記第２のパルスから前記方形波相当の波形を復元するため、２次巻線側にノイズ等によりパルスが生じた場合に、この誤ったパルスに基づき、前記方形波相当の波形が復元される不具合を低減することができ、ノイズ等により、方形波相当の波形の復元精度が低下することを抑制し、信号伝送の伝送精度を向上させることができる。 According to the signal transmission circuit of the present invention, when the time interval from when the first pulse is generated on the secondary winding side to when the second pulse is generated is within a predetermined time range, In order to restore the waveform corresponding to the square wave from the first pulse and the second pulse, when a pulse is generated due to noise or the like on the secondary winding side, the waveform corresponding to the square wave is generated based on the erroneous pulse. It is possible to reduce the inconvenience that the waveform is restored, to suppress a reduction in the restoration accuracy of the waveform corresponding to the square wave due to noise or the like, and to improve the transmission accuracy of the signal transmission.
特に、請求項２に係る信号伝送回路によれば、入力信号の開始及び終了のエッジに同期して時間幅が規定された第１および第２の方形波を生成し、当該第１および第２の方形波をトランス手段の１次巻線側に与え、これらの方形波に対応してそれぞれトランス手段の２次巻線側で生成される２つのパルスに基づき２次巻線側で前記方形波相当の波形を復元して入力信号の開始及び終了のエッジを復元し、最終的には入力信号を復元するものであって、トランス手段の２次巻線側で生成される２つのパルスの時間間隔により２次巻線側で方形波相当の波形を復元するか否かを決めるので、入力信号の開始及び終了のエッジの復元精度を高めることができ、これにより入力信号の復元精度を高めることができる。
また、本発明の電力変換装置によれば、制御回路で生成した制御信号を駆動回路に伝送する信号伝送部として、ノイズの影響を低減することのできる信号伝送回路を用いたため、ノイズによる電力変換装置の誤動作を低減し、信頼性のより高い電力変換装置を得ることができる。
In particular, according to the signal transmission circuit of the second aspect, the first and second square waves whose time widths are defined in synchronization with the start and end edges of the input signal are generated. Is applied to the primary winding side of the transformer means, and the square wave is generated on the secondary winding side based on two pulses respectively generated on the secondary winding side of the transformer means corresponding to these square waves. The corresponding waveform is restored to restore the start and end edges of the input signal, and finally the input signal is restored. The time of two pulses generated on the secondary winding side of the transformer means Since it is determined whether or not the waveform corresponding to the square wave is restored on the secondary winding side according to the interval, the restoration accuracy of the start and end edges of the input signal can be increased, thereby improving the restoration accuracy of the input signal. Can do.
In addition, according to the power conversion device of the present invention, since the signal transmission circuit that can reduce the influence of noise is used as the signal transmission unit that transmits the control signal generated by the control circuit to the drive circuit, power conversion by noise is performed. The malfunction of the apparatus can be reduced, and a power converter with higher reliability can be obtained.
以下、本発明の実施の形態を説明する。
この実施の形態は、本発明の一実施形態に係る信号伝送回路ＴＵを、昇降圧コンバータ用のインテリジェントモジュール（ＩＰＭ：Ｉｎｔｅｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）に適用したものであって、図１は、その概略構成を示すブロック図である。また、図２は、信号伝送回路ＴＵの各部の信号波形を示す図である。
Embodiments of the present invention will be described below.
In this embodiment, the signal transmission circuit TU according to one embodiment of the present invention is applied to an intelligent module (IPM: Intelligent Power Module) for a buck-boost converter, and FIG. FIG. FIG. 2 is a diagram showing signal waveforms at various parts of the signal transmission circuit TU.
信号伝送回路ＴＵは、信号伝送回路ＴＵに入力される入力信号Ｓ１００の立ち上がりエッジ（開始エッジ）及び立ち下がりエッジ（終了エッジ）を検出する信号変換部（エッジ検出信号生成手段）１、入力信号Ｓ１００の立ち上がりエッジに応じたパルス電流を伝送するセット用絶縁トランスＴＬ１１、入力信号Ｓ１００の立ち下がりエッジに応じたパルス電流を伝送するリセット用絶縁トランスＴＬ１２、セット用絶縁トランスＴＬ１１及びリセット用絶縁トランスＴＬ１２により伝送された信号を復元する信号復元部２と、を備えている。 The signal transmission circuit TU includes a signal conversion unit (edge detection signal generation unit) 1 that detects a rising edge (start edge) and a falling edge (end edge) of the input signal S100 input to the signal transmission circuit TU, and an input signal S100. By a set insulating transformer TL11 that transmits a pulse current corresponding to the rising edge of the input signal, a reset insulating transformer TL12 that transmits a pulse current corresponding to the falling edge of the input signal S100, a setting insulating transformer TL11, and a reset insulating transformer TL12. And a signal restoration unit 2 for restoring the transmitted signal.
信号変換部１において、抵抗Ｒ１１の一端はコンデンサＣ１１を介して接地されるとともに、波形成型用のバッファ１２を介して排他的論理和回路１３の一方の入力端子に接続される。抵抗Ｒ１１の他端は、例えばＰＷＭ信号等の入力信号Ｓ１００が入力される信号伝送回路ＴＵの入力端に接続されている。また、抵抗Ｒ１１とコンデンサＣ１１とで、入力信号Ｓ１００を予め設定した規定時間だけ遅延させる積分回路を構成している。これにより、後述の信号Ｓ１０２およびＳ１０３は、時間幅が上記規定時間で規定された方形波の信号となるのである。
In the
排他的論理和回路１３の他方の入力端子は、前記入力信号Ｓ１００の入力端に直接接続され、排他的論理和回路１３の出力端子は、論理積回路１５Ａの一方の入力端子に接続されると共に論理積回路１５Ｂの一方の入力端子に接続される。論理積回路１５Ａの他方の入力端子は、入力信号Ｓ１００の入力端に接続され、論理積回路１５Ｂの他方の入力端子は、インバータ１４を介して入力信号Ｓ１００の入力端に接続される。
The other input terminal of the exclusive OR
前記セット用絶縁トランスＴＬ１１及びリセット用絶縁トランスＴＬ１２は、例えば空芯型絶縁トランスで構成され、セット用絶縁トランスＴＬ１１には１次巻線Ｍ１１及び２次巻線Ｍ１２が設けられ、リセット用絶縁トランスＴＬ１２には１次巻線Ｍ１３及び２次巻線Ｍ１４が設けられている。
そして、セット用絶縁トランスＴＬ１１の１次巻線Ｍ１１の一端は、電源電位Ｖｃｃ１に接続されると共に、１次巻線Ｍ１１に蓄積されたエネルギーを強制的に消滅させるためのＰチャネル電界効果型トランジスタＴｒ１１のソースに接続される。１次巻線Ｍ１１の他端は、Ｐチャネル電界効果型トランジスタＴｒ１１のドレインに接続されると共に、１次巻線Ｍ１１に励磁電流を供給するためのＮチャネル電界効果型トランジスタＴｒ１２のドレインに接続される。このＮチャネル電界効果型トランジスタＴｒ１２のソースは接地されている。
The set insulation transformer TL11 and the reset insulation transformer TL12 are, for example, air core type insulation transformers, and the set insulation transformer TL11 is provided with a primary winding M11 and a secondary winding M12. The
One end of the primary winding M11 of the set isolation transformer TL11 is connected to the power supply potential Vcc1, and a P-channel field effect transistor for forcibly extinguishing the energy stored in the primary winding M11. Connected to the source of Tr11. The other end of the primary winding M11 is connected to the drain of the P-channel field effect transistor Tr11 and to the drain of the N-channel field effect transistor Tr12 for supplying an excitation current to the primary winding M11. The The source of this N-channel field effect transistor Tr12 is grounded.
同様に、リセット用絶縁トランスＴＬ１２の１次巻線Ｍ１３の一端は、電源電位Ｖｃｃ１に接続されると共に、１次巻線Ｍ１３に蓄積されたエネルギーを強制的に消滅させるためのＰチャネル電界効果型トランジスタＴｒ１３のソースに接続される。このセット用絶縁トランスＴＬ１２の１次巻線Ｍ１３の他端は、Ｐチャネル電界効果型トランジスタＴｒ１３のドレインに接続されると共に、１次巻線Ｍ１３に励磁電流を供給するためのＮチャネル電界効果型トランジスタＴｒ１４のドレインに接続される。このＮチャネル電界効果型トランジスタＴｒ１４のソースは接地されている。
そして、Ｐチャネル電界効果型トランジスタＴｒ１１及びＮチャネル電界効果型トランジスタＴｒ１２のゲートには論理積回路１５Ａの出力端子が接続され、Ｐチャネル電界効果型トランジスタＴｒ１３及びＮチャネル電界効果型トランジスタＴｒ１４のゲートには論理積回路１５Ｂの出力端子が接続される。
Similarly, one end of the primary winding M13 of the reset isolation transformer TL12 is connected to the power supply potential Vcc1 and is a P-channel field effect type for forcibly extinguishing energy stored in the primary winding M13. Connected to the source of the transistor Tr13. The other end of the primary winding M13 of the set insulating transformer TL12 is connected to the drain of the P-channel field effect transistor Tr13, and an N-channel field effect type for supplying an exciting current to the primary winding M13. It is connected to the drain of the transistor Tr14. The source of this N-channel field effect transistor Tr14 is grounded.
The output terminal of the AND
一方、セット用絶縁トランスＴＬ１１の２次巻線Ｍ１２の一端は、信号復元部２に接続され、他端は、コンデンサＣ１２を介して低電位側の基準電位（接地電位もしくは別に設けた電位）に接続されると共に、直列に接続された抵抗Ｒ１２及びＲ１３の接続点に接続される。また、リセット用絶縁トランスＴＬ１２の２次巻線Ｍ１４の一端は、信号復元部２に接続され、他端は、前記コンデンサＣ１２を介して低電位側の基準電位に接続されると共に、前記抵抗Ｒ１２及びＲ１３の接続点に接続される。この直列に接続された抵抗Ｒ１２及びＲ１３は、抵抗Ｒ１２側の端部が電源電位Ｖｃｃ２に接続され、抵抗Ｒ１３側の端部が低電位側の基準電位に接続されている。 On the other hand, one end of the secondary winding M12 of the set insulation transformer TL11 is connected to the signal restoration unit 2, and the other end is set to a low potential side reference potential (a ground potential or a potential provided separately) via the capacitor C12. Connected to the connection point of resistors R12 and R13 connected in series. In addition, one end of the secondary winding M14 of the reset isolation transformer TL12 is connected to the signal restoration unit 2, and the other end is connected to a reference potential on the low potential side via the capacitor C12, and the resistor R12. And R13. The resistors R12 and R13 connected in series have the end on the resistor R12 side connected to the power supply potential Vcc2, and the end on the resistor R13 side connected to the reference potential on the low potential side.
このため、抵抗Ｒ１２及びＲ１３間の電圧を基準電圧Ｖｔｈ１としたとき、２次巻線Ｍ１２の、信号復元部２と接続される側の端部は、基準電圧Ｖｔｈ１を基準として正値、負値をとるセット用電圧信号Ｓ１０４を発生することになる。同様に、２次巻線Ｍ１４の、信号復元部２と接続される側の端部は、基準電圧Ｖｔｈ１を基準として正値及び負値をとるリセット用電圧信号Ｓ１０５を発生することになる。 Therefore, when the voltage between the resistors R12 and R13 is the reference voltage Vth1, the end of the secondary winding M12 on the side connected to the signal restoration unit 2 has a positive value and a negative value with respect to the reference voltage Vth1. A set voltage signal S104 is obtained. Similarly, the end of the secondary winding M14 on the side connected to the signal restoration unit 2 generates a reset voltage signal S105 that takes a positive value and a negative value with reference to the reference voltage Vth1.
信号復元部２は、セット用絶縁トランスＴＬ１１からのセット用電圧信号Ｓ１０４に生じた負の振幅パルスを検出するための負パルス検出用コンパレータ２１及び正の振幅パルスを検出するための正パルス検出用コンパレータ２２と、リセット用絶縁トランスＴＬ１２からのリセット用電圧信号Ｓ１０５に生じた負の振幅パルスを検出するための負パルス検出用コンパレータ２３及び正の振幅パルスを検出するための正パルス検出用コンパレータ２４と、時間間隔計測ユニット２５及び２６と、Ｄ型のフリップフロップ２７と、を備える。
そして、セット用絶縁トランスＴＬ１１の２次巻線Ｍ１２の一端は、負パルス検出用コンパレータ２１の反転入力端子に接続されると共に正パルス検出用コンパレータ２２の非反転入力端子に接続される。
The signal restoration unit 2 includes a negative
One end of the secondary winding M12 of the setting isolation transformer TL11 is connected to the inverting input terminal of the negative
また、負パルス検出用コンパレータ２１の非反転入力端子は、コンデンサＣ１３を介して低電位側の基準電位に接続されると共に、直列に接続された抵抗Ｒ１５及びＲ１６の接続点に接続され、当該接続点の電位である基準電圧Ｖｔｈ２が印加される。正パルス検出用コンパレータ２２の反転入力端子は、コンデンサＣ１４を介して低電位側の基準電位に接続されると共に、直列に接続された抵抗Ｒ１４及びＲ１５の接続点に接続され、当該接続点の電位である基準電圧Ｖｔｈ３が印加される。前記抵抗Ｒ１４、Ｒ１５、Ｒ１６は直列に接続され、抵抗Ｒ１４側の端部は電源電位Ｖｃｃ２に接続され、抵抗Ｒ１６側の端部は低電位側の基準電位に接続される。なお、抵抗Ｒ１５及びＲ１６間の電圧である基準電圧Ｖｔｈ２は、前記基準電圧Ｖｔｈ１よりも低い値に設定される。また、抵抗Ｒ１４及びＲ１５間の電圧である基準電圧Ｖｔｈ３は、前記基準電圧Ｖｔｈ１よりも高い値に設定される。つまり、負パルス検出用コンパレータ２１は、セット用電圧信号Ｓ１０４が基準電圧Ｖｔｈ２よりも小さいときにＨＩＧＨレベルとなるパルス信号を出力する。一方、正パルス検出用コンパレータ２２は、セット用電圧信号Ｓ１０４が基準電圧Ｖ３よりも大きいときにＨＩＧＨレベルとなるパルス信号を出力する。
The non-inverting input terminal of the negative
そして、負パルス検出用コンパレータ２１及び正パルス検出用コンパレータ２２の出力端子は、時間間隔計測ユニット２５に接続される。
時間間隔計測ユニット２５は、負パルス検出用コンパレータ２１の出力Ｓ１０６が立ち上がった時点から正パルス検出用コンパレータ２２の出力Ｓ１０７が立ち上がった時点までのパルス時間間隔を計測する。そして、計測したパルス時間間隔が、予め設定した許容時間範囲内の値をとるときには、セット用電圧信号Ｓ１０４に生じた振幅パルスは、ノイズではなく信号変換部１側から伝送された正規の振幅パルスであると判断し、パルス信号からなるセット信号Ｓ１１０を出力する。一方、計測したパルス時間間隔が、前記許容時間範囲内の値をとらないときには、セット用電圧信号Ｓ１０４に生じた振幅パルスは、ノイズであると判断し、セット信号Ｓ１１０を出力しない。
The output terminals of the negative
The time
時間間隔計測ユニット２５は、具体的には、図示しない定電流を積分する積分回路で構成され、負パルス検出用コンパレータ２１の出力Ｓ１０６が立ち上がった時点で積分回路における定電流の積分を開始し、正パルス検出用コンパレータ２２の出力Ｓ１０７が立ち上がった時点で積分回路における定電流の積分を停止する。負パルス検出用コンパレータ２１の出力Ｓ１０６が立ち上がったことに伴い積分回路での積分が開始された後、正パルス検出用コンパレータ２２の出力Ｓ１０７が立ち上がらない場合であっても、積分回路の積分電圧が予め設定した上限値に達したときには積分を停止する。
Specifically, the time
そして、正パルス検出用コンパレータ２２の出力Ｓ１０７が立ち上がった時点における積分電圧が、予め設定した許容電圧範囲（Ｖｔｈ４以上Ｖｔｈ５以下）の値をとるとき、セット用電圧信号Ｓ１０４に生じた正又は負の振幅パルスは正規の振幅パルスであると判断し、セット信号Ｓ１１０を出力する。積分電圧が許容電圧範囲外の値をとるときには、セット用電圧信号Ｓ１０４に生じた正又は負の振幅パルスは正規の振幅パルスではないと判断し、セット信号Ｓ１１０を出力しない。
When the integrated voltage at the time when the output S107 of the positive
前記許容電圧範囲は、抵抗Ｒ１１及びコンデンサＣ１１からなる積分回路で入力信号Ｓ１００を規定時間だけ遅延させて入力信号Ｓ１００の遅延信号を生成する際の前記規定時間、および前記規定時間とパルス時間間隔の差に関する許容時間に応じて設定される。すなわち“規定時間±許容時間”の許容時間範囲相当の電圧となるように、許容電圧範囲、すなわち上記Ｖｔｈ４とＶｔｈ５の値が設定される。これにより、パルス時間間隔と規定時間との差が許容時間内であるときには、セット用電圧信号Ｓ１０４に生じた振幅パルスは正規の振幅パルスであると判断し、パルス時間間隔と規定時間との差が許容時間内ではないときには、セット用電圧信号Ｓ１０４に生じた振幅パルスは正規の振幅パルスではなく、ノイズ等によるものと判断する。 The allowable voltage range includes the specified time when the input signal S100 is delayed by a specified time by an integrating circuit including the resistor R11 and the capacitor C11 to generate a delayed signal of the input signal S100, and the specified time and the pulse time interval. It is set according to the allowable time for the difference. That is, the allowable voltage range, that is, the values of Vth4 and Vth5 are set so that the voltage corresponds to the allowable time range of “specified time ± allowable time”. Thereby, when the difference between the pulse time interval and the specified time is within the allowable time, it is determined that the amplitude pulse generated in the set voltage signal S104 is a normal amplitude pulse, and the difference between the pulse time interval and the specified time is determined. Is not within the allowable time, it is determined that the amplitude pulse generated in the set voltage signal S104 is not a regular amplitude pulse but is caused by noise or the like.
前記許容時間は、例えば、ノイズがのらない状態において、負パルス検出用コンパレータ２１の出力Ｓ１０６が立ち上がったタイミングと正パルス検出用コンパレータ２２の出力Ｓ１０７が立ち上がったタイミングとの時間間隔と、前記入力信号Ｓ１００を遅延させる際の規定時間との差のばらつき等に基づき設定される。つまり、許容電圧範囲は、ノイズがのらない状態において、パルス時間間隔がとり得る最大値及び最小値の範囲相当に設定され、すなわち、パルス時間間隔から、セット用電圧信号Ｓ１０４に生じた振幅パルスが、ノイズではなく正規の振幅パルスであるとみなすことの可能な値に設定される。
The allowable time includes, for example, a time interval between the timing when the output S106 of the negative
一方、リセット用絶縁トランスＴＬ１２の２次巻線Ｍ１４の一端は、負パルス検出用コンパレータ２３の反転入力端子に接続されると共に正パルス検出用コンパレータ２４の非反転入力端子に接続される。
また、負パルス検出用コンパレータ２３の非反転入力端子は、コンデンサＣ１３を介して低電位側の基準電位に接続されると共に、直列に接続された抵抗Ｒ１５及びＲ１６の接続点に接続され、当該接続点の電位である基準電圧Ｖｔｈ２が印加される。正パルス検出用コンパレータ２４の反転入力端子は、コンデンサＣ１４を介して低電位側の基準電位に接続されると共に、直列に接続された抵抗Ｒ１４及びＲ１５の接続点に接続され、当該接続点の電位である基準電圧Ｖｔｈ３が印加される。
On the other hand, one end of the secondary winding M14 of the reset isolation transformer TL12 is connected to the inverting input terminal of the negative pulse detection comparator 23 and to the non-inverting input terminal of the positive
The non-inverting input terminal of the negative pulse detection comparator 23 is connected to the reference potential on the low potential side via the capacitor C13, and is connected to the connection point of the resistors R15 and R16 connected in series. A reference voltage Vth2, which is the potential of the point, is applied. The inverting input terminal of the positive
そして、負パルス検出用コンパレータ２３及び正パルス検出用コンパレータ２４の出力端子は、時間間隔計測ユニット２６に接続される。
時間間隔計測ユニット２６は、負パルス検出用コンパレータ２３の出力Ｓ１０８が立ち上がった時点から正パルス検出用コンパレータ２４の出力Ｓ１０９が立ち上がった時点までのパルス時間間隔を計測する。そして、計測したパルス時間間隔が、予め設定した許容時間範囲内の値をとるときには、リセット用電圧信号Ｓ１０５に生じた振幅パルスは、ノイズではなく信号変換部１側から伝送された正規の振幅パルスであると判断し、パルス信号からなるリセット信号Ｓ１１１を出力する。一方、計測したパルス時間間隔が、前記許容時間範囲内の値をとらないときには、リセット用電圧信号Ｓ１０５に生じた振幅パルスは、ノイズであると判断し、リセット信号Ｓ１１１を出力しない。
The output terminals of the negative pulse detection comparator 23 and the positive
The time
時間間隔計測ユニット２６は、具体的には、図示しない定電流を積分する積分回路で構成され、負パルス検出用コンパレータ２３の出力Ｓ１０８が立ち上がった時点で積分回路における定電流の積分を開始し、正パルス検出用コンパレータ２４の出力Ｓ１０９が立ち上がった時点で積分回路における定電流の積分を停止する。負パルス検出用コンパレータ２３の出力Ｓ１０８が立ち上がったことに伴い積分回路での積分が開始された後、正パルス検出用コンパレータ２４の出力Ｓ１０９が立ち上がらない場合であっても、積分回路の積分電圧が予め設定した上限値に達したときには積分を停止する。
Specifically, the time
そして、正パルス検出用コンパレータ２４の出力Ｓ１０９が立ち上がった時点における積分電圧が、予め設定した許容電圧範囲（Ｖｔｈ４以上Ｖｔｈ５以下）の値をとるとき、リセット用電圧信号Ｓ１０５に生じた正又は負の振幅パルスは正規の振幅パルスであると判断し、リセット信号Ｓ１１１を出力する。積分電圧が許容電圧範囲外の値をとるときには、リセット用電圧信号Ｓ１０５に生じた正又は負の振幅パルスは正規の振幅パルスではないと判断し、リセット信号Ｓ１１１を出力しない。
When the integrated voltage at the time when the output S109 of the positive
前記許容電圧範囲は、抵抗Ｒ１１及びコンデンサＣ１１からなる積分回路で入力信号Ｓ１００を規定時間だけ遅延させて入力信号Ｓ１００の遅延信号を生成する際の前記規定時間、および前記規定時間とパルス時間間隔の差に関する許容時間とに応じて設定される。すなわち“規定時間±許容時間”の許容時間範囲相当の電圧となるように、許容電圧範囲、すなわち上記Ｖｔｈ４とＶｔｈ５の値が設定される。これにより、パルス時間間隔と規定時間との差が許容時間内であるときには、リセット用電圧信号Ｓ１０５に生じた振幅パルスは正規の振幅パルスであると判断し、パルス時間間隔と規定時間との差が許容時間内ではないときには、リセット用電圧信号Ｓ１０５に生じた振幅パルスは正規の振幅パルスではなく、ノイズ等によるものと判断する。 The allowable voltage range includes the specified time when the input signal S100 is delayed by a specified time by an integrating circuit including the resistor R11 and the capacitor C11 to generate a delayed signal of the input signal S100, and the specified time and the pulse time interval. It is set according to the allowable time for the difference. That is, the allowable voltage range, that is, the values of Vth4 and Vth5 are set so that the voltage corresponds to the allowable time range of “specified time ± allowable time”. Thus, when the difference between the pulse time interval and the specified time is within the allowable time, it is determined that the amplitude pulse generated in the reset voltage signal S105 is a normal amplitude pulse, and the difference between the pulse time interval and the specified time is determined. Is not within the allowable time, it is determined that the amplitude pulse generated in the reset voltage signal S105 is not a regular amplitude pulse but is caused by noise or the like.
前記許容時間は、例えば、ノイズがのらない状態において、負パルス検出用コンパレータ２３の出力Ｓ１０８が立ち上がったタイミングと正パルス検出用コンパレータ２４の出力Ｓ１０９が立ち上がったタイミングとの時間間隔と、前記入力信号Ｓ１００を遅延させる際の規定時間との差のばらつき等に基づき設定される。つまり、許容電圧範囲は、ノイズがのらない状態において、パルス時間間隔がとり得る最大値及び最小値の範囲相当に設定され、すなわち、パルス時間間隔から、リセット用電圧信号Ｓ１０５に生じた振幅パルスが、ノイズではなく正規の振幅パルスであるとみなすことの可能な値に設定される。
The allowable time is, for example, the time interval between the timing when the output S108 of the negative pulse detection comparator 23 rises and the timing when the output S109 of the positive
そして、時間間隔計測ユニット２５の出力端子は、フリップフロップ２７のクロック端子ＣＬＫに接続され、前記時間間隔計測ユニット２６の出力端子は、フリップフロップ２７のリセット端子ＣＬＲに接続される。また、フリップフロップ２７の入力端子Ｄは抵抗Ｒ１７を介して電源電位Ｖｃｃ２に接続される。そして、フリップフロップ２７の非反転出力端子Ｑが信号復元部２の出力端に接続され、この非反転出力端子Ｑの出力が、信号復元部２で復元された復元信号Ｓ１１２として出力される。
The output terminal of the time
そして、入力信号Ｓ１００（図２（ａ））が信号変換部１に入力されると、この入力信号Ｓ１００は、抵抗Ｒ１１及びコンデンサＣ１１からなる遅延回路にて遅延させられ、バッファ１２で波形成型された後、入力信号Ｓ１００を遅延させ波形成型した信号と入力信号Ｓ１００とが排他的論理和回路１３に入力される。そして、排他的論理和回路１３にてこれら信号の排他的論理和がとられ、排他的論理和回路１３の出力信号Ｓ１０１と入力信号Ｓ１００との論理積が論理積回路１５Ａでとられることにより、入力信号Ｓ１００の論理値“０”から論理値“１”への立ち上がりエッジに同期したエッジ信号Ｓ１０２（図２（ｂ））が抽出される。
When the input signal S100 (FIG. 2A) is input to the
同様に、排他的論理和回路１３の出力信号Ｓ１０１と入力信号Ｓ１００の反転信号との論理積が論理積回路１５Ｂでとられることにより、入力信号Ｓ１００の論理値“１”から論理値“０”への立ち下がりエッジに同期したエッジ信号Ｓ１０３が抽出される（図２（ｃ））。
前述のように、抵抗Ｒ１１とコンデンサＣ１１とで入力信号Ｓ１００を予め設定した規定時間だけ遅延させる積分回路を構成していて、エッジ信号Ｓ１０２およびＳ１０３の時間幅は、当該遅延回路による遅延時間に等しい。すなわち、エッジ信号Ｓ１０２およびＳ１０３は、時間幅が上記規定時間で規定された方形波の信号となる。また、上記規定時間は、インテリジェントモジュール（ＩＰＭ）に発生するノイズの時間幅とは異なるよう設定される。
Similarly, the logical product of the output signal S101 of the exclusive OR
As described above, the resistor R11 and the capacitor C11 constitute an integration circuit that delays the input signal S100 by a preset specified time, and the time widths of the edge signals S102 and S103 are equal to the delay time by the delay circuit. . That is, the edge signals S102 and S103 are square wave signals whose time width is defined by the specified time. The specified time is set to be different from the time width of noise generated in the intelligent module (IPM).
エッジ信号Ｓ１０２は、セット用絶縁トランスＴＬ１１側の、Ｐチャネル電界効果型トランジスタＴｒ１１及びＮチャネル電界効果型トランジスタＴｒ１２のゲート端子にそれぞれ入力されるため、セット用絶縁トランスＴＬ１１の１次巻線Ｍ１１を励磁するためのセット用絶縁トランス励磁パルスとして動作することになる。
このため、時刻ｔ１１において、入力信号Ｓ１００の立ち上がりエッジに同期してエッジ信号Ｓ１０２が立ち上がると（図２（ｂ））、Ｐチャネル電界効果型トランジスタＴｒ１１は非導通状態、Ｎチャネル電界効果型トランジスタＴｒ１２は導通状態となる。これにより、電源電位Ｖｃｃ１、１次巻線Ｍ１１、Ｎチャネル電界効果型トランジスタＴｒ１２、接地という経路で励磁電流が流れ（図２（ｆ））、これに伴いＮチャネル電界効果型トランジスタＴｒ１２のドレイン電流も増加し（図２（ｄ））、１次巻線Ｍ１１の励磁電流及びＮチャネル電界効果型トランジスタＴｒ１２のドレイン電流は、１次巻線Ｍ１１の直流抵抗値と電源電位Ｖｃｃ１とにより定まる電流値（Ｖｃｃ１／抵抗値）相当の一定電流に保持される。
Since the edge signal S102 is input to the gate terminals of the P-channel field effect transistor Tr11 and the N-channel field effect transistor Tr12 on the setting insulating transformer TL11 side, the edge signal S102 is supplied to the primary winding M11 of the setting insulating transformer TL11. It will operate as a set isolation transformer excitation pulse for excitation.
For this reason, when the edge signal S102 rises in synchronization with the rising edge of the input signal S100 at time t11 (FIG. 2B), the P-channel field effect transistor Tr11 is non-conductive and the N-channel field effect transistor Tr12. Becomes conductive. As a result, an exciting current flows through the path of the power supply potential Vcc1, the primary winding M11, the N-channel field effect transistor Tr12, and the ground (FIG. 2 (f)), and accordingly, the drain current of the N-channel field effect transistor Tr12. (FIG. 2 (d)), the exciting current of the primary winding M11 and the drain current of the N-channel field effect transistor Tr12 are current values determined by the DC resistance value of the primary winding M11 and the power supply potential Vcc1. It is held at a constant current equivalent to (Vcc1 / resistance value).
ここで、１次巻線Ｍ１１のインダクタンスをＬ１１とすると、１次巻線Ｍ１１の励磁電流の増加率は、Ｖｃｃ１（電源電位）／Ｌ１１となる。電源電位Ｖｃｃ１及び１次巻線Ｍ１１のインダクタンスＬ１１は、１次巻線Ｍ１１に流れる励磁電流を急速に増加し得る値であって、この励磁電流の増加に伴い、２次巻線Ｍ１２から得られる電圧信号に負のパルスを発生させることが可能な値に設定される。１次巻線Ｍ１１のインダクタンスＬ１１は比較的小さいため、Ｎチャネル電界効果型トランジスタＴｒ１２を導通させると、１次巻線Ｍ１１に流れる励磁電流は急速に増大し、１次巻線Ｍ１１の直流抵抗により定まる“Ｖｃｃ１／直流抵抗値”相当の一定電流で飽和することになる（図２（ｆ））。 Here, when the inductance of the primary winding M11 is L11, the increasing rate of the excitation current of the primary winding M11 is Vcc1 (power supply potential) / L11. The power supply potential Vcc1 and the inductance L11 of the primary winding M11 are values that can rapidly increase the excitation current flowing in the primary winding M11, and are obtained from the secondary winding M12 as the excitation current increases. It is set to a value capable of generating a negative pulse in the voltage signal. Since the inductance L11 of the primary winding M11 is relatively small, when the N-channel field effect transistor Tr12 is turned on, the exciting current flowing in the primary winding M11 increases rapidly, and is caused by the DC resistance of the primary winding M11. It saturates at a constant current corresponding to the determined “Vcc1 / DC resistance value” (FIG. 2 (f)).
そして、時刻ｔ１２で、エッジ信号Ｓ１０２が立ち下がると、Ｐチャネル電界効果型トランジスタＴｒ１１は導通状態、Ｎチャネル電界効果型トランジスタＴｒ１２は非導通状態となるため、電源電位Ｖｃｃ１、１次巻線Ｍ１１、Ｐチャネル電界効果型トランジスタＴｒ１１、電源電位Ｖｃｃ１の経路で電流が流れ、１次巻線Ｍ１１に蓄積されていたエネルギーが、１次巻線Ｍ１１の直流抵抗とＰチャネル電界効果型トランジスタＴｒ１１のオン抵抗とで消費され、励磁電流が急速に減少する（図２（ｆ））。 When the edge signal S102 falls at time t12, the P-channel field effect transistor Tr11 is turned on and the N-channel field effect transistor Tr12 is turned off, so that the power supply potential Vcc1, the primary winding M11, A current flows through the path of the P-channel field effect transistor Tr11 and the power supply potential Vcc1, and the energy accumulated in the primary winding M11 is the DC resistance of the primary winding M11 and the on-resistance of the P-channel field effect transistor Tr11. The excitation current decreases rapidly (FIG. 2 (f)).
ここで、この回路の時定数は、Ｌ１１／総抵抗値となる。なお、Ｌ１１は、１次巻線Ｍ１１のインダクタンス、総抵抗値は、１次巻線Ｍ１１の直流抵抗とＰチャネル電界効果型トランジスタＴｒ１１のオン抵抗との和である。
前記１次巻線Ｍ１１、１次巻線Ｍ１１の直流抵抗及びＰチャネル電界効果型トランジスタＴｒ１１のオン抵抗は、１次巻線Ｍ１１に流れる励磁電流を急速に減少し得る値であって、この励磁電流の減少に伴い、２次巻線Ｍ１２から得られる電圧信号に正のパルスを発生させることが可能な値に設定される。１次巻線Ｍ１１のインダクタンスＬ１１は比較的小さいため、回路の時定数も小さくなり、Ｐチャネル電界効果型トランジスタＴｒ１１を導通させると励磁電流は速やかに減衰し、これに伴って、Ｐチャネル電界効果型トランジスタＴｒ１１のドレイン電流は、急速に増加した後、１次巻線Ｍ１１に蓄積されていたエネルギーの消費に伴い急速に減少する（図２（ｅ））。
Here, the time constant of this circuit is L11 / total resistance value. L11 is the inductance of the primary winding M11, and the total resistance is the sum of the DC resistance of the primary winding M11 and the on-resistance of the P-channel field effect transistor Tr11.
The DC resistance of the primary winding M11, the primary winding M11, and the on-resistance of the P-channel field effect transistor Tr11 are values that can rapidly reduce the excitation current flowing through the primary winding M11. As the current decreases, the voltage signal obtained from the secondary winding M12 is set to a value that can generate a positive pulse. Since the inductance L11 of the primary winding M11 is relatively small, the time constant of the circuit also becomes small. When the P-channel field effect transistor Tr11 is turned on, the exciting current is quickly attenuated, and accordingly, the P-channel field effect is reduced. The drain current of the type transistor Tr11 increases rapidly and then decreases rapidly with the consumption of energy stored in the primary winding M11 (FIG. 2 (e)).
また、Ｎチャネル電界効果型トランジスタＴｒ１２のドレイン電流は、Ｎチャネル電界効果型トランジスタＴｒ１２を非導通とさせることにより減少する（図２（ｄ））。
このような構成とすることにより、図２（ｆ）に示すように、セット用絶縁トランスＴＬ１１の１次巻線Ｍ１１を励磁するためのパルス信号となるエッジ信号Ｓ１０２が、時刻ｔ１１でＬＯＷレベルからＨＩＧＨレベルに立ち上がるときに、大きな“＋ｄｉ／ｄｔ”を発生すると共に、時刻ｔ１２でＨＩＧＨレベルからＬＯＷレベルに切り替わるときに、大きな“−ｄｉ／ｄｔ”となる励磁電流を１次巻線Ｍ１１に発生させることが可能となる。
Further, the drain current of the N-channel field effect transistor Tr12 is reduced by making the N-channel field effect transistor Tr12 non-conductive (FIG. 2D).
With this configuration, as shown in FIG. 2F, the edge signal S102, which is a pulse signal for exciting the primary winding M11 of the setting insulating transformer TL11, is changed from the LOW level at time t11. When rising to the HIGH level, a large “+ di / dt” is generated, and when switching from the HIGH level to the LOW level at time t12, an excitation current that is a large “−di / dt” is generated in the primary winding M11. It becomes possible to make it.
このように、セット用絶縁トランスＴＬ１１の１次巻線Ｍ１１に大きな“＋ｄｉ／ｄｔ”、“−ｄｉ／ｄｔ”が発生することにより、２次巻線Ｍ１２には、Ｍ２１＊ｄｉ／ｄｔ（Ｍ２１は１次巻線及び２次巻線の相互インダクタンス）なる電圧が発生され、これにより“＋ｄｉ／ｄｔ”が発生したときには負値、“−ｄｉ／ｄｔ”が発生したときには正値となる振幅のパルスがセット用電圧信号Ｓ１０４に発生することになる。 As described above, when large “+ di / dt” and “−di / dt” are generated in the primary winding M11 of the insulating transformer TL11 for setting, the secondary winding M12 has M21 * di / dt (M21 Is a negative value when "+ di / dt" is generated, and a positive value when "-di / dt" is generated. A pulse is generated in the set voltage signal S104.
コンパレータ２１の反転入力端子には、セット用電圧信号Ｓ１０４が入力され、非反転入力端子には基準電圧Ｖｔｈ１よりも低い基準電圧Ｖｔｈ２が入力されるため、コンパレータ２１の出力Ｓ１０６は、セット用電圧信号Ｓ１０４が基準電圧Ｖｔｈ２を下回る間、ＨＩＧＨレベルとなる（図２（ｈ））。また、コンパレータ２２の反転入力端子には、基準電圧Ｖｔｈ１よりも高い基準電圧Ｖｔｈ３が入力され、非反転入力端子にはセット用電圧信号Ｓ１０４が入力されることから、コンパレータ２２の出力Ｓ１０７は、セット用電圧信号Ｓ１０４が基準電圧Ｖｔｈ３を上回る間、ＨＩＧＨレベルとなる（図２（ｉ））。つまり、コンパレータ２１の出力Ｓ１０６に、入力信号Ｓ１００の立ち上がりエッジ（つまりエッジ信号Ｓ１０２の立ち上がりエッジ）に同期した振幅パルスが発生し、コンパレータ２２の出力Ｓ１０７に、入力信号Ｓ１００の遅延信号の立ち上がりエッジ（つまりエッジ信号Ｓ１０２の立ち下がりエッジ）に同期した振幅パルスが発生することになる。
Since the set voltage signal S104 is input to the inverting input terminal of the
時間間隔計測ユニット２５では、コンパレータ２１の出力Ｓ１０６の立ち上がりで、前述の積分回路での積分を開始してこれに基づき時間計測を開始し、コンパレータ２２の出力Ｓ１０７の立ち上がりで積分回路での積分を終了する。積分回路では、定電流を積分しているため積分電圧は、時間の経過に比例して増加する（図２（ｊ））。
積分終了時の積分電圧が、予め設定した許容時間相当の許容電圧範囲（Ｖｔｈ４以上Ｖｔｈ５以下）にあるとき、セット用電圧信号Ｓ１０４に生じた振幅パルスは、信号変換部１から伝送された入力信号Ｓ１００に応じた正規のパルスであると判断し、セット信号Ｓ１１０が出力される（図２（ｋ））。
In the time
When the integration voltage at the end of the integration is within a permissible voltage range (Vth4 or more and Vth5 or less) corresponding to a preset permissible time, the amplitude pulse generated in the set voltage signal S104 is the input signal transmitted from the
そして、フリップフロップ２７では、時刻ｔ１３でセット信号Ｓ１１０が立ち上がると、この変化がフリップフロップ２７のクロック端子ＣＬＫに伝えられることで、フリップフロップ２７が入力端子Ｄに与えられている入力信号のレベル（電源電位Ｖｃｃ２）を読み取ってその出力信号Ｓ１１２がＬＯＷレベルからＨＩＧＨレベルに変化する（図２（ｔ））。
In the flip-
なお、時刻ｔ１１から時刻ｔ１３では、エッジ信号Ｓ１０３は、ＬＯＷレベルのままであるので、この間、リセット用絶縁トランスＴＬ１２は動作しない。
そして、時刻ｔ１４において、入力信号Ｓ１００の立ち下がりエッジに同期してエッジ信号Ｓ１０３が立ち上がると（図２（ｃ））、エッジ信号Ｓ１０３は、リセット用絶縁トランスＴＬ１２側の、Ｐチャネル電界効果型トランジスタＴｒ１３及びＮチャネル電界効果型トランジスタＴｒ１４のゲート端子にそれぞれ入力されるため、リセット用絶縁トランスＴＬ１２の１次巻線Ｍ１３を励磁するためのリセット用絶縁トランス励磁パルスとして動作することになる。
Since the edge signal S103 remains at the LOW level from the time t11 to the time t13, the reset insulating transformer TL12 does not operate during this period.
At time t14, when the edge signal S103 rises in synchronization with the falling edge of the input signal S100 (FIG. 2C), the edge signal S103 is a P-channel field effect transistor on the reset insulating transformer TL12 side. Since they are respectively input to the gate terminals of Tr13 and N-channel field effect transistor Tr14, they operate as a reset isolation transformer excitation pulse for exciting the primary winding M13 of the reset isolation transformer TL12.
このため、リセット用絶縁トランスＴＬ１２側のＰチャネル電界効果型トランジスタＴｒ１３は非導通状態、Ｎチャネル電界効果型トランジスタＴｒ１４は導通状態となるため、電源電位Ｖｃｃ１、１次巻線Ｍ１３、Ｎチャネル電界効果型トランジスタＴｒ１４、接地という経路で急速に励磁電流が流れ（図２（ｎ））、これに伴いＮチャネル電界効果型トランジスタＴｒ１４のドレイン電流も増加し（図２（ｌ））、１次巻線Ｍ１３の励磁電流及びＮチャネル電界効果型トランジスタＴｒ１４のドレイン電流は、１次巻線Ｍ１３の直流抵抗値と電源電位Ｖｃｃ１とにより定まる電流値（Ｖｃｃ１／抵抗値）相当の一定電流に保持される。 For this reason, the P-channel field effect transistor Tr13 on the reset insulating transformer TL12 side is in a non-conductive state and the N-channel field effect transistor Tr14 is in a conductive state, so the power supply potential Vcc1, the primary winding M13, and the N-channel field effect. The exciting current rapidly flows through the path of the type transistor Tr14 and the ground (FIG. 2 (n)), and accordingly, the drain current of the N-channel field effect transistor Tr14 also increases (FIG. 2 (l)). The excitation current of M13 and the drain current of the N-channel field effect transistor Tr14 are held at a constant current corresponding to a current value (Vcc1 / resistance value) determined by the DC resistance value of the primary winding M13 and the power supply potential Vcc1.
ここで、１次巻線Ｍ１３のインダクタンスをＬ１３とすると、１次巻線Ｍ１３の励磁電流の増加率は、Ｖｃｃ１／Ｌ１３となる。電源電位Ｖｃｃ１及び１次巻線Ｍ１３のインダクタンスＬ１３は、１次巻線Ｍ１３に流れる励磁電流を急速に減少し得る値であって、この励磁電流の減少に伴い、２次巻線Ｍ１４から得られる電圧信号に正の振幅パルスを発生させることが可能な値に設定されている。１次巻線Ｍ１３のインダクタンスＬ１３は比較的小さいため、Ｎチャネル電界効果型トランジスタＴｒ１４を導通させると、Ｎチャネル電界効果型トランジスタＴｒ１４のドレイン電流は急速に増大し、１次巻線Ｍ１１の直流抵抗により定まる“Ｖｃｃ１／直流抵抗値”相当の一定電流で飽和することになる。 Here, if the inductance of the primary winding M13 is L13, the increasing rate of the excitation current of the primary winding M13 is Vcc1 / L13. The power supply potential Vcc1 and the inductance L13 of the primary winding M13 are values that can rapidly reduce the exciting current flowing in the primary winding M13, and are obtained from the secondary winding M14 as the exciting current decreases. It is set to a value capable of generating a positive amplitude pulse in the voltage signal. Since the inductance L13 of the primary winding M13 is relatively small, when the N-channel field effect transistor Tr14 is turned on, the drain current of the N-channel field effect transistor Tr14 rapidly increases and the DC resistance of the primary winding M11 is increased. It saturates at a constant current corresponding to “Vcc1 / DC resistance value”.
そして、時刻ｔ１５で、エッジ信号Ｓ１０３が立ち下がると、Ｐチャネル電界効果型トランジスタＴｒ１３は導通状態、Ｎチャネル電界効果型トランジスタＴｒ１４は非導通状態となるため、電源電位Ｖｃｃ１、１次巻線Ｍ１３、Ｐチャネル電界効果型トランジスタＴｒ１３、電源電位Ｖｃｃ１の経路で電流が流れ、１次巻線Ｍ１３に蓄積されていたエネルギーが、１次巻線Ｍ１３の直流抵抗とＰチャネル電界効果型トランジスタＴｒ１３のオン抵抗とで消費され、励磁電流が急速に減少する（図２（ｎ））。 When the edge signal S103 falls at time t15, the P-channel field effect transistor Tr13 is turned on and the N-channel field effect transistor Tr14 is turned off, so that the power supply potential Vcc1, the primary winding M13, A current flows through the path of the P-channel field effect transistor Tr13 and the power supply potential Vcc1, and the energy accumulated in the primary winding M13 is the DC resistance of the primary winding M13 and the on-resistance of the P-channel field effect transistor Tr13. The excitation current decreases rapidly (FIG. 2 (n)).
ここで、この回路の時定数は、Ｌ１３／総抵抗値となる。なお、Ｌ１３は１次巻線Ｍ１３のインダクタンス、総抵抗値は、１次巻線Ｍ１３の直流抵抗とＰチャネル電界効果型トランジスタＴｒ１３のオン抵抗との和である。
前記１次巻線Ｍ１３、１次巻線Ｍ１３の直流抵抗及びＰチャネル電界効果型トランジスタＴｒ１３のオン抵抗は、１次巻線Ｍ１３に流れる励磁電流を急速に減少し得る値であって、この励磁電流の減少に伴い、２次巻線Ｍ１４から得られる電圧信号に正のパルスを発生させることが可能な値に設定されている。１次巻線Ｍ１３のインダクタンスＬ１３は比較的小さいため、回路の時定数も小さくなり、Ｐチャネル電界効果型トランジスタＴｒ１３を導通させると励磁電流は速やかに減衰し、これに伴って、Ｐチャネル電界効果型トランジスタＴｒ１３のドレイン電流は、急速に増加した後、１次巻線Ｍ１３に蓄積されていたエネルギーの消費に伴い急速に減少する（図２（ｍ））。
Here, the time constant of this circuit is L13 / total resistance value. Note that L13 is the inductance of the primary winding M13, and the total resistance value is the sum of the DC resistance of the primary winding M13 and the on-resistance of the P-channel field effect transistor Tr13.
The DC resistance of the primary winding M13, the primary winding M13, and the on-resistance of the P-channel field effect transistor Tr13 are values that can rapidly reduce the excitation current flowing through the primary winding M13. As the current decreases, the voltage signal obtained from the secondary winding M14 is set to a value that can generate a positive pulse. Since the inductance L13 of the primary winding M13 is relatively small, the time constant of the circuit also becomes small, and when the P-channel field effect transistor Tr13 is turned on, the exciting current is quickly attenuated. The drain current of the type transistor Tr13 rapidly increases and then rapidly decreases with the consumption of the energy accumulated in the primary winding M13 (FIG. 2 (m)).
また、Ｎチャネル電界効果型トランジスタＴｒ１４のドレイン電流は、Ｎチャネル電界効果型トランジスタＴｒ１４を非導通とさせることにより減少する（図２（ｌ））。
このような構成とすることにより、図２（ｎ）に示すように、リセット用絶縁トランスＴＬ１２の１次巻線Ｍ１３を励磁するための励磁パルスとなるエッジ信号Ｓ１０３が、時刻ｔ１４でＬＯＷレベルからＨＩＧＨレベルに立ち上がるときに、大きな“＋ｄｉ／ｄｔ”を発生すると共に、時刻ｔ１５でＨＩＧＨレベルからＬＯＷレベルに切り替わるときに、大きな“−ｄｉ／ｄｔ”となる励磁電流を発生させることが可能となる。
Further, the drain current of the N-channel field effect transistor Tr14 is reduced by making the N-channel field effect transistor Tr14 non-conductive (FIG. 2 (l)).
With this configuration, as shown in FIG. 2 (n), the edge signal S103, which serves as an excitation pulse for exciting the primary winding M13 of the reset isolation transformer TL12, starts from the LOW level at time t14. When rising to the HIGH level, a large “+ di / dt” is generated, and when switching from the HIGH level to the LOW level at time t15, an exciting current that becomes a large “−di / dt” can be generated. .
このように、リセット用絶縁トランスＴＬ１２の１次巻線Ｍ１３に大きな“＋ｄｉ／ｄｔ”、“−ｄｉ／ｄｔ”が発生することにより、２次巻線Ｍ１４には、Ｍ２１′＊ｄｉ／ｄｔ（Ｍ２１′は１次巻線及び２次巻線の相互インダクタンス）なる電圧が発生され、これにより“＋ｄｉ／ｄｔ”が発生したときには負値、“−ｄｉ／ｄｔ”が発生したときには正値となる振幅のパルスがリセット用電圧信号Ｓ１０５に発生することになる。 As described above, when large “+ di / dt” and “−di / dt” are generated in the primary winding M13 of the reset insulating transformer TL12, the secondary winding M14 has M21 ′ * di / dt ( M21 ′ generates a voltage that is a mutual inductance of the primary winding and the secondary winding, and thus becomes negative when “+ di / dt” occurs and becomes positive when “−di / dt” occurs. An amplitude pulse is generated in the reset voltage signal S105.
コンパレータ２３の反転入力端子にはリセット用電圧信号Ｓ１０５が入力され、非反転入力端子には、基準電圧Ｖｔｈ１よりも低い基準電圧Ｖｔｈ２が入力されるため、コンパレータ２３の出力Ｓ１０８は、リセット用電圧信号Ｓ１０５が基準電圧Ｖｔｈ２を下回る間、ＨＩＧＨレベルとなる（図２（ｐ））。また、コンパレータ２４の反転入力端子には、基準電圧Ｖｔｈ１よりも高い基準電圧Ｖｔｈ３が入力され、非反転入力端子にはリセット用電圧信号Ｓ１０５が入力されることから、コンパレータ２４の出力Ｓ１０９は、リセット用電圧信号Ｓ１０５が基準電圧Ｖｔｈ３を上回る間、ＨＩＧＨレベルとなる（図２（ｑ））。つまり、コンパレータ２３からは入力信号Ｓ１００の立ち下がりエッジに同期したパルス信号が出力され、コンパレータ２４からは入力信号Ｓ１００の遅延信号の立ち下がりエッジに同期したパルス信号が出力されることになる。
Since the reset voltage signal S105 is input to the inverting input terminal of the comparator 23 and the reference voltage Vth2 lower than the reference voltage Vth1 is input to the non-inverting input terminal, the output S108 of the comparator 23 is the reset voltage signal. While S105 is lower than the reference voltage Vth2, it becomes HIGH level (FIG. 2 (p)). In addition, since the reference voltage Vth3 higher than the reference voltage Vth1 is input to the inverting input terminal of the
時間間隔計測ユニット２６では、コンパレータ２３の出力Ｓ１０８の立ち上がりで、前述の積分回路での積分を開始してこれに基づき時間計測を開始し、コンパレータ２４の出力Ｓ１０９の立ち上がりで積分回路での積分を終了する。積分回路では、定電流を積分しているため積分電圧は、時間の経過に比例して増加する（図２（ｒ））。
積分終了時の積分電圧が、予め設定した許容時間相当の許容電圧範囲（Ｖｔｈ４以上Ｖｔｈ５以下）にあるとき、リセット用電圧信号Ｓ１０５に生じた振幅パルスは正規の振幅パルスであるとして、リセット信号Ｓ１１１が出力される（図２（ｓ））。
In the time
When the integration voltage at the end of the integration is within a permissible voltage range (Vth4 or more and Vth5 or less) corresponding to a preset permissible time, the reset signal S111 is assumed that the amplitude pulse generated in the reset voltage signal S105 is a normal amplitude pulse. Is output (FIG. 2 (s)).
そして、フリップフロップ２７では、時刻ｔ１６でリセット信号Ｓ１１１が立ち上がると、この変化がフリップフロップ２７のリセット端子ＣＬＲに伝えられることから、フリップフロップ２７がリセットされてその出力信号Ｓ１１２がＨＩＧＨレベルからＬＯＷレベルに変化する（図２（ｔ））。
なお、時刻ｔ１４からｔ１６では、セット用電圧信号Ｓ１０４は、ＬＯＷレベルのままであるため、セット用絶縁トランスＴＬ１１側は動作しない。
以上の動作により、図２（ａ）に示す入力信号Ｓ１００が、セット用絶縁トランスＴＬ１１、リセット用絶縁トランスＴＬ１２を介して伝達され、図２（ｔ）に示すように、フリップフロップ２７の出力信号Ｓ１１２として復元されることになる。
In the flip-
Note that, from time t14 to t16, the setting voltage signal S104 remains at the LOW level, and therefore the setting insulating transformer TL11 side does not operate.
With the above operation, the input signal S100 shown in FIG. 2A is transmitted through the set insulating transformer TL11 and the reset insulating transformer TL12, and the output signal of the flip-
ここで、図１０に示すように実装された昇降圧コンバータ用インテリジェントモジュールにおいて、ワイヤボンディング線を流れる主回路電流により生成される磁界による影響を受け、磁界変化に起因するノイズがセット用絶縁トランスＴＬ１１のセット用電圧信号Ｓ１０４に混入し、実際には、入力信号Ｓ１００が立ち上がっていないにも関わらず、セット用電圧信号Ｓ１０４に負の振幅パルス及び正の振幅パルスがこの順に生じた場合、コンパレータ２１の出力Ｓ１０６は、セット用電圧信号Ｓ１０４が基準電圧Ｖｔｈ２を下回る間ＨＩＧＨレベルとなるパルス信号となり、コンパレータ２２の出力Ｓ１０７は、セット用電圧信号Ｓ１０４が基準電圧Ｖｔｈ３を上回る間ＨＩＧＨレベルとなるパルス信号を出力する。
Here, in the intelligent module for the buck-boost converter mounted as shown in FIG. 10, the noise caused by the change in the magnetic field is affected by the magnetic field generated by the main circuit current flowing through the wire bonding line, and the setting isolation transformer TL11. In the case where a negative amplitude pulse and a positive amplitude pulse are generated in this order in the set voltage signal S104 even though the input signal S100 does not rise, the
このため、時間間隔計測ユニット２５では、コンパレータ２１の出力Ｓ１０６が立ち上がった時点で積分回路での積分を開始し、コンパレータ２２の出力Ｓ１０７が立ち上がった時点で積分回路での積分を終了する。
ここで、時間間隔計測ユニット２５では、パルス時間間隔の許容範囲として、ノイズがのらない状態において、パルス時間間隔がとり得る最大値及び最小値の範囲相当に設定されている。
For this reason, the time
Here, in the time
このため、コンパレータ２１の出力Ｓ１０６及びコンパレータ２２の出力Ｓ１０７に生じたパルスが、セット用電圧信号Ｓ１０４にノイズに起因した振幅パルスが発生したため生じたものであると、コンパレータ２１及び２２の出力Ｓ１０６及びＳ１０７に生じたパルスのパルス時間間隔が、入力信号Ｓ１００の遅延信号を生成する際の規定時間よりも長い状態、或いは短い状態となり、時間間隔計測ユニット２５における積分電圧が、許容電圧範囲内に収まらないことから、セット用電圧信号Ｓ１０４に生じた振幅パルスは、正規の振幅パルスであると判断されない。このため、時間間隔計測ユニット２５ではセット信号Ｓ１１０を出力しない。したがって、ノイズに起因して誤った振幅パルスが発生したセット用電圧信号Ｓ１０４に基づいて、入力信号Ｓ１００の復元が行なわれることを回避することができる。
For this reason, if the pulse generated at the output S106 of the
また、セット用電圧信号Ｓ１０４に、ノイズにより正の振幅パルスが生じた後に負の振幅パルスが発生した場合には、コンパレータ２２の出力Ｓ１０７が立ち上がった後、コンパレータ２１の出力Ｓ１０６が立ち上がることになり、コンパレータ２１の出力Ｓ１０６が立ち上がった時点で積分回路が起動し積分が開始される。しかしながら、その後コンパレータ２２の出力Ｓ１０７が立ち上がらないため、積分回路の積分値が上限値に達した時点で時間間隔計測ユニット２５では積分を停止し、積分値が許容電圧範囲外となるため、正規のパルスではないとしてセット信号Ｓ１１０を出力しない。
When a negative amplitude pulse is generated after a positive amplitude pulse is generated due to noise in the set voltage signal S104, the output S107 of the
また、セット用電圧信号Ｓ１０４に、ノイズにより正の振幅パルスのみが生じた場合には、まず、コンパレータ２２の出力Ｓ１０７が立ち上がるが、このとき積分回路が作動していなければ、積分値は零のままとなるため、セット信号Ｓ１１０は出力されない。
このように、コンパレータ２１の出力Ｓ１０６及びコンパレータ２２の出力Ｓ１０７に生じたパルスのパルス時間間隔を計測することにより、セット用電圧信号Ｓ１０４にノイズが混入したことに起因して、入力信号Ｓ１００が立ち上がったとして誤判断されることを低減することができる。
If only a positive amplitude pulse is generated in the set voltage signal S104 due to noise, first, the output S107 of the
In this way, by measuring the pulse time interval of the pulses generated at the output S106 of the
同様に、ワイヤボンディング線を流れる主回路電流により生成される磁界による影響を受け、磁界変化に起因するノイズがリセット用絶縁トランスＴＬ１２のリセット用電圧信号Ｓ１０５に混入し、実際には、入力信号Ｓ１００が立ち下がっていないにも関わらず負の振幅パルス及び正の振幅パルスがこの順に生じた場合、コンパレータ２３の出力Ｓ１０８は、リセット用電圧信号Ｓ１０５が基準電圧Ｖｔｈ２を下回る間ＨＩＧＨレベルとなり、コンパレータ２４の出力Ｓ１０９は、リセット用電圧信号Ｓ１０５が基準電圧Ｖｔｈ３を上回る間ＨＩＧＨレベルとなる。
Similarly, under the influence of the magnetic field generated by the main circuit current flowing through the wire bonding line, noise caused by the change in the magnetic field is mixed into the reset voltage signal S105 of the reset isolation transformer TL12, and actually the input signal S100. When a negative amplitude pulse and a positive amplitude pulse are generated in this order despite the fact that the voltage does not fall, the output S108 of the comparator 23 becomes HIGH level while the reset voltage signal S105 falls below the reference voltage Vth2, and the
このため、時間間隔計測ユニット２６では、コンパレータ２３の出力Ｓ１０８が立ち上がった時点で積分回路での積分を開始し、コンパレータ２４の出力Ｓ１０９が立ち上がった時点で積分回路での積分を終了する。
ここで、時間間隔計測ユニット２６では、パルス時間間隔の許容範囲として、ノイズがのらない状態において、パルス時間間隔がとり得る最大値及び最小値の範囲相当に設定される。
For this reason, the time
Here, in the time
このため、コンパレータ２３の出力Ｓ１０８及びコンパレータ２４の出力Ｓ１０９に生じたパルスが、リセット用電圧信号Ｓ１０５にノイズに起因した振幅パルスが発生したため生じたものであると、コンパレータ２３及び２４の出力Ｓ１０８及びＳ１０９に生じたパルスのパルス時間間隔が、入力信号Ｓ１００の遅延信号を生成する際の規定時間よりも長い状態、或いは短い状態となり、時間間隔計測ユニット２６における積分電圧が、許容電圧範囲内に収まらないことから、リセット用電圧信号Ｓ１０５に生じた振幅パルスは、正規の振幅パルスであると判断されない。このため、時間間隔計測ユニット２６ではリセット信号Ｓ１１１を出力しない。したがって、ノイズに起因して誤った振幅パルスが発生したリセット用電圧信号Ｓ１０５に基づいて、入力信号Ｓ１００の復元が行なわれることを回避することができる。
Therefore, if the pulses generated at the output S108 of the comparator 23 and the output S109 of the
このように、コンパレータ２１、２２の出力Ｓ１０６、Ｓ１０７の立ち上がりのパルス時間間隔が、規定時間相当であるかどうか、同様に、コンパレータ２３、２４の出力Ｓ１０８、Ｓ１０９の立ち上がりのパルス時間間隔が、規定時間相当であるかどうかを判断することにより、セット用電圧信号Ｓ１０４或いはＳ１０５に生じた振幅パルスが信号変換部１側から伝送された正規の振幅パルスであるか否かを判断し、パルス時間間隔が規定時間相当でないときには、ノイズにより生じた振幅パルスであると判断し、パルス時間間隔が規定時間相当であるときにのみ、セット用電圧信号Ｓ１０４或いはリセット用電圧信号Ｓ１０５に生じた振幅パルスは、ノイズではなく正規の振幅パルスであると判断するようにしたため、ノイズによる振幅パルスであるのか、正規の振幅パルスであるのかを的確に判別することができる。
As described above, whether the rising pulse time intervals of the outputs S106 and S107 of the
そして、このように、セット用絶縁トランスＴＬ１１からのセット用電圧信号Ｓ１０４及びリセット用絶縁トランスＴＬ１２からのリセット用電圧信号Ｓ１０５にノイズが生じた場合であっても正規の振幅パルスであるか否かを的確に判別することができるため、フリップフロップ２７では、入力信号Ｓ１００の立ち上がり、及び入力信号Ｓ１００の立ち下がりに同期した信号を的確に復元することができ、信頼性の高い復元信号Ｓ１１２を得ることができる。
As described above, whether noise is generated in the set voltage signal S104 from the set insulation transformer TL11 and the reset voltage signal S105 from the reset insulation transformer TL12 is a normal amplitude pulse. Therefore, the flip-
したがって、昇降圧インバータ用インテリジェントパワーモジュールを、図１０に示すように、主端子７７、７８とＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂを接続するボンディングワイヤ７４ａ〜７４ｃと、ＩＧＢＴのゲート駆動および監視を行う回路基板７５とが接近した配置とした場合であっても、ボンディングワイヤ７４ａ〜７４ｃを流れる主回路電流で生成される磁界によるノイズの影響を低減することができ、より信頼性の高い昇降圧インバータ用インテリジェントパワーモジュールを実現することができる。
Therefore, as shown in FIG. 10, the intelligent power module for the step-up / step-down inverter includes
特に、入力信号Ｓ１００の復元に用いる２次巻線側の出力信号Ｓ１０４及びＳ１０５に重畳された振幅パルスをノイズによるものであるか正規のものであるかを的確に判別することができるため、効果的である。
また、セット用絶縁トランスＴＬ１１の２次巻線Ｍ１２の電圧信号に、入力信号Ｓ１００の立ち上がりに同期した振幅パルスとこれよりも規定時間だけ遅延した振幅パルスとを発生させる方法として、エッジ信号Ｓ１０２の立ち上がりエッジと立ち下がりエッジとを利用したため、２次巻線Ｍ１２側に入力信号Ｓ１００よりも規定時間だけ遅延した振幅パルスを発生させるために、新たな制御信号を生成することなく、実現することができる。
In particular, it is possible to accurately determine whether the amplitude pulse superimposed on the output signals S104 and S105 on the secondary winding side used for the restoration of the input signal S100 is due to noise or normal, which is advantageous. Is.
Further, as a method of generating an amplitude pulse synchronized with the rising of the input signal S100 and an amplitude pulse delayed by a specified time from the voltage signal of the secondary winding M12 of the setting isolation transformer TL11, Since the rising edge and the falling edge are used, an amplitude pulse delayed by a specified time from the input signal S100 on the secondary winding M12 side can be generated without generating a new control signal. it can.
さらに、エッジ信号Ｓ１０２を、入力信号Ｓ１００と、この入力信号Ｓ１００を規定時間だけ遅延させた信号とから生成しており、エッジ信号Ｓ１０２のパルス幅は常に規定時間相当の一定幅であるため、このエッジ信号Ｓ１０２の立ち上がりエッジ及び立ち下がりエッジに同期したパルス信号を２次巻線Ｍ１２側に発生させることにより、２次巻線Ｍ１２側に、入力信号Ｓ１００に同期した振幅パルスと、これよりも規定時間だけ遅延した振幅パルスとを容易に発生させることができる。 Further, the edge signal S102 is generated from the input signal S100 and a signal obtained by delaying the input signal S100 by a specified time, and the pulse width of the edge signal S102 is always a constant width corresponding to the specified time. By generating a pulse signal synchronized with the rising edge and the falling edge of the edge signal S102 on the secondary winding M12 side, an amplitude pulse synchronized with the input signal S100 on the secondary winding M12 side, and more prescribed than this. An amplitude pulse delayed by time can be easily generated.
同様に、リセット用絶縁トランスＴＬ１２側の場合も、２次巻線Ｍ１４の電圧信号に、入力信号Ｓ１００の立ち下がりに同期した振幅パルスと、これよりも規定時間だけ遅延した振幅パルスとを発生させる方法として、エッジ信号Ｓ１０３の立ち上がりエッジと立ち下がりエッジとを利用したため、２次巻線Ｍ１４側に入力信号Ｓ１００よりも規定時間だけ遅延した振幅パルスを発生させるための新たな制御信号を生成することなく実現することができる。 Similarly, in the case of the reset isolation transformer TL12 side, an amplitude pulse synchronized with the falling edge of the input signal S100 and an amplitude pulse delayed by a specified time are generated in the voltage signal of the secondary winding M14. Since a rising edge and a falling edge of the edge signal S103 are used as a method, a new control signal for generating an amplitude pulse delayed by a specified time from the input signal S100 on the secondary winding M14 side is generated. Can be realized.
また、入力信号Ｓ１００と、この入力信号Ｓ１００を規定時間だけ遅延させた信号とから生成したエッジ信号Ｓ１０３を用いて、このエッジ信号Ｓ１０３の立ち上がりエッジ及び立ち下がりエッジに同期した振幅パルスを２次巻線Ｍ１４側に発生させているため、２次巻線Ｍ１４側に、入力信号Ｓ１００に同期した振幅パルスと、これよりも規定時間だけ遅延した振幅パルスとを容易に発生させることができる。 Further, by using an edge signal S103 generated from the input signal S100 and a signal obtained by delaying the input signal S100 by a specified time, an amplitude pulse synchronized with the rising edge and the falling edge of the edge signal S103 is secondarily wound. Since it is generated on the line M14 side, an amplitude pulse synchronized with the input signal S100 and an amplitude pulse delayed by a specified time can be easily generated on the secondary winding M14 side.
なお、上記実施の形態においては、本発明による信号伝送回路ＴＵを、車両機器用の電力変換装置に適用した場合について説明したが、これに限るものではなく、絶縁トランスを用いて信号伝送を行なうようにした電力変換装置であれば適用することができる。
また、空芯型のトランスに適用した場合について説明したが、鉄心を有するトランスであっても適用することができる。
In the above embodiment, the case where the signal transmission circuit TU according to the present invention is applied to a power conversion device for vehicle equipment has been described. However, the present invention is not limited to this, and signal transmission is performed using an insulating transformer. Any power conversion device as described above can be applied.
Moreover, although the case where it applied to an air core type transformer was demonstrated, even if it is a transformer which has an iron core, it is applicable.
また、上記実施の形態においては、２次巻線Ｍ１２側に入力信号Ｓ１００の立ち上がりエッジに同期した振幅パルス及びこれよりも規定時間だけ遅延した振幅パルスを発生させる際に、エッジ信号Ｓ１０２の立ち上がりエッジ及び立ち下がりエッジを用い、１つの制御信号から２つの振幅パルスを発生させる構成としているが、これに限るものではない。
例えば、入力信号Ｓ１００の立ち上がりエッジに同期した第１のパルスと、入力信号Ｓ１００の立ち上がりエッジよりも規定時間だけ遅延した第２のパルスとを生成し、これらのパルスを１次巻線Ｍ１１側に入力し、２次巻線Ｍ１２側に発生した、第１のパルスに相当する振幅パルスと、第２のパルスに相当する振幅パルスとの時間間隔が規定時間相当であるかを判定することにより、第１のパルスに相当する振幅パルスを正規の振幅パルスであるか否かを判定する構成としてもよい。
In the above embodiment, the rising edge of the edge signal S102 is generated when generating an amplitude pulse synchronized with the rising edge of the input signal S100 and an amplitude pulse delayed by a specified time from the secondary winding M12. The falling edge is used to generate two amplitude pulses from one control signal, but the present invention is not limited to this.
For example, a first pulse synchronized with the rising edge of the input signal S100 and a second pulse delayed by a specified time from the rising edge of the input signal S100 are generated, and these pulses are generated on the primary winding M11 side. By determining whether the time interval between the amplitude pulse corresponding to the first pulse and the amplitude pulse corresponding to the second pulse generated on the secondary winding M12 side is equivalent to the specified time, The amplitude pulse corresponding to the first pulse may be determined to determine whether it is a normal amplitude pulse.
また、上記実施の形態においては、２次巻線Ｍ１２側に入力信号Ｓ１００の立ち上がりエッジに同期した振幅パルス及びこれよりも規定時間だけ遅延した振幅パルスを発生させることでノイズによる振幅パルスであるか否かを判定する構成としたが、２次巻線Ｍ１２側に入力信号Ｓ１００の立ち上がりエッジに同期した振幅パルスとこの振幅パルスよりも規定時間だけ遅延した２以上の振幅パルスとを発生させる構成とし、２次巻線Ｍ１２側に入力信号Ｓ１００の立ち上がりエッジに同期した振幅パルスと、他の複数の振幅パルスとの時間間隔に基づいて、ノイズであるか否かを判定する構成としてもよい。 In the above embodiment, whether the amplitude pulse is generated by noise by generating an amplitude pulse synchronized with the rising edge of the input signal S100 and an amplitude pulse delayed by a specified time from the secondary winding M12. However, the secondary winding M12 is configured to generate an amplitude pulse synchronized with the rising edge of the input signal S100 and two or more amplitude pulses delayed by a specified time from the amplitude pulse. The secondary winding M12 may be configured to determine whether or not it is noise based on the time interval between the amplitude pulse synchronized with the rising edge of the input signal S100 and a plurality of other amplitude pulses.
また、上記実施の形態においては、ノイズによるものと判別されたときには、セット信号Ｓ１１０或いはリセット信号Ｓ１１１を出力しない構成としているが、これに限るものではない。
例えば、ノイズであるか否かに関わらず、セット信号Ｓ１１０及びリセット信号Ｓ１１１に基づいて入力信号Ｓ１００の復元を行う構成とし、さらに、ノイズであると判別されたときのセット信号Ｓ１１０或いはリセット信号Ｓ１１１であるか否かに応じて、この復元信号を有効な信号として取り扱うかどうかを判断する等、ノイズと判断されたか否かに応じて復元信号の取り扱い内容を変更するようにしてもよい。
In the above embodiment, the configuration is such that the set signal S110 or the reset signal S111 is not output when it is determined that the noise is caused, but the present invention is not limited to this.
For example, the input signal S100 is restored based on the set signal S110 and the reset signal S111 regardless of whether it is noise or not, and the set signal S110 or the reset signal S111 when it is determined that the noise is noise. Depending on whether or not the restoration signal is handled as a valid signal, the handling content of the restoration signal may be changed depending on whether or not it is judged as noise.
また、上記の説明において、最初に入力信号Ｓ１００の立ち上がりエッジを検出し、次に立ち下がりエッジを検出することにより、入力信号Ｓ１００のＨＩＧＨレベル信号を検出する実施形態について説明したが、逆に、最初に入力信号Ｓ１００の立ち下がりエッジを検出し、次に立ち上がりエッジを検出することにより、入力信号Ｓ１００のＬＯＷレベル信号を検出するようにしてもよい。
この場合においても、本発明が適用できることは明らかである。例えば、図１において、入力信号Ｓ１００が入力される信号変換部１の入力端と抵抗Ｒ１１の間にインバータを設け、復元信号Ｓ１１をフリップフロップ２７の反転出力端子Ｑバーから出力するようにすればよい。
In the above description, the embodiment has been described in which the high level signal of the input signal S100 is detected by first detecting the rising edge of the input signal S100 and then detecting the falling edge. The LOW level signal of the input signal S100 may be detected by first detecting the falling edge of the input signal S100 and then detecting the rising edge.
Even in this case, it is apparent that the present invention can be applied. For example, in FIG. 1, if an inverter is provided between the input end of the
また、上記の説明において、最初にエッジ信号Ｓ１０２，１０３の立ち上がりエッジを検出し、次に立ち下がりエッジを検出することにより、エッジ信号Ｓ１０２，１０３のＨＩＧＨレベル信号を検出する実施形態について説明したが、逆に最初にエッジ信号Ｓ１０２，１０３立ち下がりエッジを検出し、次に立ち上がりエッジを検出することにより、エッジ信号Ｓ１０２，１０３のＬＯＷレベル信号を検出するようにしてもよい。
この場合においても、本発明が適用できることは明らかである。例えば、図１において、論理積回路１５Ａ、１５Ｂの後段にそれぞれインバータを設けるとともに、コンパレータ２１，２２と時間間隔計測ユニット２５との接続関係を逆にし、かつ／もしくは、コンパレータ２３，２４と時間間隔計測ユニット２６との接続関係を逆にすればよい。
In the above description, the embodiment has been described in which the high level signal of the edge signals S102 and 103 is detected by first detecting the rising edge of the edge signals S102 and 103 and then detecting the falling edge. Conversely, the LOW level signal of the edge signals S102 and 103 may be detected by first detecting the falling edge of the edge signals S102 and 103 and then detecting the rising edge.
Even in this case, it is apparent that the present invention can be applied. For example, in FIG. 1, inverters are provided in the subsequent stages of the AND
また、上記の説明において、絶縁トランスＴＬ１１，ＴＬ１２の２次巻線Ｍ１２，Ｍ１４には、１次巻線Ｍ１１，Ｍ１３に“＋ｄｉ／ｄｔ”が発生したときには負値となる振幅のパルス（第１のパルス）、“−ｄｉ／ｄｔ”が発生したときには正値となる振幅のパルス（第２のパルス）が発生する実施形態について説明したが、一次巻線と２次巻線のいずれか一方の巻き方向を変えるとこの関係を逆転させることができる。すなわち、１次巻線Ｍ１１，Ｍ１３に“＋ｄｉ／ｄｔ”が発生したときには正値となる振幅のパルス（第１のパルス）、“−ｄｉ／ｄｔ”が発生したときには負値となる振幅のパルス（第２のパルス）が発生する。これらの場合においても、本発明が適用できることは明らかである。例えば、図１において、コンパレータ２１，２２と時間間隔計測ユニット２５との接続関係を逆にし、かつ／もしくは、コンパレータ２３，２４と時間間隔計測ユニット２６との接続関係を逆にすればよい。
In the above description, the secondary windings M12 and M14 of the insulating transformers TL11 and TL12 have a negative amplitude pulse (first pulse) when “+ di / dt” occurs in the primary windings M11 and M13. In the above embodiment, a pulse having a positive amplitude (second pulse) is generated when "-di / dt" is generated. However, one of the primary winding and the secondary winding is described. This relationship can be reversed by changing the winding direction. That is, a pulse having a positive amplitude (first pulse) when “+ di / dt” occurs in the primary windings M11 and M13, and a pulse having a negative value when “−di / dt” occurs. (Second pulse) is generated. In these cases, it is obvious that the present invention can be applied. For example, in FIG. 1, the connection relationship between the
また、上記は、図１に示す電源電位Ｖｃｃ１が正電位の場合の説明であるが、電源電位Ｖｃｃ１は負電位であってもよい。この場合においても、本発明が適用できることは明らかである。例えば、セット用絶縁トランスＴＬ１１側のＴｒ１１をＮチャネル電界効果型トランジスタ、Ｔｒ１２をＰチャネル電界効果型トランジスタとし、リセット用絶縁トランスＴＬ１２側のＴｒ１３をＮチャネル電界効果型トランジスタ、Ｔｒ１４をＰチャネル電界効果型トランジスタとすればよい。 Further, the above is a case where the power supply potential Vcc1 shown in FIG. 1 is a positive potential, but the power supply potential Vcc1 may be a negative potential. Even in this case, it is apparent that the present invention can be applied. For example, Tr11 on the set insulating transformer TL11 side is an N channel field effect transistor, Tr12 is a P channel field effect transistor, Tr13 on the reset insulating transformer TL12 side is an N channel field effect transistor, and Tr14 is a P channel field effect transistor. A type transistor may be used.
ここで、上記実施の形態において、セット用絶縁トランスＴＬ１１及びリセット用絶縁トランスＴＬ１２が請求項１のトランス手段に対応し、信号変換部１がエッジ検出信号生成手段に対応している。
また、セット用絶縁トランスＴＬ１１が請求項２の第１のトランス手段に対応し、リセット用絶縁トランスＴＬ１２が請求項２の第２のトランス手段に対応している。
Here, in the above embodiment, the setting insulating transformer TL11 and the reset insulating transformer TL12 correspond to the transformer means of
The set insulating transformer TL11 corresponds to the first transformer means of claim 2, and the reset insulating transformer TL12 corresponds to the second transformer means of claim 2.
また、Ｐチャネル電界効果型トランジスタＴｒ１１、Ｔｒ１３が第１のスイッチング素子に対応し、Ｎチャネル電界効果型トランジスタＴｒ１２、Ｔｒ１４が第２のスイッチング素子に対応している。
また、ＩＧＢＴ１１０５、１１０６が負荷へ流入する電流を通電及び遮断するスイッチング素子に対応し、ＣＰＵ１１１１ａが制御回路に対応し、保護機能付きゲートドライバＩＣ１１１５Ｕ、１１１５Ｄが駆動回路に対応し、信号伝送部１１１７が信号伝送部に対応している。
P-channel field effect transistors Tr11 and Tr13 correspond to the first switching element, and N-channel field effect transistors Tr12 and Tr14 correspond to the second switching element.
The
信号に関しては、エッジ信号Ｓ１０２、Ｓ１０３が方形波に対応する。
また、ＨＩＧＨレベル信号を検出する場合の入力信号Ｓ１００の立ち上がりエッジもしくはＬＯＷレベル信号を検出する場合の入力信号Ｓ１００の立ち下がりエッジが入力信号の開始エッジに対応し、ＨＩＧＨレベル信号を検出する場合の入力信号Ｓ１００の立ち下がりエッジもしくはＬＯＷレベル信号を検出する場合の入力信号Ｓ１００の立ち上がりエッジが入力信号の終了エッジに対応している。
Regarding signals, the edge signals S102 and S103 correspond to square waves.
Further, the rising edge of the input signal S100 when detecting the HIGH level signal or the falling edge of the input signal S100 when detecting the LOW level signal corresponds to the start edge of the input signal, and the HIGH level signal is detected. The falling edge of the input signal S100 or the rising edge of the input signal S100 when detecting the LOW level signal corresponds to the end edge of the input signal.
また、ＨＩＧＨレベル信号を検出する場合のエッジ信号Ｓ１０２，１０３の立ち上がりエッジもしくはＬＯＷレベル信号を検出する場合のエッジ信号Ｓ１０２，１０３の立ち下がりエッジが方形波の開始エッジに対応し、ＨＩＧＨレベル信号を検出する場合のエッジ信号Ｓ１０２，１０３の立ち下がりエッジもしくはＬＯＷレベル信号を検出する場合のエッジ信号Ｓ１０２，１０３の立ち上がりエッジが方形波の終了エッジに対応している。 The rising edge of the edge signals S102 and 103 when detecting the HIGH level signal or the falling edge of the edge signals S102 and 103 when detecting the LOW level signal corresponds to the start edge of the square wave, and the HIGH level signal The falling edge of the edge signals S102 and 103 when detecting or the rising edge of the edge signals S102 and 103 when detecting the LOW level signal corresponds to the end edge of the square wave.
１ 信号変換部
２ 信号復元部
１２ バッファ
１３ 排他的論理和回路
１４ インバータ
１５Ａ、１５Ｂ 論理積回路
２１、２３ 負パルス検出用コンパレータ
２２、２４ 正パルス検出用コンパレータ
２５、２６ 時間間隔計測ユニット
２７ フリップフロップ
１１０１ 電源
１１０２ 昇降圧コンバータ
１１０３ インバータ
１１０４ 電動機
１１０５、１１０６ ＩＧＢＴ
１１１１ 制御回路
１１１１ａ ＣＰＵ
１１１５Ｕ、１１１５Ｄ 保護機能付きゲートドライバＩＣ
１１１７ 信号伝送部
ＣＵ、ＣＤ アナログ−ＰＷＭ変換器
Ｃ、Ｃ１１〜Ｃ１４ コンデンサ
Ｄ１、Ｄ２ フライホイールダイオード
ＤＤ２、ＤＵ２ ダイオード
Ｌ リアクトル
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４ 巻線
Ｒ１１〜Ｒ１７ 抵抗
ＲＤ１、ＲＤ２、ＲＵ１、ＲＵ２ 抵抗
Ｓ１００ 入力信号
Ｓ１０２、Ｓ１０３ エッジ信号
Ｓ１０４ セット用電圧信号
Ｓ１０５ リセット用電圧信号
Ｓ１０６ コンパレータ２１の出力
Ｓ１０７ コンパレータ２２の出力
Ｓ１０８ コンパレータ２３の出力
Ｓ１０９ コンパレータ２４の出力
Ｓ１１０ セット信号
Ｓ１１１ リセット信号
Ｓ１１２ 復元信号
ＳＷ１、ＳＷ２ スイッチング素子
ＴＬ１１ セット用絶縁トランス
ＴＬ１２ リセット用絶縁トランス
Ｔｒ１１、Ｔｒ１３ Ｐチャネル電界効果型トランジスタ
Ｔｒ１２、Ｔｒ１４ Ｎチャネル電界効果型トランジスタ
ＴＵ 信号伝送回路
DESCRIPTION OF
1111
1115U, 1115D Gate driver IC with protection function
1117 Signal transmission unit CU, CD analog-PWM converter C, C11 to C14 Capacitor D1, D2 Flywheel diode DD2, DU2 Diode L Reactor M11, M12, M13, M14 Winding R11 to R17 Resistors RD1, RD2, RU1, RU2 Resistor S100 Input signal S102, S103 Edge signal S104 Setting voltage signal S105 Reset voltage signal S106 Output of
Claims (6)
時間幅が規定された方形波の開始エッジにより前記トランス手段の１次巻線のコイル電流の通電を開始または停止させ、前記方形波の終了エッジにより前記トランス手段の１次巻線のコイル電流の通電を停止または開始させることにより、前記トランスの２次巻線側に、前記方形波の開始エッジにより誘起される第１のパルスと前記方形波の終了エッジにより誘起される第２のパルスを得て、
前記第１のパルスと前記第２のパルスの時間間隔が所定の時間範囲にあるときに、前記第１のパルスと前記第２のパルスとから前記方形波相当の波形を復元することを特徴とする信号伝送回路。 Having transformer means,
Energization of the coil current of the primary winding of the transformer means is started or stopped by the start edge of the square wave having a prescribed time width, and the coil current of the primary winding of the transformer means is started by the end edge of the square wave. By stopping or starting energization, a first pulse induced by the start edge of the square wave and a second pulse induced by the end edge of the square wave are obtained on the secondary winding side of the transformer. And
When the time interval between the first pulse and the second pulse is within a predetermined time range, a waveform corresponding to the square wave is restored from the first pulse and the second pulse. Signal transmission circuit.
入力信号の開始及び終了のエッジに同期して時間幅が規定された第１および第２の方形波を生成するとともに、該第１および第２の方形波をそれぞれ前記第１および第２のトランス手段の１次巻線側に入力するエッジ検出信号生成手段を有し、
前記第１および第２のトランス手段の２次巻線側に生成されたパルス信号に基づきそれぞれの１次巻線側に入力された前記第１および第２の方形波相当の波形を復元しこれらに基づき前記入力信号を復元するようにした信号伝送回路であって、
前記第１および第２のトランス手段のそれぞれにおいて、
前記方形波の開始エッジにより前記トランス手段の１次巻線のコイル電流の通電を開始または停止させ、前記方形波の終了エッジにより前記トランス手段の１次巻線のコイル電流の通電を停止または開始させることにより、前記トランスの２次巻線側に、前記方形波の開始エッジにより誘起される第１のパルスと前記方形波の終了エッジにより誘起される第２のパルスを得て、
前記第１のパルスと前記第２のパルスの時間間隔が所定の時間範囲にあるときに、前記第１のパルスと前記第２のパルスとから前記方形波相当の波形を復元することを特徴とする信号伝送回路。 First and second transformer means;
First and second square waves having time widths defined in synchronization with the start and end edges of the input signal are generated, and the first and second transformers are respectively generated by the first and second transformers. An edge detection signal generating means for inputting to the primary winding side of the means;
Based on the pulse signal generated on the secondary winding side of the first and second transformer means, the waveforms corresponding to the first and second square waves input to the primary winding side are restored, and these are restored. A signal transmission circuit adapted to restore the input signal based on:
In each of the first and second transformer means,
Energization of the coil current of the primary winding of the transformer means is started or stopped by the start edge of the square wave, and the energization of the coil current of the primary winding of the transformer means is stopped or started by the end edge of the square wave. To obtain a first pulse induced by the start edge of the square wave and a second pulse induced by the end edge of the square wave on the secondary winding side of the transformer,
When the time interval between the first pulse and the second pulse is within a predetermined time range, a waveform corresponding to the square wave is restored from the first pulse and the second pulse. Signal transmission circuit.
前記第１のスイッチング素子に一端が接続された、１次巻線励磁用の第２のスイッチング素子と、を備え、
前記第１のスイッチング素子は、前記方形波の開始エッジの検出タイミングで非導通状態または導通状態、前記方形波の終了エッジの検出タイミングで導通状態または非導通状態に制御され、
前記第２のスイッチング素子は、前記方形波の開始エッジの検出タイミングで導通状態または非道通状態、前記方形波の終了エッジの検出タイミングで非導通状態または導通状態に制御されることを特徴とする請求項１または２に記載の信号伝送回路。 A first switching element for consuming stored energy of the primary winding connected between both ends of the primary winding of the transformer means;
A second switching element for exciting a primary winding having one end connected to the first switching element,
The first switching element is controlled to be in a non-conductive state or a conductive state at a detection timing of the square wave start edge, and to be in a conductive state or a non-conductive state at a detection timing of the square wave end edge,
The second switching element is controlled to be in a conductive state or a non-conductive state at a detection timing of a start edge of the square wave, and to be in a non-conductive state or a conductive state at a detection timing of an end edge of the square wave. The signal transmission circuit according to claim 1.
前記方形波が前記第１のスイッチング素子及び前記第２のスイッチング素子のゲートに入力されることを特徴とする請求項３記載の信号伝送回路。 The first switching element is a P or N channel field effect transistor, and the second switching element is an N or P channel field effect transistor having a drain side connected to the P or N channel field effect transistor. And
The signal transmission circuit according to claim 3, wherein the square wave is input to gates of the first switching element and the second switching element.
前記第１のタイマーが前記第１の時間の計時を完了してから前記第２のタイマーが前記第２の時間の計時を完了するまでの期間に前記第２のパルス信号が抽出されたときに、前記方形波相当の波形を復元することを特徴とする請求項１から請求項４の何れかに記載の信号伝送回路。 First and second comparators that extract the first and second pulse signals by comparing the output voltage of the secondary winding with respective reference voltages; and first and second triggers as a trigger A first timer and a second timer for measuring the second time respectively;
When the second pulse signal is extracted during a period from when the first timer completes timing of the first time to when the second timer completes timing of the second time 5. The signal transmission circuit according to claim 1, wherein a waveform corresponding to the square wave is restored.
前記スイッチング素子の導通及び非導通を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、
前記制御回路で生成した前記制御信号を前記駆動回路に伝送する信号伝送部と、を備え、
前記請求項１から請求項５の何れかに記載の信号伝送回路を、前記信号伝送部として利用したことを特徴とする電力変換装置。 A switching element for energizing and interrupting the current flowing into the load;
A control circuit for generating a control signal instructing conduction and non-conduction of the switching element;
A drive circuit for driving a control terminal of the switching element based on the control signal;
A signal transmission unit that transmits the control signal generated by the control circuit to the drive circuit;
A power conversion device using the signal transmission circuit according to any one of claims 1 to 5 as the signal transmission unit.
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