JP5353395B2 - Signal transmission circuit and power conversion device - Google Patents
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Abstract
Description
本発明は、トランスを用いて信号伝送を行なう信号伝送回路及び電力変換装置に関する。 The present invention relates to a signal transmission circuit and a power conversion device that perform signal transmission using a transformer.
近年の車両機器では、高効率化および省エネ対策を図るために、駆動力を生む電動機の駆動システムに、昇降圧コンバータ及びインバータが搭載されている。
図５は、昇降圧コンバータ及びインバータを用いた車両駆動システムの概略構成を示すブロック図である。
図５において、車両駆動システムには、昇降圧コンバータ１１０２に電力を供給する直流電源１１０１、電圧の昇降圧を行う昇降圧コンバータ１１０２、昇降圧コンバータ１１０２から出力された電圧を３相電圧に変換するインバータ１１０３及び車両を駆動する電動機１１０４が設けられている。
In recent vehicle equipment, a step-up / step-down converter and an inverter are mounted on a drive system of an electric motor that generates drive force in order to achieve high efficiency and energy saving measures.
FIG. 5 is a block diagram showing a schematic configuration of a vehicle drive system using a buck-boost converter and an inverter.
5, the vehicle drive system includes a
なお、直流電源１１０１は、架線からの給電電圧、又は直列接続されたバッテリーから構成することができる。
そして、車両駆動時には、昇降圧コンバータ１１０２は、直流電源１１０１の電圧（例えば２８０Ｖ）を電動機１１０４の駆動に適した電圧（例えば７５０Ｖ）に昇圧し、インバータ１１０３に供給する。そして、インバータ１１０３のスイッチング素子をオン／オフ制御することにより、昇降圧コンバータ１１０２にて昇圧された電圧を３相電圧に変換して、電動機１１０４の各相に電流を流し、スイッチング周波数を制御することで車両の速度を変化させる。
Note that the
When the vehicle is driven, the step-up /
一方、車両の制動時には、インバータ１１０３は、電動機１１０４の各相に生じる電圧に同期してスイッチング素子をオン／オフ制御することにより整流動作を行い、直流電圧に変換してから、昇降圧コンバータ１１０２に供給する。そして、昇降圧コンバータ１１０２は、電動機１１０４から生じる電圧（例えば７５０Ｖ）を直流電源１１０１の電圧（例えば２８０Ｖ）に降圧して電力の回生動作を行う。
On the other hand, at the time of braking of the vehicle, the
図６は、図５の昇降圧コンバータ１１０２及びインバータ１１０３の概略構成を示すブロック図である。
図６において、昇降圧コンバータ１１０２には、エネルギーの蓄積を行うリアクトルＬ、電荷の蓄積を行うコンデンサＣ、インバータ１１０３に流入する電流を通電及び遮断するスイッチング素子ＳＷ１、ＳＷ２、スイッチング素子ＳＷ１、ＳＷ２の導通及び非導通を指示する制御信号を生成する制御回路１１１１が接続されている。
FIG. 6 is a block diagram showing a schematic configuration of the buck-
In FIG. 6, the buck-
そして、スイッチング素子ＳＷ１、ＳＷ２は直列に接続されると共に、スイッチング素子ＳＷ１、ＳＷ２の接続点には、リアクトルＬを介して直流電源１１０１が接続されている。
ここで、スイッチング素子ＳＷ１には、制御回路１１１１からの制御信号に従ってスイッチング動作を行うＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）１１０５が設けられ、ＩＧＢＴ１１０５に流れる電流と逆方向に電流を流すフライホイールダイオードＤ１がＩＧＢＴ１１０５に並列に接続されている。
The switching elements SW1 and SW2 are connected in series, and a
Here, the switching element SW1 is provided with an IGBT (Insulated Gate Bipolar Transistor) 1105 that performs a switching operation in accordance with a control signal from the
また、スイッチング素子ＳＷ２には、制御回路１１１１からの制御信号に従ってスイッチング動作を行うＩＧＢＴ１１０６が設けられ、ＩＧＢＴ１１０６に流れる電流と逆方向に電流を流すフライホイールダイオードＤ２がＩＧＢＴ１１０６に並列に接続されている。そして、ＩＧＢＴ１１０６のコレクタは、コンデンサＣおよびインバータ１１０３の双方に接続されている。
The switching element SW2 is provided with an
一方、インバータ１１０３は、昇降圧コンバータ１１０２のスイッチングＳＷ１及びＳＷ２と同一構成を有するスイッチング素子ＳＷ１１、ＳＷ２１が直列に接続された第１のアームＡ１と、同様に、スイッチング素子ＳＷ１、ＳＷ２と同一構成を有するスイッチング素子ＳＷ１２、ＳＷ２２が直列に接続された第２のアームＡ２と、スイッチング素子ＳＷ１、ＳＷ２と同一構成を有するスイッチング素子ＳＷ１３、ＳＷ２３が直列に接続された第３のアームＡ３とを有し、これらアームＡ１〜Ａ３が並列に接続されて構成される。そして、各アームＡ１〜Ａ３のスイッチング素子どうしの接続点が、３相の電動機１１０４の各リアクトルに接続されている。
なお、各スイッチング素子ＳＷ１１〜ＳＷ２３の、各ＩＧＢＴのゲート端子は、制御回路１１１２に接続され、各ＩＧＢＴは、制御回路１１１２からの制御信号に応じて動作し、これによりスイッチング素子ＳＷ１１〜ＳＷ２３の導通及び非導通が制御される。
On the other hand, the
Note that the gate terminals of the IGBTs of the switching elements SW11 to SW23 are connected to the
図７は、昇圧動作時に図６の昇降圧コンバータ１１０２のリアクトルＬに流れる電流の波形を示す図である。
図７において、昇圧動作では、スイッチング素子ＳＷ１のＩＧＢＴ１１０５がオン（導通）すると、ＩＧＢＴ１１０５を介してリアクトルＬに電流Ｉが流れ、ＬＩ２／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ１のＩＧＢＴ１１０５がオフ（非導通）すると、スイッチング素子ＳＷ２のフライホイールダイオードＤ２に電流が流れ、リアクトルＬに蓄えられたエネルギーがコンデンサＣに送られる。
FIG. 7 is a diagram showing a waveform of a current flowing through the reactor L of the buck-
In FIG. 7, in the step-up operation, when IGBT 1105 of switching element SW <b> 1 is turned on (conductive), current I flows to reactor L through
Next, when the IGBT 1105 of the switching element SW1 is turned off (non-conducting), a current flows through the flywheel diode D2 of the switching element SW2, and the energy stored in the reactor L is sent to the capacitor C.
一方、降圧動作では、スイッチング素子ＳＷ２のＩＧＢＴ１１０６がオン（導通）すると、ＩＧＢＴ１１０６を介してリアクトルＬに電流Ｉが流れ、ＬＩ２／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ２のＩＧＢＴ１１０６がオフ（非導通）すると、スイッチング素子ＳＷ１のフライホイールダイオードＤ１に電流が流れ、リアクトルＬに蓄えられたエネルギーが直流電源１１０１へ回生される。
On the other hand, in the step-down operation, when IGBT 1106 of switching element SW2 is turned on (conductive), current I flows through reactor L via IGBT 1106, and the energy of LI2 / 2 is accumulated in reactor L.
Next, when the IGBT 1106 of the switching element SW2 is turned off (non-conducting), a current flows through the flywheel diode D1 of the switching element SW1, and the energy stored in the reactor L is regenerated to the
ここで、フライホイールダイオードＤ２（昇圧動作の場合）又はスイッチング素子ＳＷ２のＩＧＢＴ１１０６（降圧動作の場合）のオン時比率（ＯＮ Ｄｕｔｙ）を変更することで、昇降圧の電圧を調整することが可能であり、概略の電圧値は以下の（１）式にて求めることができる。
ＶＬ／ＶＨ＝ＯＮ Ｄｕｔｙ ……（１）
ただし、ＶＬは直流電源１１０１の電圧、ＶＨはコンデンサＣの電圧、ＯＮ ＤｕｔｙはフライホイールダイオードＤ２（昇圧動作の場合）又はスイッチング素子ＳＷ２（降圧動作の場合）のスイッチング周期に対する導通期間の割合である。
Here, by changing the on-time ratio (ON Duty) of the flywheel diode D2 (in the case of step-up operation) or the IGBT 1106 (in the case of step-down operation) of the switching element SW2, it is possible to adjust the voltage of the step-up / step-down voltage. Yes, the approximate voltage value can be obtained by the following equation (1).
VL / VH = ON Duty (1)
However, VL is the voltage of the
ここで、実際には負荷の変動、電源電圧ＶＬの変動などがあるので、電圧ＶＨ、ＶＬを監視し、昇降圧された電圧が目標値となるように、オン時比率（ＯＮ Ｄｕｔｙ）の制御が行われている。
図５、図６に示すような昇降圧コンバータ１１０２に対し、絶縁トランスを用いて信号を伝送するパワーエレクトロニクス機器を適用することが提案されている（例えば特許文献１参照）。
Here, since there are actually fluctuations in the load, fluctuations in the power supply voltage VL, and the like, the voltages VH and VL are monitored, and the on-duty ratio (ON Duty) is controlled so that the stepped-up / down voltage becomes the target value. Has been done.
It has been proposed to apply a power electronics device that transmits signals using an insulating transformer to the buck-
図８は、そのようなパワーエレクトロニクス機器の一つであるＩＰＭ（Ｉｎｔｅｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）及びその周辺回路を含めた概略構成を示すブロック図である。
スイッチング素子ＳＷ１、ＳＷ２、およびこれらスイッチング素子ＳＷ１、ＳＷ２の導通及び非導通を指示する制御信号を生成する制御回路１１１１は、車体筐体に設置される。
FIG. 8 is a block diagram showing a schematic configuration including an IPM (Intelligent Power Module) which is one of such power electronics devices and its peripheral circuits.
The switching elements SW1 and SW2 and the
制御回路１１１１は、中央演算処理ＩＣ、或いは論理ＩＣ及び中央演算処理ＩＣ、等が搭載されたＬＳＩなどで構成されるＣＰＵ１１１１ａを備えている。このＣＰＵ１１１１ａ側は低圧系であり、スイッチング素子ＳＷ１、ＳＷ２に接続されるアーム側は高圧系となる。このため、スイッチング素子ＳＷ１、ＳＷ２の破壊などの事故が発生しても、人体が危険に晒されることがないようにするために、絶縁トランスやフォトカプラ等、を用いて電気的に絶縁しながら、ＣＰＵ１１１１ａ側とアーム側との間で信号の授受が行われる。
The
このＣＰＵ１１１１ａでは、スイッチング素子ＳＷ１、ＳＷ２の導通及び非導通を指示する制御信号として両者に対するＰＷＭ信号をそれぞれ生成する。
また、スイッチング素子ＳＷ１、ＳＷ２は、それぞれ下アーム用、上アーム用として動作する。
そして、上アーム用のスイッチング素子ＳＷ２を構成するＩＧＢＴ１１０６が形成されたチップには、チップの温度変化に起因するフライホイールダイオードＤ２のＶＦ（順方向電圧）変化を測定原理として用いた温度センサ、及び抵抗ＲＵ１、ＲＵ２を介してＩＧＢＴ１１０６の電流センス用エミッタからの電流の大きさを検出することにより主回路電流の大きさを検出する電流センサが設けられている（電流センス用エミッタからの電流の大きさと主回路電流の大きさの比は一定である。）。
The
The switching elements SW1 and SW2 operate for the lower arm and the upper arm, respectively.
In the chip on which the
同様に、下アーム用のスイッチング素子ＳＷ１を構成するＩＧＢＴ１１０５が形成されたチップには、チップの温度変化に起因するフライホイールダイオードＤ１のＶＦ変化を測定原理として用いた温度センサ、及びＩＧＢＴ１１０５の電流センス用エミッタからの電流の大きさを抵抗ＲＤ１、ＲＤ２を介して検出することにより主回路電流の大きさを検出する電流センサが設けられている。
Similarly, on the chip on which the IGBT 1105 constituting the switching element SW1 for the lower arm is formed, the temperature sensor using the VF change of the flywheel diode D1 due to the temperature change of the chip as a measurement principle, and the current sense of the
そして、上アーム側には、温度センサからの過熱検知信号ＳＵ６及び電流センサからの過電流検知信号ＳＵ５を監視しながら、ＩＧＢＴ１１０６の制御端子を駆動するためのゲート信号ＳＵ４を生成する保護機能付きゲートドライバＩＣ１１１５Ｕが設けられると共に、ＩＧＢＴ１１０６の温度に対応したＰＷＭ信号を生成するアナログ−ＰＷＭ変換器ＣＵが設けられている。なお、保護機能付きゲートドライバＩＣ１１１５Ｕには、スイッチング素子ＳＷ２の状態信号を生成する自己診断回路を設けることができる。
On the upper arm side, a gate with a protection function that generates a gate signal SU4 for driving the control terminal of the IGBT 1106 while monitoring the overheat detection signal SU6 from the temperature sensor and the overcurrent detection signal SU5 from the current sensor. A
同様に、下アーム側には、温度センサからの過熱検知信号ＳＤ６及び電流センサからの過電流検知信号ＳＤ５を監視しながら、ＩＧＢＴ１１０５の制御端子を駆動するためのゲート信号ＳＤ４を生成する保護機能付きゲートドライバＩＣ１１１５Ｄが設けられると共に、ＩＧＢＴ１１０５の温度に対応したＰＷＭ信号を生成するアナログ−ＰＷＭ変換器ＣＤが設けられている。なお、保護機能付きゲートドライバＩＣ１１１５Ｄには、スイッチング素子ＳＷ１の状態信号を生成する自己診断回路を設けることができる。 Similarly, the lower arm side has a protection function for generating a gate signal SD4 for driving the control terminal of the IGBT 1105 while monitoring the overheat detection signal SD6 from the temperature sensor and the overcurrent detection signal SD5 from the current sensor. A gate driver IC 1115D is provided, and an analog-PWM converter CD that generates a PWM signal corresponding to the temperature of the IGBT 1105 is provided. Note that the gate driver IC 1115D with protection function can be provided with a self-diagnosis circuit that generates a state signal of the switching element SW1.
また、制御回路１１１１は、ＣＰＵ１１１１ａから出力されたＰＷＭ信号を、保護機能付きゲートドライバＩＣ１１１５Ｕ及び１１１５Ｄに伝送すると共に、保護機能付きゲートドライバＩＣ１１１５Ｕ、１１１５Ｄでのスイッチング素子ＳＷ１、ＳＷ２の過電流を検出したことを通知するためのアラーム信号ＳＵ２、ＳＤ２、或いは、アナログ−ＰＷＭ変換器ＣＵ、ＣＤからのチップが過熱状態であることを検出したことを通知するためのアラーム信号ＳＵ３、ＳＤ３を、電気的に絶縁したままＣＰＵ１１１１ａに絶縁伝送するための絶縁トランスを用いた信号伝送部１１１７を備えている。
ＣＰＵ１１１１ａは、保護機能付きゲートドライバＩＣ１１１５Ｕ、１１１５Ｄ或いは、アナログ−ＰＷＭ変換器ＣＵ、ＣＤからのアラーム信号ＳＵ２、ＳＤ２、ＳＵ３、ＳＤ３が通知されたときには、ＰＷＭ信号の生成を停止する。
The
When the
また、保護機能付きゲートドライバＩＣ１１１５Ｕ、１１１５Ｄ、或いは、アナログ−ＰＷＭ変換器ＣＵ，ＣＤでは、それぞれ温度センサ或いは電流センサの出力信号が、ＩＧＢＴ１１０５、１１０６が破壊されることのない閾値を下回り、且つこの状態が一定時間経過した後に、アラーム信号を解除する。また、さらに細かい監視を行なう場合には、温度センサの出力信号のアナログ値をＰＷＭ変換によりデジタル信号にし、これを、絶縁トランスを介して信号伝送を行なう信号伝送部１１１７を介してＣＰＵ１１１１ａに絶縁伝送し、ＣＰＵ１１１１ａで、伝送されたＰＷＭ信号からＩＧＢＴのチップ温度を算出し、予め設けられた複数段階の閾値に応じて、スイッチング周波数の段階的な低下及びスイッチングの停止を行なう。
ここで、前記信号伝送部１１１７は、図８に示すように、絶縁トランスにより信号伝送を行なう信号伝送回路ＴＵを複数備えており、この信号伝送回路ＴＵは信号線毎に設けられている。
In addition, in the
Here, as shown in FIG. 8, the
図９（ａ）は、絶縁トランスの構成を示す断面図、図９（ｂ）は、絶縁トランスの概略構成の一例を示す平面図である。
図９において、半導体基板２０１１には引き出し配線層２０１２が埋め込まれると共に、半導体基板２０１１上には１次巻線パターン２０１４が形成されている。引き出し配線層２０１２と１次巻線パターン２０１４は接続導体２０１３により接続されている。そして、１次巻線パターン２０１４上には平坦化膜２０１５が形成され、平坦化膜２０１５上には、２次巻線パターン２０１７が形成され、２次巻線パターン２０１７は保護膜２０１８にて覆われている。そして、保護膜２０１８には、２次巻線パターン２０１７の中心を露出させる開口部２０１９が形成され、開口部２０１９を介して２次巻線パターン２０１７の中心にボンディングワイヤを接続することにより、２次巻線パターン２０１７からの引き出しを行なうことができる。
FIG. 9A is a cross-sectional view showing a configuration of the insulating transformer, and FIG. 9B is a plan view showing an example of a schematic configuration of the insulating transformer.
In FIG. 9, a
なお、例えば、１次巻線パターン２０１４および２次巻線パターン２０１７の巻線幅は５〜１０μｍ、厚みは４〜５μｍ、巻線の最外径は５００μｍとすることができる。
そして、１次巻線パターン２０１４に印加された電流により生成された磁束φ＝Ｌ１＊Ｉ１の大部分が２次巻線パターン２０１７の鎖交磁束となり、２次巻線パターン２０１７の両端には、ｄφ／ｄＴに比例するＭ２１＊ｄＩ１／ｄＴの電圧が得られる。ただし、Ｌ１は１次巻線パターン２０１４の自己インダクタンス、Ｉ１は１次巻線パターン２０１４に流れる電流、Ｍ２１は１次巻線パターン２０１４と２次巻線パターン２０１７の相互インダクタンスである。
For example, the primary winding
And most of the magnetic flux φ = L1 * I1 generated by the current applied to the primary winding
このように、絶縁トランスによる信号伝送では、１次巻線に流れる電流の微分に相当する電圧が得られるので、ロジック信号を伝送する場合には、キャリア信号伝送方式または状態遷移信号伝送方式による信号処理が行われる。
ここで、キャリア信号伝送方式では、伝送されるロジック信号の論理に基づいて振幅変調された高周波キャリア信号にて１次巻線を励磁し、２次巻線の出力電圧をローパスフィルタにて平滑してロジック信号が取り出される。
Thus, in the signal transmission by the insulation transformer, a voltage corresponding to the differentiation of the current flowing through the primary winding is obtained. Therefore, when transmitting a logic signal, the signal by the carrier signal transmission method or the state transition signal transmission method is used. Processing is performed.
Here, in the carrier signal transmission method, the primary winding is excited by a high frequency carrier signal that is amplitude-modulated based on the logic of the transmitted logic signal, and the output voltage of the secondary winding is smoothed by a low-pass filter. The logic signal is extracted.
状態遷移信号伝送方式では、伝送されるロジック信号の状態遷移（ロジック信号の立ち上がりエッジおよび立ち下がりエッジ）を検出し、ロジック信号の立ち上がりでパルスを伝送するセット用絶縁トランスから得られるパルス信号でフリップフロップをセットし、ロジック信号の立ち下がりでパルスを伝送するリセット用絶縁トランスから得られるパルス信号でフリップフロップをリセットすることで、ロジック信号の状態が取り出される。 In the state transition signal transmission method, the state transition of the logic signal to be transmitted (rising edge and falling edge of the logic signal) is detected and flipped with the pulse signal obtained from the set isolation transformer that transmits the pulse at the rising edge of the logic signal The state of the logic signal is taken out by resetting the flip-flop with a pulse signal obtained from a reset isolation transformer that transmits a pulse at the falling edge of the logic signal.
一方、微細加工技術を適用して形成された絶縁トランスは、銅線を用いた巻線型トランスに比べて、巻線の導体断面積が小さく、許容直流電流は遥かに少ない。この許容直流電流は、電流が流れることによって巻線の導体抵抗により発生する消費電力に起因して発生するジュール熱に応じて規定されている。このため、微細加工技術を適用して形成された絶縁トランスを用いる場合、絶縁トランスに電流を流す期間を短くして電流を流すことにより、平均電流を許容直流電流以下にする必要がある。
ここで、キャリア信号伝送方式では、ロジック信号がハイレベルの期間に常にキャリア信号にて絶縁トランスが励磁され、絶縁トランスの巻線抵抗による発熱を抑えることができない。このため、微細加工技術を適用して形成された絶縁トランスによる信号伝送では状態遷移信号伝送方式を用いることが提案されている。
On the other hand, an insulating transformer formed by applying a microfabrication technique has a smaller conductor cross-sectional area of the winding and much less allowable direct current than a winding transformer using a copper wire. This allowable direct current is defined according to the Joule heat generated due to the power consumption generated by the conductor resistance of the winding when the current flows. For this reason, when using an insulating transformer formed by applying a microfabrication technique, it is necessary to make the average current equal to or less than the allowable direct current by flowing the current while shortening the current flowing period in the insulating transformer.
Here, in the carrier signal transmission method, the insulation transformer is always excited by the carrier signal during a period in which the logic signal is at a high level, and heat generation due to the winding resistance of the insulation transformer cannot be suppressed. For this reason, it has been proposed to use a state transition signal transmission method in signal transmission by an insulating transformer formed by applying a microfabrication technique.
図１０は、絶縁トランスによる信号伝送回路ＴＵの概略構成を示す回路図、図１１は信号伝送回路ＴＵの各部の信号波形を示す図である。
信号伝送回路ＴＵは、入力信号の立ち上がりエッジおよび立ち下がりエッジを検出する変換回路ＫＵ０、入力信号の立ち上がりエッジに応じたパルス電流を伝送するセット用絶縁トランスＴＬ１及びパルス信号の立ち下がりエッジに応じたパルス電流を伝送するリセット用絶縁トランスＴＬ２を備えている。これらセット用絶縁トランスＴＬ１及びリセット用絶縁トランスＴＬ２は、図９に示すような半導体技術によって作られた絶縁トランスや空芯型絶縁トランスなどで構成される。
FIG. 10 is a circuit diagram showing a schematic configuration of a signal transmission circuit TU using an insulating transformer, and FIG. 11 is a diagram showing signal waveforms of respective parts of the signal transmission circuit TU.
The signal transmission circuit TU includes a conversion circuit KU0 that detects a rising edge and a falling edge of the input signal, a set insulation transformer TL1 that transmits a pulse current corresponding to the rising edge of the input signal, and a falling edge of the pulse signal. A reset insulating transformer TL2 for transmitting a pulse current is provided. The set insulating transformer TL1 and the reset insulating transformer TL2 are configured by an insulating transformer or an air-core insulating transformer made by a semiconductor technology as shown in FIG.
そして、変換回路ＫＵ０において、抵抗Ｒ１の一端はコンデンサＣ１を介して接地されるとともに、排他的論理和回路Ｕ１Ａの一方の入力端子に接続され、抵抗Ｒ１の他端は信号源Ｇに接続されている。また、排他的論理和回路Ｕ１Ａの他方の入力端子には信号源Ｇが接続される。また、否定論理積回路Ｕ３Ａの一方の入力端子には、排他的論理和回路Ｕ１Ａの出力端子が接続されるとともに、否定論理積回路Ｕ３Ａの他方の入力端子には信号源Ｇが接続されている。さらに、否定論理積回路Ｕ３Ｂの一方の入力端子には、排他的論理和回路Ｕ１Ａの出力端子が接続されるとともに、否定論理積回路Ｕ３Ｂの他方の入力端子には、インバータＵ２Ｂを介して信号源Ｇが接続されている。 In the conversion circuit KU0, one end of the resistor R1 is grounded via the capacitor C1, and is connected to one input terminal of the exclusive OR circuit U1A, and the other end of the resistor R1 is connected to the signal source G. Yes. A signal source G is connected to the other input terminal of the exclusive OR circuit U1A. The output terminal of the exclusive OR circuit U1A is connected to one input terminal of the NAND circuit U3A, and the signal source G is connected to the other input terminal of the NAND circuit U3A. . Furthermore, the output terminal of the exclusive OR circuit U1A is connected to one input terminal of the NAND circuit U3B, and the signal source is connected to the other input terminal of the NAND circuit U3B via the inverter U2B. G is connected.
また、セット用絶縁トランスＴＬ１には１次巻線Ｍ１及び２次巻線Ｍ２が設けられ、リセット用絶縁トランスＴＬ２には１次巻線Ｍ３及び２次巻線Ｍ４が設けられている。
そして、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の両端はダイオードＤ１を介して接続されるとともに、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の一端は、Ｎチャンネル電界効果型トランジスタＴｒ１のドレインに接続され、セット用絶縁トランスＴＬ１の１次巻線Ｍ１の他端は電源電位Ｖｃｃ１に接続されている。
The set insulation transformer TL1 is provided with a primary winding M1 and a secondary winding M2, and the reset insulation transformer TL2 is provided with a primary winding M3 and a secondary winding M4.
Both ends of the primary winding M1 of the set insulating transformer TL1 are connected via a diode D1, and one end of the primary winding M1 of the setting insulating transformer TL1 is connected to the drain of the N-channel field effect transistor Tr1. The other end of the primary winding M1 of the setting isolation transformer TL1 is connected to the power supply potential Vcc1.
また、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３の両端はダイオードＤ２を介して接続されるとともに、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３の一端は、Ｎチャンネル電界効果型トランジスタＴｒ２のドレインに接続され、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３の他端は電源電位Ｖｃｃ１に接続されている。
そして、否定論理積回路Ｕ３Ａの出力端子はインバータＵ２Ｃを介してＮチャンネル電界効果型トランジスタＴｒ１のゲートに接続され、否定論理積回路Ｕ３Ｂの出力端子はインバータＵ２Ｄを介してＮチャンネル電界効果型トランジスタＴｒ２のゲートに接続されている。
Further, both ends of the primary winding M3 of the reset insulating transformer TL2 are connected via a diode D2, and one end of the primary winding M3 of the reset insulating transformer TL2 is connected to the drain of the N-channel field effect transistor Tr2. The other end of the primary winding M3 of the reset isolation transformer TL2 is connected to the power supply potential Vcc1.
The output terminal of the NAND circuit U3A is connected to the gate of the N-channel field effect transistor Tr1 via the inverter U2C, and the output terminal of the NAND circuit U3B is connected to the N-channel field effect transistor Tr2 via the inverter U2D. Connected to the gate.
一方、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の一端は、抵抗Ｒ３を介して電源電位Ｖｃｃ２に接続されると共に、演算増幅器Ｕ４Ａの反転入力端子に接続され、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の他端は、抵抗Ｒ２を介して接地されると共に、演算増幅器Ｕ４Ａの非反転入力端子に接続される。
また、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の一端は、抵抗Ｒ５を介して電源電位Ｖｃｃ２に接続されると共に、演算増幅器Ｕ４Ｂの非反転入力端子に接続され、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の他端は、抵抗Ｒ４を介して接地されると共に、演算増幅器Ｕ４Ｂの反転入力端子に接続される。
On the other hand, one end of the secondary winding M2 of the set isolation transformer TL1 is connected to the power supply potential Vcc2 via the resistor R3 and is connected to the inverting input terminal of the operational amplifier U4A. The other end of the winding M2 is grounded via the resistor R2 and is connected to the non-inverting input terminal of the operational amplifier U4A.
One end of the secondary winding M4 of the reset isolation transformer TL2 is connected to the power supply potential Vcc2 via the resistor R5 and is also connected to the non-inverting input terminal of the operational amplifier U4B. The other end of the next winding M4 is grounded via a resistor R4 and is connected to the inverting input terminal of the operational amplifier U4B.
演算増幅器Ｕ４Ａの出力端子はフリップフロップＵ５Ａのクロック端子ＣＬＫに接続され、演算増幅器Ｕ４Ｂの出力端子はフリップフロップＵ５Ａのリセット端子ＣＬＲに接続されている。また、フリップフロップＵ５Ａの入力端子Ｄは電源電位Ｖｃｃ２に接続されるとともに、フリップフロップＵ５Ａの非反転出力端子Ｑは抵抗Ｒ６を介して接地されている。 The output terminal of the operational amplifier U4A is connected to the clock terminal CLK of the flip-flop U5A, and the output terminal of the operational amplifier U4B is connected to the reset terminal CLR of the flip-flop U5A. The input terminal D of the flip-flop U5A is connected to the power supply potential Vcc2, and the non-inverting output terminal Q of the flip-flop U5A is grounded through the resistor R6.
そして、信号源Ｇにて生成された入力信号Ｓ１（図１１（ａ））が変換回路ＫＵ０に入力されると、抵抗Ｒ１およびコンデンサＣ１からなる遅延回路にて遅延させられ、入力信号Ｓ１と、この入力信号Ｓ１を遅延させた信号とが排他的論理和回路Ｕ１Ａに入力される。そして、排他的論理和回路Ｕ１Ａにてこれらの信号の排他論理和がとられることにより、入力信号Ｓ１のＬＯＷレベルからＨＩＧＨレベルへの立ち上がりエッジまたはＨＩＧＨレベルからＬＯＷレベルへの立ち下がりエッジに同期したエッジ信号Ｓ３が抽出される（図１１（ｂ））。そして、このエッジ信号Ｓ３は否定論理積回路Ｕ３Ａ、Ｕ３Ｂに入力されるとともに、否定論理積回路Ｕ３Ａには入力信号Ｓ１が入力され、否定論理積回路Ｕ３ＢにはインバータＵ２Ｂを介して入力信号Ｓ１が入力される。 When the input signal S1 (FIG. 11 (a)) generated by the signal source G is input to the conversion circuit KU0, the input signal S1 is delayed by a delay circuit including a resistor R1 and a capacitor C1. A signal obtained by delaying the input signal S1 is input to the exclusive OR circuit U1A. Then, the exclusive OR circuit U1A takes the exclusive OR of these signals to synchronize with the rising edge from the LOW level to the HIGH level or the falling edge from the HIGH level to the LOW level of the input signal S1. The edge signal S3 is extracted (FIG. 11 (b)). The edge signal S3 is input to the NAND circuits U3A and U3B, the input signal S1 is input to the NAND circuit U3A, and the input signal S1 is input to the NAND circuit U3B via the inverter U2B. Entered.
そして、時刻ｔ０１、ｔ０３において、否定論理積回路Ｕ３Ａにてエッジ信号Ｓ３と入力信号Ｓ１との否定論理積がとられ、さらにインバータＵ２Ｃにより反転されることにより、立ち上がりエッジパルスＳ４が生成されるとともに（図１１（ｃ））、時刻ｔ０２、ｔ０４において、論理積回路Ｕ３Ｂにてエッジ信号Ｓ３と入力信号Ｓ１の反転信号との否定論理積がとられ、さらにインバータＵ２Ｄにより反転されることにより、立ち下がりエッジパルスＳ５が生成される（図１１（ｄ））。 At times t01 and t03, a negative logical product of the edge signal S3 and the input signal S1 is obtained by the negative logical product circuit U3A, and further inverted by the inverter U2C, thereby generating a rising edge pulse S4. (FIG. 11 (c)) At times t02 and t04, the logical product of the edge signal S3 and the inverted signal of the input signal S1 is obtained by the logical product circuit U3B, and further inverted by the inverter U2D. A falling edge pulse S5 is generated (FIG. 11 (d)).
そして、否定論理積回路Ｕ３ＡおよびインバータＵ２Ｃにて生成された立ち上がりエッジパルスＳ４はＮチャンネル電界効果型トランジスタＴｒ１のゲートに入力され、一方、否定論理積回路Ｕ３ＢおよびインバータＵ２Ｄにて生成された立ち下がりエッジパルスＳ５はＮチャンネル電界効果型トランジスタＴｒ２のゲートに入力される。これにより、入力信号Ｓ１の立ち上がりと立ち下がりとで、セット用絶縁トランスＴＬ１の１次巻線Ｍ１およびリセット用絶縁トランスＴＬ２の１次巻線Ｍ３に流れるパルス電流のタイミングが互いに異なるような動作を行うことができる。 The rising edge pulse S4 generated by the NAND circuit U3A and the inverter U2C is input to the gate of the N-channel field effect transistor Tr1, while the falling edge generated by the NAND circuit U3B and the inverter U2D. The edge pulse S5 is input to the gate of the N-channel field effect transistor Tr2. As a result, an operation is performed in which the timings of the pulse currents flowing in the primary winding M1 of the set insulating transformer TL1 and the primary winding M3 of the reset insulating transformer TL2 are different from each other depending on the rise and fall of the input signal S1. It can be carried out.
そして、立ち上がりエッジパルスＳ４がＮチャンネル電界効果型トランジスタＴｒ１のゲートに入力されると、Ｎチャンネル電界効果型トランジスタＴｒ１がオンし、セット用絶縁トランスＴＬ１の１次巻線Ｍ１が励磁される。また、立ち下がりエッジパルスＳ５がＮチャンネル電界効果型トランジスタＴｒ２のゲートに入力されると、Ｎチャンネル電界効果型トランジスタＴｒ２がオンし、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３が励磁される。 When the rising edge pulse S4 is input to the gate of the N-channel field effect transistor Tr1, the N-channel field effect transistor Tr1 is turned on, and the primary winding M1 of the setting insulating transformer TL1 is excited. When the falling edge pulse S5 is input to the gate of the N-channel field effect transistor Tr2, the N-channel field effect transistor Tr2 is turned on, and the primary winding M3 of the reset insulating transformer TL2 is excited.
そして、セット用絶縁トランスＴＬ１の１次巻線Ｍ１が励磁されると、セット用絶縁トランスＴＬ１の２次巻線Ｍ２に起電力が発生し、セット用絶縁トランスＴＬ１の２次巻線Ｍ２に発生した起電力は、演算増幅器Ｕ４Ａに導かれる。また、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３が励磁されると、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４に起電力が発生し、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４に発生した起電力は、演算増幅器Ｕ４Ｂに導かれる。 When the primary winding M1 of the set insulation transformer TL1 is excited, an electromotive force is generated in the secondary winding M2 of the set insulation transformer TL1, and is generated in the secondary winding M2 of the set insulation transformer TL1. The generated electromotive force is guided to the operational amplifier U4A. Further, when the primary winding M3 of the reset insulating transformer TL2 is excited, an electromotive force is generated in the secondary winding M4 of the reset insulating transformer TL2, and is generated in the secondary winding M4 of the reset insulating transformer TL2. The generated electromotive force is guided to the operational amplifier U4B.
そして、入力信号Ｓ１の立ち上がりエッジでは、セット用絶縁トランスＴＬ１の２次巻線Ｍ２の端子電圧のレベルの変化に伴って、演算増幅器Ｕ４ＡからパルスＳ１４が送出され（図１１（ｅ））、入力信号Ｓ１の立ち下がりエッジでは、リセット用絶縁トランスＴＬ２の２次巻線Ｍ４の端子電圧のレベルの変化に伴って、演算増幅器Ｕ４ＢからパルスＳ１５が送出される（図１１（ｆ））。そして、これらのパルスＳ１４、Ｓ１５がフリップフロップＵ５Ａに入力されると、演算増幅器Ｕ４ＡからのパルスＳ１４にてフリップフロップＵ５Ａがセット（厳密にはデータ端子Ｄから電源電位Ｖｃｃ２、すなわちＨＩＧＨレベルが読み込まれる。）されるとともに、演算増幅器Ｕ４ＢからのパルスＳ１５にてフリップフロップＵ５Ａがリセットされ、送信側の入力信号Ｓ１が復元された出力信号Ｓ１６がフリップフロップＵ５Ａの出力端子Ｑから出力される（図１１（ｇ））。 At the rising edge of the input signal S1, the pulse S14 is sent from the operational amplifier U4A in accordance with the change in the terminal voltage level of the secondary winding M2 of the setting isolation transformer TL1 (FIG. 11 (e)). At the falling edge of the signal S1, a pulse S15 is sent from the operational amplifier U4B in accordance with the change in the terminal voltage level of the secondary winding M4 of the reset isolation transformer TL2 (FIG. 11 (f)). When these pulses S14 and S15 are input to the flip-flop U5A, the flip-flop U5A is set by the pulse S14 from the operational amplifier U4A (strictly speaking, the power supply potential Vcc2, that is, the HIGH level is read from the data terminal D). In addition, the flip-flop U5A is reset by the pulse S15 from the operational amplifier U4B, and the output signal S16 obtained by restoring the input signal S1 on the transmission side is output from the output terminal Q of the flip-flop U5A (FIG. 11). (G)).
また、特許文献２には、パルストランスを用いて、正パルス及び負パルスの信号を交互に伝送するようにした送受信装置において、正パルス又は負パルスの何れか一方のパルス信号が出力されたときに、タイマにより他方のパルス信号を一定時間無効とすることにより、アンダーシュートによる誤出力を防止する方法が開示されている。 Further, in Patent Document 2, when a pulse signal of either a positive pulse or a negative pulse is output in a transmission / reception apparatus that alternately transmits a positive pulse signal and a negative pulse signal using a pulse transformer. In addition, a method for preventing erroneous output due to undershoot by disabling the other pulse signal for a certain period of time by a timer is disclosed.
ところで、上述の昇降圧コンバータに適用される、昇降圧コンバータ用インテリジェントモジュールは、例えば図１２の実装状態を示す断面図のように構成されている。
図１２において、放熱の役割を行う銅ベース７１上には、絶縁用セラミックス基板７２を介して、ＩＧＢＴチップ７３ａおよびＦＷＤ（フライホイールダイオード）チップ７３ｂが実装されている。そして、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、ボンディングワイヤ７４ａ〜７４ｃを介して互いに接続されるとともに、主回路電流の取り出しを行う主端子７７、７８に接続されている。また、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂ上には、ＩＧＢＴのゲート駆動および監視を行う回路基板７５が配置され、ＩＧＢＴチップ７３ａ、ＦＷＤチップ７３ｂおよび回路基板７５はモールド樹脂７６にて封止されている。ここで、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、負荷へ流入する電流を通電および遮断するスイッチング素子を構成することができ、上アーム用および下アーム用として動作するようにスイッチング素子を直列に接続することができる。また、回路基板７５には、スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路を設けることができる。
By the way, the intelligent module for buck-boost converters applied to the above-mentioned buck-boost converter is configured as a cross-sectional view showing the mounted state of FIG. 12, for example.
In FIG. 12, an
そして、主回路電流は、主端子７７、７８のみならず、主端子７７、７８とＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂを接続するボンディングワイヤ７４ａ〜７４ｃにも流れるが、ボンディングワイヤ７４ａ〜７４ｃは回路基板７５の直近に配置されるので、ボンディングワイヤ７４ａ〜７４ｃを流れる主回路電流で生成される磁界による影響が問題となる。この主回路電流は、通常動作では、最高でも２５０Ａ程度であるが、例えば発進時あるいは、空転後の負荷等では、９００Ａ以上流れる場合が有る。
このような大電流を伴うスイッチングによる磁界変化に起因するノイズが図１０の信号伝送回路ＴＵの入力信号Ｓ１に重畳された場合には、昇降圧コンバータの誤動作を引き起こし、さらに、これが重なると絶縁トランスが励起される回数および絶縁トランスに流れる電流が増大するという問題が生じる。
The main circuit current flows not only to the
When noise due to such a magnetic field change due to switching accompanied by a large current is superimposed on the input signal S1 of the signal transmission circuit TU in FIG. 10, a malfunction of the buck-boost converter is caused. There arises a problem that the number of times the current is excited and the current flowing through the insulating transformer increases.
図１３は、主回路電流の変化によって誘導されたノイズが、入力信号Ｓ１に重畳された伝送信号波形を示す図である。
図１３において、下アーム側のＩＧＢＴ１１０５が導通してＩＧＢＴ１１０５に流れる電流Ｉｃが０Ａから６００Ａに変化している間に、この電流Ｉｃの変化の時間微分に相当する電圧波形がノイズ（グリッチノイズ）として信号伝送回路ＴＵの入力信号Ｓ１に重畳しているのが判る（領域ＡＲ１）。なお、図中のＶｃｅはＩＧＢＴ１１０５のコレクタ・エミッタ間電圧である。
FIG. 13 is a diagram illustrating a transmission signal waveform in which noise induced by a change in the main circuit current is superimposed on the input signal S1.
In FIG. 13, while the
このように入力信号Ｓ１にノイズが重畳された場合、特に、短期間で多数のパルスが重畳された場合には、結果的にセット用絶縁トランスＴＬ１、リセット用絶縁トランスＴＬ２が、短期間で多数回励磁されることになり、特にセット用絶縁トランスＴＬ１、リセット用絶縁トランスＴＬ２が微細構造の場合には、励磁頻度によっては、励磁コイルが焼損する等、損傷する可能性がある。 As described above, when noise is superimposed on the input signal S1, in particular, when a large number of pulses are superimposed in a short period, as a result, a large number of set insulating transformers TL1 and reset insulating transformers TL2 are generated in a short period. In particular, when the set insulating transformer TL1 and the reset insulating transformer TL2 have a fine structure, the exciting coil may be damaged depending on the excitation frequency.
また、特許文献２に開示されている誤出力を防止する方法では、セット信号を検出すると一定時間リセット信号を無効にしてしまうので、リセット信号を検出しそこなう危険性がある。リセット信号の検出を失敗するとＩＧＢＴに電流が流れ続けてしまい、大きな問題となる。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、外部からの磁界変化によるノイズの影響を低減しつつ絶縁状態で信号授受を行なうことの可能な、信号伝送回路及び電力変換装置を提供することを目的としている。
Further, in the method for preventing erroneous output disclosed in Patent Document 2, if the set signal is detected, the reset signal is invalidated for a certain period of time, so that there is a risk that the reset signal may be missed. If detection of the reset signal fails, current continues to flow through the IGBT, which is a big problem.
Therefore, the present invention has been made paying attention to the above-mentioned conventional unsolved problems, and is capable of performing signal transmission and reception in an insulated state while reducing the influence of noise due to a magnetic field change from the outside. An object of the present invention is to provide a transmission circuit and a power converter.
上記目的を達成するために、本発明の請求項１に係る信号伝送回路は、トランス手段と、入力信号の立ち上がり及び立ち下がりエッジに同期したパルス信号を生成するパルス信号生成手段と、を有し、前記パルス信号生成手段で生成した前記パルス信号を前記トランス手段の１次巻線側に入力し、前記トランス手段の２次巻線側に生成されたパルス信号に基づき前記入力信号を復元するようにした信号伝送回路において、第１の入力信号とその次に入力される第２の入力信号とのパルス間隔が、予め設定した規定時間よりも短いとき、前記第２の入力信号の前記立ち上がり及び立ち下がりエッジに同期したパルス信号の前記トランス手段の一次巻線への入力を禁止する励磁阻止手段、を備え、前記トランス手段は、前記立ち上がりエッジに同期した立ち上がりパルス信号を伝送するセット用トランスと、前記立ち下がりエッジに同期した立ち下がりパルス信号を伝送するリセット用トランスと、を有し、前記励磁阻止手段は、前記立ち上がりパルス信号が生成された時点から前記規定時間が経過するまでの間に生成される他の立ち上がりパルス信号を無効とする第１の阻止手段と、前記立ち下がりパルス信号が生成された時点からこれ以後前記立ち上がりパルス信号が生成されるまでの間に生成される他の立ち下がりパルス信号を無効とする第２の阻止手段と、を備えることを特徴としている。
In order to achieve the above object, a signal transmission circuit according to
また、請求項２に係る信号伝送回路は、前記パルス間隔は、前記第１の入力信号と前記第２の入力信号との間の、立ち上がりエッジ間隔又は立ち下がりエッジ間隔であることを特徴としている。 The signal transmission circuit according to claim 2 is characterized in that the pulse interval is a rising edge interval or a falling edge interval between the first input signal and the second input signal. The
また、請求項３に係る信号伝送回路は、前記励磁阻止手段は、コンデンサと、前記コンデンサへの充電及び放電を行なう充放電制御手段と、を備え、前記コンデンサの両端電圧を利用して前記規定時間を計測することを特徴としている。
また、請求項４に係る信号伝送回路は、前記充放電制御手段は、定電流を前記コンデンサに流入させることを特徴としている。
Further, the signal transmission circuit according to
The signal transmission circuit according to claim 4 is characterized in that the charge / discharge control means causes a constant current to flow into the capacitor.
また、請求項５に係る信号伝送回路は、前記充放電制御手段は、高抵抗を介して前記コンデンサに定電圧を印加することにより前記コンデンサに電流を流入させることを特徴としている。
また、本発明の請求項６に係る信号伝送回路は、クロック信号を生成するクロック信号生成回路を有し、前記励磁阻止手段は、前記クロック信号を計数するクロック信号計数手段を有し、前記クロック信号計数手段の計数値を利用して前記規定時間を計測することを特徴としている。
The signal transmission circuit according to
A signal transmission circuit according to a sixth aspect of the present invention includes a clock signal generation circuit that generates a clock signal, and the excitation prevention unit includes a clock signal counting unit that counts the clock signal, and the clock The prescribed time is measured using the count value of the signal counting means.
さらに、本発明の請求項７に係る電力変換装置は、負荷へ流入する電流を通電及び遮断するスイッチング素子と、前記スイッチング素子の導通及び非導通を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、前記制御回路で生成した前記制御信号を前記駆動回路に伝送する信号伝送部と、を備え、前記請求項１から請求項６の何れかに記載の信号伝送回路を、前記信号伝送部として利用したことを特徴としている。
さらにまた、請求項８に係る電力変換装置は、車両を駆動する電動機をＰＷＭ制御するようにした車両駆動システムに適用され、前記電動機を前記負荷とし、前記ＰＷＭ制御用のＰＷＭ信号を前記入力信号として、前記駆動回路を駆動する電力変換装置であって、前記規定時間が８７μｓ以下であることを特徴としている。
Furthermore, a power conversion device according to claim 7 of the present invention includes a switching element that energizes and interrupts a current flowing into a load, a control circuit that generates a control signal instructing conduction and non-conduction of the switching element, and a drive circuit for driving a control terminal of the switching element based on a control signal, a signal transmission unit for transmitting the control signal generated by the control circuit to the drive circuit includes a claim from the
Furthermore, the power conversion device according to claim 8 is applied to a vehicle drive system in which a motor for driving a vehicle is PWM-controlled, wherein the motor is used as the load, and the PWM signal for PWM control is used as the input signal. As a power converter for driving the drive circuit, the specified time is 87 μs or less.
本発明によれば、入力信号の立ち上がり及び立ち下がりエッジに同期したパルス信号の、トランス手段の一次巻線への入力間隔が規定時間よりも長くなるようにしたため、大電流のスイッチングにより発生するノイズに起因する誤動作を抑制できるとともに、一次巻線の励磁間隔が規定時間よりも短くなることに起因して一次巻線が損傷することを回避することができる。 According to the present invention, since the input interval of the pulse signal synchronized with the rising and falling edges of the input signal to the primary winding of the transformer means is longer than the specified time, noise generated by switching of a large current is achieved. Can be prevented, and the primary winding can be prevented from being damaged due to the excitation interval of the primary winding being shorter than the specified time.
特に、立ち上がりパルス信号が生成された時点から前記規定時間が経過するまでの間に生成される他の立ち上がりパルス信号を無効とする第１の阻止手段を設けたため、立ち上がりパルス信号を伝送するセット用トランスの一次巻線に入力される立ち上がりパルス信号の間隔を的確に監視し、一次巻線の損傷を的確に回避することができる。さらに、立ち下がりパルス信号が生成された時点からこれ以後立ち上がりパルス信号が生成されるまでの間に生成される他の立ち下がりパルス信号を無効とする第２の阻止手段を設けたため、立ち上がりパルス信号と対をなす立ち下がりパルス信号を的確に伝送することができると共に、ノイズ等によるパルス信号が、誤って伝送されることを回避することができる。 In particular, due to the provision of the first blocking means for disabling the other of the rising pulse signals generated between the time that the rising pulse signal is generated until the predetermined time has elapsed, it transmits a rising pulse signal It is possible to accurately monitor the interval between the rising pulse signals input to the primary winding of the setting transformer, and to prevent damage to the primary winding. Further, since the second blocking means for invalidating other falling pulse signals generated from the time when the falling pulse signal is generated until the rising pulse signal is generated thereafter, the rising pulse signal is provided. In addition, it is possible to accurately transmit the falling pulse signal that makes a pair, and it is possible to avoid erroneous transmission of the pulse signal due to noise or the like.
以下、本発明の実施の形態を説明する。
図１は、本発明を適用した信号伝送回路ＴＵの構成を示すブロック図であって、昇降圧コンバータ用のインテリジェントモジュール（ＩＰＭ：Ｉｎｔｅｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）に適用したものである。また、図２は、信号伝送回路ＴＵの各部の信号波形を示す図である。
本発明に係る信号伝送回路ＴＵは、図１０に示す従来の信号伝送回路ＴＵにおいて、変換回路ＫＵ０に替えて変換回路ＫＵ１を設けたものであり、同一部には同一符号を付与し、その詳細な説明は省略する。
本発明における変換回路ＫＵ１は、セット・リセット信号生成回路１１と、ゲート回路１２と、セット側ゲート信号生成回路１３と、リセット側ゲート信号生成回路１４と、を備える。
Embodiments of the present invention will be described below.
FIG. 1 is a block diagram showing a configuration of a signal transmission circuit TU to which the present invention is applied, which is applied to an intelligent module (IPM: Intelligent Power Module) for a buck-boost converter. FIG. 2 is a diagram showing signal waveforms at various parts of the signal transmission circuit TU.
The signal transmission circuit TU according to the present invention is provided with a conversion circuit KU1 in place of the conversion circuit KU0 in the conventional signal transmission circuit TU shown in FIG. The detailed explanation is omitted.
The conversion circuit KU1 according to the present invention includes a set / reset
セット・リセット信号生成回路１１は、入力信号Ｓ１０１の立ち上がりエッジに同期した所定のパルス幅を有するセット信号Ｓ１０２を生成するセットパルス生成回路１１ａと、入力信号Ｓ１０１の立ち下がりエッジに同期した所定のパルス幅を有するリセット信号Ｓ１０３を生成するリセットパルス生成回路１１ｂと、を備える。セットパルス生成回路１１ａで生成したセット信号Ｓ１０２及びリセットパルス生成回路１１ｂで生成したリセット信号Ｓ１０３はゲート回路１２に入力される。
The set / reset
ゲート回路１２は、セットパルス生成回路１１ａからのセット信号Ｓ１０２の、後段への供給を遮断するセットパルスゲート回路１２ａと、セットパルスゲート回路１２ａの出力信号を反転する反転回路１２ｂと、リセットパルス生成回路１１ｂからのリセット信号Ｓ１０３の後段への供給を遮断するリセットパルスゲート回路１２ｃと、リセットパルスゲート回路１２ｃの出力信号を反転する反転回路１２ｄと、を備える。
The gate circuit 12 includes a set
セットパルスゲート回路１２ａは、セットパルス生成回路１１ａからのセット信号Ｓ１０２及びセット側ゲート信号生成回路１３からのセットパルスゲート信号Ｓ１１１を入力とし、セットパルスゲート信号Ｓ１１１がＨＩＧＨレベル（論理値”１”）であるときにはセット信号Ｓ１０２の反転信号を反転回路１２ｂに出力し、ＬＯＷレベル（論理値”０”）であるときにはセット信号Ｓ１０２を反転回路１２ｂに伝達しない。
The set
反転回路１２ｂはセットパルスゲート回路１２ａから出力される信号Ｓ１０４を反転し、これをゲート化セット信号Ｓ１０５として出力する。このゲート化セット信号Ｓ１０５は、セット用絶縁トランスＴＬ１の１次巻線励磁用のＮチャンネル電界効果型トランジスタＴｒ１のゲートに入力される。
リセットパルスゲート回路１２ｃは、リセットパルス生成回路１１ｂからのリセット信号Ｓ１０３及びリセット側ゲート信号生成回路１４からのリセットパルスゲート信号Ｓ１１３を入力とし、リセットパルスゲート信号Ｓ１１３がＨＩＧＨレベルであるときには、リセット信号Ｓ１０３の反転信号を反転回路１２ｄに出力し、ＬＯＷレベルであるときには、リセット信号Ｓ１０３を反転回路１２ｄに伝達しない。
The inverting
The reset
反転回路１２ｄはリセットパルスゲート回路１２ｃから入力される信号Ｓ１０６を反転し、これをゲート化リセット信号Ｓ１０７として出力する。このゲート化リセット信号Ｓ１０７は、リセット用絶縁トランスＴＬ２の１次巻線励磁用のＮチャンネル電界効果型トランジスタＴｒ２のゲートに入力される。
セット側ゲート信号生成回路１３は、単パルス生成回路１３ａと、遅延単パルス生成回路１３ｂと、Ｄ型フリップフロップ１３ｃと、積分回路１３ｄと、Ｄ型フリップフロップ１３ｅと、を備える。
The inverting
The set-side gate
単パルス生成回路１３ａは、セットパルスゲート回路１２ａの出力信号Ｓ１０４の立ち上がりエッジに同期した、セット側ゲート信号生成回路１３全体をクリア（リセット）するための、所定のパルス幅を有する単パルスＳ１０８を生成し、これを、遅延単パルス生成回路１３ｂと、Ｄ型フリップフロップ１３ｃと、積分回路１３ｄと、Ｄ型フリップフロップ１３ｅとに出力する。
遅延単パルス生成回路１３ｂは、単パルス生成回路１３ａからの単パルスＳ１０８を所定時間だけ遅延して反転した遅延単パルスＳ１０９を生成し、これをＤ型フリップフロップ１３ｃに出力する。
The single
The delayed single
Ｄ型フリップフロップ１３ｃは、遅延単パルスＳ１０９をクロック端子ＣＬＫに入力し、単パルス生成回路１３ａからの単パルスＳ１０８をクリア端子に入力し、遅延単パルスＳ１０９の立ち上がりで出力信号をＨＩＧＨレベルに切り替え、単パルスＳ１０８の立ち上がりでＤ型フリップフロップ１３ｃをクリアして出力信号をＬＯＷレベルに切り替える。
積分回路１３ｄは、Ｄ型フリップフロップ１３ｃの出力信号及び単パルス生成回路１３ａからの単パルスＳ１０８を入力とし、Ｄ型フリップフロップ１３ｃの出力信号を積分し、積分結果を積分出力Ｓ１１０として出力すると共に、単パルスＳ１０８の立ち上がりで積分値をリセットする。
The D flip-
The
Ｄ型フリップフロップ１３ｅは、積分回路１３ｄからの積分出力Ｓ１１０をクロック端子ＣＬＫに入力し、単パルス生成回路１３ａからの単パルスＳ１０８をクリア端子に入力し、積分出力Ｓ１１０が規定値を上回ったとき出力信号をＨＩＧＨレベルに切り替え、単パルスＳ１０８の立ち上がりでＤ型フリップフロップ１３ｃをクリアして出力信号をＬＯＷレベルに切り替える。Ｄ型フリップフロップ１３ｅの出力は、セットパルスゲート信号Ｓ１１１としてセットパルスゲート回路１２ａに入力される。
The D-type flip-
リセット側ゲート信号生成回路１４は、単パルス生成回路１４ａと、Ｄ型フリップフロップ１４ｂと、を備える。
単パルス生成回路１４ａは、リセットパルスゲート回路１２ｃの出力信号Ｓ１０６を入力とし、この出力信号Ｓ１０６の立ち上がりエッジに同期した、リセット側ゲート信号生成回路１４全体をクリアするための単パルスＳ１１２を生成し、これをＤ型フリップフロップ１４ｂに出力する。
The reset-side gate
The single
Ｄ型フリップフロップ１４ｂは、セットパルスゲート回路１２ａの出力信号Ｓ１０４をクロック端子ＣＬＫに入力し、単パルス生成回路１４ａからの単パルスＳ１１２をクリア端子に入力し、セットパルスゲート回路１２ａの出力信号Ｓ１０４の立ち上がりで出力信号をＨＩＧＨレベルに切り替え、単パルスＳ１１２の立ち上がりでＤ型フリップフロップ１４ｂをクリアして出力信号をＬＯＷレベルに切り替える。そして、Ｄ型フリップフロップ１４ｂの出力信号は、リセットパルスゲート信号Ｓ１１３として、リセットパルスゲート回路１２ｃに入力される。
The D-type flip-
そして、入力信号Ｓ１０１（図２（ａ））が変換回路ＫＵ１に入力されると、入力信号Ｓ１０１は、セットパルス生成回路１１ａ及びリセットパルス生成回路１１ｂに入力され、セットパルス生成回路１１ａにおいて、時刻ｔ１１、時刻ｔ１７、時刻ｔ２１での入力信号Ｓ１０１のＬＯＷレベルからＨＩＧＨレベルへの立ち上がりエッジに同期したセット信号Ｓ１０２（図２（ｂ））が抽出され、リセットパルス生成回路１１ｂにおいて、時刻ｔ１４、時刻ｔ１８、時刻ｔ２４での入力信号Ｓ１０１のＨＩＧＨレベルからＬＯＷレベルへの立ち下がりエッジに同期したリセット信号Ｓ１０３が抽出される（図２（ｃ））。
When the input signal S101 (FIG. 2A) is input to the conversion circuit KU1, the input signal S101 is input to the set
時刻ｔ１１で生成されたセット信号Ｓ１０２はセットパルスゲート回路１２ａで反転されて出力信号Ｓ１０４として反転回路１２ｂに出力され、ここで反転されてゲート化セット信号Ｓ１０５としてセット用絶縁トランスＴＬ１の励磁用のＮチャンネル電界効果型トランジスタＴｒ１に供給される。これによって、セット用絶縁トランスＴＬ１の１次巻線Ｍ１が励磁され、セット信号Ｓ１０２が２次巻線Ｍ２に伝達されることになる。
The set signal S102 generated at time t11 is inverted by the set
また、セットパルスゲート回路１２ａにおいて時刻ｔ１１で生成された出力信号Ｓ１０４は、セット側ゲート信号生成回路１３の単パルス生成回路１３ａに入力され、単パルス生成回路１３ａでは、時刻ｔ１２での出力信号Ｓ１０４の立ち上がりでＨＩＧＨレベルとなる単パルスＳ１０８を生成する（図２（ｆ））。）
この単パルスＳ１０８はセット側ゲート信号生成回路１３全体をクリアする信号であるため、セット側ゲート信号生成回路１３の各部がクリアされ積分回路１３ｄの積分出力Ｓ１１０もクリアされる（図２（ｈ））。このため、積分出力Ｓ１１０が図２（ｈ）の破線で示す規定値を下回り、その結果Ｄ型フリップフロップ１３ｅの出力信号（セットパルスゲート信号Ｓ１１１）がＬＯＷレベルとなり、すなわち、セットパルスゲート信号Ｓ１１１がＬＯＷレベルとなるため（図２（ｉ））、セットパルスゲート回路１２ａは、入力されるセット信号Ｓ１０２を伝達しないゲート閉状態となる。
The output signal S104 generated at time t11 in the set
Since this single pulse S108 is a signal that clears the entire set-side gate
そして、単パルス生成回路１３ａで生成された単パルスＳ１０８を所定時間だけ遅延させて反転した遅延単パルスＳ１０９が、時刻ｔ１３で立ち上がると（図２（ｇ））、この時点でＤ型フリップフロップ１３ｃの出力がＨＩＧＨレベルとなり、これが積分回路１３ｄで積分されるため、その積分出力Ｓ１１０は時間の経過に比例して上昇する（図２（ｈ））。積分出力Ｓ１１０が規定値を下回る間は、Ｄ型フリップフロップ１３ｅの出力はＬＯＷレベルを維持し、すなわちセットパルスゲート信号Ｓ１１１がＬＯＷレベルを維持するため、セットパルスゲート回路１２ａはゲート閉状態を維持する。積分出力Ｓ１１０が規定値に達する時刻ｔ１９までの間は、Ｄ型フリップフロップ１３ｅの出力はＬＯＷレベルを維持するため、時刻ｔ１９までの間は、セットパルスゲート信号Ｓ１１１はＬＯＷレベルを維持し、この間、セットパルスゲート回路１２ａはゲート閉状態を維持することになる。
Then, when the delayed single pulse S109 obtained by delaying and inverting the single pulse S108 generated by the single
このため、入力信号Ｓ１０１が時刻ｔ１７で立ち上がり、その立ち上がりエッジが検出されセット信号Ｓ１０２が出力された場合、この時点では、セットパルスゲート回路１２ａはゲート閉状態となっているため、セット信号Ｓ１０２は伝達されない。このため、セットパルスゲート回路１２ａから出力信号Ｓ１０４が出力されない。つまり出力信号Ｓ１０４はＨＩＧＨレベルを維持するため、ゲート化セット信号Ｓ１０５もＬＯＷレベルを維持し、すなわちセット用絶縁トランスＴＬ１が励磁されることはない。
Therefore, when the input signal S101 rises at time t17, the rising edge is detected, and the set signal S102 is output, the set
一方、セットパルスゲート回路１２ａの出力信号Ｓ１０４が時刻ｔ１２で立ち上がると、リセット側ゲート信号生成回路１４のＤ型フリップフロップ１４ｂは、クロック端子への入力信号が立ち上がるため、出力信号をＨＩＧＨレベルに切り替える。すなわちリセットパルスゲート信号Ｓ１１３がＨＩＧＨレベルとなるため（図２（ｋ））、リセットパルスゲート回路１２ｃは、ゲート開状態となる。すなわち、リセットパルスゲート回路１２ｃはその入力信号Ｓ１０３を出力信号Ｓ１０６に伝達する。
On the other hand, when the output signal S104 of the set
このため、時刻ｔ１４で、入力信号Ｓ１０１が立ち下がり、この立ち下がりでリセット信号Ｓ１０３が立ち上がると、この時点で、リセットパルスゲート回路１２ｃはゲート開状態であるため、リセット信号Ｓ１０３はリセットパルスゲート回路１２ｃで反転されて出力信号Ｓ１０６として出力される。この出力信号Ｓ１０６は反転回路１２ｄを介してゲート化リセット信号Ｓ１０７として、リセット用絶縁トランスＴＬ２の励磁用のＮチャンネル電界効果型トランジスタＴｒ２に供給される。これによって、リセット用絶縁トランスＴＬ２の１次巻線Ｍ３が励磁され、リセット信号Ｓ１０３が２次巻線Ｍ４に伝達されることになる。
For this reason, when the input signal S101 falls at time t14 and the reset signal S103 rises at this fall, the reset
一方、リセット側ゲート信号生成回路１４の単パルス生成回路１４ａでは、出力信号Ｓ１０６が時刻ｔ１５で立ち上がるタイミングで単パルスＳ１１２が生成される。このため、時刻ｔ１５でＤ型フリップフロップ１４ｂはクリアされ、その出力信号であるリセットパルスゲート信号Ｓ１１３はＬＯＷレベルに切り替わる。これにより、この時点で、リセットパルスゲート回路１２ｃは、ゲート閉状態に切り替わる。
On the other hand, in the single
このため、時刻ｔ１７で立ち上がった入力信号Ｓ１０１が時刻ｔ１８で立ち下がり、これに応じてリセットパルス生成回路１１ｂにおいて、リセット信号Ｓ１０３が発生された場合、この時点で、リセットパルスゲート信号Ｓ１１３はＬＯＷレベルであって、リセットパルスゲート回路１２ｃはゲート閉状態であるため、時刻ｔ１８で生じたリセット信号Ｓ１０３はリセットパルスゲート回路１２ｃでブロックされ、出力信号Ｓ１０６に伝達されない。したがって、ゲート化リセット信号Ｓ１０７が出力されないため、リセット用絶縁トランスＴＬ２の励磁は行なわれない。
Therefore, when the input signal S101 that rises at time t17 falls at time t18 and the reset signal S103 is generated in the reset
そして、時刻ｔ１９で、積分回路１３ｄの積分出力Ｓ１１０が規定値を上回ると、この時点でＤ型フリップフロップ１３ｅの出力信号がＨＩＧＨレベルに切り替わり、すなわちセットパルスゲート信号Ｓ１１１がＨＩＧＨレベルとなるため、セットパルスゲート回路１２ａはゲート開状態に切り替わる。
このため、時刻ｔ２１で、入力信号Ｓ１０１が立ち上がり、セット信号Ｓ１０２が生成されると、この時点でセットパルスゲート回路１２ａは、ゲート開状態であるため、セット信号Ｓ１０２に応じた出力信号Ｓ１０４が反転回路１２ｂを介してゲート化セット信号Ｓ１０５として、セット用絶縁トランスＴＬ１用のＮチャンネル電界効果型トランジスタＴｒ１に供給され、セット信号Ｓ１０２の伝達が行なわれることになる。
At time t19, when the integration output S110 of the
For this reason, when the input signal S101 rises and the set signal S102 is generated at time t21, the set
そして、セットパルスゲート回路１２ａを通過した出力信号Ｓ１０４の時刻ｔ２２での立ち上がりのタイミングで単パルス生成回路１３ａにおいて単パルスＳ１０８が生成され、Ｄ型フリップフロップ１３ｅがクリアされるため、セットパルスゲート信号Ｓ１１１がＬＯＷレベルに切り替わり、この時点で、セットパルスゲート回路１２ａがゲート閉状態に切り替わる。そして、以後、上記と同様に、時刻ｔ２２の単パルスＳ１０８の立ち上がりタイミングから所定時間だけ遅延させた遅延単パルスＳ１０９の時刻ｔ２３での立ち上がりタイミングで積分回路１３ｄでの積分が開始され、積分出力Ｓ１１０が規定値に達したとき、セットパルスゲート信号Ｓ１１１がＨＩＧＨレベルに切り替わり、これによりセットパルスゲート回路１２ａがゲート開状態に切り替わる。
The single pulse S108 is generated in the single
一方、時刻ｔ２２で、セットパルスゲート回路１２ａの出力信号Ｓ１０４が立ち上がると、このタイミングでＤ型フリップフロップ１４ｂの出力信号がＨＩＧＨレベルに切り替わり、すなわちリセットパルスゲート信号Ｓ１１３がＨＩＧＨレベルとなるため、リセットパルスゲート回路１２ｃがゲート開状態に切り替わる。このため、時刻ｔ２４で入力信号Ｓ１０１が立ち下がると、リセット信号Ｓ１０３はリセットパルスゲート回路１２ｃ、反転回路１２ｄを介してゲート化リセット信号Ｓ１０７としてリセット用絶縁トランスＴＬ２用のＮチャンネル電界効果型トランジスタＴｒ２に供給され、リセット信号Ｓ１０３の伝達が行なわれることになる。
On the other hand, when the output signal S104 of the set
そして、リセット信号Ｓ１０３から生成されたリセットパルスゲート回路１２ｃの出力信号Ｓ１０６が時刻ｔ２５で立ち上がるタイミングで、単パルスＳ１１２が生成され、これによりＤ型フリップフロップ１４ｂがクリアされ、リセットパルスゲート信号Ｓ１１３がＬＯＷレベルに切り替わるため、リセットパルスゲート回路１２ｃはゲート閉状態に切り替わる。
Then, at the timing when the output signal S106 of the reset
このように、セット信号Ｓ１０２のパルスがセットパルスゲート回路１２ａを通過した時点で、セットパルスゲート回路１２ａをゲート閉状態に切り替えて以後のセット信号Ｓ１０２のパルスの通過を阻止するようにし、所定の経過時間（以下、規定時間という。）が経過した時点で、セットパルスゲート回路１２ａをゲート開状態に切り替える構成としたため、規定時間よりも短い間隔でセット用絶縁トランスＴＬ１が励磁されることを回避することができる。
In this way, when the pulse of the set signal S102 passes through the set
また、セット信号Ｓ１０２のパルスがセットパルスゲート回路１２ａを通過した時点で、リセットパルスゲート回路１２ｃをゲート開状態に切り替え、リセット信号Ｓ１０３のパルスがリセットパルスゲート回路１２ｃを通過した時点でリセットパルスゲート回路１２ｃをゲート閉状態に切り替える構成とし、一度リセット信号Ｓ１０３のパルスがリセットパルスゲート回路１２ｃを通過すると、その後はセット信号Ｓ１０２のパルスが発生するまでリセット信号Ｓ１０３を無効化するため、セット信号Ｓ１０２のパルス（つまり立ち上がりエッジ）と対をなすリセット信号Ｓ１０３のパルス（つまり立ち下がりエッジ）を除くリセット信号Ｓ１０３に生じたパルス、つまりノイズ等に基づいてリセット用絶縁トランスＴＬ２が励磁されることを回避することができる。
Further, when the pulse of the set signal S102 passes through the set
このように、規定時間よりも短い間隔でセット用絶縁トランスＴＬ１が励磁されることを回避することができるため、リセット用絶縁トランスＴＬ２についても、規定値よりも短い間隔で励磁されることを回避することができ、セット用絶縁トランスＴＬ１、及びリセット用絶縁トランスＴＬ２の励磁間隔が短いことに起因して、これらセット用絶縁トランスＴＬ１及びリセット用絶縁トランスＴＬ２の励磁コイルが損傷することを回避することができる。 In this way, since it is possible to avoid the setting isolation transformer TL1 from being excited at intervals shorter than the specified time, the reset insulating transformer TL2 is also prevented from being excited at intervals shorter than the specified value. It is possible to avoid damaging the exciting coils of the set insulating transformer TL1 and the reset insulating transformer TL2 due to a short excitation interval between the setting insulating transformer TL1 and the reset insulating transformer TL2. be able to.
また、リセットパルスゲート回路１２ｃは、所定のパルス幅を有するセット信号Ｓ１０２の立ち下がりに相当する、セットパルスゲート回路１２ａの出力信号Ｓ１０４の立ち上がりでゲート開状態となるように構成している。このため、入力信号Ｓ１０１の立ち上がりエッジが検出された直後にゲート開状態となって、入力信号の立ち下がりエッジがいつ検出されても、この立ち下がりエッジに同期したリセット信号Ｓ１０３のパルスの通過を許容する状態となる。したがって、立ち上がりエッジと対をなす立ち下がりエッジに対応するパルスの通過を阻止することなく確実に通過させることができる。特に、本実施形態では、立ち上がりエッジのタイミングでＩＧＢＴ１１０５又は１１０６を導通状態とし、立ち下がりのタイミングでＩＧＢＴ１１０５又は１１０６を非導通状態に制御している。このため、立ち下がりエッジに対応するパルスを的確に伝送することができなかった場合には、ＩＧＢＴが導通状態のままに維持されることになる。しかしながら、上述のように、真の立ち下がりエッジに対応するパルスの通過を阻止することなく的確に通過させることができるため、信頼性をより向上させることができる。
The reset
また、リセットパルスゲート回路１２ｃは、リセット信号Ｓ１０３の立ち下がりに相当する単パルスＳ１１２の立ち上がりでゲート閉状態となるように構成している。このため、入力信号の立ち下がりエッジに対応するパルスが通過した直後にゲート閉状態となり、立ち上がりエッジと対をなす立ち下がりエッジに対応するパルスではなく、ノイズ等によるパルスが通過することを阻止することができる。したがって、入力信号Ｓ１０１に重畳されたノイズだけでなく、リセットパルスゲート信号Ｓ１１３に重畳されたノイズも除去することができる。
The reset
図３は、図１の変換回路ＫＵ１の詳細構成を示す回路図である。
セット・リセット信号生成回路１１において、抵抗Ｒ１１の一端は、インバータ１１１を介して入力信号Ｓ１０１の信号源Ｇに接続される。抵抗Ｒ１１の他端は、コンデンサＣ１１を介して接地されるとともに、排他的論理和回路１１２の一方の入力端子に接続される。また、排他的論理和回路１１２の他方の入力端子には信号源Ｇが接続される。
FIG. 3 is a circuit diagram showing a detailed configuration of the conversion circuit KU1 of FIG.
In the set / reset
排他的論理和回路１１２の出力はインバータ１１３Ａを介して否定論理積回路１１４Ａの一方の入力端子に接続されると共に、インバータ１１３Ａを介して否定論理積回路１１４Ｂの一方の入力端子に接続される。否定論理積回路１１４Ａの他方の入力端子には信号源Ｇが接続される。また、否定論理積回路１１４Ｂの他方の入力端子には信号源Ｇがインバータ１１３Ｂを介して接続される。
The output of the exclusive OR
否定論理積回路１１４Ａの出力はインバータ１１５Ａを介して、セット信号Ｓ１０２として出力される。否定論理積回路１１４Ｂの出力はインバータ１１５Ｂを介して、リセット信号Ｓ１０３として出力される。
つまり、信号源Ｇの入力信号Ｓ１０１は、インバータ１１１で反転された後、抵抗Ｒ１１及びコンデンサＣ１１からなる積分回路で遅延された後、排他的論理和回路１１２に入力され、ここで、入力信号Ｓ１０１の遅延信号と入力信号Ｓ１０１との排他的論理和（Exclusive OR）がとられる。この排他的論理和をインバータ１１３Ａで反転した信号と入力信号Ｓ１０１との否定論理積（NAND）が否定論理積回路１１４Ａでとられて、入力信号Ｓ１０１の立ち上がりエッジに同期した信号が生成され、これがインバータ１１５Ａで反転されてセット信号Ｓ１０２が生成される。
The output of the
That is, the input signal S101 of the signal source G is inverted by the
また、排他的論理和回路１１２で演算された排他的論理和をインバータ１１３Ａで反転した信号と、入力信号Ｓ１０１をインバータ１１３Ｂで反転した信号との否定論理積が否定論理積回路１１４Ｂでとられて、入力信号Ｓ１０１の立ち下がりエッジに同期した信号が生成され、これがインバータ１１５Ｂで反転されてリセット信号Ｓ１０３が生成される。
Further, a negative logical product of a signal obtained by inverting the exclusive logical sum calculated by the exclusive
図３において、インバータ１１１、抵抗Ｒ１１、コンデンサＣ１１、排他的論理和回路１１２、インバータ１１３Ａ、否定論理積回路１１４Ａ、インバータ１１５Ａによりセットパルス生成回路１１ａを構成している。また、インバータ１１１、抵抗Ｒ１１、コンデンサＣ１１、排他的論理和回路１１２、インバータ１１３Ａ、１１３Ｂ、否定論理積回路１１４Ｂ、インバータ１１５Ｂによりリセットパルス生成回路１１ｂを構成している。
次に、ゲート回路１２は、セットパルスゲート回路１２ａを構成する否定論理積回路１２１Ａと、リセットパルスゲート回路１２ｃを構成する否定論理積回路１２１Ｂと、反転回路１２ｂを構成するインバータ１２２Ａと、反転回路１２ｄを構成するインバータ１２２Ｂとを備える。
In FIG. 3, an
Next, the gate circuit 12 includes a
否定論理積回路１２１Ａの一方の入力端子には、セット信号Ｓ１０２が入力され、他方の入力端子には、セット側ゲート信号生成回路１３からのセットパルスゲート信号Ｓ１１１が入力される。そして、これらの否定論理積（Ｓ１０４）が、インバータ１２２Ａを介してゲート化セット信号Ｓ１０５として出力される。
否定論理積回路１２１Ｂの一方の入力端子には、リセット信号Ｓ１０３が入力され、他方の入力端子には、リセット側ゲート信号生成回路１４からのリセットパルスゲート信号Ｓ１１３が入力される。そして、これらの否定論理積（Ｓ１０６）が、インバータ１２２Ｂを介してゲート化リセット信号Ｓ１０７として出力される。
The set signal S102 is input to one input terminal of the
The reset signal S103 is input to one input terminal of the
次に、セット側ゲート信号生成回路１３において、ゲート回路１２の否定論理積回路１２１Ａ、すなわちセットパルスゲート回路１２ａの出力信号Ｓ１０４は、Ｄ型フリップフロップ１３１のクロック端子ＣＬＫに入力される。Ｄ型フリップフロップ１３１の入力端子Ｄには電源電位Ｖｃｃ１が印加され、出力端子ＱはコンデンサＣ２１及び抵抗Ｒ２１を介して接地されると共にコンデンサＣ２１及びインバータ１３２を介して否定論理積回路１３３の一方の入力端子に接続される。Ｄ型フリップフロップ１３１、コンデンサＣ２１、抵抗Ｒ２１、インバータ１３２及び否定論理積回路１３３により微分回路に基づく単パルス生成回路１３ａを構成している。
Next, in the set side gate
否定論理積回路１３３の他方の入力端子には、後述の電源リセット回路１５からの電源リセット信号Ｓ１２０が入力される。否定論理積回路１３３の出力が単パルスＳ１０８となり、この単パルスＳ１０８は、抵抗Ｒ２３を介してＮチャンネル電界効果型トランジスタ１３４のゲート端子に入力されると共に、インバータ１３５を介してＤ型フリップフロップ１３ｃとしてのＤ型フリップフロップ１３６のクリア端子に入力される。
A power reset signal S120 from a
また、インバータ１３５の出力はＤ型フリップフロップ１３ｅとしてのＤ型フリップフロップ１３７のクリア端子に入力されると共に、Ｄ型フリップフロップ１３１のクリア端子に入力され、さらに、Ｄ型フリップフロップ１３８のクロック端子ＣＬＫに入力される。
Ｄ型フリップフロップ１３８の入力端子Ｄには、電源電位Ｖｃｃ１が印加され、出力端子Ｑは、コンデンサＣ２２及び抵抗Ｒ２５を介して接地されると共に、コンデンサＣ２２及びインバータ１３９を介して否定論理積回路１４０の一方の入力端子に接続される。Ｄ型フリップフロップ１３８、コンデンサＣ２２、抵抗Ｒ２５、否定論理積回路１４０及び後述のインバータ１４１により微分回路に基づく遅延単パルス生成回路１３ｂを構成している。
The output of the
The power supply potential Vcc1 is applied to the input terminal D of the D-type flip-flop 138, the output terminal Q is grounded via the capacitor C22 and the resistor R25, and the
否定論理積回路１４０の他方の入力端子には、後述の電源リセット回路１５の電源リセット信号Ｓ１２１が入力される。否定論理積回路１４０の出力はインバータ１４１に入力され、インバータ１４１の出力が遅延単パルスＳ１０９として、Ｄ型フリップフロップ１３６のクロック端子ＣＬＫに入力されると共に、Ｄ型フリップフロップ１３８のクリア端子ＣＬＲに入力される。
A power reset signal S121 of the
Ｄ型フリップフロップ１３６の入力端子Ｄには電源電位Ｖｃｃ１が印加され、出力端子Ｑは抵抗Ｒ２９及びコンデンサＣ２３を介して接地されると共に、抵抗Ｒ２９を介してＮチャンネル電界効果型トランジスタ１３４のドレインに接続され、さらに抵抗Ｒ２９を介してＤ型フリップフロップ１３７のクロック端子ＣＬＫに入力される。
Ｎチャンネル電界効果型トランジスタ１３４のソースは、接地される。
The power supply potential Vcc1 is applied to the input terminal D of the D-type flip-
The source of the N-channel
そして、Ｄ型フリップフロップ１３７の入力端子Ｄには電源電位Ｖｃｃ１が印加され、出力端子Ｑは、ゲート回路１２の否定論理積回路１２１Ａの一方の入力端子に接続され、Ｄ型フリップフロップ１３７の出力が、Ｄ型フリップフロップ１３ｅの出力信号（セットパルスゲート信号Ｓ１１１）として、セットパルスゲート回路１２ａ（否定論理積回路１２１Ａ）に供給される。
The power supply potential Vcc1 is applied to the input terminal D of the D-type flip-
以上の構成により、セットパルスゲート回路１２ａ（否定論理積回路１２１Ａ）の出力信号Ｓ１０４が立ち上がると、Ｄ型フリップフロップ１３１、コンデンサＣ２１、抵抗Ｒ２１、インバータ１３２及び否定論理積回路１３３からなる単パルス生成回路１３ａによりパルス幅が一定のパルス信号が生成され、これが単パルスＳ１０８としてＮチャンネル電界効果型トランジスタ１３４のゲートに供給される。このため、単パルスＳ１０８の立ち上がりで、Ｎチャンネル電界効果型トランジスタ１３４が導通状態となり、タイマの役割を果たす抵抗Ｒ２９及びコンデンサＣ２３からなる積分回路の、コンデンサＣ２３の電荷を放電させる。これにより、積分回路１３ｄの積分値がリセットされたことと同等となる。
With the above configuration, when the output signal S104 of the set
また、単パルスＳ１０８がインバータ１３５で反転されてＤ型フリップフロップ１３１、Ｄ型フリップフロップ１３６、Ｄ型フリップフロップ１３７のクリア端子に入力されることにより、単パルスＳ１０８の立ち上がりで、これらＤ型フリップフロップ１３１．１３６、１３７がリセットされ、Ｄ型フリップフロップ１３７がクリアされることにより、Ｄ型フリップフロップ１３ｅの出力信号（セットパルスゲート信号Ｓ１１１）がＬＯＷレベルに切り替わるため、セットパルスゲート回路１２ａの否定論理積回路１２１Ａの出力は、セットパルス生成回路１１ａの出力であるインバータ１１５Ａの出力（セット信号Ｓ１０２）に関わらず固定され、すなわち、セットパルスゲート回路１２ａが閉ゲート状態に切り替わることと同等となる。このため、セットパルス生成回路１１ａの出力信号（セット信号Ｓ１０２）のパルスの伝達が阻止される。また、単パルスＳ１０８がインバータ１３５で反転されてＤ型フリップフロップ１３８のクロックＣＬＫに入力され、Ｄ型フリップフロップ１３８とコンデンサＣ２２と抵抗Ｒ２５とからなる微分回路を経ることにより、単パルスＳ１０８の立ち下がりのタイミングで、単パルスＳ１０８のパルス幅相当だけ遅延したパルスが生成され、これが、インバータ１３９で成形された後、否定論理積回路１４０、インバータ１４１を経て遅延単パルスＳ１０９として、Ｄ型フリップフロップ１３６のクロック端子ＣＬＫに入力される。
In addition, the single pulse S108 is inverted by the
このため、遅延単パルスＳ１０９の立ち上がりで、Ｄ型フリップフロップ１３６の出力がＨＩＧＨレベルに切り替わり、抵抗Ｒ２９及びコンデンサＣ２３からなる積分回路による積分が開始されコンデンサＣ２３への充電が開始される。
コンデンサＣ２３の両端の電圧、すなわち積分出力Ｓ１１０が後段のＤ型フリップフロップ１３７のクロック端子ＣＬＫの閾値電圧に到達するまで充電されると、Ｄ型フリップフロップ１３７の出力がＨＩＧＨレベルに切り替わり、すなわちセットパルスゲート信号Ｓ１１１がＨＩＧＨレベルとなる。そして、これがセットパルスゲート回路１２ａの否定論理積回路１２１Ａに入力されるため、セットパルスゲート回路１２ａはゲート開状態に切り替わる。これにより、セットパルス生成回路１１ａからのセット信号Ｓ１０２のパルスの伝達が可能となる。ここで、入力信号Ｓ１０１が立ち上がってから積分出力Ｓ１１０が後段のＤ型フリップフロップ１３７のクロック端子ＣＬＫの閾値電圧に到達するまでの時間が、上述の規定時間となる。
For this reason, at the rise of the delayed single pulse S109, the output of the D-type flip-
When the voltage at both ends of the capacitor C23, that is, the integration output S110, is charged until it reaches the threshold voltage of the clock terminal CLK of the subsequent D-type flip-
次に、リセット側ゲート信号生成回路１４において、ゲート回路１２のセットパルスゲート回路１２ａ（否定論理積回路１２１Ａ）の出力信号Ｓ１０４は、Ｄ型フリップフロップ１３ｅとしてのＤ型フリップフロップ１５１のクロック端子ＣＬＫに入力される。Ｄ型フリップフロップ１５１の入力端子Ｄには電源電位Ｖｃｃ１が印加され、出力端子Ｑはゲート回路１２の否定論理積回路１２１Ｂに入力される。またＤ型フリップフロップ１５１のクリア端子ＣＬＲには後述のインバータ１５５からの単パルスＳ１１２が入力される。
Next, in the reset-side gate
一方、ゲート回路１２のリセットパルスゲート回路１２ｂ（否定論理積回路１２１Ｂ）の出力信号Ｓ１０６はＤ型フリップフロップ１５２のクロック端子ＣＬＫに入力される。
Ｄ型フリップフロップ１５２の入力端子Ｄには電源電位Ｖｃｃ１が印加され、出力端子ＱはコンデンサＣ４１及び抵抗Ｒ４２を介して接地されると共に、コンデンサＣ４１及びインバータ１５３を介して否定論理積回路１５４の一方の入力端子に入力される。
否定論理積回路１５４の他方の入力端子には、電源リセット信号Ｓ１２０が入力され、否定論理積回路１５４の出力はインバータ１５５を経て単パルスＳ１１２としてＤ型フリップフロップ１５１及び１５２のクリア端子に入力される。
On the other hand, the output signal S106 of the reset
The power supply potential Vcc1 is applied to the input terminal D of the D-type flip-
A power reset signal S120 is input to the other input terminal of the
以上の構成により、セットパルスゲート回路１２ａ（否定論理積回路１２１Ａ）を通過したセット信号Ｓ１０２の立ち下がりで、セットパルスゲート回路１２ａの出力信号Ｓ１０４が立ち下がると、Ｄ型フリップフロップ１５１の出力であるリセットパルスゲート信号Ｓ１１３がＨＩＧＨレベルとなり、否定論理積回路１２１Ｂの一方の入力端子への入力がＨＩＧＨレベルとなるため、リセットパルスゲート回路１２ｃ（否定論理積回路１２１Ｂ）はゲート開状態となる。
With the above configuration, when the output signal S104 of the set
そして、リセット信号Ｓ１０３のパルスがリセットパルスゲート回路１２ｃ（否定論理積回路１２１Ｂ）を通過し、否定論理積回路１２１Ｂの出力Ｓ１０６が立ち上がると、Ｄ型フリップフロップ１５２、コンデンサＣ４１、抵抗Ｒ４２とからなる微分回路を経ることにより単パルスＳ１１２が生成され、この単パルスＳ１１２によりＤ型フリップフロップ１５１がクリアされその出力であるリセットパルスゲート信号Ｓ１１３がＬＯＷレベルに切り替わる。このため、否定論理積回路１２１Ｂへの一方の入力がＬＯＷレベルとなるため、リセットパルスゲート回路１２ｃ（否定論理積回路１２１Ｂ）はゲート閉状態となる。
When the pulse of the reset signal S103 passes through the reset
次に、電源リセット回路１５において、抵抗Ｒ５１の一端が電源電圧Ｖｃｃ１に接続され他端はコンデンサＣ５１を介して接地されると共に、スイッチＳＷ５１を介して接地される。このスイッチＳＷ５１は、昇降圧コンバータ用インテリジェントモジュールの電源のオン／オフに応じて動作し、電源オンとなったときには遮断状態となり、電源オフとなったときに導通状態となる。
Next, in the
さらに抵抗Ｒ５１とコンデンサＣ５１との接続点の電位がインバータ１６１、１６２を経て電源リセット信号Ｓ１２０として、セット側ゲート信号生成回路１３の否定論理積回路１３３及びリセット側ゲート信号生成回路１４の否定論理積回路１５４の一方の入力端子に入力される。また、インバータ１６２の出力端子は、インバータ１６３、インバータ１６４を介して抵抗Ｒ５２の一端に接続され、抵抗Ｒ５２の他端は、セット側ゲート信号生成回路１３の否定論理積回路１４０の一方の入力端子に入力されると共に、抵抗Ｃ５２を介して接地されている。
Further, the potential at the connection point between the resistor R51 and the capacitor C51 is passed through the
以上の構成により、昇降圧コンバータ用インテリジェントモジュールが電源オンとなったときに、電源リセット信号Ｓ１２０がＨＩＧＨレベルとなった後、電源リセット信号Ｓ１２０に遅れて電源リセット信号Ｓ１２１がＨＩＧＨレベルとなる。これにより、最初にセット側ゲート信号生成回路１３の否定論理積回路１３３及びリセット側ゲート信号生成回路１４の否定論理積回路１５４、そして、これらに遅れて否定論理積回路１４０が一方の入力端子への入力に応じた信号を出力するよう固定される。また、昇降圧コンバータ用インテリジェントモジュールが電源オフとなったときに、電源リセット信号Ｓ１２０、及びこれに遅れて電源リセット信号Ｓ１２１がＬＯＷレベルとなって、これら否定論理積回路１３３、１４０及び１５４の出力は所定の遅延時間をもってＨＩＧＨレベルに固定される。
With the above configuration, when the intelligent module for the buck-boost converter is turned on, after the power reset signal S120 becomes HIGH level, the power reset signal S121 becomes HIGH level after the power reset signal S120. As a result, first, the
否定論理積回路１３３、１４０及び１５４の出力がＨＩＧＨレベルとなると、Ｄ型フリップフロップ１３１、１３７、１３８、１５１、１５２がクリアされてこれらの出力がＬＯＷレベルとなるので、信号伝送回路ＴＵ全体がリセットされて、セット信号１０３、リセット信号Ｓ１０３も、セットパルスゲート１２ａ、リセットパルスゲート１２ｃを通過できなくなる。
When the outputs of the
昇降圧コンバータ用インテリジェントモジュールの電源オンとなった直後はこの状態であり、その後、抵抗Ｒ５１、コンデンサＣ５１およびインバータ１６１の閾値により決まる時間が経過すると、セット側ゲート信号生成回路１３の遅延単パルス生成回路１３ｂを除く信号伝送回路ＴＵ全体のリセットが外れる。そして、さらに抵抗Ｒ５２、コンデンサＣ５２および否定論理積回路１４０の閾値で決まる時間が経過すると、遅延単パルス生成回路１３ｂのリセットも外れることになる。遅延単パルス生成回路１３ｂのリセット解除を遅くしたのは、Ｄ型フリップフロップ１３８のクロック入力のタイミングとクリア入力が外れるタイミングが重ならないようにするためである。
This state is immediately after the power supply of the intelligent module for the buck-boost converter is turned on. After that, when the time determined by the threshold values of the resistor R51, the capacitor C51 and the
次に、積分回路１３ｄにおける規定値に相当する、セットパルスゲート回路１２ａを閉状態に維持する規定時間の設定方法を説明する。
ここで、図１から図３では、昇降圧コンバータ１１０２用のインテリジェントモジュールの制御回路１１１１における信号伝送回路ＴＵについて説明したが、インバータ１１０３の制御回路１１１２も同様に構成されている。すなわち、図８に示す昇降圧コンバータ１１０２用の制御回路１１１１と同様に、インバータ１１０３の各ＩＧＢＴそれぞれに保護機能付きゲートドライバＩＣが設けられると共にアナログ−ＰＷＭ変換器が設けられ、これらとＣＰＵとの間の信号の伝達が絶縁トランスを備えた１１１７と同様の信号伝送部を介して行なわれる。
Next, a method for setting a prescribed time corresponding to a prescribed value in the integrating
Here, in FIG. 1 to FIG. 3, the signal transmission circuit TU in the
そして、昇降圧コンバータ１１０２のセットパルスゲート回路１２ａの規定時間は、インバータ１１０３における、セットパルスゲート回路の規定時間と同一に設定している。
このインバータ１１０３における、セットパルスゲート回路の規定時間は、次の手順で設定する。
ここで、インバータ１１０３の制御回路１１１２では、インバータ１１０３における電力変換を行なう際には、図４に示すように、正弦波ＰＷＭ制御方式、過変調ＰＷＭ制御方式、矩形波制御方式の３つの制御方式を切り替えて使用する。
The specified time of the set
The specified time of the set pulse gate circuit in the
Here, in the
まず、正弦波ＰＷＭ制御方式は、一般的なＰＷＭ制御として用いられるものであり、各相アームにおけるスイッチング素子のオン・オフを、正弦波状の電圧指令値と搬送波（代表的には、三角波）との電圧比較に従って制御する。この結果、上アーム素子のオン期間に対応するＨＩＧＨレベル期間と、下アーム素子のオン期間に対応するＬＯＷレベル期間との集合について、一定期間内でその基本波成分が正弦波となるようにデューティ比が制御される。この正弦波ＰＷＭ制御方式では、この基本波成分振幅をインバータの電圧の０．６１倍までしか高めることができない。 First, the sine wave PWM control method is used as a general PWM control, and the switching elements in each phase arm are turned on / off by using a sine wave voltage command value and a carrier wave (typically, a triangular wave). Control according to the voltage comparison. As a result, with respect to the set of the HIGH level period corresponding to the ON period of the upper arm element and the LOW level period corresponding to the ON period of the lower arm element, the duty is set so that the fundamental wave component becomes a sine wave within a certain period. The ratio is controlled. In this sine wave PWM control system, the amplitude of the fundamental wave component can be increased only up to 0.61 times the voltage of the inverter.
一方、矩形波制御方式では、上記一定期間内で、ＨＩＧＨレベル期間及びＬＯＷレベル期間の比が１：１の矩形波１パルス分を電動機１１０４に印加する。これにより変調率は、０．７８まで高められる。
次に、過変調ＰＷＭ制御方式は、搬送波の振幅を縮小するように歪ませた上で、上記正弦波ＰＷＭ制御方式と同様のＰＷＭ制御を行なうものである。この結果、基本波成分を歪ませることができ、変調率を０．６１〜０．７８の範囲まで高めることができる。
On the other hand, in the rectangular wave control method, one pulse of a rectangular wave having a ratio of HIGH level period to LOW level period of 1: 1 is applied to the
Next, the overmodulation PWM control system performs the same PWM control as the sine wave PWM control system after distorting the carrier wave to reduce the amplitude. As a result, the fundamental wave component can be distorted, and the modulation factor can be increased to a range of 0.61 to 0.78.
そして、制御回路１１１２では、電動機１１０４の回転速度に応じてこれら制御方式を切り替え、電動機１１０４の回転速度が遅い領域では、滑らかに回転をさせることが可能な正弦波ＰＷＭ制御方式を用い、中程度の回転速度の領域では過変調ＰＷＭ制御方式を用い、高回転速度の領域では矩形波制御方式を用いることにより、直流電源１１０１の電圧利用率を向上させるようにしている。これは、ＩＧＢＴ１１０５、１１０６などの高パワー素子のスイッチング速度は、概ね１０ｋＨｚが限界となっているためであり、制御方式を切り替えることで、電動機１１０４を低回転から高回転まで駆動している。
The
表１は、正弦波ＰＷＭ制御方式を用いた場合の、パルス間隔がどのような範囲にあるかを演算した結果である。インバータ１１０３のインバータ周波数が１ｋＨｚであり且つＰＷＭ基本周波数が１０ｋＨｚの場合には、ＰＷＭパルス信号のパルス間隔は、８７〜２０１μｓの範囲にある。また、インバータ周波数が５０Ｈｚであり且つＰＷＭ基本周波数が１０ｋＨｚの場合には、ＰＷＭパルス信号のパルス間隔は、９９〜２００μｓの範囲にあることがわかる。
Table 1 shows the calculation results of the range of the pulse interval when the sine wave PWM control method is used. When the inverter frequency of the
つまり、インバータ１１０３のＰＷＭパルス信号のパルス間隔は、８７μｓ以上であるとみなすことができる。したがって、パルス間隔が８７μｓよりも短い間隔で発生するパルスは、ノイズによるものとみなすことができる。このため、このインバータ１１０３のＰＷＭパルス信号が通常とり得るパルス間隔８７μｓよりも短い値を、規定時間として設定する。ここでは、余裕代（マージン）を確保して、５０μｓ程度とする。この値は、表１を実現するインバータにおいて、大電流を伴うスイッチングによる磁界変化に起因するノイズを防ぐには十分であり、かつ正規のパルスをマスクして見逃してしまうことがない値となっている。
That is, the pulse interval of the PWM pulse signal of the
規定時間は、図１のセット側ゲート信号生成回路１３の積分回路１３ｄのタイマ時間、すなわち、図３の抵抗Ｒ２９，コンデンサＣ２３およびＤ型フリップフロップ１３７のクロック端子ＣＬＫの閾値電圧で決定されるため、タイマ時間が、５０μｓ程度となるように、これらの抵抗値及び容量を決定する。
以上により、インバータ１１０３の規定時間が設定される。そして、昇降圧コンバータ１１０２の規定時間として、インバータ１１０３の規定時間と同一値を設定する。
The specified time is determined by the timer time of the
Thus, the specified time for the
ここで、図５に示すような車両駆動システムの場合、昇降圧コンバータ１１０２におけるＰＷＭ信号のパルス間隔は、一般に、インバータ１１０３のＰＷＭ信号のパルス間隔よりも長い。
したがって、昇降圧コンバータ１１０２における規定時間として、インバータ１１０３の規定時間を設定した場合であっても、ノイズではない、真のパルスの伝達が阻止されることはなく、ノイズの伝達を阻止し励磁コイルを保護しつつ、真に必要なパルスの伝達を確実に行なうことができる。
Here, in the case of the vehicle drive system as shown in FIG. 5, the pulse interval of the PWM signal in the buck-
Therefore, even when the specified time of the
なお、ここでは、昇降圧コンバータ１１０２における規定時間として、インバータ１１０３の規定時間を設定した場合について説明したが、これに限るものではない。
昇降圧コンバータ１１０２においても、ＰＷＭ信号がとり得るパルス間隔の最小値を検出し、真のパルスの通過を阻止しない時間を規定時間として設定してもよい。このように設定することによって、ノイズの通過をできるだけ除去することができる。
Although the case where the specified time of the
Also in the buck-
また、上記実施の形態においては、昇降圧コンバータ１１０２及びインバータ１１０３の規定時間を、インバータ１１０３のＰＷＭ信号が通常とり得るパルス間隔の最小値に基づき設定する場合について説明したが、これに限るものではない。要は、絶縁トランスの励磁コイルが損傷に至ることのない間隔であり、且つ、昇降圧コンバータ１１０２、或いはインバータ１１０３のそれぞれにおけるＰＷＭ信号に応じた真のパルスの伝達を阻止することのない時間に設定すればよい。
In the above embodiment, the case where the specified times of the buck-
また、上記実施の形態においては、セット側ゲート信号生成回路１３では、抵抗Ｒ２９とコンデンサＣ２３とからなる積分回路と、Ｄ型フリップフロップ１３６と、Ｎチャンネル電界効果型トランジスタ１３４とで充放電回路を構成し、Ｎチャンネル電界効果型トランジスタ１３４によりコンデンサＣ２３を放電させた後、抵抗Ｒ２９にＨＩＧＨレベルの電圧を印加することによりコンデンサＣ２３に電流を流入させて充電する構成とした場合について説明したが、これに限るものではなく、例えば、コンデンサＣ２３に定電流を流入させる構成としてもよい。また、コンデンサＣ２３の両端電圧をもとに所定時間を計測する構成とする場合に限るものではなく、例えば、信号伝送回路ＴＵ内に定周期のクロック信号を生成するクロック信号生成回路を設けるとともに、セット側ゲート信号生成回路１３内にそのクロック信号を計数するクロック信号計数手段を設け、この計数値が規定時間相当となったか否かにより規定時間が経過したか否かを判断する構成とすることも可能である。
In the above-described embodiment, the set-side gate
また、上記実施の形態においては、本発明による信号伝送回路ＴＵを、車両機器用の電力変換装置に適用した場合について説明したが、これに限るものではなく、絶縁トランスを用いて信号伝送を行なうようにした電力変換装置であれば適用することができる。
また、空芯型のトランスに適用した場合について説明したが、鉄心を有するトランスであっても適用することができる。
In the above embodiment, the case where the signal transmission circuit TU according to the present invention is applied to a power conversion device for vehicle equipment has been described. However, the present invention is not limited to this, and signal transmission is performed using an insulating transformer. Any power conversion device as described above can be applied.
Moreover, although the case where it applied to an air core type transformer was demonstrated, even if it is a transformer which has an iron core, it is applicable.
また、上記実施の形態においては、入力信号の立ち上がりエッジに基づいて、セット信号Ｓ１０２及びリセット信号Ｓ１０３によるセット用絶縁トランスＴＬ１、リセット用絶縁トランスＴＬ２の励磁を制限する場合について説明したが、入力信号の立ち下がりエッジに基づいてセット用絶縁トランスＴＬ１、リセット用絶縁トランスＴＬ２の励磁を制限するように構成することも可能である。 In the above embodiment, the case where the excitation of the set insulating transformer TL1 and the reset insulating transformer TL2 by the set signal S102 and the reset signal S103 is limited based on the rising edge of the input signal has been described. It is also possible to limit the excitation of the setting insulating transformer TL1 and the reset insulating transformer TL2 on the basis of the falling edge.
ここで、上記実施の形態において、セット用絶縁トランスＴＬ１が特許請求の範囲のセット用トランスに対応し、リセット用絶縁トランスＴＬ２がリセット用トランスに対応し、これらセット用絶縁トランスＴＬ１及びリセット用絶縁トランスＴＬ２がトランス手段に対応し、セット・リセット信号生成回路１１がパルス信号生成手段に対応し、セットパルスゲート回路１２ａが第１の阻止手段に対応し、リセットパルスゲート回路１２ｃが第２の阻止手段に対応し、セットパルスゲート回路１２ａ及びリセットパルスゲート回路１２ｃが励磁阻止手段に対応している。
Here, in the above-described embodiment, the set insulation transformer TL1 corresponds to the set transformer in the claims, the reset insulation transformer TL2 corresponds to the reset transformer, and the set insulation transformer TL1 and the reset insulation The transformer TL2 corresponds to the transformer means, the set / reset
また、Ｎチャンネル電界効果型トランジスタ１３４、抵抗Ｒ２９、コンデンサＣ２３及びＤ型フリップフロップ１３６が充放電制御手段に対応している。
さらに、スイッチング素子ＳＷ１、ＳＷ２、ＳＷ１１〜ＳＷ２３がスイッチング素子に対応し、制御回路１１１１及び制御回路１１１２が制御回路に対応し、保護機能付きゲートドライバＩＣ１１１５Ｕ、１１１５Ｄが駆動回路に対応し、信号伝送回路１１１７が信号伝送部に対応している。
An N-channel
Further, the switching elements SW1, SW2, SW11 to SW23 correspond to the switching elements, the
１１ セット・リセット信号生成回路
１１ａ セットパルス生成回路
１１ｂ リセットパルス生成回路
１２ ゲート回路
１２ａ セットパルスゲート回路
１２ｃ リセットパルスゲート回路
１３ セット側ゲート信号生成回路
１３ａ 単パルス生成回路
１３ｂ 遅延単パルス生成回路
１３ｃ Ｄ型フリップフロップ
１３ｄ 積分回路
１３ｅ Ｄ型フリップフロップ
１４ リセット側ゲート信号生成回路
１４ａ 単パルス生成回路
１４ｂ Ｄ型フリップフロップ
１５ 電源リセット回路
１１０２ 昇降圧コンバータ
１１０３ インバータ
１１０５、１１０６ ＩＧＢＴ
１１１１、１１１２ 制御回路
１１１１ａ ＣＰＵ
１１１５Ｕ、１１１５Ｄ 保護機能付きゲートドライバＩＣ
１１１７ 信号伝送部
Ｓ１０１ 入力信号
Ｓ１０２ セット信号
Ｓ１０３ リセット信号
Ｓ１０４ セットパルスゲート回路１２ａの出力信号
Ｓ１０５ ゲート化セット信号
Ｓ１０６ リセットパルスゲート回路１２ｃの出力信号
Ｓ１０７ ゲート化リセット信号
Ｓ１０８ 単パルス
Ｓ１０９ 遅延単パルス
Ｓ１１０ 積分出力
Ｓ１１１ セットパルスゲート信号
Ｓ１１２ 単パルス
Ｓ１１３ リセットパルスゲート信号
Ｓ１２０、Ｓ１２１ 電源リセット信号
ＳＷ１、ＳＷ２、ＳＷ１１〜ＳＷ２３ スイッチング素子
ＴＬ１ セット用絶縁トランス
ＴＬ２ リセット用絶縁トランス
Ｔｒ１、Ｔｒ２ Ｎチャンネル電界効果型トランジスタ
ＴＵ 信号伝送回路
11 set / reset
1111, 1112
1115U, 1115D Gate driver IC with protection function
1117 Signal Transmission Unit S101 Input Signal S102 Set Signal S103 Reset Signal S104 Set
Claims (8)
入力信号の立ち上がり及び立ち下がりエッジに同期したパルス信号を生成するパルス信号生成手段と、を有し、
前記パルス信号生成手段で生成した前記パルス信号を前記トランス手段の１次巻線側に入力し、
前記トランス手段の２次巻線側に生成されたパルス信号に基づき前記入力信号を復元するようにした信号伝送回路において、
第１の入力信号とその次に入力される第２の入力信号とのパルス間隔が、予め設定した規定時間よりも短いとき、前記第２の入力信号の前記立ち上がり及び立ち下がりエッジに同期したパルス信号の前記トランス手段の一次巻線への入力を禁止する励磁阻止手段、を備え、
前記トランス手段は、前記立ち上がりエッジに同期した立ち上がりパルス信号を伝送するセット用トランスと、前記立ち下がりエッジに同期した立ち下がりパルス信号を伝送するリセット用トランスと、を有し、
前記励磁阻止手段は、前記立ち上がりパルス信号が生成された時点から前記規定時間が経過するまでの間に生成される他の立ち上がりパルス信号を無効とする第１の阻止手段と、
前記立ち下がりパルス信号が生成された時点からこれ以後前記立ち上がりパルス信号が生成されるまでの間に生成される他の立ち下がりパルス信号を無効とする第２の阻止手段と、を備えることを特徴とする信号伝送回路。 Transformer means;
Pulse signal generating means for generating a pulse signal synchronized with the rising and falling edges of the input signal,
The pulse signal generated by the pulse signal generating means is input to the primary winding side of the transformer means,
In the signal transmission circuit adapted to restore the input signal based on the pulse signal generated on the secondary winding side of the transformer means,
A pulse synchronized with the rising and falling edges of the second input signal when the pulse interval between the first input signal and the second input signal input next is shorter than a preset specified time. excitation inhibiting means for inhibiting an input to the primary winding of the transformer means of the signal, Bei give a,
The transformer means includes a set transformer that transmits a rising pulse signal synchronized with the rising edge, and a reset transformer that transmits a falling pulse signal synchronized with the falling edge,
The excitation blocking means is a first blocking means for invalidating other rising pulse signals generated during a period from the time when the rising pulse signal is generated until the specified time has elapsed;
That obtain Bei and a second blocking means for disabling the other falling pulse signals generated until Hereafter the rising pulse signal from the time when the falling pulse signal is generated is generated A characteristic signal transmission circuit.
コンデンサと、前記コンデンサへの充電及び放電を行なう充放電制御手段と、を備え、
前記コンデンサの両端電圧を利用して前記規定時間を計測することを特徴とする請求項１または請求項２に記載の信号伝送回路。 The excitation blocking means is
A capacitor, and charge / discharge control means for charging and discharging the capacitor,
Signal transmission circuit according to claim 1 or claim 2, characterized in that measuring the prescribed time using the voltage across the capacitor.
前記励磁阻止手段は、前記クロック信号を計数するクロック信号計数手段を有し、
前記クロック信号計数手段の計数値を利用して前記規定時間を計測することを特徴とする請求項１または請求項２に記載の信号伝送回路。 A clock signal generation circuit for generating a clock signal;
The excitation preventing means has clock signal counting means for counting the clock signal,
Signal transmission circuit according to claim 1 or claim 2, characterized in that measuring the prescribed time using the count value of the clock signal counting means.
前記スイッチング素子の導通及び非導通を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、
前記制御回路で生成した前記制御信号を前記駆動回路に伝送する信号伝送部と、を備え、
前記請求項１から請求項６の何れかに記載の信号伝送回路を、前記信号伝送部として利用したことを特徴とする電力変換装置。 A switching element for energizing and interrupting the current flowing into the load;
A control circuit for generating a control signal instructing conduction and non-conduction of the switching element;
A drive circuit for driving a control terminal of the switching element based on the control signal;
A signal transmission unit that transmits the control signal generated by the control circuit to the drive circuit;
A power conversion device using the signal transmission circuit according to any one of claims 1 to 6 as the signal transmission unit.
前記規定時間が８７μｓ以下であることを特徴とする請求項７記載の電力変換装置。 The present invention is applied to a vehicle drive system in which an electric motor that drives a vehicle is PWM-controlled, and is a power conversion device that drives the drive circuit using the electric motor as the load and the PWM signal for PWM control as the input signal. And
The power conversion device according to claim 7, wherein the specified time is 87 μs or less.
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