JP2010206226A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関し、特に、半導体集積回路の周囲を取り囲むように配設されたシールリングを備えた半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a seal ring disposed so as to surround a semiconductor integrated circuit.
半導体装置の製造プロセスでは半導体基板上に複数の半導体素子を形成した後に、半導体基板をダイシングライン部に沿って切断することで個々のLSIチップに分離する。このとき、ダイシングライン部の切断面には、半導体素子の形成過程で積層された多層の層間絶縁膜が露出することになる。 In the manufacturing process of a semiconductor device, after a plurality of semiconductor elements are formed on a semiconductor substrate, the semiconductor substrate is cut along dicing line portions to be separated into individual LSI chips. At this time, the multilayer interlayer insulating film laminated in the process of forming the semiconductor element is exposed on the cut surface of the dicing line portion.
この層間絶縁膜および層間絶縁膜界面は水分の侵入経路となり、半導体装置の誤動作の原因となるなど信頼性の点で問題となる可能性がある。 The interlayer insulating film and the interface between the interlayer insulating films serve as moisture intrusion paths, which may cause a problem in terms of reliability such as causing a malfunction of the semiconductor device.
また、ダイシング時の応力や、LSIチップをパッケージングする際に使用する封止樹脂との熱膨張係数差に起因する応力等により、層間絶縁膜にクラックが発生し、このクラックが水分の侵入経路となることもある。 In addition, cracks occur in the interlayer insulating film due to stress during dicing, stress due to the difference in thermal expansion coefficient from the sealing resin used when packaging LSI chips, etc., and this crack is a moisture intrusion route. Sometimes it becomes.
これらの対策として、シールリングあるいはガードリングと呼称されるループ状構造体を、半導体集積回路の形成領域の周囲を取り囲むように配設する構成を採っている。 As countermeasures against these problems, a configuration is adopted in which a loop-shaped structure called a seal ring or a guard ring is disposed so as to surround the periphery of the formation region of the semiconductor integrated circuit.
シールリングは、半導体集積回路形成領域に形成される配線層やコンタクト部の形成工程を利用して形成され、配線層やコンタクト部と同じ材料が使用される。 The seal ring is formed by using a wiring layer and contact portion forming process formed in the semiconductor integrated circuit formation region, and the same material as the wiring layer and contact portion is used.
図17は、この発明の背景技術のシールリングの構成を示す断面図である。 FIG. 17 is a cross-sectional view showing a configuration of a seal ring according to the background art of the present invention.
図17に示すようにシールリング90は、半導体基板1上の回路形成領域とダイシング領域との間に配設されている。
As shown in FIG. 17, the
図17においては、シリコン基板等の半導体基板1上に配設される半導体素子の一例として、素子分離絶縁膜2で規定される活性領域にMOSトランジスタQ1が配設された構成を示している。
FIG. 17 shows a configuration in which a MOS transistor Q1 is disposed in an active region defined by an element
MOSトランジスタQ1は、半導体基板1上にゲート絶縁膜31を介して配設されたゲート電極32と、ゲート電極32の側面に配設されたサイドウォール絶縁膜33と、ゲート電極32のゲート長方向の両側面外方の半導体基板1の表面内にそれぞれ配設されたソース・ドレイン層34とを有して構成されている。
The MOS transistor Q1 includes a
そして、MOSトランジスタQ1を覆うように半導体基板1上に層間絶縁膜4が配設され、その上には、層間絶縁膜5、6、7、8、9、10および11が順に配設されて多層構造をなしている。なお、各層間絶縁膜間にはエッチングストッパ膜ESが配設されている。
An
そして、これらの層間絶縁膜4〜11には、回路形成領域においては、MOSトランジスタQ1に電気的に接続される配線層や、コンタクト部が設けられて多層配線層を構成している。
These
すなわち、層間絶縁膜4を貫通してソース・ドレイン層34に達するように2つのコンタクト部4aが設けられている。
That is, two
また、層間絶縁膜5および層間絶縁膜4上のエッチングストッパ膜ESを貫通するように複数の配線層5aが設けられている。複数の配線層5aのうち2つは、層間絶縁膜4中に設けられた2つのコンタクト部4aに接続されるように形成されている。
A plurality of
また、層間絶縁膜6および層間絶縁膜5上のエッチングストッパ膜ESを貫通するように複数のコンタクト部6aが設けられており、複数のコンタクト部6aのうち2つは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続される配線層5aに接続されるように形成されている。
Further, a plurality of
そして、複数のコンタクト部6aのうち、MOSトランジスタQ1の一方のソース・ドレイン層34に電気的に接続される1つは、層間絶縁膜6中に配設される配線層7aに接続されている。配線層7aはコンタクト部6aの上部に配設され、配線層7aおよびコンタクト部6aはデュアルダマシン法により形成されている。
One of the plurality of
また、層間絶縁膜7および層間絶縁膜6上のエッチングストッパ膜ESを貫通するように2つのコンタクト部8aが設けられており、一方のコンタクト部8aは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続されるコンタクト部6aに接続されるように形成されている。
Further, two
そして、2つのコンタクト部8aは、層間絶縁膜7中に配設される配線層9aに接続されている。配線層9aはコンタクト部8aの上部に配設され、配線層9aおよびコンタクト部8aはデュアルダマシン法により形成されている。
The two
また、層間絶縁膜8および層間絶縁膜7上のエッチングストッパ膜ESを貫通するようにコンタクト部10aが設けられており、当該コンタクト部10aは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続される配線層9aに接続されるように形成されている。
A
そして、コンタクト部10aは、層間絶縁膜8中に配設される配線層11aに接続されている。配線層11aはコンタクト部10aの上部に配設され、配線層11aおよびコンタクト部10aはデュアルダマシン法により形成されている。
The
また、層間絶縁膜9および層間絶縁膜8上のエッチングストッパ膜ESを貫通するようにコンタクト部12aが設けられており、当該コンタクト部12aは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続される配線層11aに接続されるように形成されている。
A
そして、コンタクト部12aは、層間絶縁膜9中に配設される配線層13aに接続されている。配線層13aはコンタクト部12aの上部に配設され、配線層13aおよびコンタクト部12aはデュアルダマシン法により形成されている。
The
また、層間絶縁膜10および層間絶縁膜9上のエッチングストッパ膜ESを貫通するようにコンタクト部14aが設けられており、当該コンタクト部14aは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続される配線層13aに接続されるように形成されている。
A
そして、コンタクト部14aは、層間絶縁膜10中に配設される配線層15aに接続されている。配線層15aはコンタクト部14aの上部に配設され、配線層15aおよびコンタクト部14aはデュアルダマシン法により形成されている。
The
なお、以上説明したコンタクト部および配線層においては、層間絶縁膜との間にバリアメタル層BM1を有しており、コンタクト部および配線層を構成する材料が直接に層間絶縁膜と接触しない構成となっている。 In the contact portion and the wiring layer described above, the barrier metal layer BM1 is provided between the contact insulating layer and the interlayer insulating film, and the material constituting the contact portion and the wiring layer is not in direct contact with the interlayer insulating film. It has become.
また、層間絶縁膜11上にはパッシベーション膜19が配設され、パッシベーション膜19上にはポリイミド膜20が配設されている。
A
シールリング90は、上述した各層間絶縁膜に形成されるコンタクト部および配線層の形成工程を利用して形成される。
The
すなわち、層間絶縁膜4中においては、コンタクト部4aの形成工程でシール層4bを形成し、層間絶縁膜5中においては、配線層5aの形成工程でシール層5bを形成し、層間絶縁膜6中においては、コンタクト部6aおよび配線層7aのデュアルダマシン工程で、それぞれシール層6bおよび7bを形成し、層間絶縁膜7中においては、コンタクト部8aおよび配線層9aのデュアルダマシン工程で、それぞれシール層8bおよび9bを形成し、層間絶縁膜8中においては、コンタクト部10aおよび配線層11aのデュアルダマシン工程で、それぞれシール層10bおよび11bを形成し、層間絶縁膜9中においては、コンタクト部12aおよび配線層13aのデュアルダマシン工程で、それぞれシール層12bおよび13bを形成し、層間絶縁膜10中においては、コンタクト部14aおよび配線層15aのデュアルダマシン工程で、それぞれシール層14bおよび15bを形成する。
That is, in the
ここで、シール層4b、6b、8b、10b、12bおよび14bの幅は、それぞれの上部に形成されるシール層5b、7b、9b、11b、13bおよび15bの幅よりも狭く形成されるので、シール層4bと5b、シール層6bと7b、シール層8bと9bおよびシール層10bと11b、シール層12bと13b、シール層14bと15bのそれぞれの組み合わせの断面形状はT字型をなしている。
Here, the widths of the
また、層間絶縁膜11および層間絶縁膜10上のエッチングストッパ膜ESを貫通してシール層15bに達するシール層16bが配設され、層間絶縁膜11上には、シール層16bの上部を覆うようにシール層17bが配設されている。
In addition, a
シール層17bは、回路形成領域における最上層の配線層(図示せず)の形成工程で形成され、例えばアルミニウム(Al)で構成されている。
The
また、シール層16bは、回路形成領域における最上層の配線層と、配線層15aとを電気的に接続するコンタクト部(図示せず)の形成工程で形成され、シール層16bと層間絶縁膜との間にはバリアメタル層BM2を有している。
The
なお、シール層4b〜17bは連続して積層されるように配設され、シールリング90はダイシングによって露出した層間絶縁膜4〜11の切断面から侵入した水分や、応力によって生じたクラックの伸展に対する障壁として機能する。
The
また、上述したシールリング90以外の構成として、例えば特許文献1には、シールリングを2重構造とし、ダイシング部に近い外側のシールリングは、最上層から最下層まで、同じ幅の導体層が積層された構成を採り、内側のシールリングは、配線層およびコンタクト部の形成工程を利用して形成された構成が開示されている。
Further, as a configuration other than the
また、特許文献2においては、ダイシング部の近傍に最上層から最下層まで、同じ幅の導体層が積層されたシールリングが開示されている。
近年では、半導体装置の構造の微細化および高集積化、動作の高速化が進み、それに伴って配線の低抵抗化の重要性が高まり、配線材料として比較的抵抗の小さい銅(Cu)が用いられつつある。 In recent years, the structure of semiconductor devices has been miniaturized and highly integrated, and the operation speed has been increased. Accordingly, the importance of lowering the resistance of wiring has increased, and copper (Cu) having a relatively low resistance has been used as a wiring material. It is being
配線材料としてCuを用いる場合、デュアルダマシン法を用いて配線層およびコンタクト部を形成することが一般的であり、図17を用いて説明したように、シールリング90を構成するシール層4b〜15bのうち、シール層6b〜15bはデュアルダマシン法を用いて形成されることになる。
When Cu is used as a wiring material, it is common to form a wiring layer and a contact portion by using a dual damascene method. As described with reference to FIG. 17, the seal layers 4b to 15b constituting the
ここで、デュアルダマシン法では、後にコンタクト部となるホールを層間絶縁膜を貫通するように形成した後、一旦、当該ホールに樹脂材を充填し、その状態で配線層となる溝をエッチングにより形成する。これは、既に形成された下層の配線層がエッチングされることを防ぐためである。 Here, in the dual damascene method, a hole to be a contact portion later is formed so as to penetrate the interlayer insulating film, and then the hole is filled with a resin material, and a groove to be a wiring layer is formed by etching in that state. To do. This is to prevent the already formed lower wiring layer from being etched.
しかし、シールリング90を構成するシール層6b〜15bの容積は、対応するコンタクト部や配線層の容積に比べて大きい。これは、シール層6b〜15bが回路形成領域を囲むように形成されているためである。
However, the volumes of the seal layers 6b to 15b constituting the
特に、コンタクト部と同じ工程で形成されるシール層の容積は、コンタクト部に比べて極めて大きいため、当該シール層を形成するための溝を樹脂材で満たすことは技術的に困難である。樹脂材の充填が不十分な状態で配線層となる溝を形成するためのエッチングを行うと、既に形成された下層のシール層が部分的にエッチングで除去される可能性があり、その場合には、上層のシール層と下層のシール層との間にボイドが生じ、両者の接続部分が脆弱となり、シールリングとしての機能が低下する可能性がある。 In particular, since the volume of the seal layer formed in the same process as the contact portion is extremely larger than that of the contact portion, it is technically difficult to fill a groove for forming the seal layer with a resin material. If etching is performed to form a trench that becomes a wiring layer in a state where the resin material is not sufficiently filled, the lower seal layer that has already been formed may be partially removed by etching. In this case, a void is generated between the upper seal layer and the lower seal layer, the connecting portion between the two becomes brittle, and the function as a seal ring may be lowered.
また、層間絶縁膜の比誘電率を低くする傾向にある昨今では、比誘電率の低下に伴って層間絶縁膜どうしの密着性も低下する傾向にある。ここで、シールリング90のような断面形状がT字型のシール層を積層した構成は、層間絶縁膜どうしが剥離することを防止する効果も有しているが、特許文献2に開示されるように、最上層から最下層まで、同じ幅の導体層を積層した構造のシールリングを採用すると、このような効果が低下する可能性がある。
In recent years, when the relative dielectric constant of the interlayer insulating film tends to be lowered, the adhesiveness between the interlayer insulating films also tends to decrease as the relative dielectric constant decreases. Here, the structure in which the T-shaped seal layer having a cross-sectional shape such as the
本発明は上記のような問題点を解消するためになされたもので、シールリングの構造を最適化して、ダイシング部の切断面からの水分の侵入やクラックの伸展に対する障壁としての機能を確保したシールリングを備えた半導体装置の製造方法を提供することを目的とする。 The present invention was made to solve the above problems, and the structure of the seal ring was optimized to ensure a function as a barrier against moisture intrusion from the cut surface of the dicing part and crack extension. It is an object of the present invention to provide a method for manufacturing a semiconductor device provided with a seal ring.
本発明に係る請求項1記載の半導体装置の製造方法は、半導体基板上に形成された半導体集積回路の上方に配設された第1の層間絶縁膜上に、エッチングストッパ膜および第2の層間絶縁膜を順に形成する工程(a)と、前記第2の層間絶縁膜の前記半導体集積回路の上方に対応する領域に、前記第2の層間絶縁膜を貫通して前記エッチングストッパ膜に達するホールを形成するとともに、前記第2の層間絶縁膜の前記半導体集積回路の上方に対応する領域の周囲を囲み、前記第2の層間絶縁膜を貫通して前記エッチングストッパ膜に達する溝を形成する工程(b)と、前記ホールおよび前記溝内に樹脂層を形成する工程(c)と、前記工程(c)の後に、前記ホール上が開口部となった配線パターンを有するとともに、前記溝上を覆うレジストマスクを形成する工程(d)と、前記レジストマスクをマスクとして、前記第2の層間絶縁膜を所定深さまでエッチングにより除去して、配線溝を形成する工程(e)と、前記レジストマスクおよび前記ホールおよび前記溝内の前記樹脂層を除去した後、前記ホール底部および前記溝底部の前記エッチングストッパ膜を除去する工程(f)と、前記工程(f)の後に、連通した前記配線溝および前記ホール内と、前記溝内に導体層を充填する工程(g)とを備えている。 According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: an etching stopper film and a second interlayer on a first interlayer insulating film disposed above a semiconductor integrated circuit formed on a semiconductor substrate. A step (a) of sequentially forming an insulating film; and a hole reaching the etching stopper film through the second interlayer insulating film in a region of the second interlayer insulating film corresponding to the upper side of the semiconductor integrated circuit Forming a groove that surrounds a region of the second interlayer insulating film corresponding to the upper portion of the semiconductor integrated circuit and that penetrates the second interlayer insulating film and reaches the etching stopper film. (b), a step (c) of forming a resin layer in the hole and the groove, and a wiring pattern having an opening on the hole and covering the groove after the step (c). Resist mask A step (d) of forming, a step (e) of removing the second interlayer insulating film by etching to a predetermined depth using the resist mask as a mask to form a wiring trench, and the resist mask, the hole, and After removing the resin layer in the groove, the step (f) of removing the bottom of the hole and the etching stopper film on the bottom of the groove; and after the step (f), in the wiring groove and the hole in communication And a step (g) of filling the groove with a conductor layer.
本発明に係る請求項1記載の半導体装置の製造方法によれば、半導体集積回路の上方に配設された第2の層間絶縁膜中にデュアルダマシン法により配線層およびコンタクト部を形成する工程の一部を利用して、第2の層間絶縁膜の半導体集積回路の上方に対応する領域の周囲を囲むように、断面形状が矩形状のシールリングを形成することができる。 According to the method of manufacturing a semiconductor device of the first aspect of the present invention, the step of forming the wiring layer and the contact portion by the dual damascene method in the second interlayer insulating film disposed above the semiconductor integrated circuit. A seal ring having a rectangular cross-sectional shape can be formed so as to surround the periphery of the region corresponding to the upper side of the semiconductor integrated circuit of the second interlayer insulating film by using a part.
<実施の形態>
<装置構成>
図1に、本発明に係る実施の形態の半導体装置の断面図を示す。
<Embodiment>
<Device configuration>
FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention.
図1においては、シリコン基板等の半導体基板1上に配設される半導体集積回路を構成する半導体素子の一例として、素子分離絶縁膜2で規定される活性領域にMOSトランジスタQ1が配設された構成を示している。そして、半導体基板1上の回路形成領域とダイシング領域との間にシールリング100が配設されている。
In FIG. 1, as an example of a semiconductor element constituting a semiconductor integrated circuit provided on a
MOSトランジスタQ1は、半導体基板1上にゲート絶縁膜31を介して配設されたゲート電極32と、ゲート電極32の側面に配設されたサイドウォール絶縁膜33と、ゲート電極32のゲート長方向の両側面外方の半導体基板1の表面内にそれぞれ配設されたソース・ドレイン層34とを有して構成されている。
The MOS transistor Q1 includes a
そして、MOSトランジスタQ1を覆うように半導体基板1上に層間絶縁膜4が配設され、その上には、層間絶縁膜5、6、7、8、9、10および11が順に配設されて多層構造をなしている。
An interlayer insulating
ここで、層間絶縁膜4はTEOS(tetra ethyl orthosilicate)を用いて形成されたシリコン酸化膜(TEOS酸化膜)で形成され、層間絶縁膜9〜11は、例えばCVD法で形成された比誘電率3.5程度のFSG(Fluorinated Silica Glass)膜で構成され、層間絶縁膜5および6〜8は例えばプラズマCVD法で形成された比誘電率3.0以下のSiOC(カーボン含有SiO2)膜で構成されている。なお、各層間絶縁膜間には比誘電率9.0程度のシリコン窒化膜で構成されたエッチングストッパ膜ESが配設されている。
Here, the
そして、これらの層間絶縁膜4〜11には、回路形成領域においては、MOSトランジスタQ1に電気的に接続される配線層やコンタクト部が設けられている。
These interlayer insulating
まず、層間絶縁膜4においては、層間絶縁膜4を貫通してソース・ドレイン層34に達するように2つのコンタクト部4aが設けられている。
First, in the
そして、層間絶縁膜5および層間絶縁膜4上のエッチングストッパ膜ESを貫通するように複数の配線層5a(第1層配線)が設けられ、複数の配線層5aのうち2つは、層間絶縁膜4中に設けられた2つのコンタクト部4aに接続されるように形成されている。
A plurality of
また、層間絶縁膜6および層間絶縁膜5上のエッチングストッパ膜ESを貫通するように複数のコンタクト部6aが設けられており、複数のコンタクト部6aのうち2つは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続される配線層5aに接続されるように形成されている。
Further, a plurality of
そして、複数のコンタクト部6aのうち、MOSトランジスタQ1の一方のソース・ドレイン層34に電気的に接続される1つは、層間絶縁膜6中に配設される配線層7a(第2層配線)に接続されている。配線層7aはコンタクト部6aの上部に配設され、配線層7aおよびコンタクト部6aはデュアルダマシン法により形成されている。
One of the plurality of
また、層間絶縁膜7および層間絶縁膜6上のエッチングストッパ膜ESを貫通するように2つのコンタクト部8aが設けられており、一方のコンタクト部8aは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続されるコンタクト部6aに接続されるように形成されている。
Further, two
そして、2つのコンタクト部8aは、層間絶縁膜7中に配設される配線層9a(第3層配線)に接続されている。配線層9aはコンタクト部8aの上部に配設され、配線層9aおよびコンタクト部8aはデュアルダマシン法により形成されている。
The two
また、層間絶縁膜8および層間絶縁膜7上のエッチングストッパ膜ESを貫通するようにコンタクト部10aが設けられており、当該コンタクト部10aは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続される配線層9aに接続されるように形成されている。
A
そして、コンタクト部10aは、層間絶縁膜8中に配設される配線層11a(第4層配線)に接続されている。配線層11aはコンタクト部10aの上部に配設され、配線層11aおよびコンタクト部10aはデュアルダマシン法により形成されている。
The
また、層間絶縁膜9および層間絶縁膜8上のエッチングストッパ膜ESを貫通するようにコンタクト部12aが設けられており、当該コンタクト部12aは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続される配線層11aに接続されるように形成されている。
A
そして、コンタクト部12aは、層間絶縁膜9中に配設される配線層13a(第5層配線)に接続されている。配線層13aはコンタクト部12aの上部に配設され、配線層13aおよびコンタクト部12aはデュアルダマシン法により形成されている。
The
また、層間絶縁膜10および層間絶縁膜9上のエッチングストッパ膜ESを貫通するようにコンタクト部14aが設けられており、当該コンタクト部14aは、MOSトランジスタQ1のソース・ドレイン層34に電気的に接続される配線層13aに接続されるように形成されている。
A
そして、コンタクト部14aは、層間絶縁膜10中に配設される配線層15a(第6層配線)に接続されている。配線層15aはコンタクト部14aの上部に配設され、配線層15aおよびコンタクト部14aはデュアルダマシン法により形成されている。
The
なお、以上説明したコンタクト部および配線層は銅(Cu)で構成され、コンタクト部および配線層と層間絶縁膜との間には、例えばTaNで構成されるバリアメタル層BM1を有しており、コンタクト部および配線層を構成する材料が直接に層間絶縁膜と接触しない構成となっている。 The contact portion and the wiring layer described above are made of copper (Cu), and a barrier metal layer BM1 made of, for example, TaN is provided between the contact portion and the wiring layer and the interlayer insulating film. The material constituting the contact portion and the wiring layer is not in direct contact with the interlayer insulating film.
また、層間絶縁膜11上にはプラズマ窒化により形成したシリコン窒化膜で構成されるパッシベーション膜19が配設され、パッシベーション膜19上にはポリイミド膜20が配設されている。
A
一方、シールリング部においては、層間絶縁膜4〜11およびパッシベーション膜19中にシールリング100が配設されている。
On the other hand, in the seal ring portion, the
シールリング100は、上述した各層間絶縁膜に形成されるコンタクト部および配線層の形成工程を利用して形成される。
The
すなわち、層間絶縁膜4中においては、コンタクト部4aの形成工程でシール層4bを形成し、層間絶縁膜5中においては、配線層5aの形成工程でシール層5bを形成し、層間絶縁膜6中においては、コンタクト部6aおよび配線層7aのデュアルダマシン工程で、それぞれシール層6bおよび7bを形成し、層間絶縁膜7中においては、コンタクト部8aおよび配線層9aのデュアルダマシン工程で、それぞれシール層8bおよび9bを形成し、層間絶縁膜8中においては、コンタクト部10aおよび配線層11aのデュアルダマシン工程で、それぞれシール層10bおよび11bを形成する。
That is, in the
そして、シール層4b、6b、8bおよび10bの幅は、それぞれの上部に形成されるシール層5b、7b、9bおよび11bの幅よりも狭く形成されるので、シール層4bと5b、シール層6bと7b、シール層8bと9bおよびシール層10bと11bのそれぞれの組み合わせの断面形状はT字型をなしている。なお、シール層6bと7b、シール層8bと9bおよびシール層10bと11bのように、デュアルダマシン工程で同時に形成されて一体となっているものを、1つのシール層として扱う場合もある。
The widths of the seal layers 4b, 6b, 8b and 10b are formed narrower than the widths of the seal layers 5b, 7b, 9b and 11b formed on the respective upper portions, so that the seal layers 4b and 5b and the
ここで、シール層4b、6b、8bおよび10bの幅は0.3μm以下に設定されるが、これはコンタクト部4a、6a、8aおよび10aと同じ工程で形成するためであり、コンタクト部の幅は配線ルールによって規定されている。
Here, the width of the seal layers 4b, 6b, 8b and 10b is set to 0.3 μm or less, because this is for forming in the same process as the
このようにT字型のシール層の脚部に相当する部分の幅を、コンタクト部の幅と同じにすることで、製造が容易となるという利点がある。 Thus, by making the width of the portion corresponding to the leg portion of the T-shaped seal layer the same as the width of the contact portion, there is an advantage that manufacture is facilitated.
なお、シール層5b、7b、9bおよび11bの幅は、シール層4b、6b、8bおよび10bの幅の2倍以上に設定することが望ましい。 The width of the seal layers 5b, 7b, 9b and 11b is desirably set to be twice or more the width of the seal layers 4b, 6b, 8b and 10b.
また、層間絶縁膜9中においては、コンタクト部12aおよび配線層13aをデュアルダマシン法で形成する工程の一部を利用してシール層21を形成し、層間絶縁膜10中においては、コンタクト部14aおよび配線層15aをデュアルダマシン法で形成する工程の一部を利用してシール層22を形成する。
Further, in the
ここで、シール層21および22の断面形状は矩形をなし、その幅は0.3μm程度に設定されるが、これはコンタクト部12aおよび14aと同じ工程で形成するためであり、コンタクト部の幅は配線ルールによって規定されている。
Here, the cross-sectional shape of the seal layers 21 and 22 is rectangular, and the width thereof is set to about 0.3 μm. This is because the
なお、以上説明したシール層は銅(Cu)で構成され、シール層と層間絶縁膜との間には、例えばTaNで構成されるバリアメタル層BM1を有しており、コンタクト部および配線層を構成する材料が直接に層間絶縁膜と接触しない構成となっている。 The seal layer described above is made of copper (Cu), and has a barrier metal layer BM1 made of, for example, TaN between the seal layer and the interlayer insulating film. The constituent material does not directly contact the interlayer insulating film.
また、層間絶縁膜11および層間絶縁膜10上のエッチングストッパ膜ESを貫通してシール層15bに達するシール層16bが配設され、層間絶縁膜11上には、シール層16bの上部を覆うようにシール層17bが配設されている。
In addition, a
シール層17bは、回路形成領域における最上層の配線層(図示せず)の形成工程で形成され、例えばアルミニウム(Al)で構成されている。
The
また、シール層16bは、回路形成領域における最上層の配線層と、配線層15aとを電気的に接続するコンタクト部(図示せず)の形成工程で形成され、タングステン(W)で構成され、シール層16bと層間絶縁膜との間には、例えばTiNで構成されるバリアメタル層BM2を有している。
The
なお、シール層4b〜11b、21、22、16bおよび17bは連続して積層されるように配設され、シールリング100はダイシングによって露出した層間絶縁膜4〜11の切断面から侵入した水分や、応力によって生じたクラックの伸展に対する障壁として機能する。
The seal layers 4b to 11b, 21, 22, 16b, and 17b are disposed so as to be continuously stacked, and the
<製造方法>
次に、図1に示した半導体装置の製造方法について、製造工程を順に示す図2〜図14を用いて説明する。
<Manufacturing method>
Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIGS.
まず、図2に示す工程において、半導体基板1の主面内に層間絶縁膜2を設けて活性領域を規定し、MOSトランジスタQ1等の半導体集積回路を構成する半導体素子を形成する。なお、MOSトランジスタQ1等の半導体素子は周知の技術により形成するので、製造方法の説明は省略する。
First, in the step shown in FIG. 2, an
次に、半導体基板1上に、例えばCVD法により比誘電率3.5程度のTEOS酸化膜を形成して層間絶縁膜4を設ける。
Next, a TEOS oxide film having a relative dielectric constant of about 3.5 is formed on the
そして、回路形成領域においては層間絶縁膜4を貫通してMOSトランジスタQ1のソース・ドレイン層34に達するホール4cを設け、また、シールリング部においては層間絶縁膜4を貫通して半導体基板1に達する溝4dを設ける。ここで、溝4dは回路形成領域を囲むように配設される。
In the circuit formation region, a
その後、スパッタリング法によりホール4cおよび溝4dの内面を覆うようにTaNを形成してバリアメタル層BM1を設け、続いて、ホール4cおよび溝4d内にCVD法あるいはメッキ法によりタングステン(W)を充填して、それぞれコンタクト部4aおよびシール層4bを形成する。
Thereafter, TaN is formed so as to cover the inner surfaces of the
次に、例えばCVD法により層間絶縁膜4の主面全面を覆うようにSiN膜を形成してエッチングストッパ膜ESを設ける。
Next, an SiN film is formed so as to cover the entire main surface of the
その後、エッチングストッパ膜ES上に、例えばプラズマCVD法によりSiOC膜を形成して層間絶縁膜5を設ける。
Thereafter, an
そして、回路形成領域においては層間絶縁膜5および層間絶縁膜4上のエッチングストッパESを貫通する複数の溝5cを設け、また、シールリング部においては層間絶縁膜5および層間絶縁膜4上のエッチングストッパESを貫通してシール層4bに達する溝5dを設ける。ここで、溝5dはシール層4bと同様に回路形成領域を囲むように配設される。なお、複数の溝5cの幾つか(図では2つ)は、コンタクト部4aに達するように設けられる。
In the circuit formation region, a plurality of
その後、スパッタリング法により溝5cおよび溝5dの内面を覆うようにTaNを形成してバリアメタル層BM1とし、続いて溝5cおよび溝5d内にCVD法あるいはメッキ法によりCuを充填して、それぞれ配線層5aおよびシール層5bを形成する。
Thereafter, TaN is formed so as to cover the inner surfaces of the
次に、図3に示す工程において、例えばCVD法により層間絶縁膜5の主面全面を覆うようにSiN膜を形成してエッチングストッパ膜ESを設ける。
Next, in the process shown in FIG. 3, an SiN film is formed so as to cover the entire main surface of the
その後、エッチングストッパ膜ES上に、例えばプラズマCVD法によりSiOC膜を形成して層間絶縁膜6を設ける。
Thereafter, an
そして、層間絶縁膜6上に写真製版工程を経てレジストマスク(図示せず)をパターニングし、当該レジストマスクを用いてSiOC膜をエッチングし、回路形成領域においては層間絶縁膜6を貫通する複数のホール6cを設け、また、シールリング部においては層間絶縁膜6を貫通する溝5dを設ける。ここで、溝5dはシール層4bと同様に回路形成領域を囲むように配設される。なお、複数の溝5cの幾つか(図では2つ)は、配線層5aの上方に設けられ、溝5dはシール層4bの上方に設けられる。
Then, a resist mask (not shown) is patterned on the
次に、図4に示す工程において、層間絶縁膜6上に写真製版工程を経てレジストマスク(図示せず)をパターニングし、当該レジストマスクを用いて、SiOC膜をエッチングし、回路形成領域においては複数のホール6cのうち、所定のホール6cに連通する溝7cを形成し、シールリング部においては溝6dに連通する溝7dを形成する。ここで、溝7cは所定の配線パターンに合致する配線溝であり、溝7dはシール層4bと同様に回路形成領域を囲むように配設される。
Next, in the step shown in FIG. 4, a resist mask (not shown) is patterned on the
ここで、ホール6c、溝7c、6dおよび7dが形成された状態の層間絶縁膜6を、上方から見た場合の平面図を図15に示す。なお、図15におけるA−A線での断面図が図4に相当する。
Here, FIG. 15 shows a plan view of the
次に、図5に示す工程において、SiN膜をエッチングする条件で、ホール6cおよび溝6dの底部に露出するエッチングストッパ膜ESを除去し、ホール6cおよび溝6dが、それぞれ配線層5aおよびシール層5bに達するようにする。
Next, in the step shown in FIG. 5, the etching stopper film ES exposed at the bottom of the
その後、スパッタリング法によりホール6c、溝7c、6dおよび7dの内面を覆うようにTaNを形成してバリアメタル層BM1を設け、続いてホール6c、溝7c、6dおよび7d内にCVD法あるいはメッキ法によりCuを充填して、それぞれコンタクト部6a、配線層7a、シール層6bおよび7bを形成する。このようにコンタクト部と配線層を同時に形成する方法がデュアルダマシン法である。
Thereafter, TaN is formed by sputtering to cover the inner surfaces of the
次に、図6に示す工程において、例えばCVD法により層間絶縁膜6の主面全面を覆うようにSiN膜を形成してエッチングストッパ膜ESを設ける。
Next, in the process shown in FIG. 6, an SiN film is formed so as to cover the entire main surface of the
その後、エッチングストッパ膜ES上に、例えばプラズマCVD法によりSiOC膜を形成して層間絶縁膜7を設ける。
Thereafter, an
そして、層間絶縁膜7上に写真製版工程を経てレジストマスク(図示せず)をパターニングし、当該レジストマスクを用いてSiOC膜をエッチングし、回路形成領域においては層間絶縁膜7を貫通する複数のホール8cを設け、また、シールリング部においては層間絶縁膜7を貫通する溝8dを設ける。ここで、溝8dはシール層4bと同様に回路形成領域を囲むように配設される。なお、複数のホール8cの幾つか(図では2つ)は、コンタクト部6aの上方に設けられ、溝8dはシール層7bの上方に設けられる。
Then, a resist mask (not shown) is patterned on the
次に、層間絶縁膜7上に写真製版工程を経てレジストマスク(図示せず)をパターニングし、当該レジストマスクを用いて、SiOC膜をエッチングし、回路形成領域においては複数のホール8cのうち、所定のホール8cに連通する溝9cを形成し、シールリング部においては溝8dに連通する溝9dを形成する。ここで、溝9cは所定の配線パターンに合致する配線溝であり、溝9dはシール層4bと同様に回路形成領域を囲むように配設される。
Next, a resist mask (not shown) is patterned on the
次に、SiN膜をエッチングする条件で、ホール8cおよび溝8dの底部に露出するエッチングストッパ膜ESを除去し、ホール8cおよび溝8dが、それぞれコンタクト部6aおよびシール層7bに達するようにする。
Next, the etching stopper film ES exposed at the bottom of the hole 8c and the
その後、スパッタリング法によりホール8c、溝9c、8dおよび9dの内面を覆うようにTaNを形成してバリアメタル層BM1を設け、続いてホール8c、溝9c、8dおよび9d内にCVD法あるいはメッキ法によりCuを充填して、それぞれコンタクト部8a、配線層9a、シール層8bおよび9bを形成する。
Thereafter, TaN is formed by sputtering so as to cover the inner surfaces of the holes 8c and the
次に、図7に示す工程において、例えばCVD法により層間絶縁膜7の主面全面を覆うようにSiN膜を形成してエッチングストッパ膜ESを設ける。
Next, in the step shown in FIG. 7, an SiN film is formed so as to cover the entire main surface of the
その後、エッチングストッパ膜ES上に、例えばプラズマCVD法によりSiOC膜を形成して層間絶縁膜8を設ける。
Thereafter, an
そして、層間絶縁膜8上に写真製版工程を経てレジストマスク(図示せず)をパターニングし、当該レジストマスクを用いてSiOC膜をエッチングし、回路形成領域においては層間絶縁膜8を貫通するホール10cを設け、また、シールリング部においては層間絶縁膜8を貫通する溝10dを設ける。ここで、溝10dはシール層4bと同様に回路形成領域を囲むように配設される。なお、ホール10cは、配線層9aの上方に設けられ、溝10dはシール層9bの上方に設けられる。
Then, a resist mask (not shown) is patterned on the
次に、層間絶縁膜8上に写真製版工程を経てレジストマスク(図示せず)をパターニングし、当該レジストマスクを用いて、SiOC膜をエッチングし、回路形成領域においてはホール10cに連通する溝11cを形成し、シールリング部においては溝10dに連通する溝11dを形成する。ここで、溝11cは所定の配線パターンに合致する配線溝であり、溝11dはシール層4bと同様に回路形成領域を囲むように配設される。
Next, a resist mask (not shown) is patterned on the
次に、SiN膜をエッチングする条件で、ホール10cおよび溝10dの底部に露出するエッチングストッパ膜ESを除去し、ホール10cおよび溝10dが、それぞれ配線層9aおよびシール層9bに達するようにする。
Next, the etching stopper film ES exposed at the bottom of the
その後、スパッタリング法によりホール10c、溝11c、10dおよび11dの内面を覆うようにTaNを形成してバリアメタル層BM1を設け、続いてホール10c、溝11c、10dおよび11d内にCVD法あるいはメッキ法によりCuを充填して、それぞれコンタクト部10a、配線層11a、シール層10bおよび11bを形成する。
Thereafter, TaN is formed by sputtering to cover the inner surfaces of the
次に、図8に示す工程において、例えばCVD法により層間絶縁膜8の主面全面を覆うようにSiN膜を形成してエッチングストッパ膜ESを設ける。
Next, in the step shown in FIG. 8, an SiN film is formed so as to cover the entire main surface of the
その後、エッチングストッパ膜ES上に、例えばCVD法によりFSG膜を形成して層間絶縁膜9を設ける。ここで、層間絶縁膜9の厚さは層間絶縁膜6〜8の2倍以上の厚さに設定される。
Thereafter, an FSG film is formed on the etching stopper film ES by, for example, a CVD method to provide an
そして、層間絶縁膜9上に写真製版工程を経てレジストマスク(図示せず)をパターニングし、当該レジストマスクを用いてFSG膜をエッチングし、回路形成領域においては層間絶縁膜9を貫通するホール12cを設け、また、シールリング部においては層間絶縁膜9を貫通する溝21aを設ける。ここで、溝21aはシール層4bと同様に回路形成領域を囲むように配設される。なお、ホール12cは、配線層11aの上方に設けられ、溝21aはシール層11bの上方に設けられる。
Then, a resist mask (not shown) is patterned on the
その後、層間絶縁膜9上に樹脂材を塗布してホール12cおよび溝21a内に樹脂層B1を充填するが、溝21aの容積は、ホール12cに比べて極めて大きいため、溝21aを樹脂層B1で満たすことは技術的に困難であり、溝21a内には樹脂層B1が完全には充填されない状態となる。
Thereafter, a resin material is applied onto the
次に、層間絶縁膜9上に写真製版工程を経てレジストマスクR1をパターニングする。レジストマスクR1は、後に形成される配線層13aのパターンに合致する配線パターンを有し、ホール12cの上部に対応する位置に開口部OP1が設けられている。一方、溝21aにはレジストマスクR1が充填される。
Next, a resist mask R1 is patterned on the
次に、レジストマスクR1を用いてFSG膜をエッチングし、図9に示すように、回路形成領域においては配線溝となる溝13cを設ける。なお、溝13cの形成に際しては、ホール12c内に樹脂層B1が充填されているので、下層のエッチングストッパ膜ESや配線層11aがエッチャントに曝されることはない。
Next, the FSG film is etched using the resist mask R1, and as shown in FIG. 9, a
その後、レジストマスクR1および樹脂層B1を除去することで、回路形成領域においてはホール12cと溝13cとが連通し、シールリング部においては溝21aが再び現れる。
Thereafter, by removing the resist mask R1 and the resin layer B1, the
なお、樹脂層B1を構成する樹脂材はレジスト材から感光成分を除去したものであり、レジストマスクR1の除去工程で、アッシング等を用いて除去することができる。 The resin material constituting the resin layer B1 is obtained by removing the photosensitive component from the resist material, and can be removed by ashing or the like in the removal process of the resist mask R1.
ここで、ホール12c、溝13cおよび21dが形成された状態の層間絶縁膜9を、上方から見た場合の平面図を図16に示す。なお、図16におけるB−B線での断面図が図9に相当する。
Here, FIG. 16 shows a plan view of the
次に、図10に示す工程において、SiN膜をエッチングする条件で、ホール12cおよび溝21aの底部に露出するエッチングストッパ膜ESを除去し、ホール12cおよび溝21aが、それぞれ配線層11aおよびシール層11bに達するようにする。
Next, in the step shown in FIG. 10, the etching stopper film ES exposed at the bottom of the
その後、スパッタリング法によりホール12c、溝13cおよび21aの内面を覆うようにTaNを形成してバリアメタル層BM1を設け、続いてホール12c、溝13cおよび21a内にCVD法あるいはメッキ法によりCuを充填して、それぞれコンタクト部12a、配線層13aおよびシール層21を形成する。
Thereafter, TaN is formed so as to cover the inner surfaces of the
次に、図11に示す工程において、例えばCVD法により層間絶縁膜8の主面全面を覆うようにSiN膜を形成してエッチングストッパ膜ESを設ける。
Next, in the process shown in FIG. 11, an SiN film is formed so as to cover the entire main surface of the
その後、エッチングストッパ膜ES上に、例えばCVD法によりFSG膜を形成して層間絶縁膜9を設ける。ここで、層間絶縁膜10の厚さは層間絶縁膜6〜8の2倍以上の厚さに設定される。
Thereafter, an FSG film is formed on the etching stopper film ES by, for example, a CVD method to provide an
そして、層間絶縁膜10上に写真製版工程を経てレジストマスク(図示せず)をパターニングし、当該レジストマスクを用いてFSG膜をエッチングし、回路形成領域においては層間絶縁膜10を貫通するホール14cを設け、また、シールリング部においては層間絶縁膜10を貫通する溝22aを設ける。ここで、溝22aはシール層4bと同様に回路形成領域を囲むように配設される。なお、ホール14cは、配線層13aの上方に設けられ、溝22aはシール層21の上方に設けられる。
Then, a resist mask (not shown) is patterned on the
その後、層間絶縁膜10上に樹脂材を塗布してホール14cおよび溝22a内に樹脂層B2を充填するが、溝22aの容積は、ホール14cに比べて極めて大きいため、溝22aを樹脂層B2で満たすことは技術的に困難であり、溝22a内には樹脂層B2が完全には充填されない状態となる。
Thereafter, a resin material is applied onto the
次に、層間絶縁膜10上に写真製版工程を経てレジストマスクR2をパターニングする。レジストマスクR2は、後に形成される配線層15aのパターンに合致する配線パターンを有し、ホール14cの上部に対応する位置に開口部OP2が設けられている。一方、溝22aにはレジストマスクR2が充填される。
Next, a resist mask R2 is patterned on the
次に、レジストマスクR2を用いてFSG膜をエッチングし、図12に示すように、回路形成領域においては配線溝となる溝15cを設ける。なお、溝15cの形成に際しては、ホール14c内に樹脂層B2が充填されているので、下層のエッチングストッパ膜ESや配線層13aがエッチャントに曝されることはない。
Next, the FSG film is etched using the resist mask R2, and as shown in FIG. 12, a
その後、レジストマスクR2および樹脂層B2を除去することで、回路形成領域においてはホール14cと溝15cとが連通し、シールリング部においては溝22aが再び現れる。
Thereafter, by removing the resist mask R2 and the resin layer B2, the
次に、図13に示す工程において、SiN膜をエッチングする条件で、ホール14cおよび溝22aの底部に露出するエッチングストッパ膜ESを除去し、ホール14cおよび溝22aが、それぞれ配線層13aおよびシール層13bに達するようにする。
Next, in the process shown in FIG. 13, the etching stopper film ES exposed at the bottom of the
その後、スパッタリング法によりホール14c、溝15cおよび22aの内面を覆うようにTaNを形成してバリアメタル層BM1を設け、続いてホール14c、溝15cおよび22a内にCVD法あるいはメッキ法によりCuを充填して、それぞれコンタクト部14a、配線層15aおよびシール層22を形成する。
Thereafter, TaN is formed so as to cover the inner surfaces of the
次に、図14に示す工程において、例えばCVD法により層間絶縁膜10の主面全面を覆うようにSiN膜を形成してエッチングストッパ膜ESを設ける。
Next, in the step shown in FIG. 14, an SiN film is formed so as to cover the entire main surface of the
その後、エッチングストッパ膜ES上に、例えばCVD法によりFSG膜を形成して層間絶縁膜11を設ける。
Thereafter, an FSG film is formed on the etching stopper film ES by, for example, a CVD method to provide the
そして、層間絶縁膜11上に写真製版工程を経てレジストマスク(図示せず)をパターニングし、当該レジストマスクを用いてFSG膜をエッチングし、シールリング部においては層間絶縁膜11を貫通する溝16dを設ける。ここで、溝16dはシール層4bと同様に回路形成領域を囲むように配設される。なお、溝16dはシール層15bの上方に設けられる。
Then, a resist mask (not shown) is patterned on the
次に、SiN膜をエッチングする条件で、溝16dの底部に露出するエッチングストッパ膜ESを除去し、溝16dがシール層15bに達するようにする。
Next, the etching stopper film ES exposed at the bottom of the groove 16d is removed under the conditions for etching the SiN film so that the groove 16d reaches the
なお、回路形成領域においても、図14においては図示していない部分で、溝16dと同じ工程を経て配線層15aに達するホールが形成される。
Also in the circuit formation region, a hole reaching the
その後、スパッタリング法により溝16dの内面を覆うようにTiNを形成してバリアメタル層BM2を設け、続いて溝16d内に、例えばスパッタリング法によりタングステンを充填して、シール層16bを形成する。
Thereafter, TiN is formed so as to cover the inner surface of the groove 16d by a sputtering method, and a barrier metal layer BM2 is provided. Subsequently, the trench 16d is filled with tungsten, for example, by a sputtering method to form the
次に、シール層16b上を覆うように、層間絶縁膜11上に、例えばスパッタリング法によりアルミニウムでシール層17bを形成する。ここで、シール層17bはシール層4bと同様に回路形成領域を囲むように配設される。
Next, a
なお、回路形成領域においても、図14においては図示していない部分で、シール層17bと同じ工程を経て最上層の配線層(第7層配線)が形成される。
Also in the circuit formation region, the uppermost wiring layer (seventh layer wiring) is formed through the same process as that of the
その後、シール層17bを含めて層間絶縁膜11上を覆うように、例えばプラズマ窒化によりシリコン窒化膜を形成してパッシベーション膜19を配設し、パッシベーション膜19上にはポリイミド膜20を配設することで、シールリング100を有した半導体装置が完成する。
Thereafter, a
<効果>
以上説明したシールリング100を有した半導体装置においては、第4層配線が形成される層間絶縁膜8までは従来から使用されている断面形状がT字型のシール層を積層した構成とし、第5および第6層配線が形成される層間絶縁膜9および10においては、断面形状が矩形のシール層を積層した構成としている。
<Effect>
The semiconductor device having the
すなわち、シールリングの機能としては、ダイシング部の切断面からの水分の侵入やクラックの伸展に対する障壁としての機能が要求されるので、水平方向、すなわち半導体基板1の主面と平行な方向の寸法が大きく、機械的な強度が大きい方が望ましく、シール層4b、6b、8bおよび10bよりも、それぞれの上部に形成されるシール層5b、7b、9bおよび11bの幅の方を広くしている。
That is, as a function of the seal ring, since a function as a barrier against intrusion of moisture from the cut surface of the dicing portion and extension of cracks is required, the dimension in the horizontal direction, that is, the direction parallel to the main surface of the
第4層配線以下はローカル配線ルールおよび/または中間配線ルールで設計されており、コンタクト部の幅は0.3μm以下となるので、シール層5b、7b、9bおよび11bの幅を広くして機械的強度を高めることが特に望ましい。 The wiring below the fourth layer is designed by the local wiring rule and / or the intermediate wiring rule, and the width of the contact portion is 0.3 μm or less. Therefore, the seal layers 5b, 7b, 9b and 11b are widened and the machine It is particularly desirable to increase the mechanical strength.
また、第2〜4層配線がそれぞれ形成される層間絶縁膜6〜8は、比誘電率3.0以下のSiOC膜で形成されているが、このように比誘電率が低いと、層間絶縁膜どうしの密着性も低く、ダイシング部の切断面において層間絶縁膜の剥離が起きやすい。
Further, the
しかし、この層間絶縁膜6〜8において、シール層5b、7b、9bおよび11bの幅を広くして充填されるCuの体積を増やすことで層間絶縁膜6〜8の剥離を防止する効果が高まる。
However, in the
一方、第5および第6層配線はセミグローバル配線ルールおよび/またはグローバル配線ルールで設計されており、コンタクト部の幅は0.3μm以上となるので、シール層21および22の断面形状を矩形とし、その幅をコンタクト部の幅と同じにすることで、水分の侵入やクラックの伸展に対抗するのに充分な機械的強度を得ることができる。 On the other hand, the fifth and sixth layer wirings are designed according to the semi-global wiring rule and / or the global wiring rule, and the width of the contact portion is 0.3 μm or more. Therefore, the cross-sectional shapes of the seal layers 21 and 22 are rectangular. By making the width the same as the width of the contact portion, it is possible to obtain sufficient mechanical strength to resist moisture intrusion and crack extension.
また、シール層21および22の形成に際しては、図8および図11を用いて説明したように、溝21aおよび22aを樹脂材で満たすことが技術的に困難である。特に、層間絶縁膜9および10の厚さは、層間絶縁膜6〜8の2倍以上となっているので、溝21aおよび22aの容積が極めて大きく、樹脂材で満たすことができないという現象は、層間絶縁膜6〜8に形成されるシール層6b、8bおよび10bと比べて顕著に発生する。
In forming the sealing layers 21 and 22, as described with reference to FIGS. 8 and 11, it is technically difficult to fill the
この状態で、デュアルダマシン法を適用して溝21aおよび22aよりもさらに幅の広い溝を連通させようとすると、溝21aおよび22a内を樹脂材が満たさない状態では、下層のエッチングストッパ膜やシール層がエッチャントに曝され、既に形成された下層のシール層が部分的にエッチングで除去される可能性がある。
In this state, if the dual damascene method is applied to make the groove wider than the
しかし、シール層21および22の形成にはデュアルダマシン法の一部の工程を利用するだけなので、上層のシール層と下層のシール層との間の接続部分が脆弱となることはなく、シールリングとしての機能が低下することもない。 However, since only a part of the dual damascene process is used to form the seal layers 21 and 22, the connection between the upper seal layer and the lower seal layer is not weakened. The function as is not deteriorated.
また、第5、第6層配線がそれぞれ形成される層間絶縁膜9および10は、比誘電率3.5程度のFSG膜で形成されているので、層間絶縁膜6〜8よりは層間絶縁膜どうしの密着性は高く、層間絶縁膜の剥離も起きにくい。従って、シール層21および22の断面形状が矩形でも、層間絶縁膜9および10の剥離を防止することが可能である。
Further, since the
なお、以上の説明においては、配線層を7層構造とした例を示し、ローカル配線ルールおよび/または中間配線ルールで形成される配線層が配設された層間絶縁膜中には、断面形状がT字型のシール層を配設し、セミグローバル配線ルールおよび/またはグローバル配線ルールで形成される配線層が配設された層間絶縁膜中には、断面形状が矩形のシール層を配設する例を説明したが、本発明の適用はこれに限定されるものではなく、断面形状がT字型のシール層(第1のシール層)は、断面形状が矩形のシール層(第2のシール層)の下に配設するのであれば、配線層数や配線ルールに限定されることなく、上述した効果を奏することになる。 In the above description, an example in which the wiring layer has a seven-layer structure is shown. In the interlayer insulating film provided with the wiring layer formed by the local wiring rule and / or the intermediate wiring rule, the cross-sectional shape is A T-shaped seal layer is disposed, and a seal layer having a rectangular cross-sectional shape is disposed in the interlayer insulating film in which the semi-global wiring rule and / or the wiring layer formed by the global wiring rule is disposed. Although the example has been described, the application of the present invention is not limited to this, and the seal layer (first seal layer) having a T-shaped cross section is a seal layer (second seal) having a rectangular cross section. If it is disposed under the layer), the above-described effects can be obtained without being limited to the number of wiring layers and the wiring rules.
100 シールリング、4b〜11b,21,22 シール層、ES エッチングストッパ膜、4〜11 層間絶縁膜、B1,B2 樹脂層、R1,R2 レジストマスク、OP1,OP2 開口部。 100 seal ring, 4b-11b, 21, 22 seal layer, ES etching stopper film, 4-11 interlayer insulating film, B1, B2 resin layer, R1, R2 resist mask, OP1, OP2 openings.
Claims (2)
(b)前記第2の層間絶縁膜の前記半導体集積回路の上方に対応する領域に、前記第2の層間絶縁膜を貫通して前記エッチングストッパ膜に達するホールを形成するとともに、前記第2の層間絶縁膜の前記半導体集積回路の上方に対応する領域の周囲を囲み、前記第2の層間絶縁膜を貫通して前記エッチングストッパ膜に達する溝を形成する工程と、
(c)前記ホールおよび前記溝内に樹脂層を形成する工程と、
前記工程(c)の後に、
(d)前記ホール上が開口部となった配線パターンを有するとともに、前記溝上を覆うレジストマスクを形成する工程と、
(e)前記レジストマスクをマスクとして、前記第2の層間絶縁膜を所定深さまでエッチングにより除去して、配線溝を形成する工程と、
(f)前記レジストマスクおよび前記ホールおよび前記溝内の前記樹脂層を除去した後、前記ホール底部および前記溝底部の前記エッチングストッパ膜を除去する工程と、
前記工程(f)の後に、
(g)連通した前記配線溝および前記ホール内と、前記溝内に導体層を充填する工程と、を備える半導体装置の製造方法。 (a) a step of sequentially forming an etching stopper film and a second interlayer insulating film on the first interlayer insulating film disposed above the semiconductor integrated circuit formed on the semiconductor substrate;
(b) forming a hole penetrating the second interlayer insulating film and reaching the etching stopper film in a region of the second interlayer insulating film corresponding to the upper side of the semiconductor integrated circuit; Forming a trench that surrounds a region of the interlayer insulating film corresponding to the upper portion of the semiconductor integrated circuit and that penetrates the second interlayer insulating film and reaches the etching stopper film;
(c) forming a resin layer in the hole and the groove;
After step (c),
(d) forming a resist mask that covers the groove and having a wiring pattern with an opening on the hole;
(e) using the resist mask as a mask, removing the second interlayer insulating film to a predetermined depth by etching to form a wiring groove;
(f) removing the resist mask, the hole, and the resin layer in the groove, and then removing the hole stopper and the etching stopper film on the groove bottom;
After step (f),
(g) A method of manufacturing a semiconductor device comprising: the interconnecting groove and the hole that are in communication; and the step of filling the groove with a conductor layer.
比誘電率3.5以上の絶縁膜で前記第2の層間絶縁膜を形成する工程を含む、請求項1記載の半導体装置の製造方法。 The step (a)
The method of manufacturing a semiconductor device according to claim 1, further comprising: forming the second interlayer insulating film with an insulating film having a relative dielectric constant of 3.5 or more.
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