JP2010199457A - Method of manufacturing transistor element - Google Patents

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JP2010199457A JP2009045017A JP2009045017A JP2010199457A JP 2010199457 A JP2010199457 A JP 2010199457A JP 2009045017 A JP2009045017 A JP 2009045017A JP 2009045017 A JP2009045017 A JP 2009045017A JP 2010199457 A JP2010199457 A JP 2010199457A
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Koji Ichimura
公二 市村
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Abstract

<P>PROBLEM TO BE SOLVED: To suppress generation of parasitic capacitance by accurately aligning a gate electrode to source/drain electrodes. <P>SOLUTION: By a method of manufacturing transistor elements, the source electrode 120 and the drain electrode 130 made of metal are formed on a transparent glass substrate 110, a transparent semiconductor oxide channel layer 140 made of InGaZnO<SB>4</SB>is formed on the source and drain electrodes, and a transparent insulating layer 150 is formed on the upper surface (Fig. 8(a)). A conductive layer 185 comprising an ITO is formed on the insulating layer, and the upper surface of the conductive layer is covered with a negative resist layer 191 (Fig. 8(b)). A mask M3 for forming gates is disposed on a lower surface of the substrate and light is applied from a lower portion, a shadow generated by a light-shielding region of the mask M3 and that generated by the source and drain electrodes 120, 130 become non-exposure regions of the resist layer 191, and a gate electrode layer is formed by patterning. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、トランジスタ素子の製造方法に関し、特に、「順スタガード(staggered)型」の薄膜トランジスタ素子の製造技術に関する。   The present invention relates to a method for manufacturing a transistor element, and more particularly to a technique for manufacturing a “staggered” type thin film transistor element.

薄膜トランジスタは、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタの一種であり、液晶ディスプレイの駆動素子などに広く利用されている。また、今後は、電子ペーパーやRFIDタグなどへの利用も期待されている。   A thin film transistor is a kind of field effect transistor that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode, and is widely used as a driving element of a liquid crystal display. In the future, it is expected to be used for electronic paper and RFID tags.

薄膜トランジスタの構造には、様々なタイプのものが知られており、たとえば、下記の特許文献1には、基板上にソース電極およびドレイン電極を形成する、いわゆる「順スタガード(staggered)型」の薄膜トランジスタの製造方法が開示されており、特許文献2には、基板上にゲート電極を形成する、いわゆる「逆スタガード(inverted staggered)型」の薄膜トランジスタの製造方法が開示されている。また、薄膜トランジスタを構成する半導体チャネル層(半導体活性層)としては、古くから、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されてきていたが、最近では、有機半導体や酸化物半導体を利用した例も提案されている。たとえば、下記の特許文献3には、ZnOを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されている。   Various types of thin film transistors are known. For example, in Patent Document 1 below, a so-called “staggered type” thin film transistor in which a source electrode and a drain electrode are formed on a substrate. A manufacturing method of a so-called “inverted staggered type” thin film transistor in which a gate electrode is formed on a substrate is disclosed in Patent Document 2. In addition, as a semiconductor channel layer (semiconductor active layer) constituting a thin film transistor, silicon-based semiconductors such as amorphous silicon and polysilicon have been used for a long time, but recently, organic semiconductors and oxide semiconductors have been used. An example has also been proposed. For example, Patent Document 3 below discloses a field effect transistor using an oxide semiconductor containing ZnO as a semiconductor channel layer.

特開平10−189977号公報Japanese Patent Laid-Open No. 10-189977 特開平9−90426号公報Japanese Patent Laid-Open No. 9-90426 特開2004−103957号公報JP 2004-103957 A

上述したとおり、薄膜トランジスタでは、ソース・ドレイン電極間の電流が、ゲート電極の印加電圧によって制御される。ここで「順スタガード(staggered)型」の薄膜トランジスタの場合、ゲート電極は、ソース電極およびドレイン電極の上方に配置されることになるが、このとき、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。   As described above, in the thin film transistor, the current between the source and drain electrodes is controlled by the voltage applied to the gate electrode. Here, in the case of the “staggered type” thin film transistor, the gate electrode is disposed above the source electrode and the drain electrode. At this time, a part of the source electrode / gate electrode or the drain electrode / If a part of the gate electrode overlaps in the vertical direction, a parasitic capacitance is generated between the electrodes arranged vertically. Such parasitic capacitance is not preferable because it causes the operation of the transistor to become unstable and also causes the operation speed to be delayed.

このような寄生容量を解消するためには、ソース電極・ゲート電極間の上下方向の重なりや、ドレイン電極・ゲート電極間の上下方向の重なりをなくす構造を採る必要がある。しかしながら、従来の一般的な製造方法では、ソース・ドレイン電極に対するゲート電極の位置合わせを正確に行うことは困難である。従来の製造プロセスでは、ソース・ドレイン電極を形成するためのフォトマスクと、ゲート電極を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われる。もちろん、フォトマスクの位置合わせを正確に行うことができれば、ソース・ドレイン電極の形成位置とゲート電極の形成位置との間に十分な整合性を確保することが可能であるが、実際には、フォトマスクの位置合わせには誤差の発生が避けられない。このため、従来の製造方法には、上述した寄生容量の発生が避けられないという問題があった。   In order to eliminate such parasitic capacitance, it is necessary to adopt a structure that eliminates the vertical overlap between the source electrode and the gate electrode and the vertical overlap between the drain electrode and the gate electrode. However, it is difficult for the conventional general manufacturing method to accurately align the gate electrode with respect to the source / drain electrodes. In the conventional manufacturing process, a photomask for forming source / drain electrodes and a photomask for forming gate electrodes are separately prepared, and patterning is performed in separate steps. Of course, if the alignment of the photomask can be performed accurately, it is possible to ensure sufficient alignment between the formation position of the source / drain electrodes and the formation position of the gate electrode. An error is inevitable in aligning the photomask. For this reason, the conventional manufacturing method has a problem that the generation of the parasitic capacitance described above cannot be avoided.

そこで、本発明は、ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能なトランジスタ素子の製造方法を提供することを目的とする。   Accordingly, an object of the present invention is to provide a method of manufacturing a transistor element that can accurately align a gate electrode with respect to a source / drain electrode and can suppress generation of parasitic capacitance. .

(1) 本発明の第1の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときにソース電極層およびドレイン電極層に部分的に重複する透光領域を有するゲート電極形成用のフォトマスクを、基板の下方に配置し、基板下方側から上記感光波長域の光を照射し、フォトマスクの遮光領域によって生じる影とソース電極層およびドレイン電極層によって生じる影とが、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によってゲート絶縁層の上面に位置するゲート電極層を形成する第6の段階と、
を行うようにしたものである。
(1) According to a first aspect of the present invention, a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode is sensitive to light in a predetermined photosensitive wavelength region. In a method of manufacturing by a process including a patterning process for forming a gate electrode using a resist having properties,
A first stage in which at least an upper surface has an insulating property and a substrate made of a material transparent with respect to light in the photosensitive wavelength range is prepared;
A second step of forming a source electrode layer and a drain electrode layer made of a conductive material that is opaque with respect to light in the photosensitive wavelength range, and disposed between the substrates via a gap, on the substrate;
Forming a semiconductor channel layer made of a semiconductor material transparent with respect to light in the photosensitive wavelength region so as to straddle a part of the source electrode layer adjacent to the gap and a part of the drain electrode layer adjacent to the gap; ,
A fourth step of forming a gate insulating layer made of an insulating material transparent to light in the photosensitive wavelength region on the upper surface of the semiconductor channel layer;
A fifth step of forming a conductive layer made of a conductive material transparent to light in the photosensitive wavelength region on the upper surface of the gate insulating layer;
On the upper surface of the conductive layer, a negative resist layer having sensitivity to light in the photosensitive wavelength range is formed, and a light-transmitting region partially overlapping with the source electrode layer and the drain electrode layer when observed from above A photomask for forming a gate electrode having a gate is disposed below the substrate, irradiated with light in the photosensitive wavelength region from the lower side of the substrate, and caused by a shadow caused by the light shielding region of the photomask and a source electrode layer and a drain electrode layer Back exposure is performed so that the shadow becomes a non-exposed region on the negative resist layer, patterning is performed to remove a portion corresponding to the non-exposed region of the conductive layer, and the upper surface of the gate insulating layer is formed by the remaining portion of the conductive layer. A sixth step of forming a gate electrode layer located at
Is to do.

(2) 本発明の第2の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
この導電層に対して、ゲート電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときにソース電極層およびドレイン電極層に部分的に重複しゲート絶縁層の上面に位置するゲート電極準備層を形成する第6の段階と、
このゲート電極準備層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ソース電極層およびドレイン電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、ゲート電極準備層の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を行うようにしたものである。
(2) According to a second aspect of the present invention, a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode is sensitive to light in a predetermined photosensitive wavelength range. In a method of manufacturing by a process including a patterning process for forming a gate electrode using a resist having properties,
A first stage in which at least an upper surface has an insulating property and a substrate made of a material transparent with respect to light in the photosensitive wavelength range is prepared;
A second step of forming a source electrode layer and a drain electrode layer made of a conductive material that is opaque with respect to light in the photosensitive wavelength range, and disposed between the substrates via a gap, on the substrate;
Forming a semiconductor channel layer made of a semiconductor material transparent with respect to light in the photosensitive wavelength region so as to straddle a part of the source electrode layer adjacent to the gap and a part of the drain electrode layer adjacent to the gap; ,
A fourth step of forming a gate insulating layer made of an insulating material transparent to light in the photosensitive wavelength region on the upper surface of the semiconductor channel layer;
A fifth step of forming a conductive layer made of a conductive material transparent to light in the photosensitive wavelength region on the upper surface of the gate insulating layer;
This conductive layer is patterned using a photomask for forming a gate electrode, and when viewed from above, the gate electrode partially overlaps with the source electrode layer and the drain electrode layer and is located on the upper surface of the gate insulating layer A sixth stage of forming the preparation layer;
A negative resist layer having photosensitivity to light in the photosensitive wavelength region is formed on the upper surface of the gate electrode preparation layer, and light in the photosensitive wavelength region is irradiated from the lower side of the substrate to form a source electrode layer and a drain electrode. Back exposure is performed so that the shadow produced by the layer becomes a non-exposed region on the negative resist layer, patterning is performed to remove a portion corresponding to the non-exposed region of the gate electrode preparation layer, and the remaining portion of the gate electrode preparation layer A seventh step of forming a gate electrode layer by:
Is to do.

(3) 本発明の第3の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ソース電極層およびドレイン電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によりゲート電極準備層を形成する第6の段階と、
ソース電極層およびドレイン電極層に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、ゲート電極準備層に対して、この閉領域に対応する部分を残すパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を行うようにしたものである。
(3) According to a third aspect of the present invention, a transistor element that controls a current flowing between a source and a drain through a semiconductor channel layer by a voltage applied to a gate electrode is sensitive to light in a predetermined photosensitive wavelength region. In a method of manufacturing by a process including a patterning process for forming a gate electrode using a resist having properties,
A first stage in which at least an upper surface has an insulating property and a substrate made of a material transparent with respect to light in the photosensitive wavelength range is prepared;
A second step of forming a source electrode layer and a drain electrode layer made of a conductive material that is opaque with respect to light in the photosensitive wavelength range, and disposed between the substrates via a gap, on the substrate;
Forming a semiconductor channel layer made of a semiconductor material transparent with respect to light in the photosensitive wavelength region so as to straddle a part of the source electrode layer adjacent to the gap and a part of the drain electrode layer adjacent to the gap; ,
A fourth step of forming a gate insulating layer made of an insulating material transparent to light in the photosensitive wavelength region on the upper surface of the semiconductor channel layer;
A fifth step of forming a conductive layer made of a conductive material transparent to light in the photosensitive wavelength region on the upper surface of the gate insulating layer;
A negative resist layer having photosensitivity to light in the photosensitive wavelength region is formed on the upper surface of the conductive layer, irradiated with light in the photosensitive wavelength region from the lower side of the substrate, and is formed by the source electrode layer and the drain electrode layer. The back exposure is performed so that the generated shadow becomes a non-exposed region on the negative resist layer, patterning is performed to remove a portion corresponding to the non-exposed region, and a gate electrode preparation layer is formed by the remaining portion of the conductive layer. 6 stages,
Using a photomask for forming a gate electrode having a pattern of a closed region partially overlapping with the source electrode layer and the drain electrode layer, patterning is performed on the gate electrode preparation layer so as to leave a portion corresponding to the closed region. A seventh step of forming a gate electrode layer from the remaining portion of the gate electrode preparation layer;
Is to do.

(4) 本発明の第4の態様は、上述した第1〜第3の態様に係るトランジスタ素子の製造方法において、
第1の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第2の段階で、ソース電極層およびドレイン電極層を形成する材料として金属を用いるようにしたものである。
(4) According to a fourth aspect of the present invention, in the method of manufacturing a transistor element according to the first to third aspects described above,
In the first stage, a substrate made of glass or synthetic resin is prepared,
In the second stage, a metal is used as a material for forming the source electrode layer and the drain electrode layer.

(5) 本発明の第5の態様は、上述した第1〜第4の態様に係るトランジスタ素子の製造方法において、
第3の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いるようにしたものである。
(5) According to a fifth aspect of the present invention, in the method for manufacturing a transistor element according to the first to fourth aspects described above,
In the third stage, a composite oxide of indium, gallium, and zinc is used as a material for forming the semiconductor channel layer.

(6) 本発明の第6の態様は、上述した第1〜第5の態様に係るトランジスタ素子の製造方法において、
第4の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いるようにしたものである。
(6) According to a sixth aspect of the present invention, in the method for manufacturing a transistor element according to the first to fifth aspects described above,
In the fourth stage, silicon oxide or silicon nitride is used as a material for forming the gate insulating layer.

(7) 本発明の第7の態様は、上述した第1〜第6の態様に係るトランジスタ素子の製造方法において、
第5の段階で、導電層を形成する材料として、ITOもしくはIZOを用いるようにしたものである。
(7) According to a seventh aspect of the present invention, in the method for manufacturing a transistor element according to the first to sixth aspects described above,
In the fifth stage, ITO or IZO is used as a material for forming the conductive layer.

本発明に係るトランジスタ素子の製造方法では、ソース電極層およびドレイン電極層として不透明な導電材料を用い、その他の各層として透明な材料を用いるようにし、ゲート電極層を形成するパターニング処理を行う際に、ソース電極層およびドレイン電極層をフォトマスクの一部とした背面露光を行うようにしたため、ソース電極層およびドレイン電極層に対して自己整合性をもったゲート電極層を形成することが可能になる。その結果、ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能になる。   In the method for manufacturing a transistor element according to the present invention, an opaque conductive material is used for the source electrode layer and the drain electrode layer, and a transparent material is used for the other layers, and the patterning process for forming the gate electrode layer is performed. Since the back exposure is performed using the source electrode layer and the drain electrode layer as a part of the photomask, a gate electrode layer having self-alignment with the source electrode layer and the drain electrode layer can be formed. Become. As a result, the gate electrode can be accurately aligned with respect to the source / drain electrodes, and the generation of parasitic capacitance can be suppressed.

理想的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図である。It is a sectional side view showing the basic structure of an ideal forward staggered thin film transistor element. 図1に示す薄膜トランジスタ素子の上面図である。It is a top view of the thin film transistor element shown in FIG. 一般的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図である。It is a sectional side view showing the basic structure of a general forward staggered thin film transistor element. 図3に示す薄膜トランジスタ素子の上面図である。FIG. 4 is a top view of the thin film transistor element shown in FIG. 3. 本発明に係る製造方法に用いられる第1のフォトマスクM1の平面図である。It is a top view of the 1st photomask M1 used for the manufacturing method which concerns on this invention. 本発明に係る製造方法に用いられる第2のフォトマスクM2の平面図である。It is a top view of the 2nd photomask M2 used for the manufacturing method concerning the present invention. 本発明に係る製造方法の前段部分のプロセスを示す側断面図である。It is a sectional side view which shows the process of the front | former stage part of the manufacturing method which concerns on this invention. 本発明に係る製造方法の後段部分のプロセスを示す側断面図である。It is a sectional side view which shows the process of the back | latter stage part of the manufacturing method which concerns on this invention. 本発明に係る製造方法に用いられる第3のフォトマスクM3の平面図である。It is a top view of the 3rd photomask M3 used for the manufacturing method concerning the present invention. 本発明に係る製造方法において、第4のフォトマスクM4として機能するソース電極層120およびドレイン電極層130の平面図である。In the manufacturing method which concerns on this invention, it is a top view of the source electrode layer 120 and the drain electrode layer 130 which function as the 4th photomask M4. 図9に示すフォトマスクM3と図10に示すフォトマスクM4とを合成することにより得られるフォトマスクの平面図である。FIG. 11 is a plan view of a photomask obtained by synthesizing the photomask M3 illustrated in FIG. 9 and the photomask M4 illustrated in FIG. 本発明に係る方法で製造された薄膜トランジスタ素子の基本構造を示す上面図である。It is a top view which shows the basic structure of the thin-film transistor element manufactured with the method based on this invention. 本発明に係る製造方法の別な実施形態に用いられる第3のフォトマスクM3の平面図である。It is a top view of the 3rd photomask M3 * used for another embodiment of the manufacturing method concerning this invention. 本発明に係る製造方法の別な実施形態において、ゲート電極層を形成する第1のプロセスを示す側断面図である。In another embodiment of the manufacturing method concerning this invention, it is a sectional side view which shows the 1st process which forms a gate electrode layer. 本発明に係る製造方法の別な実施形態において、ゲート電極層を形成する第2のプロセスを示す側断面図である。In another embodiment of the manufacturing method concerning this invention, it is a sectional side view which shows the 2nd process of forming a gate electrode layer.

以下、本発明を図示する実施形態に基づいて説明する。   Hereinafter, the present invention will be described based on the illustrated embodiments.

<<< §1.一般的な薄膜トランジスタの構造 >>>
既に述べたとおり、薄膜トランジスタは、半導体チャネル層(半導体活性層)を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタである。
<<< §1. General thin film transistor structure >>
As described above, the thin film transistor is a field effect transistor that controls the current flowing between the source and the drain through the semiconductor channel layer (semiconductor active layer) by the voltage applied to the gate electrode.

図1は、理想的な「順スタガード(staggered)型」の薄膜トランジスタ素子の基本構造を示す側断面図である。図示の例の場合、ガラスや合成樹脂などの絶縁性材料からなる基板110上に、ソース電極層120およびドレイン電極層130が相互間に空隙部を介して配置されており、この空隙部を埋めるように、かつ、ソース電極層120の一部分(内側端近傍)およびドレイン電極層130の一部分(内側端近傍)に跨るように、半導体チャネル層(半導体活性層)140が形成されており、その上面にゲート絶縁層150、更にその上面にゲート電極層160が形成されている。   FIG. 1 is a side sectional view showing the basic structure of an ideal “staggered type” thin film transistor element. In the case of the illustrated example, the source electrode layer 120 and the drain electrode layer 130 are arranged with a gap between them on a substrate 110 made of an insulating material such as glass or synthetic resin, and the gap is filled. In addition, a semiconductor channel layer (semiconductor active layer) 140 is formed so as to straddle part of the source electrode layer 120 (near the inner end) and part of the drain electrode layer 130 (near the inner end). Further, a gate insulating layer 150 is formed, and a gate electrode layer 160 is formed on the upper surface thereof.

図2は、この図1に示す理想的な薄膜トランジスタ素子の上面図である。図の切断線1−1の位置で切断した断面が、図1の側断面図に相当する。なお、図2において、ゲート電極層160が基板110の上下端まで伸びているのは、上下に隣接する別なトランジスタ素子(図示されていない)のゲート電極層に連なる構造を採るためである。ここでは、説明の便宜上、単一の薄膜トランジスタ素子の構造のみを示すが、実用上は、1枚の基板上に縦横マトリックス状に多数の薄膜トランジスタ素子が配置されることになり、必要に応じて、個々のトランジスタ素子の特定の電極層が相互に接続されることになる。もちろん、実際には、図示の構成要素の他に、個々の電極層に対する配線や、個々の電極層を覆う保護膜などが形成されることになるが、ここでは説明を省略する。   FIG. 2 is a top view of the ideal thin film transistor element shown in FIG. The cross section cut at the position of the cutting line 1-1 in the drawing corresponds to the side cross sectional view of FIG. In FIG. 2, the gate electrode layer 160 extends to the upper and lower ends of the substrate 110 in order to adopt a structure connected to the gate electrode layer of another transistor element (not shown) adjacent vertically. Here, for convenience of explanation, only the structure of a single thin film transistor element is shown, but in practice, a large number of thin film transistor elements are arranged in a matrix form on a single substrate. Specific electrode layers of the individual transistor elements are connected to each other. Of course, actually, in addition to the components shown in the figure, wirings for individual electrode layers, protective films covering the individual electrode layers, and the like are formed, but the description thereof is omitted here.

図示の構造において、半導体チャネル層140内のソース・ドレイン間電流は、ゲート電極層160に加える電圧によって制御することができる。このような電界効果型制御を十分に行うためには、半導体チャネル層140内のソース・ドレイン間電流が生じる領域をカバーする位置に、ゲート電極層160を配置する必要がある。このような電界効果型制御にのみ着目すると、ゲート電極層160の幅は、図示の例よりも広くてもかまわない。   In the illustrated structure, the source-drain current in the semiconductor channel layer 140 can be controlled by a voltage applied to the gate electrode layer 160. In order to sufficiently perform such field effect control, it is necessary to dispose the gate electrode layer 160 in a position that covers a region in the semiconductor channel layer 140 where a source-drain current is generated. When attention is paid only to such field effect control, the width of the gate electrode layer 160 may be wider than the illustrated example.

しかしながら、既に述べたとおり、ゲート電極層160の幅が図示の例よりも広がると、ソース電極層120とゲート電極層160の一部もしくはドレイン電極層130とゲート電極層160の一部が、上下方向に重なることになり、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。   However, as described above, when the width of the gate electrode layer 160 is wider than the illustrated example, the source electrode layer 120 and part of the gate electrode layer 160 or the drain electrode layer 130 and part of the gate electrode layer 160 It will overlap in the direction, and parasitic capacitance will be generated between the electrodes arranged above and below. Such parasitic capacitance is not preferable because it causes the operation of the transistor to become unstable and also causes the operation speed to be delayed.

図1に示す例は、このような寄生容量を生じさせない理想的な構造である。すなわち、図に一点鎖線で示すとおり、ソース・ドレイン電極の輪郭基準線(それぞれの内側端の輪郭位置を示す基準線)をL1,L2とすると、ゲート電極層160の幅は、この輪郭基準線L1,L2内にぴったり収まるようになっている。別言すれば、ゲート電極層160の左右の輪郭線は、ソース・ドレイン電極の輪郭基準線L1,L2に一致している。図2の上面図を見れば、ソース電極層120の内側端およびゲート電極層160の左側端が輪郭基準線L1に揃っており、ドレイン電極層130の内側端およびゲート電極層160の右側端が輪郭基準線L2に揃っていることがわかる。したがって、ソース電極層120、ドレイン電極層130、ゲート電極層160を基板110の上面に投影した場合、各電極間が投影面上で重なり合うことはなく、上述した寄生容量の発生を抑制することができる。   The example shown in FIG. 1 is an ideal structure that does not cause such parasitic capacitance. That is, as indicated by the alternate long and short dash line in the figure, if the contour reference lines of the source / drain electrodes (reference lines indicating the contour positions of the inner ends) are L1 and L2, the width of the gate electrode layer 160 is the contour reference line. It fits within L1 and L2. In other words, the left and right contour lines of the gate electrode layer 160 coincide with the contour reference lines L1 and L2 of the source / drain electrodes. 2, the inner end of the source electrode layer 120 and the left end of the gate electrode layer 160 are aligned with the contour reference line L1, and the inner end of the drain electrode layer 130 and the right end of the gate electrode layer 160 are It can be seen that it is aligned with the contour reference line L2. Therefore, when the source electrode layer 120, the drain electrode layer 130, and the gate electrode layer 160 are projected on the upper surface of the substrate 110, the electrodes do not overlap on the projection surface, and the generation of the parasitic capacitance described above can be suppressed. it can.

ただ、従来の方法では、この図1および図2に示すような理想的な薄膜トランジスタ素子を製造することは非常に困難である。従来の製造プロセスでは、ソース電極層120およびドレイン電極層130を形成するためのフォトマスクと、ゲート電極層160を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われるため、図1および図2に示すような理想的な構造をもった素子を製造するためには、この2通りのフォトマスクの位置合わせを正確に行う必要がある。しかしながら、そのような正確な位置合わせを量産品のプロセスで行うことは、技術的に困難である。このため、従来の方法では、予め位置合わせ誤差を見込んだ設計をせざるを得ず、寄生容量の発生を十分に抑えることができない。   However, in the conventional method, it is very difficult to manufacture an ideal thin film transistor element as shown in FIGS. In the conventional manufacturing process, a photomask for forming the source electrode layer 120 and the drain electrode layer 130 and a photomask for forming the gate electrode layer 160 are separately prepared, and patterning is performed in separate processes. Therefore, in order to manufacture an element having an ideal structure as shown in FIGS. 1 and 2, it is necessary to accurately align these two photomasks. However, it is technically difficult to perform such accurate alignment in a mass-produced process. For this reason, in the conventional method, a design that allows for an alignment error in advance must be made, and the generation of parasitic capacitance cannot be sufficiently suppressed.

図3は、一般的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図であり、図4はその上面図である。図1および図2に示す理想的な構造と比較すると、ゲート電極層の幅に相違があることがわかる。図1および図2に示すゲート電極層160の幅が、ソース・ドレイン電極の輪郭基準線L1,L2に一致しているのに対して、図3および図4に示すゲート電極層170の幅は、ソース・ドレイン電極の輪郭基準線L1,L2をはみ出す形になっている。したがって、フォトマスクの位置合わせが不完全なために、ソース電極層120およびドレイン電極層130の基板110に対する位置にずれが生じたり、ゲート電極層170の基板110に対する位置にずれが生じたりしても、半導体チャネル層140内のソース・ドレイン間電流が生じる領域を十分にカバーする位置に、ゲート電極層170を形成することができる。   FIG. 3 is a side sectional view showing a basic structure of a general forward staggered thin film transistor element, and FIG. 4 is a top view thereof. As compared with the ideal structure shown in FIGS. 1 and 2, it can be seen that there is a difference in the width of the gate electrode layer. While the width of the gate electrode layer 160 shown in FIGS. 1 and 2 matches the contour reference lines L1 and L2 of the source / drain electrodes, the width of the gate electrode layer 170 shown in FIGS. The contour reference lines L1 and L2 of the source / drain electrodes protrude. Accordingly, since the alignment of the photomask is incomplete, the positions of the source electrode layer 120 and the drain electrode layer 130 with respect to the substrate 110 are shifted, and the position of the gate electrode layer 170 with respect to the substrate 110 is shifted. However, the gate electrode layer 170 can be formed at a position that sufficiently covers a region where the source-drain current in the semiconductor channel layer 140 is generated.

しかしながら、両電極間の寄生容量の発生は避けられない。すなわち、ソース電極層120とゲート電極層170とは、図4にハッチングを施して示す重複領域D1において上下に重なり合っており、ドレイン電極層130とゲート電極層170とは、図4にハッチングを施して示す重複領域D2において上下に重なり合っている。このため、この重複領域D1,D2において、寄生容量が発生することになり、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなる。   However, the generation of parasitic capacitance between both electrodes is inevitable. That is, the source electrode layer 120 and the gate electrode layer 170 are vertically overlapped in the overlapping region D1 shown by hatching in FIG. 4, and the drain electrode layer 130 and the gate electrode layer 170 are hatched in FIG. In the overlapping region D2 shown in FIG. For this reason, parasitic capacitance is generated in the overlapping regions D1 and D2, which causes the operation of the transistor to become unstable, and also causes the operation speed to be delayed.

<<< §2.本発明に係る製造方法の基本概念 >>>
本発明の着眼点は、ゲート電極を、基板下面側からの背面露光を利用したパターニングによって形成することにより、図1および図2に示すように、寄生容量を抑制できる理想的な構造を実現する点にある。
<<< §2. Basic concept of manufacturing method according to the present invention >>
The point of the present invention is to realize an ideal structure capable of suppressing parasitic capacitance as shown in FIGS. 1 and 2 by forming the gate electrode by patterning using back exposure from the lower surface side of the substrate. In the point.

いま、図1において、基板110,半導体チャネル層140,ゲート絶縁層150,ゲート電極層160を透明な材料によって構成し、ソース電極層120,ドレイン電極層130を不透明な材料によって構成した場合を考えよう。なお、本願において、「透明」もしくは「不透明」とは、後述するように、ゲート電極形成に利用するネガ型レジストの感光波長域の光に対しての透明性もしくは不透明性を意味するものであるが、以下、単に、「透明」もしくは「不透明」ということにする。   Now, in FIG. 1, consider a case where the substrate 110, the semiconductor channel layer 140, the gate insulating layer 150, and the gate electrode layer 160 are made of a transparent material, and the source electrode layer 120 and the drain electrode layer 130 are made of an opaque material. Like. In the present application, “transparent” or “opaque” means transparency or opaqueness to light in the photosensitive wavelength region of a negative resist used for forming a gate electrode, as will be described later. However, hereinafter, it is simply referred to as “transparent” or “opaque”.

ここで、ゲート電極層160を形成するためにネガ型レジスト層を用いることにし、基板110の下面側からの背面露光を行えば、ネガ型レジスト層には、不透明なソース電極層120およびドレイン電極層130の影が落ちることになり、ソース電極層120およびドレイン電極層130自身をフォトマスクの遮光領域として利用したパターニングが可能になる。したがって、ソース電極層120,ドレイン電極層130と、形成されるゲート電極層160との間に、位置合わせ誤差が生じることはなくなり、図1および図2に示す例のように、寄生容量の発生を抑制した理想的な構造を得ることが可能になる。   Here, if a negative resist layer is used to form the gate electrode layer 160 and back exposure is performed from the lower surface side of the substrate 110, the negative resist layer includes an opaque source electrode layer 120 and drain electrode. The shadow of the layer 130 falls, and patterning using the source electrode layer 120 and the drain electrode layer 130 itself as a light shielding region of the photomask becomes possible. Therefore, no alignment error occurs between the source electrode layer 120, the drain electrode layer 130, and the formed gate electrode layer 160, and parasitic capacitance is generated as in the examples shown in FIGS. It is possible to obtain an ideal structure that suppresses the above.

ここで、透明な基板110としては、ガラスや合成樹脂などの材料からなる一般的な基板を用いればよい。また、透明なゲート絶縁層150としては、シリコン酸化膜やシリコン窒化膜などの一般的な絶縁材料を用いればよい。あるいは、酸化アルミニウムなども透明な絶縁材料として利用可能である。更に、ゲート電極層160を構成するための透明な導電性材料としては、ITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの酸化物導電材料が知られている。一方、不透明なソース電極層120およびドレイン電極層130に用いる導電性材料としては、アルミニウム,モリブデン,タングステン,チタンなどの一般的な金属が利用できる。   Here, as the transparent substrate 110, a general substrate made of a material such as glass or synthetic resin may be used. For the transparent gate insulating layer 150, a general insulating material such as a silicon oxide film or a silicon nitride film may be used. Alternatively, aluminum oxide or the like can be used as a transparent insulating material. Furthermore, oxide conductive materials such as ITO (Indium Tin Oxide) and IZO (Indium Zinc Oxide) are known as transparent conductive materials for forming the gate electrode layer 160. On the other hand, as a conductive material used for the opaque source electrode layer 120 and drain electrode layer 130, a general metal such as aluminum, molybdenum, tungsten, or titanium can be used.

ここで述べる実施形態の重要な特徴のひとつは、半導体チャネル層140に用いる材質である。一般的な薄膜トランジスタの場合、半導体チャネル層としては、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されているが、これらの一般的な半導体はいずれも不透明であり、上述した背面露光を用いるパターニングを行うには不適当である。   One of the important features of the embodiment described here is the material used for the semiconductor channel layer 140. In the case of a general thin film transistor, a silicon-based semiconductor such as amorphous silicon or polysilicon is used as the semiconductor channel layer, but these general semiconductors are all opaque and use the above-described back exposure. It is inappropriate for patterning.

そこで、本願発明者は、InGaZnO(Indium Gallium Zinc Oxide)という酸化物に着目した。このInGaZnOは酸化物半導体の一種であり、その半導体としての特性は、たとえば、「Kenji Nomura et a1. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 (2004).」などの文献に報告されている。しかも、InGaZnOは、一般的なネガ型レジスト(たとえば、東京応化工業株式会社製のネガ型レジスト:型番OMR−85)の感光波長域の光に対して透明であるという特性を有している。 Therefore, the inventors of the present application focused on an oxide called InGaZnO 4 (Indium Gallium Zinc Oxide). This InGaZnO 4 is a kind of oxide semiconductor, and its characteristics as a semiconductor are, for example, “Kenji Nomura et al. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 ( 2004). ". Moreover, InGaZnO 4 has a characteristic that it is transparent to light in the photosensitive wavelength region of a general negative resist (for example, negative resist manufactured by Tokyo Ohka Kogyo Co., Ltd .: model number OMR-85). .

なお、「透明な半導体材料」という特性は、「InGaZnO」という組成だけでなく、そのバリエーションとなる組成にも見られる。一般に、インジウム・ガリウム・亜鉛の複合酸化物(Indium Gallium Zinc Oxide)は、インジウムの酸化物「In」と、ガリウムの酸化物「Ga」と、亜鉛の酸化物「ZnO」と、を混在させたものであり、In,Ga,Znの各分子数の比を、x:y:z(x,y,zは、任意の正の数)とすれば、その基本組成は、「(Inx/2(Gay/2(ZnO)」なる式で示される。これを、各分子ごとの数を示す組成式で表せば、「(In)x(Ga)y(Zn)z(O)w」となり、酸素の分子数wは、「w=(3/2)x+(3/2)y+z」となる。また、これから酸素欠損が生じた物、すなわち、「(In)x(Ga)y(Zn)z(O)w」(但し、w=(3/2)x+(3/2)y+z−δ)なる組成(δは欠損酸素数)でも、「透明な半導体材料」という特性が発現する。 Note that the characteristic of “transparent semiconductor material” is found not only in the composition “InGaZnO 4 ” but also in the composition that is a variation thereof. In general, a composite oxide of indium, gallium, and zinc (Indium Gallium Zinc Oxide) includes an indium oxide “In 2 O 3 ”, a gallium oxide “Ga 2 O 3 ”, and a zinc oxide “ZnO”. If the ratio of the number of molecules of In, Ga, and Zn is x: y: z (x, y, z are arbitrary positive numbers), the basic composition is , “(In 2 O 3 ) x / 2 (Ga 2 O 3 ) y / 2 (ZnO) z ”. If this is expressed by a composition formula indicating the number of each molecule, it becomes “(In) x (Ga) y (Zn) z (O) w”, and the molecular number w of oxygen is “w = (3/2). ) X + (3/2) y + z ". In addition, an oxygen deficiency is generated, that is, “(In) x (Ga) y (Zn) z (O) w” (where w = (3/2) x + (3/2) y + z−δ). Even with the composition (δ is the number of deficient oxygen), the characteristic of “transparent semiconductor material” is exhibited.

本発明における「インジウム・ガリウム・亜鉛の複合酸化物」とは、このように、インジウムの酸化物「In」と、ガリウムの酸化物「Ga」と、亜鉛の酸化物「ZnO」との混合物、およびこれから酸素欠損が生じた物を含めた材質を意味し、以下、これを「IGZO」と略記することにする。この「IGZO」であれば、透明な特性(一般的なネガ型レジストの感光波長域の光に対して透明という特性)が得られることになる。したがって、本発明に係る製造方法を実施する際には、IGZOを半導体チャネル層140の材料として利用すればよい。 In the present invention, “indium / gallium / zinc composite oxide” means indium oxide “In 2 O 3 ”, gallium oxide “Ga 2 O 3 ”, zinc oxide “ It means a material including a mixture with “ZnO” and a material in which oxygen vacancies are generated, and will be abbreviated as “IGZO” hereinafter. With this “IGZO”, a transparent characteristic (characteristic that is transparent to light in the photosensitive wavelength region of a general negative resist) can be obtained. Therefore, when implementing the manufacturing method according to the present invention, IGZO may be used as the material of the semiconductor channel layer 140.

また、本願発明者が行った実験によると、このIGZOを半導体チャネル層として用いた場合、ソース電極層およびドレイン電極層を半導体チャネル層に直接接触させた構造を採った場合でも、両者間に実用上十分なオーミック接触を確保することが可能であることが確認できた。従来の一般的な半導体材料(主として、アモルファスシリコンやポリシリコンなどのシリコン系半導体材料)を半導体チャネル層として用いた場合、ソース・ドレイン電極層との間に良好なオーミック接触を確保する上では、実用上、n拡散層などからなる高濃度不純物拡散層を介挿することが不可欠であったが、IGZOを半導体チャネル層に用いた薄膜トランジスタの場合、このような高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層と半導体チャネル層との間に良好なオーミック接触が得られることが確認できたのである。したがって、IGZOを半導体チャネル層に用いれば、容易に良好なオーミック接触を確保することができるという付随的な効果も得られることになる。 Further, according to experiments conducted by the inventors of the present application, when this IGZO is used as a semiconductor channel layer, even when a structure in which the source electrode layer and the drain electrode layer are in direct contact with the semiconductor channel layer is employed, the IGZO is practically used between them. It was confirmed that sufficient ohmic contact could be ensured. When a conventional general semiconductor material (mainly silicon-based semiconductor material such as amorphous silicon or polysilicon) is used as a semiconductor channel layer, in order to ensure good ohmic contact with the source / drain electrode layer, In practice, it was indispensable to interpose a high-concentration impurity diffusion layer composed of an n + diffusion layer or the like. However, in the case of a thin film transistor using IGZO as a semiconductor channel layer, such an inter-concentration impurity diffusion layer is interposed. Even if this is omitted, it has been confirmed that a good ohmic contact can be obtained between the source / drain electrode layer and the semiconductor channel layer. Therefore, if IGZO is used for the semiconductor channel layer, an incidental effect that a good ohmic contact can be secured easily is obtained.

<<< §3.本発明に係る製造方法の基本的実施形態 >>>
ここでは、本発明に係る薄膜トランジスタの製造方法の基本的実施形態を説明する。図5は、ここで述べる実施形態で用いられる第1のフォトマスクM1の平面図であり、図6は、第2のフォトマスクM2の平面図である。いずれもハッチングを施した部分が遮光領域となる。第1のフォトマスクM1は、ソース電極層120およびドレイン電極層130を形成するために用いられるマスクであり、図示する透光領域A1,A2が、ソース電極層120およびドレイン電極層130に対応する領域になる。一方、第2のフォトマスクM2は、半導体チャネル層140を形成するために用いられるマスクであり、図示する透光領域A3が、半導体チャネル層140に対応する領域になる。
<<< §3. Basic Embodiment of Manufacturing Method According to the Present Invention >>
Here, a basic embodiment of a method for manufacturing a thin film transistor according to the present invention will be described. FIG. 5 is a plan view of the first photomask M1 used in the embodiment described herein, and FIG. 6 is a plan view of the second photomask M2. In both cases, the hatched portion is a light shielding region. The first photomask M1 is a mask used to form the source electrode layer 120 and the drain electrode layer 130, and the illustrated translucent areas A1 and A2 correspond to the source electrode layer 120 and the drain electrode layer 130. Become an area. On the other hand, the second photomask M <b> 2 is a mask used for forming the semiconductor channel layer 140, and the illustrated translucent region A <b> 3 is a region corresponding to the semiconductor channel layer 140.

続いて、図7の側断面図を参照しながら、本発明に係る製造方法の前段部分のプロセスを説明する。まず、図7(a) に示すように、少なくとも上面が絶縁性を有し、透明な材料からなる基板110を用意し(一般的には、ガラスや合成樹脂などの絶縁性基板を用意すればよい)、その上に、不透明な第1の導電層105を形成する。この第1の導電層105は、ソース電極層120およびドレイン電極層130を形成するためのものであり、たとえば、アルミニウム,モリブデン,タングステン,チタンなどの金属材料によって構成すればよい。   Next, the process of the former stage of the manufacturing method according to the present invention will be described with reference to the side sectional view of FIG. First, as shown in FIG. 7A, at least an upper surface is insulative and a substrate 110 made of a transparent material is prepared (generally, an insulating substrate such as glass or synthetic resin is prepared. The opaque first conductive layer 105 is formed thereon. The first conductive layer 105 is for forming the source electrode layer 120 and the drain electrode layer 130, and may be made of a metal material such as aluminum, molybdenum, tungsten, or titanium.

続いて、図5に示すようなパターンが形成された第1のフォトマスクM1を用意し、第1の導電層105に対して、この第1のフォトマスクM1を用いたパターニングを行い、相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する。図5に示す第1のフォトマスクM1は、ハッチングを施して示す遮蔽領域内に、ソース形成用の透光領域A1およびドレイン形成用の透光領域A2という2つの開口部が形成された物理的なマスクである。このようなフォトマスクM1を用いたパターニングを行う場合、第1の導電層105上にネガ型の感光レジスト層を形成して露光を行えばよい。   Subsequently, a first photomask M1 having a pattern as shown in FIG. 5 is prepared, and patterning using the first photomask M1 is performed on the first conductive layer 105, so Then, the source electrode layer 120 and the drain electrode layer 130 are formed with a gap interposed therebetween. The first photomask M1 shown in FIG. 5 has a physical structure in which two openings, a light-transmitting region A1 for forming a source and a light-transmitting region A2 for forming a drain, are formed in a shielded region indicated by hatching. It is a mask. In the case of performing patterning using such a photomask M1, a negative photosensitive resist layer may be formed over the first conductive layer 105 and exposed.

より具体的に説明すれば、図7(a) に示す第1の導電層105の上面に、ネガ型の感光レジスト層(図示されていない)を形成し、その上方に図5に示す第1のフォトマスクM1を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域A1,A2に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域A1,A2に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である(その場合には、図5に示す第1のフォトマスクM1のパターンとは逆転した反転マスクを用いることになる)。   More specifically, a negative photosensitive resist layer (not shown) is formed on the upper surface of the first conductive layer 105 shown in FIG. 7A, and the first photosensitive layer shown in FIG. The photomask M1 is disposed, and light is emitted from a light source disposed above the photomask M1, and only the regions corresponding to the light-transmitting regions A1 and A2 in the resist layer are exposed and exposed. Subsequently, if the resist layer is developed to remove the non-photosensitive portion, the resist layer can be left only in the regions corresponding to the light transmitting regions A1 and A2. Of course, it is possible to perform the same process using a positive photosensitive resist (in this case, an inversion mask reverse to the pattern of the first photomask M1 shown in FIG. 5 is used). .

次に、残存レジスト層を保護膜として利用して、第1の導電層105に対するエッチング処理を行えば、ソース電極層120およびドレイン電極層130を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図7(b) に示す構造を得ることができる。   Next, the source electrode layer 120 and the drain electrode layer 130 can be formed by performing etching treatment on the first conductive layer 105 using the remaining resist layer as a protective film. Thereafter, if the remaining resist layer is removed and washed, the structure shown in FIG. 7B can be obtained.

続いて、図7(c) に示すように、ソース電極層120およびドレイン電極層130を含めた基板110上に、IGZOからなる半導体層145(透明な半導体材料からなる半導体層)を形成する。具体的には、真空チャンバ内に図7(b) に示す構造体を収容し、更に、IGZOの組成に必要な材料をターゲットとして収容し、スパッタリングを行うことにより、IGZOからなる半導体層145の形成を行うことができる。   Subsequently, as shown in FIG. 7C, a semiconductor layer 145 made of IGZO (a semiconductor layer made of a transparent semiconductor material) is formed on the substrate 110 including the source electrode layer 120 and the drain electrode layer 130. Specifically, the structure shown in FIG. 7B is accommodated in a vacuum chamber, and further, a material necessary for the composition of IGZO is accommodated as a target, and sputtering is performed, whereby the semiconductor layer 145 made of IGZO is formed. Formation can be performed.

次に、図6に示すようなパターンが形成された第2のフォトマスクM2を用意し、図7(c) に示す半導体層145に対して、第2のフォトマスクM2を用いたパターニングを行い、図8(a) に示されているように、ソース電極層120の一部分およびドレイン電極層130の一部分に跨る半導体チャネル層140を形成する。図6に示す第2のフォトマスクM2は、ハッチングを施して示す遮蔽領域内に、透光領域A3という開口部が形成された物理的なマスクである。このようなフォトマスクM2を用いたパターニングを行う場合、半導体層145上にネガ型の感光レジスト層を形成して露光を行えばよい。   Next, a second photomask M2 having a pattern as shown in FIG. 6 is prepared, and the semiconductor layer 145 shown in FIG. 7C is patterned using the second photomask M2. As shown in FIG. 8A, a semiconductor channel layer 140 is formed over a part of the source electrode layer 120 and a part of the drain electrode layer 130. The second photomask M2 shown in FIG. 6 is a physical mask in which an opening called a translucent area A3 is formed in a shielded area shown by hatching. In the case of performing patterning using such a photomask M2, a negative photosensitive resist layer may be formed over the semiconductor layer 145 for exposure.

より具体的に説明すれば、図7(c) に示す半導体層145の上面に、ネガ型の感光レジスト層(図示されていない)を形成し、その上方に図6に示す第2のフォトマスクM2を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域A3に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域A3に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である(その場合には、図6に示す第2のフォトマスクM2のパターンとは逆転した反転マスクを用いることになる)。   More specifically, a negative photosensitive resist layer (not shown) is formed on the upper surface of the semiconductor layer 145 shown in FIG. 7C, and a second photomask shown in FIG. M2 is disposed, and further, light is irradiated from a light source disposed above it, and only the region corresponding to the translucent region A3 in the resist layer is exposed and exposed. Subsequently, if the resist layer is developed to remove the non-photosensitive portion, the resist layer can be left only in the region corresponding to the light-transmitting region A3. Of course, it is possible to perform the same process using a positive photosensitive resist (in this case, an inversion mask reverse to the pattern of the second photomask M2 shown in FIG. 6 is used). .

次に、残存レジスト層を保護膜として利用して、半導体層145に対するエッチング処理を行えば、半導体チャネル層140を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図8(a) に示す構造を得ることができる。   Next, the semiconductor channel layer 140 can be formed by performing an etching process on the semiconductor layer 145 using the remaining resist layer as a protective film. Thereafter, if the remaining resist layer is removed and washed, the structure shown in FIG. 8A can be obtained.

続いて、ソース電極層120、ドレイン電極層130、半導体チャネル層140を含めた基板110上に、たとえば、酸化シリコンからなるゲート絶縁層150(透明な絶縁性材料からなる絶縁層)を形成し、その上面に、透明な導電性材料からなる第2の導電層185を形成する。たとえば、ITOやIZOからなる層を、第2の導電層185として形成すればよい。更に、図8(b) に示すように、この第2の導電層185の上面に、ネガ型レジスト層191を形成する。   Subsequently, on the substrate 110 including the source electrode layer 120, the drain electrode layer 130, and the semiconductor channel layer 140, for example, a gate insulating layer 150 made of silicon oxide (an insulating layer made of a transparent insulating material) is formed, A second conductive layer 185 made of a transparent conductive material is formed on the upper surface. For example, a layer made of ITO or IZO may be formed as the second conductive layer 185. Further, as shown in FIG. 8B, a negative resist layer 191 is formed on the upper surface of the second conductive layer 185.

そして、図9に示すようなパターンが形成された第3のフォトマスクM3を用意する。この第3のフォトマスクM3は、ハッチングを施して示す遮蔽領域内に、ゲート電極形成用の透光領域A4という開口部が形成された物理的なマスクである。透光領域A4は、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複する透光領域である(図9の透光領域A4は、図4のゲート電極層170と同じ図形であり、重複領域D1,D2において、ソース電極層120およびドレイン電極層130に重複する。)。   Then, a third photomask M3 having a pattern as shown in FIG. 9 is prepared. The third photomask M3 is a physical mask in which an opening called a translucent region A4 for forming a gate electrode is formed in a shielded region indicated by hatching. The light-transmitting region A4 is a light-transmitting region that partially overlaps the source electrode layer 120 and the drain electrode layer 130 when observed from above (the light-transmitting region A4 in FIG. 9 includes the gate electrode layer 170 in FIG. 4). It is the same figure, and overlaps with the source electrode layer 120 and the drain electrode layer 130 in the overlapping regions D1 and D2.)

次に、図8(b) に示すように、この第3のフォトマスクM3を基板110の下方に配置し、基板下方側からネガ型レジスト層191の感光波長域の光を照射し、第3のフォトマスクM3の遮光領域によって生じる影と、ソース電極層120およびドレイン電極層130によって生じる影とが、ネガ型レジスト層191上の非露光領域となるような背面露光を行う。このような背面露光では、不透明なソース電極層120およびドレイン電極層130が、図10に示すような第4のフォトマスクM4として機能することになるので、結局、図11に示すように、フォトマスクM3とフォトマスクM4とを合成することにより得られるフォトマスク「M3+M4」を用いた場合と同じ露光結果が得られる。   Next, as shown in FIG. 8 (b), the third photomask M3 is disposed below the substrate 110, and light in the photosensitive wavelength region of the negative resist layer 191 is irradiated from the lower side of the substrate. The back exposure is performed such that the shadow generated by the light shielding region of the photomask M3 and the shadow generated by the source electrode layer 120 and the drain electrode layer 130 become a non-exposed region on the negative resist layer 191. In such back exposure, the opaque source electrode layer 120 and drain electrode layer 130 function as the fourth photomask M4 as shown in FIG. 10, so that as shown in FIG. The same exposure result as that obtained when the photomask “M3 + M4” obtained by synthesizing the mask M3 and the photomask M4 is obtained.

このような背面露光に基づくパターニングを行えば、ネガ型レジスト層191のうち、図11に示す透光領域A5に対応する部分が露光領域となるので、ネガ型レジスト層191を現像して非感光部を除去すれば、透光領域A5に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第2の導電層185に対するエッチング処理を行えば、図12に示すようなゲート電極層180を得ることができる。   If patterning based on such back exposure is performed, a portion of the negative resist layer 191 corresponding to the translucent area A5 shown in FIG. 11 becomes an exposure area. Therefore, the negative resist layer 191 is developed to be non-photosensitive. If the portion is removed, the resist layer can be left only in the region corresponding to the translucent region A5. Therefore, if the remaining conductive layer is used as a protective film and the second conductive layer 185 is etched, a gate electrode layer 180 as shown in FIG. 12 can be obtained.

この図12に示す構造体を、切断線1−1で切った断面部分は、図1に示す理想的な構造と同じになる。すなわち、ソース電極層120、ドレイン電極層130、ゲート電極層160を基板110の上面に投影した場合、各電極間が投影面上で重なり合うことはなく、寄生容量の発生を抑制することができる。   A cross-sectional portion of the structure shown in FIG. 12 cut along a cutting line 1-1 is the same as the ideal structure shown in FIG. That is, when the source electrode layer 120, the drain electrode layer 130, and the gate electrode layer 160 are projected on the upper surface of the substrate 110, the electrodes do not overlap on the projection surface, and the generation of parasitic capacitance can be suppressed.

以上、本発明の基本的な実施形態に係る製造方法の一例を述べたが、本発明の重要な概念は、ソース電極層120およびドレイン電極層130をマスクとして利用した背面露光を行い、ゲート電極層160に対するパターニングを行う点にある。したがって、各層の形成方法は、必ずしも上述した例に限定されるものではない。たとえば、ソース電極層120やドレイン電極層130は、印刷のプロセスによって形成してもかまわない。また、各層の平面パターンも、上述の例に限定されるものではない。たとえば、ゲート絶縁層150は、上述の例の場合、基板110の全面に広がる平面パターンを有しているが、少なくとも半導体チャネル層140とゲート電極層160との絶縁に必要な領域に形成されていれば足りる。   Although an example of the manufacturing method according to the basic embodiment of the present invention has been described above, an important concept of the present invention is that the back exposure is performed using the source electrode layer 120 and the drain electrode layer 130 as a mask, and the gate electrode The point is that the layer 160 is patterned. Therefore, the method for forming each layer is not necessarily limited to the above-described example. For example, the source electrode layer 120 and the drain electrode layer 130 may be formed by a printing process. Further, the planar pattern of each layer is not limited to the above example. For example, in the above example, the gate insulating layer 150 has a planar pattern extending over the entire surface of the substrate 110, but is formed in at least a region necessary for insulation between the semiconductor channel layer 140 and the gate electrode layer 160. If it is enough.

結局、この§3で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板110を用意する第1の段階と、この基板110上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する第2の段階と、空隙部に隣接したソース電極層120の一部分および空隙部に隣接したドレイン電極層130の一部分に跨るように、透明な半導体材料からなる半導体チャネル層140を形成する第3の段階と、この半導体チャネル層140の上面に透明な絶縁性材料からなるゲート絶縁層150を形成する第4の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層185を形成する第5の段階と、この導電層185の上面にネガ型レジスト層191を形成し、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複する透光領域A4を有するゲート電極形成用のフォトマスクM3を、基板110の下方に配置し、基板下方側から光を照射し、フォトマスクM3の遮光領域によって生じる影とソース電極層120およびドレイン電極層130によって生じる影とが、ネガ型レジスト層191上の非露光領域となるような背面露光を行い、導電層185の非露光領域に対応する部分を除去するパターニングを行い、導電層185の残存部分によって、ゲート絶縁層150の上面に位置するゲート電極層180を形成する第6の段階と、を行えばよい。   After all, in the basic embodiment described in §3, a first step of preparing a substrate 110 made of a transparent material having at least an insulating surface and a substrate made of an opaque conductive material on the substrate 110 and each other. A second step of forming the source electrode layer 120 and the drain electrode layer 130 disposed through the gap, a portion of the source electrode layer 120 adjacent to the gap, and a portion of the drain electrode layer 130 adjacent to the gap. A fourth step of forming a semiconductor channel layer 140 made of a transparent semiconductor material and a fourth step of forming a gate insulating layer 150 made of a transparent insulating material on the upper surface of the semiconductor channel layer 140. A fifth step of forming a conductive layer 185 made of a transparent conductive material on the upper surface of the gate insulating layer; and a negative resist on the upper surface of the conductive layer 185. A photomask M3 for forming a gate electrode having a light-transmitting region A4 partially overlapping with the source electrode layer 120 and the drain electrode layer 130 when viewed from above is disposed below the substrate 110; Back exposure where light is irradiated from the lower side of the substrate and the shadow generated by the light shielding region of the photomask M3 and the shadow generated by the source electrode layer 120 and the drain electrode layer 130 become a non-exposed region on the negative resist layer 191. Performing a patterning for removing a portion corresponding to the non-exposed region of the conductive layer 185, and forming a gate electrode layer 180 located on the upper surface of the gate insulating layer 150 by the remaining portion of the conductive layer 185; Can be performed.

<<< §4.本発明に係る製造方法の別な実施形態 >>>
ここでは、§3で述べた基本的実施形態の変形例を述べる。§3の基本的実施形態の場合、図8(b) に示すように、背面露光の工程において、基板110の下面側に第3のマスクM3を配置する必要がある。しかしながら、基板110の下方に十分なスペースを確保することができないような場合や、基板110に光拡散性がある場合など、基板110の下面側にマスクを配置して露光を行うことが好ましくないケースもあり得る。そのような場合、ここで述べる別な実施形態が有効である。
<<< §4. Another embodiment of the production method according to the present invention >>
Here, a modification of the basic embodiment described in §3 will be described. In the case of the basic embodiment of §3, as shown in FIG. 8B, it is necessary to dispose a third mask M3 on the lower surface side of the substrate 110 in the back exposure process. However, when a sufficient space cannot be secured below the substrate 110, or when the substrate 110 has light diffusivity, it is not preferable to perform exposure by arranging a mask on the lower surface side of the substrate 110. There can be cases. In such a case, another embodiment described here is effective.

この別な実施形態では、ゲート電極形成用の第3のフォトマスクとして、図9に示すマスクM3の代わりに、図13に示すマスクM3を用意する。このマスクM3は、マスクM3を反転したものになっている。そして、§3の基本的実施形態で述べたプロセスと同様のプロセスにより、図8(a) に示す構造体を得た後、酸化シリコンからなるゲート絶縁層150(透明な絶縁性材料からなる絶縁層)を形成し、その上面にITOやIZOなどの透明な導電性材料からなる第2の導電層185を形成し、更に、その上面にポジ型レジスト層192を形成すれば、図14に示す構造体を得る。ここで、図14に示すように、用意したフォトマスクM3を上方に配置し、上方から光を照射して上面露光を行う。 In this other embodiment, a mask M3 * shown in FIG. 13 is prepared instead of the mask M3 shown in FIG. 9 as the third photomask for forming the gate electrode. This mask M3 * is an inverted version of the mask M3. Then, after obtaining the structure shown in FIG. 8A by the same process as described in the basic embodiment of §3, the gate insulating layer 150 made of silicon oxide (insulating made of a transparent insulating material) is obtained. 14), a second conductive layer 185 made of a transparent conductive material such as ITO or IZO is formed on the upper surface, and a positive resist layer 192 is further formed on the upper surface, as shown in FIG. Get a structure. Here, as shown in FIG. 14, the prepared photomask M3 * is arranged on the upper side, and light is irradiated from the upper side to perform the upper surface exposure.

このような上面露光に基づくパターニングを行えば、ポジ型レジスト層192のうち、図13に示す遮光領域A4に対応する部分が非露光領域となるので、ポジ型レジスト層192を現像して感光部を除去すれば、遮光領域A4に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第2の導電層185に対するエッチング処理を行えば、図3および図4に示すようなゲート電極層170を得ることができる。この段階で得られたゲート電極層170は、最終的なゲート電極層ではないので、この§4では、これをゲート電極準備層170と呼ぶことにする。 If patterning based on such top exposure is performed, a portion of the positive resist layer 192 corresponding to the light shielding region A4 * shown in FIG. 13 becomes a non-exposed region. Therefore, the positive resist layer 192 is developed and exposed to light. If the portion is removed, the resist layer can be left only in the region corresponding to the light shielding region A4 * . Therefore, when the remaining conductive layer 185 is used as a protective film and the second conductive layer 185 is etched, a gate electrode layer 170 as shown in FIGS. 3 and 4 can be obtained. Since the gate electrode layer 170 obtained at this stage is not the final gate electrode layer, it will be referred to as the gate electrode preparation layer 170 in this section 4.

このゲート電極準備層170は、図4に示す重複領域D1,D2において、ソース電極層120およびドレイン電極層130と重なりを生じている。すなわち、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複しており、このままでは寄生容量が生じることになる。   The gate electrode preparation layer 170 overlaps the source electrode layer 120 and the drain electrode layer 130 in the overlapping regions D1 and D2 shown in FIG. That is, when observed from above, it partially overlaps with the source electrode layer 120 and the drain electrode layer 130, and a parasitic capacitance is generated as it is.

そこで、今度は、図15に示すように、ソース電極層120、ドレイン電極層130、半導体チャネル層140、ゲート絶縁層150、ゲート電極準備層170を含めた基板110上に、ネガ型レジスト層193を形成し、基板下方側から感光波長域の光を照射する背面露光を行う。図示のとおり、この背面露光では、フォトマスクを用いる必要はない。したがって、基板110の下方に十分なスペースを確保することができないような場合などにも、容易に露光工程を行うことができる。   Therefore, this time, as shown in FIG. 15, a negative resist layer 193 is formed on the substrate 110 including the source electrode layer 120, the drain electrode layer 130, the semiconductor channel layer 140, the gate insulating layer 150, and the gate electrode preparation layer 170. The back exposure is performed by irradiating light in the photosensitive wavelength region from the lower side of the substrate. As shown in the figure, it is not necessary to use a photomask in this back exposure. Therefore, the exposure process can be easily performed even when a sufficient space cannot be secured below the substrate 110.

このような背面露光では、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層193上の非露光領域となるので、ゲート電極準備層170の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層170の残存部分によりゲート電極層を形成するようにすれば、図12に示すような平面形状のゲート電極層180が得られる。   In such back exposure, since the shadow caused by the source electrode layer 120 and the drain electrode layer 130 becomes a non-exposed region on the negative resist layer 193, a portion corresponding to the non-exposed region of the gate electrode preparation layer 170 is removed. If the patterning is performed and the gate electrode layer is formed by the remaining portion of the gate electrode preparation layer 170, a planar gate electrode layer 180 as shown in FIG. 12 is obtained.

より具体的に説明すれば、図15に示すような背面露光を行い、レジスト層を現像して非感光部を除去すれば、図5に示すフォトマスクM1におけるハッチング部分の領域のみレジスト層を残すことができ、領域A1,A2に対応する部分のレジスト層が除去されることになり、ゲート電極準備層170のうち、図4に示す重複領域D1,D2に対応する部分が露出することになる。そこで、残存レジスト層を保護膜として利用して、ゲート電極準備層170に対するエッチング処理を行えば、重複領域D1,D2に対応する部分を除去することができ、図12に示すような平面形状のゲート電極層180が得られる。この後、残存レジスト層を除去して洗浄する工程を行えば、§3で述べた基本的実施形態と同様に、図12に示す構造を得ることができる。   More specifically, when the back exposure as shown in FIG. 15 is performed and the resist layer is developed to remove the non-photosensitive portion, the resist layer is left only in the hatched region of the photomask M1 shown in FIG. The resist layer corresponding to the regions A1 and A2 is removed, and the portions corresponding to the overlapping regions D1 and D2 shown in FIG. 4 in the gate electrode preparation layer 170 are exposed. . Therefore, if the remaining resist layer is used as a protective film and the gate electrode preparation layer 170 is etched, the portions corresponding to the overlapping regions D1 and D2 can be removed, and the planar shape as shown in FIG. A gate electrode layer 180 is obtained. After this, if the remaining resist layer is removed and washed, the structure shown in FIG. 12 can be obtained as in the basic embodiment described in Section 3.

なお、上述した実施例の場合、ゲート電極準備層170を得るために、図13に示すようなフォトマスクM3を用いて、ポジ型レジスト層192に対する上面露光を行っているが、ポジ型レジスト層192の代わりにネガ型レジスト層を形成し、図9に示すようなフォトマスクM3を用いた上面露光を行っても、ゲート電極準備層170を得ることが可能である。 In the case of the above-described embodiment, in order to obtain the gate electrode preparation layer 170, the top exposure is performed on the positive resist layer 192 using a photomask M3 * as shown in FIG. The gate electrode preparation layer 170 can also be obtained by forming a negative resist layer instead of the layer 192 and performing top surface exposure using a photomask M3 as shown in FIG.

結局、この§4で述べる実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板110を用意する第1の段階と、この基板110上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する第2の段階と、空隙部に隣接したソース電極層120の一部分および空隙部に隣接したドレイン電極層130の一部分に跨るように、透明な半導体材料からなる半導体チャネル層140を形成する第3の段階と、この半導体チャネル層140の上面に透明な絶縁性材料からなるゲート絶縁層150を形成する第4の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層185を形成する第5の段階と、この導電層185に対して、ゲート電極形成用のフォトマスクM3を用いたパターニングを行い、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複しゲート絶縁層150の上面に位置するゲート電極準備層170を形成する第6の段階と、このゲート電極準備層170の上面にネガ型レジスト層193を形成し、基板下方側から光を照射し、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層193上の非露光領域となるような背面露光を行い、ゲート電極準備層170の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層170の残存部分によりゲート電極層180を形成する第7の段階と、を行えばよい。 After all, in the embodiment described in §4, a first step of preparing a substrate 110 made of a transparent material having at least an insulating surface at least on the substrate 110 and a gap between them made of an opaque conductive material on the substrate 110. A second step of forming the source electrode layer 120 and the drain electrode layer 130 disposed via the gap, and a portion of the source electrode layer 120 adjacent to the gap and a portion of the drain electrode layer 130 adjacent to the gap. A third step of forming a semiconductor channel layer 140 made of a transparent semiconductor material, and a fourth step of forming a gate insulating layer 150 made of a transparent insulating material on the upper surface of the semiconductor channel layer 140; A fifth step of forming a conductive layer 185 made of a transparent conductive material on the upper surface of the gate insulating layer, and for forming a gate electrode with respect to the conductive layer 185 Patterning is performed with a Otomasuku M3 *, 6 for forming a gate electrode preparation layer 170 positioned on the upper surface of the gate insulating layer 150 partially overlap with the source electrode layer 120 and the drain electrode layer 130 when observed from above In this stage, a negative resist layer 193 is formed on the upper surface of the gate electrode preparation layer 170, light is irradiated from the lower side of the substrate, and the shadow caused by the source electrode layer 120 and the drain electrode layer 130 is reflected in the negative resist layer 193. Back exposure is performed so as to be the upper non-exposed region, patterning is performed to remove a portion corresponding to the non-exposed region of the gate electrode preparation layer 170, and the gate electrode layer 180 is formed by the remaining portion of the gate electrode preparation layer 170. The seventh stage may be performed.

<<< §5.本発明に係る製造方法の更に別な実施形態 >>>
この§5で述べる実施形態は、§4で述べた実施形態の第6の段階(ゲート電極形成用のフォトマスクM3を用いたパターニング)と第7の段階(ソース電極層120およびドレイン電極層130をマスクとした背面露光によるパターニング)との順序を入れ替えたものである。
<<< §5. Still another embodiment of the production method according to the present invention >>>
The embodiment described in §5 includes a sixth stage (patterning using a photomask M3 * for forming a gate electrode) and a seventh stage (source electrode layer 120 and drain electrode layer) of the embodiment described in §4. The order of “patterning by back exposure using 130 as a mask” is changed.

すなわち、まず図14に示すポジ型レジスト層192の代わりにネガ型レジスト層を形成した状態とし、フォトマスクを用いることなしに基板下方側から感光波長域の光を照射し、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行う。この場合、導電層185の残存部分は、図10に示すマスクM4の透光部分(白い領域)のような平面パターンになる。ここでも、この導電層185の残存部分をゲート電極準備層と呼ぶことにする。   That is, first, a negative resist layer is formed instead of the positive resist layer 192 shown in FIG. 14, and light in the photosensitive wavelength region is irradiated from the lower side of the substrate without using a photomask, and the source electrode layer 120 and Back exposure is performed so that a shadow generated by the drain electrode layer 130 becomes a non-exposed region on the negative resist layer, and patterning is performed to remove a portion corresponding to the non-exposed region. In this case, the remaining portion of the conductive layer 185 has a planar pattern like the light transmitting portion (white region) of the mask M4 shown in FIG. Again, the remaining portion of the conductive layer 185 is referred to as a gate electrode preparation layer.

続いて、ソース電極層120およびドレイン電極層130に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスク(たとえば、図9に示すような閉領域A4を有するマスクM3でもよいし、図13に示すような閉領域A4を有するマスクM3でもよい)を用意し、上記ゲート電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行えば、このゲート電極準備層の残存部分により、図12に示す平面パターンをもったゲート電極層180が得られる。 Subsequently, a photomask for forming a gate electrode having a pattern of a closed region partially overlapping with the source electrode layer 120 and the drain electrode layer 130 (for example, a mask M3 having a closed region A4 as shown in FIG. 9 may be used. If the mask M3 * having the closed region A4 * as shown in FIG. 13 is prepared and the gate electrode preparation layer is patterned to leave a portion corresponding to the closed region, this gate electrode preparation is performed. Due to the remaining portion of the layer, a gate electrode layer 180 having a planar pattern shown in FIG. 12 is obtained.

結局、この§5で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板110を用意する第1の段階と、この基板110上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する第2の段階と、空隙部に隣接したソース電極層120の一部分および空隙部に隣接したドレイン電極層130の一部分に跨るように、透明な半導体材料からなる半導体チャネル層140を形成する第3の段階と、この半導体チャネル層140の上面に透明な絶縁性材料からなるゲート絶縁層150を形成する第4の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層185を形成する第5の段階と、この導電層185の上面にネガ型レジスト層を形成し、基板下方側から光を照射し、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行い、導電層185の残存部分によりゲート電極準備層を形成する第6の段階と、ソース電極層120およびドレイン電極層130に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、ゲート電極準備層に対して前記閉領域に対応する部分を残すパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層180を形成する第7の段階と、を行えばよい。   Finally, in the basic embodiment described in §5, the first step of preparing the substrate 110 made of a transparent material having at least an insulating surface at least on the substrate 110 and the substrate 110 made of an opaque conductive material between each other. A second step of forming the source electrode layer 120 and the drain electrode layer 130 disposed through the gap, a portion of the source electrode layer 120 adjacent to the gap, and a portion of the drain electrode layer 130 adjacent to the gap. A fourth step of forming a semiconductor channel layer 140 made of a transparent semiconductor material and a fourth step of forming a gate insulating layer 150 made of a transparent insulating material on the upper surface of the semiconductor channel layer 140. A fifth step of forming a conductive layer 185 made of a transparent conductive material on the upper surface of the gate insulating layer; and a negative resist on the upper surface of the conductive layer 185. The substrate is irradiated with light from the lower side of the substrate, and back exposure is performed so that shadows generated by the source electrode layer 120 and the drain electrode layer 130 become a non-exposed region on the negative resist layer. Patterning is performed to remove the corresponding portion, and a gate electrode preparation layer is formed by the remaining portion of the conductive layer 185, and a pattern of a closed region partially overlapping the source electrode layer 120 and the drain electrode layer 130 is formed. Patterning is performed on the gate electrode preparation layer so as to leave a portion corresponding to the closed region, and a gate electrode layer 180 is formed by the remaining portion of the gate electrode preparation layer. Steps may be performed.

1,3:切断線
100:順スタガード型の薄膜トランジスタ素子
105:第1の導電層(金属)
110:ガラス基板
120:ソース電極層
130:ドレイン電極層
140:半導体チャネル層
145:半導体層(IGZOからなる酸化物半導体)
150:ゲート絶縁層
160:ゲート電極層
170:ゲート電極層/ゲート電極準備層
180:ゲート電極層
185:第2の導電層(ITO)
191:ネガ型レジスト層
192:ポジ型レジスト層
193:ネガ型レジスト層
A1〜A5:フォトマスクの透光領域
A1,A2,A4:フォトマスクの遮光領域
D1,D2:重複領域
L1,L2:ソース・ドレイン電極の輪郭基準線
M1〜M4,M3:フォトマスク
1: 3: cutting line 100: forward staggered thin film transistor element 105: first conductive layer (metal)
110: Glass substrate 120: Source electrode layer 130: Drain electrode layer 140: Semiconductor channel layer 145: Semiconductor layer (oxide semiconductor made of IGZO)
150: gate insulating layer 160: gate electrode layer 170: gate electrode layer / gate electrode preparation layer 180: gate electrode layer 185: second conductive layer (ITO)
191: negative resist layer 192: positive resist layer 193: negative resist layers A1 to A5: light-transmitting regions A1 * , A2 * , A4 * of photomask: light-shielding regions D1, D2 of photomask: overlapping region L1, L2: Contour reference lines M1 to M4 and M3 * of the source / drain electrodes: Photomask

Claims (7)

半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときに前記ソース電極層および前記ドレイン電極層に部分的に重複する透光領域を有するゲート電極形成用のフォトマスクを、前記基板の下方に配置し、基板下方側から前記感光波長域の光を照射し、前記フォトマスクの遮光領域によって生じる影と前記ソース電極層および前記ドレイン電極層によって生じる影とが、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によって前記ゲート絶縁層の上面に位置するゲート電極層を形成する第6の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
A transistor element that controls the current flowing between the source and drain via the semiconductor channel layer by the voltage applied to the gate electrode, and patterning for gate electrode formation using a resist that is sensitive to light in a predetermined photosensitive wavelength range A method of manufacturing by a process including processing,
A first step of preparing a substrate made of a material having at least an upper surface insulating property and transparent with respect to light in the photosensitive wavelength range;
A second step of forming, on the substrate, a source electrode layer and a drain electrode layer made of a conductive material that is opaque with respect to light in the photosensitive wavelength band and disposed between each other via a gap;
Forming a semiconductor channel layer made of a semiconductor material transparent to light in the photosensitive wavelength region so as to straddle a part of the source electrode layer adjacent to the gap and a part of the drain electrode layer adjacent to the gap; 3 stages,
Forming a gate insulating layer made of an insulating material transparent to light in the photosensitive wavelength region on the upper surface of the semiconductor channel layer;
A fifth step of forming a conductive layer made of a conductive material transparent to light in the photosensitive wavelength region on the upper surface of the gate insulating layer;
A negative resist layer having photosensitivity to light in the photosensitive wavelength region is formed on the upper surface of the conductive layer, and the transparent electrode partially overlaps the source electrode layer and the drain electrode layer when observed from above. A photomask for forming a gate electrode having an optical region is disposed below the substrate, irradiated with light in the photosensitive wavelength region from the lower side of the substrate, a shadow generated by the light-shielding region of the photomask, the source electrode layer, Back exposure is performed so that the shadow generated by the drain electrode layer becomes a non-exposed region on the negative resist layer, patterning is performed to remove a portion corresponding to the non-exposed region of the conductive layer, and the conductive Forming a gate electrode layer located on the upper surface of the gate insulating layer by the remaining portion of the layer;
A method for producing a transistor element, comprising:
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
前記導電層に対して、ゲート電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときに前記ソース電極層および前記ドレイン電極層に部分的に重複し前記ゲート絶縁層の上面に位置するゲート電極準備層を形成する第6の段階と、
前記ゲート電極準備層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ソース電極層および前記ドレイン電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記ゲート電極準備層の前記非露光領域に対応する部分を除去するパターニングを行い、前記ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
A transistor element that controls the current flowing between the source and drain via the semiconductor channel layer by the voltage applied to the gate electrode, and patterning for gate electrode formation using a resist that is sensitive to light in a predetermined photosensitive wavelength range A method of manufacturing by a process including processing,
A first step of preparing a substrate made of a material having at least an upper surface insulating property and transparent with respect to light in the photosensitive wavelength range;
A second step of forming, on the substrate, a source electrode layer and a drain electrode layer made of a conductive material that is opaque with respect to light in the photosensitive wavelength band and disposed between each other via a gap;
Forming a semiconductor channel layer made of a semiconductor material transparent to light in the photosensitive wavelength region so as to straddle a part of the source electrode layer adjacent to the gap and a part of the drain electrode layer adjacent to the gap; 3 stages,
Forming a gate insulating layer made of an insulating material transparent to light in the photosensitive wavelength region on the upper surface of the semiconductor channel layer;
A fifth step of forming a conductive layer made of a conductive material transparent to light in the photosensitive wavelength region on the upper surface of the gate insulating layer;
The conductive layer is patterned using a photomask for forming a gate electrode. When observed from above, the conductive layer partially overlaps the source electrode layer and the drain electrode layer and is positioned on the upper surface of the gate insulating layer. A sixth step of forming a gate electrode preparation layer to be performed;
On the upper surface of the gate electrode preparation layer, a negative resist layer having photosensitivity to light in the photosensitive wavelength region is formed, irradiated with light in the photosensitive wavelength region from the lower side of the substrate, and the source electrode layer and the Back exposure is performed such that a shadow caused by the drain electrode layer becomes a non-exposed region on the negative resist layer, patterning is performed to remove a portion corresponding to the non-exposed region of the gate electrode preparation layer, and the gate A seventh step of forming a gate electrode layer from the remaining portion of the electrode preparation layer;
A method for producing a transistor element, comprising:
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ソース電極層および前記ドレイン電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によりゲート電極準備層を形成する第6の段階と、
前記ソース電極層および前記ドレイン電極層に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、前記ゲート電極準備層に対して、前記閉領域に対応する部分を残すパターニングを行い、前記ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
A transistor element that controls the current flowing between the source and drain via the semiconductor channel layer by the voltage applied to the gate electrode, and patterning for gate electrode formation using a resist that is sensitive to light in a predetermined photosensitive wavelength range A method of manufacturing by a process including processing,
A first step of preparing a substrate made of a material having at least an upper surface insulating property and transparent with respect to light in the photosensitive wavelength range;
A second step of forming, on the substrate, a source electrode layer and a drain electrode layer made of a conductive material that is opaque with respect to light in the photosensitive wavelength band and disposed between each other via a gap;
Forming a semiconductor channel layer made of a semiconductor material transparent to light in the photosensitive wavelength region so as to straddle a part of the source electrode layer adjacent to the gap and a part of the drain electrode layer adjacent to the gap; 3 stages,
Forming a gate insulating layer made of an insulating material transparent to light in the photosensitive wavelength region on the upper surface of the semiconductor channel layer;
A fifth step of forming a conductive layer made of a conductive material transparent to light in the photosensitive wavelength region on the upper surface of the gate insulating layer;
A negative resist layer having photosensitivity to light in the photosensitive wavelength region is formed on the upper surface of the conductive layer, irradiated with light in the photosensitive wavelength region from the lower side of the substrate, and the source electrode layer and the drain electrode Back exposure is performed such that the shadow caused by the layer becomes a non-exposed region on the negative resist layer, patterning is performed to remove a portion corresponding to the non-exposed region, and a gate electrode is prepared by the remaining portion of the conductive layer A sixth stage of forming a layer;
Using a photomask for forming a gate electrode having a pattern of a closed region partially overlapping with the source electrode layer and the drain electrode layer, a portion corresponding to the closed region is left in the gate electrode preparation layer Patterning and forming a gate electrode layer from the remaining portion of the gate electrode preparation layer;
A method for producing a transistor element, comprising:
請求項1〜3のいずれかに記載のトランジスタ素子の製造方法において、
第1の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第2の段階で、ソース電極層およびドレイン電極層を形成する材料として金属を用いることを特徴とするトランジスタ素子の製造方法。
In the manufacturing method of the transistor element in any one of Claims 1-3,
In the first stage, a substrate made of glass or synthetic resin is prepared,
In the second step, a metal is used as a material for forming the source electrode layer and the drain electrode layer.
請求項1〜4のいずれかに記載のトランジスタ素子の製造方法において、
第3の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いることを特徴とするトランジスタ素子の製造方法。
In the manufacturing method of the transistor element in any one of Claims 1-4,
In a third step, a transistor element manufacturing method is characterized in that a composite oxide of indium, gallium, and zinc is used as a material for forming a semiconductor channel layer.
請求項1〜5のいずれかに記載のトランジスタ素子の製造方法において、
第4の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いることを特徴とするトランジスタ素子の製造方法。
In the manufacturing method of the transistor element in any one of Claims 1-5,
In the fourth step, a method for manufacturing a transistor element, wherein silicon oxide or silicon nitride is used as a material for forming a gate insulating layer.
請求項1〜6のいずれかに記載のトランジスタ素子の製造方法において、
第5の段階で、導電層を形成する材料として、ITOもしくはIZOを用いることを特徴とするトランジスタ素子の製造方法。
In the manufacturing method of the transistor element in any one of Claims 1-6,
In the fifth step, ITO or IZO is used as a material for forming the conductive layer.
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