JP2010191650A - Information processor and control method - Google Patents
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Abstract
Description
本発明は、CPUを搭載したICチップとICチップ外部にあるメモリとを備える情報処理装置及びその制御方法に関する。 The present invention relates to an information processing apparatus including an IC chip on which a CPU is mounted and a memory outside the IC chip, and a control method therefor.
一般に電子機器に搭載される情報処理装置には、ハードウェアの基本的な制御を行うためファームウェアが組み込まれ、機器の機能や動作安定性の向上のため、このファームウェアをアップデートすることが多い。ファームウェアのバージョンアップに対応するために、書き換え可能なROM(Read−Only Memory)タイプのメモリ素子、例えばフラッシュロム(Flash ROM)等を搭載し、ファームウェアをそのメモリ素子に書き込むことが多い。 In general, an information processing apparatus mounted on an electronic device incorporates firmware in order to perform basic hardware control, and the firmware is often updated to improve the function and operational stability of the device. In order to cope with firmware upgrades, a rewritable ROM (Read-Only Memory) type memory element, such as a flash ROM, is often mounted, and firmware is often written into the memory element.
一方、マイクロアンペアレベルの電流削減による低消費電力化を要求される小型センサ端末や携帯端末、時計、電卓などにおいては、消費電力の点で汎用CMOS(Complementary Metal−Oxide Semiconductor)よりもSOI(Silicon on Insulator)−CMOSを採用することが好ましい。しかしながら、SOI−CMOSと書き換え可能なROMとは製造プロセスの関係で物理的に混載することが困難である。このため、情報処理装置は、書き換え可能なROMを中央演算装置(CPU)が搭載されたICチップの外部に配置し、両者を外部インターフェース(I/F)を通して接続している(例えば、非特許文献1を参照。)。
On the other hand, in small sensor terminals, portable terminals, watches, calculators, and the like that require low power consumption by reducing current at the microampere level, SOI (Silicon) is more efficient than general-purpose CMOS (Complementary Metal-Oxide Semiconductor) in terms of power consumption. on Insulator) -CMOS. However, it is difficult to physically mix SOI-CMOS and rewritable ROM due to the manufacturing process. For this reason, in the information processing apparatus, a rewritable ROM is arranged outside an IC chip on which a central processing unit (CPU) is mounted, and both are connected through an external interface (I / F) (for example, non-patent). See
このような構成は、チップ内配線よりもチップ外配線の方が浮遊容量が大きいためICの保護回路にドライブ能力が要求されることや、バスのプルアップ抵抗等によるリーク電流がある。このため、SOI−CMOSが低電力であっても、情報処理装置の消費電力が大きくなるという課題があった。 In such a configuration, the stray capacitance is larger in the wiring outside the chip than in the wiring in the chip, so that a drive capability is required for the protection circuit of the IC, and there is a leakage current due to a pull-up resistor of the bus. For this reason, even if SOI-CMOS was low power, the subject that the power consumption of information processing apparatus became large occurred.
前記課題を解決するために、本発明は、書き換え可能なメモリがICチップの外部に配置されていても消費電力を抑えることができる情報処理装置及び制御方法を提供することを目的とする。 In order to solve the above-described problems, an object of the present invention is to provide an information processing apparatus and a control method capable of suppressing power consumption even when a rewritable memory is arranged outside an IC chip.
上記目的を達成するために、本発明に係る情報制御装置は、予めCPUの待機時に必要なプログラムをICチップ外部に配置された外部メモリからICチップ内の内部メモリに転送しておき、待機時にICチップと外部メモリ間でのデータ送受を排するとともに、外部メモリの電源を遮断することとした。 In order to achieve the above object, the information control apparatus according to the present invention transfers a program required when the CPU waits in advance from an external memory arranged outside the IC chip to the internal memory in the IC chip, Data transmission / reception between the IC chip and the external memory is eliminated, and the power supply of the external memory is shut off.
具体的には、本発明に係る情報制御装置は、CPU、内部メモリ及び前記CPUと前記内部メモリとを接続する内部配線が搭載されたICチップと、前記ICチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、処理待機時に前記内部メモリ内の待機プログラムを前記CPUに実行させ、外部からの処理要求時に前記外部メモリ内の処理プログラムを前記CPUに実行させる実行番地遷移手段と、前記処理待機時に前記外部メモリを停止させ、前記処理要求時に前記外部メモリを動作させる外部メモリ制御手段と、を備える。 Specifically, an information control device according to the present invention includes a CPU, an internal memory, an IC chip on which the CPU and the internal wiring for connecting the CPU and the internal memory are mounted, and an external part of the IC chip. External memory connected to the internal wiring, and execution address transition means for causing the CPU to execute the standby program in the internal memory when waiting for processing and causing the CPU to execute the processing program in the external memory when requesting processing from the outside And external memory control means for stopping the external memory when waiting for the processing and operating the external memory when requesting the processing.
また、本発明に係る情報制御装置の制御方法は、CPU、内部メモリ及び前記CPUと前記内部メモリとを接続する内部配線が搭載されたICチップと、前記ICチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、を備える情報処理装置の制御方法であって、処理待機時に前記内部メモリ内の待機プログラムを読み出す待機プログラム読み出しステップと、前記待機プログラムを実行し、前記外部メモリを停止する待機処理ステップと、外部からの処理要求時に前記待機プログラムを終了し、前記外部メモリを動作させる動作処理ステップと、前記外部メモリ内の要求された処理プログラムを読み出す処理プログラム読み出しステップと、を行うことを特徴とする。 Further, the control method of the information control apparatus according to the present invention includes a CPU, an internal memory, an IC chip on which the CPU and the internal wiring for connecting the CPU and the internal memory are mounted, and the outside of the IC chip. An information processing apparatus control method comprising: an external memory connected to an internal wiring; a standby program read step for reading a standby program in the internal memory during processing standby; and executing the standby program; A standby processing step for stopping the operation, an operation processing step for ending the standby program at the time of an external processing request and operating the external memory, a processing program reading step for reading the requested processing program in the external memory, It is characterized by performing.
待機中のインターフェースを介したデータ送受がないため、インターフェースで消費される電力を削減できる。また、外部メモリを停止させるため、外部メモリで消費される電力も削減できる。従って、本発明は、書き換え可能なメモリがICチップの外部に配置されていても消費電力を抑えることができる情報処理装置及び制御方法を提供することができる。 Since there is no data transmission / reception via the standby interface, the power consumed by the interface can be reduced. In addition, since the external memory is stopped, the power consumed by the external memory can be reduced. Therefore, the present invention can provide an information processing apparatus and a control method capable of suppressing power consumption even when a rewritable memory is arranged outside the IC chip.
前記内部メモリ及び前記外部メモリのメモリ空間には番地が割り当てられており、本発明に係る情報制御装置の実行番地遷移手段は、前記CPUの読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを変更することができる。また、情報制御装置の制御方法は、前記待機プログラム読み出しステップで、前記CPUが読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを前記内部メモリの前記待機プログラムが保持されるメモリ空間の番地に変更し、前記処理プログラム読み出しステップで、前記プログラムカウンタを前記外部メモリの前記処理プログラムが保持されるメモリ空間の番地に変更することができる。プログラムカウンタを変更することで、CPUのプログラムの読込先を変更できる。 Addresses are allocated to the memory spaces of the internal memory and the external memory, and the execution address transition means of the information control device according to the present invention provides a program counter in which the address of the memory space to be read by the CPU is written. Can be changed. Further, in the control method of the information control device, in the standby program reading step, a program counter in which the address of the memory space that is read by the CPU is written to the address of the memory space in which the standby program of the internal memory is held. In the processing program reading step, the program counter can be changed to an address of a memory space in which the processing program in the external memory is held. By changing the program counter, the reading destination of the CPU program can be changed.
前記インターフェースは、前記ICチップの外部に形成される外部配線と前記内部配線との電気特性を調整する保護回路を有しており、本発明に係る情報制御装置は、前記処理待機時にさらに前記保護回路を停止させ、前記処理要求時に前記保護回路を動作させる保護回路制御手段をさらに備えることが好ましい。さらに消費電力を低減することができる。 The interface includes a protection circuit that adjusts electrical characteristics between the external wiring formed outside the IC chip and the internal wiring, and the information control apparatus according to the present invention further includes the protection circuit during the processing standby. It is preferable to further include protection circuit control means for stopping the circuit and operating the protection circuit when the processing is requested. Furthermore, power consumption can be reduced.
本発明に係る情報制御装置の前記保護回路制御手段は、前記処理待機時に前記内部配線と前記外部メモリとを接続する前記保護回路のデータ信号線を遮断し、前記処理要求時に前記データ信号線を再接続することが好ましい。入力用保護回路と出力用保護回路の内部抵抗で消費される電力や、外部回路から内部回路へ流れ込む電流、内部回路から外部回路へ流れ出る電流を削減することができる。 The protection circuit control means of the information control device according to the present invention cuts off the data signal line of the protection circuit that connects the internal wiring and the external memory during the processing standby, and connects the data signal line when the processing is requested. It is preferable to reconnect. The power consumed by the internal resistances of the input protection circuit and the output protection circuit, the current flowing from the external circuit to the internal circuit, and the current flowing from the internal circuit to the external circuit can be reduced.
本発明に係る情報制御装置は、前記処理待機時に前記CPUの動作する動作クロックを低下させ、前記処理要求時に前記動作クロックを上昇させる動作クロック変更手段をさらに備えることが好ましい。さらに消費電力を低減することができる。 Preferably, the information control apparatus according to the present invention further includes an operation clock changing unit that lowers an operation clock for the CPU to operate when waiting for the process and increases the operation clock when the process is requested. Furthermore, power consumption can be reduced.
前記内部メモリは、前記待機プログラムを保持するプログラム用領域及び前記CPUでの演算データを保持するデータ用領域を有しており、本発明に係る情報制御装置は、前記処理要求時に前記内部メモリの前記プログラム用領域を停止させ、前記処理待機時に前記内部メモリの前記プログラム用領域を動作させる内部メモリ制御手段をさらに備えることが好ましい。さらに消費電力を低減することができる。 The internal memory has a program area for holding the standby program and a data area for holding calculation data in the CPU, and the information control apparatus according to the present invention can store the internal memory at the time of the processing request. It is preferable to further comprise internal memory control means for stopping the program area and operating the program area of the internal memory during the processing standby. Furthermore, power consumption can be reduced.
本発明に係る情報制御装置は、前記外部メモリに記録された前記待機プログラムを前記内部メモリにコピーする転送手段をさらに備えることが好ましい。本発明に係る情報制御装置の制御方法は、前記待機プログラム読み出しステップの前に、前記外部メモリに記録された前記待機プログラムを前記内部メモリにコピーする転送ステップを行うことが好ましい。情報処理装置の起動時や内部メモリのプログラム領域を停止させた後に外部メモリから待機プログラムを内部メモリに転送することができる。 The information control apparatus according to the present invention preferably further comprises transfer means for copying the standby program recorded in the external memory to the internal memory. The information control apparatus control method according to the present invention preferably performs a transfer step of copying the standby program recorded in the external memory to the internal memory before the standby program reading step. The standby program can be transferred from the external memory to the internal memory when the information processing apparatus is activated or after the program area of the internal memory is stopped.
本発明は、書き換え可能なメモリがICチップの外部に配置されていても消費電力を抑えることができる情報処理装置及び制御方法を提供することができる。 The present invention can provide an information processing apparatus and a control method capable of suppressing power consumption even when a rewritable memory is arranged outside an IC chip.
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。 Embodiments of the present invention will be described with reference to the accompanying drawings. The embodiments described below are examples of the present invention, and the present invention is not limited to the following embodiments. In the present specification and drawings, the same reference numerals denote the same components.
図1及び図2は、本実施形態の情報処理装置301及び情報処理装置302の構成を説明するブロック図である。情報処理装置301及び情報処理装置302は、CPU11、内部メモリ12及びCPU11と内部メモリ12とを接続する内部配線13が搭載されたICチップ101と、ICチップ101の外部にあり、インターフェース18で内部配線13と接続される外部メモリ22と、を備える。
1 and 2 are block diagrams illustrating the configuration of the
CPU11は内部メモリ12や外部メモリ22が保持するプログラムを処理する中央演算処理装置である。CPU11は、情報処理装置301及び情報処理装置302の外部にあるセンサ部401と接続しており、センサ部401を制御することができる。また、CPU11は、処理要求を受信する。処理要求とは、例えば、センサ部401や、タイマ割り込みなどの割り込みである。
The CPU 11 is a central processing unit that processes programs stored in the
内部メモリ12は、プログラムを保持するプログラム用領域及びCPU11での演算データを保持するデータ用領域を有している。内部メモリ12は、例えば、RAMである。RAMはROMよりも消費電力が大きいため、プログラム用領域は必要最低限の容量のみとする。
The
内部配線13はICチップ101内部の回路間を結ぶバスである。内部配線13には、CPU11、内部メモリ12及びインターフェース18が接続される。
The
外部メモリ22は、CPU11が実行するプログラムやファームウェアを保持する。外部メモリ22は、例えばFlash ROMである。
The
情報処理装置301は外部配線23を備える。外部配線23はICチップ101と外部メモリ22などの周辺部品を結ぶバスである。情報処理装置301では、インターフェース18が外部配線23に接続されている。この場合、インターフェース18は、複数ビットを伝搬できるパラレルバスとすることができる。なお、図2の情報処理装置302は外部配線23を備えず、インターフェース18で直接外部メモリ22と内部配線13とを接続している。この場合、インターフェース18はシリアルバスとすることができる。
The
インターフェース18は、保護回路15を有していてもよい。保護回路15は内部配線13と外部配線23、又は内部配線13と外部メモリ22との電気的特性を調整するICチップ内にある回路である。保護回路15は規定の電流を流すためのドライバとしての機能、過電流防止の機能、及びROMを切断したときに外部バスから内部バスヘ電流が流れ込むことを防止する機能がある。保護回路15は、ビット毎に配置が必要である。また、保護回路15には、ICチップ101の外部から内部配線13へ信号が流れる入力用保護回路、及び内部配線13からICチップ101の外部へ信号が流れる出力用保護回路がある。
The
制御信号線14は、CPU11、内部メモリ12、外部メモリ22、保護回路15の間を接続する。CPU11は制御信号線14を介して制御信号を各回路に送信し、各回路を停止及び作動することができる。
The
図3は、外部メモリ22の構成を説明する図である。外部メモリ22は、スイッチ31、ROM回路32を有する。ROM回路32は一般的なROM回路であり、外部配線23又はインターフェース18を介して信号の授受を行う。スイッチ31は電源VccとROM回路32とを接続しており、制御信号線14からの制御信号でオン及びオフする。すなわち、外部メモリ22は制御信号線14からの制御信号で停止及び作動する。
FIG. 3 is a diagram for explaining the configuration of the
図4は、内部メモリ12の構成を説明する図である。内部メモリ12は、スイッチ41及びRAM回路42を有する。RAM回路42は一般的なRAM回路であり、内部配線13を介して信号の授受を行う。スイッチ41は電源VccとRAM回路42とを接続しており、制御信号線14からの制御信号でオン及びオフする。すなわち、内部メモリ12は制御信号線14からの制御信号で停止及び作動する。
FIG. 4 is a diagram for explaining the configuration of the
図5は、保護回路15のうち入力用保護回路の構成を説明する図である。保護回路15は入力用保護回路58、スイッチ51及びスイッチ54を有する。入力用保護回路58は一般的な入力用保護回路であり、内部抵抗53、ダイオード52−1及びダイオード52−2で構成される。スイッチ51及びスイッチ54は、例えば、CMOSスイッチである。入力用保護回路58は電源Vccで駆動し、データ信号は内部抵抗53を含むデータ信号線を経由して外部配線23又は外部メモリ22から内部配線13へ流れる。スイッチ51は、電源Vccとダイオード52−1との間に配置され、制御信号線14からの制御信号でオン及びオフする。すなわち、保護回路15は制御信号線14からの制御信号で停止及び作動する。また、スイッチ54は、外部配線23又は外部メモリ22から内部配線13へ流れる信号の経路に配置され、制御信号線14からの制御信号でオン及びオフする。すなわち、保護回路15は制御信号線14からの制御信号で外部配線23又は外部メモリ22と内部配線13との間を接続及び遮断する。
FIG. 5 is a diagram for explaining the configuration of the input protection circuit in the
図6は、保護回路15のうち出力用保護回路の構成を説明する図である。保護回路15は出力用保護回路68、スイッチ61及びスイッチ64を有する。出力用保護回路68は一般的な出力用保護回路であり、内部抵抗63、プルアップ抵抗65、ダイオード62−1及びダイオード62−2で構成される。スイッチ61及びスイッチ64は、例えば、CMOSスイッチである。出力用保護回路68は電源Vccで駆動し、データ信号は内部抵抗63を含むデータ信号線を経由して内部配線13から外部配線23又は外部メモリ22へ流れる。スイッチ61は、電源Vccとダイオード62−1との間に配置され、制御信号線14からの制御信号でオン及びオフする。すなわち、保護回路15は制御信号線14からの制御信号で停止及び作動する。また、スイッチ64は、内部配線13から外部配線23又は外部メモリ22へ流れる信号の経路に配置され、制御信号線14からの制御信号でオン及びオフする。すなわち、保護回路15は制御信号線14からの制御信号で外部配線23又は外部メモリ22と内部配線13との間を接続及び遮断する。
FIG. 6 is a diagram illustrating the configuration of the output protection circuit in the
以下に、情報処理装置301及び情報処理装置302がどのように消費電力を低減するかを詳細に説明する。
Hereinafter, how the
内部配線13はICチップ内に閉じた配線であるため、外部配線23と比べて、配線幅が狭く、配線長が短いので、寄生容量が小さく、配線抵抗も小さいという特徴がある。従って、同じ量の信号を伝送する場合、外部配線23で信号伝送するよりも内部配線13で信号伝送するほうがより低消費電力になる。さらに、保護回路15には内部抵抗53及び内部抵抗63があり、ICチップ101と外部メモリ22との間で信号伝送すれば内部抵抗53及び内部抵抗63で電力が消費される。従って、ICチップ101と外部メモリ22との間で信号伝送するよりICチップ101内部での信号伝送とするほうがより低消費電力になる。
Since the
このため、CPUの動作モードに応じて、外部メモリ22が保持するプログラムを内部メモリ12へ転送し、内部メモリ12とCPU11との間で信号伝送を行うことで消費電力を低減することができる。この際に、外部メモリ22及び保護回路15を停止することで外部メモリ22及び保護回路15で消費される電力を削減することもできる。
Therefore, power consumption can be reduced by transferring a program held in the
情報処理装置301及び情報処理装置302は、処理待機時に内部メモリ12内の待機プログラムをCPU11に実行させ、外部からの処理要求時に外部メモリ22内の処理プログラムをCPU11に実行させる実行番地遷移手段と、処理待機時に外部メモリ22を停止させ、処理要求時に外部メモリ22を動作させる外部メモリ制御手段と、を備える。さらに、情報処理装置301及び情報処理装置302は、処理待機時に保護回路15を停止させ、処理要求時に保護回路15を動作させる保護回路制御手段、処理待機時にCPU11が動作する動作クロックを低下させ、処理要求時に動作クロック11を上昇させる動作クロック変更手段、及び処理要求時に内部メモリ12のプログラム用領域を停止させ、処理待機時に内部メモリ12のプログラム用領域を動作させる内部メモリ制御手段も備える。例えば、実行番地遷移手段、外部メモリ制御手段、保護回路制御手段、動作クロック変更手段、及び内部メモリ制御手段はCPU11で動作するプログラムとして実装することができる。情報処理装置301及び情報処理装置302は、これらの手段を用いて次のように消費電力を低減する。
The
CPU11は、処理待機時に内部メモリ12内の待機プログラムを読み出す待機プログラム読み出しステップと、待機プログラムを実行し、外部メモリ22を停止する待機処理ステップと、外部からの処理要求時に待機プログラムを終了し、外部メモリ22を動作させる動作処理ステップと、要求された処理プログラムを読み出す処理プログラム読み出しステップと、を行う。
The CPU 11 reads a standby program in the
CPU11が通常動作しているとき(アクティブモード)では、CPU11は外部メモリ22内の処理プログラムを読み込んでいる。例えば、センサ部401からの処理要求が所定時間なかった場合、CPU11は待機状態(スリープモード)に入る。待機プログラム読み出しステップにおいて、CPU11は実行番地遷移手段でプログラムの読込先を外部メモリ22から内部メモリ12へ変更し、内部メモリ12が保持する待機プログラムを読み出し実行する。ここで、実行番地遷移手段について詳細に説明する。後述する図7及び図8のように内部メモリ12及び外部メモリ22のメモリ空間には番地が割り当てられている。CPU11は読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを持っており、実行番地遷移手段がプログラムカウンタを変更することで実現される。ここで、待機プログラムには、特にスリープ時にやらなくてはならない必要最低限の内容が記述されている。例えば、タイマの管理や、センサのコントロールなどである。
When the CPU 11 is operating normally (active mode), the CPU 11 reads the processing program in the
ここで、内部メモリ12に待機プログラムがない場合、CPU11は、待機プログラム読み出しステップの前に転送ステップを行う。転送ステップでは、転送手段が、外部メモリ22に記録された待機プログラムを内部メモリ12にコピーする。
If there is no standby program in the
待機処理ステップにおいて、CPU11は外部メモリ制御手段で外部メモリ22に停止を指示する制御信号を制御信号線14を使って送信する。外部メモリ22は、その制御信号を受信するとスイッチ31をオフし、ROM回路32の動作を停止する。ROM回路32の動作を停止することで外部メモリ22で消費される電力を削減することができる。また、ROM回路32は不揮発性メモリのため電源供給を停止しても、メモリに書き込まれた内容が失われることはない。
In the standby processing step, the CPU 11 transmits a control signal for instructing the
センサ部401から処理要求された場合、動作処理ステップにおいて、CPU11は外部メモリ制御手段で外部メモリ22に作動を指示する制御信号を制御信号線14を使って送信する。外部メモリ22は、その制御信号を受信するとスイッチ31をオンし、ROM回路32を作動する。この後、処理プログラム読み出しステップにおいて、CPU11は実行番地遷移手段で外部メモリ22から要求された処理プログラムを読み出すことができる。
When processing is requested from the
同様に、待機処理ステップおいて、CPU11は保護回路制御手段で保護回路15に停止を指示する制御信号を制御信号線14を使って送信してもよい。保護回路15は、その制御信号を受信するとスイッチ51及びスイッチ61をオフし、入力用保護回路58と出力用保護回路68の動作を停止する。さらに、保護回路15は、スイッチ54及びスイッチ64もオフしてもよい。入力用保護回路58と出力用保護回路68の内部抵抗53と内部抵抗63で消費される電力や、外部配線23又は外部メモリ22から内部配線13へ流れ込む電流、内部配線13から外部配線23又は外部メモリ22へ流れ出る電流による電力を削減することができる。
Similarly, in the standby processing step, the CPU 11 may transmit a control signal for instructing the
センサ部401から処理要求された場合、動作処理ステップおいて、CPU11は保護回路制御手段で保護回路15に作動を指示する制御信号を制御信号線14を使って送信する。保護回路15は、その制御信号を受信するとスイッチ51及びスイッチ61をオンし、入力用保護回路58と出力用保護回路68を作動する。また、保護回路15は、スイッチ54及びスイッチ64もオンする。この後、処理プログラム読み出しステップにおいて、CPU11は外部メモリ22から要求された処理プログラムを受け取ることができる。
When processing is requested from the
このように、情報処理装置301及び情報処理装置302は、CPU11の動作モードが待機(スリープモード)のときは、外部メモリ制御手段及び保護回路制御手段でそれぞれ外部メモリ22及び保護回路15の動作を停止させ、内部メモリ12のプログラムを実行する。処理要求されCPU11の動作モードがアクティブのときは内部メモリ12又は外部メモリ22どちらかのプログラムを実行する。
As described above, when the operation mode of the CPU 11 is standby (sleep mode), the
CPU11は、処理要求されて動作モードがアクティブのとき、外部メモリ22のプログラムを実行する。このため、動作処理ステップにおいて、CPU11は内部メモリ制御手段で制御信号線14を使って内部メモリ12に制御信号を送り、内部メモリ12のプログラム用領域を停止させてもよい。より低消費電力化を図ることができる。なお、この場合、待機処理ステップにおいて、CPU11は内部メモリ制御手段で内部メモリ12のプログラム用領域を動作させる必要がある。例えば、センサ部401から情報を収集するIOコントロールプログラムが内部メモリ12に転送されており、プログラム用領域で消費される電力が外部メモリ22で消費される電力よりも十分小さいときに有効である。
The CPU 11 executes the program in the
図7は、CPU11がプログラム用のメモリ空間とデータ用のメモリ空間を区別して管理できる場合のメモリ空間の概念図である。データ用のメモリ空間には演算用のデータ、スタック及びレジスタを保存する。CPU11は、プログラムとして、プログラム用のメモリ空間にあるもののみ実行でき、データ用メモリ空間にあるものを実行できない場合、プログラム用メモリ空間の内部メモリ12のプログラム用領域、外部メモリ22のうち、不要なほうの動作を停止できる。
FIG. 7 is a conceptual diagram of the memory space when the CPU 11 can manage the memory space for the program and the memory space for the data separately. Data for operation, a stack, and a register are stored in the data memory space. When the CPU 11 can execute only a program in the program memory space and cannot execute a program in the data memory space, the CPU 11 is unnecessary among the program area of the
図8は、CPU11がプログラム用のメモリ空間とデータ用のメモリ空間を共有して管理できる場合のメモリ空間の概念図である。例えば、待機プログラムのコピー先は内部メモリ12のプログラム用領域、データは内部メモリ12のデータ用領域を使用するように、開発者が明示的にプログラムを作成し、内部メモリ12のプログラム用領域や外部メモリ22のうち、不要な方の動作を停止することもできる。
FIG. 8 is a conceptual diagram of the memory space when the CPU 11 can manage the program memory space and the data memory space in a shared manner. For example, the developer explicitly creates a program so that the standby program copy destination uses the program area of the
また、待機処理ステップにおいて、CPU11は動作クロック変更手段で自身が動作するための動作クロックを低速にしてもよい。すなわち、CPU11は、速度が異なる複数の動作クロックを有しており、スリープモード時に処理待機時に最低速の動作クロックを選択する。情報処理装置301及び情報処理装置302は、CPUの待機中に32kHzのような遅い周波数でICチップを作動させることで消費電力を低減することができる。また、アクティブモード時には処理速度を優先するため、動作処理ステップにおいて、CPU11は動作クロック変更手段で10MHzのような速い速度の動作クロックを選択する。
Further, in the standby processing step, the CPU 11 may reduce the operation clock for operating itself by the operation clock changing means. That is, the CPU 11 has a plurality of operation clocks with different speeds, and selects the lowest operation clock during the standby state in the sleep mode. The
情報処理装置301及び情報処理装置302の具体的な制御方法を図9を利用して説明する。図9は、情報処理装置の制御方法を説明するフローチャートである。まず、ステップS01でICチップ101の電源を投入する。その後、CPU11の初期化をステップS02からステップS04で行う。ステップS02で外部メモリ22の電源が投入される。ステップS03でCPU11が読み込むプログラムの読込先であるプログラムカウンタをF000番地に設定する。ステップS04でCPU11はメモリ空間のF000番地からのコードを演算する。メモリ空間のF000番地は外部メモリ22であり、CPUに電源が入って起動されると、最初は外部メモリ22のプログラムが実行される。実行されるプログラムにはICチップや周辺回路の初期設定が記述されている。
A specific control method of the
続いて、前述した転送ステップをステップS05からステップS06で行う。まず、ステップS05でICチップの初期化を行う。その後、ステップS06で外部メモリ22が保有する待機プログラムを内部メモリ12にコピーする。ここで、コピー先はメモリ空間の0100番地であり、内部メモリ12のプログラム用領域である。
Subsequently, the transfer step described above is performed from step S05 to step S06. First, in step S05, the IC chip is initialized. Thereafter, the standby program stored in the
続いて、前述した待機プログラム読み出しステップをステップS07で行う。ステップS07を開始するタイミングは、CPU11がスリープ状態となるときである。ステップS07でCPU11はメモリ空間の0100番地からのコードを演算する。具体的には、CPU11は、内部メモリ12上のコードを実行する場合には内部メモリ12に割り当てられているメモリ空間の番地にジャンプ・サブルーチンコールをするプログラム(実行番地遷移手段)を読み込む。
Subsequently, the standby program reading step described above is performed in step S07. The timing to start step S07 is when the CPU 11 enters a sleep state. In step S07, the CPU 11 calculates a code from address 0100 in the memory space. Specifically, when executing a code on the
続いて、前述した待機処理ステップをステップS08からステップS10で行う。ステップS08でCPU11は制御信号を保護回路15及び外部メモリ22に送信し、動作を停止させる。また、動作クロックを最低速まで下げてもよい。ステップS09及びステップS10でセンサ部401からの処理要求があるまでCPU11は待機状態となる。本制御方法で、この間の情報処理装置301及び情報処理装置302の消費電力を低減することができる。
Subsequently, the above-described standby processing step is performed from step S08 to step S10. In step S08, the CPU 11 transmits a control signal to the
続いて、前述した作動処理ステップをステップS11で行う。ステップ11でCPU11は制御信号を保護回路15及び外部メモリ22に送信し、作動開始させる。また、動作クロックが最低速まで下がっている場合は動作クロックの速度を上昇させる。
Subsequently, the operation processing step described above is performed in step S11. In step 11, the CPU 11 transmits a control signal to the
続いて、前述した処理プログラム読み出しステップをステップS12で行う。ステップ12でCPU11は外部メモリ22が保管する要求された処理プログラムを読み出す。具体的には、CPU11は外部メモリ22に割り当てられているメモリ空間の番地にジャンプ/サブルーチンコールするプログラム(実行番地遷移手段)を実行する。
Subsequently, the processing program reading step described above is performed in step S12. In
CPU11はステップS13で要求された処理を行ない、処理が終了するとステップS14で再び待機状態に入る。 The CPU 11 performs the process requested in step S13. When the process is completed, the CPU 11 enters the standby state again in step S14.
ジャンプ命令、サブルーチンコール命令、サブルーチンコール復帰命令、割り込み、割り込み復帰命令はCPUのプログラムカウンタを任意の実行番地に変更する命令である。前記命令に関わらず、プログラムカウンタを変更する命令であれば本発明に適用可能である The jump instruction, subroutine call instruction, subroutine call return instruction, interrupt, and interrupt return instruction are instructions for changing the CPU program counter to an arbitrary execution address. Regardless of the instruction, any instruction that changes the program counter is applicable to the present invention.
11:CPU
12:内部メモリ
13:内部配線
14:制御信号線
15:保護回路
18:インターフェース
22:外部メモリ
23:外部配線
31、41、51、54、61、64:スイッチ
32:ROM回路
42:RAM回路
52−1、52−2、62−1、62−2:ダイオード
53、63:内部抵抗
58:入力用保護回路
65:プルアップ抵抗
68:出力用保護回路
101:ICチップ
301、302:情報処理装置
401:センサ部
11: CPU
12: Internal memory 13: Internal wiring 14: Control signal line 15: Protection circuit 18: Interface 22: External memory 23: External wiring 31, 41, 51, 54, 61, 64: Switch 32: ROM circuit 42: RAM circuit 52 -1, 52-2, 62-1, 62-2:
Claims (10)
前記ICチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、
処理待機時に前記内部メモリ内の待機プログラムを前記CPUに実行させ、外部からの処理要求時に前記外部メモリ内の処理プログラムを前記CPUに実行させる実行番地遷移手段と、
前記処理待機時に前記外部メモリを停止させ、前記処理要求時に前記外部メモリを動作させる外部メモリ制御手段と、
を備える情報処理装置。 An IC chip having a CPU, an internal memory, and internal wiring for connecting the CPU and the internal memory;
An external memory external to the IC chip and connected to the internal wiring by an interface;
Execution address transition means for causing the CPU to execute a standby program in the internal memory at the time of processing standby, and causing the CPU to execute a processing program in the external memory at the time of an external processing request;
External memory control means for stopping the external memory at the time of the processing standby and operating the external memory at the time of the processing request;
An information processing apparatus comprising:
前記実行番地遷移手段は、前記CPUの読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを変更することを特徴とする請求項1に記載の情報処理装置。 Addresses are allocated to the memory spaces of the internal memory and the external memory,
The information processing apparatus according to claim 1, wherein the execution address transition unit changes a program counter in which an address of a memory space to be read by the CPU is described.
前記処理待機時にさらに前記保護回路を停止させ、前記処理要求時に前記保護回路を動作させる保護回路制御手段をさらに備えることを特徴とする請求項1又は2に記載の情報処理装置。 The interface has a protection circuit that adjusts electrical characteristics between the external wiring formed outside the IC chip and the internal wiring.
The information processing apparatus according to claim 1, further comprising a protection circuit control unit that further stops the protection circuit when the process is on standby and operates the protection circuit when the process is requested.
前記処理要求時に前記内部メモリの前記プログラム用領域を停止させ、前記処理待機時に前記内部メモリの前記プログラム用領域を動作させる内部メモリ制御手段をさらに備えることを特徴とする請求項1から5のいずれかに記載の情報処理装置。 The internal memory has a program area for holding the standby program and a data area for holding calculation data in the CPU;
6. The internal memory control means for stopping the program area of the internal memory when the processing is requested and operating the program area of the internal memory when waiting for the processing. An information processing apparatus according to claim 1.
前記ICチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、
を備える情報処理装置の制御方法であって、
処理待機時に前記内部メモリ内の待機プログラムを読み出す待機プログラム読み出しステップと、
前記待機プログラムを実行し、前記外部メモリを停止する待機処理ステップと、
外部からの処理要求時に前記待機プログラムを終了し、前記外部メモリを動作させる動作処理ステップと、
前記外部メモリ内の要求された処理プログラムを読み出す処理プログラム読み出しステップと、
を行うことを特徴とする制御方法。 An IC chip having a CPU, an internal memory, and internal wiring for connecting the CPU and the internal memory;
An external memory external to the IC chip and connected to the internal wiring by an interface;
An information processing apparatus control method comprising:
A standby program read step for reading the standby program in the internal memory during processing standby;
A standby processing step of executing the standby program and stopping the external memory;
An operation processing step of ending the standby program at the time of an external processing request and operating the external memory;
A processing program read step for reading the requested processing program in the external memory;
The control method characterized by performing.
前記待機プログラム読み出しステップで、前記CPUが読み込みを行うメモリ空間の番地が記載されたプログラムカウンタを前記内部メモリの前記待機プログラムが保持されるメモリ空間の番地に変更し、
前記処理プログラム読み出しステップで、前記プログラムカウンタを前記外部メモリの前記処理プログラムが保持されるメモリ空間の番地に変更すること
を特徴とする請求項8に記載の制御方法。 Addresses are allocated to the memory spaces of the internal memory and the external memory,
In the standby program read step, the program counter in which the address of the memory space to be read by the CPU is changed to the address of the memory space in which the standby program of the internal memory is held,
9. The control method according to claim 8, wherein in the processing program reading step, the program counter is changed to an address of a memory space in which the processing program of the external memory is held.
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---|---|---|---|---|
WO2017142675A1 (en) * | 2016-02-17 | 2017-08-24 | Honeywell International Inc. | Replication of memory image for efficient simultaneous uses |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03231320A (en) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | Microcomputer system |
JPH07104894A (en) * | 1993-09-30 | 1995-04-21 | Toshiba Corp | Document preparing device and method for controlling power to be supplied to memory |
JPH07160574A (en) * | 1993-12-13 | 1995-06-23 | Matsushita Electric Ind Co Ltd | Information processor |
JP2004070854A (en) * | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | Data processor |
-
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- 2009-02-18 JP JP2009034797A patent/JP2010191650A/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03231320A (en) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | Microcomputer system |
JPH07104894A (en) * | 1993-09-30 | 1995-04-21 | Toshiba Corp | Document preparing device and method for controlling power to be supplied to memory |
JPH07160574A (en) * | 1993-12-13 | 1995-06-23 | Matsushita Electric Ind Co Ltd | Information processor |
JP2004070854A (en) * | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | Data processor |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017142675A1 (en) * | 2016-02-17 | 2017-08-24 | Honeywell International Inc. | Replication of memory image for efficient simultaneous uses |
US10466927B2 (en) | 2016-02-17 | 2019-11-05 | Honeywell International Inc. | Replication of memory image for efficient simultaneous uses |
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