JP2010178307A

JP2010178307A - Digital filter

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Publication number: JP2010178307A
Application number: JP2009021844A
Authority: JP
Inventors: Takahiro Shimura; 高広志村
Original assignee: Toshiba TEC Corp
Current assignee: Toshiba TEC Corp
Priority date: 2009-02-02
Filing date: 2009-02-02
Publication date: 2010-08-12

Abstract

<P>PROBLEM TO BE SOLVED: To reduce the price of an FIR type digital filter by making circuit scale small and constant regardless of increase/decrease in the number of taps. <P>SOLUTION: A digital filter includes a memory 43 for storing FIR output data indicating a result of arithmetically operating a sum of products between a tap coefficient relating to each of taps of an FIR type digital filter having the taps as many as an integer multiple of the number of samples constituting coded data and the coded data, and a transmission code pattern generator 41 for generating a transmission code pattern by time-sequentially arranging coded data. An address selector 42 reads from the memory 43, synchronously to a sampling clock, FIR output data corresponding to the transmission code pattern generated by the transmission code pattern generator 41. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、デジタル無線通信装置の送信部において、ベースバンド信号の帯域制限に用いるＦＩＲ（Finite Impulse Response）型のデジタルフィルタに関する。 The present invention relates to an FIR (Finite Impulse Response) type digital filter used for band limiting of a baseband signal in a transmitter of a digital wireless communication apparatus.

直交変調によりデータを伝送するデジタル無線通信装置の送信部においては、通常、ベースバンド信号の帯域を制限するために、ＦＩＲ型のデジタルフィルタを使用する。 In a transmission unit of a digital wireless communication apparatus that transmits data by orthogonal modulation, an FIR type digital filter is usually used to limit the band of a baseband signal.

従来のＦＩＲ型デジタルフィルタは、タップ数をＮとすると、それぞれ１サンプリング期間の遅延を生じさせるＮ個の遅延器と、入力データ及び各遅延器の出力に対してそれぞれタップ係数を乗算する（Ｎ＋１）個の乗算器と、各乗算器の出力を順次加算してＲＦＩ出力を得るＮ個の加算器とから構成される。１タップは、１つの遅延器と、それに対応する乗算器及び加算器とで構成される（特許文献１参照）。 In the conventional FIR type digital filter, assuming that the number of taps is N, N delay units each causing a delay of one sampling period, and the input data and the output of each delay unit are respectively multiplied by tap coefficients (N + 1). ) Multipliers and N adders that sequentially add the outputs of the multipliers to obtain the RFI output. One tap is composed of one delay device, a multiplier and an adder corresponding to the delay device (see Patent Document 1).

特開２００７−０６０４４７号公報（［０００３］、［図５］を参照）JP 2007-060447 A (refer to [0003] and [FIG. 5])

ＦＩＲ型デジタルフィルタにおいて、タップ数は、必要とするフィルタ特性を満足する最小のタップ数以上で、かつ、符号化したデータを構成するサンプル数の整数倍とする必要がある。例えば、通過域が４０［ＫＨｚ］で減衰量が１００［ＫＨｚ］に対して−７０［ｄＢ］以下となるロー・パス・フィルタを設計する場合、最低でも百以上のタップ数を必要とする。 In the FIR type digital filter, the number of taps needs to be equal to or larger than the minimum number of taps satisfying the required filter characteristics and an integer multiple of the number of samples constituting the encoded data. For example, when designing a low pass filter having a pass band of 40 [KHz] and an attenuation of −70 [dB] or less with respect to 100 [KHz], at least a hundred or more taps are required.

従来のＦＩＲ型デジタルフィルタは、タップ数が増えるに従い、遅延器、乗算器及び加算器の個数が増えるため、フィルタ全体の回路規模が大きくならざるを得ない。 In the conventional FIR type digital filter, the number of delay units, multipliers and adders increases as the number of taps increases, and thus the circuit scale of the entire filter must be increased.

本発明はこのような事情に基づいてなされたもので、その目的とするところは、タップ数の増減に係らず回路規模を小さく一定にでき、安価なＦＩＲ型のデジタルフィルタを提供しようとするものである。 The present invention has been made based on such circumstances, and an object of the present invention is to provide an inexpensive FIR type digital filter that can keep the circuit scale small and constant regardless of the increase or decrease in the number of taps. It is.

本発明のデジタルフィルタは、符号化したデータを構成するサンプル数の整数倍のタップ数を有するＦＩＲ型デジタルフィルタの各タップに係るタップ係数と符号化したデータとの積和演算結果を示すＦＩＲ出力データを記憶するメモリと、符号化したデータを時系列に並べて送信符号パターンを生成する送信符号パターン生成部と、送信符号パターン生成部で生成された送信符号パターンに応じたＦＩＲ出力データを、サンプリングクロックに同期してメモリから読み出す読出手段とを備える。 The digital filter of the present invention has an FIR output indicating a product-sum operation result of the tap coefficient associated with each tap of the FIR type digital filter having a tap number that is an integral multiple of the number of samples constituting the encoded data and the encoded data. A memory for storing data, a transmission code pattern generation unit for generating a transmission code pattern by arranging encoded data in time series, and sampling FIR output data corresponding to the transmission code pattern generated by the transmission code pattern generation unit And reading means for reading from the memory in synchronization with the clock.

かかる手段を講じた本発明によれば、タップ数の増減に係らず回路規模を小さく一定にでき、安価なＦＩＲ型のデジタルフィルタを提供できる。 According to the present invention in which such a measure is taken, it is possible to provide a low-cost FIR digital filter that can keep the circuit scale small and constant regardless of the increase or decrease in the number of taps.

本発明の一実施の形態である送信部の回路構成を示すブロック図。The block diagram which shows the circuit structure of the transmission part which is one embodiment of this invention. 同実施の形態におけるＦＩＲフィルタの回路構成を示すブロック図。The block diagram which shows the circuit structure of the FIR filter in the embodiment. 同実施の形態において、ＦＩＲフィルタを構成する送信符号パターン生成部が有するシフトレジスタを示す模式図。FIG. 3 is a schematic diagram showing a shift register included in a transmission code pattern generation unit that constitutes an FIR filter in the embodiment. 同実施の形態において、符号化部で行われる符号化を説明するための模式図。The schematic diagram for demonstrating the encoding performed in an encoding part in the embodiment. 同実施の形態において、ＦＩＲフィルタの特性を示す波形図。FIG. 4 is a waveform diagram showing characteristics of an FIR filter in the same embodiment. 同実施の形態において、ＦＩＲフィルタを構成するＦＩＲ出力メモリに格納するデータの一例を示す図。The figure which shows an example of the data stored in the FIR output memory which comprises a FIR filter in the embodiment. 同実施の形態において、ＦＩＲフィルタを構成するアドレス選択部が有するデータテーブルであって、図６に示すデータがＦＩＲ出力メモリに格納されるときのデータの一例を示す図。FIG. 7 is a diagram illustrating an example of data when the data illustrated in FIG. 6 is stored in the FIR output memory, which is a data table included in the address selection unit configuring the FIR filter in the embodiment. 同実施の形態におけるＦＩＲフィルタの動作を示す流れ図。The flowchart which shows the operation | movement of the FIR filter in the same embodiment. 同実施の形態のＦＩＲフィルタに入力される帯域制限前の信号と帯域制限後の信号の対比例を示す波形図。The wave form diagram which shows the contrast of the signal before the band limitation input to the FIR filter of the embodiment, and the signal after the band limitation.

以下、本発明に係る一実施形態を、図面を用いて説明する。
本実施形態は、直交変調によりデータを伝送するデジタル無線通信装置の送信部において、ベースバンド信号の帯域を制限するためのＦＩＲ型のデジタルフィルタ（本実施形態では、説明の便宜上、ＦＩＲフィルタと称する）に、本発明を適用した場合である。 Hereinafter, an embodiment according to the present invention will be described with reference to the drawings.
In the present embodiment, an FIR type digital filter for limiting the band of a baseband signal in a transmission unit of a digital wireless communication apparatus that transmits data by orthogonal modulation (in this embodiment, for convenience of explanation, this is referred to as an FIR filter). ) Is a case where the present invention is applied.

前記送信部の回路構成を、図１のブロック図にて示す。制御部１は、インターフェイス２を介して接続されるホスト機器からデータ送信指令を受けると、送信データを符号化部３に出力する。 The circuit configuration of the transmitter is shown in the block diagram of FIG. When receiving a data transmission command from a host device connected via the interface 2, the control unit 1 outputs transmission data to the encoding unit 3.

符号化部３は、所定の通信速度に応じて、制御部１から出力される送信データ“０”または“１”を符号化する。符号化方式は、標準的なＮＲＺ（non return to zero）符号化方式であり、送信データの“０”を“Ｌｏｗ”、“１”を“Ｈｉｇｈ”に割り当てる。符号化されたデータシンボル、いわゆる送信符号データは、ベースバンド信号として本発明に係るＦＩＲフィルタ４に供給される。 The encoding unit 3 encodes transmission data “0” or “1” output from the control unit 1 according to a predetermined communication speed. The encoding method is a standard NRZ (non return to zero) encoding method, in which “0” of transmission data is assigned to “Low” and “1” is assigned to “High”. The encoded data symbol, so-called transmission code data, is supplied to the FIR filter 4 according to the present invention as a baseband signal.

ＦＩＲフィルタ４は、不要な周波数帯域の電波が放出されないように、ベースバンド信号の帯域を制限する。帯域が制限されたベースバンド信号は、ベースバンド信号Ｉとベースバンド信号Ｑとに分けられ、サンプリングクロック発生部５から発生されるサンプリングクロックに同期して、Ｉ系統のデジタル・アナログコンバータ６-1とＱ系統のデジタル・アナログコンバータ６-2とにそれぞれ供給される。 The FIR filter 4 limits the band of the baseband signal so that unnecessary frequency band radio waves are not emitted. The band-limited baseband signal is divided into a baseband signal I and a baseband signal Q. In synchronization with the sampling clock generated from the sampling clock generator 5, an I-system digital / analog converter 6-1 is provided. And Q system digital / analog converter 6-2.

デジタル・アナログコンバータ６-1．６-2は、ベースバンド信号Ｉまたはベースバンド信号Ｑをアナログ信号に変換する。アナログ信号に変換されたベースバンド信号Ｉまたはベースバンド信号Ｑは、それぞれアンチエイリングフィルタの役割を果たすロー・パス・フィルタ７-1，７-2で，サンプリング周波数の１／２を超える周波数成分が除去される。さらに、ベースバンド信号Ｉ，Ｑは、アンプ８-1，８-2で増幅された後、変調器９に供給される。 The digital / analog converter 6-1.6-2 converts the baseband signal I or the baseband signal Q into an analog signal. The baseband signal I or baseband signal Q converted into an analog signal is a low-pass filter 7-1 or 7-2 that plays the role of an anti-aliasing filter, and has a frequency component exceeding 1/2 of the sampling frequency. Removed. Further, the baseband signals I and Q are amplified by the amplifiers 8-1 and 8-2 and then supplied to the modulator 9.

変調器９は、ベースバンド信号Ｉと搬送波信号とを乗算器９１で乗算して、同相成分Ｉを生成する。また、ベースバンドＱ信号と９０度移相器９３で位相が９０度ずれた搬送波信号とを乗算器９１で乗算して、直交成分Ｑを生成する。さらに、同相成分Ｉと直交成分Ｑとをミキサ９４で合成して、変調信号を生成する。変調信号は、パワーアンプ１０で所定の出力に増幅され、ロー・パス・フィルタ１１でさらに低周波成分が除去された後、アンテナ１２から電波として放射される。 The modulator 9 multiplies the baseband signal I and the carrier signal by the multiplier 91 to generate the in-phase component I. Further, the baseband Q signal and the carrier signal whose phase is shifted by 90 degrees by the 90-degree phase shifter 93 are multiplied by the multiplier 91 to generate the quadrature component Q. Further, the in-phase component I and the quadrature component Q are synthesized by the mixer 94 to generate a modulation signal. The modulated signal is amplified to a predetermined output by the power amplifier 10, and after the low frequency component is further removed by the low pass filter 11, the modulated signal is radiated from the antenna 12 as a radio wave.

上記ＦＩＲフィルタ４の回路構成を、図２のブロック図にて示す。送信符号パターン生成部４１は、符号化部３から供給される送信符号データを時系列に並べることで、送信符号パターンを生成する。送信符号パターン生成部４１は、図２に示すように、送信符号データを時系列に並べるためのシフトレジスタで構成する。 The circuit configuration of the FIR filter 4 is shown in the block diagram of FIG. The transmission code pattern generation unit 41 generates a transmission code pattern by arranging the transmission code data supplied from the encoding unit 3 in time series. As shown in FIG. 2, the transmission code pattern generation unit 41 includes a shift register for arranging transmission code data in time series.

アドレス選択部４２は、送信符号パターン生成部４１で生成される送信符号パターンに基づいて、ＦＩＲ出力メモリ４３からデータを読み出すためのアドレスを選択する。そして、サンプリングクロック発生部５から発生されるサンプリングクロックに同期して、ＦＩＲ出力メモリ４３からその選択したアドレスのデータを読み出す（読出手段）。ＦＩＲ出力メモリ４３から読み出されたデータは、デジタル・アナログコンバータ６-1．６-2に出力される。 The address selection unit 42 selects an address for reading data from the FIR output memory 43 based on the transmission code pattern generated by the transmission code pattern generation unit 41. Then, in synchronization with the sampling clock generated from the sampling clock generator 5, the data at the selected address is read from the FIR output memory 43 (reading means). The data read from the FIR output memory 43 is output to the digital / analog converter 6-1.6-2.

ＦＩＲ出力メモリ４３は、ＦＩＲ出力データを記憶する。ＦＩＲ出力データは、所望のフィルタ特性を有するＦＩＲフィルタ４のタップ係数に基づいて作成される。以下、ＦＩＲ出力データの作成手順について説明する。 The FIR output memory 43 stores FIR output data. The FIR output data is created based on the tap coefficient of the FIR filter 4 having desired filter characteristics. A procedure for creating FIR output data will be described below.

先ず、ＦＩＲフィルタ４のタップ数の決め方について説明する。ＦＩＲフィルタは、最小二乗平均法等の公知のアルゴリズムに基づいて設計する。この際、最小のタップ数は、必要とするフィルタ特性に応じて決まる。本実施の形態では、必要とするフィルタ特性を満足する最小タップ数以上で、かつ、送信符号データを構成するサンプル数の整数倍となるタップ数のＦＩＲフィルタ４を設計する。 First, how to determine the number of taps of the FIR filter 4 will be described. The FIR filter is designed based on a known algorithm such as a least mean square method. At this time, the minimum number of taps is determined according to the required filter characteristics. In the present embodiment, the FIR filter 4 having a tap number that is equal to or greater than the minimum tap number that satisfies the required filter characteristics and that is an integral multiple of the number of samples constituting the transmission code data is designed.

ここで、説明の便宜上、送信部は、データ通信速度を８０kbps、サンプリングクロックの周波数fsを２MHzとする。この場合、符号化部３は、図４に示すように、送信データの“０”または“１”を２５個のサンプルポイントでサンプリングし、データシンボル“Ｌｏｗ”または“Ｈｉｇｈ”へ符号化する。この符号化されたデータシンボル、すなわち送信符号データ“Ｌｏｗ”または“Ｈｉｇｈ”の長さは、それぞれ１２．５μsecである。 Here, for convenience of explanation, it is assumed that the transmission unit has a data communication speed of 80 kbps and a sampling clock frequency fs of 2 MHz. In this case, as shown in FIG. 4, the encoding unit 3 samples “0” or “1” of the transmission data at 25 sample points and encodes the data into the data symbol “Low” or “High”. The lengths of the encoded data symbols, that is, the transmission code data “Low” or “High” are each 12.5 μsec.

また、ＦＩＲフィルタ４は、図５に示すように、通過域が４０KHz、減衰量が１００KHzで−７０dB以下となるロー・パス・フィルタとする。このようなフィルタ特性を有するＦＩＲフィルタ４の場合、最低でも１００個以上のタップ数を必要とする。そこで本実施の形態では、図４で説明した送信符号データのサンプル数「２５」の５倍となる「１２５」をタップ数とし、このタップ数「１２５」を有するＦＩＲフィルタ４を設計する。 Further, as shown in FIG. 5, the FIR filter 4 is a low-pass filter having a pass band of 40 KHz and an attenuation of 100 KHz, which is −70 dB or less. In the case of the FIR filter 4 having such filter characteristics, at least 100 taps are required. Therefore, in the present embodiment, “125” that is five times the number of transmission code data samples “25” described in FIG. 4 is set as the number of taps, and the FIR filter 4 having this number of taps “125” is designed.

次に、ＦＩＲ出力メモリ４３に格納するＦＩＲ出力データの演算方法について説明する。タップ数「１２５」を有するＦＩＲフィルタ４の各タップ係数をａ(k)（ただしｋは、０≦ｋ≦１２４の整数）とする。この場合、送信符号データを構成するｉ番目の入力サンプルＸ(i)に対するＦＩＲフィルタ４の出力Ｙ(i)は、次の式［数１］で算出される。

Next, a method for calculating FIR output data stored in the FIR output memory 43 will be described. Each tap coefficient of the FIR filter 4 having the tap number “125” is a (k) (where k is an integer of 0 ≦ k ≦ 124). In this case, the output Y (i) of the FIR filter 4 for the i-th input sample X (i) constituting the transmission code data is calculated by the following equation [Equation 1].

そこで、ｉ番目から(i+24)番目までの２５個の入力サンプルＸ(i)〜Ｘ(i+24)について、式［数１］により、ＦＩＲフィルタ４の出力Ｙ(i)〜Y(i+24)を算出する。 Therefore, for the 25 input samples X (i) to X (i + 24) from the i-th to the (i + 24) -th, the outputs Y (i) to Y ( i + 24) is calculated.

本実施の形態では、ＦＩＲフィルタ４のタップ数が「１２５」であり、１つの送信符号データのサンプル数が「２５」である。このため、ＦＩＲフィルタ４には、符号化部３から順次供給され、転送される送信符号データ（“Ｈｉｇｈ”→“１”または“Ｌｏｗ”→“０”）が５データ分、履歴として保持される。この状態で、次の１データＸ(i)〜(i+24)が供給されると、サンプリングクロックに同期してＦＩＲフィルタ４からデータＹ(i)〜Y(i+24)が出力される。 In the present embodiment, the number of taps of the FIR filter 4 is “125”, and the number of samples of one transmission code data is “25”. Therefore, the transmission code data (“High” → “1” or “Low” → “0”) sequentially supplied from the encoding unit 3 and transferred to the FIR filter 4 is held as a history for five data. The In this state, when the next data X (i) to (i + 24) is supplied, the data Y (i) to Y (i + 24) are output from the FIR filter 4 in synchronization with the sampling clock. .

ＦＩＲフィルタ４内に履歴として保持される５つの送信符号データを発生順に［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１］とする。このとき、次の送信符号データＤ０がＦＩＲフィルタ４に入力されたときのＦＩＲ出力データＹ(i)〜Y(i+24)は、“１”または“０”である６つの送信符号データ［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０］の組合せパターン数、すなわち［００００００］，［０００００１］，…，［１１１１１１］の６４通りある。そこで、式［数１］を用いて、これら６４通りの送信符号パターン毎にＦＩＲ出力データＹ(i)〜Y(i+24)を算出する。そして、パターン毎に算出されたＦＩＲ出力データＹ(i)〜Y(i+24)を、ＦＩＲ出力メモリ４３に格納する。このように、ＦＩＲ出力データＹ(i)〜Y(i+24)は、送信符号パターンに基づいて一義的に決定される。 The five transmission code data held as history in the FIR filter 4 are assumed to be [D5, D4, D3, D2, D1] in the order of generation. At this time, when the next transmission code data D0 is input to the FIR filter 4, the FIR output data Y (i) to Y (i + 24) are six transmission code data “1” or “0” [ There are 64 combinations of D5, D4, D3, D2, D1, D0], that is, [000000], [000001], ..., [111111]. Therefore, FIR output data Y (i) to Y (i + 24) are calculated for each of these 64 transmission code patterns using the formula [Equation 1]. Then, the FIR output data Y (i) to Y (i + 24) calculated for each pattern is stored in the FIR output memory 43. Thus, the FIR output data Y (i) to Y (i + 24) is uniquely determined based on the transmission code pattern.

ＦＩＲ出力メモリ４３の一例を、図６に示す。また、このＦＩＲ出力メモリ４３に対してアドレス選択部４２が有するデータテーブル４２Ｔの一例を、図７に示す。
図６及び図７において、Ｐ０〜Ｐ６３は、送信符号パターンの識別子を示す。識別子Ｐ０は、送信符号データ［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０］が［００００００］の送信符号パターンに対応し、識別子Ｐ１は、［０００００１］の送信符号パターンに対応する。識別子Ｐ６３は、［１１１１１１］に対応する。以下では、識別子Ｐ０〜Ｐ６３を、送信符号パターンＰ０〜Ｐ６３と称する。 An example of the FIR output memory 43 is shown in FIG. FIG. 7 shows an example of the data table 42T that the address selection unit 42 has for the FIR output memory 43.
6 and 7, P0 to P63 indicate identifiers of transmission code patterns. The identifier P0 corresponds to a transmission code pattern whose transmission code data [D5, D4, D3, D2, D1, D0] is [000000], and the identifier P1 corresponds to a transmission code pattern of [000001]. The identifier P63 corresponds to [111111]. Hereinafter, the identifiers P0 to P63 are referred to as transmission code patterns P0 to P63.

また、ＦＩＲ出力データＹ（ｐ，ｉ）のｐは、送信符号パターンＰ０〜Ｐ６３の添え字０〜６３を示す。ＦＩＲ出力データＹ（０，０）は、送信符号パターンＰ０のＦＩＲ出力データＹ（０）を示し、ＦＩＲ出力データＹ（０，１）は、送信符号パターンＰ０のＦＩＲ出力データＹ（１）を示す。他のＦＩＲ出力データＹ（０，２）〜Ｙ（６３，２４）についても同様である。 Further, p in the FIR output data Y (p, i) indicates subscripts 0 to 63 of the transmission code patterns P0 to P63. The FIR output data Y (0,0) indicates the FIR output data Y (0) of the transmission code pattern P0, and the FIR output data Y (0,1) indicates the FIR output data Y (1) of the transmission code pattern P0. Show. The same applies to the other FIR output data Y (0, 2) to Y (63, 24).

１つの送信符号パターンＰｎ（ｎは０≦ｎ≦６３）に対応するＦＩＲ出力データは、サンプル数「２５」のデータＹ(ｎ，０)〜Y(ｎ，２４)からなる。ＦＩＲ出力メモリ４３は、１つの送信符号パターンＰｎに対応したサンプル数「２５」のＦＩＲ出力データＹ(ｎ，０)〜Y(ｎ，２４)を、連続するアドレス領域に記憶する。データテーブル４２Ｔでは、送信符号パターンＰｎ毎に、そのパターンＰｎに対応した先頭のＦＩＲ出力データＹ(ｎ，０)が格納されたメモリ４３のアドレスと、最終のＦＩＲ出力データY(ｎ，２４)が格納されたメモリ４３のアドレスとを記憶する。 The FIR output data corresponding to one transmission code pattern Pn (n is 0 ≦ n ≦ 63) is composed of data Y (n, 0) to Y (n, 24) with the number of samples “25”. The FIR output memory 43 stores FIR output data Y (n, 0) to Y (n, 24) of the number of samples “25” corresponding to one transmission code pattern Pn in a continuous address area. In the data table 42T, for each transmission code pattern Pn, the address of the memory 43 storing the first FIR output data Y (n, 0) corresponding to the pattern Pn and the last FIR output data Y (n, 24). And the address of the memory 43 in which is stored.

上述したように、送信符号パターンは、６ビットの組合せである。したがって、送信符号パターン生成部４１は、図３に示すように、６つの送信符号データ［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０］を時系列に記憶可能な６段のシフトレジスタで構成すればよい。以下、シフトレジスタにおいて、送信符号データＤ５を記憶するエリアをセルＳ５、送信符号データＤ４を記憶するエリアをセルＳ４、送信符号データＤ３を記憶するエリアをセルＳ３、送信符号データＤ２を記憶するエリアをセルＳ２、送信符号データＤ１を記憶するエリアをセルＳ１、送信符号データＤ０を記憶するエリアをセルＳ０と称する。 As described above, the transmission code pattern is a 6-bit combination. Therefore, as shown in FIG. 3, the transmission code pattern generation unit 41 includes a six-stage shift register that can store six transmission code data [D5, D4, D3, D2, D1, D0] in time series. That's fine. Hereinafter, in the shift register, the area for storing the transmission code data D5 is the cell S5, the area for storing the transmission code data D4 is the cell S4, the area for storing the transmission code data D3 is the cell S3, and the area for storing the transmission code data D2 Is the cell S2, the area for storing the transmission code data D1 is called the cell S1, and the area for storing the transmission code data D0 is called the cell S0.

次に、ＦＩＲフィルタ４の動作を、図８の流れ図を用いて説明する。符号化部３にて符号化された１ビットの送信符号データＤ０がＦＩＲフィルタ４に入力されると（ＳＴ１）、送信符号パターン生成部４１は、この送信符号データＤ０をシフトレジスタのセルＳ０に記憶する（ＳＴ２）。なお、シフトレジスタの各セルＳ５〜Ｓ０は、初期状態では全て“０”が格納されている。 Next, the operation of the FIR filter 4 will be described using the flowchart of FIG. When 1-bit transmission code data D0 encoded by the encoding unit 3 is input to the FIR filter 4 (ST1), the transmission code pattern generation unit 41 transfers the transmission code data D0 to the cell S0 of the shift register. Store (ST2). Note that all the cells S5 to S0 of the shift register store “0” in the initial state.

シフトレジスタのセルＳ０に送信符号データＤ０がセットされると、アドレス選択部４２は、シフトレジスタの各セルＳ５〜Ｓ０のデータＤ５〜Ｄ０を送信符号パターンＰｎとして読み出す（ＳＴ３）。アドレス選択部４２は、データテーブル４２Ｔを検索し、送信符号パターンＰｎに対応した先頭アドレスと最終アドレスを選択する（ＳＴ４）。そして、先頭アドレスをデータＡに代入し、最終アドレスをデータＢに代入する（ＳＴ５）。 When the transmission code data D0 is set in the shift register cell S0, the address selection unit 42 reads the data D5 to D0 of the cells S5 to S0 of the shift register as the transmission code pattern Pn (ST3). The address selection unit 42 searches the data table 42T and selects the head address and the last address corresponding to the transmission code pattern Pn (ST4). Then, the start address is assigned to data A and the last address is assigned to data B (ST5).

アドレス選択部４２は、サンプリングクロック発生部５からサンプリングクロックが入力されるのを待機する（ＳＴ６）。サンプリングクロックが入力されると（ＳＴ６のＹＥＳ）、アドレス選択部４２は、ＦＩＲ出力メモリ４３からデータＡに一致するアドレスＡのＦＩＲ出力データＹ（ｐ，ｉ）を読み出す（ＳＴ７）。そして、このＦＩＲ出力データＹ（ｐ，ｉ）を、デジタル・アナログコンバータ６-1，６-2に出力させる（ＳＴ８：読出手段）。 The address selector 42 waits for the sampling clock to be input from the sampling clock generator 5 (ST6). When the sampling clock is input (YES in ST6), the address selection unit 42 reads the FIR output data Y (p, i) of the address A that matches the data A from the FIR output memory 43 (ST7). The FIR output data Y (p, i) is output to the digital / analog converters 6-1 and 6-2 (ST8: reading means).

ＦＩＲ出力データＹ（ｐ，ｉ）が出力されたならば、アドレス選択部４２は、データＡに“１”を加算する（ＳＴ９）。そして、データＡがデータＢを超えたか否かを判断する（ＳＴ１０）。越えていない場合（ＳＴ１０のＮＯ）、すなわち、読み出したＦＩＲ出力データＹ（ｐ，ｉ）が格納されているアドレスの次のアドレスが最終アドレスを越えていない場合には、アドレス選択部４２は、次のサンプリンググクロックが入力されるのを待機する（ＳＴ６）。サンプリングクロックが入力されると（ＳＴ６のＹＥＳ）、アドレス選択部４２は、上記ＳＴ７〜ＳＴ１０の処理を繰り返す。 If the FIR output data Y (p, i) is output, the address selection unit 42 adds “1” to the data A (ST9). Then, it is determined whether or not the data A exceeds the data B (ST10). If not exceeding (NO in ST10), that is, if the address next to the address where the read FIR output data Y (p, i) is stored does not exceed the final address, the address selecting unit 42 It waits for the next sampling clock to be input (ST6). When the sampling clock is input (YES in ST6), the address selection unit 42 repeats the processes in ST7 to ST10.

データＡがデータＢを超えた場合（ＳＴ１０のＹＥＳ）、すなわち、直前に読み出したＦＩＲ出力データＹ（ｐ，ｉ）が格納されているアドレスが最終アドレスであった場合には、送信符号パターン生成部４１は、シフトレジスタの各セルＳ０〜Ｓ４のデータＤ０〜Ｄ４を、それぞれ上位のセルＳ１〜Ｓ５に順次シフトする（ＳＴ１１）。 When the data A exceeds the data B (YES in ST10), that is, when the address storing the FIR output data Y (p, i) read immediately before is the final address, the transmission code pattern is generated. The unit 41 sequentially shifts the data D0 to D4 of the cells S0 to S4 of the shift register to the upper cells S1 to S5, respectively (ST11).

以後、符号化部３にて符号化された１ビットの送信符号データＤ０がＦＩＲフィルタ４に入力される毎に、ＦＩＲフィルタ４は、ＳＴ１〜ＳＴ１１の動作を繰り返す。 Thereafter, every time 1-bit transmission code data D0 encoded by the encoding unit 3 is input to the FIR filter 4, the FIR filter 4 repeats the operations of ST1 to ST11.

今、制御部１から送信データ“０１１１０１０１１１１”が出力された場合を想定する。この場合、符号化部３では、上記送信データが符号化されて、“０”，“１”，“１”，“１”，“０”，“１”，“０”，“１”，“１”，“１”，“１”の計１１ビットの送信符号データがＦＩＲフィルタ４に順次入力される。 Assume that the transmission data “01110101111” is output from the control unit 1 now. In this case, the encoding unit 3 encodes the transmission data to “0”, “1”, “1”, “1”, “0”, “1”, “0”, “1”, A total of 11-bit transmission code data of “1”, “1”, and “1” is sequentially input to the FIR filter 4.

先頭ビットの送信符号データ“０”がＦＩＲフィルタ４に入力されると、送信符号パターン生成部４１は、シフトレジスタの初期値をすべて“０”としているので、［００００００］の送信符号パターンＰ０を生成する。図６及び図７を参照すると、送信符号パターンＰ０の先頭アドレスは［００００］であり、最終アドレスは［００２４］である。したがって、アドレス選択部４２は、ＦＩＲ出力メモリ４３からアドレス［００００］〜［００２４］までのＦＩＲ出力データＹ（０，０）〜Ｙ（０，２４）を順次読み出す。ＦＩＲ出力メモリ４３から読み出されたＦＩＲ出力データＹ（０，０）〜Ｙ（０，２４）は、デジタル・アナログコンバータ６-1，６-2に順次出力される。 When transmission code data “0” of the first bit is input to the FIR filter 4, the transmission code pattern generation unit 41 sets all the initial values of the shift registers to “0”, so that the transmission code pattern P 0 of [000000] is set. Generate. 6 and 7, the start address of the transmission code pattern P0 is [0000] and the final address is [0024]. Therefore, the address selection unit 42 sequentially reads the FIR output data Y (0,0) to Y (0,24) from the FIR output memory 43 to the addresses [0000] to [0024]. The FIR output data Y (0, 0) to Y (0, 24) read from the FIR output memory 43 are sequentially output to the digital / analog converters 6-1, 6-2.

次ビットの送信符号データ“１”がＦＩＲフィルタ４に入力されると、送信符号パターン生成部４１は、［０００００１］の送信符号パターンＰ１を生成する。図６及び図７を参照すると、送信符号パターンＰ１の先頭アドレスは［００２５］であり、最終アドレスは［００４９］である。したがって、アドレス選択部４２は、ＦＩＲ出力メモリ４３からアドレス［００２５］〜［００４９］までのＦＩＲ出力データＹ（１，０）〜Ｙ（１，２４）を順次読み出す。ＦＩＲ出力メモリ４３から読み出されたＦＩＲ出力データＹ（１，０）〜Ｙ（１，２４）は、デジタル・アナログコンバータ６-1，６-2に順次出力される。 When the transmission code data “1” of the next bit is input to the FIR filter 4, the transmission code pattern generation unit 41 generates a transmission code pattern P1 of [000001]. 6 and 7, the start address of the transmission code pattern P1 is [0025], and the final address is [0049]. Therefore, the address selection unit 42 sequentially reads the FIR output data Y (1, 0) to Y (1, 24) from the FIR output memory 43 to the addresses [0025] to [0049]. The FIR output data Y (1, 0) to Y (1, 24) read from the FIR output memory 43 are sequentially output to the digital / analog converters 6-1 and 6-2.

以後の送信符号データ“１”，“１”，“０”，“１”，“０”，“１”，“１”，“１” ，“１”についても、ＦＩＲフィルタ４は、同様に処理する。なお、最終ビットの送信符号データ“１”がＦＩＲフィルタ４に入力され、［１０１１１１］の送信符号パターンＰ４７が生成されると、送信符号データの入力は完了するが、帯域制限のために、それ以降は、データ“０”を送信符号パターン生成部４１のシフトレジスタに格納する。 The FIR filter 4 similarly applies to the subsequent transmission code data “1”, “1”, “0”, “1”, “0”, “1”, “1”, “1”, “1”. Process. When the transmission code data “1” of the last bit is input to the FIR filter 4 and the transmission code pattern P47 of [101111] is generated, the input of the transmission code data is completed. Thereafter, the data “0” is stored in the shift register of the transmission code pattern generation unit 41.

図９は、制御部１から送信データＤ“０１１１０１０１１１１”が出力された場合のＦＩＲフィルタ４の出力信号Ｅを示す。送信データＤが帯域制限前であり、出力信号ＦがＦＩＲフィルタ４によって帯域制限された信号である。 FIG. 9 shows an output signal E of the FIR filter 4 when the transmission data D “01110101111” is output from the control unit 1. The transmission data D is a signal before band limitation, and the output signal F is a signal band-limited by the FIR filter 4.

このように本実施の形態によれば、予め記憶しておいたＦＩＲフィルタ４の出力演算結果を、符号化したデータを時系列に並べて生成される送信符号パターンに応じてメモリ４３から読み出すことにより、ＦＩＲフィルタ４としての処理を行うので、乗算器及び加算器の必要がなくなる。したがって、タップ数の増減に係らず回路規模を小さく一定にすることができ、安価なＦＩＲ型のデジタルフィルタを提供することができる。 As described above, according to the present embodiment, the output calculation result of the FIR filter 4 stored in advance is read from the memory 43 according to the transmission code pattern generated by arranging the encoded data in time series. Since the processing as the FIR filter 4 is performed, the need for a multiplier and an adder is eliminated. Therefore, the circuit scale can be made small and constant regardless of the increase or decrease in the number of taps, and an inexpensive FIR digital filter can be provided.

なお、この発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。 Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage.

例えば、前記実施形態では、送信部のデータ通信速度を８０kbps、サンプリングクロックの周波数fsを２MHzとした場合を例示したが、本発明はこれに限定されるものではない。また、異なる通信速度や変調方式毎にそれぞれＦＩＲ出力データを算出してＦＩＲ出力メモリ４３に格納してもよい。この際、ＦＩＲ出力メモリ４３の領域を、異なる通信速度や変調方式毎に区分し、アドレス選択部４２は、通信速度や変調方式を判別して領域を選択し、その領域内のアドレスを指定するようにしてもよい。 For example, in the embodiment, the case where the data communication speed of the transmission unit is 80 kbps and the frequency fs of the sampling clock is 2 MHz is exemplified, but the present invention is not limited to this. Further, FIR output data may be calculated for each of different communication speeds and modulation methods and stored in the FIR output memory 43. At this time, the area of the FIR output memory 43 is divided into different communication speeds and modulation methods, and the address selection unit 42 selects the area by determining the communication speed and the modulation method, and designates an address in the area. You may do it.

この他、前記実施形態に開示されている複数の構成要素の適宜な組合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を組合わせてもよい。 In addition, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, the constituent elements over different embodiments may be combined.

１…制御部、３…符号化部、４…ＦＩＲフィルタ、５…サンプリングクロック発生部、６-1、６-2…デジタル・アナログコンバータ、４１…送信符号パターン生成部、４２…アドレス選択部、４３…ＦＩＲ出力メモリ。 DESCRIPTION OF SYMBOLS 1 ... Control part, 3 ... Encoding part, 4 ... FIR filter, 5 ... Sampling clock generation part, 6-1, 6-2 ... Digital-analog converter, 41 ... Transmission code pattern generation part, 42 ... Address selection part, 43: FIR output memory.

Claims

A memory for storing FIR output data indicating a product-sum operation result of a tap coefficient associated with each tap of the FIR type digital filter having a tap number that is an integral multiple of the number of samples constituting the encoded data and the encoded data; ,
A transmission code pattern generation unit that generates a transmission code pattern by arranging the encoded data in time series; and
Reading means for reading out the FIR output data corresponding to the transmission code pattern generated by the transmission code pattern generation unit from the memory in synchronization with a sampling clock;
A digital filter comprising:

2. The digital filter according to claim 1, wherein the FIR output data stored in the memory is quantized according to the number of input bits of a subsequent digital / analog converter.