JP2010164309A

JP2010164309A - Semiconductor test device

Info

Publication number: JP2010164309A
Application number: JP2009004249A
Authority: JP
Inventors: Shinya Kurebayashi; 信弥榑林
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2009-01-13
Filing date: 2009-01-13
Publication date: 2010-07-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor test device capable of operating by a DDR system using a pattern memory without changing an operation frequency of a rate signal. <P>SOLUTION: In a semiconductor test device including a pattern generator generating two kinds of first pattern data for one rate in synchronization with the rate signal and performing the test by applying a test signal generated on the basis of the first pattern data to a DUT, the semiconductor test device includes: a pattern memory storing a plurality of kinds of second pattern data for one address; a first selection means selecting two kinds of the plurality of kinds of second pattern data and outputting them as first selected pattern data; a second selection means selecting either the first pattern data or the first selected pattern data as second selected pattern data; and a formatter generating the test signal applied to the DUT on the basis of the second selected pattern data. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、レート信号に同期して１レートに２種類の第１のパターンデータを発生させるパターン発生器を有し、第１のパターンデータに基づいて生成された試験信号を被試験デバイス（以下、ＤＵＴ（Device Under Test）と略す）に印加して試験を行う半導体試験装置にに関し、詳しくは、単純な回路を追加するだけでパターンメモリのＤＤＲ（Double Data Rate）動作が可能な半導体試験装置に関するものである。 The present invention includes a pattern generator that generates two types of first pattern data at one rate in synchronization with a rate signal, and a test signal generated based on the first pattern data is transmitted to a device under test (hereinafter referred to as a device under test). In particular, a semiconductor test apparatus capable of performing pattern data DDR (Double Data Rate) operation simply by adding a simple circuit. It is about.

近年、パソコン等で使用されるＤＲＡＭ（Dynamic Random Access Memory）等のメモリデバイスは、クロック信号の立ち上がりエッジと立ち下がりエッジの両方でデータを転送するＤＤＲ方式のものが主流となっている。このため、このようなＤＤＲ方式のメモリデバイスの試験を行う半導体試験装置は、ＤＵＴへのデータの書き込みおよび読み出しをＤＤＲ方式で行う必要がある。 In recent years, a memory device such as a DRAM (Dynamic Random Access Memory) used in a personal computer or the like is mainly a DDR type that transfers data at both rising and falling edges of a clock signal. For this reason, a semiconductor test apparatus that tests such a DDR type memory device needs to write and read data to and from the DUT using the DDR method.

また、通常、半導体試験装置において、ＤＵＴへ印加されるパターンデータはＡＬＰＧ（Algorithmic Pattern Generator）とよばれるパターン発生器で生成される。同時に試験を行うＤＵＴの数量は２５６個や５１２個であり、パターン発生器からのパターンデータはそれぞれのＤＵＴに印加される。 In general, in a semiconductor test apparatus, pattern data applied to a DUT is generated by a pattern generator called ALPG (Algorithmic Pattern Generator). The number of DUTs to be tested simultaneously is 256 or 512, and the pattern data from the pattern generator is applied to each DUT.

一方、ＤＵＴ毎に個別のパターンを印加して行う試験項目があり、この試験を行う場合には、ＤＵＴ毎に設けられたパターンメモリに予めパターンデータを記憶させておき、このパターンメモリからのパターンデータをＤＵＴに印加する。 On the other hand, there is a test item to be performed by applying an individual pattern for each DUT. When performing this test, pattern data is stored in advance in a pattern memory provided for each DUT, and the pattern from this pattern memory is stored. Data is applied to the DUT.

図７は従来の半導体試験装置のパターン生成部分の一例を示した構成図である。
図７において、ＤＵＴ１００は試験対象となる被試験デバイスである。パターン発生器１は、ＤＤＲ方式に対応しており、レート信号RATEに同期して１レートに２種類のパターンデータPAT:A0、PAT:C0をそれぞれ発生させる。タイミング発生器２は、レート信号RATEに同期してＤＵＴに印加する試験信号のエッジタイミングを生成する。フォーマッタ３は、パターン発生器１からのパターンデータPAT:A0、PAT:C0を用いて、タイミング発生器２からのエッジタイミングでＤＵＴに印加する試験信号PAT:P0を生成する。 FIG. 7 is a block diagram showing an example of a pattern generation portion of a conventional semiconductor test apparatus.
In FIG. 7, DUT 100 is a device under test to be tested. The pattern generator 1 corresponds to the DDR system, and generates two types of pattern data PAT: A0 and PAT: C0 for one rate in synchronization with the rate signal RATE. The timing generator 2 generates edge timing of a test signal applied to the DUT in synchronization with the rate signal RATE. The formatter 3 uses the pattern data PAT: A0 and PAT: C0 from the pattern generator 1 to generate a test signal PAT: P0 to be applied to the DUT at the edge timing from the timing generator 2.

アドレスカウンタ４は、レート信号RATEに同期してカウント動作でアドレス信号addrを生成する。パターンメモリ５は、ＤＵＴ毎に異なるパターンデータが予め記憶されており、アドレスカウンタ４からのアドレス信号addrに応じて該当するアドレスに記憶されているパターンデータPAT:M0を出力する。 The address counter 4 generates an address signal addr by a counting operation in synchronization with the rate signal RATE. The pattern memory 5 stores different pattern data for each DUT in advance, and outputs the pattern data PAT: M0 stored at the corresponding address according to the address signal addr from the address counter 4.

フォーマッタ６は、パターンメモリ５からのパターンデータPAT:M0を用いて、フォーマッタ３からの試験信号PAT:P0のエッジタイミングでＤＵＴに印加する試験信号PAT:P1を生成する。選択部７は、選択信号に応じてフォーマッタ３からの試験信号PAT:P0とフォーマッタ６からの試験信号PAT:P1のどちらか一方を選択して出力信号PAT:POUTをＤＵＴ１００へ印加する。レジスタ８は、設定される値により、フォーマッタ３からの試験信号PAT:P0とフォーマッタ６からの試験信号PAT:P1のどちらか一方を選択する選択信号を生成する。 The formatter 6 uses the pattern data PAT: M0 from the pattern memory 5 to generate a test signal PAT: P1 to be applied to the DUT at the edge timing of the test signal PAT: P0 from the formatter 3. The selection unit 7 selects one of the test signal PAT: P0 from the formatter 3 and the test signal PAT: P1 from the formatter 6 according to the selection signal, and applies the output signal PAT: POUT to the DUT 100. The register 8 generates a selection signal for selecting one of the test signal PAT: P0 from the formatter 3 and the test signal PAT: P1 from the formatter 6 according to the set value.

このような装置の動作を図８および図９を用いて説明する。
図８は図７に示す半導体試験装置のパターン生成部分のタイミングチャートである。具体的には、図８（ａ）はパターンメモリ５を使用しない場合のＳＤＲ（Single Data Rate）動作時のタイミングチャート、図８（ｂ）はパターンメモリ５を使用しない場合のＤＤＲ動作時のタイミングチャート、図８（ｃ）はパターンメモリ５を使用した場合のタイミングチャートである。また、図９はパターンメモリ５に記憶されるパターンデータの格納イメージ図である。 The operation of such an apparatus will be described with reference to FIGS.
FIG. 8 is a timing chart of the pattern generation portion of the semiconductor test apparatus shown in FIG. Specifically, FIG. 8A is a timing chart at the time of SDR (Single Data Rate) operation when the pattern memory 5 is not used, and FIG. 8B is a timing at the time of DDR operation when the pattern memory 5 is not used. FIG. 8C is a timing chart when the pattern memory 5 is used. FIG. 9 is a storage image diagram of pattern data stored in the pattern memory 5.

ここで、ＳＤＲ動作とはＤＵＴ１００へ印加される試験信号がレート信号RATEの立ち上がりエッジのみで変化する動作のことであり、ＤＤＲ動作とはＤＵＴ１００へ印加される試験信号がレート信号RATEの立ち上がりエッジおよび立ち下がりエッジの両方で変化する動作のことである。 Here, the SDR operation is an operation in which the test signal applied to the DUT 100 changes only at the rising edge of the rate signal RATE, and the DDR operation is the test signal applied to the DUT 100 at the rising edge of the rate signal RATE. An operation that changes at both falling edges.

まず、パターンメモリ５を使用しない場合のＳＤＲ動作を図８（ａ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、レジスタ８を設定し、選択部７がレジスタ８からの選択信号により、フォーマッタ３からの試験信号PAT:P0を選択する。 First, the SDR operation when the pattern memory 5 is not used will be described with reference to FIG. An arithmetic control unit (not shown) for comprehensively controlling the semiconductor test apparatus sets the register 8, and the selection unit 7 selects the test signal PAT: P0 from the formatter 3 based on the selection signal from the register 8.

パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0のみを出力し、パターンデータPAT:C0は出力しない。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2の時にパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させて出力する。すなわち、パターン発生器１はレート信号RATEが時刻tm（mは０以上の整数）の時にパターンデータPAT:A0の値A0_mを出力する。ここで、時刻tmはレート信号RATEの立ち上がりエッジから次の立ち上がりエッジまでの時間をいう。 The pattern generator 1 outputs only the pattern data PAT: A0 in synchronization with the rate signal RATE, and does not output the pattern data PAT: C0. Specifically, the pattern generator 1 sequentially changes the value of the pattern data PAT: A0 as A0_0, A0_1, and A0_2 and outputs it when the rate signal RATE is from time t0 to t2. That is, the pattern generator 1 outputs the value A0_m of the pattern data PAT: A0 when the rate signal RATE is time tm (m is an integer equal to or greater than 0). Here, time tm is the time from the rising edge of the rate signal RATE to the next rising edge.

フォーマッタ３は、パターン発生器１からのパターンデータPAT:A0を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:P0を生成する。例えば、レート信号RATEが時刻t0の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_0を用いて試験信号PAT:P0を生成する。以下同様に、レート信号RATEが時刻t1、t2の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_1、A0_2をそれぞれ用いて試験信号PAT:P0を生成する。すなわち、レート信号RATEが時刻tm（mは０以上の整数）の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_mを用いて試験信号PAT:P0を生成する。選択部７は、フォーマッタ３からの試験信号PAT:P0を選択して出力信号PAT:POUTをＤＵＴ１００へ印加する。 The formatter 3 uses the pattern data PAT: A0 from the pattern generator 1 to generate the test signal PAT: P0 at the edge timing from the timing generator 2. For example, when the rate signal RATE is time t0, the test signal PAT: P0 is generated using the output value A0_0 of the pattern data PAT: A0 from the pattern generator 1. Similarly, when the rate signal RATE is at times t1 and t2, the test signal PAT: P0 is generated using the output values A0_1 and A0_2 of the pattern data PAT: A0 from the pattern generator 1, respectively. That is, when the rate signal RATE is time tm (m is an integer equal to or greater than 0), the test signal PAT: P0 is generated using the output value A0_m of the pattern data PAT: A0 from the pattern generator 1. The selector 7 selects the test signal PAT: P0 from the formatter 3 and applies the output signal PAT: POUT to the DUT 100.

次に、パターンメモリ５を使用しない場合のＤＤＲ動作を図８（ｂ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、レジスタ８を設定し、選択部７がレジスタ８からの選択信号により、フォーマッタ３からの試験信号PAT:P0を選択する。 Next, the DDR operation when the pattern memory 5 is not used will be described with reference to FIG. An arithmetic control unit (not shown) for comprehensively controlling the semiconductor test apparatus sets the register 8, and the selection unit 7 selects the test signal PAT: P0 from the formatter 3 based on the selection signal from the register 8.

パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0およびパターンデータPAT:C0を出力する。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2の時にパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させ、パターンデータPAT:C0の値をC0_0、C0_1、C0_2と順次変化させて出力する。すなわち、パターン発生器１はレート信号RATEが時刻tm（mは０以上の整数）の時にパターンデータPAT:A0の値A0_mを出力し、パターンデータPAT:C0の値C0_mを出力する。 The pattern generator 1 outputs pattern data PAT: A0 and pattern data PAT: C0 in synchronization with the rate signal RATE. Specifically, when the rate signal RATE is from time t0 to t2, the pattern generator 1 sequentially changes the value of the pattern data PAT: A0 to A0_0, A0_1, A0_2, and changes the value of the pattern data PAT: C0 to C0_0, C0_1, Change the output to C0_2 and output. That is, the pattern generator 1 outputs the value A0_m of the pattern data PAT: A0 and the value C0_m of the pattern data PAT: C0 when the rate signal RATE is time tm (m is an integer equal to or greater than 0).

フォーマッタ３は、パターン発生器１からのパターンデータPAT:A0およびパターンデータPAT:C0を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:P0を生成する。例えば、レート信号RATEが時刻t0の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_0、C0_0を用いて試験信号PAT:P0を生成する。フォーマッタ３は、レート信号RATEが時刻t0の前半ではパターンデータPAT:A0の出力値A0_0を用いて試験信号PAT:P0を生成し、レート信号RATEが時刻t0の後半ではパターンデータPAT:C0の出力値C0_0を用いて試験信号PAT:P0を生成する。 The formatter 3 uses the pattern data PAT: A0 and the pattern data PAT: C0 from the pattern generator 1 to generate a test signal PAT: P0 at the edge timing from the timing generator 2. For example, when the rate signal RATE is time t0, the test signal PAT: P0 is generated using the output values A0_0 and C0_0 of the pattern data PAT: A0 from the pattern generator 1. The formatter 3 generates the test signal PAT: P0 using the output value A0_0 of the pattern data PAT: A0 when the rate signal RATE is the first half of the time t0, and outputs the pattern data PAT: C0 when the rate signal RATE is the second half of the time t0. A test signal PAT: P0 is generated using the value C0_0.

以下同様に、レート信号RATEが時刻t1の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_1およびパターンデータPAT:C0の出力値C0_1をそれぞれ用い、レート信号RATEが時刻t2の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_2およびパターンデータPAT:C0の出力値C0_2をそれぞれ用いて試験信号PAT:P0を生成する。すなわち、レート信号RATEが時刻tm（mは０以上の整数）の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_mおよびパターンデータPAT:C0の出力値C0_mをそれぞれ用いて試験信号PAT:P0を生成する。選択部７は、フォーマッタ３からの試験信号PAT:P0を選択して出力信号PAT:POUTをＤＵＴ１００へ印加する。 Similarly, when the rate signal RATE is time t1, the output value A0_1 of pattern data PAT: A0 and the output value C0_1 of pattern data PAT: C0 are used from the pattern generator 1, respectively, and when the rate signal RATE is time t2. The test signal PAT: P0 is generated using the output value A0_2 of the pattern data PAT: A0 and the output value C0_2 of the pattern data PAT: C0 from the pattern generator 1, respectively. That is, when the rate signal RATE is time tm (m is an integer of 0 or more), the test signal is output using the pattern data PAT: A0 output value A0_m and the pattern data PAT: C0 output value C0_m from the pattern generator 1, respectively. PAT: P0 is generated. The selector 7 selects the test signal PAT: P0 from the formatter 3 and applies the output signal PAT: POUT to the DUT 100.

次に、パターンメモリ５を使用する場合の動作を図８（ｃ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、図９に示すように、パターンメモリ５に予めパターンデータを書き込んでおく。具体的には、パターンメモリ５のアドレス0x0にパターンデータM0_0を書き込み、アドレス0x1にパターンデータM0_1を書き込む。以下同様に、パターンメモリ５のアドレス0x3、0x4、0x5にパターンデータM0_3、M0_4、M0_5をそれぞれ書き込む。すなわち、アドレス0xm（mは０以上の整数）にパターンデータM0_mを書き込む。 Next, the operation when the pattern memory 5 is used will be described with reference to FIG. An arithmetic control unit (not shown) for comprehensively controlling the semiconductor test apparatus writes pattern data in the pattern memory 5 in advance as shown in FIG. Specifically, the pattern data M0_0 is written to the address 0x0 of the pattern memory 5, and the pattern data M0_1 is written to the address 0x1. Similarly, pattern data M0_3, M0_4, and M0_5 are written to addresses 0x3, 0x4, and 0x5 of the pattern memory 5, respectively. That is, the pattern data M0_m is written at address 0xm (m is an integer equal to or greater than 0).

また、演算制御部（図示せず）は、レジスタ８を設定し、選択部７がレジスタ８からの選択信号により、フォーマッタ６からの試験信号PAT:P1を選択する。パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0のみを出力し、パターンデータPAT:C0は出力しない。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2の時にパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させて出力する。 Further, the arithmetic control unit (not shown) sets the register 8, and the selection unit 7 selects the test signal PAT: P 1 from the formatter 6 by the selection signal from the register 8. The pattern generator 1 outputs only the pattern data PAT: A0 in synchronization with the rate signal RATE, and does not output the pattern data PAT: C0. Specifically, the pattern generator 1 sequentially changes the value of the pattern data PAT: A0 as A0_0, A0_1, and A0_2 and outputs it when the rate signal RATE is from time t0 to t2.

フォーマッタ３は、パターン発生器１からのパターンデータPAT:A0を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:P0を生成する。例えば、レート信号RATEが時刻t0の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_0を用いて試験信号PAT:P0を生成する。以下同様に、レート信号RATEが時刻t1、t2の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_1、A0_2をそれぞれ用いて試験信号PAT:P0を生成する。 The formatter 3 uses the pattern data PAT: A0 from the pattern generator 1 to generate the test signal PAT: P0 at the edge timing from the timing generator 2. For example, when the rate signal RATE is time t0, the test signal PAT: P0 is generated using the output value A0_0 of the pattern data PAT: A0 from the pattern generator 1. Similarly, when the rate signal RATE is at times t1 and t2, the test signal PAT: P0 is generated using the output values A0_1 and A0_2 of the pattern data PAT: A0 from the pattern generator 1, respectively.

すなわち、レート信号RATEが時刻tm（mは０以上の整数）の時には、パターン発生器１からのパターンデータPAT:A0の出力値A0_mを用いて試験信号PAT:P0を生成する。なお、図８（ａ）とパターンデータPAT:A0の出力値が同じにも拘わらず、試験信号PAT:P0の波形が異なるのは、フォーマッタ３に設定されている波形フォーマットが異なるためである。具体的には、図８（ａ）ではフォーマッタ３に設定されている波形フォーマットがＮＲＺ（Non-Return-to-Zero）であり、図８（ｃ）ではフォーマッタ３に設定されている波形フォーマットがＲＺ（Return-to-Zero）である。 That is, when the rate signal RATE is time tm (m is an integer equal to or greater than 0), the test signal PAT: P0 is generated using the output value A0_m of the pattern data PAT: A0 from the pattern generator 1. Note that the waveform of the test signal PAT: P0 is different even though the output value of the pattern data PAT: A0 is the same as that in FIG. 8A, because the waveform format set in the formatter 3 is different. Specifically, in FIG. 8A, the waveform format set in the formatter 3 is NRZ (Non-Return-to-Zero), and in FIG. 8C, the waveform format set in the formatter 3 is. RZ (Return-to-Zero).

アドレスカウンタ４は、レート信号RATEが時刻t0の時からレート信号RATEに同期してアドレス信号addrのカウントアップ動作を開始する。具体的には、アドレスカウンタ４はレート信号RATEが時刻t0〜tm（mは０以上の整数）の間でアドレス信号addrの値を0x0、0x1、0x2、・・・、0xmと＋１ずつカウントアップする。 The address counter 4 starts counting up the address signal addr in synchronization with the rate signal RATE from when the rate signal RATE is time t0. Specifically, the address counter 4 increments the value of the address signal addr by 0 + 1, 0x0, 0x1, 0x2,..., 0xm when the rate signal RATE is between time t0 and tm (m is an integer of 0 or more). To do.

パターンメモリ５は、アドレスカウンタ４からのアドレス信号addrに応じてアドレスに記憶されているパターンデータPAT:M0を出力する。具体的には、パターンメモリ５はレート信号RATEが時刻t0の時にアドレスに0x0が入力され、アドレス0x0に記憶されているパターンデータM0_0を出力し、レート信号RATEが時刻t1の時にアドレスに0x1が入力され、アドレス0x1に記憶されているパターンデータM0_1を出力する。以下同様に、パターンメモリ５はレート信号RATEが時刻t2以降でアドレスに0x2、0x3、0x4、0x5が順次入力され、アドレス0x2、0x3、0x4、0x5にそれぞれ記憶されているパターンデータM0_2、M0_3、M0_4、M0_5を順次出力する。 The pattern memory 5 outputs the pattern data PAT: M0 stored in the address according to the address signal addr from the address counter 4. Specifically, the pattern memory 5 receives 0x0 as the address when the rate signal RATE is time t0, and outputs the pattern data M0_0 stored at the address 0x0, and 0x1 as the address when the rate signal RATE is time t1. The pattern data M0_1 that is input and stored in the address 0x1 is output. Similarly, the pattern memory 5 receives pattern signals M0_2, M0_3, 0x2, 0x3, 0x4, and 0x5, which are sequentially input as addresses 0x2, 0x3, 0x4, and 0x5 after the rate signal RATE is time t2, respectively. M0_4 and M0_5 are sequentially output.

フォーマッタ６は、パターンメモリ５からのパターンデータPAT:M0を用いて、フォーマッタ３からのエッジタイミングで試験信号PAT:P1を生成する。例えば、レート信号RATEが時刻t0の時には、パターンメモリ５からのパターンデータPAT:M0の出力値M0_0を用いて試験信号PAT:P1を生成する。以下同様に、レート信号RATEが時刻t1、t2の時には、パターンメモリ５からのパターンデータPAT:M0の出力値M0_1、M0_2をそれぞれ用いて試験信号PAT:P1を生成する。すなわち、レート信号RATEが時刻tm（mは０以上の整数）の時には、パターンメモリ５からのパターンデータPAT:M0の出力値M0_mを用いて試験信号PAT:P1を生成する。選択部７は、フォーマッタ６からの試験信号PAT:P1を選択して出力信号PAT:POUTをＤＵＴ１００へ印加する。 The formatter 6 uses the pattern data PAT: M0 from the pattern memory 5 to generate the test signal PAT: P1 at the edge timing from the formatter 3. For example, when the rate signal RATE is time t0, the test signal PAT: P1 is generated using the output value M0_0 of the pattern data PAT: M0 from the pattern memory 5. Similarly, when the rate signal RATE is at times t1 and t2, the test signal PAT: P1 is generated using the output values M0_1 and M0_2 of the pattern data PAT: M0 from the pattern memory 5, respectively. That is, when the rate signal RATE is time tm (m is an integer equal to or greater than 0), the test signal PAT: P1 is generated using the output value M0_m of the pattern data PAT: M0 from the pattern memory 5. The selection unit 7 selects the test signal PAT: P1 from the formatter 6 and applies the output signal PAT: POUT to the DUT 100.

このように、パターン発生器１からのパターンデータPAT:A0、PAT:C0を用いて生成された試験信号PAT:P0とパターンメモリ５からのパターンデータPAT:M0を用いて生成された試験信号PAT:P1を選択部７で選択することにより、パターンメモリ５に予め記憶させておいたＤＵＴ毎に異なるパターンデータをＤＵＴ１００へ印加することができる。 Thus, the test signal PAT generated using the test data PAT: P0 generated from the pattern data PAT: A0 and PAT: C0 from the pattern generator 1 and the pattern data PAT: M0 from the pattern memory 5 as described above. By selecting: P1 by the selection unit 7, different pattern data can be applied to the DUT 100 for each DUT stored in the pattern memory 5 in advance.

特開２００４−０６１３６８号公報JP 2004-061368 A

しかし、図７に示す従来例では、パターンメモリ５はレート信号RATEを基準にして動作するため、パターンメモリ５を用いて試験信号PAT:P1を生成する場合は、ＤＤＲ方式で動作ができないという問題があった。 However, in the conventional example shown in FIG. 7, the pattern memory 5 operates based on the rate signal RATE. Therefore, when the test signal PAT: P1 is generated using the pattern memory 5, the operation cannot be performed by the DDR method. was there.

また、パターンメモリ５を用いてＤＤＲ方式で動作させるためにはレート信号RATEの２倍の周波数の信号が必要になり、レート信号RATEが数百ＭＨｚの周波数で動作する場合にはかなりの高周波となるので、設計が困難になるという問題もあった。 Further, in order to operate in the DDR system using the pattern memory 5, a signal having a frequency twice as high as the rate signal RATE is required. When the rate signal RATE operates at a frequency of several hundred MHz, a considerably high frequency is required. Therefore, there is a problem that the design becomes difficult.

そこで本発明の目的は、レート信号の動作周波数を変更することなく、パターンメモリを用いてＤＤＲ方式で動作することが可能な半導体試験装置を実現することにある。 Accordingly, an object of the present invention is to realize a semiconductor test apparatus capable of operating in the DDR system using a pattern memory without changing the operating frequency of the rate signal.

請求項１記載の発明は、
レート信号に同期して１レートに２種類の第１のパターンデータを発生させるパターン発生器を有し、前記第１のパターンデータに基づいて生成された試験信号をＤＵＴに印加して試験を行う半導体試験装置において、
１アドレスに複数種類の第２のパターンデータを記憶するパターンメモリと、
このパターンメモリから出力される複数種類の第２のパターンデータから２種類を選択して第１の選択パターンデータとして出力する第１の選択手段と、
前記パターン発生器からの第１のパターンデータと前記第１の選択手段からの第１の選択パターンデータのいずれかを選択して第２の選択パターンデータとして出力する第２の選択手段と、
この第２の選択手段で選択された第２の選択パターンデータに基づいて前記ＤＵＴへ印加する試験信号を生成するフォーマッタと
を設けたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記レート信号に同期してカウント動作してアドレス信号を発生するアドレスカウンタと、
このアドレスカウンタから出力されるアドレス信号のうち特定のビットを選択して前記パターンメモリへ出力する第３の選択手段と
を設けたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
前記フォーマッタは、
前記レート信号の立ち上がりエッジと立ち下がりエッジとで前記ＤＵＴへ印加する試験信号を生成することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第２の選択手段は、
前記レート信号に同期したパターン制御信号により前記パターン発生器からの第１のパターンデータと前記第１の選択手段からの前記第１の選択パターンデータのいずれかを選択することを特徴とするものである。 The invention described in claim 1
A pattern generator that generates two types of first pattern data at one rate in synchronization with the rate signal, and performs a test by applying a test signal generated based on the first pattern data to the DUT In semiconductor test equipment,
A pattern memory for storing a plurality of types of second pattern data in one address;
First selection means for selecting two types from a plurality of types of second pattern data output from the pattern memory and outputting as first selection pattern data;
Second selection means for selecting any one of the first pattern data from the pattern generator and the first selection pattern data from the first selection means and outputting as second selection pattern data;
A formatter for generating a test signal to be applied to the DUT based on the second selection pattern data selected by the second selection means is provided.
The invention according to claim 2 is the invention according to claim 1,
An address counter that generates an address signal by counting in synchronization with the rate signal;
A third selecting means for selecting a specific bit from the address signal output from the address counter and outputting it to the pattern memory is provided.
The invention according to claim 3 is the invention according to claim 1 or 2,
The formatter is
A test signal to be applied to the DUT is generated at a rising edge and a falling edge of the rate signal.
The invention according to claim 4 is the invention according to any one of claims 1 to 3,
The second selection means includes
The pattern control signal synchronized with the rate signal selects either the first pattern data from the pattern generator or the first selection pattern data from the first selection means. is there.

本発明によれば、以下のような効果がある。
パターンメモリが１アドレスに複数の第２のパターンデータを記憶し、第１の選択手段で第２のパターンデータから１つ選択して第１の選択パターンデータとして出力し、パターン発生器からの第１のパターンデータと第１の選択手段からの第１の選択パターンデータを第２の選択手段で選択して第２の選択パターンデータとして出力し、フォーマッタが選択された第２の選択パターンデータを用いて試験信号を生成してＤＵＴ１００へ印加することにより、パターンメモリが１レートで複数のパターンデータを出力することができるので、レート信号の動作周波数を変更することなく、パターンメモリを用いてＤＤＲ方式で動作することができる。 The present invention has the following effects.
The pattern memory stores a plurality of second pattern data at one address, the first selecting means selects one of the second pattern data and outputs it as the first selected pattern data, and the first from the pattern generator The first selection pattern data and the first selection pattern data from the first selection means are selected by the second selection means and output as the second selection pattern data, and the second selection pattern data selected by the formatter is Since the pattern memory can output a plurality of pattern data at one rate by generating a test signal using the pattern memory and applying it to the DUT 100, the pattern memory can be used for DDR without changing the operating frequency of the rate signal. Can operate in a manner.

本発明の第１の実施例を示した構成図である。It is the block diagram which showed the 1st Example of this invention. 半導体試験装置のパターン生成部分のタイミングチャートである。It is a timing chart of the pattern generation part of a semiconductor test device. パターンメモリに記憶されるパターンデータの格納イメージ図である。It is a storage image figure of the pattern data memorize | stored in a pattern memory. 本発明の第２の実施例を示した構成図である。It is the block diagram which showed the 2nd Example of this invention. 半導体試験装置のパターン生成部分のタイミングチャートである。It is a timing chart of the pattern generation part of a semiconductor test device. パターンメモリに記憶されるパターンデータの格納イメージ図である。It is a storage image figure of the pattern data memorize | stored in a pattern memory. 従来の半導体試験装置のパターン生成部分の一例を示した構成図である。It is the block diagram which showed an example of the pattern production | generation part of the conventional semiconductor test apparatus. 半導体試験装置のパターン生成部分のタイミングチャートである。It is a timing chart of the pattern generation part of a semiconductor test device. パターンメモリに記憶されるパターンデータの格納イメージ図である。It is a storage image figure of the pattern data memorize | stored in a pattern memory.

以下、図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例を示した構成図である。ここで、図７と同一のものは同一符号を付し、説明を省略する。図１において、アドレスカウンタ１０は、レート信号RATEに同期してカウント動作で（ｎ＋１）ビット（ｎは１以上の整数）のアドレス信号addrを生成する。レジスタ１１は、設定される値により、ＳＤＲ動作またはＤＤＲ動作のどちらか一方を選択する選択信号sel0を生成する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First embodiment]
FIG. 1 is a block diagram showing a first embodiment of the present invention. Here, the same components as those in FIG. In FIG. 1, the address counter 10 generates an address signal addr of (n + 1) bits (n is an integer equal to or greater than 1) by counting operation in synchronization with the rate signal RATE. The register 11 generates a selection signal sel0 that selects either the SDR operation or the DDR operation according to the set value.

選択部１２は、選択信号sel0に応じてアドレスカウンタ１０からのアドレス信号addrのビットを選択して出力する。具体的には、選択部１２は、ＳＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]をそのまま出力し、ＤＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]の最下位ビットを除いたアドレス信号addr[n:1]を出力する。なお、選択部１２は、特許請求の範囲の第３の選択手段に相当する。 The selection unit 12 selects and outputs a bit of the address signal addr from the address counter 10 according to the selection signal sel0. Specifically, the selection unit 12 outputs the address signal addr [n: 0] from the address counter 10 as it is during the SDR operation, and the lowest order of the address signal addr [n: 0] from the address counter 10 during the DDR operation. The address signal addr [n: 1] excluding the bits is output. The selection unit 12 corresponds to third selection means in the claims.

パターンメモリ１３は、ＤＵＴ毎に異なるパターンデータが予め記憶されており、選択部１２からのアドレス信号addrに応じて該当するアドレスに記憶されているパターンデータPAT:M0を出力する。 The pattern memory 13 stores different pattern data for each DUT in advance, and outputs the pattern data PAT: M0 stored at the corresponding address according to the address signal addr from the selection unit 12.

ＡＮＤ回路１４は、アドレスカウンタ１０からのアドレス信号addrの０ビット目とレジスタ１１からの選択信号sel0を反転した値との論理積をとり、選択信号sel1として出力する。選択部１５は、ＡＮＤ回路１４からの選択信号sel1に応じてパターンメモリ１３からのパターンデータPAT:M0の０ビット目または１ビット目のどちらか一方を選択してパターンデータPAT:M0Aとして出力する。ＡＮＤ回路１６は、パターンメモリ１３からのパターンデータPAT:M0の１ビット目とレジスタ１１からの選択信号sel0との論理積をとり、パターンデータPAT:M0Cとして出力する。なお、選択部１５とＡＮＤ回路１６は、特許請求の範囲の第１の選択手段に相当し、パターンデータPAT:M0AとパターンデータPAT:M0Cは、特許請求の範囲の第１の選択パターンデータに相当する。 The AND circuit 14 calculates the logical product of the 0th bit of the address signal addr from the address counter 10 and a value obtained by inverting the selection signal sel0 from the register 11 and outputs it as the selection signal sel1. The selection unit 15 selects either the 0th bit or the 1st bit of the pattern data PAT: M0 from the pattern memory 13 in accordance with the selection signal sel1 from the AND circuit 14 and outputs it as pattern data PAT: M0A. . The AND circuit 16 calculates the logical product of the first bit of the pattern data PAT: M0 from the pattern memory 13 and the selection signal sel0 from the register 11, and outputs the logical product as the pattern data PAT: M0C. The selection unit 15 and the AND circuit 16 correspond to the first selection means in the claims, and the pattern data PAT: M0A and the pattern data PAT: M0C are included in the first selection pattern data in the claims. Equivalent to.

選択部１７は、パターン制御信号CNT_SIGAに応じてパターン発生器１からのパターンデータPAT:A0または選択部１５からのパターンデータPAT:M0Aのどちらか一方を選択してパターンデータPAT:A1として出力する。選択部１８は、パターン制御信号CNT_SIGCに応じてパターン発生器１からのパターンデータPAT:C0またはＡＮＤ回路１６からのパターンデータPAT:M0Cのどちらか一方を選択してパターンデータPAT:C1として出力する。なお、選択部１７と選択部１８は、特許請求の範囲の第２の選択手段に相当し、パターンデータPAT:A1とパターンデータPAT:C1は、特許請求の範囲の第２の選択パターンデータに相当する。 The selection unit 17 selects either pattern data PAT: A0 from the pattern generator 1 or pattern data PAT: M0A from the selection unit 15 according to the pattern control signal CNT_SIGA, and outputs it as pattern data PAT: A1. . The selection unit 18 selects either pattern data PAT: C0 from the pattern generator 1 or pattern data PAT: M0C from the AND circuit 16 according to the pattern control signal CNT_SIGC, and outputs it as pattern data PAT: C1. . The selection unit 17 and the selection unit 18 correspond to the second selection unit in the claims, and the pattern data PAT: A1 and the pattern data PAT: C1 are included in the second selection pattern data in the claims. Equivalent to.

フォーマッタ１９は、選択部１７からのパターンデータPAT:A1と選択部１８からのパターンデータPAT:C1を用いてタイミング発生器２からのエッジタイミングでＤＵＴ１００に印加する試験信号PAT:POUTを生成する。 The formatter 19 generates the test signal PAT: POUT to be applied to the DUT 100 at the edge timing from the timing generator 2 using the pattern data PAT: A1 from the selection unit 17 and the pattern data PAT: C1 from the selection unit 18.

このような装置の動作を図２および図３を用いて説明する。
図２は図１に示す半導体試験装置のパターン生成部分のタイミングチャートである。具体的には、図２（ａ）はＳＤＲ動作時のタイミングチャート、図２（ｂ）はＤＤＲ動作時のタイミングチャートである。また、図３はパターンメモリ１３に記憶されるパターンデータの格納イメージ図である。 The operation of such an apparatus will be described with reference to FIGS.
FIG. 2 is a timing chart of the pattern generation portion of the semiconductor test apparatus shown in FIG. Specifically, FIG. 2A is a timing chart during SDR operation, and FIG. 2B is a timing chart during DDR operation. FIG. 3 is a storage image diagram of pattern data stored in the pattern memory 13.

まず、ＳＤＲ動作を図２（ａ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、図３に示すように、パターンメモリ１３に予めパターンデータを書き込んでおく。具体的には、パターンメモリ１３の１アドレスに２種類のパターンデータを書き込む。パターンメモリ１３のアドレス0x0にパターンデータM0_0、M0_1を書き込み、アドレス0x1にパターンデータM0_2、M0_3を書き込む。すなわち、アドレス0xm（mは０以上の整数）にパターンデータM0_(2m)、M0_(2m+1)を書き込む。 First, the SDR operation will be described with reference to FIG. An arithmetic control unit (not shown) for comprehensively controlling the semiconductor test apparatus writes pattern data in the pattern memory 13 in advance as shown in FIG. Specifically, two types of pattern data are written to one address of the pattern memory 13. Pattern data M0_0 and M0_1 are written to address 0x0 of the pattern memory 13, and pattern data M0_2 and M0_3 are written to address 0x1. That is, pattern data M0_ (2m) and M0_ (2m + 1) are written at address 0xm (m is an integer of 0 or more).

また、レジスタ１１は、演算制御部（図示せず）から０（ローレベル）が設定され、ローレベルの選択信号sel0を出力する。ＡＮＤ回路１６は、一方の入力端子にローレベルの選択信号sel0が入力されるので、ローレベルのパターンデータPAT:M0Cを出力する。 The register 11 is set to 0 (low level) from an arithmetic control unit (not shown) and outputs a low level selection signal sel0. The AND circuit 16 outputs the low level pattern data PAT: M0C because the low level selection signal sel0 is input to one input terminal.

パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0のみを出力し、パターンデータPAT:C0は出力しない。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2でパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させて出力する。すなわち、パターン発生器１は、レート信号RATEが時刻tl（lは０以上の整数）の時にパターンデータPAT:A0の値A0_lを出力する。 The pattern generator 1 outputs only the pattern data PAT: A0 in synchronization with the rate signal RATE, and does not output the pattern data PAT: C0. Specifically, the pattern generator 1 sequentially changes and outputs the value of the pattern data PAT: A0 as A0_0, A0_1, and A0_2 when the rate signal RATE is from time t0 to t2. That is, the pattern generator 1 outputs the value A0_l of the pattern data PAT: A0 when the rate signal RATE is time tl (l is an integer of 0 or more).

アドレスカウンタ１０は、レート信号RATEが時刻t0の時からレート信号RATEに同期してアドレス信号addrのカウントアップを始める。選択部１２は、アドレスカウンタ１０からのアドレス信号addrの１ビット目からｎビット目までを選択して出力する。このため、レート信号RATEが時刻t0、t1の時にはパターンメモリ１３へ入力されるアドレス信号addrは0x0となり、レート信号RATEが時刻t2、t3の時にはパターンメモリ１３へ入力されるアドレス信号addrは0x1となる。すなわち、パターンメモリ１３へ入力されるアドレス信号は２レート毎にカウントアップされる形になる。 The address counter 10 starts counting up the address signal addr in synchronization with the rate signal RATE from the time when the rate signal RATE is time t0. The selection unit 12 selects and outputs from the first bit to the n-th bit of the address signal addr from the address counter 10. Therefore, when the rate signal RATE is at times t0 and t1, the address signal addr input to the pattern memory 13 is 0x0, and when the rate signal RATE is at times t2 and t3, the address signal addr input to the pattern memory 13 is 0x1. Become. That is, the address signal input to the pattern memory 13 is counted up every two rates.

パターンメモリ１３は、レート信号RATEが時刻t0、t1の時にはパターンデータの０ビット目にM0_0、１ビット目にM0_1を出力し、レート信号RATEが時刻t2、t3の時にはパターンデータの０ビット目にM0_2、１ビット目にM0_3を出力する。ＡＮＤ回路１４は、アドレスカウンタ１０からのアドレス信号addrの０ビット目に同期して選択信号sel1を出力する。すなわち、アドレス信号addrの０ビット目がローレベルの時は選択信号sel1もローレベルになり、アドレス信号addrの０ビット目がハイレベルの時は選択信号sel1もハイレベルになる。 The pattern memory 13 outputs M0_0 at the 0th bit of the pattern data when the rate signal RATE is at times t0 and t1, and M0_1 at the 1st bit. When the rate signal RATE is at times t2 and t3, the pattern memory 13 outputs the 0th bit of the pattern data. M0_2 is output to the first bit of M0_2. The AND circuit 14 outputs the selection signal sel1 in synchronization with the 0th bit of the address signal addr from the address counter 10. That is, when the 0th bit of the address signal addr is at a low level, the selection signal sel1 is also at a low level, and when the 0th bit of the address signal addr is at a high level, the selection signal sel1 is also at a high level.

選択部１５は、レート信号RATEが時刻t0の時にはパターンメモリ１３からのパターンデータPAT:M0の０ビット目を選択し、レート信号RATEが時刻t1の時にはパターンデータPAT:M0の１ビット目を選択する。以下同様に、レート信号RATEが時刻t2の時にはパターンメモリ１３からのパターンデータPAT:M0の０ビット目を選択し、レート信号RATEが時刻t3の時にはパターンデータPAT:M0の１ビット目を選択する。すなわち、選択部１５は、偶数レートの時（レート信号RATEが時刻がt0、t2、・・・の時）にはパターンメモリ１３からのパターンデータPAT:M0の０ビット目を選択し、奇数レートの時（レート信号RATEが時刻がt1、t3、・・・の時）にはパターンメモリ１３からのパターンデータPAT:M0の１ビット目を選択する。 The selection unit 15 selects the 0th bit of the pattern data PAT: M0 from the pattern memory 13 when the rate signal RATE is time t0, and selects the first bit of the pattern data PAT: M0 when the rate signal RATE is time t1. To do. Similarly, when the rate signal RATE is time t2, the 0th bit of the pattern data PAT: M0 from the pattern memory 13 is selected, and when the rate signal RATE is time t3, the first bit of the pattern data PAT: M0 is selected. . That is, the selector 15 selects the 0th bit of the pattern data PAT: M0 from the pattern memory 13 when the rate is an even rate (when the rate signal RATE is at time t0, t2,...). (When the rate signal RATE is at time t1, t3,...), The first bit of the pattern data PAT: M0 from the pattern memory 13 is selected.

選択部１７は、レート信号RATEが時刻t0の時にはパターン制御信号CNT_SIGAがハイレベルなので、選択部１５からのパターンデータPAT:M0Aを選択し、レート信号RATEが時刻t1の時にはパターン制御信号CNT_SIGAがローレベルなので、パターン発生器１からのパターンデータPAT:A0を選択する。以下同様に、レート信号RATEが時刻t2、t3の時にはパターン制御信号CNT_SIGAがハイレベルなので、選択部１５からのパターンデータPAT:M0Aを選択し、レート信号RATEが時刻t4の時にはパターン制御信号CNT_SIGAがローレベルなので、パターン発生器１からのパターンデータPAT:A0を選択する。すなわち、選択部１７は、パターン制御信号CNT_SIGAがハイレベルの時には選択部１５からのパターンデータPAT:M0Aを選択し、パターン制御信号CNT_SIGAがローレベルの時にはパターン発生器１からのパターンデータPAT:A0を選択する。 Since the pattern control signal CNT_SIGA is high when the rate signal RATE is time t0, the selection unit 17 selects the pattern data PAT: M0A from the selection unit 15, and when the rate signal RATE is time t1, the pattern control signal CNT_SIGA is low. Since the level is selected, the pattern data PAT: A0 from the pattern generator 1 is selected. Similarly, since the pattern control signal CNT_SIGA is at a high level when the rate signal RATE is at times t2 and t3, the pattern data PAT: M0A from the selection unit 15 is selected. When the rate signal RATE is at time t4, the pattern control signal CNT_SIGA is Since the level is low, the pattern data PAT: A0 from the pattern generator 1 is selected. That is, the selection unit 17 selects the pattern data PAT: M0A from the selection unit 15 when the pattern control signal CNT_SIGA is high level, and the pattern data PAT: A0 from the pattern generator 1 when the pattern control signal CNT_SIGA is low level. Select.

フォーマッタ１９は、選択部１７からのパターンデータPAT:A1を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:POUTを生成する。例えば、レート信号RATEが時刻t0には、選択部１５からのパターンデータPAT:M0Aの出力値M0_0を用いて試験信号PAT:POUTを生成する。そして、レート信号RATEが時刻t1には、パターン発生器１からのパターンデータPAT:A0の出力値A0_1を用いて試験信号PAT:POUTを生成する。以下同様に、レート信号RATEが時刻t2、t3には、選択部１５からのパターンデータPAT:M0Aの出力値M0_2、M0_3を用いて試験信号PAT:POUTを生成し、レート信号RATEが時刻t4には、パターン発生器１からのパターンデータPAT:A0の出力値A0_4を用いて試験信号PAT:POUTを生成する。 The formatter 19 generates the test signal PAT: POUT at the edge timing from the timing generator 2 using the pattern data PAT: A1 from the selection unit 17. For example, when the rate signal RATE is time t0, the test signal PAT: POUT is generated using the output value M0_0 of the pattern data PAT: M0A from the selection unit 15. Then, when the rate signal RATE is time t1, the test signal PAT: POUT is generated using the output value A0_1 of the pattern data PAT: A0 from the pattern generator 1. Similarly, when the rate signal RATE is at times t2 and t3, the test signal PAT: POUT is generated using the output values M0_2 and M0_3 of the pattern data PAT: M0A from the selection unit 15, and the rate signal RATE is at time t4. Generates the test signal PAT: POUT using the output value A0_4 of the pattern data PAT: A0 from the pattern generator 1.

次に、ＤＤＲ動作を図２（ｂ）を用いて説明する。ＳＤＲ動作時と同様に、半導体試験装置を統括的に制御する演算制御部（図示せず）は、図３に示すように、パターンメモリ１３に予めパターンデータを書き込んでおく。また、レジスタ１１は、演算制御部（図示せず）から１（ハイレベル）が設定され、ハイレベルの選択信号sel0を出力する。ＡＮＤ回路１４は、一方の入力端子にハイレベルの選択信号sel0が入力されるので、ローレベルの選択信号sel1を出力する。 Next, the DDR operation will be described with reference to FIG. As in the SDR operation, an arithmetic control unit (not shown) that comprehensively controls the semiconductor test apparatus writes pattern data in the pattern memory 13 in advance as shown in FIG. The register 11 is set to 1 (high level) from an arithmetic control unit (not shown), and outputs a high level selection signal sel0. Since the high level selection signal sel0 is input to one of the input terminals, the AND circuit 14 outputs the low level selection signal sel1.

パターン発生器１は、演算制御部（図示せず）から設定されてＤＤＲ動作し、レート信号RATEに同期してパターンデータPAT:A0およびパターンデータPAT:C0を出力する。具体的には、パターン発生器１はレート信号RATEが時刻t0〜t2の間でパターンデータPAT:A0の値をA0_0、A0_1、A0_2と順次変化させ、パターンデータPAT:C0の値をC0_0、C0_1、C0_2と順次変化させて出力する。すなわち、パターン発生器１はレート信号RATEが時刻tj（jは０以上の整数）の時にパターンデータPAT:A0の値A0_jを出力し、パターンデータPAT:C0の値C0_jを出力する。 The pattern generator 1 is set by an arithmetic control unit (not shown), performs DDR operation, and outputs pattern data PAT: A0 and pattern data PAT: C0 in synchronization with the rate signal RATE. Specifically, the pattern generator 1 sequentially changes the value of the pattern data PAT: A0 as A0_0, A0_1, and A0_2 when the rate signal RATE is between time t0 and t2, and the value of the pattern data PAT: C0 is changed to C0_0, C0_1. , C0_2 and change sequentially. That is, the pattern generator 1 outputs the value A0_j of the pattern data PAT: A0 and the value C0_j of the pattern data PAT: C0 when the rate signal RATE is time tj (j is an integer of 0 or more).

アドレスカウンタ１０は、レート信号RATEが時刻t0からレート信号RATEに同期してアドレス信号addrのカウントアップを始める。選択部１２は、アドレスカウンタ１０からのアドレス信号addrの０ビット目からｎビット目までを選択して出力する。このため、レート信号RATEが時刻tj（jは０以上の整数）の時にはパターンメモリ１３へ入力されるアドレス信号は0xjとなる。すなわち、パターンメモリ１３へ入力されるアドレス信号はレート毎にカウントアップされる形になる。 The address counter 10 starts counting up the address signal addr in synchronization with the rate signal RATE from the time t0. The selection unit 12 selects and outputs the 0th bit to the nth bit of the address signal addr from the address counter 10. For this reason, when the rate signal RATE is time tj (j is an integer of 0 or more), the address signal input to the pattern memory 13 is 0xj. That is, the address signal input to the pattern memory 13 is counted up for each rate.

パターンメモリ１３は、レート信号RATEが時刻t0の時にはパターンデータの０ビット目にM0_0、１ビット目にM0_1を出力し、レート信号RATEが時刻t1の時にはパターンデータの０ビット目にM0_2、１ビット目にM0_3を出力する。以下同様に、レート信号RATEが時刻tj（jは０以上の整数）の時にはパターンデータの０ビット目にM0_(2j)、１ビット目にM0_(2j+1)を出力する。 When the rate signal RATE is time t0, the pattern memory 13 outputs M0_1 at the 0th bit of the pattern data and M0_1 at the 1st bit. When the rate signal RATE is the time t1, the pattern memory 13 outputs M0_2 and 1 bit at the 0th bit of the pattern data. Output M0_3 to the eyes. Similarly, when the rate signal RATE is time tj (j is an integer of 0 or more), M0_ (2j) is output as the 0th bit of the pattern data and M0_ (2j + 1) is output as the 1st bit.

選択部１５は、レート信号RATEの時刻にかかわらず、パターンメモリ１３からのパターンデータPAT:M0の０ビット目を選択する。ＡＮＤ回路１６は、レート信号RATEの時刻にかかわらず、パターンメモリ１３からのパターンデータPAT:M0の１ビット目を出力する。 The selection unit 15 selects the 0th bit of the pattern data PAT: M0 from the pattern memory 13 regardless of the time of the rate signal RATE. The AND circuit 16 outputs the first bit of the pattern data PAT: M0 from the pattern memory 13 regardless of the time of the rate signal RATE.

選択部１８は、レート信号RATEが時刻t0の時にはパターン制御信号CNT_SIGCがローレベルなので、パターン発生器１からのパターンデータPAT:C0を選択し、レート信号RATEが時刻t1の時にはパターン制御信号CNT_SIGCがハイレベルなので、ＡＮＤ回路１６からのパターンデータPAT:M0Cを選択する。以下同様に、レート信号RATEが時刻t2の時にはパターン制御信号CNT_SIGCがローレベルなので、パターン発生器１からのパターンデータPAT:C0を選択し、レート信号RATEが時刻t3の時にはパターン制御信号CNT_SIGCがハイレベルなので、ＡＮＤ回路１６からのパターンデータPAT:M0Cを選択する。すなわち、選択部１８は、パターン制御信号CNT_SIGCがハイレベルの時にはＡＮＤ回路１６からのパターンデータPAT:M0Cを選択し、パターン制御信号CNT_SIGCがローレベルの時にはパターン発生器１からのパターンデータPAT:C0を選択する。 Since the pattern control signal CNT_SIGC is low when the rate signal RATE is time t0, the selection unit 18 selects the pattern data PAT: C0 from the pattern generator 1, and when the rate signal RATE is time t1, the pattern control signal CNT_SIGC is Since the level is high, the pattern data PAT: M0C from the AND circuit 16 is selected. Similarly, since the pattern control signal CNT_SIGC is low when the rate signal RATE is time t2, the pattern data PAT: C0 from the pattern generator 1 is selected, and when the rate signal RATE is time t3, the pattern control signal CNT_SIGC is high. Since it is level, the pattern data PAT: M0C from the AND circuit 16 is selected. That is, the selection unit 18 selects the pattern data PAT: M0C from the AND circuit 16 when the pattern control signal CNT_SIGC is high level, and the pattern data PAT: C0 from the pattern generator 1 when the pattern control signal CNT_SIGC is low level. Select.

なお、図示しない記憶部が、パターン制御信号CNT_SIGAとパターン制御信号CNT_SIGCのパターンデータを記憶しており、レート信号RATEに同期してそのパターンデータを出力することにより、パターン制御信号CNT_SIGAとパターン制御信号CNT_SIGCが生成される。 A storage unit (not shown) stores pattern data of the pattern control signal CNT_SIGA and the pattern control signal CNT_SIGC. By outputting the pattern data in synchronization with the rate signal RATE, the pattern control signal CNT_SIGA and the pattern control signal are output. CNT_SIGC is generated.

フォーマッタ１９は、選択部１７からのパターンデータPAT:A1および選択部１８からのパターンデータPAT:C1をそれぞれ用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:POUTを生成する。例えば、レート信号RATEが時刻t0の前半には選択部１５からのパターンデータPAT:M0Aの出力値M0_0を用いて試験信号PAT:POUTを生成し、レート信号RATEが時刻t0の後半にはパターン発生器１からのパターンデータPAT:M0Cの出力値C0_0を用いて試験信号PAT:POUTを生成する。以下同様に、レート信号RATEが時刻t1の前半にはパターン発生器１からのパターンデータPAT:A0の出力値A0_1を用いて試験信号PAT:POUTを生成し、レート信号RATEが時刻t1の後半にはＡＮＤ回路１６からのパターンデータPAT:M0Cの出力値M0_3を用いて試験信号PAT:POUTを生成する。 The formatter 19 generates the test signal PAT: POUT at the edge timing from the timing generator 2 using the pattern data PAT: A1 from the selection unit 17 and the pattern data PAT: C1 from the selection unit 18, respectively. For example, the test signal PAT: POUT is generated using the output value M0_0 of the pattern data PAT: M0A from the selection unit 15 in the first half of the time t0, and the pattern signal is generated in the second half of the time t0. The test signal PAT: POUT is generated using the output value C0_0 of the pattern data PAT: M0C from the device 1. Similarly, the test signal PAT: POUT is generated by using the output value A0_1 of the pattern data PAT: A0 from the pattern generator 1 in the first half of the time t1, and the rate signal RATE is generated in the second half of the time t1. Generates the test signal PAT: POUT using the output value M0_3 of the pattern data PAT: M0C from the AND circuit 16.

このように、パターンメモリ１３が１アドレスに２つのパターンデータを記憶し、パターン発生器１からの２つのパターンデータとパターンメモリ１３からの２つのパターンデータを選択部１７と選択部１８がそれぞれ選択する。フォーマッタ１９が選択された２つのパターンデータを用いてレート信号RATEの立ち上がりエッジ、立ち下がりエッジのそれぞれに同期して試験信号を生成し、ＤＵＴ１００へ印加する。これにより、パターンメモリ１３が１レートで２つのパターンデータを出力することができるので、レート信号の動作周波数を２倍に変更することなく、パターンメモリ１３を用いてＤＤＲ方式で動作することができる。 In this way, the pattern memory 13 stores two pattern data at one address, and the selection unit 17 and the selection unit 18 select two pattern data from the pattern generator 1 and two pattern data from the pattern memory 13, respectively. To do. The formatter 19 generates test signals in synchronization with the rising edge and falling edge of the rate signal RATE using the two selected pattern data, and applies the test signal to the DUT 100. Thereby, since the pattern memory 13 can output two pattern data at one rate, the pattern memory 13 can be operated by the DDR method without changing the operating frequency of the rate signal to twice. .

［第２の実施例］
図４は、本発明の第２の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。図４において、選択部１２、パターンメモリ１３、ＡＮＤ回路１４、選択部１５およびＡＮＤ回路１６の代わりに、選択部２０、選択部２１、パターンメモリ２２、ＡＮＤ回路２３、選択部２４および選択部２５が設けられる。 [Second Embodiment]
FIG. 4 is a block diagram showing a second embodiment of the present invention. Here, the same components as those in FIG. In FIG. 4, instead of the selection unit 12, the pattern memory 13, the AND circuit 14, the selection unit 15 and the AND circuit 16, the selection unit 20, the selection unit 21, the pattern memory 22, the AND circuit 23, the selection unit 24, and the selection unit 25. Is provided.

選択部２０および選択部２１は、選択信号sel0に応じてアドレスカウンタ１０からのアドレス信号addrのビットを選択して出力する。具体的には、選択部２０は、ＳＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]のうちアドレス信号addr[n:k]を出力し、ＤＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]のうちアドレス信号addr[n:k-1]を出力する。 The selection unit 20 and the selection unit 21 select and output a bit of the address signal addr from the address counter 10 according to the selection signal sel0. Specifically, the selection unit 20 outputs the address signal addr [n: k] among the address signals addr [n: 0] from the address counter 10 during the SDR operation, and the address signal from the address counter 10 during the DDR operation. The address signal addr [n: k-1] is output from addr [n: 0].

また、選択部２１は、ＳＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]のうちアドレス信号addr[k-1:0]を選択信号sel3として出力し、ＤＤＲ動作時にはアドレスカウンタ１０からのアドレス信号addr[n:0]のうちアドレス信号addr[k-2:0]を１ビット左シフトして最下位ビットを０とした値を選択信号sel3として出力する。なお、選択部２０は、特許請求の範囲の第３の選択手段に相当する。 The selection unit 21 outputs the address signal addr [k-1: 0] as the selection signal sel3 among the address signals addr [n: 0] from the address counter 10 during the SDR operation, and from the address counter 10 during the DDR operation. The address signal addr [k-2: 0] of the first address signal addr [n: 0] is left-shifted by 1 bit and the value with the least significant bit set to 0 is output as the selection signal sel3. The selection unit 20 corresponds to the third selection unit in the claims.

パターンメモリ２２は、ＤＵＴ毎に異なるパターンデータが予め記憶されており、選択部２０からのアドレス信号addrに応じて該当するアドレスに記憶されているパターンデータPAT:M0を出力する。ＡＮＤ回路２３は、アドレスカウンタ１０からのアドレス信号addr[(k-2):0]とレジスタ１１からの選択信号sel0との論理積をとり、選択信号sel2として出力する。 The pattern memory 22 stores different pattern data for each DUT in advance, and outputs the pattern data PAT: M0 stored at the corresponding address in accordance with the address signal addr from the selection unit 20. The AND circuit 23 calculates the logical product of the address signal addr [(k−2): 0] from the address counter 10 and the selection signal sel0 from the register 11 and outputs it as the selection signal sel2.

選択部２４は、選択部２１からの選択信号sel3に応じてパターンメモリ２２からのパターンデータPAT:M0のいずれかのビットを選択してパターンデータPAT:M0Aとして出力する。選択部２５は、ＡＮＤ回路２３からの選択信号sel2に応じてパターンメモリ２２からのパターンデータPAT:M0の奇数ビットのいずれかを選択してパターンデータPAT:M0Cとして出力する。なお、選択部２４および選択部２５は、特許請求の範囲の第１の選択手段に相当する。 The selection unit 24 selects any bit of the pattern data PAT: M0 from the pattern memory 22 according to the selection signal sel3 from the selection unit 21 and outputs the selected bit as pattern data PAT: M0A. The selection unit 25 selects one of the odd bits of the pattern data PAT: M0 from the pattern memory 22 according to the selection signal sel2 from the AND circuit 23, and outputs it as pattern data PAT: M0C. The selection unit 24 and the selection unit 25 correspond to the first selection unit in the claims.

このような装置の動作を図５および図６を用いて説明する。
図５は図４に示す半導体試験装置のパターン生成部分のタイミングチャートである。具体的には、図５（ａ）はＳＤＲ動作時のタイミングチャート、図５（ｂ）はＤＤＲ動作時のタイミングチャートである。また、図６はパターンメモリ２２に記憶されるパターンデータの格納イメージ図である。 The operation of such an apparatus will be described with reference to FIGS.
FIG. 5 is a timing chart of the pattern generation portion of the semiconductor test apparatus shown in FIG. Specifically, FIG. 5A is a timing chart during the SDR operation, and FIG. 5B is a timing chart during the DDR operation. FIG. 6 is a storage image diagram of pattern data stored in the pattern memory 22.

まず、ＳＤＲ動作を図５（ａ）を用いて説明する。半導体試験装置を統括的に制御する演算制御部（図示せず）は、図６に示すように、パターンメモリ２２に予めパターンデータを書き込んでおく。具体的には、パターンメモリ２２の１アドレスに(p+1)個（pは２以上の整数）のパターンデータを書き込む。パターンメモリ２２のアドレス0x0にパターンデータM0_0、M0_1、・・・、M0_(p-1)、M0_pを書き込み、アドレス0x1にパターンデータM0_(p+1)、M0_(p+2)、・・・、M0_(2p-1)、M0_(2p)を書き込む。すなわち、アドレス0xq（qは０以上の整数）にパターンデータM0_(pq)、M0_(pq+1)、・・・、M0_(pq+p)を書き込む。 First, the SDR operation will be described with reference to FIG. An arithmetic control unit (not shown) that comprehensively controls the semiconductor test apparatus writes pattern data in the pattern memory 22 in advance as shown in FIG. Specifically, (p + 1) (p is an integer of 2 or more) pattern data is written to one address of the pattern memory 22. Pattern data M0_0, M0_1,..., M0_ (p-1), M0_p are written into address 0x0 of the pattern memory 22, and pattern data M0_ (p + 1), M0_ (p + 2),. , M0_ (2p-1) and M0_ (2p) are written. That is, pattern data M0_ (pq), M0_ (pq + 1),..., M0_ (pq + p) are written at address 0xq (q is an integer equal to or greater than 0).

例えば、図５に示す実施例ではＰ＝３の場合を示している。具体的には、アドレス0x0のbit[0]〜bit[3]にM0_0〜M0_3を書き込み、アドレス0x1のbit[4]〜bit[7]にM0_4〜M0_7を書き込む。 For example, the embodiment shown in FIG. 5 shows a case where P = 3. Specifically, M0_0 to M0_3 are written to bit [0] to bit [3] of address 0x0, and M0_4 to M0_7 are written to bit [4] to bit [7] of address 0x1.

また、レジスタ１１は、演算制御部（図示せず）から０（ローレベル）が設定され、ローレベルの選択信号sel0を出力する。ＡＮＤ回路２３は、一方の入力端子にローレベルの選択信号sel0が入力されるので、ローレベルの選択信号sel2を出力する。 The register 11 is set to 0 (low level) from an arithmetic control unit (not shown) and outputs a low level selection signal sel0. Since the low level selection signal sel0 is input to one input terminal of the AND circuit 23, the AND circuit 23 outputs the low level selection signal sel2.

パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0のみを出力し、パターンデータPAT:C0は出力しない。すなわち、パターン発生器１は、レート信号RATEが時刻tj（jは０以上の整数）の時にパターンデータPAT:A0の値A0_jを出力する。 The pattern generator 1 outputs only the pattern data PAT: A0 in synchronization with the rate signal RATE, and does not output the pattern data PAT: C0. That is, the pattern generator 1 outputs the value A0_j of the pattern data PAT: A0 when the rate signal RATE is time tj (j is an integer equal to or greater than 0).

アドレスカウンタ１０は、レート信号RATEが時刻t0の時からレート信号RATEに同期してアドレス信号addrのカウントアップを始める。選択部２０は、アドレスカウンタ１０からのアドレス信号addrのビットｋからビットｎまでを選択して出力する。図５に示す実施例ではｋ＝２の場合を示しており、選択部２０は、アドレスカウンタ１０からのアドレス信号addrのビット２からビットｎまでを選択して出力する。 The address counter 10 starts counting up the address signal addr in synchronization with the rate signal RATE from the time when the rate signal RATE is time t0. The selection unit 20 selects and outputs bits k to n of the address signal addr from the address counter 10. In the embodiment shown in FIG. 5, the case of k = 2 is shown, and the selection unit 20 selects and outputs bits 2 to n of the address signal addr from the address counter 10.

このため、パターンメモリ２２へ入力されるアドレス信号addrは２^kレート毎にカウントアップされる形になる。図５に示す実施例では、パターンメモリ２２へ入力されるアドレス信号addrは４レート毎にカウントアップされる形になる。 Therefore, the address signal addr input to the pattern memory 22 is counted up every 2 ^k rate. In the embodiment shown in FIG. 5, the address signal addr input to the pattern memory 22 is counted up every four rates.

パターンメモリ２２は、レート信号RATEが時刻t0〜t(2^k)まではアドレス0x0に記憶されているパターンデータPAT:M0を出力する。図５に示す実施例では、レート信号RATEが時刻t0〜t3まではアドレス0x0に記憶されているパターンデータPAT:M0の値M0_0〜M0_3を出力し、レート信号RATEが時刻t4〜t7まではアドレス0x1に記憶されているパターンデータPAT:M0の値M0_4〜M0_7を出力する。 The pattern memory 22 outputs the pattern data PAT: M0 stored in the address 0x0 until the rate signal RATE is from time t0 to t (2 ^k ). In the embodiment shown in FIG. 5, when the rate signal RATE is from time t0 to t3, the pattern data PAT: M0 values M0_0 to M0_3 stored in the address 0x0 are output, and the rate signal RATE is the address from time t4 to t7. The pattern data PAT: M0 values M0_4 to M0_7 stored in 0x1 are output.

選択部２１は、アドレスカウンタ１０からのアドレス信号addrのうち下位のｋビットを選択して選択信号sel3として出力する。図５に示す実施例では、アドレス信号addr[1:0]を選択して選択信号sel3として出力する。 The selection unit 21 selects the lower k bits of the address signal addr from the address counter 10 and outputs it as the selection signal sel3. In the embodiment shown in FIG. 5, the address signal addr [1: 0] is selected and output as the selection signal sel3.

そして、選択部２４は、選択信号sel3に応じてパターンデータPAT:M0のビットを選択する。例えば、レート信号RATEが時刻t0の時にはパターンデータPAT:M0の０ビット目であるM0_0を選択し、レート信号RATEが時刻t1の時にはパターンデータPAT:M0の１ビット目であるM0_1を選択する。 Then, the selection unit 24 selects the bit of the pattern data PAT: M0 according to the selection signal sel3. For example, when the rate signal RATE is time t0, M0_0 that is the 0th bit of the pattern data PAT: M0 is selected, and when the rate signal RATE is time t1, M0_1 that is the 1st bit of the pattern data PAT: M0 is selected.

選択部１７は、パターン制御信号CNT_SIGAがハイレベルの時には選択部２４からのパターンデータPAT:M0Aを選択し、パターン制御信号CNT_SIGAがローレベルの時にはパターン発生器１からのパターンデータPAT:A0を選択する。フォーマッタ１９は、選択部１７からのパターンデータPAT:A1を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:POUTを生成する。 The selection unit 17 selects the pattern data PAT: M0A from the selection unit 24 when the pattern control signal CNT_SIGA is high level, and selects the pattern data PAT: A0 from the pattern generator 1 when the pattern control signal CNT_SIGA is low level. To do. The formatter 19 generates the test signal PAT: POUT at the edge timing from the timing generator 2 using the pattern data PAT: A1 from the selection unit 17.

次に、ＤＤＲ動作を図５（ｂ）を用いて説明する。ＳＤＲ動作時と同様に、半導体試験装置を統括的に制御する演算制御部（図示せず）は、図６に示すように、パターンメモリ２２に予めパターンデータを書き込んでおく。また、レジスタ１１は、演算制御部（図示せず）から１（ハイレベル）が設定され、ハイレベルの選択信号sel0を出力する。 Next, the DDR operation will be described with reference to FIG. As in the SDR operation, an arithmetic control unit (not shown) that comprehensively controls the semiconductor test apparatus writes pattern data in the pattern memory 22 in advance as shown in FIG. The register 11 is set to 1 (high level) from an arithmetic control unit (not shown), and outputs a high level selection signal sel0.

ＡＮＤ回路２３は、一方の入力端子にハイレベルの選択信号sel0が入力されるので、アドレスカウンタ１０からのアドレス信号addrの下位（ｋ−１）ビットを出力する。図５に示す実施例では、アドレスカウンタ１０からのアドレス信号addr[0]を出力する。 The AND circuit 23 outputs the lower (k−1) bits of the address signal addr from the address counter 10 because the high-level selection signal sel0 is input to one input terminal. In the embodiment shown in FIG. 5, the address signal addr [0] from the address counter 10 is output.

パターン発生器１は、レート信号RATEに同期してパターンデータPAT:A0およびパターンデータPAT:C0を出力する。すなわち、パターン発生器１はレート信号RATEが時刻tj（jは０以上の整数）の時にパターンデータPAT:A0の値A0_jを出力すると共にパターンデータPAT:C0の値C0_jを出力する。図５に示す実施例では、パターン発生器１はレート信号RATEが時刻t0の時にパターンデータPAT:A0の値A0_0を出力すると共にパターンデータPAT:C0の値C0_0を出力し、レート信号RATEが時刻t1の時にパターンデータPAT:A0の値A0_1を出力すると共にパターンデータPAT:C0の値C0_1を出力する。 The pattern generator 1 outputs pattern data PAT: A0 and pattern data PAT: C0 in synchronization with the rate signal RATE. That is, the pattern generator 1 outputs the value A0_j of the pattern data PAT: A0 and the value C0_j of the pattern data PAT: C0 when the rate signal RATE is time tj (j is an integer of 0 or more). In the embodiment shown in FIG. 5, the pattern generator 1 outputs the value A0_0 of the pattern data PAT: A0 and the value C0_0 of the pattern data PAT: C0 when the rate signal RATE is the time t0, and the rate signal RATE is the time. At time t1, the pattern data PAT: A0 value A0_1 is output and the pattern data PAT: C0 value C0_1 is output.

アドレスカウンタ１０は、レート信号RATEが時刻t0からレート信号RATEに同期してアドレス信号addrのカウントアップを始める。選択部２０は、アドレスカウンタ１０からのアドレス信号addrのビット（ｋ−１）からビットｎまでを選択して出力する。図５に示す実施例では、選択部２０は、アドレスカウンタ１０からのアドレス信号addrのビット１からビットｎまでを選択して出力する。 The address counter 10 starts counting up the address signal addr in synchronization with the rate signal RATE from the time t0. The selection unit 20 selects and outputs from bit (k−1) to bit n of the address signal addr from the address counter 10. In the embodiment shown in FIG. 5, the selection unit 20 selects and outputs bits 1 to n of the address signal addr from the address counter 10.

このため、パターンメモリ２２へ入力されるアドレス信号addrは２^k-1レート毎にカウントアップされる形になる。図５に示す実施例では、パターンメモリ２２へ入力されるアドレス信号addrは２レート毎にカウントアップされる形になる。 Therefore, the address signal addr input to the pattern memory 22 is counted up every 2 ^k-1 rates. In the embodiment shown in FIG. 5, the address signal addr input to the pattern memory 22 is counted up every two rates.

パターンメモリ２２は、レート信号RATEが時刻t0〜t(2^k-1)まではアドレス0x0に記憶されているパターンデータPAT:M0を出力する。図５に示す実施例では、レート信号RATEが時刻t0〜t1まではアドレス0x0に記憶されているパターンデータPAT:M0の値M0_0〜M0_3を出力し、レート信号RATEが時刻t2〜t3まではアドレス0x1に記憶されているパターンデータPAT:M0の値M0_4〜M0_7を出力する。 The pattern memory 22 outputs the pattern data PAT: M0 stored in the address 0x0 until the rate signal RATE is from time t0 to t (2 ^k-1 ). In the embodiment shown in FIG. 5, the pattern data PAT: M0 values M0_0 to M0_3 stored in the address 0x0 are output until the rate signal RATE is from time t0 to t1, and the address is output until the rate signal RATE is from time t2 to t3. The pattern data PAT: M0 values M0_4 to M0_7 stored in 0x1 are output.

選択部２１は、アドレスカウンタ１０からのアドレス信号addrのうち下位の（ｋ−１）ビットを１ビット左シフトして最下位ビットを０に固定した信号を選択信号sel3として出力する。図５に示す実施例では、レート信号RATEが偶数レートの時（時刻t0,t2,t4、・・・）には、選択部２１は、0x0の選択信号sel3を出力し、レート信号RATEが奇数レートの時（時刻t1,t3,t5、・・・）には、選択部２１は、0x2の選択信号sel3を出力する。 The selection unit 21 outputs, as the selection signal sel3, a signal in which the lower (k−1) bits of the address signal addr from the address counter 10 are shifted left by 1 bit and the least significant bit is fixed to 0. In the embodiment shown in FIG. 5, when the rate signal RATE is an even rate (time t0, t2, t4,...), The selection unit 21 outputs a selection signal sel3 of 0x0 and the rate signal RATE is an odd number. At the rate (time t1, t3, t5,...), The selection unit 21 outputs a 0x2 selection signal sel3.

選択部２４は、選択信号sel3に応じてパターンデータPAT:M0のビットを選択する。なお、選択信号sel3の最下位ビットが０固定となっているため、選択部２４は、レート毎にパターンデータPAT:M0の偶数ビットを選択して出力する。一方、選択部２５は、ＡＮＤ回路２３からの選択信号sel2に応じてレート毎にパターンデータPAT:M0の奇数ビットを選択して出力する。 The selection unit 24 selects the bit of the pattern data PAT: M0 according to the selection signal sel3. Since the least significant bit of the selection signal sel3 is fixed to 0, the selection unit 24 selects and outputs even bits of the pattern data PAT: M0 for each rate. On the other hand, the selection unit 25 selects and outputs odd bits of the pattern data PAT: M0 for each rate in accordance with the selection signal sel2 from the AND circuit 23.

選択部１７は、パターン制御信号CNT_SIGAがハイレベルの時には選択部２４からのパターンデータPAT:M0Aを選択し、パターン制御信号CNT_SIGAがローレベルの時にはパターン発生器１からのパターンデータPAT:A0を選択する。同様に、選択部１８は、パターン制御信号CNT_SIGCがハイレベルの時には選択部２５からのパターンデータPAT:M0Cを選択し、パターン制御信号CNT_SIGCがローレベルの時にはパターン発生器１からのパターンデータPAT:C0を選択する。フォーマッタ１９は、選択部１７からのパターンデータPAT:A1を用いて、タイミング発生器２からのエッジタイミングで試験信号PAT:POUTを生成する。 The selection unit 17 selects the pattern data PAT: M0A from the selection unit 24 when the pattern control signal CNT_SIGA is high level, and selects the pattern data PAT: A0 from the pattern generator 1 when the pattern control signal CNT_SIGA is low level. To do. Similarly, the selection unit 18 selects the pattern data PAT: M0C from the selection unit 25 when the pattern control signal CNT_SIGC is high level, and the pattern data PAT: P0 from the pattern generator 1 when the pattern control signal CNT_SIGC is low level. Select C0. The formatter 19 generates the test signal PAT: POUT at the edge timing from the timing generator 2 using the pattern data PAT: A1 from the selection unit 17.

このように、パターンメモリ２２が１アドレスに複数のパターンデータを記憶し、パターン発生器１からの２つのパターンデータとパターンメモリ２２からの複数のパターンデータを選択部１７と選択部１８がそれぞれ選択し、フォーマッタ１９が選択された２つのパターンデータを用いて試験信号を生成してＤＵＴ１００へ印加することにより、パターンメモリ２２が１レートで複数のパターンデータを出力することができるので、レート信号の動作周波数を変更することなく、パターンメモリ２２を用いてＤＤＲ方式で動作することができる。 As described above, the pattern memory 22 stores a plurality of pattern data at one address, and the selection unit 17 and the selection unit 18 select two pattern data from the pattern generator 1 and a plurality of pattern data from the pattern memory 22, respectively. The formatter 19 generates a test signal using the two selected pattern data and applies it to the DUT 100, so that the pattern memory 22 can output a plurality of pattern data at one rate. It is possible to operate in the DDR system using the pattern memory 22 without changing the operating frequency.

さらに、図１に示す第１の実施例と比較して、パターンメモリ２２の１アドレスに記憶されるパターンデータPAT:M0のビット幅が大きいため、レート信号RATEに対してパターンメモリ２２の出力周期を長く取ることができるので、パターンメモリ２２に比較的動作周波数の遅いデバイスを用いることができる。 Further, since the bit width of the pattern data PAT: M0 stored in one address of the pattern memory 22 is larger than that of the first embodiment shown in FIG. 1, the output cycle of the pattern memory 22 with respect to the rate signal RATE. Therefore, a device having a relatively slow operating frequency can be used for the pattern memory 22.

なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１に示す第１の実施例において、レジスタ１１から出力される選択信号sel0がローレベルの時にＳＤＲ動作し、選択信号sel0がハイレベルの時にＤＤＲ動作する構成を示したが、レジスタ１１から出力される選択信号sel0がハイレベルの時にＳＤＲ動作し、選択信号sel0がローレベルの時にＤＤＲ動作するようにしてもよい。 The present invention is not limited to this, and may be as shown below.
(1) In the first embodiment shown in FIG. 1, the SDR operation is performed when the selection signal sel0 output from the register 11 is low level, and the DDR operation is performed when the selection signal sel0 is high level. SDR operation may be performed when the selection signal sel0 output from 11 is at a high level, and DDR operation may be performed when the selection signal sel0 is at a low level.

この場合、選択部１２は、選択信号sel0がハイレベルの時にアドレスカウンタ１０からのアドレス信号addrの１ビット目からｎビット目までを選択して出力し、選択信号sel0がローレベルの時にアドレスカウンタ１０からのアドレス信号addrの０ビット目からｎビット目までを選択して出力する。また、ＡＮＤ回路１４は、アドレスカウンタ１０からのアドレス信号addrの０ビット目とレジスタ１１からの選択信号sel0との論理積をとり（選択信号sel0は反転しない）、選択信号sel1として出力する。さらに、ＡＮＤ回路１６は、パターンメモリ１３からのパターンデータPAT:M0の１ビット目とレジスタ１１からの選択信号sel0を反転した値との論理積をとり、パターンデータPAT:M0Cとして出力する。 In this case, the selection unit 12 selects and outputs the first bit to the nth bit of the address signal addr from the address counter 10 when the selection signal sel0 is high level, and the address counter when the selection signal sel0 is low level. The 0th bit to the nth bit of the address signal addr from 10 are selected and output. The AND circuit 14 takes the logical product of the 0th bit of the address signal addr from the address counter 10 and the selection signal sel0 from the register 11 (the selection signal sel0 is not inverted) and outputs it as the selection signal sel1. Further, the AND circuit 16 takes a logical product of the first bit of the pattern data PAT: M0 from the pattern memory 13 and a value obtained by inverting the selection signal sel0 from the register 11, and outputs it as the pattern data PAT: M0C.

（２）同様に、図４に示す第２の実施例において、レジスタ１１から出力される選択信号sel0がローレベルの時にＳＤＲ動作し、選択信号sel0がハイレベルの時にＤＤＲ動作する構成を示したが、レジスタ１１から出力される選択信号sel0がハイレベルの時にＳＤＲ動作し、選択信号sel0がローレベルの時にＤＤＲ動作するようにしてもよい。 (2) Similarly, the second embodiment shown in FIG. 4 shows a configuration in which the SDR operation is performed when the selection signal sel0 output from the register 11 is at a low level and the DDR operation is performed when the selection signal sel0 is at a high level. However, the SDR operation may be performed when the selection signal sel0 output from the register 11 is at a high level, and the DDR operation may be performed when the selection signal sel0 is at a low level.

この場合、選択部２０は、選択信号sel0がハイレベルの時にアドレスカウンタ１０からのアドレス信号addrのｋビット目からｎビット目までを選択して出力し、選択信号sel0がローレベルの時にアドレスカウンタ１０からのアドレス信号addrの（ｋ−１）ビット目からｎビット目までを選択して出力する。また、選択部２１は、選択信号sel0がハイレベルの時にアドレスカウンタ１０からのアドレス信号addrの０ビット目から（ｋ−１）ビット目までを選択して選択信号sel3として出力し、選択信号sel0がローレベルの時にアドレスカウンタ１０からのアドレス信号addrのうち下位の（ｋ−１）ビットを１ビット左シフトして最下位ビットを０に固定した信号を選択信号sel3として出力する。さらに、ＡＮＤ回路２３は、アドレスカウンタ１０からのアドレス信号addr[(k-2):0]とレジスタ１１からの選択信号sel0を反転した値との論理積をとり、選択信号sel2として出力する。 In this case, the selection unit 20 selects and outputs the k-th bit to the n-th bit of the address signal addr from the address counter 10 when the selection signal sel0 is high level, and the address counter when the selection signal sel0 is low level. The (k−1) -th bit to the n-th bit of the address signal addr from 10 are selected and output. Further, when the selection signal sel0 is at a high level, the selection unit 21 selects the 0th bit to the (k−1) th bit of the address signal addr from the address counter 10 and outputs it as the selection signal sel3. When the signal is at the low level, a signal in which the lower (k-1) bits of the address signal addr from the address counter 10 are shifted left by 1 bit and the least significant bit is fixed to 0 is output as the selection signal sel3. Further, the AND circuit 23 calculates a logical product of the address signal addr [(k−2): 0] from the address counter 10 and a value obtained by inverting the selection signal sel0 from the register 11, and outputs it as the selection signal sel2.

（３）図１に示す第１の実施例および図４に示す第２の実施例において、選択部１７は、パターン制御信号CNT_SIGAがローレベルの時にパターンデータPAT:A0を選択し、パターン制御信号CNT_SIGAがハイレベルの時にパターンデータPAT:M0Aを選択する構成を示したが、パターン制御信号CNT_SIGAがハイレベルの時にパターンデータPAT:A0を選択し、パターン制御信号CNT_SIGAがローレベルの時にパターンデータPAT:M0Aを選択するようにしてもよい。同様に、選択部１８は、パターン制御信号CNT_SIGCがローレベルの時にパターンデータPAT:C0を選択し、パターン制御信号CNT_SIGCがハイレベルの時にパターンデータPAT:M0Cを選択する構成を示したが、パターン制御信号CNT_SIGCがハイレベルの時にパターンデータPAT:C0を選択し、パターン制御信号CNT_SIGCがローレベルの時にパターンデータPAT:M0Cを選択するようにしてもよい。 (3) In the first embodiment shown in FIG. 1 and the second embodiment shown in FIG. 4, the selector 17 selects the pattern data PAT: A0 when the pattern control signal CNT_SIGA is at the low level, and the pattern control signal The configuration in which pattern data PAT: M0A is selected when CNT_SIGA is high is shown, but pattern data PAT: A0 is selected when pattern control signal CNT_SIGA is high, and pattern data PAT is selected when pattern control signal CNT_SIGA is low. : M0A may be selected. Similarly, the selection unit 18 has a configuration in which the pattern data PAT: C0 is selected when the pattern control signal CNT_SIGC is low level, and the pattern data PAT: M0C is selected when the pattern control signal CNT_SIGC is high level. The pattern data PAT: C0 may be selected when the control signal CNT_SIGC is high level, and the pattern data PAT: M0C may be selected when the pattern control signal CNT_SIGC is low level.

１パターン発生器
２タイミング発生器
３，６，１９フォーマッタ
４，１０アドレスカウンタ
５，１３，２２パターンメモリ
７，１２，１５，１７，１８，２０，２１，２４，２５選択部
８，１１レジスタ
１４，１６，２３ＡＮＤ回路
１００ＤＵＴ 1 pattern generator 2 timing generator 3, 6, 19 formatter 4, 10 address counter 5, 13, 22 pattern memory 7, 12, 15, 17, 18, 20, 21, 24, 25 selection unit 8, 11 register 14 , 16, 23 AND circuit 100 DUT

Claims

A pattern generator that generates two types of first pattern data at one rate in synchronization with the rate signal, and a test signal generated based on the first pattern data is applied to the DUT for testing. In semiconductor test equipment,
A pattern memory for storing a plurality of types of second pattern data in one address;
First selecting means for selecting two types from a plurality of types of second pattern data output from the pattern memory and outputting as first selected pattern data;
Second selection means for selecting any one of the first pattern data from the pattern generator and the first selection pattern data from the first selection means and outputting as second selection pattern data;
A semiconductor test apparatus comprising: a formatter for generating a test signal to be applied to the DUT based on the second selection pattern data selected by the second selection means.

An address counter that generates an address signal by counting in synchronization with the rate signal;
2. The semiconductor test apparatus according to claim 1, further comprising third selection means for selecting a specific bit from the address signal output from the address counter and outputting the selected bit to the pattern memory.

The formatter is
3. The semiconductor test apparatus according to claim 1, wherein a test signal to be applied to the DUT is generated at a rising edge and a falling edge of the rate signal.

The second selection means includes
The pattern control signal synchronized with the rate signal selects either the first pattern data from the pattern generator and the first selection pattern data from the first selection means. The semiconductor test apparatus in any one of 1-3.