JP2010154645A - 電源回路 - Google Patents

Abstract

【課題】増幅器に用いられる電源回路において、例えば、９０％近いＤＣ成分について効率の良い動作速度でＤＣ／ＤＣコンバータ１５を動作させる。
【解決手段】増幅器に用いられる電源回路において、電圧源となる線形増幅器（オペアンプ）１２と、電流源となるＤＣ／ＤＣコンバータ１５と、ＤＣ／ＤＣコンバータ１５の制御を行うヒステリシスコンパレータ１３と、線形増幅器（オペアンプ）１２からの出力電流を検出してヒステリシスコンパレータ１３へ出力する電流検出器１４を有する増幅器から構成される。そして、ヒステリシスコンパレータ１３への入力側に低域フィルタ２１を備えて、クラスＤ増幅器の動作周波数を制限する。
【選択図】 図１

Description

本発明は、電源回路に関し、特に、９０％近いＤＣ付近成分について効率の良い動作速度でＤＣ／ＤＣコンバータを動作させる電源回路に関する。

従来、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）信号やマルチキャリア信号のような無線周波信号を電力増幅する場合には、共通増幅器に歪補償機能を付加して、共通増幅器の動作範囲を飽和領域付近にまで広げることで、低消費電力化が図られていた。歪補償機能として、フィードフォワード歪補償機能やプリディストーション歪補償機能などがあるが、歪補償だけでは低消費電力化に限界が近付いている。このため、近年、飽和型の増幅器を使用して高効率化する方法が注目されている。特に、飽和型の増幅器の電源を変動させる方式が有効であると考えられている。

図５には、従来技術に係る飽和型の増幅器を用いて電源を変動させるＥＥＲ（Ｅｎｖｅｌｏｐｅ Ｅｌｉｍｉｎａｔｉｏｎ ａｎｄ Ｒｅｓｔｏｒａｔｉｏｎ）方式の構成例を示してある。
本構成例では、入力端１０１と出力端１０２との間に、分配器１１１と、一方の分配経路に設けられる包絡線検出器１１２及び電源回路１１３と、他方の分配経路に設けられるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）リミット増幅器１１４及び主増幅器１１５を備えている。

入力端１０１から入力されたＲＦ信号が、分配器１１１により分配される。
分配された信号の一方については、包絡線検出器１１２により包絡線が検出され、検出された包絡線の信号（振幅情報）に従って電源回路１１３の電源出力が変動させられる。
分配された他方のＲＦ信号については、ＲＦリミット増幅器１１４により振幅変動分が取り除かれて、位相成分の情報のみを保ちながら主増幅器１１５により飽和状態で増幅される。
ここで、主増幅器１１５の電源（電源回路１１３からの電源）は振幅情報に従って変動するため振幅情報は復元され、増幅器は常に飽和状態で使用されるため効率が良い。

また、ＣＤＭＡ信号やマルチキャリア信号のような広帯域の包絡線情報の帯域は広く高速に動作する電源回路として、図６に示されるような電源を変動させる包絡線増幅器が知られている（例えば、非特許文献１参照。）。
図６には、電源を変動させる包絡線増幅器の構成例（電源回路の構成例）を示してある。
この方法では、オーディオアンプなどに採用されているリニア増幅器で補助されたスイッチング電源を応用している。一般的には、リニアアシストクラスＢＤ増幅器と言われている（例えば、非特許文献２、非特許文献３参照。）。

本例の包絡線増幅器は、入力端１と出力端２との間に、オペアンプ１２と、ヒステリシスコンパレータ１３と、電流検出器１４と、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）／ＤＣコンバータ１５を備えている。
ＤＣ／ＤＣコンバータ１５は、電圧電源３１と、スイッチ素子３２と、ダイオード３３と、インダクタンス３４から構成されている。
また、図６には、ノードＰ、Ｐ１、Ｐ２を示してある。

このように、この回路は、広帯域な電圧源のオペアンプ１２と、高効率なＤＣ／ＤＣコンバータ１５と、制御回路であるヒステリシスコンパレータ１３及び電流検出器１４で構成されている。
この回路の動作は、（１）追従モードと、（２）非追従モードに分かれる。

（１）追従モードについて説明する。
図５に示される包絡線検出器１１２で検出された信号が、入力端１に入力され、オペアンプ１２により電圧源へ変換される。包絡線検出器１１２からの出力がＤＣ分である場合には、電流検出器１４のノードＰ１の電圧が上がり、ヒステリシスコンパレータ１３がスイッチ素子３２をオンさせるように動く。スイッチ素子３２とインダクタンス３４の接続点のノードＰに電源電圧３１が印加され、インダクタンス３４を経由して出力端２の電圧が徐々に上昇する。

出力端２がオペアンプ１２からの出力より高くなるとノードＰ２が高くなり、ヒステリシスコンパレータ１３はスイッチ素子３２をオフさせる。インダクタンス３４を流れていた電流はダイオード３３経由で流れ、出力端２は徐々に低下し、ヒステリシスコンパレータ１３はスイッチ素子３２をオンさせて、繰り返し動作になる。すなわち、自ら発振して制御する。
この自励周波数は自由度のあるヒステリシス幅とインダクタンス３４で決まるが、高く設定すると、スイッチング損出が増加し或いはスイッチ素子３２の限界値を超えるため、限度はある。

また、包絡線検出器１１２からの出力がＤＣとＡＣ成分でありそれが低周波分である場合には、先ほどのＤＣの場合と同様に、ＤＣ／ＤＣコンバータ１５のＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）が追従して、出力電力は効率が良いＤＣ／ＤＣコンバータから供給される。

（２）非追従モードについて説明する。
包絡線検出器１１２からの出力がＤＣとＡＣ成分でありそれが高周波に高くなると、ＤＣ／ＤＣコンバータ１５のＰＷＭは追従しなくなり、オペアンプ１２から供給することになる。このとき、電流検出器１４のノードＰ１とノードＰ２の両端にＤＣ電流とＡＣ高周波成分が発生し、ヒステリシスコンパレータ１３からの出力はＡＣ成分の高周波を基本とする周波数でスイッチ素子３２を動かす。

この電源回路の効率を図る方法としては、例えば、自励周波数を高くして追従することができるＡＣ成分を高い周波数（高域分）にまで可能にすることだが、ＷＩＭＡＸやＬＴＥなどの通信システムの帯域は広く、また、包絡線信号の帯域は更に広くなり限度がある。
従って、追従モードの場合には、ＤＣ／ＤＣコンバータ１５から出力端２へ供給して効率が良く、また、非追従モードの場合には、ＡＣ分はオペアンプ１２からの供給となり、ＤＣ分はオペアンプ１２と効率の悪くなったＤＣ／ＤＣコンバータ１５からの供給となる。

図７（ａ）には、追従モード（ＤＣ）におけるノードＰの電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸はノードＰの電圧を表している。
図７（ｂ）には、追従モード（ＤＣ）における電流検出器１４の電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸は電流検出器１４の電圧を表している。
図８（ａ）には、非追従モード（ＤＣ＋ＡＣ）におけるノードＰの電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸はノードＰの電圧を表している。
図８（ｂ）には、非追従モード（ＤＣ＋ＡＣ）における電流検出器１４の電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸は電流検出器１４の電圧を表している。

図７（ａ）、（ｂ）に示されるように、追従モードのＤＣ成分の場合には、ノードＰの電圧は矩形波となり高効率スイッチング動作するが、図８（ａ）、（ｂ）に示されるように、非追従モードのＤＣ及びＡＣ高周波の場合には、スイッチング動作が入力と同じ高域分周波数となり、ノードＰの波形が矩形波から台形波になりスイッチングロスが増大する。

"Ａｎ Ｉｍｐｒｏｖｅｄ Ｐｏｗｅｒ−Ａｄｄｅｄ Ｅｆｆｉｃｉｅｎｃｙ １９−ｄＢｍ Ｈｙｂｒｉｄ Ｅｎｖｅｌｏｐｅ Ｅｌｉｍｉｎａｔｉｏｎ ａｎｄ Ｒｅｓｔｏｒａｔｉｏｎ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ ｆｏｒ ８０２．１１ｇ ＷＬＡＮ Ａｐｐｌｉｃａｔｉｏｎｓ"、ＩＥＥＥ ＭＴＴ、ＶＯＬ．５４、ＮＯ．１２、２００６ "Ａ Ｃｌａｓｓ Ｂ Ｓｗｉｔｃｈ−Ｍｏｄｅ Ａｓｓｉｓｔｅｄ Ｌｉｎｅａｒ Ａｍｐｌｉｆｉｅｒ"、ＩＥＥＥ ＰＥ、ＶＯＬ．１８、ＮＯ．６、２００３ "Ｓｅｒｉｅｓ− ｏｒ Ｐａｒａｌｌｅｌ−Ｃｏｎｎｅｃｔｅｄ Ｃｏｍｐｏｓｉｔｅ Ａｍｐｌｉｆｉｅｒｓ"、ＩＥＥＥ ＰＥ Ｎｏ．１、１９８６

図９には、ＷＩＭＡＸやＬＴＥなどの通信システム等における包絡線信号のスペクトラムの累積確率密度分布の一例を示してある。横軸は周波数（ＭＨｚ）を表しており、縦軸は累積確率密度分布（％）を表している。
図９に示されるように、ＷＩＭＡＸやＬＴＥなどの通信システム等における包絡線信号のスペクトラムはＤＣ付近成分が９０％近くまであり、非追従モードの場合には、ＤＣ付近成分を効率の悪いスイッチング速度でＤＣ／ＤＣコンバータ１５が動作することになる。
本発明は、このような従来の事情に鑑み為されたもので、９０％近いＤＣ付近成分について効率の良い動作速度でＤＣ／ＤＣコンバータを動作させることができる電源回路を提供することを目的とする。また、本発明は、電源回路全体として高効率にすることができる電源回路を提供することを目的とする。

上記目的を達成するため、本発明では、増幅器に用いられる電源回路において、次のような構成とした。
すなわち、電圧源となる線形増幅器と、電流源となるＤＣ／ＤＣコンバータと、前記ＤＣ／ＤＣコンバータの制御を行うヒステリシスコンパレータと、前記線形増幅器からの出力電流を検出して前記ヒステリシスコンパレータへ出力する電流検出器を有する増幅器から電源回路を構成した。そして、前記ヒステリシスコンパレータへの入力側に低域フィルタを備えて、前記ＤＣ／ＤＣコンバータの動作周波数を制限するようにした。
従って、例えば、９０％近いＤＣ付近成分について効率の良い動作速度でＤＣ／ＤＣコンバータを動作させることができる電源回路を実現することができる。

本発明では、増幅器に用いられる電源回路において、次のような構成とした。
すなわち、電圧源となる第１の線形増幅器と、電流源となる第１のＤＣ／ＤＣコンバータと、前記第１のＤＣ／ＤＣコンバータの制御を行う第１のヒステリシスコンパレータと、前記第１の線形増幅器からの出力電流を検出して前記第１のヒステリシスコンパレータへ出力する第１の電流検出器を有する増幅器から電源回路を構成した。
そして、前記第１の線形増幅器の電源回路として、電圧源となる第２の線形増幅器と、電流源となる第２のＤＣ／ＤＣコンバータと、前記第２のＤＣ／ＤＣコンバータの制御を行う第２のヒステリシスコンパレータと、前記第２の線形増幅器からの出力電流を検出して前記第２のヒステリシスコンパレータへ出力する第２の電流検出器を有する増幅器を用いる。
従って、例えば、電源回路全体として高効率にすることができる電源回路を実現することができる。

本発明では、一構成例として、上記のような電源回路において、前記第１のヒステリシスコンパレータと前記第２のヒステリシスコンパレータの一方又は両方について、ヒステリシスコンパレータへの入力側に低域フィルタを備えて、前記第１のＤＣ／ＤＣコンバータと前記第２のＤＣ／ＤＣコンバータの一方又は両方の動作周波数を制限する。
従って、例えば、電源回路全体として高効率にすることができるとともに、９０％近いＤＣ付近成分について効率の良い動作速度でＤＣ／ＤＣコンバータを動作させることができる電源回路を実現することができる。

以上説明したように、本発明に係る電源回路によると、電源回路を構成するヒステリシスコンパレータへの入力側に低域フィルタを備えて、クラスＤ増幅器の動作周波数を制限することにより、例えば、９０％近いＤＣ付近成分について効率の良い動作速度でＤＣ／ＤＣコンバータを動作させることができ、また、電源回路の線形増幅器に同様な電源回路を適用することにより、例えば、電源回路全体として高効率にすることができる。

本発明に係る実施例を図面を参照して説明する。
図１には、本発明の一実施例に係る包絡線増幅器の構成例（電源回路の構成例）を示してある。なお、説明の便宜上から、図６に示されるものと同様なものについては同一の符号を用いて示すが、本発明を不要に限定する意図はない。
本例の包絡線増幅器は、入力端１と出力端２との間に、波形整形器１１と、オペアンプ１２と、ヒステリシスコンパレータ１３と、電流検出器１４と、コンデンサ２１と、ＤＣ／ＤＣコンバータ１５を備えている。
ＤＣ／ＤＣコンバータ１５は、電圧電源３１と、スイッチ素子３２と、ダイオード３３と、インダクタンス３４から構成されている。
また、図１には、ノードＰ１、Ｐ２を示してある。

具体的には、入力端１に波形整形器１１の入力端が接続されており、波形整形器１１の出力端がオペアンプ１２の１つの入力端に接続されており、オペアンプ１２の出力端に電流検出器（本例では、抵抗）１４の一端が接続されており、電流検出器１４の他端が出力端２に接続されている。電流検出器１４の両端のノードＰ１、Ｐ２に当該電流検出器１４に並列にコンデンサ２１が接続されており更にその先にヒステリシスコンパレータ１３の２つの入力端が接続されている。スイッチ素子３２には電源電圧３１と制御用のヒステリシスコンパレータ１３の出力端が接続されており、スイッチ素子３２のもう１つの端がインダクタンス３４の一端と接続されており、インダクタンス３４の他端が出力端２と接続されている。接地されたダイオード３３が接地端から反対側への方向を順方向として前記インダクタンス３４の前記一端と接続されている。

本例の包絡線増幅器では、例えば図６に示される回路構成と比べて、波形整形器１１と低周波パス用のコンデンサ２１を追加してある。
この高周波除去のコンデンサ２１を追加することにより、電流検出器１４で高域成分を未検出として、ヒステリシスコンパレータ１３は入力の低域分のみ比較し、ＤＣ／ＤＣコンバータ１５のスイッチング周波数を抑えることが可能となる。すなわち、９０％位のＤＣ付近のエネルギーを高効率で動作させることが可能である。

従来では入力信号（包絡線信号）の高出力で帯域が広い場合には対応するスイッチング素子がなく高効率が得られなかったが、本提案の高域信号除去フィルタ（本例では、コンデンサ２１によるフィルタ）を採用することにより高効率が可能となる。また、低速度である低価格のスイッチング素子やドライバ（図示せず）を使用することもでき、ＥＥＲ方式の価格上昇を抑えることもできる。

図４（ａ）には、波形整形器１１の入力電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸は入力電圧を表している。
図４（ｂ）には、波形整形器１１の出力電圧の時間変化の一例を示してある。横軸は時間ｔを表しており、縦軸は出力電圧を表している。
波形整形器１１は、図４（ａ）（ｂ）に示されるように、入力電圧があるレベル以下である時にそれを一定電圧に保つものである。この理由は、出力端２の負荷である高周波増幅器が低電圧まで対応できないことから、準ＥＥＲ方式或いはＥＴ方式にするためである。

なお、本例では、原理を示すために、図５で包絡線検出器１１２をアナログイメージで説明したが、他の構成例として、振幅情報が分かるブロック部（例えば、デジタル信号処理部など）を用いて、波形整形の部分を含めて回路が作られてもよい。

図２には、他の構成例に係る包絡線増幅器の構成例（電源回路の構成例）を示してある。なお、説明の便宜上から、図１に示されるものと同様なものについては同一の符号を用いて示す。
本例の包絡線増幅器は、入力端１と出力端２との間に、波形整形器１１と、オペアンプ１２と、オペアンプ４１と、４つの抵抗５１〜５４と、電流検出器４２と、ローパスフィルタ（ＬＰＦ）４３と、ヒステリシスコンパレータ４４と、ＤＣ／ＤＣコンバータ１５ａを備えている。
ＤＣ／ＤＣコンバータ１５ａは、電圧電源３１と、スイッチ素子３２と、ダイオード３３ａと、インダクタンス３４ａから構成されている。
また、図１には、ノードＰ３、Ｐ４を示してある。

具体的には、入力端１に波形整形器１１の入力端が接続されており、波形整形器１１の出力端がオペアンプ１２の１つの入力端に接続されており、オペアンプ１２の出力端に電流検出器（本例では、抵抗）４２の一端が接続されており、電流検出器４２の他端が出力端２に接続されている。電流検出器４２の両端のノードＰ３、Ｐ４のそれぞれに抵抗５２、５３が接続されており更にその先にオペアンプ４１の２つの入力端が接続されている。また、電源電圧を供給するための抵抗５１の一端がオペアンプ４１の一方の入力端に接続されており、オペアンプ４１の他方の入力端と出力端とが抵抗５４を介して接続されている。オペアンプ４１の出力端がローパスフィルタ４３の一端に接続されており、ローパスフィルタ４３の他端がヒステリシスコンパレータ４４の入力端に接続されている。スイッチ素子３２には電源電圧３１と制御用のヒステリシスコンパレータ４４の出力端が接続されており、スイッチ素子３２のもう１つの端がインダクタンス３４ａの一端と接続されており、インダクタンス３４ａの他端が出力端２と接続されている。接地されたダイオード３３ａが接地端から反対側への方向を順方向として前記インダクタンス３４ａの前記一端と接続されている。

図２に示される包絡線増幅器の回路では、例えば図１に示される回路に対して、抵抗５１〜５４とオペアンプ４１からなる差動増幅器で電流を検出して、ローパスフィルタ４３で高域分を除去する構成となっており、例えば図１に示される回路と同様な効果を得ることができる。

次に、更なる高効率化を図った構成例を示す。
図１や図２に示されるオペアンプ１２は高域分の電力を全て供給するが、オペアンプ１２の最終段がＢ級増幅器として構成されても、包絡線信号のピークファクタが高いため、ここでの消費電力は高くなる。
従って、このオペアンプ１２の電源効率を上げることも重要である。

図３には、オペアンプ１２を準ＥＥＲ方式やＥＴ方式で構成した包絡線増幅器の構成例（電源回路の構成例）を示してある。ここで、準とした理由は、オペアンプの動作は電源電圧０Ｖに対応するのではなく最低数Ｖの電圧が必要となるためでる。
図３に示される回路の動作は、例えば図１に示される回路の動作と同様である。なお、説明の便宜上から、図１に示されるものと同様なものについては同一の符号を用いて示す。

本例の包絡線増幅器は、入力端１と出力端２との間に、図１に示されるのと同様な回路１１〜１５、２１を備えており、また、入力端１と波形整形器１１との間に分配器６１を備えている。そして、分配器６１とオペアンプ１２の電力供給端との間に、図１に示されるものと同様な回路を備えており、具体的には、波形整形器６２と、オペアンプ６３と、ヒステリシスコンパレータ６４と、電流検出器（本例では、抵抗）６５と、コンデンサ７１と、ＤＣ／ＤＣコンバータ６６を備えている。
ＤＣ／ＤＣコンバータ６６は、電圧電源８１と、スイッチ素子８２と、ダイオード８３と、インダクタンス８４から構成されている。
また、図３には、ノードＰ１、Ｐ２及びノードＰ５、Ｐ６を示してある。

図１には示されていない部分についての動作例を示す。
包絡線信号が入力端１に入り、分配器６１により２分配される。２つの分配信号は、２つの波形整形器１１、６２に入力される。
波形整形器６２では、１つの分配された信号について、入力電圧が低ければある程度の電圧を出力し、それ以上である場合には入力電圧をそのまま出力する。この様子は、図４（ａ）、（ｂ）に示されるのと同様である。

波形整形器６２により波形整形された信号は、図１に示されるのと同様な動作を行う回路により処理されて、その結果の電力がオペアンプ１２へ供給される。
オペアンプ１２への供給電力のＤＣ分は効率の良いＤＣ／ＤＣコンバータ６６から供給し、ＡＣ分の内の高域分はオペアンプ６３から供給する。
オペアンプ６３の消費電力は、波形整形された信号は波形整形量にも因るがＤＣ成分が多く交流分が少ないため、概ね、オペアンプ１２の消費電力の１０％程度でありそれほど多くは無い。従って、オペアンプ１２は高効率に動作する。
なお、分配器６１により分配されたもう１つの信号は、波形整形回路１１を経由してオペアンプ１２の入力端に入り、後の動作は図１や図２に示されるものと同様である。図３の高域分除去のコンデンサ２１、７１を図２のＬＰＦにしてもよい。

ここで、図１に示される回路と図３に示される回路について、概略的な効率を求める。次の条件（条件１）〜（条件４）を用いる。
（条件１）ＤＣ／ＤＣコンバータ１５及びＤＣ／ＤＣコンバータ６６は、共に、効率が９３％である。
（条件２）ＤＣ／ＤＣコンバータ１５及びＤＣ／ＤＣコンバータ６６の動作周波数１．５ＭＨｚでエネルギーの８５％を供給する。
（条件３）オペアンプ１２及びオペアンプ６３の増幅帯域１．５ＭＨｚ〜でエネルギーの１５％を供給する。
（条件４）オペアンプ１２及びオペアンプ６３の平均効率は２０％である。

このような条件において、図１に示される回路の全体の効率Ｚ１は、次のようになる。
Ｚ１＝１／（０．８５／０．９３＋０．１５／０．２）＝０．６
また、図３に示される回路の全体の効率Ｚ２は、次のようになる。
Ｚ２＝１／（０．８５／０．９３＋０．１５／（０．８５／０．９３＋０．１５／０．２））＝０．８５

このように、線形増幅器に使用する電源を包絡線情報により可変する電源としてリニアアシストクラスＢＤ増幅器を使用し、リニアアシストクラスＢＤ増幅器の電流検出後に低域フィルタ（ローパスフィルタ）を挿入して高域成分の情報を未検出として、クラスＤ増幅器（ＤＣ／ＤＣコンバータ）の動作周波数を制限させて、高効率な電源回路を実現することができ、大幅に効率を上昇させることができる。
以上に述べたように、高域分を抑圧してＤＣ／ＤＣコンバータ１５を動作させる方法と、オペアンプ１２をＥＴ或いはＥＥＲ（或いは、準ＥＥＲ）方式で高効率にする方法により、効率を向上させることができるが、例えば、要求される性能に合わせて各々が単独に用いられてもよい。

ここで、波形整形器１１、６２やＥＥＲ方式、準ＥＥＲ方式、ＥＴ方式について説明する。
図１や図２や図３に示される回路では、波形整形器１１、６３が挿入された実施形態を示した。この理由は、上述したように、本電源回路の負荷である高周波増幅器を駆動するためには一定以上の電圧が必要となることから必要となるためである。そして、この理由のために、図４（ａ）（ｂ）に示されるように入力される包絡線波形を整形することを準ＥＥＲ方式と呼んでいる。

なお、このような波形整形器自体は、現状において実際に本例のような増幅回路を実現する場合に波形整形器を用いて準ＥＥＲ方式とすることが多いために実施例として記載されたものであり、他の構成例として、波形整形器が備えられない構成が用いられてもよい。

ＥＥＲ方式と、準ＥＥＲ方式と、ＥＴ方式については、概略としては、振幅成分の増幅に関して次のような違いがある。
ＥＥＲ方式では、基本的に、入力される振幅成分（包絡線）をそのまま電源回路で増幅する。
準ＥＥＲ方式では、波形整形器などを用いて、図４（ａ）（ｂ）に示されるように波形整形を行い、常に電源回路から直流成分が出力されるようにする。
ＥＴ方式では、振幅成分（包絡線）に完全には追従せず、より低周波成分のみを電源回路により増幅して高周波増幅器を駆動する。
図１０には、ＥＥＲ方式と、準ＥＥＲ方式と、ＥＴ方式について、それぞれの包絡線処理の様子の一例を示してある。

以上のように、本例の包絡線増幅器（電源回路）は、例えば、ＥＥＲ方式などの増幅器に用いる電源回路（リニアアシストクラスＢＤ増幅器）であり、次のような構成（構成例１）〜（構成例３）を有している。
（構成例１）リニアアシストクラスＢＤ増幅器を構成するヒステリシスコンパレータ１３、４４、６４への入力にローパスフィルタ（本例では、コンデンサ２１や、ローパスフィルタ４３や、コンデンサ７１）を挿入することにより、クラスＤ増幅器の動作周波数を制限する。
具体的には、本例では、線形増幅器に使用する電源を包絡線情報により可変する電源としてリニアアシストクラスＢＤ増幅器を使用し、リニアアシストクラスＢＤ増幅器の電流検出後に低域フィルタを挿入して高域成分の情報を除去して、クラスＤ増幅器（ＤＣ／ＤＣコンバータ）の動作周波数を制限させて、高効率な電源回路を実現している（例えば、図１や図２や図３の構成）。

（構成例２）リニアアシストクラスＢＤ増幅器を構成する線形増幅器（本例では、オペアンプ１２）に同じくリニアアシストクラスＢＤ増幅器を適用する。
具体的には、本例では、線形増幅器に使用する電源を包絡線情報により可変する電源としてリニアアシストクラスＢＤ増幅器を使用し、当該リニアアシストクラスＢＤ増幅器の電源についてもリニアアシストクラスＢＤ増幅器を採用する（例えば、図３の構成）。

（構成例３）上記した（構成例２）における２つのリニアアシストクラスＢＤ増幅器については、（構成例１）との組み合わせ方について、全４パターンがある。すなわち、２つの増幅器のそれぞれについて上記した（構成例１）における低域フィルタ（ＬＰＦ）を挿入するパターンと挿入しないパターンがある。
具体的には、両リニアアシストクラスＢＤ増幅器の一方又は両方について、リニアアシストクラスＢＤ増幅器の電流検出後に低域フィルタを挿入して、高域成分の情報を除去して、クラスＤ増幅器（ＤＣ／ＤＣコンバータ）の動作周波数を制限させて、高効率な電源回路を実現している（例えば、両方に適用した図３の構成）。つまり、上記した（構成例２）において、２つのリニアアシストクラスＢＤ増幅器のうち、少なくとも一方に低域フィルタ（ＬＰＦ）が挿入されている。

ここで、リニアアシストクラスＢＤ増幅器自体は、公知の技術であるが、一例として、「電圧源となる線形増幅器（本例では、オペアンプ１２、６３）と、電流源となるＤＣ／ＤＣコンバータ（本例では、ＤＣ／ＤＣコンバータ１５、１５ａ、６６）と、前記ＤＣ／ＤＣコンバータの制御を行うヒステリシスコンパレータ（本例では、ヒステリシスコンパレータ１３、４４、６４）と、前記線形増幅器からの出力電流を検出して前記ヒステリシスコンパレータへ出力する電流検出器（本例では、電流検出器１４、４２、６５）から構成される増幅器」と表すことができる。すなわち、高域分のみクラスＢで供給するリニアアシストクラスＢＤ増幅器とも言える。

以上のように、本例の包絡線増幅器（電源回路）では、スイッチングの動作速度を抑えて、低コスト化及び高効率化し、更に、高周波を供給するリニア増幅器をＥＥＲ（或いは、準ＥＥＲ）やＥＴにすることにより、大幅に効率を向上させることができる。

なお、図１に示される電源回路では、オペアンプ１２（線形増幅器）、ＤＣ／ＤＣコンバータ１５、ヒステリシスコンパレータ１３、電流検出器１４、低域フィルタ（ＬＰＦ）２１を備えている。また、本例では、波形整形器１１を備えている。
また、図２に示される電源回路では、オペアンプ１２（線形増幅器）、ＤＣ／ＤＣコンバータ１５ａ、ヒステリシスコンパレータ４４、電流検出器４２、低域フィルタ（ＬＰＦ）４３を備えている。また、本例では、波形整形器１１を備えている。

また、図３に示される電源回路では、当該電源回路（主な電源回路）の構成として、第１のオペアンプ１２（第１の線形増幅器）、第１のＤＣ／ＤＣコンバータ１５、第１のヒステリシスコンパレータ１３、第１の電流検出器１４、第１の低域フィルタ（ＬＰＦ）２１を備えているとともに、当該電源回路（主な電源回路）に対する電源回路（副の電源回路）の構成として、第２のオペアンプ６３（第２の線形増幅器）、第２のＤＣ／ＤＣコンバータ６６、第２のヒステリシスコンパレータ６４、第２の電流検出器６５、第２の低域フィルタ（ＬＰＦ）７１を備えている
また、本例では、波形整形器１１、６２を両方の電源回路に備えたが、いずれか一方のみに備えられてもよく、或いは、両方に備えられなくてもよい。また、ＬＰＦは電流検出器からスイッチ素子までの間にあれば良い。

ここで、本発明に係るシステムや装置などの構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。また、本発明は、例えば、本発明に係る処理を実行する方法或いは方式や、このような方法や方式を実現するためのプログラムや当該プログラムを記録する記録媒体などとして提供することも可能であり、また、種々なシステムや装置として提供することも可能である。
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は、種々な分野に適用することが可能なものである。
また、本発明に係るシステムや装置などにおいて行われる各種の処理としては、例えばプロセッサやメモリ等を備えたハードウエア資源においてプロセッサがＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に格納された制御プログラムを実行することにより制御される構成が用いられてもよく、また、例えば当該処理を実行するための各機能手段が独立したハードウエア回路として構成されてもよい。
また、本発明は上記の制御プログラムを格納したフロッピー（登録商標）ディスクやＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）−ＲＯＭ等のコンピュータにより読み取り可能な記録媒体や当該プログラム（自体）として把握することもでき、当該制御プログラムを当該記録媒体からコンピュータに入力してプロセッサに実行させることにより、本発明に係る処理を遂行させることができる。

本発明の一実施例に係る包絡線増幅器の構成例（電源回路の構成例）を示す図である。 他の構成例に係る包絡線増幅器の構成例（電源回路の構成例）を示す図である。 オペアンプを準ＥＥＲ方式で構成した包絡線増幅器の構成例（電源回路の構成例）を示す図である。 （ａ）は波形整形器の入力電圧の時間変化の一例を示す図であり、（ｂ）は波形整形器の出力電圧の時間変化の一例を示す図である。 従来技術に係る飽和型の増幅器を用いて電源を変動させるＥＥＲ方式の構成例を示す図である。 電源を変動させる包絡線増幅器の構成例（電源回路の構成例）を示す図である。 （ａ）は追従モード（ＤＣ）におけるノードＰの電圧の時間変化の一例を示す図であり、（ｂ）は追従モード（ＤＣ）における電流検出器の電圧の時間変化の一例を示す図である。 （ａ）は非追従モード（ＤＣ＋ＡＣ）におけるノードＰの電圧の時間変化の一例を示す図であり、（ｂ）は非追従モード（ＤＣ＋ＡＣ）における電流検出器の電圧の時間変化の一例を示す図である。 ＷＩＭＡＸやＬＴＥなどの通信システム等における包絡線信号のスペクトラムの累積確率密度分布の一例を示す図である。 ＥＥＲ方式と準ＥＥＲ方式とＥＴ方式についてそれぞれの包絡線処理の様子の一例を示す図である。

符号の説明

１、１０１・・入力端、 ２、１０２・・出力端、 １１、６２・・波形整形器、 １２、４１、６３・・オペアンプ（演算増幅器）、 １３、４４、６４・・ヒステリシスコンパレータ、 １４、４２、６５・・電流検出器、 １５、１５ａ、６６・・ＤＣ／ＤＣコンバータ、 ２１、７１・・コンデンサ、 ３１、８１・・電源電圧、 ３２、８２・・スイッチ素子、 ３３、３３ａ、８３・・ダイオード、 ３４、３４ａ、８４・・インダクタンス、 ４３・・ローパスフィルタ、 Ｐ１〜Ｐ６、Ｐ・・ノード、 ５１〜５４・・抵抗、 ６１、１１１・・分配器、 １１２・・包絡線検出器、 １１３・・電源回路、 １１４・・ＲＦリミット増幅器、 １１５・・増幅器（主増幅器）、

Claims (3)

1. 増幅器に用いられる電源回路において、
   電圧源となる線形増幅器と、電流源となるＤＣ／ＤＣコンバータと、前記ＤＣ／ＤＣコンバータの制御を行うヒステリシスコンパレータと、前記線形増幅器からの出力電流を検出して前記ヒステリシスコンパレータへ出力する電流検出器を有する増幅器から構成され、
   前記電流検出器から前記ヒステリシスコンパレータへの入力側の間に低域フィルタを備えて、前記ＤＣ／ＤＣコンバータの動作周波数を制限する、
   ことを特徴とする電源回路。
2. 増幅器に用いられる電源回路において、
   電圧源となる第１の線形増幅器と、電流源となる第１のＤＣ／ＤＣコンバータと、前記第１のＤＣ／ＤＣコンバータの制御を行う第１のヒステリシスコンパレータと、前記第１の線形増幅器からの出力電流を検出して前記第１のヒステリシスコンパレータへ出力する第１の電流検出器を有する増幅器から構成され、
   前記第１の線形増幅器の電源回路として、電圧源となる第２の線形増幅器と、電流源となる第２のＤＣ／ＤＣコンバータと、前記第２のＤＣ／ＤＣコンバータの制御を行う第２のヒステリシスコンパレータと、前記第２の線形増幅器からの出力電流を検出して前記第２のヒステリシスコンパレータへ出力する第２の電流検出器を有する増幅器を用いる、
   ことを特徴とする電源回路。
3. 請求項２に記載の電源回路において、
   前記第１の電流検出器と前記第１のヒステリシスコンパレータの間と前記第２の電流検出器と前記第２のヒステリシスコンパレータの間の一方又は両方について低域フィルタを備えて、前記第１のＤＣ／ＤＣコンバータと前記第２のＤＣ／ＤＣコンバータの一方又は両方の動作周波数を制限する、
   ことを特徴とする電源回路。

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