JP2010154222A - Pulse signal generating method and pulse signal generating device - Google Patents
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Abstract
Description
本発明は、パル信号生成方法およびパルス信号生成装置に関する。 The present invention relates to a pal signal generation method and a pulse signal generation apparatus.
パルス信号生成装置の代表的なものとして、パルス幅変調（ＰＷＭ：Pulse Width Modulation）を用いてパルス信号を生成するＰＷＭ装置が知られている。一般に、ＰＷＭ装置では、基準クロックのサイクル数等によって設定された周期およびデューティ（パルス幅）に従ってパルス信号を出力する方式が採用されており、周期およびデューティの設定を変更することで、ＰＷＭ装置から出力されるパルス信号（ＰＷＭ信号）の波形を制御することができる。 As a typical pulse signal generation device, a PWM device that generates a pulse signal using pulse width modulation (PWM) is known. In general, a PWM device employs a method of outputting a pulse signal according to a cycle and duty (pulse width) set according to the number of cycles of a reference clock, etc., and by changing the setting of the cycle and duty, The waveform of the output pulse signal (PWM signal) can be controlled.
また、ΔΣ変調を利用したスピーカシステムについて、ΔΣ変調器、Ｄ級増幅器や低域通過フィルタ（ＬＰＦ：Low-Pass Filter）に関する問題を解決するために、ΔΣ変調器からのＰＷＭ信号を基準クロックに基づいて等間隔にグループ分けし、そのグループ内のパルス数に応じたパルス幅を有する新たなＰＷＭ信号を生成する方式が考案されている（例えば、特許文献１を参照）。
音声信号等については、Ｄ／Ａ変換器（ＤＡＣ：Digital to Analog Converter）の出力信号（アナログ信号）を使用するのが一般的であるが、ＰＷＭ装置の出力信号（ＰＷＭ信号）をＤＡＣの出力信号として代用することがある。ＰＷＭ装置の出力信号をＤＡＣの出力信号として代用する場合、ＰＷＭ装置の周期に合った周波数のノイズ（低周波数ノイズ）が発生するため、ＰＷＭ装置の外部にてその周波数に合ったＬＰＦを設ける必要がある。このような場合、低周波数ノイズに加えて必要な周波数の信号も除去されてしまい、音声信号に関して言えば、高音域が途切れる等の問題が生じることがある。 For audio signals, etc., it is common to use the output signal (analog signal) of a D / A converter (DAC: Digital to Analog Converter), but the output signal (PWM signal) of the PWM device is output from the DAC. It may be used as a signal. When the output signal of the PWM device is substituted for the output signal of the DAC, noise with a frequency matching the period of the PWM device (low frequency noise) is generated, so it is necessary to provide an LPF that matches the frequency outside the PWM device. There is. In such a case, a signal having a necessary frequency is also removed in addition to the low frequency noise, and a problem such as interruption of a high sound range may occur with respect to the audio signal.
本発明は、このような問題に鑑みてなされたものであり、ＰＷＭを用いたパルス信号生成装置（ＰＷＭ装置）において低周波数ノイズの発生を回避してノイズ除去の容易化を実現することを目的とする。 The present invention has been made in view of such a problem, and an object of the present invention is to realize the ease of noise removal by avoiding the generation of low-frequency noise in a pulse signal generation device (PWM device) using PWM. And
本発明の一態様では、パルス信号生成装置は、パルス幅設定部と、波形制御部と、出力部とを備える。パルス幅設定部は、パルス幅データを設定する（パルス幅設定工程）。波形制御部は、周期に相当する数のビットを有し、パルス幅データの値に相当する数のビットが第１論理値に設定され且つ残りのビットが第２論理値に設定された波形データを、同一の論理値のビットが分散されるように生成する（波形制御工程）。出力部は、波形データの各ビットを順番に選択することによりパルス信号を出力する（出力工程）。 In one aspect of the present invention, a pulse signal generation device includes a pulse width setting unit, a waveform control unit, and an output unit. The pulse width setting unit sets pulse width data (pulse width setting step). The waveform control unit has a number of bits corresponding to the period, and the waveform data in which the number of bits corresponding to the value of the pulse width data is set to the first logical value and the remaining bits are set to the second logical value Are generated so that bits of the same logical value are distributed (waveform control step). The output unit outputs a pulse signal by sequentially selecting each bit of the waveform data (output step).
ＰＷＭを用いたパルス信号生成装置において、低周波数ノイズの発生を回避することができ、その結果、ノイズ除去（言い換えれば、外部フィルタの設計）の容易化を実現することができる。 In the pulse signal generation device using PWM, it is possible to avoid the generation of low frequency noise, and as a result, it is possible to facilitate the noise removal (in other words, the design of the external filter).
以下、本発明の実施形態について図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図１は、本発明の第１実施形態を示している。ＰＷＭ装置１０は、デューティレジスタ１１、波形制御回路１２および出力回路１３を有しており、ＣＰＵ（Central Processing Unit）やメモリ等を含むシステムＬＳＩ（Large Scale Integration）に搭載されている。例えば、ＰＷＭ装置１０から出力されるＰＷＭ信号ＯＵＴは、音声信号に関してＤＡＣの出力信号の代わりに使用されている。なお、ＰＷＭ装置１０において、ＰＷＭ周期は、基準クロックＣＬＫのサイクル数によって規定され、ｍ（２のｎ乗）に固定されている。
FIG. 1 shows a first embodiment of the present invention. The
デューティレジスタ１１は、デューティデータＤＤ（ｎビット）を格納するためのレジスタ（ｎビット）である。デューティデータＤＤについては、例えば、システムＬＳＩのＣＰＵのライトアクセスを介して変更することが可能である。なお、ＰＷＭデューティ（デューティデータＤＤの値）は、基準クロックＣＬＫのサイクル数によって規定され、０から２のｎ乗−１までの範囲における任意の整数値に設定される。
The
波形制御回路１２は、波形レジスタ１２ａを有している。波形レジスタ１２ａは、波形データＤＷ（ｍビット）を格納するためのレジスタ（ｍビット）である。即ち、波形レジスタ１２ａ（波形データＤＷ）は、ＰＷＭ周期に相当する数のビットを有している。波形制御回路１２は、ＰＷＭデューティ（デューティデータＤＤの値）に相当する数のビットが“１”に設定されるとともに残りのビットが“０”に設定された波形データＤＷを、同一の論理値（“０”、“１”）のビットが分散されるように生成する。
The
出力回路１３は、ビットセレクタ１３ａを有している。ビットセレクタ１３ａは、制御信号ＥＮＢの立ち上がり遷移（“０”から“１”への遷移）が発生すると、波形データＤＷにおける全てのビットについて基準クロックＣＬＫに同期して上位側から下位側へ順番に選択する動作を繰り返す。出力回路１３は、制御信号ＥＮＢが“１”に設定されている場合には、波形データＤＷにおけるビットセレクタ１３ａにより選択されたビットをＰＷＭ信号ＯＵＴとして出力し、制御信号ＥＮＢが“０”に設定されている場合には、“０”に固定された信号をＰＷＭ信号ＯＵＴとして出力する。ここで、制御信号ＥＮＢは、ＰＷＭ動作を開始／停止させるための信号であり、ＰＷＭ動作を開始させる場合に“１”に設定され、ＰＷＭ動作を停止させる場合に“０”に設定される。
The
これにより、ＰＷＭ装置１０から出力されるＰＷＭ信号ＯＵＴは、各ＰＷＭ周期（クロックサイクル数：２のｎ乗）において、ＰＷＭデューティ（デューティデータＤＤの値）に相当する数のクロックサイクルで“１”に設定され、残りのクロックサイクルで“０”に設定されることになる。更に、ＰＷＭ信号ＯＵＴについて同一の論理値に設定されるクロックサイクルが分散されることになる。
Thereby, the PWM signal OUT output from the
なお、ＰＷＭ装置１０においては、ＰＷＭデューティ（デューティデータＤＤの値）をＰＷＭ周期と同一の値（２のｎ乗）に設定することができないため、ＰＷＭ周期における全てのクロックサイクルでＰＷＭ信号ＯＵＴを“１”に設定するための機構が別途設けられている。
In the
図２は、第１実施形態における波形制御動作の一例を示している。図３は、第１実施形態におけるＰＷＭ出力波形の一例を示している。ここでは、例えば、ＰＷＭ周期が１６（２の４乗）に固定されているものとする。従って、デューティレジスタ１１のビット数が４になり、波形レジスタ１２ａのビット数が１６になる。そして、デューティレジスタ１１が“１０１０”に設定されているものとする。即ち、ＰＷＭデューティが１０に設定されているものとする。
FIG. 2 shows an example of the waveform control operation in the first embodiment. FIG. 3 shows an example of a PWM output waveform in the first embodiment. Here, for example, it is assumed that the PWM cycle is fixed at 16 (2 to the 4th power). Therefore, the number of bits of the
このような場合、波形制御回路１２において、波形レジスタ１２ａのビットＢ１５−Ｂ０のうち１５個については、デューティレジスタ１１のビットＢ３−Ｂ０のいずれかに対応付けられており、デューティレジスタ１１における対応付けられたビットの論理値に設定されるようになっている。より詳細には、デューティレジスタ１１のビットＢ３に対して波形レジスタ１２ａのビットＢ１５−Ｂ０のうち８個が対応付けられ、デューティレジスタ１１のビットＢ２に対して波形レジスタ１２ａのビットＢ１５−Ｂ０のうち４個が対応付けられ、デューティレジスタ１１のビットＢ１に対して波形レジスタ１２ａのビットＢ１５−Ｂ０のうち２個が対応付けられ、デューティレジスタ１１のビットＢ０に対して波形レジスタ１２ａのビットＢ１５−Ｂ０のうち１個が対応付けられている。
In such a case, in the
また、波形レジスタ１２ａのビットＢ１５−Ｂ０のうち１個については、デューティレジスタ１１のビットＢ３−Ｂ０のいずれにも対応付けられておらず、“０”に設定されるようになっている。これは、波形データＤＷについてデューティデータＤＤの値に相当する数のビットが“１”に設定されるとともに残りのビットが“０”に設定されることになっており、デューティデータＤＤの値（ＰＷＭデューティ）が波形データＤＷのビット数（ＰＷＭ周期）と同一の値に設定されることはないためである。
Further, one of the bits B15 to B0 of the
例えば、デューティレジスタ１１のビットＢ３に対しては、図２（ａ）に示すように、波形レジスタ１２ａのビットＢ１５、Ｂ１３、Ｂ１１、Ｂ９、Ｂ７、Ｂ５、Ｂ３、Ｂ１が対応付けられている。従って、デューティレジスタ１１のビットＢ３が“１”に設定されると、波形レジスタ１２ａのビットＢ１５、Ｂ１３、Ｂ１１、Ｂ９、Ｂ７、Ｂ５、Ｂ３、Ｂ１も“１”に設定される。デューティレジスタ１１のビットＢ２に対しては、図２（ｂ）に示すように、波形レジスタ１２ａのビットＢ１４、Ｂ１０、Ｂ６、Ｂ２が対応付けられている。従って、デューティレジスタ１１のビットＢ２が“０”に設定されると、波形レジスタ１２ａのビットＢ１４、Ｂ１０、Ｂ６、Ｂ２も“０”に設定される。
For example, bit B3 of
デューティレジスタ１１のビットＢ１に対しては、図２（ｃ）に示すように、波形レジスタ１２ａのビットＢ１２、Ｂ４が対応付けられている。従って、デューティレジスタ１１のビットＢ１が“１”に設定されると、波形レジスタ１２ａのビットＢ１２、Ｂ４も“１”に設定される。デューティレジスタ１１のビットＢ０に対しては、図２（ｄ）に示すように、波形レジスタ１２ａのビットＢ０が対応付けられている。従って、デューティレジスタ１１のビットＢ０が“０”に設定されると、波形レジスタ１２ａのビットＢ０も“０”に設定される。波形レジスタ１２ａのビットＢ８については、図２（ｅ）に示すように、デューティレジスタ１１のビットＢ３−Ｂ０のいずれにも対応付けられておらず、“０”に設定される。
As shown in FIG. 2C, the bits B12 and B4 of the
このように、デューティレジスタ１１（デューティデータＤＤ）が“１０１０”に設定されると、波形レジスタ１２ａ（波形データＤＷ）が“１０１１１０１０１０１１１０１０”に設定される。即ち、ＰＷＭ周期に相当する数のビット（１６ビット）を有する波形データＤＷは、ＰＷＭデューティに相当する数のビット（１０ビット）が“１”に設定されるとともに残りのビット（６ビット）が“０”に設定され、更に、同一の論理値のビットが分散された状態になる。
Thus, when the duty register 11 (duty data DD) is set to “1010”, the
従って、出力回路１３において、制御信号ＥＮＢが“１”に設定されている場合、各ＰＷＭ周期（クロックサイクル数：１６）における１サイクル目から１６サイクル目までの各クロックサイクルで波形データＤＷのビットＢ１５−Ｂ０がそれぞれ選択されることで、ＰＷＭ信号ＯＵＴの波形は図３に示すようなものになる。即ち、ＰＷＭ装置１０から出力されるＰＷＭ信号ＯＵＴは、各ＰＷＭ周期において、ＰＷＭデューティに相当する数のクロックサイクル（１０クロックサイクル）で“１”に設定され、残りのクロックサイクル（６クロックサイクル）で“０”に設定されることになる。更に、ＰＷＭ信号ＯＵＴについて同一の論理値に設定されるクロックサイクルが分散されることになる。なお、従来方式においては、各ＰＷＭ周期について、１サイクル目から１０サイクル目までの各クロックサイクルでＰＷＭ信号ＯＵＴが“１”に設定され、１１サイクル目から１６サイクル目までの各クロックサイクルでＰＷＭ信号ＯＵＴが“０”に設定されることになる。
Therefore, in the
図４は、ＰＷＭ出力およびＬＰＦ出力の関係を示している。例えば、基準クロックＣＬＫの周波数が６５．５３６ＭＨｚであり、ＰＷＭ周期が４０９６であり、ＰＷＭデューティが２０４８（ＰＷＭ周期の１／２）である場合を考える。このような場合、従来方式では、ＰＷＭ信号ＯＵＴを基準クロックＣＬＫの２０４８サイクル分の期間で“１”に設定した後にＰＷＭ信号ＯＵＴを基準クロックＣＬＫの２０４８サイクル分の期間で“０”に設定する動作が繰り返される。従って、１６ＫＨｚのＰＷＭ出力が得られ、１６ＫＨｚのノイズが発生することになる。これに対して、第１実施形態では、ＰＷＭ信号ＯＵＴを基準クロックＣＬＫの１サイクル分の期間で“１”に設定した後にＰＷＭ信号ＯＵＴを基準クロックＣＬＫの１サイクル分の期間で“０”に設定する動作が繰り返される。従って、３２．７６８ＭＨｚのＰＷＭ出力が得られ、３２．７６８ＭHzのノイズが発生することになる。例えば、ＰＷＭ装置の出力にＬＰＦを設けて定電圧を発生させるような場合、従来方式では、図４（ａ）に示すように、ＬＰＦの出力電圧にある程度の変動が生じてしまうのに対して、第１実施形態では、図４（ｂ）に示すように、ＬＰＦの出力電圧に殆ど変動が生じない。 FIG. 4 shows the relationship between the PWM output and the LPF output. For example, consider a case where the frequency of the reference clock CLK is 65.536 MHz, the PWM cycle is 4096, and the PWM duty is 2048 (1/2 of the PWM cycle). In such a case, in the conventional method, the PWM signal OUT is set to “1” in the period of 2048 cycles of the reference clock CLK, and then the PWM signal OUT is set to “0” in the period of 2048 cycles of the reference clock CLK. The operation is repeated. Accordingly, a 16 KHz PWM output is obtained, and noise of 16 KHz is generated. On the other hand, in the first embodiment, after setting the PWM signal OUT to “1” in the period of one cycle of the reference clock CLK, the PWM signal OUT is set to “0” in the period of one cycle of the reference clock CLK. The setting operation is repeated. Accordingly, a PWM output of 32.768 MHz is obtained, and noise of 32.768 MHz is generated. For example, when an LPF is provided at the output of the PWM device to generate a constant voltage, the conventional method causes some variation in the output voltage of the LPF as shown in FIG. In the first embodiment, as shown in FIG. 4B, the output voltage of the LPF hardly fluctuates.
以上のような第１実施形態では、ＰＷＭ装置１０から出力されるＰＷＭ信号ＯＵＴが高周波数化されることで、高周波数ノイズが発生するようになるため、ノイズ除去（外部フィルタの設計）が容易になる。従って、音声信号に関してＰＷＭ装置１０から出力されるＰＷＭ信号ＯＵＴをＤＡＣの出力信号として代用する場合、必要な周波数の信号の誤除去を回避することができ、高音域が途切れる等の問題を解消することができる。
In the first embodiment as described above, high frequency noise is generated by increasing the frequency of the PWM signal OUT output from the
図５は、本発明の第２実施形態を示している。なお、第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＰＷＭ装置２０は、デューティレジスタ１１、波形制御回路２１および出力回路２２を有しており、ＰＷＭ装置１０（第１実施形態）と同様に、ＣＰＵやメモリ等を含むシステムＬＳＩに搭載されている。例えば、ＰＷＭ装置２０から出力されるＰＷＭ信号ＯＵＴは、音声信号に関してＤＡＣの出力信号の代わりに使用されている。なお、ＰＷＭ装置２０においても、ＰＷＭ周期は、基準クロックＣＬＫのサイクル数によって規定され、ｍ（２のｎ乗）に固定されている。
FIG. 5 shows a second embodiment of the present invention. In the description of the second embodiment, the same reference numerals as those used in the first embodiment are used for the same elements as those described in the first embodiment, and detailed description thereof is omitted. The
波形制御回路２１は、波形レジスタ２１ａ、２１ｂを有している。波形レジスタ２１ａは、波形データＤＷＨ（２のｎ’乗ビット）を格納するためのレジスタ（２のｎ’乗ビット）である。波形レジスタ２１ｂは、波形データＤＷＬ（２のｎ”乗ビット）を格納するためのレジスタ（２のｎ”乗ビット）である。波形制御回路２１は、デューティデータＤＤ（ｎビット）を上位側ｎ’ビットおよび下位側ｎ”ビットに分割し、デューティデータＤＤの上位側ｎ’ビットから波形データＤＷＨを生成するとともに、デューティデータＤＤの下位側ｎ”ビットから波形データＤＷＬを生成する。なお、波形制御回路２１におけるデューティデータＤＤ（ｎビット）の上位側ｎ’ビットから波形データＤＷＨ（２のｎ’乗ビット）を生成する動作およびデューティデータＤＤ（ｎビット）の下位側ｎ”ビットから波形データＤＷＬ（２のｎ”乗ビット）を生成する動作は、波形制御回路１２（第１実施形態）におけるデューティデータＤＤ（ｎビット）から波形データＤＷ（２のｎ乗ビット）を生成する動作と同様である。
The
波形制御回路２１は、波形レジスタ２１ｂ（波形データＤＷＬ）における全てのビットについて制御信号ＲＥＱの立ち上がり遷移に同期して上位側から下位側へ順番に選択する動作を繰り返す。また、波形制御回路２１は、波形レジスタ２１ａ（波形データＤＷＨ）における空きビット（デューティレジスタ１１のいずれのビットにも対応付けられていないビット）を波形レジスタ２１ｂにおける選択したビットの論理値に設定する。
The
出力回路２２は、ビットセレクタ２２ａを有している。ビットセレクタ２２ａは、制御信号ＥＮＢの立ち上がり遷移が発生すると、波形データＤＷＨにおける全てのビットについて基準クロックＣＬＫに同期して上位側から下位側へ順番に選択する動作を繰り返す。出力回路２２は、制御信号ＥＮＢが“１”に設定されている場合には、波形データＤＷＨにおけるビットセレクタ２２ａにより選択されたビットをＰＷＭ信号ＯＵＴとして出力し、制御信号ＥＮＢが“０”に設定されている場合には、“０”に固定された信号をＰＷＭ信号ＯＵＴとして出力する。
The
出力回路２２は、制御信号ＥＮＢが“０”に設定されている場合には、制御信号ＲＥＱを“０”に設定する。そして、出力回路２２は、制御信号ＥＮＢの立ち上がり遷移が発生すると、制御信号ＲＥＱを一時的に“１”に設定する。出力回路２２は、制御信号ＥＮＢが“１”に設定されている場合には、波形データＤＷＨにおけるビットセレクタ２２ａにより選択されるビットが最下位ビットから最上位ビットに変更されるのに合わせて制御信号ＲＥＱを一時的に“１”に設定する。従って、波形データＤＷＨの最下位ビットがＰＷＭ信号ＯＵＴとして出力される毎に（波形データＤＷＨのビット数分のクロックサイクル毎に）、制御信号ＲＥＱの立ち上がり遷移が発生することになる。
The
なお、ＰＷＭ装置２０においても、ＰＷＭ装置１０（第１実施形態）と同様に、ＰＷＭデューティ（デューティデータＤＤの値）をＰＷＭ周期と同一の値（２のｎ乗）に設定することができないため、ＰＷＭ周期における全てのクロックサイクルでＰＷＭ信号ＯＵＴを“１”に設定するための機構が別途設けられている。
In
図６および図７は、第２実施形態における波形制御動作の一例を示している。図８は、第２実施形態におけるＰＷＭ出力波形の一例を示している。ここでは、例えば、ＰＷＭ周期が６４（２の６乗）に固定されているものとする。従って、デューティレジスタ１１のビット数が６になる。そして、デューティレジスタ１１が“１０１０１０”に設定されているものとする。即ち、ＰＷＭデューティが４２に設定されているものとする。また、波形制御回路２１がデューティデータＤＤ（６ビット）を上位側４ビットおよび下位側２ビットに分割するものとする。従って、波形レジスタ２１ａのビット数が１６（２の４乗）になり、波形レジスタ２１ｂのビット数が４（２の２乗）になる。
6 and 7 show an example of the waveform control operation in the second embodiment. FIG. 8 shows an example of a PWM output waveform in the second embodiment. Here, for example, it is assumed that the PWM cycle is fixed to 64 (2 6). Therefore, the number of bits of the
このような場合、波形制御回路２２において、波形レジスタ２１ａのビットＢ１５、Ｂ１３、Ｂ１１、Ｂ９、Ｂ７、Ｂ５、Ｂ３、Ｂ１は、デューティレジスタ１１のビットＢ５に対応付けられている。波形レジスタ２１ａのビットＢ１４、Ｂ１０、Ｂ６、Ｂ２は、デューティレジスタ１１のビットＢ４に対応付けられている。波形レジスタ２１ａのビットＢ１２、Ｂ４は、デューティレジスタ１１のビットＢ３に対応付けられている。波形レジスタ２１ａのビットＢ０は、デューティレジスタ１１のビットＢ２に対応付けられている。波形レジスタ２１ａのビットＢ８は、デューティレジスタ１１のビットＢ５−Ｂ２のいずれにも対応付けられていない。従って、図６（ａ）に示すように、デューティレジスタ１１（デューティデータＤＤ）の上位側４ビットが“１０１０”に設定されると、波形レジスタ２１ａ（波形データＤＷＨ）が“１０１１１０１０１０１１１０１０”に設定される。
In such a case, in the
また、波形レジスタ２１ｂのビットＢ３、Ｂ１は、デューティレジスタ１１のビットＢ１に対応付けられている。波形レジスタ２１ｂのビットＢ０は、デューティレジスタ１１のビットＢ０に対応付けられている。波形レジスタ２１ｂのビットＢ２は、デューティレジスタ１１のビットＢ１、Ｂ０のいずれにも対応付けられていない。従って、図６（ｂ）に示すように、デューティレジスタ１１（デューティデータＤＤ）の下位側２ビットが“１０”に設定されると、波形レジスタ２１ｂ（波形データＤＷＬ）が“１０１０”に設定される。
The bits B3 and B1 of the
この状態で、制御信号ＥＮＢが“１”に設定されるのに伴って制御信号ＲＥＱの１回目の立ち上がり遷移が発生すると、図７（ａ）に示すように、波形レジスタ２１ｂ（波形データＤＷＬ）のビットＢ３が選択され、波形レジスタ２１ａ（波形データＤＷＨ）のビットＢ８が波形レジスタ２１ｂ（波形データＤＷＬ）のビットＢ３の論理値（“１”）に設定される。そして、波形データＤＷＨのビットＢ０（最下位ビット）がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの２回目の立ち上がり遷移が発生すると、図７（ｂ）に示すように、波形レジスタ２１ｂのビットＢ２が選択され、波形レジスタ２１ａのビットＢ８が波形レジスタ２１ｂのビットＢ２の論理値（“０”）に設定される。
In this state, when the first rising transition of the control signal REQ occurs as the control signal ENB is set to “1”, as shown in FIG. 7A, the
この後、波形データＤＷＨのビットＢ０がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの３回目の立ち上がり遷移が発生すると、図７（ｃ）に示すように、波形レジスタ２１ｂのビットＢ１が選択され、波形レジスタ２１ａのビットＢ８が波形レジスタ２１ｂのビットＢ１の論理値（“１”）に設定される。この状態で、波形データＤＷＨのビットＢ０がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの４回目の立ち上がり遷移が発生すると、図７（ｄ）に示すように、波形レジスタ２１ｂのビットＢ０が選択され、波形レジスタ２１ａのビットＢ８が波形レジスタ２１ｂのビットＢ０の論理値（“０”）に設定される。
Thereafter, when the third rising transition of the control signal REQ occurs as the bit B0 of the waveform data DWH is output as the PWM signal OUT, as shown in FIG. 7C, the bit B1 of the
従って、出力回路２２において、制御信号ＥＮＢが“１”に設定されている場合、各ＰＷＭ周期（クロックサイクル数：６４）における１サイクル目から１６サイクル目までの期間では、波形レジスタ２１ａのビットＢ８が波形レジスタ２１ｂのビットＢ３の論理値（“１”）に設定されているため、ＰＷＭ信号ＯＵＴの波形は図８（ａ）に示すようなものになる。各ＰＷＭ周期における１７サイクル目から３２サイクル目までの期間では、波形レジスタ２１ａのビットＢ８が波形レジスタ２１ｂのビットＢ２の論理値（“０”）に設定されているため、ＰＷＭ信号ＯＵＴの波形は図８（ｂ）に示すようなものになる。
Therefore, when the control signal ENB is set to “1” in the
各ＰＷＭ周期における３３サイクル目から４８サイクル目までの期間では、波形レジスタ２１ａのビットＢ８が波形レジスタ２１ｂのビットＢ１の論理値（“１”）に設定されているため、ＰＷＭ信号ＯＵＴの波形は図８（ｃ）に示すようなものになる。各ＰＷＭ周期における４９サイクル目から６４サイクル目までの期間では、波形レジスタ２１ｂのビットＢ８が波形レジスタ２１ａのビットＢ０の論理値（“０”）に設定されているため、ＰＷＭ信号ＯＵＴの波形は図８（ｄ）に示すようなものになる。
In the period from the 33rd cycle to the 48th cycle in each PWM cycle, since the bit B8 of the
このように、ＰＷＭ装置２０から出力されるＰＷＭ信号ＯＵＴは、各ＰＷＭ周期において、ＰＷＭデューティ（デューティデータＤＤの値）に相当する数のクロックサイクルで“１”に設定され、残りのクロックサイクルで“０”に設定されることになる。更に、ＰＷＭ信号ＯＵＴについて同一の論理値に設定されるクロックサイクルが分散されることになる。即ち、ＰＷＭ装置２０においても、ＰＷＭ装置１０（第１実施形態）と同様のＰＷＭ出力波形が得られる。従って、低周波数ノイズの発生を回避することができ、その結果、ノイズ除去の容易化を実現することができる。
Thus, the PWM signal OUT output from the
また、例えば、ＰＷＭ周期が４０９６（２の１２乗）に固定されており、デューティレジスタ１１のビット数が１２である場合、ＰＷＭ装置１０（第１実施形態）では、波形レジスタ１２ａのビット数が４０９６（２の１２乗）になる。これに対して、ＰＷＭ装置２０（第２実施形態）では、波形制御回路２１がデューティデータＤＤ（１２ビット）を上位側８ビットおよび下位側４ビットに分割する場合には、波形レジスタ２１ａのビット数が２５６（２の８乗）になり、波形レジスタ２１ｂのビット数が１６（２の４乗）になる。ＰＷＭ装置１０に比べて波形レジスタのビット数（フリップフロップ数）が低減されるため、ＰＷＭ装置の実装面積の削減に寄与することができる。従って、ＰＷＭ装置が搭載されるシステムＬＳＩのチップサイズに制限がある場合に有用である。
For example, when the PWM cycle is fixed to 4096 (2 to the 12th power) and the number of bits of the
以上のように、第２実施形態では、第１実施形態と同様の効果が得られるうえに、ＰＷＭ装置の小規模化を実現することができる。 As described above, in the second embodiment, the same effect as that of the first embodiment can be obtained, and the downsizing of the PWM device can be realized.
図９は、本発明の第３実施形態を示している。なお、第３実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＰＷＭ装置３０は、周期レジスタ３１、デューティレジスタ１１、波形制御回路３２および出力回路３３を有しており、ＰＷＭ装置１０（第１実施形態）と同様に、ＣＰＵやメモリ等を含むシステムＬＳＩに搭載されている。例えば、ＰＷＭ装置３０から出力されるＰＷＭ信号ＯＵＴは、音声信号に関してＤＡＣの出力信号の代わりに使用されている。
FIG. 9 shows a third embodiment of the present invention. In the description of the third embodiment, the same reference numerals as those used in the first embodiment are used for the same elements as those described in the first embodiment, and detailed description thereof is omitted. The
周期レジスタ３１は、周期データＤＣ（ｎ＋１ビット）を格納するためのレジスタ（ｎ＋１ビット）である。周期データＤＣについては、例えば、システムＬＳＩのＣＰＵのライトアクセスを介して変更することが可能である。なお、ＰＷＭ周期（周期データＤＣの値）は、基準クロックＣＬＫのサイクル数によって規定され、２から２のｎ乗までの範囲における任意の整数値に設定される。また、ＰＷＭデューティ（デューティデータＤＤの値）については、ＰＷＭ周期（周期データＤＣの値）と同一の値に設定できないことになっている。
The
波形制御回路３２は、波形制御回路１２（第１実施形態）と同様にデューティデータＤＤ（ｎビット）から波形データＤＷ（ｍビット）を生成するが、波形レジスタ１２ａ（波形データＤＷ）の各ビットに対して順位番号を割り当て、波形レジスタ１２ａ（波形データＤＷ）について“１”に設定されるビットを周期データＤＣの値以下の順位番号を有するビットに制限する点が異なる。
The
出力回路３３は、ビットセレクタ３３ａを有している。ビットセレクタ３３ａは、制御信号ＥＮＢの立ち上がり遷移が発生すると、波形データＤＷにおける周期データＤＣの値以下の順位番号を有するビットについて基準クロックＣＬＫに同期して上位側から下位側へ順番に選択する動作を繰り返す。出力回路３３は、制御信号ＥＮＢが“１”に設定されている場合には、波形データＤＷにおけるビットセレクタ３３ａにより選択されたビットをＰＷＭ信号ＯＵＴとして出力し、制御信号ＥＮＢが“０”に設定されている場合には、“０”に固定された信号をＰＷＭ信号ＯＵＴとして出力する。
The
なお、ＰＷＭ装置３０においては、ＰＷＭデューティ（デューティデータＤＤの値）をＰＷＭ周期（周期データＤＣの値）と同一の値に設定できないことになっているため、ＰＷＭ周期における全てのクロックサイクルでＰＷＭ信号ＯＵＴを“１”に設定するための機構が別途設けられている。
In the
図１０は、第３実施形態における波形制御動作の一例を示している。図１１は、第３実施形態におけるＰＷＭ出力波形の一例を示している。ここでは、例えば、周期レジスタ３１のビット数が５であり、デューティレジスタ１１のビット数が４であり、波形レジスタ１２ａのビット数が１６（２の４乗）であるものとする。そして、周期レジスタ３１が“０１００１”に設定され、デューティレジスタ１１が“０１０１”に設定されているものとする。即ち、ＰＷＭ周期が９に設定され、ＰＷＭデューティが５に設定されているものとする。
FIG. 10 shows an example of a waveform control operation in the third embodiment. FIG. 11 shows an example of a PWM output waveform in the third embodiment. Here, for example, it is assumed that the number of bits of the
このような場合、波形制御回路３２において、例えば、デューティレジスタ１１のビットＢ３に対応付けられている波形レジスタ１２ａのビットＢ１５、Ｂ１３、Ｂ１１、Ｂ９、Ｂ７、Ｂ５、Ｂ３、Ｂ１には、順位番号として「１６」、「１５」、「１４」、「１３」、「１２」、「１１」、「１０」、「９」がそれぞれ割り当てられている。デューティレジスタ１１のビットＢ２に対応付けられている波形レジスタ１２ａのビットＢ１４、Ｂ１０、Ｂ６、Ｂ２には、順位番号として「８」、「７」、「６」、「５」がそれぞれ割り当てられている。デューティレジスタ１１のビットＢ１に対応付けられている波形レジスタ１２ａのビットＢ１２、Ｂ４には、順位番号として「４」、「３」がそれぞれ割り当てられている。デューティレジスタ１１のビットＢ０に対応付けられている波形レジスタ１２ａのビットＢ０には、順位番号として「２」が割り当てられている。デューティレジスタ１１のビットＢ３−Ｂ０のいずれにも対応付けられていない波形レジスタ１２ａのビットＢ８には、順位番号として「１」が割り当てられている。
In such a case, in the
また、ＰＷＭ周期（周期データＤＣの値）が９に設定されているため、波形レジスタ１２ａ（波形データＤＷ）について“１”に設定されるビットが９以下の順位番号を有するビットＢ１４、Ｂ１２、Ｂ１０、Ｂ８、Ｂ６、Ｂ４、Ｂ２、Ｂ１、Ｂ０に制限される。従って、図１０に示すように、デューティレジスタ１１（デューティレジスタＤＤ）が“０１０１”に設定されると、波形レジスタ１２ａ（波形データＤＷ）が“０１０００１０００１０００１０１”に設定される。なお、波形レジスタ１２ａ（波形データＤＷ）における９より大きい順位番号を有するビットＢ１５、Ｂ１３、Ｂ１１、Ｂ９、Ｂ７、Ｂ５、Ｂ３（図１０の網掛部分）については、“０”に設定されるが、出力回路３３においてビットセレクタ３３ａにより選択されることはない。
Since the PWM cycle (the value of the cycle data DC) is set to 9, the bits B14, B12 having a rank number of 9 or less are set to “1” for the
従って、出力回路３３において、制御信号ＥＮＢが“１”に設定されている場合、各ＰＷＭ周期（クロックサイクル数：９）における１サイクル目から９サイクル目までの各クロックサイクルで波形データＤＷのビットＢ１４、Ｂ１２、Ｂ１０、Ｂ８、Ｂ６、Ｂ４、Ｂ２、Ｂ１、Ｂ０がそれぞれ選択されることで、ＰＷＭ信号ＯＵＴの波形は図１１に示すようなものになる。
Therefore, in the
以上のような第３実施形態では、ＰＷＭ周期を変更することが可能であり、ＰＷＭ周期の設定値に応じて第１実施形態と同様のＰＷＭ出力波形を得ることができるため、実用性がより一層向上する。 In the third embodiment as described above, the PWM cycle can be changed, and a PWM output waveform similar to that of the first embodiment can be obtained according to the set value of the PWM cycle. Further improve.
図１２は、本発明の第４実施形態を示している。なお、第４実施形態を説明するにあたって、第１および第３実施形態で説明した要素と同一の要素については、第１および第３実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＰＷＭ装置４０は、周期レジスタ３１、デューティレジスタ１１、波形制御回路４１および出力回路４２を有しており、ＰＷＭ装置１０（第１実施形態）と同様に、ＣＰＵやメモリ等を含むシステムＬＳＩに搭載されている。例えば、ＰＷＭ装置４０から出力されるＰＷＭ信号ＯＵＴは、音声信号に関してＤＡＣの出力信号の代わりに使用されている。
FIG. 12 shows a fourth embodiment of the present invention. In describing the fourth embodiment, the same reference numerals as those used in the first and third embodiments are used for the same elements as those described in the first and third embodiments. Description is omitted. The
波形制御回路４１は、波形レジスタ１２ａおよび判定回路４１ａを有している。判定回路４１ａは、デューティデータＤＤの値が０であるか否かを判定する。また、判定回路４１ａは、デューティデータＤＤの値が０ではないと判定した場合、デューティデータＤＤの値がデューティ判定基準値以下であるか否かを判定する。更に、判定回路４１ａは、デューティデータＤＤの値がデューティ判定基準値より大きいと判定した場合、周期データＤＣの値からデューティデータＤＤの値を引いた値がデューティ判定基準値以下であるか否かを判定する。
The
波形制御回路４１は、デューティデータＤＤの値が０であることを判定回路４１ａの判定結果から認識した場合、波形制御回路３２（第３実施形態）と同様に動作する。また、波形制御回路４１は、デューティデータＤＤの値がデューティ判定基準値より大きく且つ周期データＤＣの値からデューティデータＤＤの値を引いた値がデューティ判定基準値より大きいことを判定回路４１ａの判定結果から認識した場合も、波形制御回路３２（第３実施形態）と同様に動作する。
When the
波形制御回路４１は、デューティデータＤＤの値が０ではないがデューティ判定基準値以下であることを判定回路４１ａの判定結果から認識した場合、例えば、以下のように動作する。波形制御回路４１は、制御信号ＲＥＱの１回目の立ち上がり遷移が発生するのに伴って、波形レジスタ１２ａ（波形データＤＷ）について、デューティデータＤＤの値以下の順位番号を有するビットを“１”に設定するとともに、残りのビットを“０”に設定する。この後、波形制御回路４１は、制御信号ＲＥＱの立ち上がり遷移が発生する毎に、波形レジスタ１２ａ（波形データＤＷ）における周期データＤＣの値以下の順位番号を有するビットについて“１”に設定されるビットを順位番号の小さい順に変更する。なお、波形制御回路４１が波形レジスタ１２ａにおける周期データＤＣの値以下の順位番号を有するビットについて“１”に設定されるビットを不規則に変更するようにしてもよい。
When the
波形制御回路４１は、周期データＤＣの値からデューティデータＤＤの値を引いた値がデューティ判定基準値以下であることを判定回路４１ａの判定結果から認識した場合、例えば、以下のよう動作する。波形制御回路４１は、制御信号ＲＥＱの１回目の立ち上がり遷移が発生するのに伴って、波形レジスタ１２ａ（波形データＤＷ）について、周期データＤＣの値からデューティデータＤＤの値を引いた値以下の順位番号を有するビットを“０”に設定するとともに、残りのビットを“１”に設定する。この後、波形制御回路４１は、制御信号ＲＥＱの立ち上がり遷移が発生する毎に、波形レジスタ１２ａ（波形データＤＷ）における周期データＤＣの値以下の順位番号を有するビットについて“０”に設定されるビットを順位番号の小さい順に変更する。なお、波形制御回路４１が波形レジスタ１２ａにおける周期データＤＣの値以下の順位番号を有するビットについて“０”に設定されるビットを不規則に変更するようにしてもよい。
When the
出力回路４２は、制御信号ＲＥＱを出力する点を除いて、出力回路３３（第３実施形態）と同一である。出力回路４２は、制御信号ＥＮＢが“０”に設定されている場合には、制御信号ＲＥＱを“０”に設定する。そして、出力回路４２は、制御信号ＥＮＢの立ち上がり遷移が発生すると、制御信号ＲＥＱを一時的に“１”に設定する。出力回路４２は、制御信号ＥＮＢが“１”に設定されている場合には、波形データＤＷにおけるビットセレクタ３３ａにより選択されるビットが最下位ビットからその他のビットに変更されるのに合わせて制御信号ＲＥＱを一時的に“１”に設定する。従って、波形データＤＷの最下位ビットがＰＷＭ信号ＯＵＴとして出力される毎に（周期データＤＣの値（ＰＷＭ周期）分のクロックサイクル毎に）、制御信号ＲＥＱの立ち上がり遷移が発生することになる。
The
なお、ＰＷＭ装置４０においても、ＰＷＭ装置３０（第３実施形態）と同様に、ＰＷＭデューティ（デューティデータＤＤの値）をＰＷＭ周期（周期データＤＣの値）と同一の値に設定できないことになっている。このため、ＰＷＭ周期における全てのクロックサイクルでＰＷＭ信号ＯＵＴを“１”に設定するための機構が別途設けられている。
In the
図１３は、第４実施形態における波形制御動作の一例示している。図１４は、第４実施形態におけるＰＷＭ出力波形の一例を示している。ここでは、例えば、周期レジスタ３１のビット数が５であり、デューティレジスタ１１のビット数が４であり、波形レジスタ１２ａのビット数が１６（２の４乗）であるものとする。そして、周期レジスタ３１が“００１１０”に設定され、デューティレジスタ１１が“０００１”に設定されているものとする。即ち、ＰＷＭ周期が６に設定され、ＰＷＭデューティが１に設定されているものとする。また、デューティ判定基準値が１であるものとする。
FIG. 13 shows an example of the waveform control operation in the fourth embodiment. FIG. 14 shows an example of a PWM output waveform in the fourth embodiment. Here, for example, it is assumed that the number of bits of the
このような場合、波形制御回路４１において、判定回路４１ａにより、デューティデータＤＤの値が０ではないと判定され、その後、デューティデータＤＤの値がデューティ判定基準値以下であると判定されることになる。従って、制御信号ＥＮＢが“１”に設定されるのに伴って制御信号ＲＥＱの１回目の立ち上がり遷移が発生すると、波形レジスタ１２ａ（波形データＤＷ）は、図１３（ａ）に示すように、順位番号「１」を有するビットＢ８が“１”に設定されるとともに残りのビットＢ１５−Ｂ９、Ｂ７−Ｂ０が“０”に設定された状態になる。
In such a case, in the
この状態で、波形データＤＷのビットＢ０（最下位ビット）がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの２回目の立ち上がり遷移が発生すると、波形レジスタ１２ａ（波形データＤＷ）は、図１３（ｂ）に示すように、順位番号「２」を有するビットＢ０が“１”に設定されるとともに残りのビットＢ１５−Ｂ１が“０”に設定された状態になる。そして、波形データＤＷのビットＢ０がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの３回目の立ち上がり遷移が発生すると、波形レジスタ１２ａ（波形データＤＷ）は、図１３（ｃ）に示すように、順位番号「３」を有するビットＢ４が“１”に設定されるとともに残りのビットＢ１５−Ｂ５、Ｂ３−Ｂ０が“０”に設定された状態になる。
In this state, when the second rising transition of the control signal REQ occurs as the bit B0 (least significant bit) of the waveform data DW is output as the PWM signal OUT, the
この後、波形データＤＷのビットＢ０がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの４回目の立ち上がり遷移が発生すると、波形レジスタ１２ａ（波形データＤＷ）は、図１３（ｄ）に示すように、順位番号「４」を有するビットＢ１２が“１”に設定されるとともに残りのビットＢ１５−Ｂ１３、Ｂ１１−Ｂ０が“０”に設定された状態になる。この状態で、波形データＤＷのビットＢ０がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの５回目の立ち上がり遷移が発生すると、波形レジスタ１２ａ（波形データＤＷ）は、図１３（ｅ）に示すように、順位番号「５」を有するビットＢ２が“１”に設定されるとともに残りのビットＢ１５−Ｂ３、Ｂ１、Ｂ０が“０”に設定された状態になる。そして、波形データＤＷのビットＢ０がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの６回目の立ち上がり遷移が発生すると、波形レジスタ１２ａ（波形データＤＷ）は、図１３（ｆ）に示すように、順位番号「６」を有するビットＢ６が“１”に設定されるとともに残りのビットＢ１５−Ｂ７、Ｂ５−Ｂ０が“０”に設定された状態になる。この後、波形データＤＷのビットＢ０がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの７回目の立ち上がり遷移が発生すると、波形レジスタ１２ａ（波形データＤＷ）は、図１３（ａ）の状態に戻る。
Thereafter, when the fourth rising transition of the control signal REQ occurs with the output of the bit B0 of the waveform data DW as the PWM signal OUT, the
なお、波形レジスタ１２ａ（波形データＤＷ）における６（周期データＤＣの値）より大きい順位番号を有するビットＢ１５−Ｂ１３、Ｂ１１−Ｂ９、Ｂ７、Ｂ５、Ｂ３、Ｂ１（図１３の網掛部分）については、“０”に設定されるが、出力回路４２においてビットセレクタ３３ａにより選択されることはない。
Note that bits B15 to B13, B11 to B9, B7, B5, B3, and B1 (shaded portions in FIG. 13) having rank numbers larger than 6 (period data DC value) in the
従って、出力回路４２において、制御信号ＥＮＢが“１”に設定されている場合、図１４（ａ）に示すように、連続するＰＷＭ周期Ｃ１−Ｃ６に関して、ＰＷＭ周期Ｃ１では、ＰＷＭ信号ＯＵＴは、１サイクル目で“０”に設定され、２サイクル目で“１”に設定され、３サイクル目、４サイクル目、５サイクル目および６サイクル目で“０”に設定されることになる。ＰＷＭ周期Ｃ２では、ＰＷＭ信号ＯＵＴは、１サイクル目、２サイクル目、３サイクル目、４サイクル目、５サイクル目で“０”に設定され、６サイクル目で“１”に設定されることになる。ＰＷＭ周期Ｃ３では、ＰＷＭ信号ＯＵＴは、１サイクル目、２サイクル目および３サイクル目で“０”に設定され、４サイクル目で“１”に設定され、５サイクル目および６サイクル目で“０”に設定されることになる。
Therefore, when the control signal ENB is set to “1” in the
図１４（ｂ）に示すように、ＰＷＭ周期Ｃ４では、ＰＷＭ信号ＯＵＴは、１サイクル目で“１”に設定され、２サイクル目、３サイクル目、４サイクル目、５サイクル目および６サイクル目で“０”に設定されることになる。ＰＷＭ周期Ｃ５では、ＰＷＭ信号ＯＵＴは、１サイクル目、２サイクル目、３サイクル目および４サイクル目で“０”に設定され、５サイクル目で“１”に設定され、６サイクル目で“０”に設定されることになる。ＰＷＭ周期Ｃ６では、ＰＷＭ信号ＯＵＴは、１サイクル目および２サイクル目で“０”に設定され、３サイクル目で“１”に設定され、４サイクル目、５サイクル目および６サイクル目で“０”に設定されることになる。 As shown in FIG. 14B, in the PWM cycle C4, the PWM signal OUT is set to “1” in the first cycle, and the second cycle, the third cycle, the fourth cycle, the fifth cycle, and the sixth cycle. Will be set to "0". In the PWM cycle C5, the PWM signal OUT is set to “0” in the first cycle, the second cycle, the third cycle, and the fourth cycle, set to “1” in the fifth cycle, and “0” in the sixth cycle. Will be set to "". In the PWM cycle C6, the PWM signal OUT is set to “0” in the first cycle and the second cycle, set to “1” in the third cycle, and “0” in the fourth cycle, the fifth cycle and the sixth cycle. Will be set to "".
以上のような第４実施形態では、第１および第３実施形態と同様の効果が得られ、更に、ＰＷＭデューティが０に近い場合、或いは、ＰＷＭデューティがＰＷＭ周期に近い場合に、ＰＷＭ出力の周波数が一定にならないように制御されることで、低周波数ノイズを分散させることができ、その結果、ピークの低いノイズを発生させることができる。 In the fourth embodiment as described above, the same effect as in the first and third embodiments can be obtained. Further, when the PWM duty is close to 0 or when the PWM duty is close to the PWM cycle, By controlling the frequency not to be constant, low frequency noise can be dispersed, and as a result, low peak noise can be generated.
図１５は、本発明の第５実施形態を示している。なお、第５実施形態を説明するにあたって、第１、第３および第４実施形態で説明した要素と同一の要素については、第１、第３および第４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＰＷＭ装置５０は、周期レジスタ３１、デューティレジスタ１１、波形制御回路５１および出力回路４２を有しており、ＰＷＭ装置１０（第１実施形態）と同様に、ＣＰＵやメモリ等を含むシステムＬＳＩに搭載されている。例えば、ＰＷＭ装置５０から出力されるＰＷＭ信号ＯＵＴは、音声信号に関してＤＡＣの出力信号の代わりに使用されている。
FIG. 15 shows a fifth embodiment of the present invention. In the description of the fifth embodiment, the same reference numerals as those used in the first, third, and fourth embodiments are used for the same elements as those described in the first, third, and fourth embodiments. The detailed description is omitted. The
波形制御回路５１は、波形レジスタ１２ａおよび判定回路５１ａを有している。判定回路５１ａは、周期データＤＣの値が周期判定基準値以下であるか否かを判定する点を除いて、判定回路４１ａ（第４実施形態）と同一である。波形制御回路５１は、周期データＤＣの値が周期判定基準値より大きいことを判定回路５１ａの判定結果から認識した場合、波形制御回路４１（第４実施形態）と同様に動作する。
The
波形制御回路５１は、デューティデータＤＤの値が０ではないがデューティ判定基準値以下であり且つ周期データＤＣの値が周期判定基準値以下であることを判定回路５１ａの判定結果から認識した場合、例えば、以下のように動作する。波形制御回路５１は、制御信号ＲＥＱの１回目の立ち上がり遷移が発生するのに伴って、波形レジスタ１２ａ（波形データＤＷ）について、全てのビットを“０”に設定する。この後、波形制御回路５１は、波形レジスタ１２ａにおいて全てのビットが“０”に設定されている場合、制御信号ＲＥＱが所定回数（所定周期数から１を引いた値）発生すると、波形レジスタ１２ａについて、デューティデータＤＤの値と所定周期数とを掛けた値以下の順位番号を有するビットを“１”に設定するとともに、残りのビットを“０”に設定する。また、波形制御回路５１は、波形レジスタ１２ａにおいて少なくともいずれかのビットが“１”に設定されている場合、制御信号ＲＥＱの立ち上がり遷移が発生すると、波形レジスタ１２ａについて、全てのビットを“０”に設定する。
When the
波形制御回路５１は、周期データＤＣの値からデューティデータＤＤの値を引いた値がデューティ判定基準値以下であり且つ周期データＤＣの値が周期判定基準値以下であることを判定回路５１ａの判定結果から認識した場合、例えば、以下のように動作する。波形制御回路５１は、制御信号ＲＥＱの１回目の立ち上がり遷移が発生するのに伴って、波形レジスタ１２ａ（波形データＤＷ）について、全てのビットを“１”に設定する。この後、波形制御回路５１は、波形レジスタ１２ａにおいて全てのビットが“１”に設定されている場合、制御信号ＲＥＱの立ち上がり遷移が所定回数発生すると、波形レジスタ１２ａについて、周期データＤＣの値からデューティデータＤＤの値を引いた値と所定周期数とを掛けた値以下の順位番号を有するビットを“０”に設定するとともに、残りのビットを“１”に設定する。また、波形制御回路５１は、波形レジスタ１２ａにおいて少なくともいずれかのビットが“０”に設定されている場合、制御信号ＲＥＱの立ち上がり遷移が発生すると、波形レジスタ１２ａについて、全てのビットを“１”に設定する。
The
なお、ＰＷＭ装置５０においても、ＰＷＭ装置３０（第３実施形態）と同様に、ＰＷＭデューティ（デューティデータＤＤの値）をＰＷＭ周期（周期データＤＣの値）と同一の値に設定できないことになっている。このため、ＰＷＭ周期における全てのクロックサイクルでＰＷＭ信号ＯＵＴを“１”に設定するための機構が別途設けられている。
Also in the
図１６は、第５実施形態における波形制御動作の一例を示している。図１７は、第５実施形態におけるＰＷＭ出力波形の一例を示している。ここでは、例えば、周期レジスタ３１のビット数が５であり、デューティレジスタ１１のビット数が４であり、波形レジスタ１２ａのビット数が１６（２の４乗）であるものとする。そして、周期レジスタ３１が“００１０１”に設定され、デューティレジスタ１１が“０００１”に設定されているものとする。即ち、ＰＷＭ周期が５に設定され、ＰＷＭデューティが１に設定されているものとする。また、デューティ判定基準値が１であり、周期判定基準値が５であり、所定周期数が２であるものとする。
FIG. 16 shows an example of a waveform control operation in the fifth embodiment. FIG. 17 shows an example of a PWM output waveform in the fifth embodiment. Here, for example, it is assumed that the number of bits of the
このような場合、波形制御回路５１において、判定回路５１ａにより、デューティデータＤＤの値が０ではないと判定され、その後、デューティデータＤＤの値がデューティ判定基準値以下であると判定されることになる。また、判定回路５１ａにより、周期データＤＣの値が周期判定基準値以下であると判定されることになる。従って、制御信号ＥＮＢが“１”に設定されるのに伴って制御信号ＲＥＱの１回目の立ち上がり遷移が発生すると、波形レジスタ１２ａ（波形データＤＷ）は、図１６（ａ）に示すように、ビットＢ１５−Ｂ０の全てが“０”に設定された状態になる。この状態で、波形データＤＷのビットＢ０がＰＷＭ信号ＯＵＴとして出力されるのに伴って制御信号ＲＥＱの２回目の立ち上がり遷移が発生すると、波形レジスタ１２ａ（波形データＤＷ）は、図１６（ｂ）に示すように、デューティデータＤＤの値と所定周期数とを掛けた値以下の順位番号「１」、「２」を有するビットＢ８、Ｂ０が“１”に設定されるとともに残りのビットＢ１４−Ｂ９、Ｂ７−Ｂ１が“０”に設定された状態になる。これ以降、波形レジスタ１２ａ（波形データＤＷ）は、図１６（ａ）の状態で制御信号ＲＥＱの立ち上がり遷移が発生すると、図１６（ｂ）の状態に遷移し、図１６（ｂ）の状態で制御信号ＲＥＱの立ち上がり遷移が発生すると、図１６（ａ）の状態に遷移する。
In such a case, in the
なお、波形レジスタ１２ａ（波形データＤＷ）における５（周期データＤＣの値）より大きい順位番号を有するビットＢ１５−Ｂ１３、Ｂ１１−Ｂ９、Ｂ７−Ｂ５、Ｂ３、Ｂ１（図１６の網掛部分）については、“０”に設定されるが、出力回路４２においてビットセレクタ３３ａにより選択されることはない。
Note that bits B15-B13, B11-B9, B7-B5, B3, and B1 (shaded portions in FIG. 16) having rank numbers larger than 5 (value of the period data DC) in the
従って、出力回路４２において、制御信号ＥＮＢが“１”に設定されている場合、図１７に示すように、連続するＰＷＭ周期Ｃ１、Ｃ２に関して、ＰＷＭ周期Ｃ１では、ＰＷＭ信号ＯＵＴは、１サイクル目から５サイクル目までの全てで“０”に設定されることになる。ＰＷＭ周期Ｃ２では、ＰＷＭ信号ＯＵＴは、１サイクル目で“０”に設定され、２サイクル目で“１”に設定され、３サイクル目および４サイクル目で“０”に設定され、５サイクル目で“１”に設定されることになる。
Therefore, when the control signal ENB is set to “1” in the
なお、波形レジスタ１２ａにおいて全てのビットが“０”に設定されている場合に、制御信号ＲＥＱが所定回数発生すると、波形制御回路５１が波形レジスタ１２ａについてデューティデータＤＤの値以下の順位番号を有するビットを“１”に設定するとともに残りのビットを“０”に設定するように変形すれば、ＰＷＭ周期Ｃ２では、ＰＷＭ信号ＯＵＴは、１サイクル目で“０”に設定され、２サイクル目で“１”に設定され、３サイクル目、４サイクル目および５サイクル目で“０”に設定されることになる。即ち、ＰＷＭデューティが０．５（デューティデータＤＤの値として設定できない値）である場合と同等のＰＷＭ出力波形を得ることが可能になる。
When all the bits are set to “0” in the
以上のような第５実施形態では、第１、第３および第４実施形態と同様の効果が得られ、更に、ＰＷＭデューティが０に近く且つＰＷＭ周期が小さい場合、或いは、ＰＷＭデューティがＰＷＭ周期に近く且つＰＷＭ周期が小さい場合に、ＰＷＭ出力の周波数が一定にならないように制御されることで、低周波数ノイズを分散させることができ、その結果、ピークの低いノイズを発生させることができる。 In the fifth embodiment as described above, the same effects as those of the first, third and fourth embodiments can be obtained. Further, when the PWM duty is close to 0 and the PWM cycle is small, or the PWM duty is PWM cycle. When the PWM cycle is small and the frequency of the PWM output is controlled so as not to be constant, low frequency noise can be dispersed, and as a result, low peak noise can be generated.
以上の実施形態に関して、更に以下の付記を開示する。
（付記１）
パルス幅データを設定するパルス幅設定工程と、
周期に相当する数のビットを有し、前記パルス幅データの値に相当する数のビットが第１論理値に設定され且つ残りのビットが第２論理値に設定された波形データを、同一の論理値のビットが分散されるように生成する波形制御工程と、
前記波形データの各ビットを順番に選択することによりパルス信号を出力する出力工程とを含むことを特徴とするパルス信号生成方法。
（付記２）
付記１に記載のパルス信号生成方法において、
前記波形制御工程では、
前記パルス幅データを上位側および下位側に分割し、
前記パルス幅データの上位側の値に相当する数のビットが前記第１論理値に設定され且つ残りのビットが前記第２論理値に設定された第１データを、同一の論理値のビットが分散されるように生成し、
前記パルス幅データの下位側の値に相当する数のビットが前記第１論理値に設定され且つ残りのビットが前記第２論理値に設定された第２データを、同一の論理値のビットが分散されるように生成し、
前記第２データの各ビットを順番に選択し、前記第１データにおける所定のビットを前記第２データにおける選択したビットに置き換えることで、前記波形データを段階的に生成することを特徴とするパルス信号生成方法。
（付記３）
付記１に記載のパルス信号生成方法において、
周期データを設定する周期設定工程を更に含み、
前記波形制御工程では、前記波形データについて前記第１論理値に設定されるビットを前記周期データの値以下の順位番号を有するビットに制限し、
前記出力工程では、前記波形データついて選択されるビットを前記周期データの値以下の順位番号を有するビットに制限することを特徴とするパルス信号生成方法。
（付記４）
付記３に記載のパルス信号生成方法において、
前記波形制御工程では、前記パルス幅データの値が第１基準値以下である場合、前記波形データについて前記第１論理値に設定されるビットを周期毎に変更することを特徴とするパルス信号生成方法。
（付記５）
付記４に記載のパルス信号生成方法において、
前記波形制御工程では、前記周期データの値および前記パルス幅データの値の差が前記第１基準値以下である場合、前記波形データについて前記第２論理値に設定されるビットを周期毎に変更することを特徴とするパルス信号生成方法。
（付記６）
付記５に記載のパルス信号生成方法において、
前記波形制御工程では、前記パルス幅データの値が前記第１基準値以下である場合、前記周期データの値が第２基準値以下であれば、２以上の所定数の周期について、いずれかの周期で、前記波形データとして前記パルス幅データの値と前記所定数との積に相当する数のビットが前記第１論理値に設定され且つ残りのビットが前記第２論理値に設定されたデータを生成し、残りの周期で、前記波形データとして全てのビットが前記第２論理値に設定されたデータを生成することを特徴とするパルス信号生成方法。
（付記７）
付記６に記載のパルス信号生成方法において、
前記波形制御工程では、前記周期データの値および前記パルス幅データの値の差が前記第１基準値以下である場合、前記周期データの値が前記第２基準値以下であれば、前記所定数の周期について、いずれかの周期で、前記波形データとして前記周期データの値および前記パルス幅データの値の差と前記所定数との積に相当する数のビットが前記第２論理値に設定され且つ残りのビットが前記第１論理値に設定されたデータを生成し、残りの周期で、前記波形データとして全てのビットが前記第１論理値に設定されたデータを生成することを特徴とするパルス信号生成方法。
（付記８）
パルス幅データを設定するパルス幅設定部と、
周期に相当する数のビットを有し、前記パルス幅データの値に相当する数のビットが第１論理値に設定され且つ残りのビットが第２論理値に設定された波形データを、同一の論理値のビットが分散されるように生成する波形制御部と、
前記波形データの各ビットを順番に選択することによりパルス信号を出力する出力部とを備えることを特徴とするパルス信号生成装置。
Regarding the above embodiment, the following additional notes are disclosed.
(Appendix 1)
A pulse width setting step for setting pulse width data;
Waveform data having a number of bits corresponding to the period, the number of bits corresponding to the value of the pulse width data being set to the first logic value, and the remaining bits being set to the second logic value, A waveform control step for generating logical bits to be distributed;
An output step of outputting a pulse signal by sequentially selecting each bit of the waveform data.
(Appendix 2)
In the pulse signal generation method according to
In the waveform control step,
The pulse width data is divided into an upper side and a lower side,
The number of bits corresponding to the upper value of the pulse width data is set to the first logic value, and the remaining bits are set to the second logic value. Generated to be distributed,
The number of bits corresponding to the lower value of the pulse width data is set to the first logic value, and the remaining bits are set to the second logic value. Generated to be distributed,
The pulse is characterized in that the waveform data is generated stepwise by selecting each bit of the second data in order and replacing a predetermined bit in the first data with the selected bit in the second data. Signal generation method.
(Appendix 3)
In the pulse signal generation method according to
A cycle setting step for setting cycle data;
In the waveform control step, the bit set in the first logical value for the waveform data is limited to bits having a rank number equal to or less than the value of the period data,
In the output step, the bit selected for the waveform data is limited to a bit having a rank number equal to or less than the value of the period data.
(Appendix 4)
In the pulse signal generation method according to
In the waveform control step, when the value of the pulse width data is equal to or less than a first reference value, a bit set in the first logic value for the waveform data is changed for each period. Method.
(Appendix 5)
In the pulse signal generation method according to
In the waveform control step, when the difference between the value of the period data and the value of the pulse width data is equal to or less than the first reference value, the bit set in the second logic value for the waveform data is changed for each period. And a pulse signal generation method.
(Appendix 6)
In the pulse signal generation method according to
In the waveform control step, when the value of the pulse width data is less than or equal to the first reference value, if the value of the period data is less than or equal to the second reference value, Data in which the number of bits corresponding to the product of the value of the pulse width data and the predetermined number is set as the first logical value and the remaining bits are set as the second logical value as the waveform data in the cycle And generating data in which all the bits are set as the second logical value as the waveform data in the remaining period.
(Appendix 7)
In the pulse signal generation method according to
In the waveform control step, when the difference between the value of the cycle data and the value of the pulse width data is less than or equal to the first reference value, and the value of the cycle data is less than or equal to the second reference value, the predetermined number The number of bits corresponding to the product of the difference between the value of the period data and the value of the pulse width data and the predetermined number as the waveform data is set in the second logic value in any period. In addition, data in which the remaining bits are set to the first logical value is generated, and data in which all bits are set to the first logical value is generated as the waveform data in the remaining period. Pulse signal generation method.
(Appendix 8)
A pulse width setting section for setting pulse width data;
Waveform data having a number of bits corresponding to the period, the number of bits corresponding to the value of the pulse width data being set to the first logic value, and the remaining bits being set to the second logic value, A waveform control unit for generating logical bits to be distributed;
An output unit that outputs a pulse signal by sequentially selecting each bit of the waveform data.
以上、本発明について詳細に説明してきたが、前述の実施形態および変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。 As mentioned above, although this invention was demonstrated in detail, above-mentioned embodiment and a modification are only examples of this invention, and this invention is not limited to these. Obviously, modifications can be made without departing from the scope of the present invention.
１０，２０，３０，４０，５０‥ＰＷＭ装置；１１‥デューティレジスタ；１２，２１，３２，４１，５１‥波形制御回路；１２ａ，２１ａ，２１ｂ‥波形レジスタ；１３，２２，３３，４２‥出力回路；１３ａ，２２ａ，３３ａ‥ビットセレクタ；３１‥周期レジスタ；４１ａ，５１ａ‥判定回路；ＣＬＫ‥基準クロック；ＤＣ‥周期データ；ＤＤ‥デューティデータ；ＤＷ，ＤＷＨ，ＤＷＬ‥波形データ；ＥＮＢ，ＲＥＱ‥制御信号；ＯＵＴ‥ＰＷＭ信号 10, 20, 30, 40, 50 PWM device; 11 duty register; 12, 21, 32, 41, 51 waveform control circuit; 12a, 21a, 21b waveform register; 13, 22, 33, 42 output Circuit: 13a, 22a, 33a, bit selector, 31, cycle register, 41a, 51a, decision circuit, CLK, reference clock, DC, cycle data, DD, duty data, DW, DWH, DWL, waveform data, ENB, REQ Control signal; OUT PWM signal
Claims (6)
周期に相当する数のビットを有し、前記パルス幅データの値に相当する数のビットが第１論理値に設定され且つ残りのビットが第２論理値に設定された波形データを、同一の論理値のビットが分散されるように生成する波形制御工程と、
前記波形データの各ビットを順番に選択することによりパルス信号を出力する出力工程とを含むことを特徴とするパルス信号生成方法。 A pulse width setting step for setting pulse width data;
Waveform data having a number of bits corresponding to the period, the number of bits corresponding to the value of the pulse width data being set to the first logic value, and the remaining bits being set to the second logic value, A waveform control step for generating logical bits to be distributed;
An output step of outputting a pulse signal by sequentially selecting each bit of the waveform data.
前記波形制御工程では、
前記パルス幅データを上位側および下位側に分割し、
前記パルス幅データの上位側の値に相当する数のビットが前記第１論理値に設定され且つ残りのビットが前記第２論理値に設定された第１データを、同一の論理値のビットが分散されるように生成し、
前記パルス幅データの下位側の値に相当する数のビットが前記第１論理値に設定され且つ残りのビットが前記第２論理値に設定された第２データを、同一の論理値のビットが分散されるように生成し、
前記第２データの各ビットを順番に選択し、前記第１データにおける所定のビットを前記第２データにおける選択したビットに置き換えることで、前記波形データを段階的に生成することを特徴とするパルス信号生成方法。 The pulse signal generation method according to claim 1,
In the waveform control step,
The pulse width data is divided into an upper side and a lower side,
The number of bits corresponding to the upper value of the pulse width data is set to the first logic value, and the remaining bits are set to the second logic value. Generated to be distributed,
The number of bits corresponding to the lower value of the pulse width data is set to the first logic value, and the remaining bits are set to the second logic value. Generated to be distributed,
The pulse is characterized in that the waveform data is generated stepwise by selecting each bit of the second data in order and replacing a predetermined bit in the first data with the selected bit in the second data. Signal generation method.
周期データを設定する周期設定工程を更に含み、
前記波形制御工程では、前記波形データについて前記第１論理値に設定されるビットを前記周期データの値以下の順位番号を有するビットに制限し、
前記出力工程では、前記波形データついて選択されるビットを前記周期データの値以下の順位番号を有するビットに制限することを特徴とするパルス信号生成方法。 The pulse signal generation method according to claim 1,
A cycle setting step for setting cycle data;
In the waveform control step, the bit set in the first logical value for the waveform data is limited to bits having a rank number equal to or less than the value of the period data,
In the output step, the bit selected for the waveform data is limited to a bit having a rank number equal to or less than the value of the period data.
前記波形制御工程では、前記パルス幅データの値が第１基準値以下である場合、前記波形データについて前記第１論理値に設定されるビットを周期毎に変更することを特徴とするパルス信号生成方法。 In the pulse signal generation method according to claim 3,
In the waveform control step, when the value of the pulse width data is equal to or less than a first reference value, a bit set in the first logic value for the waveform data is changed for each period. Method.
前記波形制御工程では、前記周期データの値および前記パルス幅データの値の差が前記第１基準値以下である場合、前記波形データについて前記第２論理値に設定されるビットを周期毎に変更することを特徴とするパルス信号生成方法。 The pulse signal generation method according to claim 4, wherein
In the waveform control step, when the difference between the value of the period data and the value of the pulse width data is equal to or less than the first reference value, the bit set in the second logic value for the waveform data is changed for each period. And a pulse signal generation method.
周期に相当する数のビットを有し、前記パルス幅データの値に相当する数のビットが第１論理値に設定され且つ残りのビットが第２論理値に設定された波形データを、同一の論理値のビットが分散されるように生成する波形制御部と、
前記波形データの各ビットを順番に選択することによりパルス信号を出力する出力部とを備えることを特徴とするパルス信号生成装置。 A pulse width setting section for setting pulse width data;
Waveform data having a number of bits corresponding to the period, the number of bits corresponding to the value of the pulse width data being set to the first logic value, and the remaining bits being set to the second logic value, A waveform control unit for generating the logical bits to be distributed;
An output unit that outputs a pulse signal by sequentially selecting each bit of the waveform data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008330192A JP2010154222A (en) | 2008-12-25 | 2008-12-25 | Pulse signal generating method and pulse signal generating device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015082833A (en) * | 2013-10-24 | 2015-04-27 | 富士電機株式会社 | Pulse signal generation device |
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