JP2010147254A

JP2010147254A - Semiconductor device

Info

Publication number: JP2010147254A
Application number: JP2008322971A
Authority: JP
Inventors: Akira Tanabe; 昭田辺
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-12-18
Filing date: 2008-12-18
Publication date: 2010-07-01

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that improves high-frequency characteristics by suppressing an increase in a parasitic capacitance and a chip area while reducing the resistance of a gate electrode. <P>SOLUTION: The semiconductor device includes: a field effect transistor having a multi-finger structure in which unit field effect transistors, each of which includes a source diffusion layer 110, a drain diffusion layer 120, and a gate electrode 100, are electrically connected in parallel; and a multi-layer wiring structure that is electrically connected to the upper part of the field effect transistor. A first wiring (M2 wiring 160) of a gate electrode 100 is disposed above a second wiring of a source diffusion layer 110 (M1 wiring 150) and a third wiring (M1 wiring 150) of a drain diffusion layer 120. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

ＭＩＳＦＥＴは微細化により、ＧＨｚ以上の高周波アナログ回路に使用されるようになっている。しかし、高周波アナログ回路に使用する場合、ＭＩＳＦＥＴの持つ種々の寄生抵抗と寄生容量が回路の性能を劣化させるという問題があった。図１０はＭＩＳＦＥＴを高周波で使用する場合のＭＩＳＦＥＴの等価回路の一例である。図１０で、点線で囲む部分は本来のＭＩＳＦＥＴの部分であるが、高周波で使用する場合には図１０のように、ＭＩＳＦＥＴのまわりに寄生抵抗・寄生容量・寄生インダクタンスを付加して高周波特性を再現する。この寄生成分はＭＩＳＦＥＴに付随する配線や基板が持っている成分である。このような寄生成分の内、特にゲート電極の抵抗ＲｅｌｅはＭＩＳＦＥＴの性能に対する影響が大きく、ノイズ指数ＮＦや最大発振周波数ｆｍａｘを劣化させる。このゲート電極抵抗ＲｅｌｅはＭＩＳＦＥＴのゲート電極自身が持つ抵抗である。 MISFETs are used for high frequency analog circuits of GHz or higher due to miniaturization. However, when used in a high-frequency analog circuit, there is a problem that various parasitic resistances and parasitic capacitances of the MISFET deteriorate the circuit performance. FIG. 10 is an example of an equivalent circuit of a MISFET when the MISFET is used at a high frequency. In FIG. 10, the portion surrounded by the dotted line is the original MISFET portion. However, when used at high frequency, parasitic resistance, parasitic capacitance, and parasitic inductance are added around the MISFET as shown in FIG. Reproduce. This parasitic component is a component possessed by the wiring or substrate accompanying the MISFET. Among these parasitic components, the resistance Rele of the gate electrode has a great influence on the performance of the MISFET, and degrades the noise figure NF and the maximum oscillation frequency fmax. This gate electrode resistance Rele is a resistance of the gate electrode of the MISFET itself.

近年のＭＩＳＦＥＴではゲート電極は多結晶シリコン(ポリシリコン)と、シリコンと金属の合金(シリサイド)の２層構造が使用される。これにより、単純にポリシリコンを用いるゲート電極よりは低抵抗に出来る。図１１は、ＭＩＳＦＥＴのレイアウトの一例を示す上面図である。図１１に示すＭＩＳＦＥＴのゲート電極１００の抵抗Ｒｅｌｅは簡単には次式で与えられる。 In recent MISFETs, the gate electrode has a two-layer structure of polycrystalline silicon (polysilicon) and an alloy of silicon and metal (silicide). As a result, the resistance can be made lower than that of a gate electrode that simply uses polysilicon. FIG. 11 is a top view showing an example of the layout of the MISFET. The resistance Rele of the gate electrode 100 of the MISFET shown in FIG. 11 is simply given by the following equation.

ここで、ρｓｉｌはシリサイドのシート抵抗、ρｉｎｔはシリサイドとポリシリコンの界面抵抗、Ｗはゲート幅、Ｒｃｏｎはコンタクト抵抗である。ＭＩＳＦＥＴのゲート長Ｌが短くなるとゲート電極１００が細長くなるために上式より大きな抵抗が発生することがわかる。 Here, ρsil is the silicide sheet resistance, ρint is the interface resistance between silicide and polysilicon, W is the gate width, and Rcon is the contact resistance. It can be seen that when the gate length L of the MISFET is shortened, the gate electrode 100 is elongated, so that a larger resistance than the above equation is generated.

このゲート電極抵抗を低減する方法として、図１２に示すようなゲート電極直上コンタクト構造が提案されている(特許文献１、特許文献２、特許文献３、特許文献４、特許文献５など参照)。これらの構造では、ＭＩＳＦＥＴのゲート電極１００のチャネル領域１７０の上にコンタクト１３０を配置して、第１のメタル配線１８０に接続する。第１のメタル配線１８０のシート抵抗はシリサイドの１/１００程度と低抵抗なので、(１)式における１項目はほぼ無視できる。さらにコンタクト数を図１１の構造よりも増やすことが出来るので３項目も小さく出来る。これにより、ゲート電極抵抗の低減が可能であった。 As a method for reducing the gate electrode resistance, a contact structure immediately above the gate electrode as shown in FIG. 12 has been proposed (see Patent Document 1, Patent Document 2, Patent Document 3, Patent Document 4, Patent Document 5, etc.). In these structures, the contact 130 is disposed on the channel region 170 of the gate electrode 100 of the MISFET and connected to the first metal wiring 180. Since the sheet resistance of the first metal wiring 180 is as low as about 1/100 of silicide, one item in the equation (1) can be almost ignored. Further, since the number of contacts can be increased as compared with the structure of FIG. 11, three items can be reduced. As a result, the gate electrode resistance can be reduced.

このゲート直上コンタクト構造はゲート電極抵抗を低減できるが、ゲート電極１００に沿って第１のメタル配線１８０を配置する必要があるために、メタル配線の寄生容量が増大していた。具体的には図１０におけるゲート-ソース間容量Ｃｍｇｓとゲート-ドレイン間容量Ｃｍｇｄに影響が現れる。この容量の増大により、遮断周波数ｆ_Ｔや最大発振周波数ｆｍａｘが劣化する。また、ゲート電極１００上の第１のメタル配線１８０は、ソース拡散層１１０およびドレイン拡散層１２０の第２のメタル配線１９０と平行して配置されるので、ソース拡散層１１０およびドレイン拡散層１２０の第２のメタル配線１９０の間にゲート電極１００の第１のメタル配線１８０を配置する必要があるが、このためにはソース拡散層１１０およびドレイン拡散層１２０の各第２のメタル配線１９０の間隔を広げる必要があり、ＭＩＳＦＥＴの占有面積が増大していた。 Although the contact structure directly above the gate can reduce the gate electrode resistance, since the first metal wiring 180 needs to be disposed along the gate electrode 100, the parasitic capacitance of the metal wiring is increased. Specifically, influences appear in the gate-source capacitance Cmgs and the gate-drain capacitance Cmgd in FIG. This increase in capacitance, the cutoff frequency _{f T} and the maximum oscillation frequency fmax is deteriorated. In addition, since the first metal wiring 180 on the gate electrode 100 is arranged in parallel with the second metal wiring 190 of the source diffusion layer 110 and the drain diffusion layer 120, the first metal wiring 180 of the source diffusion layer 110 and the drain diffusion layer 120. It is necessary to dispose the first metal wiring 180 of the gate electrode 100 between the second metal wirings 190. For this purpose, the distance between the second metal wirings 190 of the source diffusion layer 110 and the drain diffusion layer 120 is required. The area occupied by the MISFET has increased.

また、特許文献２にはゲート電極のメタル配線をソース・ドレインのメタル配線に対して垂直に配置する構造が記載されている。 Patent Document 2 describes a structure in which the metal wiring of the gate electrode is arranged perpendicular to the metal wiring of the source / drain.

また、従来のゲート電極１００の第１のメタル配線１８０とソース拡散層１１０およびドレイン拡散層１２０の第２のメタル配線１９０とは同じ層に設けられていた。それは、１つのリソグラフィーパターンで第１のメタル配線１８０と第２のメタル配線１９０とを形成でき、製造工程が容易になるためである。
特開昭５４−１２５９８５号公報特開平０６−１７７３７９号公報特開２０００−１７４２６８号公報特開２０００−３３２０２８号公報特開２００１−１８９４２９号公報 Further, the first metal wiring 180 of the conventional gate electrode 100 and the second metal wiring 190 of the source diffusion layer 110 and the drain diffusion layer 120 are provided in the same layer. This is because the first metal wiring 180 and the second metal wiring 190 can be formed with one lithography pattern, and the manufacturing process becomes easy.
JP 54-125985 A Japanese Patent Laid-Open No. 06-177379 JP 2000-174268 A JP 2000-332028 A JP 2001-189429 A

このように、従来のゲート直上コンタクト構造では、ソース・ドレインのメタル配線と同層にゲート電極のメタル配線が配置されていたために、メタル配線の寄生容量が増大していた。このメタル配線の寄生容量の低減させるためにはＭＩＳＦＥＴの占有面積を増大させる必要があった。そのため、ＭＩＳＦＥＴの占有面積の増大を抑制しつつメタル配線の寄生容量を低減することが困難であった。 As described above, in the conventional contact structure directly above the gate, the metal wiring of the gate electrode is arranged in the same layer as the metal wiring of the source / drain, and therefore the parasitic capacitance of the metal wiring is increased. In order to reduce the parasitic capacitance of the metal wiring, it is necessary to increase the occupation area of the MISFET. For this reason, it is difficult to reduce the parasitic capacitance of the metal wiring while suppressing the increase in the area occupied by the MISFET.

本発明によれば、基板と、前記基板上に設けられた複数の電界効果トランジスタと、前記電界効果トランジスタの上部に電気的に接続された多層配線構造と、を備えた半導体装置であって、
前記電界効果トランジスタは、
前記基板の表面近傍に設けられたソース拡散層と、
前記基板の表面近傍に設けられたドレイン拡散層と、
前記ソース拡散層と前記ドレイン拡散層と間の前記基板の上部に絶縁膜を介して設けられたゲート電極と、を有し、
前記多層配線構造は、
前記ゲート電極の上部に設けられた複数の第１のコンタクトと、
前記ソース拡散層の上部に設けられた複数の第２のコンタクトと、
前記ドレイン拡散層の上部に設けられた複数の第３のコンタクトと、
前記第１のコンタクトの上部に設けられた接続パッドと、
前記接続パッドの上部に設けられた導電プラグと、
前記導電プラグの上部に設けられた第１の配線と、
前記第２のコンタクトの上部に設けられた第２の配線と、
前記第３のコンタクトの上部に設けられた第３の配線と、を有し、
前記第１の配線は、前記第１のコンタクト、前記接続パッド、および前記導電プラグを介して前記ゲート電極に電気的に接続され、前記接続パッドは、前記第２の配線および前記第３の配線と同層に設けられ、
前記第１の配線は、前記第２の配線および前記第３の配線よりも上層に設けられたことを特徴とする半導体装置が提供される。 According to the present invention, there is provided a semiconductor device comprising a substrate, a plurality of field effect transistors provided on the substrate, and a multilayer wiring structure electrically connected to an upper portion of the field effect transistor,
The field effect transistor is
A source diffusion layer provided near the surface of the substrate;
A drain diffusion layer provided near the surface of the substrate;
A gate electrode provided above the substrate between the source diffusion layer and the drain diffusion layer via an insulating film,
The multilayer wiring structure is
A plurality of first contacts provided on the gate electrode;
A plurality of second contacts provided on the source diffusion layer;
A plurality of third contacts provided on the drain diffusion layer;
A connection pad provided on top of the first contact;
A conductive plug provided on the connection pad;
A first wiring provided on the conductive plug;
A second wiring provided on top of the second contact;
A third wiring provided on top of the third contact;
The first wiring is electrically connected to the gate electrode through the first contact, the connection pad, and the conductive plug, and the connection pad includes the second wiring and the third wiring. Is provided in the same layer as
The semiconductor device is provided in which the first wiring is provided in an upper layer than the second wiring and the third wiring.

第１の配線は、第２の配線と第３の配線との同層に設けられた接続パッドの上部に導電プラグを介して設けられる。 The first wiring is provided via a conductive plug on a connection pad provided in the same layer as the second wiring and the third wiring.

ソース拡散層およびドレイン拡散層の配線より上層にゲート電極の配線を設けられるので、半導体装置の占有面積の増大を抑制しつつメタル配線の寄生容量を低減できる。 Since the gate electrode wiring is provided above the wiring of the source diffusion layer and the drain diffusion layer, the parasitic capacitance of the metal wiring can be reduced while suppressing an increase in the area occupied by the semiconductor device.

(第１の実施形態)
本発明の実施の一形態を図面を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。なお、本実施の形態では図示するように前後左右上下の方向を規定して説明する。しかし、これは構成要素の相対関係を簡単に説明するために便宜的に規定するものである。従って、本発明を実施する製品の製造時や使用時の方向を限定するものではない。 (First embodiment)
An embodiment of the present invention will be described below with reference to the drawings. However, the same portions as those of the conventional example described above with respect to the present embodiment are denoted by the same names, and detailed description thereof is omitted. In the present embodiment, description will be made by defining the front-rear, left-right, up-down directions as shown. However, this is provided for the sake of convenience in order to briefly explain the relative relationship between the components. Therefore, the direction at the time of manufacture and use of the product which implements the present invention is not limited.

図１は本発明の第１の実施形態のＭＩＳＦＥＴを示す。図１（ｂ）は、上面図（図１(ａ)）のＡ−Ａ'の位置での断面図である。このＭＩＳＦＥＴは複数の電界効果トランジスタが横に並べられて、お互いの電界効果トランジスタが電気的に並列接続されるマルチフィンガー形状を有する。図１では３つ構成単位のＭＩＳＦＥＴを示している。 FIG. 1 shows a MISFET according to a first embodiment of the present invention. FIG.1 (b) is sectional drawing in the position of AA 'of a top view (FIG.1 (a)). The MISFET has a multi-finger shape in which a plurality of field effect transistors are arranged side by side and the field effect transistors are electrically connected in parallel. FIG. 1 shows three MISFETs of structural units.

本発明の第１の実施形態の半導体装置は、基板と、基板上に設けられた複数の電界効果トランジスタと、電界効果トランジスタの上部に電気的に接続された多層配線構造と、を備える。この電界効果トランジスタは、基板の表面近傍に設けられたソース拡散層１１０と、基板の表面近傍に設けられたドレイン拡散層１２０と、ソース拡散層１１０とドレイン拡散層１２０と間の基板の上部に絶縁膜を介して設けられたゲート電極１００と、を有する。また、多層配線構造は、ゲート電極１００の上部に設けられた複数の第１のコンタクト１３０と、ソース拡散層１１０の上部に設けられた複数の第２のコンタクト１３０と、ドレイン拡散層１２０の上部に設けられた複数の第３のコンタクト１３０と、第１のコンタクト１３０の上部に設けられた接続パッド１５２と、接続パッド１５２の上部に設けられた導電プラグ(ビア１４０)と、ビア１４０の上部に設けられた第１の配線(Ｍ２配線１６０)と第２のコンタクト１３０の上部に設けられた第２の配線(Ｍ１配線１５０)と、第３のコンタクト１３０の上部に設けられた第３の配線(Ｍ１配線１５０)と、を有する。ここで、接続パッド１５２は、島状Ｍ１配線である。島状Ｍ１配線とは、当該配線が接続されたコンタクトに隣接するコンタクトとの距離よりも長さが短いＭ１配線を意味する。
さらに、第１の配線(Ｍ２配線１６０)は、第１のコンタクト１３０、接続パッド１５２、およびビア１４０を介してゲート電極１００に電気的に接続する。この接続パッド１５２は、第２の配線(Ｍ１配線１５０)および第３の配線(Ｍ１配線１５０)と同層に設けられている。そのため、第１の配線(Ｍ２配線１６０)は、第２の配線(Ｍ１配線１５０)および第３の配線(Ｍ１配線１５０)よりも上層に設けられる。また第１の配線(Ｍ２配線１６０)より下層の接続パッド１５２およびビア１４０は、第１のコンタクト１３０の直上部近傍のみに配置されるものである。 A semiconductor device according to a first embodiment of the present invention includes a substrate, a plurality of field effect transistors provided on the substrate, and a multilayer wiring structure electrically connected to the upper portion of the field effect transistor. The field effect transistor includes a source diffusion layer 110 provided near the surface of the substrate, a drain diffusion layer 120 provided near the surface of the substrate, and an upper portion of the substrate between the source diffusion layer 110 and the drain diffusion layer 120. And a gate electrode 100 provided with an insulating film interposed therebetween. The multilayer wiring structure includes a plurality of first contacts 130 provided above the gate electrode 100, a plurality of second contacts 130 provided above the source diffusion layer 110, and an upper portion of the drain diffusion layer 120. A plurality of third contacts 130 provided on the first contact 130, a connection pad 152 provided on the first contact 130, a conductive plug (via 140) provided on the connection pad 152, and an upper part of the via 140. The first wiring (M2 wiring 160) provided on the second contact 130, the second wiring (M1 wiring 150) provided on the second contact 130, and the third wiring provided on the third contact 130. Wiring (M1 wiring 150). Here, the connection pad 152 is an island-shaped M1 wiring. The island-like M1 wiring means an M1 wiring having a length shorter than a distance from a contact adjacent to the contact to which the wiring is connected.
Further, the first wiring (M2 wiring 160) is electrically connected to the gate electrode 100 through the first contact 130, the connection pad 152, and the via 140. The connection pad 152 is provided in the same layer as the second wiring (M1 wiring 150) and the third wiring (M1 wiring 150). Therefore, the first wiring (M2 wiring 160) is provided in an upper layer than the second wiring (M1 wiring 150) and the third wiring (M1 wiring 150). Further, the connection pad 152 and the via 140 below the first wiring (M2 wiring 160) are arranged only in the vicinity immediately above the first contact 130.

本実施形態の多層配線構は、配線および絶縁膜により構成された配線層が複数積層されたものである。この配線は金属を主成分とする配線であれば特に限定されない。この絶縁膜は、例えば配線材を絶縁分離する膜（層間絶縁膜）である。また、メタル配線およびコンタクトの材料は、主にＣｕを主成分とすることができる。金属配線材の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていても良く、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていても良い。さらに、配線あるいはコンタクトを構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆するバリアメタル膜を設けてもよい。バリアメタル膜は、銅の拡散に対してバリアとなる性質を有する導電性膜を示す。例えば、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、チタン（Ｔｉ）、およびタングステン（Ｗ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用されてもよい。このメタル配線の形成方法は特に限定されず、エッチング法、ダマシン法などが用いられる。メタル配線下およびメタル配線間の層間絶縁膜のいずれにもＣＭＰを用いることができる。また、接続パッド１５２も配線と同様の材料で構成することができる。 The multilayer wiring structure of the present embodiment is obtained by laminating a plurality of wiring layers composed of wiring and insulating films. The wiring is not particularly limited as long as the wiring is mainly composed of metal. This insulating film is, for example, a film (interlayer insulating film) for insulating and separating the wiring material. Further, the material of the metal wiring and the contact can be mainly composed of Cu. In order to improve the reliability of the metal wiring material, a metal element other than Cu may be included in the member made of Cu, or a metal element other than Cu may be formed on the upper surface or side surface of Cu. Furthermore, in order to prevent the metal element constituting the wiring or contact from diffusing into the interlayer insulating film or the lower layer, a barrier metal film covering the side and bottom surfaces of the wiring may be provided. The barrier metal film is a conductive film having a property of serving as a barrier against copper diffusion. For example, when the wiring is made of a metal element whose main component is Cu, a refractory metal such as tantalum (Ta), titanium (Ti), and tungsten (W), nitrides thereof, or a laminated film thereof May be used. The method for forming the metal wiring is not particularly limited, and an etching method, a damascene method, or the like is used. CMP can be used for both the interlayer insulating film under the metal wiring and between the metal wirings. Further, the connection pad 152 can also be made of the same material as the wiring.

本実施形態において、電界効果トランジスタは、横に並べられて、お互いの電界効果トランジスタは電気的に並列接続されるマルチフィンガー構造となっている。例えば図１に例示するように、基板上のゲート電極１００、ソース拡散層１１０、およびドレイン拡散層１２０がそれぞれ延設した方向をゲート電極１００の延在方向とし、これらにより構成されたＭＩＳＦＥＴを構成単位とする。このマルチフィンガー構造は、ゲート電極１００の延在方向に対して直角方向に配置されたＭＩＳＦＥＴの構成単位が、互に電気的に並列接続されたものである。２つの単位電界効果トランジスタは、ソース拡散層１１０またはドレイン拡散層１２０を共用することができる。本実施形態のＭＩＳＦＥＴはアナログ回路に用いてもよい。 In the present embodiment, the field effect transistors are arranged side by side, and each field effect transistor has a multi-finger structure in which the field effect transistors are electrically connected in parallel. For example, as illustrated in FIG. 1, the direction in which the gate electrode 100, the source diffusion layer 110, and the drain diffusion layer 120 on the substrate extend is defined as the extension direction of the gate electrode 100, and the MISFET configured by these is configured. Unit. In this multi-finger structure, structural units of MISFETs arranged in a direction perpendicular to the extending direction of the gate electrode 100 are electrically connected to each other in parallel. The two unit field effect transistors can share the source diffusion layer 110 or the drain diffusion layer 120. The MISFET of this embodiment may be used for an analog circuit.

また第１、第２、および第３のコンタクト１３０は、それぞれ基板上のゲート電極１００、ソース拡散層１１０、およびドレイン拡散層１２０上に複数設けられてもよい。第１のコンタクト１３０と、第２および第３のコンタクト１３０とは、ＭＩＳＦＥＴの構成単位中で同数でも異なった数でもよい。図１に示すように、第１のコンタクト１３０、第２のコンタクト１３０および第３のコンタクト１３０のそれぞれのコンタクト配置は格子状となってもよい。さらに、それぞれのコンタクト配置のコンタクトの縦横の位置は一致してもよく、異なってもよい。このコンタクト配置は、第１の配線（Ｍ２配線１６０）が第２の配線および第３の配線（Ｍ１配線１５０）より上層に設けられる限り、特に限定されない。 A plurality of first, second, and third contacts 130 may be provided on the gate electrode 100, the source diffusion layer 110, and the drain diffusion layer 120 on the substrate, respectively. The number of first contacts 130 and the number of second and third contacts 130 may be the same or different in the MISFET structural unit. As shown in FIG. 1, the contact arrangement of each of the first contact 130, the second contact 130, and the third contact 130 may be a lattice shape. Further, the vertical and horizontal positions of the contacts in each contact arrangement may be the same or different. This contact arrangement is not particularly limited as long as the first wiring (M2 wiring 160) is provided above the second wiring and the third wiring (M1 wiring 150).

ゲート電極１００の第１のコンタクト１３０の径がゲート長より大きい場合には第１のコンタクト１３０がゲート電極１００からはみ出す形状となる。この場合でも、ゲート電極１００の側面にはシリコン窒化膜などで形成されるサイドウォール(図示せず)を配置することができるため、第１コンタクト１３０がサイドウォールからはみ出さない限りは、第１のコンタクト１３０とソース・ドレイン領域(ソース拡散層１１０、ドレイン拡散層１２０)とが短絡することを防ぐことができる。 When the diameter of the first contact 130 of the gate electrode 100 is larger than the gate length, the first contact 130 protrudes from the gate electrode 100. Even in this case, a side wall (not shown) formed of a silicon nitride film or the like can be disposed on the side surface of the gate electrode 100. Therefore, as long as the first contact 130 does not protrude from the side wall, the first It is possible to prevent a short circuit between the contact 130 and the source / drain regions (source diffusion layer 110 and drain diffusion layer 120).

また、図１に示すように、ソース拡散層１１０の第２のコンタクト１３０はＭＩＳＦＥＴのチャネル領域１７０と直列に接続される。またドレイン拡散層１２０の第３のコンタクト１３０も同様に直列に接続される。これにより、第２のコンタクト１３０および第３のコンタクト１３０は抵抗が大きいとオン電流などＭＩＳＦＥＴのＤＣ特性に影響を与えるが、ゲート電極１００の第１のコンタクト１３０はゲート電極抵抗に直列に接続されるのでゲート電極抵抗に対して相対的に低ければよい。そのため、上述のとおり、ゲート電極１００に形成する第１コンタクト１３０の数はソース拡散層１１０に形成する第２のコンタクト１３０またはドレイン拡散層１２０に形成する第３のコンタクト１３０の数よりも少なくしてもよい。 Further, as shown in FIG. 1, the second contact 130 of the source diffusion layer 110 is connected in series with the channel region 170 of the MISFET. Similarly, the third contact 130 of the drain diffusion layer 120 is connected in series. As a result, if the second contact 130 and the third contact 130 have a large resistance, the DC characteristics of the MISFET such as on-current are affected. However, the first contact 130 of the gate electrode 100 is connected in series with the gate electrode resistance. Therefore, it should be relatively low with respect to the gate electrode resistance. Therefore, as described above, the number of first contacts 130 formed on the gate electrode 100 is smaller than the number of second contacts 130 formed on the source diffusion layer 110 or the third contacts 130 formed on the drain diffusion layer 120. May be.

Ｍ２配線１６０は、接続パッド１５２およびビア１４０を介して、ゲート電極１００と電気的に接続するものである。本実施形態の第１の配線(Ｍ２配線１６０)は、ゲート電極１００の上部に設けられた第１のコンタクト１３０の直上部近傍のみに配置された接続パッド１５２およびビア１４０を介して、ゲート電極１００の上層に設ける。これにより、このＭ２配線１６０は、ソース拡散層１１０およびドレイン拡散層１２０のそれぞれの配線(Ｍ１配線１５０)より上層に設けられる。 The M2 wiring 160 is electrically connected to the gate electrode 100 through the connection pad 152 and the via 140. The first wiring (M2 wiring 160) of the present embodiment is connected to the gate electrode via the connection pad 152 and the via 140 disposed only in the vicinity of the first contact 130 provided above the gate electrode 100. It is provided in the upper layer of 100. Thus, the M2 wiring 160 is provided in an upper layer than the wirings (M1 wiring 150) of the source diffusion layer 110 and the drain diffusion layer 120.

また、Ｍ２配線１６０は、ソース拡散層１１０およびドレイン拡散層１２０のそれぞれの配線(Ｍ１配線１５０)より上層に設けられているかぎり、自由なパターンの配線構造で第１のコンタクト１３０を電気的に接続することができる。Ｍ２配線１６０は、Ｍ１配線１５０と同層に設けられた接続パッド１５２の上部にビア１４０を介して設けられる。Ｍ２配線１６０は、同一のゲート電極１００上部の第１のコンタクト１３０と接続してもよく、異なるゲート電極１００にまたがって複数の第１のコンタクト１３０と接続してもよい。また、Ｍ２配線１６０は、１つの配線層で設けられていてもよく、複数の配線層にまたがって設けられていてもよい。さらには、Ｍ２配線１６０は最上配線層に形成されてもよい。 Further, as long as the M2 wiring 160 is provided above the respective wirings (M1 wiring 150) of the source diffusion layer 110 and the drain diffusion layer 120, the first contact 130 is electrically connected with a wiring structure of a free pattern. Can be connected. The M2 wiring 160 is provided via the via 140 on the connection pad 152 provided in the same layer as the M1 wiring 150. The M2 wiring 160 may be connected to the first contact 130 on the same gate electrode 100 or may be connected to a plurality of first contacts 130 across different gate electrodes 100. Further, the M2 wiring 160 may be provided in one wiring layer or may be provided across a plurality of wiring layers. Furthermore, the M2 wiring 160 may be formed in the uppermost wiring layer.

この接続パッド１５２は、ゲート電極１００の延在方向における第１のコンタクト１３０同士を接続しなければ、特に限定されない。また接続パッド１５２は、第１のコンタクト１３０と同径程度の径を有してもよい。本実施形態の配線抵抗の低減の効果が得られる範囲で調整できる。本実施形態では、接続パッド１５２(島状Ｍ１配線)は、ソース拡散層１１０およびドレイン拡散層１２０のそれぞれの配線(Ｍ１配線１５０)と同じリソグラフィーパターンで形成されてもよい。接続パッド１５２は、Ｍ１配線１５０と同層に設けられている。
導電プラグは、本実施形態では、図１に例示するように、ビア１４０であるが、これに限定されるものではない。複数のビア１４０と接続パッド１５２とが設けられていてもよい。これにより、Ｍ２配線１６０をさらに上層に形成することができる。 The connection pad 152 is not particularly limited as long as the first contacts 130 in the extending direction of the gate electrode 100 are not connected to each other. Further, the connection pad 152 may have the same diameter as that of the first contact 130. Adjustment can be made within a range in which the effect of reducing the wiring resistance of this embodiment can be obtained. In the present embodiment, the connection pad 152 (island M1 wiring) may be formed with the same lithography pattern as the wiring (M1 wiring 150) of each of the source diffusion layer 110 and the drain diffusion layer 120. The connection pad 152 is provided in the same layer as the M1 wiring 150.
In this embodiment, the conductive plug is a via 140 as illustrated in FIG. 1, but is not limited thereto. A plurality of vias 140 and connection pads 152 may be provided. Thereby, the M2 wiring 160 can be formed in an upper layer.

本実施形態では、メタル配線層として最下層のＭ１配線１５０、およびＭ１配線１５０よりひとつ上の層のＭ２配線１６０を使用するものとする。Ｍ１配線１５０とＭ２配線１６０の場合のみを示すが、さらに上層のメタル配線を使用することもできる。ただし、上層の配線を使用した場合でも、ソース拡散層１１０の配線およびドレイン拡散層１２０の配線に対するゲート電極１００の配線の相対的な位置関係は変わらないものとする。つまり、どのような多層配線構造でも、第２の配線(Ｍ１配線１５０)および第３の配線(Ｍ１配線１５０)に対する第１の配線(Ｍ２配線１６０)の相対的な位置関係は維持されるものとする。 In the present embodiment, it is assumed that the lowermost M1 wiring 150 and the upper M2 wiring 160 above the M1 wiring 150 are used as the metal wiring layer. Although only the case of the M1 wiring 150 and the M2 wiring 160 is shown, an upper layer metal wiring can also be used. However, even when the upper layer wiring is used, the relative positional relationship of the wiring of the gate electrode 100 with respect to the wiring of the source diffusion layer 110 and the wiring of the drain diffusion layer 120 is not changed. That is, in any multilayer wiring structure, the relative positional relationship of the first wiring (M2 wiring 160) with respect to the second wiring (M1 wiring 150) and the third wiring (M1 wiring 150) is maintained. And

図１に示すように、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）および第３の配線（Ｍ１配線１５０）と平行に設けられている。ソース・ドレイン配線はＭ１配線１５０を使用する。この、Ｍ１配線１５０はゲート電極１００に平行に配置されている。チャネル部１７０の複数の箇所に第１のコンタクト１３０を配置する。第１のコンタクト１３０近傍のみに接続パッド１５２を配置する。このようにして、ビア１４０を介してゲート電極１００をＭ２配線１６０に接続する。ゲート電極１００の延在方向に対して平行な方向にＭ２配線１６０でゲート電極１００は接続される。ここで、「平行」とは、各配線が配置される際に、本実施形態の効果を奏する範囲の程度の誤差を許容することを意味する。 As shown in FIG. 1, the first wiring (M2 wiring 160) is provided in parallel with the second wiring (M1 wiring 150) and the third wiring (M1 wiring 150). M1 wiring 150 is used as the source / drain wiring. The M1 wiring 150 is arranged in parallel with the gate electrode 100. The first contacts 130 are arranged at a plurality of locations in the channel portion 170. The connection pad 152 is disposed only in the vicinity of the first contact 130. In this way, the gate electrode 100 is connected to the M2 wiring 160 through the via 140. The gate electrode 100 is connected by the M2 wiring 160 in a direction parallel to the extending direction of the gate electrode 100. Here, “parallel” means that, when each wiring is arranged, an error within a range in which the effect of the present embodiment is obtained is allowed.

本実施形態の効果について説明する。Ｍ２配線１６０はゲート電極１００に平行に配置しＭＩＳＦＥＴの外側まで接続される。この形状ではゲート電極１００のメタル配線(Ｍ２配線１６０)とソース拡散層１１０・ドレイン拡散層１２０のメタル配線(Ｍ１配線１５０)は並列に配置される。ソース拡散層１１０・ドレイン拡散層１２０が主にＭ１配線１５０で形成されるのに対して、ゲート電極１００はＭ２配線１６０で形成される。Ｍ２配線１６０は、ソース拡散層１１０およびドレイン拡散層１２０のそれぞれの配線(Ｍ１配線１５０)より上層に設けられる。
また、Ｍ１配線１５０と同層には、接続パッド１５２が設けられている。Ｍ１配線１５０は、ゲート電極１００の延在方向に延設する構造であるのに対して、本実施形態の接続パッド１５２は、第１のコンタクト１３０近傍のみに配置される。
これにより、本実施形態のゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量は、全ての(ゲート電極１００、ソース拡散層１１０、ドレイン拡散層１２０の配線がＭ１配線１５０で形成される場合よりも小さくなる。つまり、Ｍ２配線１６０とＭ１配線１５０とが同層に設けられた構造よりも、本実施形態のＭ２配線１６０がＭ１配線１５０よりも上層に設けられた構造の方が、ゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量は小さくなる。 The effect of this embodiment will be described. The M2 wiring 160 is arranged in parallel to the gate electrode 100 and connected to the outside of the MISFET. In this shape, the metal wiring (M2 wiring 160) of the gate electrode 100 and the metal wiring (M1 wiring 150) of the source diffusion layer 110 and the drain diffusion layer 120 are arranged in parallel. The source diffusion layer 110 and the drain diffusion layer 120 are mainly formed by the M1 wiring 150, whereas the gate electrode 100 is formed by the M2 wiring 160. The M2 wiring 160 is provided above the respective wirings (M1 wiring 150) of the source diffusion layer 110 and the drain diffusion layer 120.
A connection pad 152 is provided in the same layer as the M1 wiring 150. The M1 wiring 150 has a structure extending in the extending direction of the gate electrode 100, whereas the connection pad 152 of this embodiment is disposed only in the vicinity of the first contact 130.
As a result, the parasitic capacitance between the gate electrode 100 and the source diffusion layer 110 / drain diffusion layer 120 of the present embodiment is the same for all the wirings of the gate electrode 100, the source diffusion layer 110, and the drain diffusion layer 120. That is, the structure in which the M2 wiring 160 of the present embodiment is provided in an upper layer than the M1 wiring 150 than the structure in which the M2 wiring 160 and the M1 wiring 150 are provided in the same layer. In this case, the parasitic capacitance between the gate electrode 100 and the source diffusion layer 110 / drain diffusion layer 120 becomes smaller.

また、本実施形態では、複数の第１のコンタクト１３０とこの上部に設けられた第１のコンタクト１３０と同径程度の接続パッド１５２およびビア１４０を介して、ゲート電極１００のメタル配線としてＭ２配線１６０をゲート電極１００上に設けるため、ゲート電極１００の抵抗を低減することができる。
このように、本実施形態では、ゲート電極１００の抵抗を低減しつつメタル配線の寄生容量増大を抑制できる。また、Ｍ２配線１６０をＭ１配線１５０よりも上層に設ける構造により、Ｍ１配線１５０の間隔を広げずにメタル配線の寄生容量の増大を抑制できるため、ＭＩＳＦＥＴの占有面積の増大を抑制することができる。よって、Ｍ２配線１６０とＭ１配線１５０とが同層に設けられていないため、従来と比較してメタル配線の寄生容量を低減したまま、ソース拡散層１１０・ドレイン拡散層１２０のメタル配線の間隔を狭めてＭＩＳＦＥＴの占有面積を低減することができる。 In the present embodiment, the M2 wiring is used as the metal wiring of the gate electrode 100 through the plurality of first contacts 130 and the connection pads 152 and vias 140 having the same diameter as the first contact 130 provided on the first contacts 130. Since 160 is provided over the gate electrode 100, the resistance of the gate electrode 100 can be reduced.
As described above, in this embodiment, an increase in the parasitic capacitance of the metal wiring can be suppressed while the resistance of the gate electrode 100 is reduced. In addition, the structure in which the M2 wiring 160 is provided above the M1 wiring 150 can suppress an increase in the parasitic capacitance of the metal wiring without increasing the interval between the M1 wirings 150. Therefore, an increase in the occupied area of the MISFET can be suppressed. . Therefore, since the M2 wiring 160 and the M1 wiring 150 are not provided in the same layer, the distance between the metal wirings of the source diffusion layer 110 and the drain diffusion layer 120 is reduced while reducing the parasitic capacitance of the metal wiring as compared with the conventional case. The area occupied by the MISFET can be reduced by narrowing.

ところで、上述のとおり、従来のゲート電極のメタル配線とソース拡散層およびドレイン拡散層のメタル配線とは同じ層に設けられていた。それは、１つのリソグラフィーパターンでゲート電極のメタル配線とソース拡散層およびドレイン拡散層のメタル配線とを形成でき、製造工程が容易になるためである。そのため、メタル配線を異なる層に設けるためには、平坦化の工程や新たなリソグラフィーパターンが必要となり製造工程が煩雑になる。そのため、ゲート電極のメタル配線とソース拡散層およびドレイン拡散層のメタル配線は異なる層に設けられることは通常なかった。 Incidentally, as described above, the conventional metal wiring of the gate electrode and the metal wiring of the source diffusion layer and the drain diffusion layer are provided in the same layer. This is because the metal wiring of the gate electrode and the metal wiring of the source diffusion layer and the drain diffusion layer can be formed with one lithography pattern, and the manufacturing process becomes easy. Therefore, in order to provide the metal wiring in different layers, a flattening process and a new lithography pattern are required, and the manufacturing process becomes complicated. Therefore, the metal wiring of the gate electrode and the metal wiring of the source diffusion layer and the drain diffusion layer are usually not provided in different layers.

これに対して、本実施形態では、新たなリソグラフィーパターンにより製造工程が増加するが、Ｍ２配線１６０とＭ１配線１５０とが同層に設けられた構造よりも、本実施形態のＭ２配線１６０がＭ１配線１５０よりも上層に設けられた構造の方が、ゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量を小さすることができる。さらに、本実施形態では、メタル配線の寄生容量を低減させるためにはＭＩＳＦＥＴの占有面積を増大させる必要もない。 On the other hand, in the present embodiment, the number of manufacturing steps increases due to the new lithography pattern, but the M2 wiring 160 of the present embodiment is M1 rather than the structure in which the M2 wiring 160 and the M1 wiring 150 are provided in the same layer. A structure provided in an upper layer than the wiring 150 can reduce the parasitic capacitance between the gate electrode 100 and the source diffusion layer 110 and the drain diffusion layer 120. Furthermore, in this embodiment, it is not necessary to increase the area occupied by the MISFET in order to reduce the parasitic capacitance of the metal wiring.

また、特許文献２には、ゲート電極のメタル配線をソース・ドレインのメタル配線に垂直に配置した場合でもゲート電極から上方のメタル配線に接続するための接続部分はソース・ドレインのメタル配線の間を通る必要があり、ＭＩＳＦＥＴの占有面積が増大する問題があった。 Further, in Patent Document 2, even when the metal wiring of the gate electrode is arranged perpendicular to the metal wiring of the source / drain, the connecting portion for connecting from the gate electrode to the upper metal wiring is between the metal wiring of the source / drain. There is a problem that the occupied area of the MISFET increases.

これに対して、本実施形態では、ゲート電極１００のＭ２配線１６０とソース拡散層１１０・ドレイン拡散層１２０のＭ１配線１５０とは同層に設けられていないため、従来と比較してメタル配線の寄生容量を低減したまま、ソース拡散層１１０・ドレイン拡散層１２０のメタル配線の間隔を狭めてＭＩＳＦＥＴの占有面積を低減することができる。 In contrast, in the present embodiment, the M2 wiring 160 of the gate electrode 100 and the M1 wiring 150 of the source diffusion layer 110 and the drain diffusion layer 120 are not provided in the same layer. The area occupied by the MISFET can be reduced by reducing the interval between the metal wirings of the source diffusion layer 110 and the drain diffusion layer 120 while reducing the parasitic capacitance.

(第２の実施形態)
図２は本発明の第２の実施形態のＭＩＳＦＥＴを示す。図２（ｂ）は、上面図（図２(ａ)）のＡ−Ａ'の位置での断面図である。図２では３つ構成単位のＭＩＳＦＥＴを示している。第２の実施形態は、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）および第３の配線（Ｍ１配線１５０）と直角に設けられている点が第１の実施形態と異なる。第１の実施形態と同様に図２に示すＭＩＳＦＥＴはマルチフィンガー形状を有する。ここで、「直角」とは、各配線が配置される際に、本実施形態の効果を奏する範囲の程度の誤差を許容することを意味する。本実施形態では、図２に示すように、Ｍ１配線１５０はゲート電極１００の延在方向に延設する構成であるのに対して、Ｍ２配線１６０は基板に対して平行であって、このゲート電極１００の延在方向に対して直角に延設する構成となる。 (Second Embodiment)
FIG. 2 shows a MISFET according to a second embodiment of the present invention. FIG. 2B is a cross-sectional view taken along the line AA ′ in the top view (FIG. 2A). FIG. 2 shows three MISFETs as structural units. In the second embodiment, the first wiring (M2 wiring 160) is provided at right angles to the second wiring (M1 wiring 150) and the third wiring (M1 wiring 150). Different from form. Similar to the first embodiment, the MISFET shown in FIG. 2 has a multi-finger shape. Here, “right angle” means that an error of a range within which the effect of the present embodiment is achieved is allowed when each wiring is arranged. In the present embodiment, as shown in FIG. 2, the M1 wiring 150 is configured to extend in the extending direction of the gate electrode 100, whereas the M2 wiring 160 is parallel to the substrate. The electrode 100 is configured to extend perpendicularly to the extending direction of the electrode 100.

図２ではソース拡散層１１０・ドレイン拡散層１２０の配線はＭ１配線１５０を使用し、ゲート電極１００の延在方向に対して平行に配置されている。チャネル領域１７０の複数の箇所に第１のコンタクト１３０を配置し、第１のコンタクト１３０近傍のみに接続パッド１５２を配置し、さらにビア１４０を介してゲート電極１００をＭ２配線１６０に接続する。このＭ２配線１６０はゲート電極１００の延在方向に対して直角に配置されＭＩＳＦＥＴの外側まで接続される。この形状ではゲート電極１００のメタル配線(Ｍ２配線１６０)とソース拡散層１１０・ドレイン拡散層１２０のメタル配線(Ｍ１配線１５０)はゲート電極１００の延在方向に対して直角に配置される。ゲート電極１００の延在方向に対して直角の方向にＭ２配線１６０でゲート電極１００は接続される。さらに、ソース拡散層１１０・ドレイン拡散層１２０の配線に対して、ゲート電極１００の配線は並列に配置されていないので、ゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量は小さくなる。さらに、本実施形態は第１の実施形態と同様の効果が得られる。 In FIG. 2, the wiring of the source diffusion layer 110 and the drain diffusion layer 120 uses the M1 wiring 150 and is arranged in parallel to the extending direction of the gate electrode 100. The first contact 130 is disposed at a plurality of locations in the channel region 170, the connection pad 152 is disposed only in the vicinity of the first contact 130, and the gate electrode 100 is connected to the M2 wiring 160 through the via 140. The M2 wiring 160 is disposed perpendicular to the extending direction of the gate electrode 100 and connected to the outside of the MISFET. In this shape, the metal wiring (M2 wiring 160) of the gate electrode 100 and the metal wiring (M1 wiring 150) of the source diffusion layer 110 / drain diffusion layer 120 are arranged at right angles to the extending direction of the gate electrode 100. The gate electrode 100 is connected by the M2 wiring 160 in a direction perpendicular to the extending direction of the gate electrode 100. Further, since the wiring of the gate electrode 100 is not arranged in parallel to the wiring of the source diffusion layer 110 and the drain diffusion layer 120, a parasitic capacitance between the gate electrode 100 and the source diffusion layer 110 and the drain diffusion layer 120 is obtained. Becomes smaller. Furthermore, this embodiment can obtain the same effects as those of the first embodiment.

(第３の実施形態)
図３は本発明の第３の実施形態のＭＩＳＦＥＴを示す。図３（ｂ）は、上面図（図３(ａ)）のＡ−Ａ'の位置での断面図である。図３（ｃ）は、上面図（図３(ａ)）のＢ−Ｂ'の位置での断面図である。第３の実施形態は、ゲート電極１００の延在方向に設けられた第三の配線(Ｍ１配線１５０)と第二の配線(Ｍ１配線１５０)との間隔において、第一のコンタクト１３０の近傍の該間隔は、隣接する第２のコンタクト１３０と第３のコンタクト１３０との間隔よりも広い点、および第１のコンタクト１３０は、複数のゲート電極１００の当該延在方向に対して直角方向の上部に１つおきに設けられている点が第１の実施形態と異なる。 (Third embodiment)
FIG. 3 shows a MISFET according to a third embodiment of the present invention. FIG. 3B is a cross-sectional view taken along the line AA ′ in the top view (FIG. 3A). FIG.3 (c) is sectional drawing in the position of BB 'of a top view (FIG.3 (a)). In the third embodiment, the distance between the third wiring (M1 wiring 150) and the second wiring (M1 wiring 150) provided in the extending direction of the gate electrode 100 is near the first contact 130. The interval is wider than the interval between the adjacent second contact 130 and the third contact 130, and the first contact 130 is an upper portion in a direction perpendicular to the extending direction of the plurality of gate electrodes 100. Every other point is different from the first embodiment.

図３ではソース拡散層１１０・ドレイン拡散層１２０の配線はＭ１配線１５０を使用し、ゲート電極１００の延在方向に対して平行に配置される。Ｍ２配線１６０もゲート電極１００の延在方向に対して平行に配置される。ゲート電極１００上にはチャネル領域１７０の複数の箇所に第１のコンタクト１３０を配置する。図３では３つ構成単位のＭＩＳＦＥＴを示している。 In FIG. 3, the source diffusion layer 110 and the drain diffusion layer 120 use the M1 wiring 150 and are arranged in parallel to the extending direction of the gate electrode 100. The M2 wiring 160 is also arranged in parallel with the extending direction of the gate electrode 100. On the gate electrode 100, first contacts 130 are disposed at a plurality of locations in the channel region 170. FIG. 3 shows a MISFET having three structural units.

図３(ａ)に示すように、ゲート電極１００の延在方向に設けられた第三の配線(Ｍ１配線１５０)と第二の配線(Ｍ１配線１５０)との間隔は、隣接する第２のコンタクト１３０と第３のコンタクト１３０との近傍よりも、第一のコンタクト１３０の近傍で広く設けられていてもよい。これは、占有面積を増大せずに配線の寄生容量を小さくする観点から、同層に設けられた第三の配線(Ｍ１配線１５０)および第二の配線(Ｍ１配線１５０)と接続パッド１５２との配線幅を広くするものである。これにより、構成単位の電界効果トランジスタのソース拡散層１１０とドレイン拡散層１２０との幅を狭めつつも、ゲート電極１００上部の第一のコンタクト１３０の近傍では、ソース拡散層１１０およびドレイン拡散層１２０のＭ１配線１５０の幅を広く維持することができる。 As shown in FIG. 3A, the distance between the third wiring (M1 wiring 150) and the second wiring (M1 wiring 150) provided in the extending direction of the gate electrode 100 is the second adjacent to the second wiring (M1 wiring 150). It may be provided wider in the vicinity of the first contact 130 than in the vicinity of the contact 130 and the third contact 130. From the viewpoint of reducing the parasitic capacitance of the wiring without increasing the occupied area, the third wiring (M1 wiring 150) and the second wiring (M1 wiring 150) provided in the same layer, the connection pad 152, This increases the wiring width. As a result, the width of the source diffusion layer 110 and the drain diffusion layer 120 of the field effect transistor of the structural unit is narrowed, but in the vicinity of the first contact 130 above the gate electrode 100, the source diffusion layer 110 and the drain diffusion layer 120. The width of the M1 wiring 150 can be kept wide.

また、本実施形態では、図３（ｂ）に示すように、Ａ−Ａ'の位置での断面視では、第１のコンタクト１３０が形成されているゲート電極１００と第１のコンタクト１３０が形成れていないゲート電極１００が交互に配置されていてもよい。つまり、第１のコンタクト１３０は、ゲート電極１００の延在方向に対する直角方向のゲート電極１００の上部に１本おきに形成されてもよい。これに対して、図３(ｃ)に示すＢ−Ｂ'の断面視では、上記Ａ−Ａ'で第１のコンタクト１３０が形成れていないゲート電極１００に第１のコンタクト１３０が形成され、第１のコンタクト１３０が形成されているゲート電極１００の上部には第１のコンタクト１３０は形成されなくてもよい。さらに、ゲート電極１００の延在方向で見ると、ゲート電極１００の第１のコンタクト１３０は１本おきに形成されてもよい。つまり、ゲート電極１００の延在方向に、図３（ｂ）に示す構造と図３(ｃ)に示す構造とが交互に配置されてもよい。第１のコンタクト１３０は、基板に対して平面視で、編み目状の交点に２つ続けて配置されず、１つの交点おきに配置される。 Further, in the present embodiment, as shown in FIG. 3B, the gate electrode 100 and the first contact 130 on which the first contact 130 is formed are formed in a cross-sectional view at the position AA ′. The gate electrodes 100 that are not formed may be alternately arranged. That is, every other first contact 130 may be formed on top of the gate electrode 100 in a direction perpendicular to the extending direction of the gate electrode 100. On the other hand, in the cross-sectional view taken along the line BB ′ shown in FIG. 3C, the first contact 130 is formed on the gate electrode 100 where the first contact 130 is not formed at AA ′. The first contact 130 may not be formed on the gate electrode 100 where the first contact 130 is formed. Further, when viewed in the extending direction of the gate electrode 100, every other first contact 130 of the gate electrode 100 may be formed. That is, the structure shown in FIG. 3B and the structure shown in FIG. 3C may be alternately arranged in the extending direction of the gate electrode 100. Two first contacts 130 are not arranged in succession at the stitch-like intersections in plan view with respect to the substrate, but are arranged at every other intersection.

続いて、第１のコンタクト１３０と第２のコンタクト１３０および第３のコンタクト１３０との位置関係について説明する。本実施形態において、ゲート電極１００の第１のコンタクト１３０の配置部分に隣接するソース拡散層１１０・ドレイン拡散層１２０の上部には第２のコンタクト１３０および第３のコンタクト１３０は配置されなくてもよい。ゲート電極１００の延在方向に対して直角方向には、第１のコンタクト１３０のみ配置されるとともに第２のコンタクト１３０および第３のコンタクト１３０は配置されないか、または第２のコンタクト１３０および第３のコンタクト１３０が配置されるとともに第１のコンタクト１３０が配置されなくてもよい。つまり、ゲート電極１００の延在方向に、第１のコンタクト１３０のみ配置される上記図３（ｂ）に示す構造と上記図３(ｃ)に示す構造との間に、第２のコンタクト１３０および第３のコンタクト１３０のみが配置される構造が形成されていてもよい。 Next, the positional relationship between the first contact 130, the second contact 130, and the third contact 130 will be described. In the present embodiment, the second contact 130 and the third contact 130 are not disposed on the source diffusion layer 110 and the drain diffusion layer 120 adjacent to the portion where the first contact 130 of the gate electrode 100 is disposed. Good. In the direction perpendicular to the extending direction of the gate electrode 100, only the first contact 130 is disposed and the second contact 130 and the third contact 130 are not disposed, or the second contact 130 and the third contact 130 are not disposed. The first contact 130 may not be disposed while the first contact 130 is disposed. That is, between the structure shown in FIG. 3B and the structure shown in FIG. 3C in which only the first contact 130 is arranged in the extending direction of the gate electrode 100, the second contact 130 and A structure in which only the third contact 130 is disposed may be formed.

本実施形態では、このようなコンタクト配置により、図１と図３を比較すると３つ電界効果トランジスタから構成されたＭＩＳＦＥＴの場合では、図１ではＭ１配線(島状Ｍ１配線を含む)は７本が並列に配置されているのに対して、図３では６本の並列配置となり、並列に配置する必要のある配線数が少なくなる。同数のＭＩＳＦＥＴの構成単位を有するマルチフィンガー構造において、第１の実施形態と比較して本実施形態はＭＩＳＦＥＴを狭いピッチで配置可能であり、占有面積を低減できる。さらに、ソース拡散層１１０およびドレイン拡散層１２０のＭ１配線１５０の間隔は、第１のコンタクト１３０が配置される部分で広く、第１のコンタクト１３０が配置されない部分で狭くできる。これにより、占有面積を低減しつつも配線の寄生容量を小さくすることができる。これに加えて本実施形態は第１の実施形態と同様の効果が得られる。 In this embodiment, when such a contact arrangement is used, comparing FIG. 1 and FIG. 3, in the case of a MISFET composed of three field effect transistors, in FIG. 1, there are seven M1 wires (including island-like M1 wires). 3 are arranged in parallel with each other in FIG. 3, and the number of wirings that need to be arranged in parallel is reduced. In the multi-finger structure having the same number of MISFET structural units, the present embodiment can dispose the MISFETs at a narrower pitch than the first embodiment, and can reduce the occupied area. Further, the distance between the M1 wirings 150 of the source diffusion layer 110 and the drain diffusion layer 120 can be wide at the portion where the first contact 130 is disposed, and can be narrow at the portion where the first contact 130 is not disposed. Thereby, it is possible to reduce the parasitic capacitance of the wiring while reducing the occupied area. In addition to this, this embodiment can obtain the same effects as those of the first embodiment.

(第４の実施形態)
図４は本発明の第４の実施形態のＭＩＳＦＥＴを示す。図４（ｂ）は、上面図（図４(ａ)）のＡ−Ａ'の位置での断面図である。第４の実施形態は、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）および第３の配線（Ｍ１配線１５０）と直角に設けられている点が第３の実施形態と異なる。図４（ｃ）は、上面図（図４(ａ)）のＢ−Ｂ'の位置での断面図である。図４ではソース拡散層１１０・ドレイン拡散層１２０の配線はＭ１配線１５０を使用し、ゲート電極１００の延在方向に対して直角に配置される。ゲート電極１００上にはチャネル領域１７０の複数の箇所に第１のコンタクト１３０を配置する。図４では３つ構成単位のＭＩＳＦＥＴを示している。 (Fourth embodiment)
FIG. 4 shows a MISFET according to a fourth embodiment of the present invention. FIG. 4B is a cross-sectional view taken along the line AA ′ in the top view (FIG. 4A). In the fourth embodiment, the first wiring (M2 wiring 160) is provided at right angles to the second wiring (M1 wiring 150) and the third wiring (M1 wiring 150). Different from form. FIG. 4C is a cross-sectional view taken along the line BB ′ in the top view (FIG. 4A). In FIG. 4, the wiring of the source diffusion layer 110 and the drain diffusion layer 120 uses the M1 wiring 150 and is arranged at right angles to the extending direction of the gate electrode 100. On the gate electrode 100, first contacts 130 are disposed at a plurality of locations in the channel region 170. FIG. 4 shows three MISFETs as structural units.

図４(ａ)に示すコンタクト配置により、第三の実施形態と同様に、ソース拡散層１１０とドレイン拡散層１２０とのＭ１配線１５０の間隔において、ゲート電極１００の第１のコンタクト１３０が配置される部分のＭ１配線１５０の間隔を広くし、第１のコンタクト１３０が配置されない部分ではＭ１配線１５０の間隔を狭くできる。これにより、ＭＩＳＦＥＴを狭いピッチで配置可能であり、占有面積を低減でき、配線の寄生容量を小さくすることができる。
本実施形態では、第３の実施形態と同様の効果に加えて、ソース拡散層１１０・ドレイン拡散層１２０の配線に対して、ゲート電極１００の配線は並列に配置されていないので、ゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量は小さくなる。 With the contact arrangement shown in FIG. 4A, the first contact 130 of the gate electrode 100 is arranged in the interval of the M1 wiring 150 between the source diffusion layer 110 and the drain diffusion layer 120, as in the third embodiment. The interval between the M1 wires 150 can be increased, and the interval between the M1 wires 150 can be reduced in the portion where the first contact 130 is not disposed. Thereby, MISFETs can be arranged with a narrow pitch, the occupied area can be reduced, and the parasitic capacitance of the wiring can be reduced.
In the present embodiment, in addition to the same effects as those of the third embodiment, the gate electrode 100 is not arranged in parallel with the wiring of the source diffusion layer 110 and the drain diffusion layer 120. And the parasitic capacitance between the source diffusion layer 110 and the drain diffusion layer 120 is reduced.

(第５の実施形態)
図５は本発明の第５の実施形態のＭＩＳＦＥＴを示す。図５（ｂ）は、上面図（図５(ａ)）のＡ−Ａ'の位置での断面図である。図５（ｃ）は、上面図（図５(ａ)）のＢ−Ｂ'の位置での断面図である。第５の実施形態は、２本のゲート電極１００が１本のＭ２配線１６０で電気的に接続される点が第３の実施形態と異なる。 (Fifth embodiment)
FIG. 5 shows a MISFET according to a fifth embodiment of the present invention. FIG. 5B is a cross-sectional view taken along the line AA ′ in the top view (FIG. 5A). FIG.5 (c) is sectional drawing in the position of BB 'of a top view (Fig.5 (a)). The fifth embodiment is different from the third embodiment in that two gate electrodes 100 are electrically connected by one M2 wiring 160.

図５ではソース拡散層１１０・ドレイン拡散層１２０の配線はＭ１配線１５０を使用し、ゲート電極１００の延在方向に対して平行に配置される。ゲート電極１００上にはチャネル領域１７０の複数の箇所に第１のコンタクト１３０を配置する。図３では３つ構成単位のＭＩＳＦＥＴを示している。 In FIG. 5, the source diffusion layer 110 and the drain diffusion layer 120 use the M1 wiring 150 and are arranged in parallel to the extending direction of the gate electrode 100. On the gate electrode 100, first contacts 130 are disposed at a plurality of locations in the channel region 170. FIG. 3 shows a MISFET having three structural units.

本実施形態では、第１の配線（Ｍ２配線１６０）は、隣接する２つのゲート電極１００の上部に１つおきに設けられた第１のコンタクト１３０と交互に電気的に接続されているものである。図５に示すように、第１の配線（Ｍ２配線１６０）は、隣接する２つのゲート電極１００の上部をジグザグに配置されている。そのため、図５(ａ)に示すように、第１の配線（Ｍ２配線１６０）は、基板に対して平面視で第３の配線（Ｍ１配線１５０）と重なる部分を有してもよい。このとき、第１の配線（Ｍ２配線１６０）は、基板に対して平面視で第２の配線（Ｍ１配線１５０）と重なる部分を有しない。反対に、第１の配線（Ｍ２配線１６０）が、基板に対して平面視で第２の配線（Ｍ１配線１５０）と重なる部分を有してもよく、このとき第１の配線（Ｍ２配線１６０）は、基板に対して平面視で第３の配線（Ｍ１配線１５０）と重なる部分を有しない。また、基板の法線方向から視た場合、第１の配線（Ｍ２配線１６０）は、第３の配線（Ｍ１配線１５０）と上下で重なるように配置され、第２の配線（Ｍ１配線１５０）と上下で重ならないように配置されてもよい。さらに、基板の法線方向から視た場合、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）と上下で重なるように配置され、第３の配線（Ｍ１配線１５０）と上下で重ならないように配置されてもよい。 In the present embodiment, the first wiring (M2 wiring 160) is alternately electrically connected to the first contacts 130 provided every other one on top of the two adjacent gate electrodes 100. is there. As shown in FIG. 5, in the first wiring (M2 wiring 160), the upper portions of two adjacent gate electrodes 100 are arranged in a zigzag manner. Therefore, as shown in FIG. 5A, the first wiring (M2 wiring 160) may have a portion overlapping the third wiring (M1 wiring 150) in plan view with respect to the substrate. At this time, the first wiring (M2 wiring 160) does not have a portion overlapping the second wiring (M1 wiring 150) in plan view with respect to the substrate. Conversely, the first wiring (M2 wiring 160) may have a portion overlapping the second wiring (M1 wiring 150) in plan view with respect to the substrate. At this time, the first wiring (M2 wiring 160) may be included. ) Does not have a portion overlapping the third wiring (M1 wiring 150) in plan view with respect to the substrate. When viewed from the normal direction of the substrate, the first wiring (M2 wiring 160) is arranged so as to overlap the third wiring (M1 wiring 150) in the vertical direction, and the second wiring (M1 wiring 150). And may be arranged so as not to overlap each other. Furthermore, when viewed from the normal direction of the substrate, the first wiring (M2 wiring 160) is arranged so as to overlap the second wiring (M1 wiring 150) vertically, and the third wiring (M1 wiring 150). And may be arranged so as not to overlap each other.

Ｍ２配線１６０は全体的にはゲート電極１００の延在方向に対して交差するように配置される。またＭ２配線１６０は、隣接する２本のゲート電極１００を交互に接続する形状を有する。２本のゲート電極１００で１本のＭ２配線１６０を共用することができる。マルチフィンガー形状ではお互いのＭＩＳＦＥＴは電気的に並列接続されることになっている。このため、隣接する２本のゲート電極１００は短絡させることが可能であり、これによりＭ２配線１６０の本数を減らすことができる。また、ゲート電極１００の配線のＭ２配線１６０はゲート電極１００の第１のコンタクト１３０の１個おきにソースまたはドレイン配線と上下に重なる部分が発生するが、Ｍ２配線１６０は上述のとおり、ソース拡散層１１０の配線である第２の配線（Ｍ１配線１５０）のみと上下の位置が重なるようにすることも可能である。これによってゲート電極１００のメタル配線がドレイン拡散層１２０のメタル配線から遠ざけられるために、ゲート−ドレイン間容量(ミラー容量)を低減できる。さらに本実施形態では、第３の実施形態と同様の効果が得られる。 The M2 wiring 160 is arranged so as to intersect the extending direction of the gate electrode 100 as a whole. The M2 wiring 160 has a shape in which two adjacent gate electrodes 100 are alternately connected. Two gate electrodes 100 can share one M2 wiring 160. In the multi-finger shape, the MISFETs are electrically connected in parallel. For this reason, the two adjacent gate electrodes 100 can be short-circuited, whereby the number of M2 wirings 160 can be reduced. Further, in the M2 wiring 160 of the gate electrode 100, every other first contact 130 of the gate electrode 100 overlaps with the source or drain wiring, but the M2 wiring 160 has a source diffusion as described above. Only the second wiring (M1 wiring 150) that is the wiring of the layer 110 may be overlapped with the upper and lower positions. As a result, the metal wiring of the gate electrode 100 is kept away from the metal wiring of the drain diffusion layer 120, so that the gate-drain capacitance (mirror capacitance) can be reduced. Furthermore, in this embodiment, the same effect as the third embodiment can be obtained.

(第６の実施形態)
図６は本発明の第６の実施形態のＭＩＳＦＥＴを示す。第６の実施形態は、ゲート長Ｌが第１のコンタクト１３０の径よりも大きい点が第１の実施形態と異なる。本実施形態では、ゲート電極１００の延在方向のゲート電極１００の長さをゲート幅Ｗ、延在方向に対して直角方向のゲート電極１００の長さをゲート長Ｌとする。また第１のコンタクト１３０の径は、ゲート電極１００の延在方向に対して直角方向の第１のコンタクト１３０の厚みとする。図６に示すように、ゲート長Ｌが第１のコンタクト１３０の径よりも大きい構造により、ゲート側壁にサイドウォールが無い場合でも第１のコンタクト１３０とソース・ドレイン領域(ソース拡散層１１０、ドレイン拡散層１２０)とが短絡することを防ぐことができる。さらに、本実施形態は、第１の実施形態と同様の効果が得られる。本実施形態では、第２の実施形態と同様に、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）および第３の配線（Ｍ１配線１５０）と直角に設けられていてもよい。 (Sixth embodiment)
FIG. 6 shows a MISFET according to a sixth embodiment of the present invention. The sixth embodiment is different from the first embodiment in that the gate length L is larger than the diameter of the first contact 130. In the present embodiment, the length of the gate electrode 100 in the extending direction of the gate electrode 100 is the gate width W, and the length of the gate electrode 100 in the direction perpendicular to the extending direction is the gate length L. The diameter of the first contact 130 is the thickness of the first contact 130 in the direction perpendicular to the extending direction of the gate electrode 100. As shown in FIG. 6, due to the structure in which the gate length L is larger than the diameter of the first contact 130, the first contact 130 and the source / drain regions (source diffusion layer 110, drain) are formed even when there is no sidewall on the gate sidewall. A short circuit with the diffusion layer 120) can be prevented. Furthermore, this embodiment can obtain the same effects as those of the first embodiment. In the present embodiment, as in the second embodiment, the first wiring (M2 wiring 160) is provided at right angles to the second wiring (M1 wiring 150) and the third wiring (M1 wiring 150). May be.

(第７の実施形態)
図７は本発明の第７の実施形態のＭＩＳＦＥＴを示す。第７の実施形態は、第３の配線（Ｍ１配線１５０）と第２の配線（Ｍ１配線１５０）とが短絡している点が第６の実施形態と異なる。図７でもゲート長Ｌが第１のコンタクト１３０の径よりも大きく、さらに、ソース拡散層１１０およびドレイン拡散層１２０の配線を短絡する。これにより、ＭＩＳＦＥＴはゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間で可変容量として働く。この可変容量は、図１０に示す等価回路でソース拡散層１１０・ドレイン拡散層１２０の配線を短絡した場合の等価回路で表される(図８)。図８において、寄生インダクタンスは無視している。ここでゲート電極抵抗は可変容量に対して直列に接続される形となる。この場合もゲート電極１００のチャネル領域１７０の第１のコンタクト１３０によってゲート電極抵抗が低減されて可変容量の直列抵抗が減少し、高周波回路に使用したときの損失やノイズが低減できる。 (Seventh embodiment)
FIG. 7 shows a MISFET according to a seventh embodiment of the present invention. The seventh embodiment is different from the sixth embodiment in that the third wiring (M1 wiring 150) and the second wiring (M1 wiring 150) are short-circuited. Also in FIG. 7, the gate length L is larger than the diameter of the first contact 130, and the wirings of the source diffusion layer 110 and the drain diffusion layer 120 are short-circuited. Thus, the MISFET functions as a variable capacitor between the gate electrode 100 and the source diffusion layer 110 and the drain diffusion layer 120. This variable capacitance is represented by an equivalent circuit when the wirings of the source diffusion layer 110 and the drain diffusion layer 120 are short-circuited in the equivalent circuit shown in FIG. 10 (FIG. 8). In FIG. 8, the parasitic inductance is ignored. Here, the gate electrode resistance is connected in series to the variable capacitor. Also in this case, the gate electrode resistance is reduced by the first contact 130 in the channel region 170 of the gate electrode 100, the series resistance of the variable capacitor is reduced, and loss and noise when used in a high frequency circuit can be reduced.

本実施例では、本発明にかかる本実施形態の半導体装置効果の効果を調べた。９０ｎｍＣＭＯＳプロセスを仮定してこれらの形状のＭＩＳＦＥＴの高周波特性を回路シミュレータＳＰＩＣＥにより計算し、その特性を比較した。ここで、ＭＩＳＦＥＴはｎＭＯＳでゲート長０.１μm、ゲート幅２.５μmのものを２０本並列接続したマルチフィンガー形状を有する。このＭＩＳＦＥＴで(a)従来のＭＩＳＦＥＴ、(b)従来のゲート直上型のＭＩＳＦＥＴと(c)図１に示すＭＩＳＦＥＴ（第１の実施形態）、(d)図３に示すＭＩＳＦＥＴ（第３の実施形態）に対してシミュレーションを行った。図９はこれらのレイアウトである。図９のように(b)と(c)は(a)従来型に比べてゲート電極のＭ１配線の分だけ横幅が広くなるが、(d)本発明では、横幅は(a)従来型と同じとすることができる。次に、この４つのレイアウトから寄生容量を容量シミュレーションにより求めた。さらに、ゲート電極抵抗は(１)式より求め、これらの値を図１０の等価回路に代入して、回路シミュレーションにより各ＭＩＳＦＥＴのＳパラメータを計算した。ここで、図１０の寄生成分のうち、基板抵抗Ｒｓｕｂと寄生インダクタンスＬg,Ｌd,Ｌsは無視している。ゲートとドレインには１ＶのＤＣバイアスを加え、ソースと基板を０Ｖとしてゲート端子とドレイン端子のＳパラメータを計算した。このＳパラメータより遮断周波数ｆ_Ｔと最高発振周波数ｆｍａｘを求めた結果が表１である。表より(a)従来型に比べて(b)ゲート直上型はゲート電極抵抗の低減によりｆｍａｘが向上するものの、寄生容量の増加でｆ_Ｔが低下していた。これに対して、本発明の(c),(d)では寄生容量の増加を抑制できるので、ｆ_Ｔ,ｆｍａｘともに(a)従来型よりも向上する。このように、本実施形態のＭＩＳＦＥＴではチップ面積を抑制しつつ高周波特性を向上させることが出来る。 In this example, the effect of the semiconductor device effect of the present embodiment according to the present invention was examined. Assuming a 90 nm CMOS process, the high frequency characteristics of these shapes of MISFETs were calculated by the circuit simulator SPICE, and the characteristics were compared. Here, the MISFET has a multi-finger shape in which 20 nMOSs having a gate length of 0.1 μm and a gate width of 2.5 μm are connected in parallel. In this MISFET, (a) a conventional MISFET, (b) a conventional MISFET directly above the gate and (c) a MISFET shown in FIG. 1 (first embodiment), (d) a MISFET shown in FIG. 3 (third embodiment) A simulation was performed on the configuration. FIG. 9 shows these layouts. As shown in FIG. 9, (b) and (c) are wider than the (a) conventional type by the M1 wiring of the gate electrode, but (d) in the present invention, the horizontal width is (a) the conventional type. The same can be done. Next, parasitic capacitance was obtained from these four layouts by capacitance simulation. Furthermore, the gate electrode resistance was obtained from equation (1), and these values were substituted into the equivalent circuit of FIG. 10, and the S parameter of each MISFET was calculated by circuit simulation. Here, among the parasitic components of FIG. 10, the substrate resistance Rsub and the parasitic inductances Lg, Ld, and Ls are ignored. A DC bias of 1V was applied to the gate and drain, and the S parameter of the gate terminal and drain terminal was calculated with the source and substrate set to 0V. Result of obtaining a cut-off frequency f _T and the maximum oscillation frequency fmax from the S parameter is Table 1. Although compared from (a) conventional in Table (b) the gate just above type fmax can be improved by reducing the gate electrode resistance, f _T with increase in parasitic capacitance is lowered. On the other hand, in (c) and (d) of the present invention, an increase in parasitic capacitance can be suppressed, so that both f _T and fmax are improved over (a) the conventional type. Thus, the MISFET of this embodiment can improve the high frequency characteristics while suppressing the chip area.

なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。 Needless to say, the above-described embodiment and a plurality of modifications can be combined within a range in which the contents do not conflict with each other. Further, in the above-described embodiments and modifications, the structure of each part has been specifically described, but the structure and the like can be changed in various ways within a range that satisfies the present invention.

本発明の実施の形態の上面図と断面図である。It is the top view and sectional drawing of embodiment of this invention. 本発明の実施の形態の上面図と断面図である。It is the top view and sectional drawing of embodiment of this invention. 本発明の実施の形態の上面図と２箇所の断面図である。It is the top view of embodiment of this invention, and sectional drawing of two places. 本発明の実施の形態の上面図と２箇所の断面図である。It is the top view of embodiment of this invention, and sectional drawing of two places. 本発明の実施の形態の上面図と２箇所の断面図である。It is the top view of embodiment of this invention, and sectional drawing of two places. 本発明の実施の形態の上面図である。It is a top view of an embodiment of the present invention. 本発明の実施の形態の上面図である。It is a top view of an embodiment of the present invention. 本発明の実施の形態の等価回路である。It is an equivalent circuit of an embodiment of the present invention. 各ＭＩＳＦＥＴのレイアウト図である。It is a layout diagram of each MISFET. ＭＩＳＦＥＴの高周波での等価回路である。This is an equivalent circuit of MISFET at high frequency. 従来のＭＩＳＦＥＴの上面図である。It is a top view of the conventional MISFET. 従来のゲート直上コンタクトを有するＭＩＳＦＥＴの上面図である。It is a top view of a MISFET having a conventional contact right above the gate.

Explanation of symbols

１００ゲート電極
１１０ソース拡散層
１２０ドレイン拡散層
１３０コンタクト
１４０ビア
１５０Ｍ１配線
１５２接続パッド
１６０Ｍ２配線
１７０チャネル領域
１８０第１のメタル配線
１９０第２のメタル配線 100 Gate electrode 110 Source diffusion layer 120 Drain diffusion layer 130 Contact 140 Via 150 M1 wiring 152 Connection pad 160 M2 wiring 170 Channel region 180 First metal wiring 190 Second metal wiring

Claims

A semiconductor device comprising: a substrate; a plurality of field effect transistors provided on the substrate; and a multilayer wiring structure electrically connected to an upper portion of the field effect transistor,
The field effect transistor is
A source diffusion layer provided near the surface of the substrate;
A drain diffusion layer provided near the surface of the substrate;
A gate electrode provided above the substrate between the source diffusion layer and the drain diffusion layer via an insulating film,
The multilayer wiring structure is
A plurality of first contacts provided on the gate electrode;
A plurality of second contacts provided on the source diffusion layer;
A plurality of third contacts provided on the drain diffusion layer;
A connection pad provided on top of the first contact;
A conductive plug provided on the connection pad;
A first wiring provided on the conductive plug;
A second wiring provided on top of the second contact;
A third wiring provided on top of the third contact;
The first wiring is electrically connected to the gate electrode through the first contact, the connection pad, and the conductive plug, and the connection pad includes the second wiring and the third wiring. Is provided in the same layer as
The semiconductor device, wherein the first wiring is provided in an upper layer than the second wiring and the third wiring.

The semiconductor device according to claim 1, wherein the first wiring is provided in parallel with the second wiring and the third wiring.

The semiconductor device according to claim 1, wherein the first wiring is provided at right angles to the second wiring and the third wiring.

In the distance between the third wiring and the second wiring provided in the extending direction of the gate electrode, the distance in the vicinity of the first contact is equal to the adjacent second contact and the third wiring. 2. The semiconductor device according to claim 1, wherein the distance between the contact and the contact is wider.

5. The semiconductor device according to claim 4, wherein the first contacts are provided every other upper portion in a direction perpendicular to the extending direction of the plurality of gate electrodes.

The semiconductor device according to claim 5, wherein the first wiring is provided in parallel with the second wiring and the third wiring.

The semiconductor device according to claim 5, wherein the first wiring is provided at a right angle to the second wiring and the third wiring.

6. The first wiring according to claim 5, wherein the first wiring is alternately electrically connected to the first contacts provided on every other upper part of the two adjacent gate electrodes. Semiconductor device.

9. The semiconductor device according to claim 8, wherein the first wiring has a portion overlapping the third wiring in a plan view with respect to the substrate.

The semiconductor device according to claim 8, wherein the first wiring has a portion overlapping the second wiring in a plan view with respect to the substrate.

The gate length L is larger than the diameter of the first contact, where a length of the gate electrode in a direction perpendicular to the extending direction of the gate electrode is defined as a gate length L. The semiconductor device according to any one of 1 to 10.

The semiconductor device according to claim 10, wherein the third wiring and the second wiring are short-circuited.