JP2010147062A

JP2010147062A - Semiconductor device and method of manufacturing the same

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Publication number: JP2010147062A
Application number: JP2008319481A
Authority: JP
Inventors: Koichi Nagai; 孝一永井
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-12-16
Filing date: 2008-12-16
Publication date: 2010-07-01
Anticipated expiration: 2028-12-16
Also published as: JP5703538B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which prevents damage or characteristic change of an active element, passive element, etc., and can be miniaturized. <P>SOLUTION: The semiconductor device having a lamination of a plurality of layers 2 to 4 includes a first wiring layer 59 located on the top, a second wiring layer 54 located as the second highest one under the top, a metal film 56 formed between the first wiring layer 59 and the second wiring layer 54, a first conductive plug 58 formed on the outer periphery of the metal layer 56 to connect the first wiring layer 59 to the second wiring layer 54, pads 62 formed above the metal layer 56 and the first wiring layer 59, and a second conductive plug 61 connecting the pads 62 to the first wiring layer 59. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、より詳しくは、上面にパッドを有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a pad on an upper surface and a manufacturing method thereof.

半導体装置は、半導体基板に形成されたトランジスタを含む半導体回路を有するとともに、その半導体回路を外部に接続するための外部接続用のパッドを有している。外部接続用のパッドの配置として、半導体基板における素子形成領域の上方に位置させる構造と、素子形成領域の周囲に位置させる構造がある。ここで、素子形成領域は、トランジスタ、キャパシタ等が形成される領域である。 The semiconductor device has a semiconductor circuit including a transistor formed on a semiconductor substrate, and has an external connection pad for connecting the semiconductor circuit to the outside. As the arrangement of pads for external connection, there are a structure positioned above the element formation region in the semiconductor substrate and a structure positioned around the element formation region. Here, the element formation region is a region where transistors, capacitors, and the like are formed.

パッドを素子形成領域の上方に配置する構造では、パッドに試験装置のプローブ針を当てると、プローブ針からパッドに加わる力は、パッド、配線、絶縁層等を伝達して例えばトランジスタに加わることになる。そして、トランジスタに応力が加わると、トランジスタに欠損が生じたり、トランジスタ特性が変化したりするおそれがある。
特にプローブ針からパッド、絶縁膜を介して強誘電体キャパシタに力が加わると、圧電素子である強誘電体膜は大きな特性変化が生じる。この影響により、強誘電体特性が劣化し、或いは強誘電体特性のズレが生じてしまう恐れがある。 In the structure in which the pad is arranged above the element formation region, when the probe needle of the test apparatus is applied to the pad, the force applied from the probe needle to the pad is transmitted to the pad, wiring, insulating layer, etc. and applied to the transistor, for example. Become. When stress is applied to the transistor, the transistor may be damaged or the transistor characteristics may be changed.
In particular, when force is applied to the ferroelectric capacitor from the probe needle through the pad and the insulating film, the ferroelectric film, which is a piezoelectric element, undergoes a significant characteristic change. Due to this influence, the ferroelectric characteristics may be deteriorated or the ferroelectric characteristics may be shifted.

これに対して、パッドを素子形成領域の周囲に配置する構造では、プローブ針の直下にはトランジスタが存在しないので、パッドにプローブ針を当ててもトランジスタに損傷を与えるおそれがない。
多くの半導体装置のパッドは、揮発性メモリ、不揮発性メモリ、ロジック等の品種にかかわらず、素子形成領域の周辺に配置される構成となっている。
特開平９−２９８２１７号公報特開２００２−１９０５６８号公報特表２００６−５０２５６１号公報特開平０６−３０８１６３号公報特開２００２−１９０５６８号公報特開２００２−１１６２２４号公報特開２００６−４１３３３号公報 On the other hand, in the structure in which the pad is arranged around the element formation region, the transistor does not exist immediately below the probe needle. Therefore, even if the probe needle is applied to the pad, the transistor is not damaged.
The pads of many semiconductor devices are arranged around the element formation region regardless of the type of volatile memory, nonvolatile memory, logic, or the like.
JP-A-9-298217 JP 2002-190568 A JP-T-2006-502561 Japanese Patent Laid-Open No. 06-308163 JP 2002-190568 A JP 2002-116224 A JP 2006-41333 A

外部接続用のパッドを素子形成領域の周囲に配置する半導体装置については、パッドの占有面積が半導体装置の大きさを決める要因となる。例えば、ＩＣタグ（ＩＣ−ＴＡＧ）、ＲＦタグ（ＲＦ−ＴＡＧ）、認証チップのように、半導体チップのサイズが１ｍｍ角を下回る小さい品種では、パッド領域が全体の約２０％を占める。 In a semiconductor device in which pads for external connection are arranged around the element formation region, the occupied area of the pad is a factor that determines the size of the semiconductor device. For example, in a small product whose semiconductor chip size is less than 1 mm square, such as an IC tag (IC-TAG), an RF tag (RF-TAG), and an authentication chip, the pad area occupies about 20% of the whole.

そのような半導体装置では、半導体基板のうち半導体回路として利用できない領域が大きくなるので、半導体回路の微細化が進んでも面積縮小効果が十分に得られない。
一方、半導体装置では、用途の違いによりパッド数の少ないもの、多いものなど様々な構造が存在している。そのため、半導体装置の試験に使用するプローバは、品種に合わせて用意する必要がある。 In such a semiconductor device, a region that cannot be used as a semiconductor circuit in the semiconductor substrate becomes large, and thus the area reduction effect cannot be sufficiently obtained even if the semiconductor circuit is miniaturized.
On the other hand, semiconductor devices have various structures such as those with a small number of pads and those with a large number depending on the use. Therefore, it is necessary to prepare a prober used for testing a semiconductor device according to the type.

大量生産、大量販売できる品種であれば、試験プローバの使用頻度は高くなり、半導体装置の試験にかかるコストは低くなる。しかし、少量多品種が多用されてくると、それぞれの品種に合わせて試験プローバが必要になるので、試験プローバの管理が煩雑になるとともに半導体装置の試験コストが高くなる。 If the product can be mass-produced and sold in large quantities, the test prober is used more frequently and the cost for testing the semiconductor device is lower. However, if a small amount and a large variety are used frequently, a test prober is required for each variety, so that the management of the test prober becomes complicated and the test cost of the semiconductor device increases.

本発明の目的は、より小型化が図れる半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device that can be further reduced in size and a manufacturing method thereof.

本発明の１つの観点によれば、半導体基板上方の最上部の配線である第１配線層と、前記最上部から下方の２番目に位置する第２配線層と、前記第１配線層と前記第２配線層の間に形成される金属膜と、前記半導体基板の外周部の上方に形成され、前記第１配線層と前記第２配線層を接続する第１導電性プラグと、前記金属膜及び前記第１配線層の上方に形成されたパッドと、前記パッドと前記第１配線層を接続する第２導電性プラグとを有することを特徴とする半導体装置が提供される。
本発明の別の観点によれば、半導体基板上方で、上から２番目の配線である第２配線層を形成する工程と、前記第２配線層の上に第１絶縁膜を介して金属膜を形成する工程と、前記金属膜の上に第２絶縁膜を形成する工程と、前記第１及び第２絶縁膜内に形成され、前記半導体基板の外周部の上方で前記第２配線層に接続する第１導電性プラグを形成する工程と、前記第１導電性プラグに接続され、最上部の配線となる第１配線層を前記第２絶縁膜上に形成する工程と、前記第２絶縁膜及び前記第１配線層上に第３絶縁膜を形成する工程と、前記第１配線層に接続される第２導電性プラグを前記第３絶縁膜内に形成する工程と、前記金属膜の上方で、前記第２導電性プラグに接続されるパッドを前記第３絶縁膜上に形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。 According to one aspect of the present invention, a first wiring layer that is an uppermost wiring above a semiconductor substrate, a second wiring layer that is positioned second below the uppermost part, the first wiring layer, A metal film formed between the second wiring layers, a first conductive plug formed above the outer periphery of the semiconductor substrate and connecting the first wiring layer and the second wiring layer; and the metal film There is provided a semiconductor device comprising a pad formed above the first wiring layer and a second conductive plug connecting the pad and the first wiring layer.
According to another aspect of the present invention, a step of forming a second wiring layer, which is the second wiring from the top, above the semiconductor substrate, and a metal film over the second wiring layer via a first insulating film Forming a second insulating film on the metal film, and forming the second insulating layer on the second wiring layer above the outer periphery of the semiconductor substrate. Forming a first conductive plug to be connected; forming a first wiring layer connected to the first conductive plug and serving as an uppermost wiring on the second insulating film; and the second insulation. Forming a third insulating film on the film and the first wiring layer; forming a second conductive plug connected to the first wiring layer in the third insulating film; and Forming a pad connected to the second conductive plug on the third insulating film above. The method of manufacturing a semiconductor device comprising the door is provided.

本発明によれば、最上部の第１配線層とその下の第２配線層の間に金属膜を形成し、半導体基板の外周部で第１配線層と第２配線層を第１導電性プラグにより接続するとともに、金属膜の上方で第１配線層に第２導電性プラグを介してパッドを形成している。
これにより、試験時にプローブ針をパッドに当てても、その下方への応力を金属膜により抑制することができ、金属膜の下方に形成される能動素子、受動素子の損傷、劣化を防止することができる。
しかも、パッドを能動素子の上方に位置させることができので、パッドを半導体装置の外周部にのみに形成する従来構造に場合に比べて、パッドが半導体装置の大きさを決める要因とはならず、半導体装置の小型化が可能になる。 According to the present invention, the metal film is formed between the uppermost first wiring layer and the second wiring layer therebelow, and the first wiring layer and the second wiring layer are connected to the first conductive layer at the outer peripheral portion of the semiconductor substrate. While being connected by a plug, a pad is formed on the first wiring layer via a second conductive plug above the metal film.
As a result, even if the probe needle is applied to the pad during the test, the downward stress can be suppressed by the metal film, and the active element and the passive element formed under the metal film can be prevented from being damaged or deteriorated. Can do.
In addition, since the pad can be positioned above the active element, the pad does not determine the size of the semiconductor device as compared with the conventional structure in which the pad is formed only on the outer peripheral portion of the semiconductor device. The semiconductor device can be downsized.

以下に、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１Ａ〜図１Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図、図２Ａ〜図２Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す平面図である。 Embodiments of the present invention will be described below in detail with reference to the drawings.
(First embodiment)
1A to 1H are cross-sectional views illustrating the manufacturing process of the semiconductor device according to the first embodiment of the present invention, and FIGS. 2A to 2H are planes illustrating the manufacturing process of the semiconductor device according to the first embodiment of the present invention. FIG.

まず、図１Ａ、図２Ａに示すように、シリコン基板１にトランジスタ領域層２とキャパシタ領域層３と配線領域層４を順に形成する。この場合、トランジスタ（能動素子）領域層２とキャパシタ（受動素子）領域層３の周囲は、半導体チップ領域の外周部である配線周辺領域層５となっている。トランジスタ領域層２、キャパシタ領域層３及び配線領域層４の一部は、例えば図３に示すような構造を有している。 First, as shown in FIGS. 1A and 2A, a transistor region layer 2, a capacitor region layer 3, and a wiring region layer 4 are formed in this order on a silicon substrate 1. In this case, the periphery of the transistor (active element) region layer 2 and the capacitor (passive element) region layer 3 is a wiring peripheral region layer 5 that is an outer peripheral portion of the semiconductor chip region. A part of the transistor region layer 2, the capacitor region layer 3, and the wiring region layer 4 has a structure as shown in FIG. 3, for example.

図３において、半導体基板であるｎ型又はｐ型のシリコン基板１の表面には、活性領域を囲む素子分離絶縁層１１がＬＯＣＯＳ法により形成されている。
なお、素子分離絶縁層１１としてシャロートレンチアイソレーション（ＳＴＩ）を形成してもよい。ＳＴＩは、シリコン基板１の活性領域の周囲に溝を形成した後に、その溝の中に絶縁膜を埋め込むことにより形成される。 In FIG. 3, an element isolation insulating layer 11 surrounding an active region is formed by a LOCOS method on the surface of an n-type or p-type silicon substrate 1 which is a semiconductor substrate.
Note that shallow trench isolation (STI) may be formed as the element isolation insulating layer 11. The STI is formed by forming a trench around the active region of the silicon substrate 1 and then embedding an insulating film in the trench.

メモリセル領域における活性領域には、イオン注入によりｐウェル１２が形成されている。また、ｐウェル１２には、第１、第２のＭＯＳトランジスタＴ１、Ｔ２が形成されている。第１、第２のＭＯＳトランジスタＴ１、Ｔ２は、それぞれゲート電極１４、１５、第１〜第３のソース／ドレイン領域１６、１７、１８等を有している。 A p-well 12 is formed in the active region in the memory cell region by ion implantation. In the p well 12, first and second MOS transistors T1 and T2 are formed. The first and second MOS transistors T1, T2 have gate electrodes 14, 15, first to third source / drain regions 16, 17, 18, etc., respectively.

２つのゲート電極１４、１５は、ｐウェル１２の上にゲート絶縁膜１３を介して形成され、さらに互いに横方向に間隔をおいて形成されている。ゲート電極１４、１５は、下からシリコン膜、タングステンシリサイド膜、酸化シリコン膜の積層構造をパターニングすることにより形成される。さらに、ゲート電極１４、１５は、素子分離絶縁層１１上に形成されるワード線の一部を構成している。 The two gate electrodes 14 and 15 are formed on the p-well 12 via the gate insulating film 13 and are further spaced apart from each other in the lateral direction. The gate electrodes 14 and 15 are formed by patterning a laminated structure of a silicon film, a tungsten silicide film, and a silicon oxide film from below. Further, the gate electrodes 14 and 15 constitute part of a word line formed on the element isolation insulating layer 11.

ゲート電極１４、１５の側面には、絶縁性のサイドウォール１９が形成されている。サイドウォール１９は、シリコン基板１の上に絶縁膜、例えばシリコン酸化膜を形成した後にエッチバックすることにより形成される。 Insulating sidewalls 19 are formed on the side surfaces of the gate electrodes 14 and 15. The sidewall 19 is formed by forming an insulating film such as a silicon oxide film on the silicon substrate 1 and then etching back.

第１〜第３のソース／ドレイン領域１６、１７、１８はそれぞれｎ型のエクステンション領域１６ａ、１７ａ、１８ａと高濃度ｎ型不純物領域１６ｂ、１７ｂ、１８ｂにより構成されている。エクステンション領域１６ａ、１７ａ、１８ａは、ゲート電極１４、１５及び素子分離絶縁層１１をマスクにして、ｐウェル１２内にｎ型不純物として例えばリンをイオン注入することにより形成される。また、高濃度ｎ型不純物領域１６ｂ、１７ｂ、１８ｂは、ゲート電極１４、１５、サイドウォール１９及び素子分離絶縁層１２をマスクにして、ｐウェル１２内にｎ型不純物として砒素をイオン注入することにより形成される。 The first to third source / drain regions 16, 17, and 18 are respectively constituted by n-type extension regions 16a, 17a, and 18a and high-concentration n-type impurity regions 16b, 17b, and 18b. The extension regions 16a, 17a, and 18a are formed by ion-implanting, for example, phosphorus as an n-type impurity into the p-well 12 using the gate electrodes 14 and 15 and the element isolation insulating layer 11 as a mask. In the high-concentration n-type impurity regions 16b, 17b, and 18b, arsenic is ion-implanted as an n-type impurity into the p-well 12 using the gate electrodes 14 and 15, the sidewall 19 and the element isolation insulating layer 12 as a mask. It is formed by.

ＭＯＳトランジスタＴ１、Ｔ２及びシリコン基板１の上には、酸化防止絶縁膜２０としてプラズマＣＶＤ法により酸窒化シリコン(ＳｉＯＮ)膜が形成されている。
さらに、酸化防止絶縁膜２０の上には、第１層間絶縁膜２１としてノンドープシリケートガラス（ＮＳＧ）膜がＣＶＤ法により形成されている。第１層間絶縁膜２１の表面は化学的機械研磨 (ＣＭＰ)法により平坦化されている。 On the MOS transistors T1, T2 and the silicon substrate 1, a silicon oxynitride (SiON) film is formed as an anti-oxidation insulating film 20 by plasma CVD.
Further, a non-doped silicate glass (NSG) film is formed as a first interlayer insulating film 21 on the antioxidant insulating film 20 by a CVD method. The surface of the first interlayer insulating film 21 is planarized by a chemical mechanical polishing (CMP) method.

第１層間絶縁膜２１には、第１〜第３のソース／ドレイン領域１６、１７、１８のそれぞれに達する第１〜第３のコンタクトホール２１ａ〜２１ｃがフォトリソグラフィ法により形成されている。さらに、第１〜第３のコンタクトホール２１ａ〜２１ｃ内にはチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜及びタングステン（Ｗ）膜の積層導電膜が順に充填され、第１〜第３の導電性プラグ２２、２３、２４として使用される。
なお、第１層間絶縁膜２１の上面上に形成されたＷ膜、ＴｉＮ膜、Ｔｉ膜はＣＭＰ法により除去されている。 In the first interlayer insulating film 21, first to third contact holes 21a to 21c reaching the first to third source / drain regions 16, 17, and 18 are formed by photolithography. Further, the first to third contact holes 21a to 21c are sequentially filled with a laminated conductive film of a titanium (Ti) film, a titanium nitride (TiN) film, and a tungsten (W) film, and the first to third conductive holes are filled. Used as the plugs 22, 23, 24.
Note that the W film, the TiN film, and the Ti film formed on the upper surface of the first interlayer insulating film 21 are removed by the CMP method.

第１層間絶縁膜２１の上には、第２層間絶縁膜２５、第１保護膜２６が形成されている。第２層間絶縁膜２５としてＮＳＧ膜が形成され、その表面は例えば窒素雰囲気中で脱水処理されている。また、第１保護膜２６としてアルミナ（Ａｌ_２Ｏ_３）膜が形成されている。
以上のように、ＭＯＳトランジスタＴ１、Ｔ２が形成されたシリコン基板１から第１保護膜２６までの層は、図１Ａに示したトランジスタ領域層２となる。 A second interlayer insulating film 25 and a first protective film 26 are formed on the first interlayer insulating film 21. An NSG film is formed as the second interlayer insulating film 25, and the surface thereof is dehydrated, for example, in a nitrogen atmosphere. In addition, an alumina (Al ₂ O ₃ ) film is formed as the first protective film 26.
As described above, the layer from the silicon substrate 1 on which the MOS transistors T1 and T2 are formed to the first protective film 26 becomes the transistor region layer 2 shown in FIG. 1A.

第１保護膜２６の上には、強誘電体キャパシタＱの下部電極２７、強誘電体膜２８及び上部電極２９が順に形成されている。
下部電極２７は、例えばＰｔ、Ｉｒ、Ｒｕ等の貴金属膜から形成され、フォトリソグラフィ法により例えばストライプ状にパターニングされている。強誘電体膜２８は、例えばPb(Zr,Ti)O₃（ＰＺＴ）、SrBi₂Ta₂O₉（ＳＢＴ）などのペロブスカイト構造を有する材料から構成される。そのような強誘電体材料は、例えばスパッタ法、ＭＯＣＶＤ法により形成される。また、上部電極２９は、強誘電体膜２８上に形成され、例えば、酸化イリジウム膜から形成されている。 On the first protective film 26, a lower electrode 27, a ferroelectric film 28, and an upper electrode 29 of the ferroelectric capacitor Q are formed in this order.
The lower electrode 27 is formed of a noble metal film such as Pt, Ir, or Ru, and is patterned, for example, in a stripe shape by a photolithography method. The ferroelectric film 28 is made of a material having a perovskite structure such as Pb (Zr, Ti) O ₃ (PZT), SrBi ₂ Ta ₂ O ₉ (SBT), for example. Such a ferroelectric material is formed, for example, by sputtering or MOCVD. The upper electrode 29 is formed on the ferroelectric film 28 and is formed of, for example, an iridium oxide film.

強誘電体膜２８はパターニングされて下部電極２７のコンタクト領域を露出する形状を有している。また、上部電極２９は、強誘電体膜２８上で横方向に間隔をおいて複数形成されている。
強誘電体キャパシタＱは、ｐウェル１２の斜め上の両側方にそれぞれ形成され、その上面は第２保護膜３０により覆われ、さらに全体が第３保護膜３１により覆われている。第２、第３保護膜３０、３１は、水素、水の移動を阻止するバリア材料、例えばアルミナから形成されている。 The ferroelectric film 28 is patterned to expose the contact region of the lower electrode 27. A plurality of upper electrodes 29 are formed on the ferroelectric film 28 at intervals in the lateral direction.
The ferroelectric capacitors Q are formed on both sides of the p well 12 obliquely above, and the upper surfaces thereof are covered with the second protective film 30, and the whole is further covered with the third protective film 31. The second and third protective films 30 and 31 are made of a barrier material that prevents movement of hydrogen and water, for example, alumina.

第３保護膜３１上には、第３層間絶縁膜３３として例えば厚さ１５００ｎｍのＮＳＧ膜がＣＶＤ法により形成されている。第３層間絶縁膜３３の表面は例えばＣＭＰ法により平坦化され、さらに窒素プラズマ雰囲気で窒化されている。
以上のように第１保護膜２６の上に形成された強誘電体キャパシタＱ、第２、第３保護膜３０、３１及び第３層間絶縁膜３３は、図１Ａに示したキャパシタ層３となる。 On the third protective film 31, an NSG film having a thickness of 1500 nm, for example, is formed as the third interlayer insulating film 33 by the CVD method. The surface of the third interlayer insulating film 33 is planarized by, for example, a CMP method and further nitrided in a nitrogen plasma atmosphere.
As described above, the ferroelectric capacitor Q, the second and third protective films 30 and 31 and the third interlayer insulating film 33 formed on the first protective film 26 become the capacitor layer 3 shown in FIG. 1A. .

第３の層間絶縁膜３３から第２層間絶縁膜２５までの層には、第１〜第３の導電性プラグ２２、２３、２４の上面に達する深さの第４〜第６のコンタクトホール３３ａ、３３ｂ、３３ｃがフォトリソグラフィ法により形成されている。第４〜第６のコンタクトホール３３ａ、３３ｂ、３３ｃ内には、ＴｉＮ膜及びＷ膜の積層導電膜が順に充填され、第４〜第６導電性プラグ３４、３５、３６として使用される。 In the layers from the third interlayer insulating film 33 to the second interlayer insulating film 25, fourth to sixth contact holes 33 a having a depth reaching the upper surfaces of the first to third conductive plugs 22, 23, 24. 33b and 33c are formed by photolithography. The fourth to sixth contact holes 33a, 33b, and 33c are sequentially filled with a laminated conductive film of a TiN film and a W film, and are used as the fourth to sixth conductive plugs 34, 35, and 36.

従って、第４、第５、第６の導電性プラグ３４、３５、３６はそれぞれ第１、第２、第３の導電性プラグ２２、２３、２４に接続されることになる。
また、第３層間絶縁膜３３から第２保護膜３０までの各層には、上部電極２９と下部電極２７のそれぞれの一部に達する深さの第１ホール３３ｄ、第２ホール３３ｅがフォトリソグラフィ法により形成されている。そして、第１、第２ホール３３ｄ、３３ｅのそれぞれの中にはＴｉＮ膜、Ｗ膜の積層導電膜が順に充填され、第１のビア３８、第２のビア３９として使用される。 Accordingly, the fourth, fifth, and sixth conductive plugs 34, 35, and 36 are connected to the first, second, and third conductive plugs 22, 23, and 24, respectively.
Further, in each layer from the third interlayer insulating film 33 to the second protective film 30, a first hole 33d and a second hole 33e having a depth reaching a part of each of the upper electrode 29 and the lower electrode 27 are formed by a photolithography method. It is formed by. Each of the first and second holes 33d and 33e is filled with a TiN film and a W conductive film in order, and used as the first via 38 and the second via 39.

第３層間絶縁膜３３上には、第１、第２の上部電極用配線４０ａ、４０ｂ、プレート用配線４０ｃ、導電性パッド４０ｄ等の一層目配線が形成されている。
第１の上部電極用配線４０ａは、強誘電体キャパシタＱ上の第１のビア３８と第６の導電性プラグ３７を電気的に接続する。第２のキャパシタ用配線４０ｂは、他の強誘電体キャパシタＱ上の他の第１のビア３８と第４の導電性プラグ３５を接続する。 On the third interlayer insulating film 33, first-layer wirings such as first and second upper electrode wirings 40a and 40b, a plate wiring 40c, and a conductive pad 40d are formed.
The first upper electrode wiring 40 a electrically connects the first via 38 on the ferroelectric capacitor Q and the sixth conductive plug 37. The second capacitor wiring 40 b connects the other first via 38 on the other ferroelectric capacitor Q to the fourth conductive plug 35.

プレート用配線４０ｃは、第２のビア３９を介して下部電極２７のコンタクト領域に接続されて周辺回路（不図示）に接続される。また、導電性パッド４０ｄは、第２、第５導電性プラグ２３、３６を介して第２のソース／ドレイン領域１７に接続される。
第１、第２の上部電極用配線４０ａ、４０ｂ、プレート用配線４０ｃ、導電性パッド４０ｄ等は、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、ＴｉＮ膜を順に積層した積層導電膜をパターニングすることにより形成される。 The plate wiring 40 c is connected to the contact region of the lower electrode 27 through the second via 39 and connected to a peripheral circuit (not shown). The conductive pad 40d is connected to the second source / drain region 17 via the second and fifth conductive plugs 23 and 36.
The first and second upper electrode wirings 40a and 40b, the plate wiring 40c, the conductive pad 40d, and the like are formed by patterning a laminated conductive film in which a Ti film, a TiN film, an AlCu alloy film, and a TiN film are sequentially laminated. It is formed.

第１、第２の上部電極用配線４０ａ、４０ｂ、プレート用配線４０ｃ、導電性パッド４０ｄ、第３層間絶縁膜３３の上には、第４層間絶縁膜４２としてＣＶＤ法によりＮＳＧ膜が形成されている。第４層間絶縁膜４２の上面はＣＭＰ法により平坦化されている。
第４層間絶縁膜４２のうち導電性パッド４０ｄの上には、第３ホール４２ａが形成され、その中には第３のビア４３となるＴｉＮ膜、Ｗ膜の積層導電膜が順に充填されている。 On the first and second upper electrode wirings 40a and 40b, the plate wiring 40c, the conductive pad 40d, and the third interlayer insulating film 33, an NSG film is formed as a fourth interlayer insulating film 42 by the CVD method. ing. The upper surface of the fourth interlayer insulating film 42 is planarized by the CMP method.
A third hole 42a is formed on the conductive pad 40d in the fourth interlayer insulating film 42, and a TiN film serving as the third via 43 and a laminated conductive film of W film are sequentially filled therein. Yes.

さらに、第４層間絶縁膜４２の上には、第３のビア４３に接続するビット線４４が形成され、導電性パッド４０ｃ及び第２、第４の導電性プラグ２３、３６を介して第２のソース／ドレイン領域１７に接続されている。ビット線４４は例えばワード線と直交する方向に延在する形状を有している。また、ビット線４４は、ＴｉＮ膜、ＡｌＣｕ合金膜、ＴｉＮ膜の積層構造を有している。なお、ビット線４４は二層目配線の一部となる。 Further, a bit line 44 connected to the third via 43 is formed on the fourth interlayer insulating film 42, and the second bit line 44 is connected via the conductive pad 40 c and the second and fourth conductive plugs 23 and 36. Are connected to the source / drain region 17. For example, the bit line 44 has a shape extending in a direction orthogonal to the word line. The bit line 44 has a laminated structure of a TiN film, an AlCu alloy film, and a TiN film. The bit line 44 becomes part of the second layer wiring.

ビット線４４、第４層間絶縁膜４２の上には、第５層間絶縁膜４５としてＣＶＤ法によりＮＧＳ膜が形成されている。さらに、第５層間絶縁膜４５の上面はＣＭＰ法により平坦化され、その上には三層目配線４６が形成されている。 On the bit line 44 and the fourth interlayer insulating film 42, an NGS film is formed as a fifth interlayer insulating film 45 by the CVD method. Further, the upper surface of the fifth interlayer insulating film 45 is planarized by the CMP method, and a third-layer wiring 46 is formed thereon.

第５層間絶縁膜４５と三層目配線４６の上には第６層間絶縁膜４７が形成され、その上面はＣＭＰ法により平坦化されている。さらに、三層目配線４６上の所定位置にはホールが形成され、その中にはビア４８ａ〜４８ｄが埋め込まれている。第６層間絶縁膜４７の上には四層目配線４９が形成されている。 A sixth interlayer insulating film 47 is formed on the fifth interlayer insulating film 45 and the third layer wiring 46, and the upper surface thereof is flattened by the CMP method. Further, a hole is formed at a predetermined position on the third-layer wiring 46, and vias 48a to 48d are embedded therein. A fourth-layer wiring 49 is formed on the sixth interlayer insulating film 47.

第６層間絶縁膜４７と四層目配線４９の上には第７層間絶縁膜５０が形成され、その上面はＣＭＰ法により平坦化されている。さらに、第７層間絶縁膜５０のうち四層目配線４９上の所定位置にはホールが形成され、その中にはビア５１ａ、５１ｂが埋め込まれている。 A seventh interlayer insulating film 50 is formed on the sixth interlayer insulating film 47 and the fourth layer wiring 49, and the upper surface thereof is flattened by the CMP method. Further, a hole is formed at a predetermined position on the fourth-layer wiring 49 in the seventh interlayer insulating film 50, and vias 51a and 51b are buried therein.

第７層間絶縁膜５０、ビア５１ａ、５１ｂの上には、特に図示しないが配線、ビア、層間絶縁膜が繰り返して順に形成されている。そして、ｎ層目の層間絶縁膜５２内には、ｍ層目の配線（不図示）に接続されるｍ層目のビア５３ａ〜５３ｄが形成される。ここで、ｎ、ｍはそれぞれ自然数である。なお、ｎ層目の層間絶縁膜５２の上面はＣＭＰ法により平坦化されている。
上記の一層目の配線４０ａ〜４０ｄからｎ層目の層間絶縁膜５２及びｍ層目のビア５３ａ〜５３ｄまでの各層により、図１Ａに示す配線領域層４が形成される。 On the seventh interlayer insulating film 50 and the vias 51a and 51b, although not particularly shown, a wiring, a via, and an interlayer insulating film are repeatedly formed in order. In the n-th interlayer insulating film 52, m-th layer vias 53a to 53d connected to an m-th layer wiring (not shown) are formed. Here, n and m are natural numbers. Note that the upper surface of the n-th interlayer insulating film 52 is planarized by a CMP method.
A wiring region layer 4 shown in FIG. 1A is formed by the layers from the first-layer wirings 40a to 40d to the n-th interlayer insulating film 52 and the m-th layer vias 53a to 53d.

次に、第ｎ層目の層間絶縁膜５２上にＴｉＮ膜、ＡｌＣｕ合金膜、ＴｉＮ膜の積層金属膜を形成した後に、積層金属膜をフォトリソグラフィ法によりパターニングすることにより、図１Ｂ、図２Ｂに示す（ｍ＋１）層目の配線５４を形成する。
（ｍ＋１）層目の配線５４の幅は、後述する外部接続用パッド６２に比べて極めて細く、例えば２０μｍ以下である。 Next, after forming a laminated metal film of a TiN film, an AlCu alloy film, and a TiN film on the n-th interlayer insulating film 52, the laminated metal film is patterned by a photolithographic method, whereby FIG. 1B and FIG. The (m + 1) th layer wiring 54 shown in FIG.
The width of the (m + 1) -th layer wiring 54 is extremely narrow compared to an external connection pad 62 described later, for example, 20 μm or less.

（ｍ＋１）層目の配線５４は、図３に示したｍ層目のビア５３ａ〜５３ｄに接続される。そして、（ｍ＋１）層目の配線５４の一部である引出配線５４ａは、半導体チップ領域、即ち半導体装置の外周部の配線周辺領域層５にはみ出して形成される。 The (m + 1) th layer wiring 54 is connected to the mth layer vias 53a to 53d shown in FIG. The lead wiring 54a, which is a part of the (m + 1) th layer wiring 54, is formed so as to protrude from the semiconductor chip region, that is, the wiring peripheral region layer 5 in the outer peripheral portion of the semiconductor device.

これにより、強誘電体キャパシタＱ等の受動素子、ＭＯＳトランジスタＴ１、Ｔ２を含む半導体回路は、ｍ層目のビア５３ａ〜５３ｄと（ｍ＋１）層目の配線５４の引出配線５４ａにより、配線周辺領域層５に電気的に引き出される。
なお、（ｍ＋１）層目の配線５４は、上から数えて２番目の配線である。 As a result, the semiconductor circuit including the passive element such as the ferroelectric capacitor Q and the MOS transistors T1 and T2 has a wiring peripheral region by the vias 53a to 53d in the mth layer and the lead-out wiring 54a of the wiring 54 in the (m + 1) th layer. Electrically drawn to layer 5.
Note that the (m + 1) -th layer wiring 54 is the second wiring counted from the top.

次に、図１Ｃ、図２Ｃに示す構造を形成するまでの工程を説明する。
まず、（ｍ＋１）層目の配線５４及びｎ層目の層間絶縁膜５２の上に、（ｎ＋１）層目の層間絶縁膜５５としてＣＶＤ法によりシリコン酸化膜を形成する。
その後、（ｎ＋１）層目の層間絶縁膜５５の上に、金属膜、例えばＴｉ、ＴｉＮ、ＴｉＡｌＮ、或いは、Ｐｔ、Ｐｄ、Ｉｒ等の貴金属の膜を形成する。続いて、金属膜をフォトリソグラフィ法によりパターニングし、これにより配線領域層４の上に応力緩和プレート５６を形成する。 Next, steps required until a structure shown in FIGS. 1C and 2C is formed will be described.
First, a silicon oxide film is formed on the (m + 1) -th layer wiring 54 and the n-th layer insulating film 52 by the CVD method as the (n + 1) -th layer insulating film 55.
Thereafter, a metal film, for example, a film of a noble metal such as Ti, TiN, TiAlN, or Pt, Pd, or Ir is formed on the (n + 1) -th interlayer insulating film 55. Subsequently, the metal film is patterned by a photolithography method, thereby forming the stress relaxation plate 56 on the wiring region layer 4.

応力緩和プレート５６は、後述する外部接続パッド６２に試験用プローブ針が当たった状態で、プローブ針からの応力が下方に伝達することを阻止するために形成される。従って、応力緩和プレート５６を構成する金属膜は、その衝撃及び応力が下方に伝達することを抑制する材料、厚さに形成される。例えば金属膜としてＴｉＮ膜を選択する場合には、その厚さを２００μｍ〜１０００μｍ程度にする。
なお、本実施形態では、応力緩和プレート５６が電気的に他の導電パターンに接続されずに孤立した状態になっている。 The stress relaxation plate 56 is formed in order to prevent the stress from the probe needle from being transmitted downward when the test probe needle hits an external connection pad 62 described later. Accordingly, the metal film constituting the stress relaxation plate 56 is formed with a material and thickness that suppresses the shock and stress from being transmitted downward. For example, when a TiN film is selected as the metal film, the thickness is set to about 200 μm to 1000 μm.
In this embodiment, the stress relaxation plate 56 is in an isolated state without being electrically connected to another conductive pattern.

次に、図１Ｄ、図２Ｄに示す構造を形成するまでの工程を説明する。
まず、応力緩和プレート５６と（ｎ＋１）層目の層間絶縁膜５５の上に、（ｎ＋２）層目の層間絶縁膜５７として例えばＣＶＤ法によりシリコン酸化膜を形成する。続いて、フォトリソグラフィ法により（ｎ＋１）層目と（ｎ＋２）層目の層間絶縁膜５５、５７を部分的にエッチングすることにより、（ｍ＋１）層目の配線５４のうち配線周辺領域層５上にはみ出した引出配線５４ａの上にホール５７ａを形成する。 Next, steps required until a structure shown in FIGS. 1D and 2D is formed will be described.
First, a silicon oxide film is formed on the stress relaxation plate 56 and the (n + 1) -th interlayer insulating film 55 as the (n + 2) -th interlayer insulating film 57 by, eg, CVD. Subsequently, the (n + 1) -th and (n + 2) -th interlayer insulating films 55 and 57 are partially etched by photolithography to thereby form the (m + 1) -th layer wiring 54 on the wiring peripheral region layer 5. A hole 57a is formed on the protruding lead wire 54a.

さらに、ホール５７ａの中にＴｉＮ膜をスパッタにより形成した後に、ＴｉＮ膜上にＷ膜をＣＶＤ法により形成する。その後に、ＣＭＰ法によりＴｉＮ膜、Ｗ膜を（ｎ＋２）層目の層間絶縁膜５７の上面上から除去し、これによりホール５７ａ内に残されたＴｉＮ膜とＷ膜を（ｍ＋１）層目のビア（導電性プラグ）５８として使用する。
（ｍ＋１）層目のビア５８は、上から数えて２番目のビアとなる。 Further, after a TiN film is formed in the hole 57a by sputtering, a W film is formed on the TiN film by a CVD method. Thereafter, the TiN film and the W film are removed from the upper surface of the (n + 2) -th interlayer insulating film 57 by the CMP method, whereby the TiN film and the W film remaining in the hole 57a are removed from the (m + 1) -th layer. Used as a via (conductive plug) 58.
The via 58 in the (m + 1) th layer is the second via counted from the top.

次に、（ｎ＋２）層目の層間絶縁膜５７上に、ＴｉＮ膜、ＡｌＣｕ合金膜及びＴｉＮ膜を順に形成した後に、これらの積層導電膜をフォトリソグラフィ法によりパターニングする。
これにより、図１Ｅに示すように、応力緩和プレート５６の上方とその周辺の領域でパターニングされた積層導電膜をパッド接続用配線５９として使用する。パッド接続用配線５９は、例えば２０μｍ以下の幅に形成され、図２Ｅに示すように、（ｍ＋１）層目のビア５８と接続する引出配線５９ａを有している。 Next, a TiN film, an AlCu alloy film, and a TiN film are sequentially formed on the (n + 2) -layer interlayer insulating film 57, and then these laminated conductive films are patterned by photolithography.
As a result, as shown in FIG. 1E, the laminated conductive film patterned in the region above and around the stress relaxation plate 56 is used as the pad connection wiring 59. The pad connection wiring 59 is formed to have a width of 20 μm or less, for example, and has a lead wiring 59a connected to the (m + 1) th layer via 58 as shown in FIG. 2E.

パッド接続用配線５９は、最上の配線であり、（ｍ＋１）層目のビア５８を応力緩和プレート５６の真上のパッド配置部のパッド形成位置に電気的に引き出す形状を有している。なお、パッド形成位置は、試験装置のプローブ針を当てる位置である。 The pad connection wiring 59 is the uppermost wiring, and has a shape in which the via 58 in the (m + 1) th layer is electrically drawn out to the pad formation position of the pad placement portion directly above the stress relaxation plate 56. The pad formation position is a position where the probe needle of the test apparatus is applied.

次に、図１Ｆ、図２Ｆに示す構造を形成するまでの工程を説明する。
まず、（ｎ＋２）層目の層間絶縁膜５７とパッド接続用配線５９の上に、（ｎ＋３）層目の層間絶縁膜６０としてシリコン酸化膜をＣＶＤ法により形成する。その後に、フォトリソグラフィ法を用いて（ｎ＋３）層目の層間絶縁膜６０にホールを形成する。ホールは、パッド接続用配線５９の上であり且つパッド形成位置に形成される。 Next, steps required until a structure shown in FIGS. 1F and 2F is formed will be described.
First, a silicon oxide film is formed as a (n + 3) layer interlayer insulating film 60 on the (n + 2) layer interlayer insulating film 57 and the pad connection wiring 59 by a CVD method. Thereafter, holes are formed in the (n + 3) -th interlayer insulating film 60 by using a photolithography method. The hole is formed on the pad connection wiring 59 and at the pad formation position.

続いて、ホール内にＴｉＮ膜、Ｗ膜を順に充填することにより最上の導電性プラグであるビア６１を形成する。最上のビア６１は、（ｍ＋１）層目のビア５８と同じ方法により形成される。 Subsequently, a via 61 which is the uppermost conductive plug is formed by sequentially filling the hole with a TiN film and a W film. The uppermost via 61 is formed by the same method as the via 58 in the (m + 1) th layer.

次に、最上のビア５８と（ｎ＋３）層目の層間絶縁膜６０上に導電膜として、ＴｉＮ膜、ＡｌＣｕ合金膜及びＴｉＮ膜の積層膜、或いはアルミニウム膜、アルミニウム合金膜等を形成する。続いて、その導電膜をフォトリソグラフィ法によりパターニングすることにより、図１Ｇ、図２Ｇに示すように、パッド形成位置に外部接続パッド６２を形成する。外部接続パッド６２は応力緩和プレート５６の真上であって複数のパッド形成位置に形成され、それらのうち少なくとも一部は最上層のビア６１に接続される。
応力緩和プレート５６の面積は、複数の外部接続パッド６２を形成するパッド配置部の面積と同じかそれよりも大きいことが好ましい。 Next, a TiN film, a laminated film of an AlCu alloy film and a TiN film, an aluminum film, an aluminum alloy film, or the like is formed as a conductive film on the uppermost via 58 and the (n + 3) -th interlayer insulating film 60. Subsequently, the conductive film is patterned by a photolithography method to form external connection pads 62 at the pad formation positions as shown in FIGS. 1G and 2G. The external connection pads 62 are formed directly above the stress relaxation plate 56 and at a plurality of pad forming positions, and at least some of them are connected to the uppermost via 61.
The area of the stress relaxation plate 56 is preferably the same as or larger than the area of the pad arrangement portion that forms the plurality of external connection pads 62.

次に、図１Ｈ、図２Ｈに示す構造を形成する工程を説明する。
まず、（ｎ＋３）層目の層間絶縁膜６０と外部接続パッド６２の上にシリコン酸化膜６３とシリコン窒化膜６４を順に形成した後に、それらの膜６３、６４をフォトリソグラフィ法によりパターニングすることにより外部接続パッド６０のそれぞれの上に開口６４ａを形成する。 Next, a process of forming the structure shown in FIGS. 1H and 2H will be described.
First, after sequentially forming a silicon oxide film 63 and a silicon nitride film 64 on the (n + 3) -th interlayer insulating film 60 and the external connection pad 62, the films 63 and 64 are patterned by photolithography. An opening 64 a is formed on each of the external connection pads 60.

さらに、シリコン窒化膜６４と外部接続パッド６２の上に保護膜６５として、例えば感光性のポリイミド膜を形成する。そして、ポリイミド膜を露光、現像、熱硬化することにより、外部接続パッド６２の上に開口部６５ａを形成する。これにより、外部接続用パッド６２の上面が露出する。
以上により、半導体基板１に半導体装置が形成される。半導体装置は、シリコン基板１であるシリコンウエーハにダイシング領域を挟んで縦横に複数形成される。 Further, for example, a photosensitive polyimide film is formed as the protective film 65 on the silicon nitride film 64 and the external connection pad 62. Then, an opening 65a is formed on the external connection pad 62 by exposing, developing, and thermosetting the polyimide film. As a result, the upper surface of the external connection pad 62 is exposed.
Thus, a semiconductor device is formed on the semiconductor substrate 1. A plurality of semiconductor devices are formed vertically and horizontally on a silicon wafer as a silicon substrate 1 with a dicing region interposed therebetween.

その後に、シリコンウエーハ１をダイシング領域に沿って分割するが、その分割の前に、試験装置を用いて半導体装置のコンタクト試験、特性試験等を行う。試験の際には、半導体装置の外部接続パッド６２には、試験装置のプローブ針が接続される。 Thereafter, the silicon wafer 1 is divided along the dicing region. Before the division, a contact test, a characteristic test, and the like of the semiconductor device are performed using a test apparatus. During the test, the probe needle of the test apparatus is connected to the external connection pad 62 of the semiconductor device.

プローブ針は圧力を掛けながら外部接続用パッド６２に当てるので、外部接続パッド６２には外部から力が加わることになる。その力は配線領域層４、キャパシタ領域層３、トランジスタ領域層２に向くことになる。
しかし、プローブ針による押圧力は、外部接続用パッド６２の下方に形成した応力緩和プレート５６により遮られるので、その下の配線領域層４、キャパシタ領域層３、トランジスタ領域層２に加わる応力は極めて小さくなる。 Since the probe needle is applied to the external connection pad 62 while applying pressure, a force is applied to the external connection pad 62 from the outside. The force is directed to the wiring region layer 4, the capacitor region layer 3, and the transistor region layer 2.
However, since the pressing force by the probe needle is blocked by the stress relaxation plate 56 formed below the external connection pad 62, the stress applied to the wiring region layer 4, the capacitor region layer 3 and the transistor region layer 2 thereunder is extremely high. Get smaller.

これにより、強誘電体キャパシタＱ、ＭＯＳトランジスタＴ１、Ｔ２の応力による特性変化、特性劣化及び損傷が防止される。また、外部接続用パッド６２に加わる力は、応力緩和プレート５６からの反作用によりその上の外部接続用パッド６２の押さえがきくため、プローブ針と外部接続用パッド６２の接続が良好になる。 Thereby, characteristic changes, characteristic deterioration and damage due to stress of the ferroelectric capacitor Q and the MOS transistors T1 and T2 are prevented. Further, since the force applied to the external connection pad 62 is pressed by the external connection pad 62 due to the reaction from the stress relaxation plate 56, the connection between the probe needle and the external connection pad 62 is improved.

さらに、キャパシタ領域層３、トランジスタ領域層２に対して外部接続用パッド６２が上下に離れて重なる構造となっているので、外部接続用パッド６２が半導体装置の大きさを決める要素が極めて少なくなり、半導体装置の小型化が可能になる。 Further, since the external connection pads 62 overlap with the capacitor region layer 3 and the transistor region layer 2 so as to be separated from each other, the external connection pads 62 have very few factors that determine the size of the semiconductor device. The semiconductor device can be downsized.

なお、パッド接続配線５９と（ｍ＋１）層目の配線５４のそれぞれの引出配線５４ａ、５９ａはキャパシタ領域層３、トランジスタ領域層２の外周に位置することになるが、それらの引出配線５４ａ、５９ａは（ｎ＋１）層目のビア５８を接続する大きさを有すればよく、半導体装置の小型化に支障をきたすことはない。 Note that the lead wires 54a and 59a of the pad connection wire 59 and the (m + 1) th layer wire 54 are positioned on the outer periphery of the capacitor region layer 3 and the transistor region layer 2, but these lead wires 54a and 59a. Need only have a size for connecting the via 58 of the (n + 1) layer, and does not hinder downsizing of the semiconductor device.

次に、従来技術と本実施形態のそれぞれの半導体装置の不良発生を比較して説明する。
本実施形態に係る半導体装置として、図４Ａ、図４Ｂに示す概要平面図のように、外部接続用パッド６２の配置と全体の大きさがそれぞれ異なる第１品種、第２品種の半導体装置６７、６８を用意した。
一方、図５Ａ、図５Ｂの概要平面図に示すように、従来技術に係る半導体装置として、トランジスタ領域層の外周に外部接続用パッド１０２を配置した第１品種、第２品種を用意した。 Next, the occurrence of defects in the respective semiconductor devices of the prior art and this embodiment will be compared and described.
As the semiconductor device according to the present embodiment, as shown in the schematic plan views of FIGS. 4A and 4B, the first type and second type semiconductor devices 67, which are different in arrangement and overall size of the external connection pads 62, 68 was prepared.
On the other hand, as shown in the schematic plan views of FIGS. 5A and 5B, first and second varieties having external connection pads 102 arranged on the outer periphery of the transistor region layer were prepared as semiconductor devices according to the prior art.

本実施形態の第１品種、第２品種は、表１に示す大きさであり、また、従来技術の第１品種、第２品種は、表２に示す大きさである。それらを比較すると、本実施形態の第１品種は従来技術の第１品種に比べて上面の面積が８１．５％となり、また、本実施形態の第２品種は従来技術の第２品種に比べて上面の面積が６８．４％となって、いずれも本実施形態の方が小さくなっている。

The first and second varieties of this embodiment have the sizes shown in Table 1, and the first and second varieties of the prior art have the sizes shown in Table 2. Comparing them, the first type of the present embodiment has an upper surface area of 81.5% compared to the first type of the prior art, and the second type of the present embodiment is compared with the second type of the prior art. Thus, the area of the upper surface is 68.4%, both of which are smaller in this embodiment.

さらに、図示しないが、応力緩和プレートの無い半導体装置のトランジスタ領域層の真上に外部接続用パッドを形成した第１品種、第２品種の比較例を用意した。その大きさは、表１とほぼ同じである。
そして、本実施形態と従来例と比較例のそれぞれの第１品種、第２品週の半導体装置について高度加速ストレス試験（ＵＨＡＳＴ）を行ったところ表３に示す結果が得られた。ＵＨＡＳＴでは、試験槽内において極端な温度や湿度の下で試験時間を変えながらデバイスに負荷を加えた後に、デバイスの動作確認を行い、デバイスに電気的な障害が無いかどうか試験される。

Further, although not shown, a comparative example of a first type and a second type in which an external connection pad is formed immediately above a transistor region layer of a semiconductor device without a stress relaxation plate was prepared. Its size is almost the same as in Table 1.
Then, when a highly accelerated stress test (UHAST) was performed on the semiconductor devices of the first product type and the second product week of this embodiment, the conventional example, and the comparative example, the results shown in Table 3 were obtained. In UHAST, a load is applied to the device while changing the test time under extreme temperature and humidity in a test tank, and then the operation of the device is checked to test whether the device has an electrical failure.

表３において、従来技術によれば、第１、第２品種の半導体装置１０１，１０３の外部接続用パッド１０２はトランジスタ領域層の周辺に配置したものであり、以前に当てられたプローブ針による影響はなく、試験時間に係わらず不良率はゼロであった。
しかし、外部接続用パッドをトランジスタ領域層の真上に配置した比較例の第１、第２品種の半導体装置によれば、試験時間が増加するにつれて不良率が高くなった。これにより、トランジスタ領域層の真上に外部接続用パッドを形成することは好ましくないと推測される。 In Table 3, according to the prior art, the external connection pads 102 of the first and second types of semiconductor devices 101 and 103 are arranged around the transistor region layer, and are affected by the probe needle applied previously. There was no defect rate regardless of the test time.
However, according to the first and second types of semiconductor devices of the comparative examples in which the external connection pads are arranged right above the transistor region layer, the defect rate increased as the test time increased. Thus, it is presumed that it is not preferable to form an external connection pad immediately above the transistor region layer.

一方、本実施形態の第１、第２品種の半導体装置６７，６８では、トランジスタ領域層２の真上に外部接続用パッド６２を形成しているにもかかわらず、不良率はゼロであった。従って、応力緩和プレート５６による効果が現れていることがわかる。
以上のことから、本実施形態によればトランジスタ領域層２、キャパシタ領域層３の真上に外部接続用パッド６２を形成しても、トランジスタ領域層２、キャパシタ領域層３内の能動素子、受動素子の特性に実質的に影響を与えることはなかった。 On the other hand, in the first and second types of semiconductor devices 67 and 68 of this embodiment, the defect rate was zero even though the external connection pad 62 was formed right above the transistor region layer 2. . Therefore, it can be seen that the effect of the stress relaxation plate 56 appears.
From the above, according to the present embodiment, even if the external connection pad 62 is formed immediately above the transistor region layer 2 and the capacitor region layer 3, the active elements and passive elements in the transistor region layer 2 and the capacitor region layer 3 are passively connected. The device characteristics were not substantially affected.

ところで、図６に示すように、図４Ａのパッド配置部の外部接続用パッド６２にダミーパッド６２ａを加えることにより、それらのパッド配置を図４Ｂのパッド配置部と同じにすることができる。 Incidentally, as shown in FIG. 6, by adding a dummy pad 62a to the external connection pad 62 of the pad placement portion of FIG. 4A, the pad placement can be made the same as the pad placement portion of FIG. 4B.

これにより、第１品種の半導体装置６７と第２品種の半導体装置６８のそれぞれの試験の際にプローブ針を当てる位置が同じになるので、同じプローブ針を双方に使用することができる。また、異なる品種の半導体装置の試験の際に同じプローブカードを使用できることになり、試験の準備作業が軽減され、しかも、試験用部品の管理が容易になる。 As a result, the positions of contact of the probe needles in the respective tests of the first type semiconductor device 67 and the second type semiconductor device 68 are the same, so the same probe needle can be used for both. Further, the same probe card can be used when testing different types of semiconductor devices, test preparation work is reduced, and management of test parts is facilitated.

図４Ａ、図４Ｂ、図６に示した半導体装置の最上面に現れる外部接続用パッド及びダミーパッドの形状は四角に限られるものではない。例えば図７に示すように、外部接続用パッド６２ｂ、ダミーパッド６２ｃの平面形状を正六角形にしてもよい。 The shapes of the external connection pads and the dummy pads that appear on the uppermost surface of the semiconductor device shown in FIGS. 4A, 4B, and 6 are not limited to squares. For example, as shown in FIG. 7, the planar shapes of the external connection pads 62b and the dummy pads 62c may be regular hexagons.

これにより、正六角形の一辺を互いに平行にして外部接続用パッド６２ｂやダミーパッド６２ｃを互いに隣接して配置すると、少ない面積でより多くの外部接続用パッド６２ｂやダミーパッド６２ｃを配置することが可能になる。これにより、同じプローブカードが使用できる半導体装置の品種を増やすことが可能になる。そのような外部接続用パッド６２ｂの形状については、次の第２の実施の形態について適用してもよい。 Accordingly, when the external connection pads 62b and the dummy pads 62c are arranged adjacent to each other with one side of the regular hexagon parallel to each other, it is possible to arrange more external connection pads 62b and dummy pads 62c with a small area. become. Thereby, it is possible to increase the types of semiconductor devices that can use the same probe card. The shape of the external connection pad 62b may be applied to the following second embodiment.

（第２の実施の形態）
図８Ａ〜図８Ｈ、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図、図９Ａ〜図９Ｈは、本発明の第２実施形態に係る半導体装置の製造工程を示す平面図である。なお、図８Ａ〜図８Ｈ、図９Ａ〜図９Ｈにおいて、図１Ａ〜図１Ｌ、図２Ａ〜図２Ｌと同じ符号は同じ要素を示している。 (Second Embodiment)
8A to 8H are cross-sectional views illustrating the manufacturing process of the semiconductor device according to the second embodiment of the present invention, and FIGS. 9A to 9H are plan views illustrating the manufacturing process of the semiconductor device according to the second embodiment of the present invention. It is. 8A to 8H and FIGS. 9A to 9H, the same reference numerals as those in FIGS. 1A to 1L and 2A to 2L denote the same elements.

まず、図８Ａ、図９Ａに示すように、シリコン基板１の上に、図３に示したトランジスタ領域層２の導電性プラグ２２〜２４の形成と同じ工程で、一層目の支柱プラグ７１を形成する。その後に、図３に示したキャパシタ領域層３の導電性プラグ３５〜３７の形成と同じ工程で、一層目の支柱プラグ７１上に二層目の支柱プラグ７２を形成し、接続する。 First, as shown in FIGS. 8A and 9A, the first pillar plug 71 is formed on the silicon substrate 1 in the same process as the formation of the conductive plugs 22 to 24 of the transistor region layer 2 shown in FIG. To do. Thereafter, in the same process as the formation of the conductive plugs 35 to 37 of the capacitor region layer 3 shown in FIG. 3, the second-layer column plug 72 is formed on the first-layer column plug 71 and connected.

一層目及び二層目の導電性プラグ７１、７２は、それぞれ一層目、二層目の導電性プラグ２２〜２４、３５〜３７と同じ材料から形成され、トランジスタ領域層２、キャパシタ領域層３の周囲に形成される。 The first and second conductive plugs 71 and 72 are made of the same material as the first and second conductive plugs 22 to 24 and 35 to 37, respectively. Formed around.

続いて、図８Ｂに示すように、二層目の支柱プラグ７２の上に三層目の支柱プラグ７３を形成する。三層目の支柱プラグ７３は、図３に示すビット線４４、配線４６、４９、ビア４２ａ、４８ａ〜４８ｄ、５１ａ、５１ｂ、５３ａ〜５３ｄ等と同時に形成される。即ち、三層目の支柱プラグ７３は、ビット線４４、配線４６、４９、ビア４２ａ、４８ａ〜４８ｄ、５１ａ、５１ｂ、５３ａ〜５３ｄ等と同じ導電膜の積層構造により構成される。 Subsequently, as shown in FIG. 8B, a third-layer support plug 73 is formed on the second-layer support plug 72. The third-layer support plug 73 is formed simultaneously with the bit line 44, the wirings 46 and 49, the vias 42a, 48a to 48d, 51a, 51b, 53a to 53d, and the like shown in FIG. That is, the third-layer support plug 73 is formed of the same conductive film laminated structure as the bit line 44, the wirings 46 and 49, the vias 42a, 48a to 48d, 51a, 51b, and 53a to 53d.

次に、図８Ｃ、図９Ｂに示すように、上から数えて２番目の配線である（ｍ＋１）層目の配線５４を配線領域層４上に形成する。
（ｍ＋１）層目の配線５４は、図３に示したｎ層目の層間絶縁膜５２上に形成され、トランジスタ領域層３、キャパシタ領域層４の上方でビア５３ａ〜５３ｄに接続され、さらに配線周辺領域層５上に延在する引出配線５４ａを有している。 Next, as shown in FIG. 8C and FIG. 9B, the (m + 1) -th layer wiring 54 that is the second wiring counted from the top is formed on the wiring region layer 4.
The (m + 1) -th layer wiring 54 is formed on the n-th layer interlayer insulating film 52 shown in FIG. 3 and connected to the vias 53a to 53d above the transistor region layer 3 and the capacitor region layer 4. An extraction wiring 54 a extending on the peripheral region layer 5 is provided.

これにより、（ｍ＋１）層目の配線５４は、配線領域層４内の配線４６、４９、ビア４２ａ、４８ａ〜４８ｄ、５１ａ、５１ｂ、５３ａ〜５３ｄ、導電性プラグ２２〜２４、３５〜３７等を介して強誘電体キャパシタＱ、ＭＯＳトランジスタＴ１、Ｔ２等を含む半導体回路に電気的に接続される。 As a result, the (m + 1) -th layer wiring 54 includes wirings 46 and 49 in the wiring region layer 4, vias 42a, 48a to 48d, 51a, 51b, 53a to 53d, conductive plugs 22 to 24, 35 to 37, and the like. Are electrically connected to a semiconductor circuit including a ferroelectric capacitor Q, MOS transistors T1, T2, and the like.

（ｍ＋１）層目の配線５４は、ｎ層目の層間絶縁膜５２上にＴｉＮ膜、ＡｌＣｕ合金膜、ＴｉＮ膜等の積層金属膜を形成した後に、積層金属膜をフォトリソグラフィ法によりパターニングすることにより形成される。
次に、図８Ｄ、図９Ｃに示すように、（ｍ＋１）層目の配線５４及びｎ層目の層間絶縁膜５２の上に、（ｎ＋１）層目の層間絶縁膜５５としてＣＶＤ法によりシリコン酸化膜を形成する。 The (m + 1) -th layer wiring 54 is formed by forming a laminated metal film such as a TiN film, an AlCu alloy film, or a TiN film on the n-th interlayer insulating film 52 and then patterning the laminated metal film by a photolithography method. It is formed by.
Next, as shown in FIG. 8D and FIG. 9C, silicon oxide is formed on the (m + 1) -th layer wiring 54 and the n-th layer insulating film 52 as a (n + 1) -th layer insulating film 55 by CVD. A film is formed.

さらに、（ｎ＋１）層目の層間絶縁膜５５上に水素、水の移動を阻止するバリア膜７４として例えば酸化アルミニウム膜、酸化チタン膜、窒化シリコン膜、酸化窒化シリコン膜のいずれかをスパッタ法により形成する。続いて、バリア膜７４の上に（ｎ＋２）層目の層間絶縁膜７５としてＣＶＤ法によりシリコン酸化膜を形成する。
なお、バリア膜７４と（ｎ＋２）層目の層間絶縁膜７５の形成を省略してもよい。 Further, for example, any one of an aluminum oxide film, a titanium oxide film, a silicon nitride film, and a silicon oxynitride film is formed on the (n + 1) -th interlayer insulating film 55 as a barrier film 74 that prevents the movement of hydrogen and water by sputtering. Form. Subsequently, a silicon oxide film is formed on the barrier film 74 as the (n + 2) -th interlayer insulating film 75 by a CVD method.
The formation of the barrier film 74 and the (n + 2) -th interlayer insulating film 75 may be omitted.

その後に、（ｎ＋１）層目と（ｎ＋２）層目の層間絶縁膜５５、７５及びバリア膜７４をフォトリソグラフィ法によりパターニングして三層目の支柱プラグ７３の上にホールを形成した後に、ホール内にＴｉＮ膜、Ｗ膜を充填することにより、ホール内に四層目の支柱プラグ７６を形成する。 After that, the (n + 1) -th and (n + 2) -th layer interlayer insulating films 55 and 75 and the barrier film 74 are patterned by photolithography to form holes on the third-layer support plug 73, and then the holes By filling the inside with a TiN film and a W film, a fourth-layer support plug 76 is formed in the hole.

次に、図８Ｅ、図９Ｄに示すように、（ｎ＋２）層目の層間絶縁膜７５の上であってトランジスタ領域層２、キャパシタ領域層３等の真上に応力緩和プレート５６を形成する。応力緩和プレート５６は、四層目の支柱プラグ７６に接続する大きさを有している。 Next, as shown in FIGS. 8E and 9D, a stress relaxation plate 56 is formed on the (n + 2) -th interlayer insulating film 75 and directly above the transistor region layer 2, the capacitor region layer 3, and the like. The stress relaxation plate 56 has a size to be connected to the fourth-layer support plug 76.

応力緩和プレート５６は、（ｎ＋２）層目の層間絶縁膜７５と四層目の支柱プラグ７６の上に金属膜を形成した後に、フォトリソグラフィ法により金属膜をパターニングすることにより形成される。その金属膜として、例えば、Ｔｉ、ＴｉＡｌＮ、或いはＰｔ、Ｉｒ、Ｐｄ等の貴金属が選択される。 The stress relaxation plate 56 is formed by forming a metal film on the (n + 2) -layer interlayer insulating film 75 and the fourth-layer support plug 76 and then patterning the metal film by photolithography. As the metal film, for example, Ti, TiAlN, or a noble metal such as Pt, Ir, or Pd is selected.

応力緩和プレート５６は、後述の外部接続パッド６２に加わる衝撃、応力がキャパシタ領域層３、トランジスタ領域層２等に伝達することを防止するために形成される。従って、応力緩和プレート５６を構成する金属膜は、その衝撃を抑制する材料、厚さを選択して形成される。 The stress relaxation plate 56 is formed to prevent the impact and stress applied to the external connection pads 62 described later from being transmitted to the capacitor region layer 3, the transistor region layer 2, and the like. Therefore, the metal film constituting the stress relaxation plate 56 is formed by selecting the material and thickness for suppressing the impact.

次に、図８Ｆ、図９Ｅに示す構造を形成するまでの工程について説明する。
まず、応力緩和プレート５６と（ｎ＋２）層目の層間絶縁膜７５の上に、（ｎ＋３）層目の層間絶縁膜７８としてシリコン酸化膜をＣＶＤ法により形成する。
続いて、（ｎ＋１）層目、（ｎ＋２）層目及び（ｎ＋３）層目の層間絶縁膜５５、７５、７８とバリア膜７４をフォトリソグラフィ法によりパターニングして複数のホールを形成する。ホールは、半導体装置の外周部、即ち配線周辺領域層５の上に形成される。 Next, steps required until a structure shown in FIGS. 8F and 9E is formed will be described.
First, a silicon oxide film is formed as a (n + 3) -th interlayer insulating film 78 on the stress relaxation plate 56 and the (n + 2) -th interlayer insulating film 75 by a CVD method.
Subsequently, the interlayer insulating films 55, 75, and 78 and the barrier film 74 of the (n + 1) th layer, the (n + 2) th layer, and the (n + 3) th layer and the barrier film 74 are patterned by photolithography to form a plurality of holes. The hole is formed on the outer peripheral portion of the semiconductor device, that is, on the wiring peripheral region layer 5.

さらに、ホールの中にＴｉＮ膜をスパッタにより形成し、さらにＴｉＮ膜上にＷ膜をＣＶＤ法により形成する。その後に、ＴｉＮ膜、Ｗ膜を（ｎ＋３）層目の層間絶縁膜７８の上面上からＣＭＰ法により除去し、これによりホール内に残されたＴｉＮ膜とＷ膜を（ｍ＋１）層目のビア５８として使用する。（ｍ＋１）層目のビア５８は、上から数えて２番目の導電プラグである。 Further, a TiN film is formed in the hole by sputtering, and a W film is formed on the TiN film by a CVD method. Thereafter, the TiN film and the W film are removed from the upper surface of the (n + 3) -th interlayer insulating film 78 by the CMP method, whereby the TiN film and the W film remaining in the holes are removed from the (m + 1) -th layer via. Used as 58. The via 58 in the (m + 1) th layer is the second conductive plug counted from the top.

続いて、（ｎ＋３）層目の層間絶縁膜７８と（ｍ＋１）層目のビア５８の上に、第１実施形態と同様に、ＴｉＮ膜、アルミニウム銅合金膜及びＴｉＮ膜を順に形成した後に、これらの導電膜をリソグラフィ法によりパターニングする。
これにより、図８Ｇ、図９Ｆに示すように、（ｎ＋３）層目の層間絶縁膜７８の上に、最上の配線であるパッド接続用配線５９を形成する。 Subsequently, after the TiN film, the aluminum copper alloy film, and the TiN film are sequentially formed on the (n + 3) -th interlayer insulating film 78 and the (m + 1) -th layer via 58 in the same manner as in the first embodiment, These conductive films are patterned by a lithography method.
As a result, as shown in FIGS. 8G and 9F, the pad connection wiring 59 which is the uppermost wiring is formed on the (n + 3) -th interlayer insulating film 78.

パッド接続用配線５９は、第１実施形態と同様に、キャパシタ領域層３、トランジスタ領域層２等の周囲にある（ｍ＋１）層目のビア５８に接続する引出配線５９ａを有している。パッド接続用配線５９は、（ｍ＋１）番目のビア５８を応力緩和プレート５６の真上のパッド配置部のパッド形成位置に電気的に引き出す形状を有している。 Similarly to the first embodiment, the pad connection wiring 59 has a lead wiring 59a connected to the (m + 1) th layer via 58 around the capacitor region layer 3, the transistor region layer 2, and the like. The pad connection wiring 59 has a shape in which the (m + 1) th via 58 is electrically drawn out to the pad formation position of the pad arrangement portion directly above the stress relaxation plate 56.

次に、図９Ｇに示すように、パッド接続用配線５９と（ｎ＋３）層目の層間絶縁膜７８の上に、（ｎ＋４）層目の層間絶縁膜８０を形成する。その後に、（ｎ＋４）層目の層間絶縁膜８０をフォトリソグラフィ法によりパターニングする。これにより、第１実施形態と同様に、パッド接続用配線５９上のパッド形成位置に最上のビアホールを形成する。
続いて、最上のビアホール内にＴｉＮ膜、Ｗ膜を順に充填することにより最上の導電性プラグであるビア６１を形成する。最上のビア６１は、（ｍ＋１）層目のビア５８と同じ方法により形成され、パッド接続用配線５９に接続される。 Next, as shown in FIG. 9G, an (n + 4) -th interlayer insulating film 80 is formed on the pad connection wiring 59 and the (n + 3) -th interlayer insulating film 78. Thereafter, the (n + 4) -th interlayer insulating film 80 is patterned by photolithography. Thus, as in the first embodiment, the uppermost via hole is formed at the pad formation position on the pad connection wiring 59.
Subsequently, a via 61 which is the uppermost conductive plug is formed by sequentially filling the uppermost via hole with a TiN film and a W film. The uppermost via 61 is formed by the same method as the (m + 1) th layer via 58 and connected to the pad connection wiring 59.

次に、図８Ｈ、図９Ｈに示す構造を形成するまでの工程を説明する。
まず、（ｎ＋４）層目の層間絶縁膜８０上にアルミニウム、アルミニウム合金等の導電膜を形成する。その後に、その導電膜をフォトリソグラフィ法によりパターニングすることにより、複数の外部接続パッド６２を形成する。 Next, steps required until a structure shown in FIGS. 8H and 9H is formed will be described.
First, a conductive film such as aluminum or aluminum alloy is formed on the (n + 4) -th interlayer insulating film 80. Thereafter, the conductive film is patterned by a photolithography method to form a plurality of external connection pads 62.

外部接続パッド６２は、応力緩和プレート５６の上方であって、試験用のプローブ針が当てられるパッド形成位置に形成され、少なくとも一部は最上のビア６１に接続される。
なお、応力緩和プレート５６の面積は、複数の外部接続パッド６２を形成するパッド配置領域の面積と同じかそれよりも大きいことが好ましい。 The external connection pad 62 is formed above the stress relaxation plate 56 at a pad forming position where a probe needle for testing is applied, and at least a part thereof is connected to the uppermost via 61.
The area of the stress relaxation plate 56 is preferably the same as or larger than the area of the pad arrangement region that forms the plurality of external connection pads 62.

さらに、（ｎ＋４）層目の層間絶縁膜８０と外部接続パッド６２の上に、シリコン酸化膜６３とシリコン窒化膜６４を順に形成した後に、それらの膜６３、６４をフォトリソグラフィ法によりパターニングすることにより外部接続パッド６２の上に開口６２ａを形成する。 Further, after sequentially forming a silicon oxide film 63 and a silicon nitride film 64 on the (n + 4) -th interlayer insulating film 80 and the external connection pad 62, the films 63 and 64 are patterned by photolithography. Thus, an opening 62 a is formed on the external connection pad 62.

その後に、シリコン窒化膜６４と外部接続パッド６２の上に保護膜６５として、例えば感光性のポリイミド膜を形成する。そして、ポリイミド膜を露光、現像、熱硬化することにより、外部接続パッド６２の上に開口部６５ａを形成する。これにより、外部接続用パッド６２は露出する。
以上により、半導体基板１に半導体装置が形成される。半導体装置は、同じシリコンウエーハであるシリコン基板１に間隔をおいて複数形成される。 Thereafter, for example, a photosensitive polyimide film is formed as a protective film 65 on the silicon nitride film 64 and the external connection pad 62. Then, an opening 65a is formed on the external connection pad 62 by exposing, developing, and thermosetting the polyimide film. As a result, the external connection pad 62 is exposed.
Thus, a semiconductor device is formed on the semiconductor substrate 1. A plurality of semiconductor devices are formed at intervals on the silicon substrate 1 which is the same silicon wafer.

その後に、シリコンウエーハをダイシングすることにより、半導体基板１をチップ状に分割するが、その前に、試験装置により半導体装置のコンタクト試験、特性試験等が行われる。試験の際には、半導体装置の外部接続パッド６２には試験装置のプローブ針が接続される。
そして、外部接続パッド６２にはプローブ針の押圧力が加わることになるが、その力のうちのシリコン基板１方向への成分の伝達は応力緩和プレート５６により遮られる。 Thereafter, by dicing the silicon wafer, the semiconductor substrate 1 is divided into chips. Before that, a contact test, a characteristic test and the like of the semiconductor device are performed by a test apparatus. During the test, the probe needle of the test apparatus is connected to the external connection pad 62 of the semiconductor device.
Then, a pressing force of the probe needle is applied to the external connection pad 62, but transmission of a component of the force toward the silicon substrate 1 is blocked by the stress relaxation plate 56.

しかも、応力緩和プレート５６は、トランジスタ領域層２、キャパシタ領域層３の周囲で、シリコン基板１から連続して積み重ねられた一層目〜四層目の支柱プラグ７１、７２、７３、７６により支持されているので、配線領域層４、キャパシタ領域層３、トランジスタ領域層２に伝わる応力の一部はその周囲に分散し、第１実施形態に比べてさらに小さくなる。しかも、一層目〜四層目の支柱プラグ７１、７２、７３、７６は、導電膜により構成されているので、外部接続パッド６２とシリコン基板１を同電位にすることができ、電荷の蓄積を防止することができる。 In addition, the stress relaxation plate 56 is supported by the first to fourth layer pillar plugs 71, 72, 73, 76 that are continuously stacked from the silicon substrate 1 around the transistor region layer 2 and the capacitor region layer 3. Therefore, part of the stress transmitted to the wiring region layer 4, the capacitor region layer 3, and the transistor region layer 2 is dispersed around the periphery, and is further reduced as compared with the first embodiment. In addition, since the first to fourth layer support plugs 71, 72, 73, 76 are made of a conductive film, the external connection pad 62 and the silicon substrate 1 can be set to the same potential, and charge accumulation is achieved. Can be prevented.

これにより、強誘電体キャパシタＱ、ＭＯＳトランジスタＴ１、Ｔ２の特性変化、特性劣化が防止される。また、外部接続用パッド６２をキャパシタ領域層３、トランジスタ領域層２の真上に配置しているので、第１実施形態と同様に、半導体装置の小型化が可能になる。 Thereby, the characteristic change and characteristic deterioration of the ferroelectric capacitor Q and the MOS transistors T1 and T2 are prevented. In addition, since the external connection pad 62 is disposed immediately above the capacitor region layer 3 and the transistor region layer 2, the semiconductor device can be miniaturized as in the first embodiment.

なお、第１、第２実施形態に示した半導体装置は、図３に示すような強誘電体キャパシタＱを備えた構造に限られるものではなく、その他の構造を有してもよい。また、応力緩和プレート５６の平面形状は、上から２番目のビア（導電性プラグ）に接触しない形状であれば特に四角に限られるものではなく、そのビアを貫通させる孔を有していてもよい。 The semiconductor devices shown in the first and second embodiments are not limited to the structure including the ferroelectric capacitor Q as shown in FIG. 3, and may have other structures. The planar shape of the stress relaxation plate 56 is not limited to a square as long as it does not contact the second via (conductive plug) from the top, and may have a hole that penetrates the via. Good.

次に、本発明の実施形態について特徴を付記する。
（付記１）複数の層が積層される半導体装置において、半導体基板上方の最上部の配線である第１配線層と、前記最上部から下方の２番目に位置する第２配線層と、前記第１配線層と前記第２配線層の間に形成される金属膜と、前記半導体基板の外周部の上方に形成され、前記第１配線層と前記第２配線層を接続する第１導電性プラグと、前記金属膜及び前記第１配線層の上方に形成されたパッドと、前記パッドと前記第１配線層を接続する第２導電性プラグと、を有することを特徴とする半導体装置。
（付記２）前記金属膜の面積は、複数の前記パッドが形成されるパッド配置部の面積と等しいか、大きいことを特徴と付記１に記載の半導体装置。
（付記３）前記第１配線層と前記第１導電性プラグとを接続する第１引出配線と、前記第２配線層と前記第１導電性プラグとを接続する第２引出配線と、を備えることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記金属膜を支える支柱プラグを備えることを特徴とする付記１、付記２又は付記３に記載の半導体装置。
（付記５）前記複数の層は、トランジスタ領域、キャパシタ領域層のいずれかを含むことを特徴する付記１に記載の半導体装置。
（付記６）前記第２配線層と前記金属膜との間に、バリア層を備えることを特徴とする付記１乃至付記５のいずれか１項に記載の半導体装置。
（付記７）前記バリア膜は、酸化アルミニウム、酸化チタン、窒化膜、酸化窒化膜のいずれかであることを特徴とする付記６に記載の半導体装置。
（付記８）前記金属膜は、前記複数の層に対して電気的接続を有しないことを特徴とする付記１乃至付記６のいずれか１項に記載の半導体装置。
（付記９）前記金属膜は、Ｔｉ膜、ＴｉＡｌＮ膜、貴金属膜のいずれかであることを特徴とする付記１乃至付記７のいずれか１項に記載の半導体装置。
（付記１０）複数の層が積層される半導体装置の製造方法において、半導体基板上方で、上から２番目の配線である第２配線層を形成する工程と、前記第２配線層の上に第１絶縁膜を介して金属膜を形成する工程と、前記金属膜の上に第２絶縁膜を形成する工程と、前記第１及び第２絶縁膜内に形成され、前記半導体基板の外周部の上方で前記第２配線層に接続する第１導電性プラグを形成する工程と、前記第１導電性プラグに接続され、最上部の配線となる第１配線層を前記第２絶縁膜上に形成する工程と、前記第２絶縁膜及び前記第１配線層上に第３絶縁膜を形成する工程と、前記第１配線層に接続される第２導電性プラグを前記第３絶縁膜内に形成する工程と、前記金属膜の上方で、前記第２導電性プラグに接続されるパッドを前記第３絶縁膜上に形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記１１）前記第１配線層と前記第１導電性プラグを接続する第１引出配線を形成する工程と、前記第２配線層と前記第１導電性プラグを接続する第２引出配線を形成する工程とを有することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記第２引出配線と第２配線層を同時に形成することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記複数の層を形成する工程において、前記半導体基板から前記金属膜を支える支柱プラグを形成することを特徴とする付記１０、付記１１又は付記１２に記載の半導体装置の製造方法。
（付記１４）前記第２配線層と前記金属膜の間にバリア層を形成する工程を有することを特徴とする付記１０乃至付記１３のいずれか１項に記載の半導体装置の製造方法。 Next, features of the embodiment of the present invention will be described.
(Supplementary Note 1) In a semiconductor device in which a plurality of layers are stacked, a first wiring layer that is the uppermost wiring above the semiconductor substrate, a second wiring layer that is located second below the uppermost part, and A metal film formed between one wiring layer and the second wiring layer, and a first conductive plug formed above the outer peripheral portion of the semiconductor substrate and connecting the first wiring layer and the second wiring layer A semiconductor device comprising: a pad formed above the metal film and the first wiring layer; and a second conductive plug connecting the pad and the first wiring layer.
(Supplementary note 2) The semiconductor device according to supplementary note 1, wherein an area of the metal film is equal to or larger than an area of a pad arrangement portion where a plurality of the pads are formed.
(Supplementary Note 3) A first lead wiring that connects the first wiring layer and the first conductive plug, and a second lead wiring that connects the second wiring layer and the first conductive plug. The semiconductor device according to appendix 1 or appendix 2, characterized in that.
(Additional remark 4) The semiconductor device of Additional remark 1, Additional remark 2 or Additional remark 3 provided with the support | pillar plug which supports the said metal film.
(Supplementary note 5) The semiconductor device according to supplementary note 1, wherein the plurality of layers include one of a transistor region and a capacitor region layer.
(Supplementary note 6) The semiconductor device according to any one of supplementary notes 1 to 5, wherein a barrier layer is provided between the second wiring layer and the metal film.
(Supplementary note 7) The semiconductor device according to supplementary note 6, wherein the barrier film is any one of aluminum oxide, titanium oxide, a nitride film, and an oxynitride film.
(Supplementary note 8) The semiconductor device according to any one of supplementary notes 1 to 6, wherein the metal film does not have electrical connection to the plurality of layers.
(Supplementary note 9) The semiconductor device according to any one of supplementary notes 1 to 7, wherein the metal film is any one of a Ti film, a TiAlN film, and a noble metal film.
(Supplementary Note 10) In the method of manufacturing a semiconductor device in which a plurality of layers are stacked, a step of forming a second wiring layer, which is the second wiring from the top, over the semiconductor substrate, A step of forming a metal film through one insulating film; a step of forming a second insulating film on the metal film; and a step of forming an outer peripheral portion of the semiconductor substrate formed in the first and second insulating films. Forming a first conductive plug connected to the second wiring layer above, and forming a first wiring layer connected to the first conductive plug and serving as the uppermost wiring on the second insulating film; Forming a third insulating film on the second insulating film and the first wiring layer, and forming a second conductive plug connected to the first wiring layer in the third insulating film. And a pad connected to the second conductive plug above the metal film, And a step of forming the insulating film on the insulating film.
(Supplementary Note 11) Forming a first lead wiring for connecting the first wiring layer and the first conductive plug, and forming a second lead wiring for connecting the second wiring layer and the first conductive plug. 11. The method of manufacturing a semiconductor device according to appendix 10, wherein the method includes:
(Additional remark 12) The manufacturing method of the semiconductor device according to additional remark 11, wherein the second lead wiring and the second wiring layer are formed simultaneously.
(Additional remark 13) The manufacturing method of the semiconductor device of Additional remark 10, Additional remark 11 or Additional remark 12 characterized by forming the support | pillar plug which supports the said metal film from the said semiconductor substrate in the process of forming these several layers.
(Supplementary note 14) The method for manufacturing a semiconductor device according to any one of supplementary notes 10 to 13, further comprising a step of forming a barrier layer between the second wiring layer and the metal film.

図１Ａ、図１Ｂ及び図１Ｃは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。1A, 1B, and 1C are cross-sectional views (part 1) illustrating a manufacturing process of a semiconductor device according to the first embodiment of the present invention. 図１Ｄ、図１Ｅ及び図１Ｆは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。1D, 1E, and 1F are cross-sectional views (part 2) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図１Ｇ及び図１Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。1G and 1H are cross-sectional views (part 3) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図２Ａ、図２Ｂ及び図２Ｃは、本発明の第１実施形態に係る半導体装置の製造工程を示す平面図（その１）である。2A, 2B, and 2C are plan views (part 1) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図２Ｄ、図２Ｅ及び図２Ｆは、本発明の第１実施形態に係る半導体装置の製造工程を示す平面図（その２）である。2D, 2E, and 2F are plan views (part 2) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図２Ｇ及び図２Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す平面図（その３）である。2G and 2H are plan views (part 3) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the present invention. 図３は、本発明の実施形態に係る半導体装置のトランジスタ領域層、キャパシタ領域層及び配線領域層を示す断面図である。FIG. 3 is a cross-sectional view showing a transistor region layer, a capacitor region layer, and a wiring region layer of the semiconductor device according to the embodiment of the present invention. 図４Ａ、図４Ｂは、本発明の実施形態に係る半導体装置とパッドの配置関係の例を示す平面図である。4A and 4B are plan views showing examples of the arrangement relationship between the semiconductor device and the pad according to the embodiment of the present invention. 図５Ａ、図５Ｂは、従来技術に係る半導体装置とパッドの配置関係の例を示す平面図である。FIG. 5A and FIG. 5B are plan views showing an example of the arrangement relationship between the semiconductor device and the pad according to the prior art. 図６は、本発明の実施形態に係る半導体装置のパッドの配置の別の例を示す平面図である。FIG. 6 is a plan view showing another example of the pad arrangement of the semiconductor device according to the embodiment of the present invention. 図７は、本発明の実施形態に係る半導体装置のパッドの配置のさらに別の例を示す平面図である。FIG. 7 is a plan view showing still another example of the arrangement of pads in the semiconductor device according to the embodiment of the present invention. 図８Ａ、図８Ｂ及び図８Ｃは、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。8A, 8B, and 8C are cross-sectional views (part 1) illustrating the manufacturing process of the semiconductor device according to the second embodiment of the present invention. 図８Ｄ、図８Ｅ及び図８Ｆは、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。8D, 8E and 8F are sectional views (No. 2) showing the manufacturing process of the semiconductor device according to the second embodiment of the invention. 図８Ｇ及び図８Ｈは、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その３）である。8G and 8H are sectional views (No. 3) showing the manufacturing process of the semiconductor device according to the second embodiment of the invention. 図９Ａ、図９Ｂ及び図９Ｃは、本発明の第２実施形態に係る半導体装置の製造工程を示す平面図（その１）である。9A, 9B, and 9C are plan views (part 1) illustrating the manufacturing process of the semiconductor device according to the second embodiment of the present invention. 図９Ｄ、図９Ｅ及び図９Ｆは、本発明の第２実施形態に係る半導体装置の製造工程を示す平面図（その２）である。9D, 9E, and 9F are plan views (part 2) illustrating the manufacturing process of the semiconductor device according to the second embodiment of the present invention. 図９Ｇ及び図２Ｈは、本発明の第２実施形態に係る半導体装置の製造工程を示す平面図（その３）である。9G and 2H are plan views (part 3) illustrating the manufacturing process of the semiconductor device according to the second embodiment of the present invention.

Explanation of symbols

１シリコン基板
２トランジスタ領域層
３キャパシタ領域層
４配線領域層
５配線周辺領域層
５４配線
５６応力緩和プレート（金属膜）
５７、６０層間絶縁膜
５９パッド接続用配線
５８、６１ビア（導電性プラグ）
６２外部接続パッド
７１、７２、７３、７６支柱プラグ
７４バリア層
７５、８０層間絶縁膜 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Transistor area layer 3 Capacitor area layer 4 Wiring area layer 5 Wiring peripheral area layer 54 Wiring 56 Stress relaxation plate (metal film)
57, 60 Interlayer insulating film 59 Pad connection wiring 58, 61 Via (conductive plug)
62 External connection pads 71, 72, 73, 76 Post plug 74 Barrier layer 75, 80 Interlayer insulating film

Claims

In a semiconductor device in which a plurality of layers are stacked,
A first wiring layer which is the uppermost wiring above the semiconductor substrate;
A second wiring layer located second below the top,
A metal film formed between the first wiring layer and the second wiring layer;
A first conductive plug formed above an outer peripheral portion of the semiconductor substrate and connecting the first wiring layer and the second wiring layer;
A pad formed above the metal film and the first wiring layer;
A second conductive plug connecting the pad and the first wiring layer;
A semiconductor device comprising:

The semiconductor device according to claim 1, wherein an area of the metal film is equal to or larger than an area of a pad arrangement portion where a plurality of the pads are formed.

A first lead wiring connecting the first wiring layer and the first conductive plug;
A second lead wiring connecting the second wiring layer and the first conductive plug;
The semiconductor device according to claim 1, further comprising:

The semiconductor device according to claim 1, further comprising a support plug that supports the metal film.

In a method for manufacturing a semiconductor device in which a plurality of layers are stacked,
Forming a second wiring layer which is the second wiring from the top above the semiconductor substrate;
Forming a metal film on the second wiring layer via a first insulating film;
Forming a second insulating film on the metal film;
Forming a first conductive plug formed in the first and second insulating films and connected to the second wiring layer above an outer periphery of the semiconductor substrate;
Forming a first wiring layer connected to the first conductive plug and serving as the uppermost wiring on the second insulating film;
Forming a third insulating film on the second insulating film and the first wiring layer;
Forming a second conductive plug connected to the first wiring layer in the third insulating film;
Forming a pad connected to the second conductive plug on the third insulating film above the metal film;
A method for manufacturing a semiconductor device, comprising: