JP2010141007A

JP2010141007A - Semiconductor device, method of manufacturing the same, and electrostatic discharge protective element

Info

Publication number: JP2010141007A
Application number: JP2008314307A
Authority: JP
Inventors: Yuki Yanagisawa; 佑輝柳澤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-12-10
Filing date: 2008-12-10
Publication date: 2010-06-24

Abstract

【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。
【解決手段】半導体基板２０に第１導電型の第１半導体領域２１が形成され、その両側に第２導電型の第２及び第３半導体領域（２２，２３）が形成され、第１半導体領域の上方に絶縁膜を介してゲート電極３２が形成され、第１半導体領域と第３半導体領域の接合面をまたいでそれらにかかるように第１導電型の第４半導体領域３０が形成され、第２及び第３半導体領域にソース領域２６とドレイン領域２８が形成され、ゲート電極及びソース領域が接地され、内部回路に接続された入力パッド４０がドレイン領域に接続され、入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じて寄生バイポーラトランジスタがオン状態となり、サージ電圧を放電する。
【選択図】図３Provided are a semiconductor device, a semiconductor device manufacturing method, and an electrostatic discharge protection element capable of improving manufacturing efficiency and easily protecting an internal circuit accurately.
A first semiconductor region of a first conductivity type is formed in a semiconductor substrate, and second and third semiconductor regions of a second conductivity type are formed on both sides of the first semiconductor region. A gate electrode 32 is formed above the first semiconductor region 30 via an insulating film, and a fourth semiconductor region 30 of the first conductivity type is formed so as to cross over the junction surface of the first semiconductor region and the third semiconductor region, and The source region 26 and the drain region 28 are formed in the second and third semiconductor regions, the gate electrode and the source region are grounded, the input pad 40 connected to the internal circuit is connected to the drain region, and a surge voltage is input to the input pad. In this case, a Zener breakdown occurs between the drain region and the fourth semiconductor region, and the parasitic bipolar transistor is turned on to discharge a surge voltage.
[Selection] Figure 3

Description

本発明は、半導体装置、半導体装置の製造方法、静電放電保護素子に関する。特に、本発明は、サージから内部回路を保護する静電放電保護素子と、この静電放電保護素子を含む半導体装置、および、その製造方法に関する。 The present invention relates to a semiconductor device, a method for manufacturing a semiconductor device, and an electrostatic discharge protection element. In particular, the present invention relates to an electrostatic discharge protection element that protects an internal circuit from a surge, a semiconductor device including the electrostatic discharge protection element, and a manufacturing method thereof.

静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）は、半導体装置の取り扱い時に生じ、人体、材料、装置等に起因する。このＥＳＤによる放電は電流ピーク値が数アンペアに及び、サージ電流が半導体装置の内部回路を破壊する。ＩＣの微細化、高集積化に伴い、ＥＳＤ耐性を向上させることが必要であり、内部回路が破壊されることを防止するために、ＥＳＤ保護素子が設けられている。ＥＳＤ保護素子としては、寄生バイポーラ動作を利用したＭＯＳＦＥＴ型が、知られている。このＭＯＳＦＥＴ型のＥＳＤ保護素子は、たとえば、ＧＧ（ＧｒｏｕｎｄｅｄＧａｔｅ）ＭＯＳであり、スナップバック現象を利用している。 Electrostatic discharge (ESD) occurs when a semiconductor device is handled, and is caused by a human body, material, device, or the like. The discharge due to ESD has a current peak value of several amperes, and a surge current destroys an internal circuit of the semiconductor device. With the miniaturization and high integration of ICs, it is necessary to improve the ESD resistance, and an ESD protection element is provided to prevent the internal circuit from being destroyed. As an ESD protection element, a MOS FET type using a parasitic bipolar operation is known. This MOS FET type ESD protection element is, for example, a GG (Grounded Gate) MOS and utilizes a snapback phenomenon.

図１０は従来例に係る保護回路であるＧＧＭＯＳを有する回路の回路図である。例えば、パッド電極１１０及びそれに接続する内部回路１１１に対して保護素子１１２が設けられている構成である。保護素子１１２はＧＧＭＯＳ１１３を有する。保護素子１１２との接続点と内部回路１１１の間に抵抗素子１１５が設けられている。 FIG. 10 is a circuit diagram of a circuit having GGMOS as a protection circuit according to a conventional example. For example, the protection element 112 is provided for the pad electrode 110 and the internal circuit 111 connected thereto. The protection element 112 has a GGMOS 113. A resistance element 115 is provided between a connection point with the protection element 112 and the internal circuit 111.

図１１（ａ）は図１０に係る保護回路であるＧＧＭＯＳの断面図であり、図１１（ｂ）は対応する平面図である。例えば、Ｎ型の半導体基板１２０にＰ型ウェル１２１が設けられており、活性領域を除く半導体基板１２０の表層にＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）型の素子分離絶縁膜１２２（Ｉ）が形成されている。Ｐ型ウェル１２１の上層にゲート絶縁膜１２３を介してゲート電極１２４（Ｇ）が形成されている。ゲート電極１２４の両側部におけるＰ型ウェル１２１の表層部分にＮ型のソース領域１２５（ＮＳＤ１）及びドレイン領域１２６（ＮＳＤ２）が形成されている。ゲート電極１２４（Ｇ）、ソース領域１２５（ＮＳＤ１）及びドレイン領域１２６（ＮＳＤ２）の表層にはシリサイドが形成されていてもよい。 FIG. 11A is a sectional view of a GGMOS that is a protection circuit according to FIG. 10, and FIG. 11B is a corresponding plan view. For example, a P-type well 121 is provided in an N-type semiconductor substrate 120, and an STI (Shallow Trench Isolation) -type element isolation insulating film 122 (I) is formed on the surface layer of the semiconductor substrate 120 excluding the active region. . A gate electrode 124 (G) is formed on the P-type well 121 through a gate insulating film 123. An N-type source region 125 (NSD1) and a drain region 126 (NSD2) are formed in the surface layer portion of the P-type well 121 on both sides of the gate electrode 124. Silicide may be formed on the surface layer of the gate electrode 124 (G), the source region 125 (NSD1), and the drain region 126 (NSD2).

上記のＧＧＭＯＳにおいては、入力パッドＰＡＤにドレイン領域１２６（ＮＳＤ２）が接続されており、ソース領域１２５（ＮＳＤ１）とゲート電極１２４（Ｇ）とのそれぞれが、グランドに接続されている。サージが入力パッドＰＡＤに入力された場合には、内部回路にサージが入力される前に、ＧＧＭＯＳにおいて、ドレイン電圧が上昇して電流が流れる。ここでは、ＧＧＭＯＳのソース領域とチャネル形成領域とドレイン領域とで構成される寄生バイポーラトランジスタが、オン状態になり、この寄生バイポーラトランジスタにおけるベース電流が流れて、グランドへ出力される。 In the GGMOS, the drain region 126 (NSD2) is connected to the input pad PAD, and each of the source region 125 (NSD1) and the gate electrode 124 (G) is connected to the ground. When a surge is input to the input pad PAD, the drain voltage increases and current flows in the GGMOS before the surge is input to the internal circuit. Here, the parasitic bipolar transistor composed of the source region, channel forming region, and drain region of the GGMOS is turned on, and the base current in the parasitic bipolar transistor flows and is output to the ground.

具体的には、ドレイン電圧が所定の電圧Ｖｔ０以上になると、ドレイン領域とチャネル形成領域との間のＰＮ接合においてツェナーブレークダウンが始まり、ＧＧＭＯＳにて電流が流れる。そして、ドレイン電圧がスナップバック開始電圧（トリガ電圧）Ｖｔ１以上になると、ソース領域とチャネル形成領域との間のＰＮ接合が順バイアスになって、スナップバック現象が生じ、ＧＧＭＯＳにおいては、電流が更に流れる。 Specifically, when the drain voltage becomes equal to or higher than a predetermined voltage Vt0, Zener breakdown starts at the PN junction between the drain region and the channel formation region, and a current flows through the GGMOS. When the drain voltage becomes equal to or higher than the snapback start voltage (trigger voltage) Vt1, the PN junction between the source region and the channel formation region becomes a forward bias, causing a snapback phenomenon. In GGMOS, the current further increases. Flowing.

このため、このＥＳＤ保護素子によって、サージ電圧による破壊から内部回路が保護される（例えば特許文献１〜５参照）。
特開２００５−２５９９５３号公報特許３８３０８７１号公報特開２００３−５１５８１号公報特開２００８−９８２７６号公報特開２００３−２７３３５３号公報 For this reason, an internal circuit is protected from destruction by a surge voltage by this ESD protection element (see, for example, Patent Documents 1 to 5).
JP 2005-259953 A Japanese Patent No. 3830871 JP 2003-51581 A JP 2008-98276 A JP 2003-273353 A

上記のＧＧＭＯＳのようなＥＳＤ保護素子は、一般には、内部回路として使用するＭＯＳＦＥＴと同一な工程を経て作製される。このため、ＥＳＤ保護素子にて寄生バイポーラトランジスタとしての動作が開始されるスナップバック開始電圧Ｖｔ１を、任意の値に設定することができない場合がある。よって、内部回路の保護を的確に行うことが困難な場合がある。 An ESD protection element such as the above GGMOS is generally manufactured through the same process as a MOS FET used as an internal circuit. For this reason, the snapback start voltage Vt1 at which the ESD protection element starts its operation as a parasitic bipolar transistor may not be set to an arbitrary value. Therefore, it may be difficult to accurately protect the internal circuit.

製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。 Provided are a semiconductor device, a semiconductor device manufacturing method, and an electrostatic discharge protection element capable of improving manufacturing efficiency and easily easily protecting an internal circuit.

本発明の半導体装置は、内部回路を保護する静電放電保護素子を有しており、前記静電放電保護素子は、半導体基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域と接合するように前記第１半導体領域の両側に形成された第２導電型の第２半導体領域及び第３半導体領域と、前記第１半導体領域の上方に絶縁膜を介して形成されたゲート電極と、前記半導体基板の表層部において前記第１半導体領域と前記第３半導体領域の接合面をまたいで前記第１半導体領域と前記第３半導体領域にかかるように形成された第１導電型の第４半導体領域と、前記第２半導体領域の表層部に形成された第２導電型のソース領域と、前記第４半導体領域から所定の距離を離間して前記第３半導体領域の表層部に形成された第２導電型のドレイン領域と、前記第４半導体領域と前記ドレイン領域の間の領域において前記半導体基板の表層部に形成された素子分離絶縁膜とを有し、前記ゲート電極及び前記ソース領域が接地されており、前記内部回路に接続された入力パッドが前記ドレイン領域に接続して形成されており、前記入力パッドにサージ電圧が入力された際に、前記ドレイン領域と前記第４半導体領域との間でツェナー降伏が生じ、前記第１半導体領域内にキャリアが注入され、当該第１半導体領域内に前記キャリアが注入されたことをトリガとして前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域で構成される寄生バイポーラトランジスタがオン状態となって前記サージ電圧を放電し、前記サージ電圧から前記内部回路を保護する。 The semiconductor device of the present invention includes an electrostatic discharge protection element that protects an internal circuit, and the electrostatic discharge protection element includes a first semiconductor region of a first conductivity type formed on a semiconductor substrate, and the first semiconductor region. A second conductive type second semiconductor region and a third semiconductor region formed on both sides of the first semiconductor region so as to be joined to the first semiconductor region, and an insulating film above the first semiconductor region; A first conductive layer formed on the surface layer of the semiconductor substrate so as to extend over the first semiconductor region and the third semiconductor region across the junction surface of the first semiconductor region and the third semiconductor region. Type fourth semiconductor region, a second conductivity type source region formed in a surface layer portion of the second semiconductor region, and a surface layer portion of the third semiconductor region spaced apart from the fourth semiconductor region by a predetermined distance Drain of the second conductivity type formed on And an element isolation insulating film formed on a surface layer portion of the semiconductor substrate in a region between the fourth semiconductor region and the drain region, and the gate electrode and the source region are grounded, An input pad connected to the internal circuit is formed to connect to the drain region, and a Zener breakdown occurs between the drain region and the fourth semiconductor region when a surge voltage is input to the input pad. And the carrier is injected into the first semiconductor region and triggered by the injection of the carrier into the first semiconductor region in the first semiconductor region, the second semiconductor region, and the third semiconductor region. The configured parasitic bipolar transistor is turned on to discharge the surge voltage and protect the internal circuit from the surge voltage.

本発明の半導体装置の製造方法は、内部回路を保護する静電放電保護素子を形成する静電放電保護素子形成工程を有しており、半導体基板に、第１導電型の第１半導体領域を形成し、前記第１半導体領域と接合するように前記第１半導体領域の両側に第２導電型の第２半導体領域及び第３半導体領域を形成するステップと、前記第３半導体領域において前記第１半導体領域と前記第３半導体領域の接合面から所定の距離を離間するように前記半導体基板の表層部に素子分離絶縁膜を形成するステップと、前記第１半導体領域の上方に絶縁膜を介してゲート電極を形成するステップと、前記ゲート電極と前記素子分離絶縁膜の間の領域における前記半導体基板の表層部において前記第１半導体領域と前記第３半導体領域の接合面をまたいで前記第１半導体領域と前記第３半導体領域にかかるように第１導電型の第４半導体領域を形成するステップと、前記第２半導体領域の表層部に第２導電型のソース領域を形成するステップと、前記第４半導体領域が設けられた側と反対側における前記第３半導体領域の表層部に第２導電型のドレイン領域を形成するステップと、前記ゲート電極及び前記ソース領域を接地するように接続し、前記内部回路に接続された入力パッドが前記ドレイン領域に接続するステップとを有する。 The manufacturing method of a semiconductor device of the present invention includes an electrostatic discharge protection element forming step of forming an electrostatic discharge protection element for protecting an internal circuit, and a first semiconductor region of a first conductivity type is formed on a semiconductor substrate. Forming and forming second and third semiconductor regions of a second conductivity type on both sides of the first semiconductor region so as to be joined to the first semiconductor region, and the first semiconductor region in the third semiconductor region. Forming an element isolation insulating film on a surface layer portion of the semiconductor substrate so as to be spaced a predetermined distance from a bonding surface between the semiconductor region and the third semiconductor region; and an insulating film above the first semiconductor region Forming a gate electrode; straddling the bonding surface of the first semiconductor region and the third semiconductor region in a surface layer portion of the semiconductor substrate in a region between the gate electrode and the element isolation insulating film; Forming a first conductivity type fourth semiconductor region so as to cover one semiconductor region and the third semiconductor region; and forming a second conductivity type source region in a surface layer portion of the second semiconductor region; Forming a drain region of the second conductivity type in the surface layer portion of the third semiconductor region on the side opposite to the side where the fourth semiconductor region is provided, and connecting the gate electrode and the source region to ground. And an input pad connected to the internal circuit is connected to the drain region.

本発明の静電放電保護素子は、半導体基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域と接合するように前記第１半導体領域の両側に形成された第２導電型の第２半導体領域及び第３半導体領域と、前記第１半導体領域の上方に絶縁膜を介して形成されたゲート電極と、前記半導体基板の表層部において前記第１半導体領域と前記第３半導体領域の接合面をまたいで前記第１半導体領域と前記第３半導体領域にかかるように形成された第１導電型の第４半導体領域と、前記第２半導体領域の表層部に形成された第２導電型のソース領域と、前記第４半導体領域から所定の距離を離間して前記第３半導体領域の表層部に形成された第２導電型のドレイン領域と、前記第４半導体領域と前記ドレイン領域の間の領域において前記半導体基板の表層部に形成された素子分離絶縁膜とを有し、前記ゲート電極及び前記ソース領域が接地されており、入力パッドが前記ドレイン領域に接続して形成されており、前記入力パッドにサージ電圧が入力された際に、前記ドレイン領域と前記第４半導体領域との間でツェナー降伏が生じ、前記第１半導体領域内にキャリアが注入され、当該第１半導体領域内に前記キャリアが注入されたことをトリガとして前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域で構成される寄生バイポーラトランジスタがオン状態となって前記サージ電圧を放電する。 The electrostatic discharge protection element according to the present invention includes a first semiconductor region of a first conductivity type formed on a semiconductor substrate and a second semiconductor region formed on both sides of the first semiconductor region so as to be joined to the first semiconductor region. Conductive second and third semiconductor regions, a gate electrode formed above the first semiconductor region with an insulating film interposed therebetween, and the first semiconductor region and the third semiconductor layer in a surface layer portion of the semiconductor substrate A first conductive type fourth semiconductor region formed so as to extend over the first semiconductor region and the third semiconductor region across the junction surface of the semiconductor region; and a second layer formed in a surface layer portion of the second semiconductor region. A source region of a second conductivity type, a drain region of a second conductivity type formed in a surface layer portion of the third semiconductor region at a predetermined distance from the fourth semiconductor region, the fourth semiconductor region, and the drain In the area between the areas An element isolation insulating film formed on a surface layer portion of the semiconductor substrate, the gate electrode and the source region are grounded, and an input pad is formed to connect to the drain region, and the input pad When a surge voltage is input to the semiconductor device, a Zener breakdown occurs between the drain region and the fourth semiconductor region, carriers are injected into the first semiconductor region, and the carriers are injected into the first semiconductor region. The parasitic bipolar transistor composed of the first semiconductor region, the second semiconductor region, and the third semiconductor region is turned on using the injection as a trigger to discharge the surge voltage.

本発明の半導体装置は、第１半導体領域と前記第３半導体領域にかかるように第４半導体領域が形成されており、入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じ、第１半導体領域内にキャリアが注入される。これをトリガとして寄生バイポーラトランジスタがオン状態となってサージ電圧を放電することができる。第４半導体領域は内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。 In the semiconductor device of the present invention, the fourth semiconductor region is formed so as to cover the first semiconductor region and the third semiconductor region, and when the surge voltage is input to the input pad, the drain region, the fourth semiconductor region, Zener breakdown occurs between the first and second semiconductor regions, and carriers are injected into the first semiconductor region. With this as a trigger, the parasitic bipolar transistor is turned on and the surge voltage can be discharged. The fourth semiconductor region can be formed at the same time as the region constituting the internal circuit, so that the manufacturing efficiency can be improved and the internal circuit can be easily protected accurately.

本発明の半導体装置の製造方法は、第１半導体領域と前記第３半導体領域にかかるように形成する第４半導体領域としては、内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。 In the method for manufacturing a semiconductor device of the present invention, the fourth semiconductor region formed so as to cover the first semiconductor region and the third semiconductor region can be formed simultaneously with the region constituting the internal circuit, thereby improving the manufacturing efficiency. In addition, the internal circuit can be easily protected accurately.

本発明の静電放電保護素子は、第４半導体領域を設けることで製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。 The electrostatic discharge protection element of the present invention can improve the manufacturing efficiency by providing the fourth semiconductor region, and can easily protect the internal circuit accurately.

以下に、本発明に係る半導体装置とその製造方法、及びそれに用いられる静電放電保護素子の実施の形態について、図面を参照して説明する。
尚、説明は以下の順序で行う。
１．第１実施形態（第４半導体領域が自己整合的に形成された構成）
２．第１変形例
３．第２変形例
４．第２実施形態（第４半導体領域に第６半導体領域が接続された構成）
５．第３変形例
６．第４変形例 DESCRIPTION OF EMBODIMENTS Embodiments of a semiconductor device according to the present invention, a manufacturing method thereof, and an electrostatic discharge protection element used therefor will be described below with reference to the drawings.
The description will be given in the following order.
1. First embodiment (configuration in which the fourth semiconductor region is formed in a self-aligned manner)
2. First modification example3. Second Modification Example 4. Second embodiment (configuration in which a sixth semiconductor region is connected to a fourth semiconductor region)
5. Third modified example 6. Fourth modification

＜第１実施形態＞
［全体構成］
図１は、本実施形態に係る静電放電保護素子を有する回路の回路図である。
例えば、パッド電極１０及びそれに接続する内部回路１１に対して、静電放電保護素子１２が設けられている構成である。静電放電保護素子１２は、ＧＧ（ＧｒｏｕｎｄｅｄＧａｔｅ）ＭＯＳトランジスタ１３に対して基板とドレインを接続するツェナーダイオード１４が設けられた構成である。
静電放電保護素子１２との接続点と内部回路１１の間に抵抗素子１５が設けられている。 <First Embodiment>
[overall structure]
FIG. 1 is a circuit diagram of a circuit having an electrostatic discharge protection element according to this embodiment.
For example, the electrostatic discharge protection element 12 is provided for the pad electrode 10 and the internal circuit 11 connected thereto. The electrostatic discharge protection element 12 has a configuration in which a Zener diode 14 that connects a substrate and a drain to a GG (Grounded Gate) MOS transistor 13 is provided.
A resistance element 15 is provided between a connection point with the electrostatic discharge protection element 12 and the internal circuit 11.

図２は図１に係る静電放電保護回路部分の平面図であり、図３は図２中Ｘ−Ｘ’における断面図である。
例えば、Ｐ型の半導体基板２０に、Ｐ型ウェルである第１半導体領域２１（ＰＷ）と、Ｎ型ウェルである第２半導体領域２２（ＮＷ１）及び第３半導体領域２３（ＮＷ２）が設けられている。
活性領域を除く半導体基板２０の表層にＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）型の素子分離絶縁膜２４（Ｉ）が形成されている。
ここでは、第１半導体領域２１から所定の距離を離間した第３半導体領域２３の表層部においても、素子分離絶縁膜２４が形成されている。 2 is a plan view of the electrostatic discharge protection circuit portion according to FIG. 1, and FIG. 3 is a cross-sectional view taken along the line XX ′ in FIG.
For example, a P-type semiconductor substrate 20 is provided with a first semiconductor region 21 (PW) that is a P-type well, a second semiconductor region 22 (NW1) that is an N-type well, and a third semiconductor region 23 (NW2). ing.
An STI (Shallow Trench Isolation) type element isolation insulating film 24 (I) is formed on the surface layer of the semiconductor substrate 20 excluding the active region.
Here, the element isolation insulating film 24 is also formed in the surface layer portion of the third semiconductor region 23 that is separated from the first semiconductor region 21 by a predetermined distance.

第１半導体領域２３の上層にゲート絶縁膜３１を介してポリシリコンなどからなるゲート電極３２（Ｇ）が形成されている。ゲート電極３２の上面に高融点金属シリサイド層３３が形成されている。
また、ゲート電極３２の一方の側面に酸化シリコンなどからなるサイドウォール絶縁膜３４（ＳＤ）が形成されている。サイドウォール絶縁膜３４の側部における第２半導体領域２２の表層部に高濃度のＮ型不純物を含有するソース領域２６（ＮＳＤ１）が形成されている。
ソース領域２６の上面に高融点金属シリサイド層２７が形成されている。 A gate electrode 32 (G) made of polysilicon or the like is formed on the first semiconductor region 23 via a gate insulating film 31. A refractory metal silicide layer 33 is formed on the upper surface of the gate electrode 32.
Further, a sidewall insulating film 34 (SD) made of silicon oxide or the like is formed on one side surface of the gate electrode 32. A source region 26 (NSD1) containing a high-concentration N-type impurity is formed in the surface layer portion of the second semiconductor region 22 on the side portion of the sidewall insulating film 34.
A refractory metal silicide layer 27 is formed on the upper surface of the source region 26.

ゲート電極３２の他方の側面における半導体基板の表層部において、第１半導体領域２１と第３半導体領域２３の接合面をまたいで第１半導体領域２１と第３半導体領域２３にかかるように、Ｎ型の第４半導体領域３０（ＰＯＤ）が形成されている。
図３に示すように、第４半導体領域３０は、ゲート電極３２の下部にかかる領域から、第１半導体領域２１から所定の距離を離間して形成された素子分離絶縁膜２４に至る領域において、形成されている。例えば、ゲート電極３２と素子分離絶縁膜２４に対して自己整合的に形成されている。
第４半導体領域３０の上方及びゲート電極３２の他方の側面を被覆するように、窒化シリコンなどからなるシリサイド化防止層３５が形成されている。 In the surface layer portion of the semiconductor substrate on the other side surface of the gate electrode 32, the N-type is formed so as to straddle the first semiconductor region 21 and the third semiconductor region 23 across the bonding surface of the first semiconductor region 21 and the third semiconductor region 23. The fourth semiconductor region 30 (POD) is formed.
As shown in FIG. 3, the fourth semiconductor region 30 is a region extending from the region under the gate electrode 32 to the element isolation insulating film 24 formed at a predetermined distance from the first semiconductor region 21. Is formed. For example, the gate electrode 32 and the element isolation insulating film 24 are formed in a self-aligned manner.
A silicidation preventing layer 35 made of silicon nitride or the like is formed so as to cover the fourth semiconductor region 30 and the other side surface of the gate electrode 32.

また、第１半導体領域２１から所定の距離を離間して形成された素子分離絶縁膜２４を挟んで、第４半導体領域３０の反対側における第３半導体領域２３の表層部に、高濃度のＮ型不純物を含有するドレイン領域２８（ＮＳＤ２）が形成されている。
ドレイン領域２８の上面に高融点金属シリサイド層２９が形成されている。 Further, a high concentration N is formed on the surface layer portion of the third semiconductor region 23 on the opposite side of the fourth semiconductor region 30 with the element isolation insulating film 24 formed at a predetermined distance from the first semiconductor region 21 interposed therebetween. A drain region 28 (NSD2) containing a type impurity is formed.
A refractory metal silicide layer 29 is formed on the upper surface of the drain region 28.

また、第１半導体領域２１から所定の距離を離間して形成された素子分離絶縁膜２４の下部において、高濃度のＮ型不純物を含有するチャネルストップとなる第５半導体領域２５（ＣＳ）が形成されている。 In addition, a fifth semiconductor region 25 (CS) serving as a channel stop containing a high-concentration N-type impurity is formed below the element isolation insulating film 24 formed at a predetermined distance from the first semiconductor region 21. Has been.

上記の構成において、ドレイン領域２８に接続するように、図１に示す入力パッド４０（ＰＡＤ）及び内部回路などが接続して形成されている。
また、ゲート電極３２及びソース領域２６が接地されている。 In the above configuration, the input pad 40 (PAD) and the internal circuit shown in FIG. 1 are connected to be connected to the drain region 28.
The gate electrode 32 and the source region 26 are grounded.

上記の本実施形態の半導体装置の構成において、第４半導体領域３０が設けられていることが、図１におけるツェナーダイオードが設けられていることに相当する。 In the configuration of the semiconductor device of the present embodiment, the provision of the fourth semiconductor region 30 corresponds to the provision of the Zener diode in FIG.

上記の本実施形態の半導体装置においては、入力パッドにサージ電圧が入力された際に、ドレイン領域２８と第４半導体領域３０との間でツェナー降伏が生じ、第１半導体領域２１内にキャリアが注入される。
第１半導体領域２１内にキャリアが注入されたことをトリガとして、第１半導体領域２１をベース、第２半導体領域２２及び第３半導体領域２３をそれぞれエミッタ及びコレクタとして構成される横方向の寄生バイポーラトランジスタがオン状態となる。
これによってサージ電圧を放電し、サージ電圧から内部回路を保護することができる。 In the semiconductor device of the present embodiment, a Zener breakdown occurs between the drain region 28 and the fourth semiconductor region 30 when a surge voltage is input to the input pad, and carriers are generated in the first semiconductor region 21. Injected.
A lateral parasitic bipolar transistor configured with the first semiconductor region 21 as a base and the second semiconductor region 22 and the third semiconductor region 23 as an emitter and a collector, respectively, triggered by the injection of carriers into the first semiconductor region 21. The transistor is turned on.
As a result, the surge voltage is discharged, and the internal circuit can be protected from the surge voltage.

［Ｉ−Ｖ特性］
図４は印加電圧Ｖに対するドレイン電流Ｉを示すＩ−Ｖ特性を示すグラフである。破線は従来例に係り、実線が本実施形態に係る。
上記のように本実施形態においてはツェナー降伏をトリガとして寄生バイポーラトランジスタを動作させることで、図４に示すように、スナップバックが開始電圧Ｖｔ１をＶｔ１’へと下げることができる。
これにより、内部回路を確実に保護することができる。 [IV characteristics]
FIG. 4 is a graph showing IV characteristics indicating the drain current I with respect to the applied voltage V. A broken line relates to a conventional example, and a solid line relates to the present embodiment.
As described above, in the present embodiment, by operating the parasitic bipolar transistor using the Zener breakdown as a trigger, the snapback can lower the start voltage Vt1 to Vt1 ′ as shown in FIG.
Thereby, an internal circuit can be protected reliably.

本実施形態においては、第１半導体領域２１をベース、第２半導体領域２２及び第３半導体領域２３をそれぞれエミッタ及びコレクタとして構成される横方向の寄生バイポーラトランジスタの動作でサージ電圧を放電することができる。
例えば、第１半導体領域２１、第２半導体領域２２及び第３半導体領域２３の深さを２μｍ程度にまで深く形成することで、各ＰＮ接合面の大きさを大きくできる。
これにより、接合断面積が大きくかつ接合深さが深いために電流集中が起こりにくく、安定したバイポーラ動作が可能となり、大電流を流すことが可能となる。 In the present embodiment, the surge voltage is discharged by the operation of a lateral parasitic bipolar transistor configured with the first semiconductor region 21 as a base and the second semiconductor region 22 and the third semiconductor region 23 as an emitter and a collector, respectively. it can.
For example, by forming the first semiconductor region 21, the second semiconductor region 22, and the third semiconductor region 23 to a depth of about 2 μm, the size of each PN junction surface can be increased.
As a result, since the junction cross-sectional area is large and the junction depth is deep, current concentration is unlikely to occur, stable bipolar operation becomes possible, and a large current can flow.

例えば、特許文献４、特許文献５などにおいて、急峻なＰＮ接合がシリサイドやコンタクトプラグの近くに存在すると、発生した熱によってそれらの溶融が生じ、保護素子の破壊につながるということが知られている。
本実施形態においては、上記のように、第３半導体領域と、第１半導体領域及び第４半導体領域との接合から、ドレイン領域となる拡散層表面に形成されるシリサイド領域およびコンタクトプラグまでの距離を十分に離すことができる。
これにより、発生した熱によるそれらの溶融の懸念が格段に少なくなる。
図４に示すように、接合部からシリサイドおよびコンタクトプラグまでの距離が十分に離れていることから熱破壊点であるＶｔ２をＶｔ２’に上げることができる。 For example, in Patent Document 4 and Patent Document 5, it is known that when a steep PN junction exists near a silicide or a contact plug, the generated heat causes melting thereof, leading to destruction of the protection element. .
In the present embodiment, as described above, the distance from the junction of the third semiconductor region and the first semiconductor region and the fourth semiconductor region to the silicide region and contact plug formed on the surface of the diffusion layer serving as the drain region. Can be released sufficiently.
As a result, there is much less concern about their melting due to the generated heat.
As shown in FIG. 4, since the distance from the junction to the silicide and the contact plug is sufficiently large, Vt2 which is a thermal breakdown point can be raised to Vt2 ′.

本実施形態の半導体装置においては、例えば、内部回路を構成するＭＯＳトランジスタの通常動作電圧＜ドレイン領域と第４半導体領域間の横方向耐圧＜寄生バイポーラの耐圧ＢＶｃｅｏ＜内部回路を構成するＭＯＳトランジスタの破壊電圧と設定する。
特に、第４半導体領域とドレイン領域間の横方向耐圧Ｖｔｈと、寄生バイポーラトランジスタの耐圧ＢＶｃｅｏが、Ｖｔｈ＜ＢＶｃｅｏの関係となっているように設計する。
上記により、通常の電源電圧では寄生バイポーラ動作せず、サージが流入したときのみ内部回路を保護することができる。 In the semiconductor device of the present embodiment, for example, the normal operating voltage of the MOS transistor constituting the internal circuit <the lateral breakdown voltage between the drain region and the fourth semiconductor region <the parasitic bipolar breakdown voltage BVceo <the MOS transistor constituting the internal circuit. Set to breakdown voltage.
In particular, the lateral breakdown voltage Vth between the fourth semiconductor region and the drain region and the breakdown voltage BVceo of the parasitic bipolar transistor are designed to have a relationship of Vth <BVceo.
As described above, the parasitic circuit does not operate at a normal power supply voltage, and the internal circuit can be protected only when a surge flows.

上記各電圧の大小関係により他に制御回路や駆動回路が不要である。
上記の横方向耐圧は、例えばゲート電極から所定の距離を離間して形成された素子分離絶縁膜により隔てられた長さＬ（図３参照）、素子分離絶縁膜の深さ、あるいはその両方などで制御することができる。 No other control circuit or drive circuit is required due to the magnitude relationship between the voltages.
The lateral withstand voltage is, for example, the length L (see FIG. 3) separated by the element isolation insulating film formed at a predetermined distance from the gate electrode, the depth of the element isolation insulating film, or both Can be controlled.

また、上記のようにチャネルストップとなる第５半導体領域２５（ＣＳ）を設けることで、これが無い場合と比較して素子分離絶縁膜の幅を狭くでき、デバイスサイズを縮小することができる。 Further, by providing the fifth semiconductor region 25 (CS) serving as a channel stop as described above, the width of the element isolation insulating film can be narrowed and the device size can be reduced as compared with the case where there is no channel stop.

本実施形態において、各半導体領域の導電型を逆にしても、上記と同様に適用可能である。 In this embodiment, even if the conductivity type of each semiconductor region is reversed, the present invention can be applied in the same manner as described above.

本実施形態の半導体装置は、第１半導体領域と前記第３半導体領域にかかるように第４半導体領域が形成されている。
入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じ、第１半導体領域内にキャリアが注入される。これをトリガとして寄生バイポーラトランジスタがオン状態となってサージ電圧を放電することができる。
第４半導体領域は内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。 In the semiconductor device of this embodiment, the fourth semiconductor region is formed so as to cover the first semiconductor region and the third semiconductor region.
When a surge voltage is input to the input pad, a Zener breakdown occurs between the drain region and the fourth semiconductor region, and carriers are injected into the first semiconductor region. With this as a trigger, the parasitic bipolar transistor is turned on and the surge voltage can be discharged.
The fourth semiconductor region can be formed at the same time as the region constituting the internal circuit, so that the manufacturing efficiency can be improved and the internal circuit can be easily protected accurately.

［製造方法］
本実施形態に係る半導体装置の製造方法について説明する。
例えば、Ｐ型の半導体基板２０に、活性領域を区分するように、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）型の素子分離絶縁膜２４（Ｉ）を形成する。
例えば、深さ４００ｎｍの素子分離用溝を形成し、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法などにより溝を埋め込んで酸化シリコンなどの絶縁膜を堆積し、溝の外部の酸化シリコンを除去することなどで形成できる。
ここでは、図２に示しように、ゲート電極となる領域から所定の距離を離間した位置においても形成する。 [Production method]
A method for manufacturing a semiconductor device according to this embodiment will be described.
For example, an STI (Shallow Trench Isolation) type element isolation insulating film 24 (I) is formed on the P type semiconductor substrate 20 so as to partition the active region.
For example, a trench for element isolation having a depth of 400 nm is formed, the trench is filled by a CVD (Chemical Vapor Deposition) method or the like, an insulating film such as silicon oxide is deposited, and silicon oxide outside the trench is removed. it can.
Here, as shown in FIG. 2, it is also formed at a position spaced a predetermined distance from the region to be the gate electrode.

次に、イオン注入法により、Ｐ型ウェルである第１半導体領域２１（ＰＷ）と、Ｎ型ウェルである第２半導体領域２２（ＮＷ１）及び第３半導体領域２３（ＮＷ２）を形成する。
イオン注入においては、適宜レジスト膜をパターン形成してマスクとして用いる。 Next, a first semiconductor region 21 (PW) which is a P-type well, a second semiconductor region 22 (NW1) and a third semiconductor region 23 (NW2) which are N-type wells are formed by ion implantation.
In ion implantation, a resist film is appropriately formed and used as a mask.

例えば、下記の条件でそれぞれリンをイオン注入して第２半導体領域２２（ＮＷ１）及び第３半導体領域２３（ＮＷ２）を形成する。
（１）２．０ＭｅＶ、４．０×１０^１２／ｃｍ^２
（２）９００ｋｅＶ、６．０×１０^１１／ｃｍ^２
（３）４００ｋｅＶ、７．０×１０^１１／ｃｍ^２ For example, phosphorus is ion-implanted under the following conditions to form the second semiconductor region 22 (NW1) and the third semiconductor region 23 (NW2).
(1) 2.0 MeV, 4.0 × 10 ¹² / cm ²
(2) 900 keV, 6.0 × 10 ¹¹ / cm ²
(3) 400 keV, 7.0 × 10 ¹¹ / cm ²

また、例えば、下記の条件でそれぞれホウ素をイオン注入して第１半導体領域２１（ＰＷ）を形成する。
（１）１．２ＭｅＶ、６．０×１０^１２／ｃｍ^２
（２）８００ｋｅＶ、３．０×１０^１２／ｃｍ^２
（３）４００ｋｅＶ、１．０×１０^１２／ｃｍ^２
（４）１５０ｋｅＶ、３．０×１０^１１／ｃｍ^２
上記の第１半導体領域２１、第２半導体領域２２及び第３半導体領域２３は、内部回路を構成する高耐圧ＭＯＳトランジスタのウェルを同様にして、同一の工程で形成することができる。 Further, for example, boron is ion-implanted under the following conditions to form the first semiconductor region 21 (PW).
(1) 1.2 MeV, 6.0 × 10 ¹² / cm ²
(2) 800 keV, 3.0 × 10 ¹² / cm ²
(3) 400 keV, 1.0 × 10 ¹² / cm ²
(4) 150 keV, 3.0 × 10 ¹¹ / cm ²
The first semiconductor region 21, the second semiconductor region 22, and the third semiconductor region 23 can be formed in the same process, similarly to the well of the high voltage MOS transistor constituting the internal circuit.

次に、例えば、素子分離絶縁膜２４の下部に、リンを４００ｋｅＶ、５．０×１０^１２／ｃｍ^２の条件で注入して第５半導体領域２５を形成する。 Next, for example, phosphorus is implanted under the conditions of 400 keV and 5.0 × 10 ¹² / cm ^{2 under} the element isolation insulating film 24 to form the fifth semiconductor region 25.

次に、例えば、熱酸化法などにより第１半導体領域２１を含む半導体基板の表面に酸化シリコンを６０ｎｍの膜厚で形成し、ゲート絶縁膜３１を形成する。
次に、例えばＣＶＤ法によりポリシリコンを成膜し、ゲート電極３２をパターン形成する。 Next, for example, silicon oxide is formed to a thickness of 60 nm on the surface of the semiconductor substrate including the first semiconductor region 21 by a thermal oxidation method or the like, and the gate insulating film 31 is formed.
Next, for example, a polysilicon film is formed by the CVD method, and the gate electrode 32 is patterned.

次に、ゲート電極３２と素子分離絶縁膜２４の間の領域において、ホウ素をイオン注入して、自己整合的に第４半導体領域３０を形成する。この条件は、例えば、４０ｋｅＶ、３．５×１０^１２／ｃｍ^２とする。
また、ゲート電極３２に対して、リンを２０ｋｅＶ、４．０×１０^１５／ｃｍ^２の条件で注入する。 Next, boron is ion-implanted in a region between the gate electrode 32 and the element isolation insulating film 24 to form the fourth semiconductor region 30 in a self-aligning manner. This condition is, for example, 40 keV, 3.5 × 10 ¹² / cm ² .
Further, phosphorus is implanted into the gate electrode 32 under the conditions of ²⁰ keV and 4.0 × 10 ¹⁵ / cm ² .

次に、例えばＣＶＤ法により窒化シリコンを堆積し、第４半導体領域３０を被覆する部分を残すようにパターン加工することで、シリサイド化防止層３５を形成する。
次に、例えばＣＶＤ法により酸化シリコンを堆積し、ゲート電極３２の第２半導体領域２２側の側面を被覆する部分を残すようにエッチバックすることで、サイドウォール絶縁膜３４を形成する。 Next, for example, silicon nitride is deposited by the CVD method, and patterning is performed so as to leave a portion covering the fourth semiconductor region 30, thereby forming the silicidation preventing layer 35.
Next, silicon oxide is deposited by, eg, CVD, and etched back so as to leave a portion covering the side surface of the gate electrode 32 on the second semiconductor region 22 side, thereby forming the sidewall insulating film 34.

次に、サイドウォール絶縁膜３４及び素子分離絶縁膜２４をマスクとして、リンをイオン注入して、自己整合的にソース領域２６及びドレイン領域２８を形成する。この条件は、例えば、１０ｋｅＶ、４．０×１０^１５／ｃｍ^２とする。
次に、例えばスパッタリング法によりタングステンなどの高融点金属を全面に堆積し、シリサイド化のためのアニール処理を行うことで、シリコンまたはポリシリコンが露出していた面上に高融点金属シリサイド層（２７，２９，３３）を形成する。
その後、シリサイド化しなかった未反応の高融点金属を除去する。 Next, phosphorus is ion-implanted using the sidewall insulating film 34 and the element isolation insulating film 24 as a mask to form the source region 26 and the drain region 28 in a self-aligning manner. This condition is, for example, 10 keV, 4.0 × 10 ¹⁵ / cm ² .
Next, a refractory metal such as tungsten is deposited on the entire surface by sputtering, for example, and an annealing process for silicidation is performed, whereby a refractory metal silicide layer (27 , 29, 33).
Thereafter, the unreacted refractory metal that has not been silicided is removed.

次に、中間絶縁膜の形成及びコンタクトホールの開口、プラグ及び上層配線の形成などにより、ドレイン領域２８に入力パッド４０（ＰＡＤ）及び内部回路などを接続し、ゲート電極３２及びソース領域２６を接地する。 Next, the input pad 40 (PAD) and internal circuits are connected to the drain region 28 by forming an intermediate insulating film, opening contact holes, plugs and upper layer wiring, etc., and grounding the gate electrode 32 and the source region 26. To do.

上記において、内部回路が内部回路トランジスタを含んでおり、第４半導体領域３０を形成するステップを、内部回路トランジスタを構成する不純物半導体領域を形成する工程と同時に行うことが好ましい。
従来例に係る製造方法と比較して、工程の数を増加させないで、本実施形態の半導体装置を製造することができる。 In the above, it is preferable that the internal circuit includes an internal circuit transistor, and the step of forming the fourth semiconductor region 30 is performed simultaneously with the step of forming the impurity semiconductor region constituting the internal circuit transistor.
Compared with the manufacturing method according to the conventional example, the semiconductor device of this embodiment can be manufactured without increasing the number of steps.

本実施形態の半導体装置の製造方法は、第１半導体領域と前記第３半導体領域にかかるように形成する第４半導体領域としては、内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。 In the manufacturing method of the semiconductor device of this embodiment, the fourth semiconductor region formed so as to cover the first semiconductor region and the third semiconductor region can be formed simultaneously with the region constituting the internal circuit, and the manufacturing efficiency is improved. In addition to the improvement, it is easy to accurately protect the internal circuit.

＜第１変形例＞
図５は第１変形例に係る半導体装置の平面図である。
ソース領域（ＮＳＤ１）がドレイン領域（ＮＳＤ２）の外周を囲むようなレイアウトで設けられている。ソース領域（ＮＳＤ１）とドレイン領域（ＮＳＤ２）の間に、ゲート電極（Ｇ）及び第４半導体領域（ＰＯＤ）などがレイアウトされている。
ここでは、各領域が矩形の形状となっている。
上記のような構成では、矩形の各辺の方向からサージ電圧のチャージを引き抜くことができ、チャージを引き抜く効率を高めることができる。 <First Modification>
FIG. 5 is a plan view of a semiconductor device according to a first modification.
The source region (NSD1) is provided in a layout that surrounds the outer periphery of the drain region (NSD2). A gate electrode (G), a fourth semiconductor region (POD), and the like are laid out between the source region (NSD1) and the drain region (NSD2).
Here, each region has a rectangular shape.
In the configuration as described above, the surge voltage can be extracted from the direction of each side of the rectangle, and the efficiency of extracting the charge can be increased.

＜第２変形例＞
図６は第２変形例に係る半導体装置の平面図である。
ソース領域（ＮＳＤ１）がドレイン領域（ＮＳＤ２）の外周を囲むようなレイアウトで設けられている。ソース領域（ＮＳＤ１）とドレイン領域（ＮＳＤ２）の間に、ゲート電極（Ｇ）及び第４半導体領域（ＰＯＤ）などがレイアウトされており、特に、ドレイン領域（ＮＳＤ２）とソース領域（ＮＳＤ１）がいずれの場所でも等距離を離間した同心円状のレイアウトで設けられている。
上記のような構成では、全ての方向からサージ電圧のチャージを引き抜くことができ、チャージを引き抜く効率を高めることができる。 <Second Modification>
FIG. 6 is a plan view of a semiconductor device according to a second modification.
The source region (NSD1) is provided in a layout that surrounds the outer periphery of the drain region (NSD2). A gate electrode (G), a fourth semiconductor region (POD), and the like are laid out between the source region (NSD1) and the drain region (NSD2), and in particular, the drain region (NSD2) and the source region (NSD1) Are also provided in a concentric layout at equal distances.
In the configuration as described above, the surge voltage can be extracted from all directions, and the efficiency of extracting the charge can be improved.

＜第２実施形態＞
図７は本実施形態に係る半導体装置の断面図である。
第１実施形態の半導体装置と同様に、ゲート電極３２のソース領域２６側にサイドウォール絶縁膜３４が形成されており、ソース領域２６がサイドウォール絶縁膜３４に対して自己整合的に形成されている。
本実施形態においては、さらに、ゲート電極３２のドレイン領域２８側においてもサイドウォール絶縁膜５０が形成されている。
また、サイドウォール絶縁膜５０に対して自己整合的に、Ｐ型の導電性不純物を第４半導体領域３０より高濃度に含有する第６半導体領域５１が、第４半導体領域３０に接続して形成されている。
第６半導体領域５１の表面に高融点金属シリサイド層５２が形成されている。
ここで、第６半導体領域５１が形成されていることにより、第４半導体領域３０は実質的にゲート電極３２の下部にのみ残された状態となっている。 Second Embodiment
FIG. 7 is a cross-sectional view of the semiconductor device according to the present embodiment.
Similar to the semiconductor device of the first embodiment, a sidewall insulating film 34 is formed on the source region 26 side of the gate electrode 32, and the source region 26 is formed in a self-aligned manner with respect to the sidewall insulating film 34. Yes.
In the present embodiment, a sidewall insulating film 50 is further formed on the drain region 28 side of the gate electrode 32.
In addition, a sixth semiconductor region 51 containing a P-type conductive impurity in a higher concentration than the fourth semiconductor region 30 is connected to the fourth semiconductor region 30 in a self-aligned manner with respect to the sidewall insulating film 50. Has been.
A refractory metal silicide layer 52 is formed on the surface of the sixth semiconductor region 51.
Here, since the sixth semiconductor region 51 is formed, the fourth semiconductor region 30 is substantially left only under the gate electrode 32.

上記の本実施形態に係る半導体装置は、第１実施形態の半導体装置と同様に形成できる。
即ち、サイドウォール絶縁膜３４と同時にサイドウォール絶縁膜５０を形成し、サイドウォール絶縁膜５０に対して自己整合的に、Ｐ型の導電性不純物を第４半導体領域３０より高濃度にイオン注入して、第６半導体領域５１を形成する。
上記を除いて、第１実施形態の半導体装置と同様に形成できる。 The semiconductor device according to this embodiment can be formed in the same manner as the semiconductor device of the first embodiment.
That is, a sidewall insulating film 50 is formed simultaneously with the sidewall insulating film 34, and P-type conductive impurities are ion-implanted in a higher concentration than the fourth semiconductor region 30 in a self-aligned manner with respect to the sidewall insulating film 50. Thus, the sixth semiconductor region 51 is formed.
Except for the above, it can be formed similarly to the semiconductor device of the first embodiment.

上記の第１半導体領域２１、第２半導体領域２２及び第３半導体領域２３は、第１実施形態と同様に、内部回路を構成する高耐圧ＭＯＳトランジスタのウェルを同様にして、同一の工程で形成することができる。
あるいは、本実施形態においては、内部回路を構成する低耐圧の通常のＭＯＳトランジスタのウェルを同様にして、同一の工程で形成することもできる。 The first semiconductor region 21, the second semiconductor region 22, and the third semiconductor region 23 are formed in the same process, similarly to the first embodiment, with the well of the high voltage MOS transistor constituting the internal circuit being the same. can do.
Alternatively, in this embodiment, the well of a low-breakdown voltage normal MOS transistor that constitutes an internal circuit can be formed in the same process in the same manner.

本実施形態の半導体装置は、第１半導体領域と第３半導体領域にかかるように第４半導体領域が形成されている。
入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じ、第１半導体領域内にキャリアが注入される。
これをトリガとして寄生バイポーラトランジスタがオン状態となってサージ電圧を放電することができる。
第４半導体領域は内部回路を構成する領域と同時に形成可能であり、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。 In the semiconductor device of this embodiment, the fourth semiconductor region is formed so as to cover the first semiconductor region and the third semiconductor region.
When a surge voltage is input to the input pad, a Zener breakdown occurs between the drain region and the fourth semiconductor region, and carriers are injected into the first semiconductor region.
With this as a trigger, the parasitic bipolar transistor is turned on and the surge voltage can be discharged.
The fourth semiconductor region can be formed at the same time as the region constituting the internal circuit, so that the manufacturing efficiency can be improved and the internal circuit can be easily protected accurately.

本実施形態の半導体装置の製造方法は、第１半導体領域と第３半導体領域にかかるように形成する第４半導体領域としては、内部回路を構成するトランジスタのＰ型領域と同時に形成可能である。製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能である。 In the manufacturing method of the semiconductor device of this embodiment, the fourth semiconductor region formed so as to cover the first semiconductor region and the third semiconductor region can be formed simultaneously with the P-type region of the transistor constituting the internal circuit. It is easy to improve the manufacturing efficiency and protect the internal circuit accurately.

＜第３変形例＞
図８は第３変形例に係る半導体装置の断面図である。
ゲート電極３２のソース領域２６側の側面における半導体基板の表層部において、第１半導体領域２１と第２半導体領域２２の接合面をまたいで第１半導体領域２１と第２半導体領域２２にかかるように、Ｎ型の第７半導体領域６０（ＮＯＤ）が形成されている。
これを除いて、第１実施形態の半導体装置と同様である。
また、第７半導体領域６０の上方及びゲート電極３２のソース領域２６側の側面を被覆するように、窒化シリコンなどからなるシリサイド化防止層６１が形成されている。
Ｎ型の第７半導体領域６０（ＮＯＤ）は、Ｐ型の第４半導体領域３０（ＰＯＤ）と同様にして反対の導電型の不純物をイオン注入して形成することができる。
シリサイド化防止層６１は、シリサイド化防止層３５と同じ工程で形成することができる。
本変形例の半導体装置は、第１半導体領域と、第２半導体領域及び第７半導体領域との接合から、ソース領域となる拡散層表面に形成されるシリサイド領域およびコンタクトプラグまでの距離を十分に離すことができる。
これにより、発生した熱によるそれらの溶融の懸念が格段に少なくなる。 <Third Modification>
FIG. 8 is a cross-sectional view of a semiconductor device according to a third modification.
In the surface layer portion of the semiconductor substrate on the side surface of the gate electrode 32 on the source region 26 side, the first semiconductor region 21 and the second semiconductor region 22 are covered with the junction surface between the first semiconductor region 21 and the second semiconductor region 22. N-type seventh semiconductor region 60 (NOD) is formed.
Except this, it is the same as the semiconductor device of the first embodiment.
A silicidation preventing layer 61 made of silicon nitride or the like is formed so as to cover the upper side of the seventh semiconductor region 60 and the side surface of the gate electrode 32 on the source region 26 side.
The N-type seventh semiconductor region 60 (NOD) can be formed by ion implantation of impurities of the opposite conductivity type in the same manner as the P-type fourth semiconductor region 30 (POD).
The silicidation preventing layer 61 can be formed in the same process as the silicidation preventing layer 35.
The semiconductor device of this modification has a sufficient distance from the junction of the first semiconductor region, the second semiconductor region, and the seventh semiconductor region to the silicide region and contact plug formed on the surface of the diffusion layer serving as the source region. Can be released.
As a result, there is much less concern about their melting due to the generated heat.

＜第４変形例＞
図９は第４変形例に係る半導体装置の断面図である。
第３変形例の半導体装置と同様であるが、第２半導体領域２２及び第３半導体領域２３の下部に、Ｎ型の第８半導体領域７０及び第９半導体領域７１がそれぞれ設けられていることが異なる。
上記のほか、第３変形例と同様に、Ｎ型の第７半導体領域６０（ＮＯＤ）とシリサイド化防止層６１が形成されている。
第８半導体領域７０及び第９半導体領域７１は、Ｎ型不純物の実効的濃度が第２半導体領域２２及び第３半導体領域２３より高い。
また、第８半導体領域７０及び第９半導体領域７１の間隔は、第２半導体領域２２及び第３半導体領域２３の間隔、即ち、第１半導体領域２１の幅より狭く設けられている。
これによって、より詳細に寄生トランジスタの動作電圧などを制御することができる。 <Fourth Modification>
FIG. 9 is a sectional view of a semiconductor device according to a fourth modification.
Although it is the same as that of the semiconductor device of the third modification, an N-type eighth semiconductor region 70 and a ninth semiconductor region 71 are provided below the second semiconductor region 22 and the third semiconductor region 23, respectively. Different.
In addition to the above, an N-type seventh semiconductor region 60 (NOD) and a silicidation preventing layer 61 are formed as in the third modification.
The eighth semiconductor region 70 and the ninth semiconductor region 71 have an effective concentration of N-type impurities higher than that of the second semiconductor region 22 and the third semiconductor region 23.
Further, the interval between the eighth semiconductor region 70 and the ninth semiconductor region 71 is set narrower than the interval between the second semiconductor region 22 and the third semiconductor region 23, that is, the width of the first semiconductor region 21.
As a result, the operating voltage of the parasitic transistor can be controlled in more detail.

本発明は上記の説明に限定されない。
例えば、ＭＯＳ型のＥＳＤ保護素子を有する半導体装置を想定しているが、それ以外の半導体装置に適用することも可能である。
また、本発明は、静電放電保護素子のみとしても適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the above description.
For example, although a semiconductor device having a MOS type ESD protection element is assumed, the present invention can also be applied to other semiconductor devices.
Further, the present invention can be applied only as an electrostatic discharge protection element.
In addition, various modifications can be made without departing from the scope of the present invention.

図１は本発明の第１実施形態に係る静電放電保護素子を有する回路の回路図である。FIG. 1 is a circuit diagram of a circuit having an electrostatic discharge protection element according to the first embodiment of the present invention. 図２は本発明の第１実施形態に係る静電放電保護素子を有する半導体装置に係る静電放電保護回路部分の平面図である。FIG. 2 is a plan view of an electrostatic discharge protection circuit portion according to the semiconductor device having the electrostatic discharge protection element according to the first embodiment of the present invention. 図３は図２中Ｘ−Ｘ’における断面図である。FIG. 3 is a cross-sectional view taken along line X-X ′ in FIG. 2. 図４は本発明の第１実施形態に係る静電放電保護素子を有する半導体装置の印加電圧Ｖに対するドレイン電流Ｉを示すＩ−Ｖ特性を示すグラフである。FIG. 4 is a graph showing IV characteristics indicating the drain current I with respect to the applied voltage V of the semiconductor device having the electrostatic discharge protection element according to the first embodiment of the present invention. 図５は本発明の第１変形例に係る静電放電保護素子を有する半導体装置の平面図である。FIG. 5 is a plan view of a semiconductor device having an electrostatic discharge protection element according to a first modification of the present invention. 図６は本発明の第２変形例に係る静電放電保護素子を有する半導体装置の平面図である。FIG. 6 is a plan view of a semiconductor device having an electrostatic discharge protection element according to a second modification of the present invention. 図７は本発明の第２実施形態に係る静電放電保護素子を有する半導体装置の断面図である。FIG. 7 is a sectional view of a semiconductor device having an electrostatic discharge protection element according to the second embodiment of the present invention. 図８は本発明の第３変形例に係る静電放電保護素子を有する半導体装置の断面図である。FIG. 8 is a cross-sectional view of a semiconductor device having an electrostatic discharge protection element according to a third modification of the present invention. 図９は本発明の第４変形例に係る静電放電保護素子を有する半導体装置の断面図である。FIG. 9 is a cross-sectional view of a semiconductor device having an electrostatic discharge protection element according to a fourth modification of the present invention. 図１０は従来例に係る保護回路であるＧＧＭＯＳを有する回路の回路図である。FIG. 10 is a circuit diagram of a circuit having GGMOS as a protection circuit according to a conventional example. 図１１（ａ）は図１０に係る保護回路であるＧＧＭＯＳの断面図であり、図１１（ｂ）は対応する平面図である。FIG. 11A is a cross-sectional view of a GGMOS that is a protection circuit according to FIG. 10, and FIG. 11B is a corresponding plan view.

Explanation of symbols

１０…パッド電極、１１…内部回路、１２…静電放電保護素子、１３…ＧＧＭＯＳトランジスタ、１４…ツェナーダイオード、１５…抵抗素子、２０…半導体基板、２１…半導体領域、２２…第２半導体領域、２３…第３半導体領域、２４…素子分離絶縁膜、２５…第５半導体領域、２６…ソース領域、２７…高融点金属シリサイド層、２８…ドレイン領域、２９…高融点金属シリサイド層、３０…第４半導体領域、３１…ゲート絶縁膜、３２…ゲート電極、３３…高融点金属シリサイド層、３４…サイドウォール絶縁膜、３５…シリサイド化防止層、４０…パッド電極、５０…サイドウォール絶縁膜、５１…第６半導体領域、５２…高融点金属シリサイド層、６０…第７半導体領域、６１…シリサイド化防止層、７０…第８半導体領域、７１…第９半導体領域 DESCRIPTION OF SYMBOLS 10 ... Pad electrode, 11 ... Internal circuit, 12 ... Electrostatic discharge protection element, 13 ... GGMOS transistor, 14 ... Zener diode, 15 ... Resistance element, 20 ... Semiconductor substrate, 21 ... Semiconductor region, 22 ... 2nd semiconductor region, 23 ... third semiconductor region, 24 ... element isolation insulating film, 25 ... fifth semiconductor region, 26 ... source region, 27 ... refractory metal silicide layer, 28 ... drain region, 29 ... refractory metal silicide layer, 30 ... first 4 semiconductor region, 31 ... gate insulating film, 32 ... gate electrode, 33 ... refractory metal silicide layer, 34 ... sidewall insulating film, 35 ... silicidation preventing layer, 40 ... pad electrode, 50 ... sidewall insulating film, 51 ... 6th semiconductor region, 52 ... refractory metal silicide layer, 60 ... 7th semiconductor region, 61 ... silicidation prevention layer, 70 ... 8th semiconductor region, 7 ... ninth semiconductor region

Claims

It has an electrostatic discharge protection element that protects the internal circuit.
The electrostatic discharge protection element is:
A first semiconductor region of a first conductivity type formed on a semiconductor substrate;
A second conductivity type second semiconductor region and a third semiconductor region formed on both sides of the first semiconductor region so as to be joined to the first semiconductor region;
A gate electrode formed above the first semiconductor region via an insulating film;
A first conductivity type fourth semiconductor formed over the first semiconductor region and the third semiconductor region across the junction surface of the first semiconductor region and the third semiconductor region in the surface layer portion of the semiconductor substrate. Area,
A source region of a second conductivity type formed in a surface layer portion of the second semiconductor region;
A drain region of a second conductivity type formed in a surface layer portion of the third semiconductor region at a predetermined distance from the fourth semiconductor region;
An element isolation insulating film formed in a surface layer portion of the semiconductor substrate in a region between the fourth semiconductor region and the drain region;
The gate electrode and the source region are grounded;
An input pad connected to the internal circuit is formed connected to the drain region,
When a surge voltage is input to the input pad, a Zener breakdown occurs between the drain region and the fourth semiconductor region, carriers are injected into the first semiconductor region, and the first semiconductor region is injected into the first semiconductor region. A parasitic bipolar transistor composed of the first semiconductor region, the second semiconductor region, and the third semiconductor region is turned on when the carrier is injected to discharge the surge voltage, and the surge voltage A semiconductor device for protecting the internal circuit from the semiconductor device.

The semiconductor device according to claim 1, wherein the fourth semiconductor region is formed in a self-aligned manner with respect to the gate electrode and the element isolation insulating film.

The semiconductor device according to claim 1, wherein a fifth semiconductor region of a second conductivity type is formed in the semiconductor substrate below the element isolation insulating film.

The lateral withstand voltage Vth between the fourth semiconductor region and the drain region and the withstand voltage BVceo of the parasitic bipolar transistor are Vth <BVceo.
The semiconductor device according to claim 1, wherein:

The lateral withstand voltage Vth between the fourth semiconductor region and the drain region and the withstand voltage BVceo of the parasitic bipolar transistor are Vth <BVceo.
The semiconductor device according to claim 1, wherein a distance, a depth, or both of the element isolation insulating film are defined so as to satisfy the following relationship.

A sidewall insulating film is formed on the source region side of the gate electrode,
The semiconductor device according to claim 1, wherein the source region is formed in a self-aligned manner with respect to the sidewall insulating film.

A sidewall insulating film is formed on the drain region side of the gate electrode,
A sixth semiconductor region containing conductive impurities of the first conductivity type in a higher concentration than the fourth semiconductor region is connected to the fourth semiconductor region in a self-aligned manner with respect to the sidewall insulating film. The semiconductor device according to claim 1.

The semiconductor device according to claim 1, wherein the source region is provided in a layout surrounding an outer periphery of the drain region.

2. The semiconductor device according to claim 1, wherein the source region is provided so as to surround an outer periphery of the drain region, and the drain region and the source region are provided in a concentric layout separated at equal distances at any location.

An electrostatic discharge protection element forming step for forming an electrostatic discharge protection element for protecting an internal circuit,
A first conductive type first semiconductor region is formed on a semiconductor substrate, and a second conductive type second semiconductor region and a third semiconductor region are formed on both sides of the first semiconductor region so as to be joined to the first semiconductor region. Forming step;
Forming an element isolation insulating film on a surface layer portion of the semiconductor substrate so as to be separated from a bonding surface between the first semiconductor region and the third semiconductor region in the third semiconductor region;
Forming a gate electrode above the first semiconductor region through an insulating film;
In the surface layer portion of the semiconductor substrate in the region between the gate electrode and the element isolation insulating film, the first semiconductor region and the third semiconductor region are crossed over the junction surface of the first semiconductor region and the third semiconductor region. Forming a first conductivity type fourth semiconductor region in such a manner;
Forming a second conductivity type source region in a surface layer portion of the second semiconductor region;
Forming a drain region of the second conductivity type in a surface layer portion of the third semiconductor region on the side opposite to the side where the fourth semiconductor region is provided;
Connecting the gate electrode and the source region to be grounded, and connecting an input pad connected to the internal circuit to the drain region.

The internal circuit includes an internal circuit transistor;
The method of manufacturing a semiconductor device according to claim 10, wherein the step of forming the fourth semiconductor region is performed simultaneously with the step of forming an impurity semiconductor region constituting the internal circuit transistor.

The method of manufacturing a semiconductor device according to claim 10, wherein in the step of forming the fourth semiconductor region, the fourth semiconductor region is formed in a self-aligned manner with respect to the gate electrode and the element isolation insulating film.

The method of manufacturing a semiconductor device according to claim 10, further comprising forming a fifth semiconductor region of a second conductivity type in the semiconductor substrate below the element isolation insulating film.

A first semiconductor region of a first conductivity type formed on a semiconductor substrate;
A second conductivity type second semiconductor region and a third semiconductor region formed on both sides of the first semiconductor region so as to be joined to the first semiconductor region;
A gate electrode formed above the first semiconductor region via an insulating film;
A first conductivity type fourth semiconductor formed over the first semiconductor region and the third semiconductor region across the junction surface of the first semiconductor region and the third semiconductor region in the surface layer portion of the semiconductor substrate. Area,
A source region of a second conductivity type formed in a surface layer portion of the second semiconductor region;
A drain region of a second conductivity type formed in a surface layer portion of the third semiconductor region at a predetermined distance from the fourth semiconductor region;
An element isolation insulating film formed in a surface layer portion of the semiconductor substrate in a region between the fourth semiconductor region and the drain region;
The gate electrode and the source region are grounded;
An input pad is formed connected to the drain region,
When a surge voltage is input to the input pad, a Zener breakdown occurs between the drain region and the fourth semiconductor region, carriers are injected into the first semiconductor region, and the first semiconductor region is injected into the first semiconductor region. An electrostatic discharge protection in which a parasitic bipolar transistor composed of the first semiconductor region, the second semiconductor region, and the third semiconductor region is turned on to discharge the surge voltage triggered by the injection of the carrier element.