JP2010134689A - 組込みシステム、その再構成方法及びプログラム - Google Patents
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Abstract
【課題】CPUが過負荷状態になった場合でも障害を防止することを可能とする。
【解決手段】構成回路の構成を動的に変更可能な組込みシステムであって、CPU24の負荷状態を監視して過負荷状態を判定する判定手段22と、再構成を指示する指示手段とを有し、割込み処理の許容遅延時間が割込み許容遅延時間に達しているか否かにより、負荷状態を判断し、その負荷状態の判定の結果と、動的構成回路がアイドル状態か否かの判定結果により再構成を指示する。
【選択図】図1
【解決手段】構成回路の構成を動的に変更可能な組込みシステムであって、CPU24の負荷状態を監視して過負荷状態を判定する判定手段22と、再構成を指示する指示手段とを有し、割込み処理の許容遅延時間が割込み許容遅延時間に達しているか否かにより、負荷状態を判断し、その負荷状態の判定の結果と、動的構成回路がアイドル状態か否かの判定結果により再構成を指示する。
【選択図】図1
Description
本発明は、動的に論理構成を変更できる組込みシステム等に関する。
従来サーバー用途などの並列処理、高速処理が要求される高負荷システムでは、マルチCPU構成をとることで並列処理を行い、負荷を各CPUに分散させている。例えば特許文献1に記載のものでは、複数のプロセッサの各々に対応付けられたプロセッサ制御手段は、ペンディング中の割り込みの数を含むトランザクションをI/Oデバイス制御手段に通知する。そして、I/Oデバイス制御手段はこのトランザクションの内容から、現在最も割込み負荷の軽いプロセッサに対する割込み要求の送出制御を行う。
並列処理、高速処理が要求される高負荷システムにおいて、高負荷時にCPUの処理能力を超えてしまうという課題に対する解決方法として、特許文献1などの従来技術では、システムをマルチCPU構成とすることが前提であった。近年、組込み機器向け製品では高機能化、多機能化により複雑な処理が増加しているため、システムの処理能力向上の要求が激しい。
また、消費電力削減も重要な課題であり、これらの要求に対応するためにCPUとDSPや、CPUと動的再構成回路など、CPU以外の演算装置を搭載するシステムや、あるいはマルチCPU構成のシステムが利用され始めている。しかし、ここでのマルチCPU構成は、従来のサーバー用途のように各CPUを汎化して扱うのではなく、各CPUに各々の処理の特徴を持たせた設計となっている。組込み機器ではリソース制約が厳しいため、サーバー用途のように各CPUを汎化させて複数持たせることは適切な方法とは言い難い。そのため組込み機器において特許文献1などの従来技術を適応することは困難である。
そこで本発明では、CPUが過負荷状態になった場合でも障害を防止することを可能とすることを目的とする。
上記課題を解決するために本発明は、構成回路の構成を動的に変更可能な組込みシステムであって、CPUの負荷状態を監視して過負荷状態を判定する判定手段と、前記負荷状態の判定の結果に基づいて、その過負荷状態の場合は再構成を指示する指示手段と、を有することを特徴とする組込みシステム等を提供する。
本発明によれば、ペリフェラルからの割込み要求信号発生時に、CPU過負荷状態を検出した場合は、ペリフェラルの制御用の回路を動的再構成回路にて再構成し、動的再構成回路にてペリフェラルの制御を行うことが可能である。このことにより近年の汎用ペリフェラル制御を行うCPUのサブシステムと、動的再構成回路のサブシステムから構成される組込みシステムにおいて、CPUが過負荷状態になった場合の割込み処理破綻による障害を防止することが可能である。
本発明の実施形態について、以下に図面を用いて説明する。
図1に本発明の実施形態の組込みシステムの構成ブロック図を示す。図1において、組込みシステム1はCPUサブシステム2、動的再構成回路サブシステム3、汎用ペリフェラル群4、割込み受付部21及び負荷判定部22から構成される。また、動的再構成回路制御部23、CPU24、割込み許容遅延時間設定部25、動的再構成回路使用状態レジスタ31、動的再構成回路32及び再構成情報設定部33から構成される。
図1に本発明の実施形態の組込みシステムの構成ブロック図を示す。図1において、組込みシステム1はCPUサブシステム2、動的再構成回路サブシステム3、汎用ペリフェラル群4、割込み受付部21及び負荷判定部22から構成される。また、動的再構成回路制御部23、CPU24、割込み許容遅延時間設定部25、動的再構成回路使用状態レジスタ31、動的再構成回路32及び再構成情報設定部33から構成される。
組込みシステム1において、CPUサブシステム2のCPU24は割込み受付部21、負荷判定部22を経由して汎用ペリフェラル4から割込み要求信号を受け、これを監視して汎用ペリフェラル4の制御を行う。動的再構成回路サブシステム3は再構成情報設定部33の情報をもとに、動的再構成回路32にて適切な回路に変更可能であり、画像処理でのFFT等、特定の演算の高速処理に特化した処理を行う。なお、動的再構成回路使用状態レジスタ31では、動的再構成回路32が処理中もしくはアイドル中といった状態が確認できるものとする。
また、割込み許容遅延時間設定部25は汎用ペリフェラル4の割込み処理について、割込みが発生してから実際に処理が行われるまでの遅延時間として許容できる時間を見積もり、割込み許容遅延時間として各割込みごとに設定しておくものとする。動的再構成回路制御部23では、汎用ペリフェラル4の制御を行う回路構成情報の作成を行う。
また、CPUサブシステム2、動的再構成回路サブシステム3間の通信制御も動的再構成回路制御部23で行う。通信制御の主な内容としては、動的再構成回路使用状態レジスタ31や再構成情報設定部33と、CPUサブシステム2間の情報授受、動的再構成回路32への回路の再構成指示、再構成した回路の実行指示の発行等であるとする。
汎用ペリフェラル4がCPUサブシステム2に対して割込み要求信号を発行すると、割込み受付部21にて割込みを受け付ける。割込み要求信号は負荷判定部22を経由して、CPU24へ出力される。また、負荷判定部22により割込み要求信号をモニタリングし、信号が出力されている時間を計測することで、割込み許容遅延時間設定部25に設定された当該割込み許容遅延時間と比較する。
割込み許容遅延時間内に割込み要求信号が解除されれば、その割込みについてはCPU24で処理できたものとみなす。もし割込み要求信号が出力されたまま、割込み許容遅延時間に達した場合は、CPU24が過負荷状態に陥っているものと判定する。この判定結果に基づいて、動的再構成回路使用状態レジスタ31を参照して動的再構成回路32の使用状態を確認する。
動的再構成回路32がアイドル中であれば、負荷判定部22でCPU24の割込み要求信号の出力を止める。動的再構成回路制御部23にて割込み要求信号に対応した汎用ペリフェラル4の制御を行う回路構成情報を作成し、再構成情報設定部33へ設定した後、動的再構成回路32へ再構成指示を出す。動的再構成回路32は再構成情報設定部33に格納された再構成情報より汎用ペリフェラル4の制御回路を構成し、ペリフェラル制御処理を行う。
また、動的再構成回路使用状態レジスタ31を参照した際に動的再構成回路32が処理中であった場合は、一定時間経過後に再度割込み要求信号をモニタリングする。そして、割込み要求信号が出力されていた場合は、再度動的再構成回路使用状態レジスタ31を参照することを繰り返す。また、汎用ペリフェラル4の制御を行わせたい場合は、負荷判定部22でCPU24の割込み要求信号の出力を止め、動的再構成回路制御部23にて割込み要求信号に対応した汎用ペリフェラル4の制御を行う回路構成情報を作成する。そして、再構成情報設定部33へ設定した後、動的再構成回路32へ強制的な再構成指示を出す。これにより動的再構成回路32は現在の処理を中断し、再構成情報設定部33に格納された再構成情報より汎用ペリフェラル4の制御回路を構成し、ペリフェラル制御処理を行う。
この場合、処理を中断することの影響度はシステムによって異なるが、本実施形態では影響が生じないものとする。また、汎用ペリフェラル群4の制御を行う回路構成情報を割込み処理ごとに作成し、再構成情報設定部33へ全て転送しておくことが事前に可能であれば、過負荷状態に陥った場合はより迅速に処理を進めることが可能になる。ただし、この場合、再構成情報設定部33の容量は増加する。
図2のフローチャートを参照して、動的再構成回路32の処理を強制中断させない場合の動作例を説明する。
割込み受付部21は汎用ペリフェラル4より割込み要求を受けると(図2のステップS1A)、割込み要求信号は負荷判定部22を経由して、CPU24へ出力される(図2のステップS2A)。また、負荷判定部22により割込み要求信号をモニタリングし、割込み許容遅延時間と比較する(図2のステップS3A)。
割込み受付部21は汎用ペリフェラル4より割込み要求を受けると(図2のステップS1A)、割込み要求信号は負荷判定部22を経由して、CPU24へ出力される(図2のステップS2A)。また、負荷判定部22により割込み要求信号をモニタリングし、割込み許容遅延時間と比較する(図2のステップS3A)。
割込み許容遅延時間内に割込み要求信号が解除されれば、その割込みについてはCPU24で処理できたものとみなし、処理は終了する(図2のステップS10A)。割込み要求信号が出力されたまま、割込み許容遅延時間に達した場合(図2のステップS4A)は、CPU24が過負荷状態に陥っているものと判断する。そして、動的再構成回路使用状態レジスタ31を参照して、動的再構成回路32の使用状態を確認する(ステップS5A)。
動的再構成回路32がアイドル中であれば、負荷判定部22でCPU24の割込み要求信号の出力を止める。動的再構成回路制御部23にて割込み要求信号に対応した汎用ペリフェラル4の制御を行う回路構成情報を作成する。再構成情報設定部33へ設定して(図2のステップS7A)再構成指示と、再構成した回路の実行指示を出す(図2のステップS8A)。
動的再構成回路32は、再構成情報設定部33に格納された再構成情報より汎用ペリフェラル4の制御回路を構成し、ペリフェラル制御処理を行い(図2のステップS9A)、処理は終了する(図2のステップS10A)。
また、動的再構成回路32が処理中であった場合は、一定時間経過後に再度割込み要求信号をモニタリングし、割込み要求信号が出力されていた場合は再度、動的再構成回路使用状態レジスタ31を参照することを繰り返す(図2のステップS6A)。
また、動的再構成回路32が処理中であった場合は、一定時間経過後に再度割込み要求信号をモニタリングし、割込み要求信号が出力されていた場合は再度、動的再構成回路使用状態レジスタ31を参照することを繰り返す(図2のステップS6A)。
図3のフローチャートを参照して、動的再構成回路32の処理を強制中断させる場合の動作例を説明する。
割込み受付部21は、汎用ペリフェラル4より割込み要求を受けると(図3のステップS1B)、割込み要求信号は負荷判定部22を経由して、CPU24へ出力される(図3のステップS2B)。また、負荷判定部22により割込み要求信号をモニタリングし、割込み許容遅延時間と比較する(図3のステップS3B)。割込み許容遅延時間内に割込み要求信号が解除されれば、その割込みについてはCPU24で処理できたものとみなし、処理は終了する(図3のステップS10B)。
割込み受付部21は、汎用ペリフェラル4より割込み要求を受けると(図3のステップS1B)、割込み要求信号は負荷判定部22を経由して、CPU24へ出力される(図3のステップS2B)。また、負荷判定部22により割込み要求信号をモニタリングし、割込み許容遅延時間と比較する(図3のステップS3B)。割込み許容遅延時間内に割込み要求信号が解除されれば、その割込みについてはCPU24で処理できたものとみなし、処理は終了する(図3のステップS10B)。
もし割込み要求信号が出力されたまま、割込み許容遅延時間に達した場合(図3のステップS4B)は、負荷判定部22でCPU24の割込み要求信号の出力を止める。そして、動的再構成回路制御部23にて割込み要求信号に対応した汎用ペリフェラル4の制御を行う回路構成情報を作成し、再構成情報設定部33へ設定する(図3のステップS5B)。また、CPU24が過負荷状態に陥っているものと判断し、動的再構成回路使用状態レジスタ31を参照して動的再構成回路32の使用状態を確認する(図3のステップS6B)。
動的再構成回路32がアイドル中であれば、動的再構成回路32へ再構成指示と、再構成した回路の実行指示を出す(図3のステップS7B)。動的再構成回路32は、再構成情報設定部33に格納された再構成情報より汎用ペリフェラル4の制御回路を構成し、ペリフェラル制御処理を行い(図3のステップS9B)、処理は終了する(図3のステップS10B)。また、動的再構成回路32が処理中であれば、動的再構成回路32へ強制再構成指示と、再構成した回路の実行指示を出す(図3のステップS8B)。
動的再構成回路32は現在の処理を中断し、再構成情報設定部33に格納された再構成情報より汎用ペリフェラル4の制御回路を構成し、ペリフェラル制御処理を行い(図3のステップS9B)、処理は終了する(図3のステップS10B)。
動的再構成回路32は現在の処理を中断し、再構成情報設定部33に格納された再構成情報より汎用ペリフェラル4の制御回路を構成し、ペリフェラル制御処理を行い(図3のステップS9B)、処理は終了する(図3のステップS10B)。
ここで、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体をシステム或いは装置に供給し、そのシステム等のコンピュータが記憶媒体からプログラムコードを読み出し実行することによっても達成される。
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、プログラムコード自体及びそのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
プログラムコードを供給するための記憶媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、CD−ROM、CD−R、磁気テープ、不揮発性のメモリカード、ROM等を用いることができる。
また、コンピュータが読み出したプログラムコードの指示に基づき、コンピュータ上で稼動しているOS等が実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに接続された機能拡張ユニット等に備わるメモリに書込まれた後、そのプログラムコードの指示に基づきCPU等が実際の処理を行い、前述した実施形態の機能が実現される場合も含まれる。
さらに、プログラムコードをインターネット等の通信媒体を介してコンピュータに供給される構成も本発明の範疇に含まれる。
1 組込みシステム
2 CPUサブシステム
3 動的再構成回路サブシステム
4 汎用ペリフェラル
21 割込み受付部
22 負荷判定部
23 動的再構成回路制御部
24 CPU
25 割込み許容遅延時間設定部
31 動的再構成回路使用状態レジスタ
32 動的再構成回路
33 再構成情報設定部
2 CPUサブシステム
3 動的再構成回路サブシステム
4 汎用ペリフェラル
21 割込み受付部
22 負荷判定部
23 動的再構成回路制御部
24 CPU
25 割込み許容遅延時間設定部
31 動的再構成回路使用状態レジスタ
32 動的再構成回路
33 再構成情報設定部
Claims (5)
- 構成回路の構成を動的に変更可能な組込みシステムであって、
CPUの負荷状態を監視して過負荷状態を判定する判定手段と、
前記負荷状態の判定の結果に基づいて、その過負荷状態の場合は再構成を指示する指示手段と、を有することを特徴とする組込みシステム。 - 前記構成回路の使用状態を確認し、この構成回路が処理中でない場合に再構成を実行することを特徴とする請求項1に記載の組込みシステム。
- 前記構成回路の使用状態を確認し、この構成回路が処理中であった場合は処理を強制的に中断して再構成を実行することを特徴とする請求項1に記載の組込みシステム。
- 構成回路の構成を動的に変更可能な組込みシステムの再構成方法であって、
CPUの負荷状態を監視して過負荷状態を判定する判定工程と、
前記負荷状態の判定の結果に基づいて、その過負荷状態の場合は再構成を指示する指示工程と、
この指示に基づいて再構成を実行する工程と、を有することを特徴とする組込みシステムの再構成方法。 - 請求項4に記載の組込みシステムの再構成方法の各工程をコンピュータにて実施させるプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008309868A JP2010134689A (ja) | 2008-12-04 | 2008-12-04 | 組込みシステム、その再構成方法及びプログラム |
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---|---|---|---|---|
JP2021089581A (ja) * | 2019-12-04 | 2021-06-10 | 株式会社デンソー | 電子制御装置 |
-
2008
- 2008-12-04 JP JP2008309868A patent/JP2010134689A/ja active Pending
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JP2021089581A (ja) * | 2019-12-04 | 2021-06-10 | 株式会社デンソー | 電子制御装置 |
JP7342669B2 (ja) | 2019-12-04 | 2023-09-12 | 株式会社デンソー | 電子制御装置 |
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