JP2010130826A - Step-up type switching power supply unit - Google Patents
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Abstract
Description
本発明は、入力電圧を昇圧して出力電圧を生成する昇圧型スイッチング電源装置(チョッパ型電源装置)に関するものである。 The present invention relates to a step-up switching power supply device (chopper type power supply device) that boosts an input voltage to generate an output voltage.
図5A〜図5Cは、それぞれ、昇圧型スイッチング電源装置の第1〜第3従来例を示す回路図である。なお、昇圧型スイッチング電源装置に関連する従来技術の一例としては、本願出願人による特許文献1を挙げることができる。
5A to 5C are circuit diagrams showing first to third conventional examples of a step-up switching power supply device, respectively. As an example of the prior art related to the step-up switching power supply,
確かに、上記従来の昇圧型スイッチング電源装置であれば、出力トランジスタM2のオン/オフ制御を行うことにより、入力電圧(図5A〜図5Cでは電源電圧Vcc)を昇圧して所望の出力電圧Voutを得ることが可能である。 Certainly, in the conventional step-up switching power supply, the output voltage of the output transistor M2 is increased by boosting the input voltage (the power supply voltage Vcc in FIGS. 5A to 5C). It is possible to obtain
しかしながら、図5Aに示した昇圧型スイッチング電源装置では、同期整流トランジスタM1に付随する寄生ダイオードD1を介して、電源電圧Vccの入力端から出力電圧Voutの出力端に至る電流リーク経路が存在していた。そのため、昇圧動作の停止中に電源電圧Vccが投入され、出力電圧Voutが電源電圧Vccよりも低い状態になると、同期整流トランジスタM1がオフされていても、上記の電流リーク経路を経由して、出力キャパシタC1に大きな突入電流が流れ込むおそれがあった。このとき、電源電圧Vccを供給する電源(例えばバッテリ)の電流供給能力が小さいと、上記の突入電流に起因して電源電圧Vccが低下してしまうため、電源電圧Vccの供給を受けて駆動する他のICやデバイス(図5A〜図5Cでは不図示)に悪影響を及ぼすおそれがあった。また、図5Bに示した昇圧型スイッチング電源装置でも、出力電圧Voutが電源電圧Vccよりも低い状態では、同期整流ダイオードD2が導通状態となるので、上記と同様の事象を生じるおそれがあった。 However, in the step-up switching power supply device shown in FIG. 5A, there is a current leakage path from the input terminal of the power supply voltage Vcc to the output terminal of the output voltage Vout via the parasitic diode D1 associated with the synchronous rectification transistor M1. It was. Therefore, when the power supply voltage Vcc is turned on while the boosting operation is stopped and the output voltage Vout is lower than the power supply voltage Vcc, even if the synchronous rectification transistor M1 is turned off, There is a possibility that a large inrush current flows into the output capacitor C1. At this time, if the current supply capability of a power supply (for example, a battery) that supplies the power supply voltage Vcc is small, the power supply voltage Vcc is lowered due to the inrush current, and thus the power supply voltage Vcc is supplied for driving. There is a risk of adversely affecting other ICs and devices (not shown in FIGS. 5A to 5C). Further, in the step-up switching power supply device shown in FIG. 5B, when the output voltage Vout is lower than the power supply voltage Vcc, the synchronous rectifier diode D2 is in a conductive state, so that the same event as described above may occur.
なお、図5Cに示した昇圧型スイッチング電源装置であれば、昇圧動作を停止するに際して、同期整流トランジスタM1をオフするとともに、同期整流トランジスタM1のバックゲートとソースとの間に接続されたトランジスタM3をオフとすることにより、寄生ダイオードD1を介した電流リーク経路を遮断することができるので、昇圧動作の停止中における突入電流の発生及び電源電圧Vccの低下については、これを未然に回避することが可能である。しかしながら、本構成から成る昇圧型スイッチング電源装置では、昇圧動作の停止中に電源電圧Vccが投入されても、出力キャパシタC1は一切充電されないので、昇圧動作の起動時に同期整流トランジスタM1をオンした時点で、出力電圧Voutは電源電圧Vccよりも低い状態になっており、出力キャパシタC1には大きな突入電流が流れ込むため、上記と同様、電源電圧Vccの低下を招くおそれがあった。 In the step-up switching power supply device shown in FIG. 5C, when stopping the step-up operation, the synchronous rectification transistor M1 is turned off, and the transistor M3 connected between the back gate and the source of the synchronous rectification transistor M1. Since the current leakage path through the parasitic diode D1 can be cut off by turning off the power supply, the generation of the inrush current and the decrease in the power supply voltage Vcc during the stop of the boosting operation should be avoided in advance. Is possible. However, in the step-up switching power supply device having this configuration, the output capacitor C1 is not charged at all even when the power supply voltage Vcc is turned on while the step-up operation is stopped. Since the output voltage Vout is lower than the power supply voltage Vcc and a large inrush current flows into the output capacitor C1, the power supply voltage Vcc may be lowered as described above.
また、図5Aや図5Cに示した昇圧型スイッチング電源装置では、昇圧動作中に出力端が地絡(接地端やこれに準ずる低電位端への短絡)すると、同期整流トランジスタM1に過電流が流れて破壊に至るおそれがあった。また、図5Bに示した昇圧型スイッチング電源装置でも、地絡によって同期整流ダイオードD2が破壊に至るおそれがあった。 Further, in the step-up switching power supply device shown in FIGS. 5A and 5C, if the output terminal is grounded during the step-up operation (short circuit to the ground terminal or a low potential terminal corresponding thereto), an overcurrent is generated in the synchronous rectification transistor M1. There was a risk of flow and destruction. Further, even in the step-up switching power supply device shown in FIG. 5B, there is a possibility that the synchronous rectifier diode D2 may be destroyed due to a ground fault.
本発明は、上記の問題点に鑑み、起動時における出力キャパシタへの突入電流を低減することが可能な昇圧型スイッチング電源装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a step-up switching power supply device that can reduce an inrush current to an output capacitor at startup.
上記の目的を達成するために、本発明に係る昇圧型スイッチング電源装置は、一端が入力電圧の入力端に接続されたインダクタと、前記インダクタの他端と接地端との間に接続された出力トランジスタと、前記インダクタの他端と出力電圧の出力端との間に接続された同期整流トランジスタと、前記出力電圧の出力端と接地端との間に接続された出力キャパシタと、前記出力トランジスタと前記同期整流トランジスタのスイッチング制御を行う制御部と、を有する昇圧型スイッチング電源装置であって、前記インダクタの他端と前記出力電圧の出力端との間、または、前記入力電圧の入力端と前記出力電圧の出力端との間に、前記同期整流トランジスタよりもオン抵抗値の大きい電流制限トランジスタを有して成り、前記制御部は、スタンバイ状態からアクティブ状態へ移行する際、前記同期整流トランジスタのスイッチング制御を開始するよりも先に、前記電流制限トランジスタを所定期間だけオンさせる構成(第1の構成)とされている。 In order to achieve the above object, a step-up switching power supply according to the present invention includes an inductor having one end connected to an input end of an input voltage and an output connected between the other end of the inductor and a ground end. A transistor, a synchronous rectification transistor connected between the other end of the inductor and an output terminal of the output voltage, an output capacitor connected between an output terminal of the output voltage and a ground terminal, and the output transistor A control unit that performs switching control of the synchronous rectification transistor, and is a step-up switching power supply device that includes the other end of the inductor and the output end of the output voltage, or the input end of the input voltage and the A current limiting transistor having an on-resistance value larger than that of the synchronous rectification transistor is provided between the output terminal of the output voltage and the control unit includes a stamper. When shifting from the state to the active state, prior to starting the switching control of the synchronous rectification transistor is only turned on to configuration (first configuration) a predetermined period said current limit transistor.
なお、上記第1の構成から成る昇圧型スイッチング電源装置は、前記同期整流トランジスタのバックゲートと前記出力電圧の出力端との間に接続された第1のバックゲート制御トランジスタと;前記同期整流トランジスタのバックゲートと前記インダクタの他端との間、または、前記同期整流トランジスタのバックゲートと前記入力電圧の入力端との間に接続された第2のバックゲート制御トランジスタと;を有して成る構成(第2の構成)にするとよい。 The step-up switching power supply device having the first configuration includes: a first back gate control transistor connected between a back gate of the synchronous rectification transistor and an output terminal of the output voltage; and the synchronous rectification transistor. And a second back gate control transistor connected between the back gate of the synchronous rectification transistor and the input terminal of the input voltage. A configuration (second configuration) is preferable.
また、上記第2の構成から成る昇圧型スイッチング電源装置において、前記制御部は、前記スタンバイ状態では、第2バックゲート制御トランジスタをオンとし、前記出力トランジスタ、前記同期整流トランジスタ、前記電流制限トランジスタ、及び、第1バックゲート制御トランジスタをいずれもオフとする一方、前記アクティブ状態では、第1バックゲート制御トランジスタをオンとし、第2バックゲート制御トランジスタ及び前記電流制限トランジスタをいずれもオフとした上で、前記出力トランジスタ及び前記同期整流トランジスタを相補的にスイッチング制御するものであって、さらに、前記スタンバイ状態から前記アクティブ状態へ移行する際、前半の第1起動状態では、第2バックゲート制御トランジスタ及び前記電流制限トランジスタをいずれもオンとし、前記出力トランジスタ、前記同期整流トランジスタ、及び、第1バックゲート制御トランジスタをいずれもオフとする一方、後半の第2起動状態では、第1バックゲート制御トランジスタ及び前記同期整流トランジスタをいずれもオンとし、前記出力トランジスタ、前記電流制限トランジスタ及び、第2バックゲート制御トランジスタをいずれもオフとする構成(第3の構成)にするとよい。 In the step-up switching power supply device having the second configuration, in the standby state, the control unit turns on a second back gate control transistor, the output transistor, the synchronous rectification transistor, the current limiting transistor, While the first back gate control transistor is turned off, in the active state, the first back gate control transistor is turned on, and the second back gate control transistor and the current limiting transistor are both turned off. The output transistor and the synchronous rectification transistor are controlled in a complementary manner, and when the transition from the standby state to the active state is performed, in the first start state of the first half, the second back gate control transistor and The current limiting current All of the transistors are turned on, and the output transistor, the synchronous rectification transistor, and the first back gate control transistor are all turned off, while in the second activation state in the latter half, the first back gate control transistor and the synchronous rectification A configuration in which all the transistors are turned on and all of the output transistor, the current limiting transistor, and the second back gate control transistor are turned off (third configuration) may be employed.
また、上記第1〜第3いずれかの構成から成る昇圧型スイッチング電源装置において、前記制御部は、前記電流制限トランジスタをオンする際、その導通度を徐々に高めていくように、前記電流制限トランジスタのゲート電圧を制御する構成(第4の構成)にするとよい。 Further, in the step-up switching power supply device having any one of the first to third configurations, the control unit, when turning on the current limiting transistor, gradually increases the conductivity of the current limiting transistor. A structure for controlling the gate voltage of the transistor (fourth structure) may be employed.
また、上記第1〜第4いずれかの構成から成る昇圧型スイッチング電源装置は、前記電流制限トランジスタと直列に接続された電流制限抵抗を有して成る構成(第5の構成)にするとよい。 The step-up switching power supply device having any one of the first to fourth configurations may have a configuration (fifth configuration) including a current limiting resistor connected in series with the current limiting transistor.
また、上記第1〜第5いずれかの構成から成る昇圧型スイッチング電源装置は、前記出力電圧の出力端が地絡しているか否かを検出する地絡検出部を有して成り、前記制御部は地絡が検出されたときに、前記同期整流トランジスタをオフさせて、前記電流制限トランジスタをオンさせる構成(第6の構成)にするとよい。 Further, the step-up switching power supply device having any one of the first to fifth configurations includes a ground fault detection unit that detects whether or not the output terminal of the output voltage has a ground fault. The unit may be configured to turn off the synchronous rectification transistor and turn on the current limiting transistor when a ground fault is detected (sixth configuration).
また、上記第1〜第6いずれかの構成から成る昇圧型スイッチング電源装置は、前記出力電圧に応じて変動する帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と、所定の三角波電圧を生成する発振器と、前記誤差電圧と前記三角波電圧を比較してPWM信号を生成するPWMコンパレータと、を有して成り、前記制御部は、前記アクティブ状態では、前記PWM信号に基づいて、前記出力トランジスタ及び前記同期整流トランジスタを相補的にスイッチング制御する構成(第7の構成)にするとよい。 Further, the step-up switching power supply device having any one of the first to sixth configurations generates an error voltage by amplifying a difference between a feedback voltage varying according to the output voltage and a predetermined reference voltage. And an oscillator that generates a predetermined triangular wave voltage, and a PWM comparator that compares the error voltage and the triangular wave voltage to generate a PWM signal, and the control unit is configured to generate the PWM signal in the active state. Based on the signal, the output transistor and the synchronous rectification transistor may be configured to perform complementary switching control (seventh configuration).
本発明に係る昇圧型スイッチング電源装置であれば、起動時における出力キャパシタへの突入電流を低減することが可能となる。
ることが可能となる。
With the step-up switching power supply device according to the present invention, it is possible to reduce the inrush current to the output capacitor during startup.
It is possible to
図1は、本発明に係る昇圧型スイッチング電源装置の一実施形態を示す回路ブロック図である。図1に示す通り、本実施形態の昇圧型スイッチング電源装置は、制御部1と、誤差増幅器2と、発振器3と、PWM[Pulse Width Modulation]コンパレータ4と、地絡検出部5と、同期整流トランジスタM1と、出力トランジスタM2と、第1バックゲート制御トランジスタM3と、第2バックゲート制御トランジスタM4と、電流制限トランジスタM5と、インダクタL1と、出力キャパシタC1と、抵抗R1及び抵抗R2と、を有して成る。
FIG. 1 is a circuit block diagram showing an embodiment of a step-up switching power supply device according to the present invention. As shown in FIG. 1, the step-up switching power supply according to the present embodiment includes a
なお、上記構成要素のうち、インダクタL1、出力キャパシタC1、抵抗R1及びR2以外は半導体装置100に集積化すればよい。その際、半導体装置100には、上記構成要素のほか、他の回路ブロック(低電圧ロックアウト回路や温度保護回路など)を適宜組み込んでも構わない。
Of the above components, components other than the inductor L1, the output capacitor C1, and the resistors R1 and R2 may be integrated in the
トランジスタM1は、Pチャネル型MOS[Metal-Oxide-Semiconductor]電界効果トランジスタであり、そのドレインは、外部端子T1(スイッチ端子)に接続されている。トランジスタM1のソースは、外部端子T2(出力端子)に接続されている。トランジスタM1のゲートは、制御部1の第1ゲート信号出力端に接続されている。なお、図1では描写されていないが、トランジスタM1のドレインとバックゲートとの間には、アノードがドレインに接続され、カソードがバックゲートに接続された形で、寄生ダイオードが付随している。
The transistor M1 is a P-channel MOS [Metal-Oxide-Semiconductor] field effect transistor, and its drain is connected to an external terminal T1 (switch terminal). The source of the transistor M1 is connected to the external terminal T2 (output terminal). The gate of the transistor M1 is connected to the first gate signal output terminal of the
トランジスタM2は、Nチャネル型MOS電界効果トランジスタであり、そのドレインは、外部端子T1に接続されている。トランジスタM2のソース及びバックゲートは、外部端子T3(グランド端子)に接続されている。トランジスタM2のゲートは、制御部1の第2ゲート信号出力端に接続されている。
The transistor M2 is an N-channel MOS field effect transistor, and its drain is connected to the external terminal T1. The source and back gate of the transistor M2 are connected to the external terminal T3 (ground terminal). The gate of the transistor M2 is connected to the second gate signal output terminal of the
トランジスタM3は、Pチャネル型MOS電界効果トランジスタであり、そのドレインは、外部端子T2に接続されている。トランジスタM3のソース及びバックゲートは、トランジスタM1のバックゲートに接続されている。トランジスタM3のゲートは、制御部1の第3ゲート信号出力端に接続されている。
The transistor M3 is a P-channel MOS field effect transistor, and its drain is connected to the external terminal T2. The source and back gate of the transistor M3 are connected to the back gate of the transistor M1. The gate of the transistor M3 is connected to the third gate signal output terminal of the
トランジスタM4は、Pチャネル型MOS電界効果トランジスタであり、そのドレインは外部端子T1に接続されている。トランジスタM4のソース及びバックゲートは、トランジスタM1のバックゲートに接続されている。トランジスタM4のゲートは、制御部1の第4ゲート信号出力端に接続されている。なお、トランジスタM4のドレインは、外部端子T0(電源端子)に接続しても構わない。
The transistor M4 is a P-channel MOS field effect transistor, and its drain is connected to the external terminal T1. The source and back gate of the transistor M4 are connected to the back gate of the transistor M1. The gate of the transistor M4 is connected to the fourth gate signal output terminal of the
トランジスタM5は、トランジスタM1よりもオン抵抗値の大きいPチャネル型MOS電界効果トランジスタであり、そのドレインは、外部端子T1に接続されている。トランジスタM5のソースは、外部端子T2に接続されている。トランジスタM5のゲートは、制御部1の第5ゲート信号出力端に接続されている。トランジスタM5のバックゲートはトランジスタM1のバックゲートに接続されている。なお、トランジスタM5のドレインは、外部端子T0に接続しても構わない。
The transistor M5 is a P-channel MOS field effect transistor having a larger on-resistance value than the transistor M1, and its drain is connected to the external terminal T1. The source of the transistor M5 is connected to the external terminal T2. The gate of the transistor M5 is connected to the fifth gate signal output terminal of the
誤差増幅器2の反転入力端(−)は、外部端子T4(帰還端子)に接続されている。誤差増幅器2の非反転入力端(+)は、参照電圧Vrefの印加端に接続されている。PWMコンパレータ4の非反転入力端(+)は、誤差増幅器2の出力端に接続されている。PWMコンパレータ4の反転入力端(−)は、発振器3の出力端に接続されている。PWMコンパレータ4の出力端は、制御部1のPWM信号入力端に接続されている。
The inverting input terminal (−) of the
地絡検出部5は、外部端子T2が地絡(接地端やこれに準ずる低電位端への短絡)しているか否かを検出する手段であり、図1では、地絡検出部5として、反転入力端(−)が外部端子T2に接続され、非反転端(+)が閾値電圧Vthの印加端に接続され、出力端が制御部1の地絡検出信号入力端に接続されたコンパレータが用いられている。
The ground
半導体装置100の外部において、外部端子T0及びインダクタL1の一端は、それぞれ、入力電圧(図1では電源電圧Vcc)の入力端に接続されている。なお、外部端子T0に与えられた電源電圧Vccは、半導体装置100の内部に集積化されている回路ブロック(図1では、制御部1、誤差増幅器2、発振器3、PWMコンパレータ4、及び、地絡検出部5)の駆動に用いられる。外部端子T1は、インダクタL1の他端に接続されている。外部端子T2は、図示しない負荷に接続されるとともに、出力キャパシタC1を介する経路、及び、抵抗R1と抵抗R2から成る分圧回路を介する経路で、それぞれ接地端に接続されている。外部端子T3は、接地端に接続されている。外部端子T4は、抵抗R1と抵抗R2との接続ノードに接続されている。外部端子T5は、図示しないホスト(セット側CPU[Central Processing Unit]など)のイネーブル信号出力端に接続されている。なお、外部端子T5に与えられたイネーブル信号XSHDNは、制御部1に入力され、昇圧動作のイネーブル/ディセーブル制御に用いられる。
Outside the
まず、上記構成から成る昇圧型スイッチング電源装置の基本動作(昇圧動作)について説明する。 First, the basic operation (step-up operation) of the step-up switching power supply device configured as described above will be described.
トランジスタM2は、制御部1からの第2ゲート電圧に応じてスイッチング制御(開閉制御)される出力トランジスタであり、トランジスタM1は、制御部1からの第1ゲート電圧に応じてスイッチング制御(開閉制御)される同期整流トランジスタである。
The transistor M2 is an output transistor that is switching controlled (opening / closing control) according to the second gate voltage from the
制御部1は、電源電圧Vccを昇圧して出力電圧Voutを得るに際し、トランジスタM3をオンとし、トランジスタM4及びトランジスタM5をいずれもオフとした上で、トランジスタM1とトランジスタM2を相補的にスイッチング制御する。
When the
なお、本明細書中で用いている「相補的」という文言は、トランジスタM1、M2のオン/オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタM1、M2のオン/オフ遷移タイミングに所定の遅延を与えている場合をも含むものとする。 Note that the term “complementary” used in this specification refers to the case where the transistors M1 and M2 are turned on / off in addition to the case where the on / off of the transistors M1 and M2 are completely reversed. The case where a predetermined delay is given to the off transition timing is also included.
トランジスタM2がオン状態にされると、インダクタL1には、トランジスタM2を介して接地端に向けたインダクタ電流ILが流れ、その電気エネルギが蓄えられる。なお、トランジスタM2のオン期間において、すでに出力キャパシタC1に電荷が蓄積されていた場合、外部端子T2に接続される負荷(不図示)には、出力キャパシタC1からの電流が流れることになる。また、このとき、同期整流素子であるトランジスタM1は、トランジスタM2のオン状態に対して相補的にオフ状態とされるため、出力キャパシタC1からトランジスタM2に向けて電流が流れ込むことはない。 When the transistor M2 is turned on, the inductor current IL flows through the inductor L1 toward the ground terminal via the transistor M2, and the electrical energy is stored. Note that if the charge has already been accumulated in the output capacitor C1 during the ON period of the transistor M2, the current from the output capacitor C1 flows through the load (not shown) connected to the external terminal T2. At this time, the transistor M1, which is a synchronous rectifier, is turned off in a complementary manner to the on state of the transistor M2, so that no current flows from the output capacitor C1 toward the transistor M2.
一方、トランジスタM2がオフ状態にされると、インダクタL1に生じた逆起電圧によって、そこに蓄積されていた電気エネルギが放出される。このとき、トランジスタM1はトランジスタM2のオフ状態に対して相補的にオン状態とされるため、外部端子T1からトランジスタM1を介して流れる電流は、外部端子T2から負荷に流れ込むとともに、出力キャパシタC1を介して接地端にも流れ込み、この出力キャパシタC1を充電することになる。上記の動作が繰り返されることによって、負荷には、出力キャパシタC1によって平滑化された出力電圧Voutが供給される。 On the other hand, when the transistor M2 is turned off, the electric energy stored therein is released by the back electromotive voltage generated in the inductor L1. At this time, since the transistor M1 is turned on complementarily to the off state of the transistor M2, the current flowing from the external terminal T1 through the transistor M1 flows into the load from the external terminal T2 and the output capacitor C1. Then, it also flows into the ground terminal and charges the output capacitor C1. By repeating the above operation, the output voltage Vout smoothed by the output capacitor C1 is supplied to the load.
このように、本実施形態の昇圧型スイッチング電源装置は、トランジスタM1、M2のスイッチング制御により、入力電圧Vinを昇圧して出力電圧Voutを生成する。 As described above, the step-up switching power supply according to this embodiment boosts the input voltage Vin and generates the output voltage Vout by switching control of the transistors M1 and M2.
次に、上記構成から成る昇圧型スイッチング電源装置の帰還制御について説明する。 Next, feedback control of the step-up switching power supply device having the above configuration will be described.
誤差増幅器2は、抵抗R1と抵抗R2との接続ノードから引き出される出力帰還電圧Vfb(出力電圧Voutの実際値に相当)と、所定の参照電圧Vref(出力電圧Voutの目標値に相当)との差分を増幅して誤差電圧Verrを生成する。すなわち、誤差電圧Verrの電圧レベルは、出力電圧Voutがその目標値よりも低いほど、高レベルとなる。一方、発振器3は、所定周波数の三角波電圧(鋸波電圧)Vsawを生成する。
The
PWMコンパレータ4は、誤差電圧Verrと三角波電圧Vsawとを比較してPWM信号S1を生成する。すなわち、PWM信号S1のオンデューティ(単位期間に占めるトランジスタM2のオン期間の比)は、誤差電圧Verrと三角波電圧Vsawとの相対的な高低に応じて逐次変動する。具体的に述べると、出力電圧Voutがその目標値よりも低いほど、PWM信号S1のオンデューティは大きくなり、出力電圧Voutがその目標値に近付くにつれて、PWM信号S1のオンデューティは小さくなる。 The PWM comparator 4 compares the error voltage Verr and the triangular wave voltage Vsaw to generate a PWM signal S1. That is, the on-duty (ratio of the on-period of the transistor M2 in the unit period) of the PWM signal S1 sequentially varies according to the relative level of the error voltage Verr and the triangular wave voltage Vsaw. More specifically, as the output voltage Vout is lower than its target value, the on-duty of the PWM signal S1 increases. As the output voltage Vout approaches the target value, the on-duty of the PWM signal S1 decreases.
制御部1は、電源電圧Vccを昇圧して出力電圧Voutを得るに際し、PWM信号S1に応じてトランジスタM1及びトランジスタM2を相補的にスイッチング制御する。具体的に述べると、制御部1は、PWM信号S1のハイレベル期間には、トランジスタM2をオン状態、トランジスタM1をオフ状態とする一方、PWM信号S1のローレベル期間には、トランジスタM2をオフ状態、トランジスタM1をオン状態とする。
When boosting the power supply voltage Vcc to obtain the output voltage Vout, the
このように、本実施形態の昇圧型スイッチング電源装置は、誤差電圧Verrに基づく出力帰還制御により、出力電圧Voutをその目標値に合わせ込むことができる。 As described above, the step-up switching power supply according to the present embodiment can adjust the output voltage Vout to the target value by the output feedback control based on the error voltage Verr.
次に、上記構成から成る昇圧型スイッチング電源装置の起動動作と地絡保護動作について、図2及び図3を参照しながら詳細に説明する。図2は、昇圧型スイッチング電源装置の起動動作を説明するためのタイミングチャートであり、図3は、昇圧型スイッチング電源装置の動作状態とトランジスタM1〜M5のオン/オフ状態との相関図である。なお、図3では、上から順番に、電源電圧Vcc、出力電圧Vout、イネーブル信号XSHDN、インダクタ電流IL、スイッチ電圧Vsw(スイッチ端子T1に現れる電圧)、並びに、トランジスタM1〜M5のゲート電圧(第1〜第5ゲート信号)が描写されている。 Next, the start-up operation and the ground fault protection operation of the step-up switching power supply device configured as described above will be described in detail with reference to FIGS. FIG. 2 is a timing chart for explaining the start-up operation of the step-up switching power supply apparatus, and FIG. 3 is a correlation diagram between the operation state of the step-up switching power supply apparatus and the on / off states of the transistors M1 to M5. . In FIG. 3, in order from the top, the power supply voltage Vcc, the output voltage Vout, the enable signal XSHDN, the inductor current IL, the switch voltage Vsw (voltage appearing at the switch terminal T1), and the gate voltages (first voltages) of the transistors M1 to M5. 1 to 5 gate signals) are depicted.
時刻t1にて、昇圧型スイッチング電源装置に電源電圧Vccが投入されてから、時刻t2にて、イネーブル信号XSHDNがローレベルからハイレベルに立ち上げられるまでの間、昇圧型スイッチング電源装置は、スタンバイ状態(昇圧動作の待機状態)となる。 From time t1 when the power supply voltage Vcc is input to the step-up switching power supply device until time t2 when the enable signal XSHDN is raised from low level to high level, State (standby state of the boosting operation).
上記のスタンバイ状態において、制御部1は、トランジスタM4のみをオンとし、その余のトランジスタM1、トランジスタM2、トランジスタM3、及び、トランジスタM5をいずれもオフとする。すなわち、制御部1は、トランジスタM2とトランジスタM4のゲート電圧をローレベル(GND)とし、トランジスタM1、トランジスタM3、及び、トランジスタM5のゲート電圧をハイレベル(Vcc)とする。
In the standby state, the
このようなゲート電圧制御により、トランジスタM1に付随する寄生ダイオードを介した電流リーク経路を含め、外部端子T1から外部端子T2に至る全ての電流リーク経路を確実に遮断することが可能となる。 By such gate voltage control, it is possible to reliably cut off all current leak paths from the external terminal T1 to the external terminal T2, including the current leak path via the parasitic diode associated with the transistor M1.
また、トランジスタM4をオンさせることにより、トランジスタM1、M3、M4、M5のバックゲートをスタンバイ状態での最高電位点(スイッチ電圧Vsw(=電源電圧Vcc))に接続することができるので、トランジスタM1、M3、M5のオフ状態をより確実なものとすることが可能となる。 Further, by turning on the transistor M4, the back gates of the transistors M1, M3, M4, and M5 can be connected to the highest potential point (switch voltage Vsw (= power supply voltage Vcc)) in the standby state. , M3, and M5 can be more surely turned off.
時刻t2にて、イネーブル信号XSHDNがローレベルからハイレベルに立ち上げられてから、所定期間Xが経過するまでの間(時刻t2〜時刻t3)、昇圧型スイッチング電源装置は、第1起動状態(出力キャパシタC1のプリチャージ状態)となる。 From the time when the enable signal XSHDN is raised from the low level to the high level at time t2, until the predetermined period X elapses (time t2 to time t3), the step-up switching power supply device is in the first activation state ( A precharge state of the output capacitor C1).
上記の第1起動状態において、制御部1は、トランジスタM4及びトランジスタM5をいずれもオンとし、トランジスタM1〜M3をいずれもオフとする。すなわち、制御部1は、トランジスタM2、トランジスタM4、及び、トランジスタM5のゲート電圧をローレベル(GND)とし、トランジスタM1とトランジスタM3のゲート電圧をハイレベル(Vcc)とする。
In the first activation state, the
このようなゲート電圧制御により、スタンバイ状態からアクティブ状態へ移行するに際して、トランジスタM1のスイッチング制御を開始するよりも先に、トランジスタM1よりもオン抵抗値の大きいトランジスタM5を所定期間Xだけオンさせて、トランジスタM5を介する電流経路で出力キャパシタC1を緩やかに充電しておくことができるので、出力キャパシタC1に過大な突入電流が流れ込むことを未然に回避して、電源電圧Vccの低下を防止することが可能となる。 With such gate voltage control, when the switching from the standby state to the active state is performed, the transistor M5 having a larger on-resistance value than the transistor M1 is turned on for a predetermined period X before starting the switching control of the transistor M1. Since the output capacitor C1 can be slowly charged through the current path through the transistor M5, it is possible to prevent an excessive inrush current from flowing into the output capacitor C1 and prevent the power supply voltage Vcc from decreasing. Is possible.
なお、イネーブル信号XSHDNがハイレベルに立ち上げられた時点で、電源電圧Vccが投入されていない場合や、電源電圧Vccが所定の電圧レベルまで上昇していない場合、昇圧型スイッチング電源装置は、電源電圧Vccが所定の電圧レベルに達するのを待ってから、上記の第1起動状態に移行する。 When the power supply voltage Vcc is not turned on when the enable signal XSHDN is raised to a high level, or when the power supply voltage Vcc has not risen to a predetermined voltage level, the step-up switching power supply device After waiting for the voltage Vcc to reach a predetermined voltage level, the state shifts to the first activation state.
また、上記の第1起動状態において、制御部1は、トランジスタM5をオンする際、その導通度を徐々に高めていくように、トランジスタM5のゲート電圧をハイレベル(Vcc)からローレベル(GND)にスイープ制御する構成としてもよい。このような構成とすることにより、トランジスタM5を介して出力キャパシタC1に流れ込む電流を徐々に大きくすることができるので、突入電流をより一層抑制することが可能となる。
In the first activation state, the
時刻t3にて、上記の第1起動状態が満了されてから、さらに所定期間Yが経過するまでの間(時刻t3〜時刻t4)、昇圧型スイッチング電源装置は、第2起動状態(アクティブ状態への移行準備状態)となる。 From time t3 when the first activation state is expired until a predetermined period Y elapses (time t3 to time t4), the step-up switching power supply device is in the second activation state (to the active state). Ready for transition).
上記の第2起動状態において、制御部1は、トランジスタM1及びトランジスタM3をいずれもオンとし、トランジスタM2、トランジスタM4、及び、トランジスタM5をいずれもオフとする。すなわち、制御部1は、トランジスタM1〜M3のゲート電圧をローレベル(GND)とし、トランジスタM4とトランジスタM5のゲート電圧をハイレベル(Vcc)とする。
In the second activation state, the
このようなゲート電圧制御により、アクティブ状態への移行に先立ち、トランジスタM5をオフする際には、これと同時にトランジスタM1がオンされる形となるので、出力キャパシタC1のプリチャージを継続することが可能となる。 By such gate voltage control, when the transistor M5 is turned off prior to the transition to the active state, the transistor M1 is turned on at the same time, so that the precharge of the output capacitor C1 can be continued. It becomes possible.
なお、上記の所定期間X、Yを計時する手段としては、スタンバイ状態の解除と同時にカウント動作を開始するタイマ(カウンタ)を用いる構成としてもよいし、或いは、スタンバイ状態の解除と同時に電圧レベルが緩やかに上昇し始めるソフトスタート電圧Vssをモニタし、ソフトスタート電圧Vssと閾値電圧Vx、Vy(それぞれ所定期間X、Yに相当)との比較結果に基づいて、第1起動状態から第2起動状態への移行処理、及び、第2起動状態からアクティブ状態への移行処理を行う構成としてもよい。 The means for timing the predetermined periods X and Y may be configured to use a timer (counter) that starts a count operation simultaneously with the cancellation of the standby state, or the voltage level is adjusted simultaneously with the cancellation of the standby state. The soft start voltage Vss that starts to rise slowly is monitored, and based on the comparison result between the soft start voltage Vss and the threshold voltages Vx and Vy (corresponding to predetermined periods X and Y, respectively), the first start state to the second start state It is good also as a structure which performs the transfer process to 2nd and the transfer process from a 2nd starting state to an active state.
なお、上記のソフトスタート電圧Vssは、誤差増幅器2の非反転入力端(+)に入力される参照電圧Vrefとして用いてもよいし、或いは、PWMコンパレータ4の非反転入力端(+)に対して、誤差電圧Verrとソフトスタート電圧Vssを並列に入力しておき、PWMコンパレータ4において、誤差電圧Verrとソフトスター電圧Vssのいずれか低い方と、三角波電圧Vsawとを比較する構成としてもよい。
The soft start voltage Vss may be used as the reference voltage Vref input to the non-inverting input terminal (+) of the
時刻t4にて、上記の第2起動状態が満了されると、昇圧型スイッチング電源装置は、アクティブ状態(昇圧動作状態)となる。 When the second activation state is completed at time t4, the step-up switching power supply device enters an active state (step-up operation state).
上記のアクティブ状態において、制御部1は、先述した通り、トランジスタM3をオンとし、トランジスタM4及びトランジスタM5をいずれもオフとした上で、トランジスタM1とトランジスタM2を相補的にスイッチング制御する。すなわち、制御部1は、トランジスタM3のゲート電圧をローレベル(GND)に固定し、また、トランジスタM4とトランジスタM5のゲート電圧をハイレベル(Vout)に固定した上で、トランジスタM1とトランジスタM2のゲート電圧をローレベル(GND)とハイレベル(Vout)の間でパルス駆動する。
In the above active state, as described above, the
このようなゲート電圧制御により、トランジスタM1、M2の相補的なスイッチング制御を行い、入力電圧Vinを昇圧して出力電圧Voutを生成することが可能となる。 By such gate voltage control, complementary switching control of the transistors M1 and M2 can be performed, and the input voltage Vin can be boosted to generate the output voltage Vout.
また、制御部1は、地絡検出部5からの地絡検出信号S2をモニタしており、外部端子T2に地絡が生じていると判断したとき(すなわち、地絡検出信号S2が起動直後以外のタイミングでハイレベルとなっているとき)には、トランジスタM4及びトランジスタM5をいずれもオンとし、トランジスタM1〜M3をいずれもオフとする。すなわち、地絡検出時において、制御部1は、トランジスタM2、トランジスタM4、及び、トランジスタM5のゲート電圧をローレベル(GND)とし、トランジスタM1とトランジスタM3のゲート電圧をハイレベル(Vcc)とする。
The
このようなゲート電圧制御により、地絡検出時には、トランジスタM1よりもオン抵抗値の大きいトランジスタM5を介する経路で電流を流すことができるので、過電流のピーク値を抑えることが可能となる。 With such gate voltage control, when a ground fault is detected, a current can flow through the transistor M5 having a larger on-resistance value than that of the transistor M1, so that the peak value of the overcurrent can be suppressed.
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。 The configuration of the present invention can be variously modified within the scope of the present invention in addition to the above embodiment.
例えば、上記実施形態では、起動時ないしは出力地絡時に流れる電流を抑制するための電流制限素子として、トランジスタM5のみを設けた構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、例えば、図4に示すように、トランジスタM5と直列に接続された電流制限抵抗R3を有して成る構成としても構わない。 For example, in the above-described embodiment, the configuration in which only the transistor M5 is provided as an example of the current limiting element for suppressing the current that flows at the time of start-up or output ground fault is described, but the configuration of the present invention is limited to this. For example, as shown in FIG. 4, it may be configured to have a current limiting resistor R3 connected in series with the transistor M5.
このような構成とすることにより、トランジスタM5のオン抵抗値を極端に大きく設計する必要がなくなるので、素子サイズの縮小に伴うトランジスタM5の耐圧不足などを解消することができる。また、電流制限抵抗R3を用いる構成であれば、レーザトリミングによって、電流制限抵抗R3の抵抗値を任意かつ容易に調整することができるので、半導体装置100の許容損失等に応じた電流制限を実施することが可能となる。
With such a configuration, it is not necessary to design the on-resistance value of the transistor M5 to be extremely large, so that the insufficient withstand voltage of the transistor M5 due to the reduction in the element size can be solved. Further, in the configuration using the current limiting resistor R3, the resistance value of the current limiting resistor R3 can be arbitrarily and easily adjusted by laser trimming. Therefore, the current limitation according to the allowable loss of the
なお、図4では、電流制限抵抗R3をトランジスタM5のソースと外部端子T2との間に挿入した構成を例示したが、その挿入位置についてはこれに限定されるものではなく、トランジスタM5のドレインと外部端子T1(または外部端子T0)との間に挿入してもよいし、上記双方の位置に挿入しても構わない。 4 illustrates the configuration in which the current limiting resistor R3 is inserted between the source of the transistor M5 and the external terminal T2, the insertion position is not limited to this, and the drain of the transistor M5 It may be inserted between the external terminal T1 (or the external terminal T0) or may be inserted in both the above positions.
本発明は、昇圧型スイッチング電源装置の信頼性を高める上で有用な技術であり、入力電圧よりも高い出力電圧が必要な電子機器全て(例えば、ブルーレイディスクドライブなどの光ディスクドライブや、デジタルスチルカメラ/デジタルビデオカメラ/携帯電話などのポータブル機器)に利用可能な技術である。 The present invention is a technique useful for increasing the reliability of a step-up switching power supply device, and is used for all electronic devices that require an output voltage higher than an input voltage (for example, an optical disc drive such as a Blu-ray disc drive, a digital still camera, etc. / Digital video camera / portable equipment such as a mobile phone).
1 制御部
2 誤差増幅器
3 発振器
4 PWMコンパレータ
5 地絡検出部(コンパレータ)
100 半導体装置
M1 同期整流トランジスタ(Pチャネル型MOSトランジスタ)
M2 出力トランジスタ(Nチャネル型MOSトランジスタ)
M3 第1バックゲート制御トランジスタ(Pチャネル型MOSトランジスタ)
M4 第2バックゲート制御トランジスタ(Pチャネル型MOSトランジスタ)
M5 電流制限トランジスタ(Pチャネル型MOSトランジスタ)
L1 インダクタ
C1 出力キャパシタ
R1〜R2 抵抗
R3 電流制限抵抗
T1〜T5 外部端子
DESCRIPTION OF
100 Semiconductor Device M1 Synchronous Rectification Transistor (P-Channel MOS Transistor)
M2 output transistor (N-channel MOS transistor)
M3 First back gate control transistor (P-channel MOS transistor)
M4 Second back gate control transistor (P-channel MOS transistor)
M5 Current limiting transistor (P-channel MOS transistor)
L1 Inductor C1 Output capacitor R1 to R2 Resistor R3 Current limiting resistor T1 to T5 External terminal
Claims (7)
前記インダクタの他端と前記出力電圧の出力端との間、または、前記入力電圧の入力端と前記出力電圧の出力端との間に、前記同期整流トランジスタよりもオン抵抗値の大きい電流制限トランジスタを有して成り、
前記制御部は、スタンバイ状態からアクティブ状態へ移行する際、前記同期整流トランジスタのスイッチング制御を開始するよりも先に、前記電流制限トランジスタを所定期間だけオンさせることを特徴とする昇圧型スイッチング電源装置。 One end of the inductor connected to the input end of the input voltage, the output transistor connected between the other end of the inductor and the ground end, and the other end of the inductor connected to the output end of the output voltage. A step-up switching power supply device comprising: a synchronous rectification transistor; an output capacitor connected between an output terminal of the output voltage and a ground terminal; and a control unit that performs switching control of the output transistor and the synchronous rectification transistor. Because
A current limiting transistor having a larger on-resistance value than the synchronous rectification transistor between the other end of the inductor and the output end of the output voltage or between the input end of the input voltage and the output end of the output voltage Comprising
The step-up switching power supply device wherein the control unit turns on the current limiting transistor for a predetermined period before starting the switching control of the synchronous rectification transistor when shifting from the standby state to the active state .
前記スタンバイ状態では、第2バックゲート制御トランジスタをオンとし、前記出力トランジスタ、前記同期整流トランジスタ、前記電流制限トランジスタ、及び、第1バックゲート制御トランジスタをいずれもオフとする一方、前記アクティブ状態では、第1バックゲート制御トランジスタをオンとし、第2バックゲート制御トランジスタ及び前記電流制限トランジスタをいずれもオフとした上で、前記出力トランジスタ及び前記同期整流トランジスタを相補的にスイッチング制御するものであって、さらに、
前記スタンバイ状態から前記アクティブ状態へ移行する際、前半の第1起動状態では、第2バックゲート制御トランジスタ及び前記電流制限トランジスタをいずれもオンとし、前記出力トランジスタ、前記同期整流トランジスタ、及び、第1バックゲート制御トランジスタをいずれもオフとする一方、後半の第2起動状態では、第1バックゲート制御トランジスタ及び前記同期整流トランジスタをいずれもオンとし、前記出力トランジスタ、前記電流制限トランジスタ、及び、第2バックゲート制御トランジスタをいずれもオフとすることを特徴とする請求項2に記載の昇圧型スイッチング電源装置。 The controller is
In the standby state, the second back gate control transistor is turned on, and the output transistor, the synchronous rectification transistor, the current limiting transistor, and the first back gate control transistor are all turned off, while in the active state, The first back gate control transistor is turned on, the second back gate control transistor and the current limiting transistor are both turned off, and the output transistor and the synchronous rectification transistor are complementarily switched. further,
When shifting from the standby state to the active state, in the first activation state in the first half, both the second back gate control transistor and the current limiting transistor are turned on, the output transistor, the synchronous rectification transistor, and the first While all the back gate control transistors are turned off, in the second activation state in the second half, both the first back gate control transistor and the synchronous rectification transistor are turned on, and the output transistor, the current limiting transistor, and the second 3. The step-up switching power supply device according to claim 2, wherein all of the back gate control transistors are turned off.
前記制御部は、地絡が検出されたときに、前記同期整流トランジスタをオフさせて、前記電流制限トランジスタをオンさせることを特徴とする請求項1〜請求項5のいずれかに記載の昇圧型スイッチング電源装置。 It comprises a ground fault detector for detecting whether or not the output terminal of the output voltage has a ground fault,
The step-up type according to claim 1, wherein the control unit turns off the synchronous rectification transistor and turns on the current limiting transistor when a ground fault is detected. Switching power supply.
前記制御部は、前記アクティブ状態では、前記PWM信号に基づいて、前記出力トランジスタ及び前記同期整流トランジスタを相補的にスイッチング制御することを特徴とする請求項1〜請求項6のいずれかに記載の昇圧型スイッチング電源装置。 An error amplifier that generates an error voltage by amplifying a difference between a feedback voltage that varies according to the output voltage and a predetermined reference voltage, an oscillator that generates a predetermined triangular wave voltage, and the error voltage and the triangular wave voltage are compared. And a PWM comparator for generating a PWM signal,
The said control part performs switching control of the said output transistor and the said synchronous rectification transistor complementarily based on the said PWM signal in the said active state, The Claim 1 characterized by the above-mentioned. Boost switching power supply.
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