JP2010127617A

JP2010127617A - Hold circuit

Info

Publication number: JP2010127617A
Application number: JP2008298986A
Authority: JP
Inventors: Yoshie Ohira; 喜恵大平; Norikazu Ota; 則一太田; Kentaro Mizuno; 健太朗水野; Hiromi Ariyoshi; 博海有吉; Yasuaki Makino; 牧野　　泰明; Kazuyoshi Nagase; 和義長瀬
Original assignee: Denso Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Central R&D Labs Inc
Priority date: 2008-11-25
Filing date: 2008-11-25
Publication date: 2010-06-10
Anticipated expiration: 2028-11-25
Also published as: JP5091092B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a hold circuit capable of suppressing the variation of hold voltage caused by parasitic capacitance of a switch circuit. <P>SOLUTION: The hold circuit includes an input terminal, an output terminal, a capacitance for holding, an impedance converting circuit which is provided between one end of the capacitance for holding and the output terminal and maintains the voltage of the output terminal to be equal to the voltage of the above one end of the capacitance for holding, a comparator circuit which is equipped with a comparison output terminal for output of a comparison signal which changes over between first reference voltage and second reference voltage in accordance with the results of comparison between the voltage of the output terminal and that of the input terminal, the switch circuit including an MOS transistor, which is provided between the input terminal and the above one end of the capacitance for holding and brings about non-continuity when the comparison signal is at the first reference voltage and continuity when the signal is at the second reference voltage, and a capacitance for controlling hold voltage which is provided between the comparison output terminal of the comparator circuit and the above one end of the capacitance for holding. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ホールド回路に関する。 The present invention relates to a hold circuit.

入力信号のピーク電圧を検知し、検知したピーク電圧を保持し続けるピークホールド回路が知られている。ピークホールド回路は例えば特許文献１に記載されている。 A peak hold circuit that detects a peak voltage of an input signal and keeps the detected peak voltage is known. The peak hold circuit is described in Patent Document 1, for example.

図７は特許文献１に記載されているピークホールド回路７００を示している。ピークホールド回路７００は、スイッチ回路７０２と、保持用キャパシタ７０４と、オペアンプ７０６と、コンパレータ７０８と、インバータ７１０を備えている。スイッチ回路７０２は、ｐＭＯＳトランジスタ７１２と、ｎＭＯＳトランジスタ７１４を備えている。 FIG. 7 shows a peak hold circuit 700 described in Patent Document 1. The peak hold circuit 700 includes a switch circuit 702, a holding capacitor 704, an operational amplifier 706, a comparator 708, and an inverter 710. The switch circuit 702 includes a pMOS transistor 712 and an nMOS transistor 714.

図７のピークホールド回路７００は以下のような動作をする。保持用キャパシタ７０４に充電がなされていない状態では、ピークホールド回路７００の出力端子における電圧Ｖ_ＯＵＴは接地電位（ＧＮＤ）である。ピークホールド回路７００の入力端子に信号Ｖ_ＩＮが入力されると、コンパレータ７０８の出力信号がＬＯ電位（ＧＮＤ）に切換わり、スイッチ回路７０２のｐＭＯＳトランジスタ７１２とｎＭＯＳトランジスタ７１４がいずれもオンとなり、スイッチ回路７０２が導通する。これによって、保持用キャパシタ７０４に入力信号Ｖ_ＩＮが印加され、保持用キャパシタ７０４が充電されていく。保持用キャパシタ７０４が充電されていくのに伴って、ピークホールド回路７００の出力信号Ｖ_ＯＵＴは入力信号Ｖ_ＩＮに追従して上昇していく。 The peak hold circuit 700 of FIG. 7 operates as follows. In a state in which the holding capacitor 704 is not charged, the voltage _{VOUT at} the output terminal of the peak hold circuit 700 is the ground potential (GND). When the signal _VIN is input to the input terminal of the peak hold circuit 700, the output signal of the comparator 708 is switched to the LO potential (GND), both the pMOS transistor 712 and the nMOS transistor 714 of the switch circuit 702 are turned on, and the switch Circuit 702 conducts. As a result, the input signal _VIN is applied to the holding capacitor 704, and the holding capacitor 704 is charged. As the holding capacitor 704 is charged, the output signal _VOUT of the peak hold circuit 700 rises following the input signal _VIN .

入力信号Ｖ_ＩＮの電圧が上昇傾向にある間は、入力信号Ｖ_ＩＮは出力信号Ｖ_ＯＵＴよりも高いので、コンパレータ７０８の出力信号はＬＯ電位（ＧＮＤ）に維持される。スイッチ回路７０２の導通が維持され、保持用キャパシタ７０４が保持しているホールド電圧も、ピークホールド回路７００の出力信号Ｖ_ＯＵＴの電圧も、入力信号Ｖ_ＩＮの電圧上昇に追従して上昇していく。 While the voltage of the input signal _VIN tends to increase, the input signal _VIN is higher than the output signal _VOUT , so that the output signal of the comparator 708 is maintained at the LO potential (GND). The continuity of the switch circuit 702 is maintained, and the hold voltage held by the holding capacitor 704 and the voltage of the output signal _VOUT of the peak hold circuit 700 increase following the voltage increase of the input signal _VIN. .

入力信号Ｖ_ＩＮが上昇傾向から下降傾向に切換わると、入力信号Ｖ_ＩＮが出力信号Ｖ_ＯＵＴよりも低くなり、コンパレータ７０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）へ切換わる。これによって、スイッチ回路７０２のｐＭＯＳトランジスタ７１２とｎＭＯＳトランジスタ７１４がいずれもオフとなり、スイッチ回路７０２が導通から非導通に切換わって、保持用キャパシタ７０４に入力信号Ｖ_ＩＮが印加されなくなる。保持用キャパシタ７０４が保持するホールド電圧は入力信号Ｖ_ＩＮのピーク電圧に維持されて、出力信号Ｖ_ＯＵＴも入力信号Ｖ_ＩＮのピーク電圧に維持される。 When the input signal _VIN is switched from an increasing tendency to a decreasing tendency, the input signal _VIN becomes lower than the output signal _VOUT , and the output signal of the comparator 708 is switched from the LO potential (GND) to the HI potential (V _dd ). . As a result, both the pMOS transistor 712 and the nMOS transistor 714 of the switch circuit 702 are turned off, the switch circuit 702 is switched from conduction to non-conduction, and the input signal _VIN is not applied to the holding capacitor 704. The hold voltage held by the holding capacitor 704 is maintained at the peak voltage of the input signal _VIN , and the output signal _VOUT is also maintained at the peak voltage of the input signal _VIN .

特開平１−９４２６８号公報JP-A-1-94268

図７のピークホールド回路７００では、スイッチ回路７０２が導通から非導通に切換わる際に、ｐＭＯＳトランジスタ７１２の寄生容量と、ｎＭＯＳトランジスタ７１４の寄生容量によって、保持用キャパシタ７０４が保持しているホールド電圧に変動が生じる。図８の線８０２は、スイッチ回路７０２が導通から非導通に切換わる際の、保持用キャパシタ７０４のホールド電圧の変動を示している。入力信号Ｖ_ＩＮのピーク電圧が大きく、従って保持用キャパシタ７０４が保持しているホールド電圧が高くなると、ｐＭＯＳトランジスタ７１２の寄生容量が大きくなり、ｎＭＯＳトランジスタ７１４の寄生容量が小さくなる。特に入力信号Ｖ_ＩＮのピーク電圧が非常に大きく、ｎＭＯＳトランジスタ７１４の動作範囲を超える場合（図８のＡ３の場合）には、この傾向が顕著に現れる。このように、入力信号Ｖ_ＩＮのピーク電圧が大きい場合には、スイッチ回路７０２が導通から非導通に切換わる際に、保持用キャパシタ７０４が保持するホールド電圧は増加する。図９は入力信号Ｖ_ＩＮのピーク電圧が大きく、スイッチ回路７０２が切換わる際に保持用キャパシタ７０４のホールド電圧が増加する場合の、ピークホールド回路７００の出力信号Ｖ_ＯＵＴの経時的な変化を示している。図９において線９０２は入力信号Ｖ_ＩＮの経時的な変化を示し、線９０４は出力信号Ｖ_ＯＵＴの経時的な変化を示す。図９に示すように、スイッチ回路７０２の切換わりによって保持用キャパシタ７０４のホールド電圧が増加する場合は、ピークホールド回路７００の出力信号Ｖ_ＯＵＴは入力信号Ｖ_ＩＮのピーク電圧よりわずかに高い電圧を安定して保持し続ける。 In the peak hold circuit 700 of FIG. 7, when the switch circuit 702 switches from conduction to non-conduction, the hold voltage held by the holding capacitor 704 by the parasitic capacitance of the pMOS transistor 712 and the parasitic capacitance of the nMOS transistor 714. Variation occurs. A line 802 in FIG. 8 shows the fluctuation of the hold voltage of the holding capacitor 704 when the switch circuit 702 is switched from conduction to non-conduction. When the peak voltage of the input signal _VIN is large and therefore the hold voltage held by the holding capacitor 704 is high, the parasitic capacitance of the pMOS transistor 712 is large and the parasitic capacitance of the nMOS transistor 714 is small. In particular, when the peak voltage of the input signal _VIN is very large and exceeds the operating range of the nMOS transistor 714 (in the case of A3 in FIG. 8), this tendency appears remarkably. In this way, when the peak voltage of the input signal _VIN is large, the hold voltage held by the holding capacitor 704 increases when the switch circuit 702 is switched from conduction to non-conduction. FIG. 9 shows the change over time of the output signal _VOUT of the peak hold circuit 700 when the peak voltage of the input signal _VIN is large and the hold voltage of the holding capacitor 704 increases when the switch circuit 702 is switched. ing. In FIG. 9, a line 902 indicates a change with time of the input signal _VIN , and a line 904 indicates a change with time of the output signal _VOUT . As shown in FIG. 9, when the hold voltage of the holding capacitor 704 increases due to the switching of the switch circuit 702, the output signal _VOUT of the peak hold circuit 700 has a voltage slightly higher than the peak voltage of the input signal _VIN. Keep stable.

上記とは異なり、入力信号Ｖ_ＩＮのピーク電圧が小さく、従って保持用キャパシタ７０４が保持しているホールド電圧が低くなると、ｐＭＯＳトランジスタ７１２の寄生容量は小さくなり、ｎＭＯＳトランジスタ７１４の寄生容量は大きくなる。特に入力信号Ｖ_ＩＮのピーク電圧が非常に小さく、ｐＭＯＳトランジスタ７１２の動作範囲を下回る場合（図８のＡ１の場合）には、この傾向が顕著に現れる。このように、入力信号Ｖ_ＩＮのピーク電圧が小さい場合には、図８に示すように、スイッチ回路７０２が導通から非導通に切換わる際に、保持用キャパシタ７０４が保持するホールド電圧は減少する。図１０は入力信号Ｖ_ＩＮのピーク電圧が小さく、スイッチ回路７０２が切換わる際に保持用キャパシタ７０４のホールド電圧が減少する場合の、ピークホールド回路７００の出力信号Ｖ_ＯＵＴの経時的な変化を示している。図１０において線１００２は入力信号Ｖ_ＩＮの経時的な変化を示し、線１００４は出力信号Ｖ_ＯＵＴの経時的な変化を示す。図１０に示すように、スイッチ回路７０２の切換わりによって保持用キャパシタ７０４のホールド電圧が減少する場合は、出力信号Ｖ_ＯＵＴが急激に低下することで、入力信号Ｖ_ＩＮが下降傾向にある場合でも、再び入力信号Ｖ_ＩＮの電圧が出力信号Ｖ_ＯＵＴの電圧よりも高くなってしまう。この場合、入力信号Ｖ_ＩＮが下降傾向にあるにも関わらず、コンパレータ７０８の出力信号が再びＨＩ電位（Ｖ_ｄｄ）からＬＯ電位（ＧＮＤ）に切換わってしまい、スイッチ回路７０２が導通してしまう。スイッチ回路７０２が導通すると、保持用キャパシタ７０４には下降傾向にある入力信号Ｖ_ＩＮが印加され、本来のピーク電圧よりも低い入力信号Ｖ_ＩＮの電圧に追従してしまう。その後、入力信号Ｖ_ＩＮがさらに低下して出力信号Ｖ_ＯＵＴよりも低くなると、再びコンパレータ７０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）に切換わり、スイッチ回路７０２が導通から非導通に切換わり、スイッチ回路７０２の寄生容量によって保持用キャパシタ７０４のホールド電圧と出力信号Ｖ_ＯＵＴの電圧がさらに低下する。このような出力信号Ｖ_ＯＵＴの段階的な低下は、入力信号Ｖ_ＩＮの低下速度がピークホールド回路７００のオペアンプ７０６、コンパレータ７０８、スイッチ回路７０２の状態遷移速度を越えるまで繰り返される。このように、スイッチ回路７０２の切換わりの際にホールド電圧が低下してしまうと、ピークホールド回路７００は入力信号Ｖ_ＩＮのピーク電圧を安定して保持し続けることができない。 Unlike the above, when the peak voltage of the input signal _VIN is small, and the hold voltage held by the holding capacitor 704 is low, the parasitic capacitance of the pMOS transistor 712 is small and the parasitic capacitance of the nMOS transistor 714 is large. . In particular, when the peak voltage of the input signal _VIN is very small and falls below the operating range of the pMOS transistor 712 (in the case of A1 in FIG. 8), this tendency appears remarkably. Thus, when the peak voltage of the input signal _VIN is small, as shown in FIG. 8, when the switch circuit 702 is switched from conduction to non-conduction, the hold voltage held by the holding capacitor 704 decreases. . FIG. 10 shows the change over time of the output signal _VOUT of the peak hold circuit 700 when the peak voltage of the input signal _VIN is small and the hold voltage of the holding capacitor 704 decreases when the switch circuit 702 is switched. ing. In FIG. 10, a line 1002 indicates a change with time of the input signal _VIN , and a line 1004 indicates a change with time of the output signal _VOUT . As shown in FIG. 10, when the hold voltage of the holding capacitor 704 decreases due to the switching of the switch circuit 702, the output signal _VOUT decreases rapidly, so that the input signal _VIN tends to decrease. Again, the voltage of the input signal _VIN becomes higher than the voltage of the output signal _VOUT . In this case, the output signal of the comparator 708 is switched again from the HI potential (V _dd ) to the LO potential (GND) even though the input signal _VIN tends to decrease, and the switch circuit 702 becomes conductive. . When the switch circuit 702 is turned on, the input signal _VIN that tends to decrease is applied to the holding capacitor 704 and follows the voltage of the input signal _VIN that is lower than the original peak voltage. After that, when the input signal _VIN further decreases and becomes lower than the output signal _VOUT , the output signal of the comparator 708 is switched again from the LO potential (GND) to the HI potential (V _dd ), and the switch circuit 702 is turned off. Switching to conduction causes the hold voltage of the holding capacitor 704 and the voltage of the output signal _VOUT to further decrease due to the parasitic capacitance of the switch circuit 702. Such stepwise decrease of the output signal _VOUT is repeated until the decrease rate of the input signal _VIN exceeds the state transition speed of the operational amplifier 706, the comparator 708, and the switch circuit 702 of the peak hold circuit 700. As described above, if the hold voltage is lowered when the switch circuit 702 is switched, the peak hold circuit 700 cannot keep the peak voltage of the input signal _VIN stably.

入力信号Ｖ_ＩＮのピーク電圧が低い場合であっても、入力信号Ｖ_ＩＮのピーク電圧を安定して保持し続けることが可能な技術が待望されている。 Even when the peak voltage of the input signal _VIN is low, there is a need for a technique that can stably hold the peak voltage of the input signal _VIN .

本発明は上記の課題を解決する。すなわち本発明は、スイッチ回路の寄生容量に起因するホールド電圧の変動を抑制することが可能なホールド回路を提供することを目的とする。 The present invention solves the above problems. That is, an object of the present invention is to provide a hold circuit that can suppress a change in hold voltage caused by the parasitic capacitance of the switch circuit.

本発明は入力端子と出力端子を備えるホールド回路として具現化される。そのホールド回路は、保持用容量と、前記保持用容量の一端と前記出力端子の間に設けられており、前記出力端子の電圧を前記保持用容量の前記一端の電圧に等しく維持するインピーダンス変換回路と、前記出力端子の電圧と前記入力端子の電圧の比較結果に応じて、第１基準電圧と第２基準電圧の間で切り替わる比較信号を出力する比較出力端子を備える比較回路と、前記入力端子と前記保持用容量の前記一端の間に設けられており、前記比較信号が第１基準電圧の場合に非導通とし、前記比較信号が第２基準電圧の場合に導通する、ＭＯＳトランジスタを含むスイッチ回路と、前記比較回路の前記比較出力端子と前記保持用容量の前記一端の間に設けられたホールド電圧制御用容量を備えている。 The present invention is embodied as a hold circuit having an input terminal and an output terminal. The hold circuit is provided between a holding capacitor and one end of the holding capacitor and the output terminal, and maintains an voltage at the output terminal equal to a voltage at the one end of the holding capacitor. A comparison circuit including a comparison output terminal that outputs a comparison signal that switches between a first reference voltage and a second reference voltage according to a comparison result between the voltage of the output terminal and the voltage of the input terminal; and the input terminal And a switch including a MOS transistor that is non-conductive when the comparison signal is a first reference voltage and is conductive when the comparison signal is a second reference voltage And a hold voltage control capacitor provided between the comparison output terminal of the comparison circuit and the one end of the holding capacitor.

上記のホールド回路では、スイッチ回路が導通している間、入力端子への入力信号に追従して保持用容量が充電されていく。スイッチ回路が導通から非導通に切換わると、入力信号が変動しても保持用容量が保持するホールド電圧は保持される。例えば比較回路が出力する比較信号が、出力端子の電圧が入力端子の電圧よりも低い場合に第２基準電圧となり、出力端子の電圧が入力端子の電圧よりも高い場合に第１基準電圧となる場合には、上記のホールド回路はピークホールド回路として動作する。この場合、出力端子の電圧が入力端子の電圧よりも低い間はスイッチ回路が導通し、出力端子の電圧が入力端子の電圧よりも高い間はスイッチ回路が非導通となる。インピーダンス変換回路によって、出力端子における出力信号は保持用容量が保持するホールド電圧と等しくなるように維持されている。この場合、上記のホールド回路は、入力信号がピークに達するまでは出力信号が入力信号に追従して変化し、入力信号がピークに達した後は、入力信号のピーク電圧を保持し続ける。 In the hold circuit, the holding capacitor is charged following the input signal to the input terminal while the switch circuit is conducting. When the switch circuit is switched from conduction to non-conduction, the hold voltage held by the holding capacitor is held even if the input signal fluctuates. For example, the comparison signal output from the comparison circuit becomes the second reference voltage when the voltage at the output terminal is lower than the voltage at the input terminal, and becomes the first reference voltage when the voltage at the output terminal is higher than the voltage at the input terminal. In some cases, the hold circuit operates as a peak hold circuit. In this case, the switch circuit is turned on while the voltage at the output terminal is lower than the voltage at the input terminal, and the switch circuit is turned off while the voltage at the output terminal is higher than the voltage at the input terminal. The output signal at the output terminal is maintained by the impedance conversion circuit so as to be equal to the hold voltage held by the holding capacitor. In this case, the hold circuit changes the output signal following the input signal until the input signal reaches a peak, and continues to hold the peak voltage of the input signal after the input signal reaches the peak.

上記のホールド回路では、スイッチ回路が導通から非導通に切換わる際に、スイッチ回路のＭＯＳトランジスタの寄生容量によって、保持用容量が保持しているホールド電圧が変動する。しかしながら、上記のホールド回路では、比較回路が出力する比較信号が第２基準電圧から第１基準電圧に切換わる際に、ホールド電圧制御用容量によってもホールド電圧が変動し、スイッチ回路のＭＯＳトランジスタの寄生容量によるホールド電圧の変動が補償される。上記のホールド回路では、スイッチ回路が導通から非導通へ切換わる際に、保持用容量のホールド電圧が大きく変動することがないので、入力信号のピーク電圧とほぼ同じ電圧を安定して保持し続けることができる。 In the above hold circuit, when the switch circuit is switched from conduction to non-conduction, the hold voltage held by the holding capacitor varies due to the parasitic capacitance of the MOS transistor of the switch circuit. However, in the above hold circuit, when the comparison signal output from the comparison circuit is switched from the second reference voltage to the first reference voltage, the hold voltage also varies depending on the hold voltage control capacitor, and the MOS transistor of the switch circuit Variations in hold voltage due to parasitic capacitance are compensated. In the above hold circuit, when the switch circuit is switched from conduction to non-conduction, the hold voltage of the holding capacitor does not fluctuate greatly, so that the voltage almost the same as the peak voltage of the input signal is stably held. be able to.

上記のホールド回路は、前記比較回路の前記比較出力端子と前記ホールド電圧制御用容量の間に設けられたレベル変換回路をさらに備えており、前記レベル変換回路が、前記比較信号が第１基準電圧の場合に前記ホールド電圧制御用容量に第１基準電圧を印加し、前記比較信号が第２基準電圧の場合に前記ホールド電圧制御用容量に前記出力端子の電圧に等しい電圧を印加することが好ましい。 The hold circuit further includes a level conversion circuit provided between the comparison output terminal of the comparison circuit and the hold voltage control capacitor, and the level conversion circuit has the comparison signal as a first reference voltage. In this case, it is preferable that a first reference voltage is applied to the hold voltage control capacitor, and a voltage equal to the voltage of the output terminal is applied to the hold voltage control capacitor when the comparison signal is a second reference voltage. .

スイッチ回路のＭＯＳトランジスタの寄生容量に起因するホールド電圧の変動は、スイッチ回路が導通から非導通に切換わる際のホールド電圧の大きさに応じて変化する。例えば、スイッチ回路が導通から非導通に切換わる際に、ホールド電圧の大きさが第１基準電圧に近ければ、ＭＯＳトランジスタの寄生容量に蓄えられている電荷が少なく、寄生容量に起因するホールド電圧の変動は小さなものとなる。逆に、スイッチ回路が導通から非導通に切換わる際に、ホールド電圧の大きさが第２基準電圧に近いと、ＭＯＳトランジスタの寄生容量に蓄えられている電荷が多く、寄生容量に起因するホールド電圧の変動は大きなものとなる。上記のホールド回路では、このような寄生容量の特性に応じて、ホールド電圧制御用容量によるホールド電圧の変動を、ホールド電圧の大きさに応じて変化させている。すなわち、上記のホールド回路では、比較回路が出力する比較信号が第２基準電圧から第１基準電圧に切換わる際に、ホールド電圧の大きさが第１基準電圧に近ければ、ホールド電圧制御用容量にそれほど大きな電圧変動が生じず、ホールド電圧に及ぼす影響は小さい。逆に、比較回路が出力する比較信号が第２基準電圧から第１基準電圧に切換わる際に、ホールド電圧の大きさが第２基準電圧に近いと、ホールド電圧制御用容量に大きな電圧変動が生じ、ホールド電圧を大きく変動させる。このように、上記のホールド回路によれば、スイッチ回路が導通から非導通に切換わる際に、ホールド電圧の大小に関わらず、スイッチ回路の寄生容量による影響をホールド制御用容量によって一様に打ち消すことができる。このような構成とすることによって、スイッチ回路の寄生容量によるホールド電圧の変動を防ぎつつ、ホールド電圧制御用容量によるホールド電圧の過剰な変動を抑制することができる。 The variation of the hold voltage due to the parasitic capacitance of the MOS transistor of the switch circuit changes according to the magnitude of the hold voltage when the switch circuit is switched from conduction to non-conduction. For example, when the switch circuit switches from conduction to non-conduction, if the magnitude of the hold voltage is close to the first reference voltage, the charge stored in the parasitic capacitance of the MOS transistor is small, and the hold voltage caused by the parasitic capacitance The fluctuation of is small. Conversely, when the switch circuit switches from conduction to non-conduction, if the magnitude of the hold voltage is close to the second reference voltage, a large amount of charge is stored in the parasitic capacitance of the MOS transistor, and the hold caused by the parasitic capacitance Voltage fluctuations are significant. In the hold circuit described above, the fluctuation of the hold voltage due to the hold voltage control capacitor is changed according to the magnitude of the hold voltage in accordance with the characteristics of the parasitic capacitance. That is, in the above hold circuit, if the magnitude of the hold voltage is close to the first reference voltage when the comparison signal output from the comparison circuit is switched from the second reference voltage to the first reference voltage, the hold voltage control capacitor The voltage fluctuation is not so large and the influence on the hold voltage is small. Conversely, when the comparison signal output from the comparison circuit is switched from the second reference voltage to the first reference voltage, if the hold voltage is close to the second reference voltage, a large voltage fluctuation occurs in the hold voltage control capacitor. Occurs, and the hold voltage is greatly changed. Thus, according to the hold circuit described above, when the switch circuit is switched from conduction to non-conduction, regardless of the magnitude of the hold voltage, the influence of the parasitic capacitance of the switch circuit is uniformly canceled by the hold control capacitor. be able to. With such a configuration, it is possible to suppress an excessive variation in the hold voltage due to the hold voltage control capacitor while preventing a variation in the hold voltage due to the parasitic capacitance of the switch circuit.

上記のホールド回路は、前記レベル変換回路と前記保持用容量の前記一端の間に設けられた第２ホールド電圧制御用容量をさらに備えており、前記レベル変換回路が、前記比較信号が第１基準電圧の場合に前記第２ホールド電圧制御用容量に第２基準電圧を印加し、前記比較信号が第２基準電圧の場合に前記第２ホールド電圧制御用容量に前記出力端子の電圧に等しい電圧を印加することが好ましい。 The hold circuit further includes a second hold voltage control capacitor provided between the level conversion circuit and the one end of the holding capacitor, and the level conversion circuit has the comparison signal as a first reference. When the voltage is a voltage, a second reference voltage is applied to the second hold voltage control capacitor, and when the comparison signal is the second reference voltage, a voltage equal to the voltage of the output terminal is applied to the second hold voltage control capacitor. It is preferable to apply.

上記のホールド回路では、スイッチ回路が導通から非導通に切り替わる際に、ホールド電圧制御用容量はホールド電圧を第１基準電圧に近付けるように作用し、第２ホールド電圧制御用容量はホールド電圧を第２基準電圧に近付けるように作用する。スイッチ回路のＭＯＳトランジスタの特性に合わせて、ホールド電圧制御用容量と第２ホールド電圧制御用容量の静電容量を適切に調整しておくことで、スイッチ回路が導通から非導通に切換わる際にホールド電圧がほとんど変動しないホールド回路を実現することができる。 In the hold circuit, when the switch circuit is switched from conduction to non-conduction, the hold voltage control capacitor acts to bring the hold voltage closer to the first reference voltage, and the second hold voltage control capacitor sets the hold voltage to the first voltage. 2 works to approach the reference voltage. When the switch circuit is switched from conduction to non-conduction by appropriately adjusting the capacitance of the hold voltage control capacitor and the second hold voltage control capacitor in accordance with the characteristics of the MOS transistor of the switch circuit. A hold circuit in which the hold voltage hardly fluctuates can be realized.

本発明のホールド回路によれば、スイッチ回路の寄生容量に起因するホールド電圧の変動を抑制することができる。 According to the hold circuit of the present invention, it is possible to suppress the fluctuation of the hold voltage due to the parasitic capacitance of the switch circuit.

以下に説明する実施例の主要な特徴を最初に整理する。
（特徴１）インピーダンス変換回路は、非反転入力が前記保持用容量の前記一端に接続され、反転入力が前記出力端子に接続され、出力が前記出力端子に接続されたオペアンプである。 The main features of the embodiments described below are first organized.
(Feature 1) The impedance conversion circuit is an operational amplifier in which a non-inverting input is connected to the one end of the holding capacitor, an inverting input is connected to the output terminal, and an output is connected to the output terminal.

図１に、本実施例のピークホールド回路１００を示す。ピークホールド回路１００は、スイッチ回路１０２と、保持用キャパシタ１０４と、オペアンプ１０６と、コンパレータ１０８と、ホールド電圧制御用キャパシタ１１０と、インバータ１１６を備えている。 FIG. 1 shows a peak hold circuit 100 of this embodiment. The peak hold circuit 100 includes a switch circuit 102, a holding capacitor 104, an operational amplifier 106, a comparator 108, a hold voltage control capacitor 110, and an inverter 116.

スイッチ回路１０２は、ｐＭＯＳトランジスタ１１４と、ｎＭＯＳトランジスタ１１２を備えている。ｐＭＯＳトランジスタ１１４のゲート端子は、コンパレータ１０８の出力端子に接続している。ｎＭＯＳトランジスタ１１２のゲート端子は、インバータ１１６を介して、コンパレータ１０８の出力端子に接続している。ｐＭＯＳトランジスタ１１４とｎＭＯＳトランジスタ１１２は、いずれも、コンパレータ１０８の出力信号がＬＯ電位（ＧＮＤ）の場合に、ソース／ドレイン間が導通し、コンパレータ１０８の出力信号がＨＩ電位（Ｖ_ｄｄ）の場合に、ソース／ドレイン間が非導通となる。ｐＭＯＳトランジスタ１１４のソース端子と、ｎＭＯＳトランジスタ１１２のドレイン端子は、ピークホールド回路１００の入力端子（Ｖ_ＩＮ）に接続している。ｐＭＯＳトランジスタ１１４のドレイン端子と、ｎＭＯＳトランジスタ１１２のソース端子は、オペアンプ１０６の非反転入力端子（＋入力端子）に接続している。 The switch circuit 102 includes a pMOS transistor 114 and an nMOS transistor 112. The gate terminal of the pMOS transistor 114 is connected to the output terminal of the comparator 108. The gate terminal of the nMOS transistor 112 is connected to the output terminal of the comparator 108 via the inverter 116. In both the pMOS transistor 114 and the nMOS transistor 112, when the output signal of the comparator 108 is LO potential (GND), the source / drain is electrically connected, and when the output signal of the comparator 108 is HI potential (V _dd ). , The source / drain becomes non-conductive. The source terminal of the pMOS transistor 114 and the drain terminal of the nMOS transistor 112 are connected to the input terminal (V _IN ) of the peak hold circuit 100. The drain terminal of the pMOS transistor 114 and the source terminal of the nMOS transistor 112 are connected to the non-inverting input terminal (+ input terminal) of the operational amplifier 106.

オペアンプ１０６の出力端子は、ピークホールド回路１００の出力端子（Ｖ_ＯＵＴ）に接続している。オペアンプ１０６の反転入力端子（−入力端子）は、オペアンプ１０６の出力端子に接続している。オペアンプ１０６は、インピーダンス変換回路であるボルテージ・フォロワとして機能する。 The output terminal of the operational amplifier 106 is connected to the output terminal (V _OUT ) of the peak hold circuit 100. The inverting input terminal (−input terminal) of the operational amplifier 106 is connected to the output terminal of the operational amplifier 106. The operational amplifier 106 functions as a voltage follower that is an impedance conversion circuit.

コンパレータ１０８の非反転入力端子（＋入力端子）は、ピークホールド回路１００の出力端子（Ｖ_ＯＵＴ）に接続している。コンパレータ１０８の反転入力端子（−入力端子）は、ピークホールド回路１００の入力端子（Ｖ_ＩＮ）に接続している。ピークホールド回路１００の入力信号の電圧Ｖ_ＩＮが出力信号の電圧Ｖ_ＯＵＴよりも高い場合には、コンパレータ１０８はＬＯ電位（ＧＮＤ）を出力する。ピークホールド回路１００の入力信号の電圧Ｖ_ＩＮが出力信号の電圧Ｖ_ＯＵＴよりも低い場合には、コンパレータ１０８はＨＩ電位（Ｖ_ｄｄ）を出力する。 The non-inverting input terminal (+ input terminal) of the comparator 108 is connected to the output terminal (V _OUT ) of the peak hold circuit 100. The inverting input terminal (−input terminal) of the comparator 108 is connected to the input terminal (V _IN ) of the peak hold circuit 100. When the voltage _VIN of the input signal of the peak hold circuit 100 is higher than the voltage _{VOUT of the} output signal, the comparator 108 outputs the LO potential (GND). When the voltage _VIN of the input signal of the peak hold circuit 100 is lower than the voltage _{VOUT of the} output signal, the comparator 108 outputs the HI potential (V _dd ).

保持用キャパシタ１０４は、一端がオペアンプ１０６の非反転入力端子（＋入力端子）に接続されており、他端が接地電圧（ＧＮＤ）端子に接続されている。 The holding capacitor 104 has one end connected to the non-inverting input terminal (+ input terminal) of the operational amplifier 106 and the other end connected to the ground voltage (GND) terminal.

ホールド電圧制御用キャパシタ１１０は、一端がコンパレータ１０８の出力端子に接続されており、他端がオペアンプ１０６の非反転入力端子（＋入力端子）に接続されている。 The hold voltage control capacitor 110 has one end connected to the output terminal of the comparator 108 and the other end connected to the non-inverting input terminal (+ input terminal) of the operational amplifier 106.

ピークホールド回路１００の動作を説明する。保持用キャパシタ１０４に充電がなされていない状態では、ピークホールド回路１００の出力信号の電圧Ｖ_ＯＵＴは接地電位（ＧＮＤ）である。ピークホールド回路１００に入力信号Ｖ_ＩＮが入力されると、コンパレータ１０８の出力信号はＬＯ電位（ＧＮＤ）に切換わり、スイッチ回路１０２が導通する。これによって、保持用キャパシタ１０４に入力信号Ｖ_ＩＮが印加され、保持用キャパシタ１０４に充電されていく。保持用キャパシタ１０４のホールド電圧が入力信号Ｖ_ＩＮに追従して上昇するのに伴って、ピークホールド回路１００の出力信号Ｖ_ＯＵＴは入力信号Ｖ_ＩＮに追従して上昇していく。 The operation of the peak hold circuit 100 will be described. In a state where the holding capacitor 104 is not charged, the voltage _VOUT of the output signal of the peak hold circuit 100 is the ground potential (GND). When the input signal _VIN is input to the peak hold circuit 100, the output signal of the comparator 108 is switched to the LO potential (GND), and the switch circuit 102 is turned on. As a result, the input signal _VIN is applied to the holding capacitor 104 and the holding capacitor 104 is charged. As the hold voltage of the holding capacitor 104 increases following the input signal _VIN , the output signal _VOUT of the peak hold circuit 100 increases following the input signal _VIN .

入力信号Ｖ_ＩＮの電圧が上昇傾向にある間は、入力信号Ｖ_ＩＮは出力信号Ｖ_ＯＵＴよりも高いので、コンパレータ１０８の出力信号はＬＯ電位（ＧＮＤ）に維持される。スイッチ回路１０２の導通が維持され、保持用キャパシタ１０４が保持しているホールド電圧も、ピークホールド回路１００の出力信号Ｖ_ＯＵＴの電圧も、入力信号Ｖ_ＩＮの電圧上昇に追従して上昇していく。 While the voltage of the input signal _VIN tends to increase, the input signal _VIN is higher than the output signal _VOUT , so that the output signal of the comparator 108 is maintained at the LO potential (GND). The continuity of the switch circuit 102 is maintained, and the hold voltage held by the holding capacitor 104 and the voltage of the output signal _VOUT of the peak hold circuit 100 rise in accordance with the voltage rise of the input signal _VIN. .

入力信号Ｖ_ＩＮが上昇傾向から下降傾向に切換わると、入力信号Ｖ_ＩＮが出力信号Ｖ_ＯＵＴよりも低くなり、コンパレータ１０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）へ切換わる。これによって、スイッチ回路１０２が導通から非導通に切換わり、保持用キャパシタ１０４に入力信号Ｖ_ＩＮが印加されなくなる。保持用キャパシタ１０４が保持するホールド電圧は入力信号Ｖ_ＩＮのピーク電圧に維持されて、出力信号Ｖ_ＯＵＴも入力信号Ｖ_ＩＮのピーク電圧に維持される。 When the input signal _VIN is switched from an increasing tendency to a decreasing tendency, the input signal _VIN becomes lower than the output signal _VOUT , and the output signal of the comparator 108 is switched from the LO potential (GND) to the HI potential (V _dd ). . As a result, the switch circuit 102 is switched from conduction to non-conduction, and the input signal _VIN is not applied to the holding capacitor 104. The hold voltage held by the holding capacitor 104 is maintained at the peak voltage of the input signal _VIN , and the output signal _VOUT is also maintained at the peak voltage of the input signal _VIN .

スイッチ回路１０２が導通から非導通に切換わる際に、ｐＭＯＳトランジスタ１１４の寄生容量と、ｎＭＯＳトランジスタ１１２の寄生容量によって、保持用キャパシタ１０４が保持しているホールド電圧にわずかに変動が生じる。図２の線２０２はスイッチ回路１０２が導通から非導通に切換わる際の、ｐＭＯＳトランジスタ１１４の寄生容量と、ｎＭＯＳトランジスタ１１２の寄生容量がホールド電圧に及ぼす影響を示している。入力信号Ｖ_ＩＮのピーク電圧が大きく、従って保持用キャパシタ１０４が保持しているホールド電圧が高い場合には、ｐＭＯＳトランジスタ１１４の寄生容量が大きく、ｎＭＯＳトランジスタ１１２の寄生容量が小さい。この場合、スイッチ回路１０２が導通から非導通に切換わる際に、保持用キャパシタ１０４が保持するホールド電圧は、スイッチ回路１０２の寄生容量によって増加する。保持用キャパシタ１０４のホールド電圧が増加しても、ピークホールド回路１００は出力信号Ｖ_ＯＵＴを入力信号Ｖ_ＩＮのピーク電圧とほぼ同じ電圧を安定して保持し続けることができる。 When the switch circuit 102 switches from conduction to non-conduction, the hold voltage held by the holding capacitor 104 slightly varies due to the parasitic capacitance of the pMOS transistor 114 and the parasitic capacitance of the nMOS transistor 112. A line 202 in FIG. 2 shows the influence of the parasitic capacitance of the pMOS transistor 114 and the parasitic capacitance of the nMOS transistor 112 on the hold voltage when the switch circuit 102 is switched from conduction to non-conduction. When the peak voltage of the input signal _VIN is large and therefore the hold voltage held by the holding capacitor 104 is high, the parasitic capacitance of the pMOS transistor 114 is large and the parasitic capacitance of the nMOS transistor 112 is small. In this case, when the switch circuit 102 is switched from conduction to non-conduction, the hold voltage held by the holding capacitor 104 increases due to the parasitic capacitance of the switch circuit 102. Even if the hold voltage of the holding capacitor 104 increases, the peak hold circuit 100 can keep holding the output signal _VOUT stably at substantially the same voltage as the peak voltage of the input signal _VIN .

上記とは異なり、入力信号Ｖ_ＩＮのピーク電圧が小さく、従って保持用キャパシタ１０４が保持しているホールド電圧が低い場合には、ｐＭＯＳトランジスタ１１４の寄生容量が小さく、ｎＭＯＳトランジスタ１１２の寄生容量が大きい。この場合、保持用キャパシタ１０４が保持するホールド電圧は、スイッチ回路１０２の寄生容量によって減少する。 Unlike the above, when the peak voltage of the input signal _VIN is small and therefore the holding voltage held by the holding capacitor 104 is low, the parasitic capacitance of the pMOS transistor 114 is small and the parasitic capacitance of the nMOS transistor 112 is large. . In this case, the hold voltage held by the holding capacitor 104 is reduced by the parasitic capacitance of the switch circuit 102.

しかしながら、本実施例のピークホールド回路１００では、コンパレータ１０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）に切換わると、ホールド電圧制御用キャパシタ１１０が、保持用キャパシタ１０４が保持するホールド電圧を増加させる。図２の線２０４はスイッチ回路１０２が導通から非導通に切換わる際の、スイッチ回路１０２の寄生容量がホールド電圧に及ぼす影響と、ホールド電圧制御用キャパシタ１１０がホールド電圧に及ぼす影響を合計したものを示している。図２の線２０４に示すように、ホールド電圧制御用キャパシタ１１０を設けたことによって、入力信号Ｖ_ＩＮのピーク電圧が低い場合でも、ｎＭＯＳトランジスタ１１２の寄生容量によるホールド電圧の低下が補償されて、結果的に保持用キャパシタ１０４のホールド電圧は増加する。これによって、コンパレータ１０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）に切換わる際に、入力信号Ｖ_ＩＮのピーク電圧の大小に関わりなく保持用キャパシタ１０４のホールド電圧は増加するから、ピークホールド回路１００は安定して出力信号Ｖ_ＯＵＴを入力信号Ｖ_ＩＮのピーク電圧とほぼ同じ電圧で保持し続けることができる。 However, in the peak hold circuit 100 of the present embodiment, when the output signal of the comparator 108 is switched from the LO potential (GND) to the HI potential (V _dd ), the hold voltage control capacitor 110 is held by the holding capacitor 104. Increase the hold voltage. A line 204 in FIG. 2 is a sum of the influence of the parasitic capacitance of the switch circuit 102 on the hold voltage and the influence of the hold voltage control capacitor 110 on the hold voltage when the switch circuit 102 is switched from conduction to non-conduction. Is shown. As shown by the line 204 in FIG. 2, by providing the hold voltage control capacitor 110, even when the peak voltage of the input signal _VIN is low, a decrease in the hold voltage due to the parasitic capacitance of the nMOS transistor 112 is compensated. As a result, the hold voltage of the holding capacitor 104 increases. As a result, when the output signal of the comparator 108 is switched from the LO potential (GND) to the HI potential (V _dd ), the hold voltage of the holding capacitor 104 increases regardless of the magnitude of the peak voltage of the input signal _VIN. The peak hold circuit 100 can stably hold the output signal _VOUT at the same voltage as the peak voltage of the input signal _VIN .

本実施例のピークホールド回路１００では、スイッチ回路１０２が導通から非導通に切換わる際に、入力信号Ｖ_ＩＮのピーク電圧の大小に関わらず、ホールド電圧が増加する。従って、出力信号Ｖ_ＯＵＴは入力信号Ｖ_ＩＮのピーク電圧とほぼ同じ電圧を安定して維持し続けることができる。 In the peak hold circuit 100 of the present embodiment, when the switch circuit 102 is switched from conduction to non-conduction, the hold voltage increases regardless of the peak voltage of the input signal _VIN . Accordingly, the output signal V _OUT can stably maintain a voltage substantially equal to the peak voltage of the input signal V _IN .

図３に、本実施例のピークホールド回路３００を示す。ピークホールド回路３００は、スイッチ回路３０２と、保持用キャパシタ３０４と、オペアンプ３０６と、コンパレータ３０８と、インバータ３１４と、ｐＭＯＳトランジスタ３１８と、レベル変換回路３２０を備えている。スイッチ回路３０２は、ｐＭＯＳトランジスタ３１２と、ｎＭＯＳトランジスタ３１０を備えている。 FIG. 3 shows a peak hold circuit 300 of this embodiment. The peak hold circuit 300 includes a switch circuit 302, a holding capacitor 304, an operational amplifier 306, a comparator 308, an inverter 314, a pMOS transistor 318, and a level conversion circuit 320. The switch circuit 302 includes a pMOS transistor 312 and an nMOS transistor 310.

スイッチ回路３０２、保持用キャパシタ３０４、オペアンプ３０６、コンパレータ３０８、インバータ３１４については、実施例１のスイッチ回路１０２、保持用キャパシタ１０４、オペアンプ１０６、コンパレータ１０８、インバータ１１６と同様であるので、詳細な説明は省略する。 Since the switch circuit 302, the holding capacitor 304, the operational amplifier 306, the comparator 308, and the inverter 314 are the same as the switch circuit 102, the holding capacitor 104, the operational amplifier 106, the comparator 108, and the inverter 116 of the first embodiment, detailed description will be given. Is omitted.

ｐＭＯＳトランジスタ３１８は、実施例１のホールド電圧制御用キャパシタ１１０に相当する。ｐＭＯＳトランジスタ３１８のゲート端子は、オペアンプ３０６の非反転入力端子（＋入力端子）に接続している。ｐＭＯＳトランジスタ３１８のソース端子はドレイン端子と短絡している。ｐＭＯＳトランジスタ３１８のソース端子（ドレイン端子）は、レベル変換回路３２０に接続している。 The pMOS transistor 318 corresponds to the hold voltage control capacitor 110 of the first embodiment. The gate terminal of the pMOS transistor 318 is connected to the non-inverting input terminal (+ input terminal) of the operational amplifier 306. The source terminal of the pMOS transistor 318 is short-circuited with the drain terminal. The source terminal (drain terminal) of the pMOS transistor 318 is connected to the level conversion circuit 320.

レベル変換回路３２０はインバータ３１６を備えている。インバータ３１６は、正電源端子が電源電圧（Ｖ_ｄｄ）端子に接続しており、負電源端子がピークホールド回路３００の出力端子（Ｖ_ＯＵＴ）に接続している。従って、コンパレータ３０８の出力がＬＯ電位（ＧＮＤ）の場合（すなわち、インバータ３１４の出力がＨＩ電位（Ｖ_ｄｄ）の場合）には、インバータ３１６はピークホールド回路３００の出力信号Ｖ_ＯＵＴの電位を出力し、コンパレータ３０８の出力がＨＩ電位（Ｖ_ｄｄ）の場合（すなわち、インバータ３１４の出力がＬＯ電位（ＧＮＤ）の場合）には、インバータ３１６はＨＩ電位（Ｖ_ｄｄ）を出力する。 The level conversion circuit 320 includes an inverter 316. The inverter 316 has a positive power supply terminal connected to the power supply voltage (V _dd ) terminal and a negative power supply terminal connected to the output terminal (V _OUT ) of the peak hold circuit 300. Therefore, when the output of the comparator 308 is LO potential (GND) (that is, when the output of the inverter 314 is HI potential (V _dd )), the inverter 316 outputs the potential of the output signal _VOUT of the peak hold circuit 300. When the output of the comparator 308 is the HI potential (V _dd ) (that is, when the output of the inverter 314 is the LO potential (GND)), the inverter 316 outputs the HI potential (V _dd ).

ピークホールド回路３００の動作を説明する。保持用キャパシタ３０４に充電がなされていない状態では、ピークホールド回路３００の出力信号の電圧Ｖ_ＯＵＴは接地電位（ＧＮＤ）である。ピークホールド回路３００に入力信号Ｖ_ＩＮが入力されると、コンパレータ３０８の出力信号はＬＯ電位（ＧＮＤ）に切換わり、スイッチ回路３０２が導通する。これによって、保持用キャパシタ３０４に入力信号Ｖ_ＩＮが印加され、保持用キャパシタ３０４が充電されていく。保持用キャパシタ３０４が充電されていくのに伴って、ピークホールド回路３００の出力信号Ｖ_ＯＵＴは入力信号Ｖ_ＩＮに追従して上昇していく。 The operation of the peak hold circuit 300 will be described. In a state in which the holding capacitor 304 is not charged, the voltage _VOUT of the output signal of the peak hold circuit 300 is the ground potential (GND). When the input signal _VIN is input to the peak hold circuit 300, the output signal of the comparator 308 is switched to the LO potential (GND), and the switch circuit 302 is turned on. As a result, the input signal _VIN is applied to the holding capacitor 304, and the holding capacitor 304 is charged. As the holding capacitor 304 is charged, the output signal _VOUT of the peak hold circuit 300 rises following the input signal _VIN .

入力信号Ｖ_ＩＮの電圧が上昇傾向にある間は、入力信号Ｖ_ＩＮは出力信号Ｖ_ＯＵＴよりも高いので、コンパレータ３０８の出力信号はＬＯ電位（ＧＮＤ）に維持される。スイッチ回路３０２の導通が維持され、保持用キャパシタ３０４が保持しているホールド電圧も、ピークホールド回路３００の出力信号Ｖ_ＯＵＴの電圧も、入力信号Ｖ_ＩＮの電圧上昇に追従して上昇していく。 Since the input signal _VIN is higher than the output signal _VOUT while the voltage of the input signal _VIN is increasing, the output signal of the comparator 308 is maintained at the LO potential (GND). The continuity of the switch circuit 302 is maintained, and the hold voltage held by the holding capacitor 304 and the voltage of the output signal _VOUT of the peak hold circuit 300 increase following the voltage increase of the input signal _VIN. .

入力信号Ｖ_ＩＮが上昇傾向から下降傾向に切換わると、入力信号Ｖ_ＩＮが出力信号Ｖ_ＯＵＴよりも低くなり、コンパレータ３０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）へ切換わる。これによって、スイッチ回路３０２が導通から非導通に切換わり、保持用キャパシタ３０４に入力信号Ｖ_ＩＮが印加されなくなる。保持用キャパシタ３０４が保持するホールド電圧は入力信号Ｖ_ＩＮのピーク電圧に維持されて、出力信号Ｖ_ＯＵＴも入力信号Ｖ_ＩＮのピーク電圧に維持される。 When the input signal _VIN is switched from an upward trend to a downward trend, the input signal _VIN becomes lower than the output signal _VOUT , and the output signal of the comparator 308 is switched from the LO potential (GND) to the HI potential (V _dd ). . As a result, the switch circuit 302 is switched from conduction to non-conduction, and the input signal _VIN is not applied to the holding capacitor 304. The hold voltage held by the holding capacitor 304 is maintained at the peak voltage of the input signal _VIN , and the output signal _VOUT is also maintained at the peak voltage of the input signal _VIN .

スイッチ回路３０２が導通から非導通に切換わる際に、ｐＭＯＳトランジスタ３１２の寄生容量と、ｎＭＯＳトランジスタ３１０の寄生容量によって、保持用キャパシタ３０４が保持しているホールド電圧にわずかに変動が生じる。図４の線４０２はスイッチ回路３０２が導通から非導通に切換わる際の、ｐＭＯＳトランジスタ３１２の寄生容量と、ｎＭＯＳトランジスタ３１０の寄生容量がホールド電圧に及ぼす影響を示している。 When the switch circuit 302 is switched from conduction to non-conduction, the hold voltage held by the holding capacitor 304 slightly varies due to the parasitic capacitance of the pMOS transistor 312 and the parasitic capacitance of the nMOS transistor 310. A line 402 in FIG. 4 shows the influence of the parasitic capacitance of the pMOS transistor 312 and the parasitic capacitance of the nMOS transistor 310 on the hold voltage when the switch circuit 302 is switched from conduction to non-conduction.

入力信号Ｖ_ＩＮのピーク電圧が大きく、従って保持用キャパシタ３０４が保持しているホールド電圧が高い場合には、ｐＭＯＳトランジスタ３１２の寄生容量が大きく、ｎＭＯＳトランジスタ３１０の寄生容量が小さい。この場合、スイッチ回路３０２が導通から非導通に切換わる際に、保持用キャパシタ３０４が保持するホールド電圧は、スイッチ回路３０２の寄生容量によって増加する。保持用キャパシタ３０４のホールド電圧が増加しても、ピークホールド回路３００は出力信号Ｖ_ＯＵＴを入力信号Ｖ_ＩＮのピーク電圧とほぼ同じ電圧を安定して保持し続けることができる。 When the peak voltage of the input signal _VIN is large and therefore the hold voltage held by the holding capacitor 304 is high, the parasitic capacitance of the pMOS transistor 312 is large and the parasitic capacitance of the nMOS transistor 310 is small. In this case, when the switch circuit 302 is switched from conduction to non-conduction, the hold voltage held by the holding capacitor 304 is increased by the parasitic capacitance of the switch circuit 302. Even if the hold voltage of the holding capacitor 304 increases, the peak hold circuit 300 can stably hold the output signal _VOUT stably at substantially the same voltage as the peak voltage of the input signal _VIN .

上記とは異なり、入力信号Ｖ_ＩＮのピーク電圧が小さく、従って保持用キャパシタ３０４が保持しているホールド電圧が低い場合には、ｐＭＯＳトランジスタ３１２の寄生容量が小さく、ｎＭＯＳトランジスタ３１０の寄生容量が大きい。この場合、保持用キャパシタ３０４が保持するホールド電圧は、スイッチ回路３０２の寄生容量によって減少する。 Unlike the above, when the peak voltage of the input signal _VIN is small and therefore the holding voltage held by the holding capacitor 304 is low, the parasitic capacitance of the pMOS transistor 312 is small and the parasitic capacitance of the nMOS transistor 310 is large. . In this case, the hold voltage held by the holding capacitor 304 is reduced by the parasitic capacitance of the switch circuit 302.

しかしながら、本実施例のピークホールド回路３００では、コンパレータ３０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）に切換わると、インバータ３１６の出力信号はピークホールド回路３００の出力信号Ｖ_ＯＵＴの電圧からＨＩ電位（Ｖ_ｄｄ）に切換わり、ｐＭＯＳトランジスタ３１８のソース（ドレイン）とゲートの間の寄生容量により、電荷が蓄積される。このｐＭＯＳトランジスタ３１８に蓄積された電荷によって、保持用キャパシタ３０４のホールド電圧が増加する。 However, in the peak hold circuit 300 of this embodiment, when the output signal of the comparator 308 is switched from the LO potential (GND) to the HI potential (V _dd ), the output signal of the inverter 316 is the output signal V _{OUT of the} peak hold circuit 300. The voltage is switched to the HI potential (V _dd ), and charges are accumulated by the parasitic capacitance between the source (drain) and the gate of the pMOS transistor 318. Due to the charge accumulated in the pMOS transistor 318, the hold voltage of the holding capacitor 304 increases.

入力信号Ｖ_ＩＮのピーク電圧が高いほど、出力信号Ｖ_ＯＵＴの電圧が高くなり、インバータ３１６の出力の電圧変化が小さくなる。従って、入力信号Ｖ_ＩＮのピーク電圧が高いほど、ｐＭＯＳトランジスタ３１８の寄生容量に蓄積される電荷量も小さく、ホールド電圧の増加も小さくなる。反対に、入力信号Ｖ_ＩＮのピーク電圧が低いほど、出力信号Ｖ_ＯＵＴの電圧が低くなり、インバータ３１６の出力の電圧変化が大きくなる。従って、入力信号Ｖ_ＩＮのピーク電圧が低いほど、ｐＭＯＳトランジスタ３１８の寄生容量に蓄積される電荷量が大きく、ホールド電圧の増加も大きくなる。このように、レベル変換回路３２０とｐＭＯＳトランジスタ３１８は、入力信号Ｖ_ＩＮが小さい場合に、ホールド電圧を大きく増加させ、入力信号Ｖ_ＯＵＴが大きい場合に、ホールド電圧を小さく増加させる。図４の線４０４はスイッチ回路３０２が導通から非導通に切換わる際の、スイッチ回路３０２の寄生容量がホールド電圧に及ぼす影響と、ｐＭＯＳトランジスタ３１８の寄生容量がホールド電圧に及ぼす影響を合計したものを示している。図４の線４０４に示すように、レベル変換回路３２０とｐＭＯＳトランジスタ３１８を設けたことによって、入力信号Ｖ_ＩＮのピーク電圧の大小に関わりなく、ホールド電圧は一様に増加する。入力信号Ｖ_ＩＮのピーク電圧が低い場合のホールド電圧の低下を防ぎつつ、入力信号Ｖ_ＩＮのピーク電圧が高い場合のホールド電圧の上昇幅を抑制することができる。より入力信号Ｖ_ＩＮのピーク電圧に近い電圧を出力電圧Ｖ_ＯＵＴに安定して保持し続けることができる。 The higher the peak voltage of the input signal _VIN, the higher the voltage of the output signal _{VOUT and} the smaller the voltage change of the output of the inverter 316. Therefore, the higher the peak voltage of the input signal _VIN, the smaller the amount of charge accumulated in the parasitic capacitance of the pMOS transistor 318 and the smaller the increase in hold voltage. On the other hand, the lower the peak voltage of the input signal _VIN, the lower the voltage of the output signal _{VOUT and} the greater the change in the voltage of the output of the inverter 316. Therefore, the lower the peak voltage of the input signal _VIN, the larger the amount of charge stored in the parasitic capacitance of the pMOS transistor 318, and the greater the hold voltage. As described above, the level conversion circuit 320 and the pMOS transistor 318 increase the hold voltage greatly when the input signal _VIN is small, and increase the hold voltage small when the input signal _VOUT is large. A line 404 in FIG. 4 is a sum of the influence of the parasitic capacitance of the switch circuit 302 on the hold voltage and the influence of the parasitic capacitance of the pMOS transistor 318 on the hold voltage when the switch circuit 302 is switched from conduction to non-conduction. Is shown. As shown by the line 404 in FIG. 4, by providing the level conversion circuit 320 and the pMOS transistor 318, the hold voltage increases uniformly regardless of the peak voltage of the input signal _VIN . While preventing a decrease in hold voltage when the peak voltage of the input signal _VIN is low, an increase width of the hold voltage when the peak voltage of the input signal _VIN is high can be suppressed. As a result, a voltage closer to the peak voltage of the input signal _VIN can be stably held at the output voltage _VOUT .

図５に、本実施例のピークホールド回路５００を示す。ピークホールド回路５００は、スイッチ回路５０２と、保持用キャパシタ５０４と、オペアンプ５０６と、コンパレータ５０８と、インバータ５１４と、ｐＭＯＳトランジスタ５１８と、ｎＭＯＳトランジスタ５２０と、レベル変換回路５２４を備えている。スイッチ回路５０２は、ｐＭＯＳトランジスタ５１２と、ｎＭＯＳトランジスタ５１０を備えている。 FIG. 5 shows a peak hold circuit 500 of this embodiment. The peak hold circuit 500 includes a switch circuit 502, a holding capacitor 504, an operational amplifier 506, a comparator 508, an inverter 514, a pMOS transistor 518, an nMOS transistor 520, and a level conversion circuit 524. The switch circuit 502 includes a pMOS transistor 512 and an nMOS transistor 510.

スイッチ回路５０２、保持用キャパシタ５０４、オペアンプ５０６、コンパレータ５０８、インバータ５１４については、実施例１のスイッチ回路１０２、保持用キャパシタ１０４、オペアンプ１０６、コンパレータ１０８、インバータ１１６と同様であるので、詳細な説明は省略する。 Since the switch circuit 502, the holding capacitor 504, the operational amplifier 506, the comparator 508, and the inverter 514 are the same as the switch circuit 102, the holding capacitor 104, the operational amplifier 106, the comparator 108, and the inverter 116 of the first embodiment, a detailed description is provided. Is omitted.

ｐＭＯＳトランジスタ５１８のゲート端子は、オペアンプ５０６の非反転入力端子（＋入力端子）に接続している。ｐＭＯＳトランジスタ５１８のソース端子とドレイン端子は短絡している。ｐＭＯＳトランジスタ５１８のソース端子とドレイン端子は、レベル変換回路５２４に接続してる。 The gate terminal of the pMOS transistor 518 is connected to the non-inverting input terminal (+ input terminal) of the operational amplifier 506. The source terminal and the drain terminal of the pMOS transistor 518 are short-circuited. The source terminal and drain terminal of the pMOS transistor 518 are connected to the level conversion circuit 524.

ｎＭＯＳトランジスタ５２２のゲート端子は、オペアンプ５０６の非反転入力端子（＋入力端子）に接続している。ｎＭＯＳトランジスタ５２２のソース端子とドレイン端子は短絡している。ｎＭＯＳトランジスタ５２２のソース端子とドレイン端子は、レベル変換回路５２４に接続している。 The gate terminal of the nMOS transistor 522 is connected to the non-inverting input terminal (+ input terminal) of the operational amplifier 506. The source terminal and drain terminal of the nMOS transistor 522 are short-circuited. The source terminal and drain terminal of the nMOS transistor 522 are connected to the level conversion circuit 524.

レベル変換回路５２４は、インバータ５１６と、インバータ５２０を備えている。インバータ５１６は、正電源端子が電源電圧（Ｖ_ｄｄ）端子に接続しており、負電源端子がピークホールド回路５００の出力端子（Ｖ_ＯＵＴ）に接続している。インバータ５２０は、正電源端子がピークホールド回路５００の出力端子（Ｖ_ＯＵＴ）に接続しており、負電源端子が接地電圧（ＧＮＤ）端子に接続している。 The level conversion circuit 524 includes an inverter 516 and an inverter 520. The inverter 516 has a positive power supply terminal connected to the power supply voltage (V _dd ) terminal and a negative power supply terminal connected to the output terminal (V _OUT ) of the peak hold circuit 500. The inverter 520 has a positive power supply terminal connected to the output terminal (V _OUT ) of the peak hold circuit 500 and a negative power supply terminal connected to the ground voltage (GND) terminal.

コンパレータ５０８の出力がＬＯ電位（ＧＮＤ）の場合には、インバータ５１６とインバータ５２０はそれぞれ、ピークホールド回路５００の出力信号Ｖ_ＯＵＴの電位を、ｐＭＯＳトランジスタ５１８とｎＭＯＳトランジスタ５２２に出力する。コンパレータ５０８の出力がＨＩ電位（Ｖ_ｄｄ）の場合、インバータ５１６はＨＩ電位（Ｖ_ｄｄ）をｐＭＯＳトランジスタ５１８に出力し、インバータ５２０はＬＯ電位（ＧＮＤ）をｎＭＯＳトランジスタ５２２に出力する。 When the output of the comparator 508 is the LO potential (GND), the inverter 516 and the inverter 520 output the potential of the output signal _VOUT of the peak hold circuit 500 to the pMOS transistor 518 and the nMOS transistor 522, respectively. When the output of the comparator 508 is the HI potential (V _dd ), the inverter 516 outputs the HI potential (V _dd ) to the pMOS transistor 518, and the inverter 520 outputs the LO potential (GND) to the nMOS transistor 522.

ピークホールド回路５００の動作を説明する。保持用キャパシタ５０４に充電がなされていない状態では、ピークホールド回路５００の出力信号の電圧Ｖ_ＯＵＴは接地電位（ＧＮＤ）である。ピークホールド回路５００に入力信号Ｖ_ＩＮが入力されると、コンパレータ５０８の出力信号はＬＯ電位（ＧＮＤ）に切換わり、スイッチ回路５０２が導通する。これによって、保持用キャパシタ５０４に入力信号Ｖ_ＩＮが印加され、保持用キャパシタ５０４が充電されていく。保持用キャパシタ５０４が充電されていくのに伴って、ピークホールド回路５００の出力信号Ｖ_ＯＵＴは入力信号Ｖ_ＩＮに追従して上昇していく。 The operation of the peak hold circuit 500 will be described. In a state where the holding capacitor 504 is not charged, the voltage _VOUT of the output signal of the peak hold circuit 500 is the ground potential (GND). When the input signal _VIN is input to the peak hold circuit 500, the output signal of the comparator 508 is switched to the LO potential (GND), and the switch circuit 502 is turned on. As a result, the input signal _VIN is applied to the holding capacitor 504, and the holding capacitor 504 is charged. As the holding capacitor 504 is charged, the output signal _VOUT of the peak hold circuit 500 rises following the input signal _VIN .

入力信号Ｖ_ＩＮの電圧が上昇傾向にある間は、入力信号Ｖ_ＩＮは出力信号Ｖ_ＯＵＴよりも高いので、コンパレータ５０８の出力信号はＬＯ電位（ＧＮＤ）に維持される。スイッチ回路５０２の導通が維持され、保持用キャパシタ５０４が保持しているホールド電圧も、ピークホールド回路５００の出力信号Ｖ_ＯＵＴの電圧も、入力信号Ｖ_ＩＮの電圧上昇に追従して上昇していく。 While the voltage of the input signal _VIN tends to increase, the input signal _VIN is higher than the output signal _VOUT , so that the output signal of the comparator 508 is maintained at the LO potential (GND). The continuity of the switch circuit 502 is maintained, and the hold voltage held by the holding capacitor 504 and the voltage of the output signal _VOUT of the peak hold circuit 500 increase following the voltage increase of the input signal _VIN. .

入力信号Ｖ_ＩＮが上昇傾向から下降傾向に切換わると、入力信号Ｖ_ＩＮが出力信号Ｖ_ＯＵＴよりも低くなり、コンパレータ５０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）へ切換わる。これによって、スイッチ回路５０２が導通から非導通に切換わり、保持用キャパシタ５０４に入力信号Ｖ_ＩＮが印加されなくなる。保持用キャパシタ５０４が保持するホールド電圧は入力信号Ｖ_ＩＮのピーク電圧に維持されて、出力信号Ｖ_ＯＵＴも入力信号Ｖ_ＩＮのピーク電圧に維持される。 When the input signal _VIN is switched from an increasing tendency to a decreasing tendency, the input signal _VIN becomes lower than the output signal _VOUT , and the output signal of the comparator 508 is switched from the LO potential (GND) to the HI potential (V _dd ). . As a result, the switch circuit 502 is switched from conduction to non-conduction, and the input signal _VIN is not applied to the holding capacitor 504. The hold voltage held by the holding capacitor 504 is maintained at the peak voltage of the input signal _VIN , and the output signal _VOUT is also maintained at the peak voltage of the input signal _VIN .

スイッチ回路５０２が導通から非導通に切換わる際に、ｐＭＯＳトランジスタ５１２の寄生容量と、ｎＭＯＳトランジスタ５１０の寄生容量によって、保持用キャパシタ５０４が保持しているホールド電圧にわずかに変動が生じる。図６の線６０２はスイッチ回路５０２が導通から非導通に切換わる際の、ｐＭＯＳトランジスタ５１２の寄生容量と、ｎＭＯＳトランジスタ５１０の寄生容量がホールド電圧に及ぼす影響を示している。 When the switch circuit 502 is switched from conduction to non-conduction, the hold voltage held by the holding capacitor 504 slightly varies due to the parasitic capacitance of the pMOS transistor 512 and the parasitic capacitance of the nMOS transistor 510. A line 602 in FIG. 6 shows the influence of the parasitic capacitance of the pMOS transistor 512 and the parasitic capacitance of the nMOS transistor 510 on the hold voltage when the switch circuit 502 is switched from conduction to non-conduction.

入力信号Ｖ_ＩＮのピーク電圧が大きく、従って保持用キャパシタ５０４が保持しているホールド電圧が高い場合には、ｐＭＯＳトランジスタ５１２の寄生容量が大きく、ｎＭＯＳトランジスタ５１０の寄生容量が小さい。この場合、スイッチ回路５０２が導通から非導通に切換わる際に、保持用キャパシタ５０４が保持するホールド電圧は、スイッチ回路５０２からの寄生容量によって増加する。 When the peak voltage of the input signal _VIN is large and therefore the hold voltage held by the holding capacitor 504 is high, the parasitic capacitance of the pMOS transistor 512 is large and the parasitic capacitance of the nMOS transistor 510 is small. In this case, when the switch circuit 502 is switched from conduction to non-conduction, the hold voltage held by the holding capacitor 504 increases due to the parasitic capacitance from the switch circuit 502.

しかしながら、本実施例のピークホールド回路５００は、コンパレータ５０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）に切換わると、インバータ５１６の出力信号がピークホールド回路５００の出力信号Ｖ_ＯＵＴの電圧からＨＩ電位（Ｖ_ｄｄ）に切換わり、ｐＭＯＳトランジスタ５１８のソース（ドレイン）とゲートの間の寄生容量に電荷が蓄積される。このｐＭＯＳトランジスタ５１８の蓄積された電荷は、保持用キャパシタ５０４のホールド電圧を増加させる。また、インバータ５２０の出力信号がピークホールド回路５００の出力信号Ｖ_ＯＵＴの電圧からＬＯ電位（ＧＮＤ）に切換わると、ｎＭＯＳトランジスタ５２２のソース（ドレイン）とゲートの間の寄生容量で電荷の放電が起こる。このｎＭＯＳトランジスタ５２２の寄生容量に生じる電荷放電により、保持用キャパシタ５０４のホールド電圧は減少する。入力信号Ｖ_ＩＮのピーク電圧が高い場合には、インバータ５１６の出力の電圧変化に比べてインバータ５２０の出力の電圧変化の方が大きいので、ｐＭＯＳトランジスタ５１８に比べてｎＭＯＳトランジスタ５２２により大きな電荷の変動が生じる。この場合、スイッチ回路５０２が導通から非導通に切換わる際に、保持用キャパシタ５０４が保持するホールド電圧は減少する。従って、スイッチ回路５０２の寄生容量によるホールド電圧の増加を、ｐＭＯＳトランジスタ５１８およびｎＭＯＳトランジスタ５２２の寄生容量における電荷の変動によるホールド電圧の減少によって打ち消すことができる。 However, in the peak hold circuit 500 of this embodiment, when the output signal of the comparator 508 is switched from the LO potential (GND) to the HI potential (V _dd ), the output signal of the inverter 516 is output from the output signal V _{OUT of the} peak hold circuit 500. Is _switched to the HI potential (V _dd ), and charges are accumulated in the parasitic capacitance between the source (drain) and the gate of the pMOS transistor 518. The charge accumulated in the pMOS transistor 518 increases the hold voltage of the holding capacitor 504. Further, when the output signal of the inverter 520 is switched from the voltage of the output signal _VOUT of the peak hold circuit 500 to the LO potential (GND), the electric charge is discharged by the parasitic capacitance between the source (drain) and the gate of the nMOS transistor 522. Occur. Due to the charge discharge generated in the parasitic capacitance of the nMOS transistor 522, the hold voltage of the holding capacitor 504 decreases. When the peak voltage of the input signal _VIN is high, the voltage change of the output of the inverter 520 is larger than the voltage change of the output of the inverter 516. Therefore, the fluctuation of the charge is larger in the nMOS transistor 522 than in the pMOS transistor 518. Occurs. In this case, when the switch circuit 502 is switched from conduction to non-conduction, the hold voltage held by the holding capacitor 504 decreases. Therefore, the increase in the hold voltage due to the parasitic capacitance of the switch circuit 502 can be canceled by the decrease in the hold voltage due to the fluctuation of the charges in the parasitic capacitances of the pMOS transistor 518 and the nMOS transistor 522.

上記とは異なり、入力信号Ｖ_ＩＮのピーク電圧が小さく、従って保持用キャパシタ５０４が保持しているホールド電圧が低い場合には、ｐＭＯＳトランジスタ５１２の寄生容量が小さく、ｎＭＯＳトランジスタ５１０の寄生容量が大きい。この場合、保持用キャパシタ５０４が保持するホールド電圧は、スイッチ回路５０２の寄生容量によって減少する。 Unlike the above, when the peak voltage of the input signal _VIN is small and therefore the hold voltage held by the holding capacitor 504 is low, the parasitic capacitance of the pMOS transistor 512 is small and the parasitic capacitance of the nMOS transistor 510 is large. . In this case, the hold voltage held by the holding capacitor 504 decreases due to the parasitic capacitance of the switch circuit 502.

しかしながら、本実施例のピークホールド回路５００は、コンパレータ５０８の出力信号がＬＯ電位（ＧＮＤ）からＨＩ電位（Ｖ_ｄｄ）に切換わると、インバータ５１６の出力信号はピークホールド回路５００の出力信号Ｖ_ＯＵＴの電圧からＨＩ電位（Ｖ_ｄｄ）に切換わり、ｐＭＯＳトランジスタ５１８のソース（ドレイン）とゲートの間の寄生容量により電荷が蓄積される。このｐＭＯＳトランジスタ５１８の蓄積された電荷は、保持用キャパシタ５０４のホールド電圧を増加させる。また、インバータ５２０の出力信号がピークホールド回路５００の出力信号Ｖ_ＯＵＴの電圧からＬＯ電位（ＧＮＤ）に切換わると、ｎＭＯＳトランジスタ５２２のソース（ドレイン）とゲートの間の寄生容量で電荷の放電が起こる。このｎＭＯＳトランジスタ５２２の寄生容量に生じる電荷放電により、保持用キャパシタ５０４のホールド電圧は減少する。入力信号Ｖ_ＩＮのピーク電圧が低い場合には、インバータ５２０の出力の電圧変化に比べてインバータ５１６の出力の電圧変化の方が大きいので、ｎＭＯＳトランジスタ５２２に比べてｐＭＯＳトランジスタ５１８により大きな電荷の変動が生じる。この場合、スイッチ回路５０２が導通から非導通に切換わる際に、保持用キャパシタ５０４が保持するホールド電圧は増加する。従って、スイッチ回路５０２の寄生容量によるホールド電圧の減少を、ｐＭＯＳトランジスタ５１８およびｎＭＯＳトランジスタ５２２の寄生容量における電荷の変動によるホールド電圧の増加によって打ち消すことができる。 However, in the peak hold circuit 500 of this embodiment, when the output signal of the comparator 508 is switched from the LO potential (GND) to the HI potential (V _dd ), the output signal of the inverter 516 is the output signal V _{OUT of the} peak hold circuit 500. Is _switched to the HI potential (V _dd ), and charges are accumulated by the parasitic capacitance between the source (drain) and the gate of the pMOS transistor 518. The charge accumulated in the pMOS transistor 518 increases the hold voltage of the holding capacitor 504. Further, when the output signal of the inverter 520 is switched from the voltage of the output signal _VOUT of the peak hold circuit 500 to the LO potential (GND), the electric charge is discharged by the parasitic capacitance between the source (drain) and the gate of the nMOS transistor 522. Occur. Due to the charge discharge generated in the parasitic capacitance of the nMOS transistor 522, the hold voltage of the holding capacitor 504 decreases. When the peak voltage of the input signal _VIN is low, the voltage change of the output of the inverter 516 is larger than the voltage change of the output of the inverter 520, so that the fluctuation of charge is larger in the pMOS transistor 518 than in the nMOS transistor 522. Occurs. In this case, when the switch circuit 502 is switched from conduction to non-conduction, the hold voltage held by the holding capacitor 504 increases. Therefore, the decrease in the hold voltage due to the parasitic capacitance of the switch circuit 502 can be canceled by the increase in the hold voltage due to the charge fluctuation in the parasitic capacitances of the pMOS transistor 518 and the nMOS transistor 522.

図６の線６０４はスイッチ回路５０２が導通から非導通に切換わる際の、スイッチ回路５０２の寄生容量がホールド電圧に及ぼす影響と、ｐＭＯＳトランジスタ５１８およびｎＭＯＳトランジスタ５２２の寄生容量がホールド電圧に及ぼす影響を合計したものを示している。図６の線６０４に示すように、レベル変換回路５２４とｐＭＯＳトランジスタ５１８およびｎＭＯＳトランジスタ５２２を設けたことによって、入力信号Ｖ_ＩＮのピーク電圧の大小に関わりなく、ホールド電圧の変動を抑制することができる。すなわち、入力信号Ｖ_ＩＮのピーク電圧が低い場合のホールド電圧の低下を防ぎつつ、入力信号Ｖ_ＩＮのピーク電圧が高い場合のホールド電圧の増加も防ぐことができる。より入力信号Ｖ_ＩＮのピーク電圧に近い電圧を出力電圧Ｖ_ＯＵＴに安定して保持し続けることができる。 The line 604 in FIG. 6 shows the effect of the parasitic capacitance of the switch circuit 502 on the hold voltage and the effect of the parasitic capacitances of the pMOS transistor 518 and the nMOS transistor 522 on the hold voltage when the switch circuit 502 is switched from conduction to non-conduction. The total is shown. As shown by the line 604 in FIG. 6, by providing the level conversion circuit 524, the pMOS transistor 518, and the nMOS transistor 522, it is possible to suppress fluctuations in the hold voltage regardless of the peak voltage of the input signal _VIN. it can. That is, it is possible to prevent the hold voltage from decreasing when the peak voltage of the input signal _VIN is low, and to prevent the hold voltage from increasing when the peak voltage of the input signal _VIN is high. As a result, a voltage closer to the peak voltage of the input signal _VIN can be stably held at the output voltage _VOUT .

以上、本発明の実施形態について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば上記の実施例ではピークホールド回路を例示して説明したが、本願の発明はボトムホールド回路に適用することもできる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 As mentioned above, although embodiment of this invention was described in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
For example, in the above embodiment, the peak hold circuit has been described as an example, but the present invention can also be applied to a bottom hold circuit.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. The technology illustrated in this specification or the drawings achieves a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

実施例１のピークホールド回路１００の回路図を示す。1 is a circuit diagram of a peak hold circuit 100 according to a first embodiment. 実施例１のピークホールド回路１００におけるホールド電圧の変動を示す。The fluctuation of the hold voltage in the peak hold circuit 100 of Example 1 is shown. 実施例２のピークホールド回路３００の回路図を示す。The circuit diagram of the peak hold circuit 300 of Example 2 is shown. 実施例２のピークホールド回路３００におけるホールド電圧の変動を示す。The fluctuation of the hold voltage in the peak hold circuit 300 of Example 2 is shown. 実施例３のピークホールド回路５００の回路図を示す。The circuit diagram of the peak hold circuit 500 of Example 3 is shown. 実施例３のピークホールド回路５００におけるホールド電圧の変動を示す。The fluctuation of the hold voltage in the peak hold circuit 500 of Example 3 is shown. 従来技術のピークホールド回路７００の回路図を示す。A circuit diagram of a prior art peak hold circuit 700 is shown. 従来技術のピークホールド回路７００におけるホールド電圧の変動を示す。Fig. 9 shows a variation in hold voltage in a conventional peak hold circuit 700; 従来技術のピークホールド回路７００においてホールド電圧が増加する場合の出力信号の経時的な変化を示す。FIG. 6 shows a change with time of an output signal when the hold voltage increases in the peak hold circuit 700 of the prior art. FIG. 従来技術のピークホールド回路７００においてホールド電圧が減少する場合の出力信号の経時的な変化を示す。The change over time of the output signal when the hold voltage decreases in the peak hold circuit 700 of the prior art is shown.

Explanation of symbols

１００ピークホールド回路
１０２スイッチ回路
１０４保持用キャパシタ
１０６オペアンプ
１０８コンパレータ
１１０ホールド電圧制御用キャパシタ
１１２ｎＭＯＳトランジスタ
１１４ｐＭＯＳトランジスタ
１１６インバータ
３００ピークホールド回路
３０２スイッチ回路
３０４保持用キャパシタ
３０６オペアンプ
３０８コンパレータ
３１０ｎＭＯＳトランジスタ
３１２ｐＭＯＳトランジスタ
３１４インバータ
３１６インバータ
３１８ｐＭＯＳトランジスタ
３２０レベル変換回路
５００ピークホールド回路
５０２スイッチ回路
５０４保持用キャパシタ
５０６オペアンプ
５０８コンパレータ
５１０ｎＭＯＳトランジスタ
５１２ｐＭＯＳトランジスタ
５１４インバータ
５１６インバータ
５１８ｐＭＯＳトランジスタ
５２０インバータ
５２２ｎＭＯＳトランジスタ
５２４レベル変換回路
７００ピークホールド回路
７０２スイッチ回路
７０４保持用キャパシタ
７０６オペアンプ
７０８コンパレータ
７１０インバータ
７１２ｐＭＯＳトランジスタ
７１４ｎＭＯＳトランジスタ 100 peak hold circuit 102 switch circuit 104 holding capacitor 106 operational amplifier 108 comparator 110 hold voltage control capacitor 112 nMOS transistor 114 pMOS transistor 116 inverter 300 peak hold circuit 302 switch circuit 304 holding capacitor 306 operational amplifier 308 comparator 310 nMOS transistor 312 pMOS transistor 314 Inverter 316 Inverter 318 pMOS transistor 320 level conversion circuit 500 peak hold circuit 502 switch circuit 504 holding capacitor 506 operational amplifier 508 comparator 510 nMOS transistor 512 pMOS transistor 514 inverter 516 inverter 518 pMOS transistor 520 in Barter 522 nMOS transistor 524 Level conversion circuit 700 Peak hold circuit 702 Switch circuit 704 Holding capacitor 706 Operational amplifier 708 Comparator 710 Inverter 712 pMOS transistor 714 nMOS transistor

Claims

A hold circuit having an input terminal and an output terminal,
Holding capacity,
An impedance conversion circuit that is provided between one end of the holding capacitor and the output terminal, and maintains the voltage of the output terminal equal to the voltage of the one end of the holding capacitor;
A comparison circuit including a comparison output terminal that outputs a comparison signal that switches between a first reference voltage and a second reference voltage according to a comparison result of the voltage of the output terminal and the voltage of the input terminal;
A MOS transistor, which is provided between the input terminal and the one end of the holding capacitor, is turned off when the comparison signal is a first reference voltage, and is turned on when the comparison signal is a second reference voltage A switch circuit including:
A hold circuit including a hold voltage control capacitor provided between the comparison output terminal of the comparison circuit and the one end of the holding capacitor.

A level conversion circuit provided between the comparison output terminal of the comparison circuit and the hold voltage control capacitor;
The level conversion circuit applies a first reference voltage to the hold voltage control capacitor when the comparison signal is a first reference voltage, and applies to the hold voltage control capacitor when the comparison signal is a second reference voltage. The hold circuit according to claim 1, wherein a voltage equal to a voltage of the output terminal is applied.

A second hold voltage control capacitor provided between the level conversion circuit and the one end of the holding capacitor;
The level conversion circuit applies a second reference voltage to the second hold voltage control capacitor when the comparison signal is the first reference voltage, and the second hold voltage when the comparison signal is the second reference voltage. The hold circuit according to claim 2, wherein a voltage equal to the voltage of the output terminal is applied to the control capacitor.