JP2010118674A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which enables manufacturing without troubles even if an FZ wafer of a low price is used in a wafer process and can achieve both a low cost and high performance while providing a steep incline to impurity concentration at a boundary side to a drift layer of low impurity concentration in a high impurity concentration layer at a rear uppermost surface side. <P>SOLUTION: In the manufacturing method, an element active region and an anode electrode 8 are formed in a surface side of an FZ wafer and a rear side of the FZ wafer is cut off to a prescribed thickness. Thereafter, an n<SP>+</SP>cathode layer 1b is formed by casting light or laser on the FZ wafer backside while cooling the FZ wafer by carrying out particle beam irradiation of phosphor or arsenic ion from the FZ wafer backside. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、電力変換装置などに使用されるダイオード,MOSFET(電界効果絶縁ゲート型トランジスタ)等のパワー半導体装置に関し、特に、FZ(浮遊ゾーン)ウェハの採用に適した半導体装置及びその製造方法に関する。   The present invention relates to power semiconductor devices such as diodes and MOSFETs (field effect insulated gate transistors) used in power conversion devices, and more particularly to a semiconductor device suitable for adopting an FZ (floating zone) wafer and a manufacturing method thereof. .

図4に示すエピ型ダイオードは、nカソード層1を形成する高濃度n型シリコン基板上にnドリフト層3として機能する低濃度n型エピタキシャル層を成長させて成るエピウェハを使用して製造される。nドリフト層3は、オン状態においてはドリフト電流が流れると共に、ブロッキングモード時(オフ状態)においてはpアノード層4とのpn接合から空乏層がnカソード層1へ拡張し耐圧の確保に役立つ。nカソード層1は、ブロッキングモード時において空乏層がカソード電極9に達するのを防ぐと共に、カソード電極9との良好なオーミックコンタクトを得る機能を有する。このエピウェハを用いたエピ型ダイオードは、高濃度n型シリコン基板と、その上にエピタキシャル成長させたnドリフト層3とを有しているため、図4に付記したドーピング濃度の縦方向依存性のグラフに示す様に、nカソード層1のうちnドリフト層3との境界側で不純物濃度が急峻な勾配を持つために、順方向電圧と耐圧との間のトレードオフが良好である。しかしながら、エピウェハは高価であるために、エピ型ダイオードは製造コスト高という難点がある。 The epi-type diode shown in FIG. 4 is manufactured using an epi-wafer formed by growing a low-concentration n-type epitaxial layer functioning as the n drift layer 3 on a high-concentration n-type silicon substrate on which the n + cathode layer 1 is formed. Is done. In the n drift layer 3, a drift current flows in the on state, and in the blocking mode (off state), the depletion layer extends from the pn junction with the p + anode layer 4 to the n + cathode layer 1 to secure a withstand voltage. To help. The n + cathode layer 1 has a function of preventing the depletion layer from reaching the cathode electrode 9 and obtaining a good ohmic contact with the cathode electrode 9 in the blocking mode. The epi-type diode using this epi-wafer has a high-concentration n-type silicon substrate and an n - drift layer 3 epitaxially grown thereon, so that the doping concentration shown in FIG. As shown in the graph, since the impurity concentration has a steep gradient on the boundary side of the n + cathode layer 1 with the n drift layer 3, the trade-off between the forward voltage and the breakdown voltage is good. However, since an epi-wafer is expensive, an epi-type diode has a drawback of high manufacturing cost.

他方、図5に示すDW型ダイオードは、nドリフト層3として機能する低濃度n型シリコン基板(FZウェハ)の裏面から高濃度の燐を拡散してnカソード層1aを形成して成るDWウェハを使用して製造される。このDWウェハは、エピウェハに比べてエピタキシャル成長工程が不要である分、低価格であるため、DW型ダイオードの製造コストの低減化が可能であるものの、図5に付記したドーピング濃度の縦方向依存性のグラフに示す様に、nカソード層1aのうちnドリフト層3との境界側で不純物濃度が緩い勾配を持つために、順方向電圧と耐圧との間のトレードオフが悪化する。 On the other hand, the DW-type diode shown in FIG. 5 is formed by diffusing high-concentration phosphorus from the back surface of a low-concentration n-type silicon substrate (FZ wafer) functioning as the n drift layer 3 to form an n + cathode layer 1a. Manufactured using DW wafers. Since this DW wafer is less expensive than the epitaxial wafer because it does not require an epitaxial growth process, the manufacturing cost of the DW diode can be reduced, but the vertical dependence of the doping concentration shown in FIG. As shown in the graph, since the impurity concentration has a gentle gradient on the boundary side of the n + cathode layer 1a with the n drift layer 3, the trade-off between the forward voltage and the breakdown voltage is deteriorated.

近年、ダイオードやMOSFET等のパワー半導体装置は高特性を実現しながらも、更なる低コスト化が要請されている。低コスト化のためには、ウェハプロセスに低価格のFZウェハを採用する方が有利である。高特性を得るには、pアノード層4等の表面活性領域及びそのアノード電極8を形成したFZウェハの裏面側を所定の厚さに削った後、裏面から燐又は砒素イオンなどの粒子線を照射(注入)し、アニール処理により不純物を活性化させてnカソード層を形成する方法が考えられる。イオン打ち込み法により、最大濃度点を深部に設定できるため、nカソード層のうちnドリフト層との境界側で不純物濃度が急峻になるので、エピ型ダイオード並みの高特性が期待できる。 In recent years, power semiconductor devices such as diodes and MOSFETs have been required to further reduce costs while realizing high characteristics. In order to reduce the cost, it is more advantageous to employ a low-cost FZ wafer in the wafer process. In order to obtain high characteristics, the surface active region such as the p + anode layer 4 and the back side of the FZ wafer on which the anode electrode 8 is formed are shaved to a predetermined thickness, and then a particle beam such as phosphorus or arsenic ions is formed from the back side. It is conceivable to form an n + cathode layer by irradiating (implanting) and activating impurities by annealing. Since the maximum concentration point can be set in the deep part by the ion implantation method, the impurity concentration becomes steep on the boundary side of the n + cathode layer with the n drift layer, so that high characteristics similar to those of the epi type diode can be expected.

しかしながら、実際、燐又は砒素原子をシリコンウェハ中で十分に活性化させるには、アニール温度を1000℃以上にする必要があることから、ウェハ表面に低融点(約700℃)のアルミニウムのアノード電極8を被着する前に上記のアニール処理を完了せねばならない。ところが、アノード電極8の被着前にアニール処理を施すとしても、切削後の薄いウェハを1000℃以上の高温でアニール処理すると、ウェハ形状が大きく反ってしまうため、その後段工程であるアノード電極8の形成のためのフォトリソグラフィーがもはや不可能になる。このため、ウェハプロセスに低価格のFZウェハを使用することが無理であった。このような問題は、上述の様な縦形ダイオードのカソード層に限らず、縦形MOSFETのドレイン層やノンパンチスルー型のIGBT(伝導度変調型MOSFET)のコレクタ層の様に、裏面最表側のオーミックコンタクト層(高不純物濃度層)一般の形成の際に言える問題でもある。   However, in fact, in order to sufficiently activate phosphorus or arsenic atoms in the silicon wafer, it is necessary to set the annealing temperature to 1000 ° C. or higher. Therefore, an aluminum anode electrode having a low melting point (about 700 ° C.) on the wafer surface. The above annealing process must be completed before depositing 8. However, even if the annealing process is performed before the deposition of the anode electrode 8, if the thin wafer after cutting is annealed at a high temperature of 1000 ° C. or higher, the wafer shape is greatly warped, so that the anode electrode 8 is a subsequent process. Photolithography for the formation of is no longer possible. For this reason, it was impossible to use a low-cost FZ wafer in the wafer process. Such a problem is not limited to the cathode layer of the vertical diode as described above, but the ohmic on the backmost surface side, such as the drain layer of the vertical MOSFET and the collector layer of a non-punch-through IGBT (conductivity modulation MOSFET). This is also a problem that can be said in the general formation of a contact layer (high impurity concentration layer).

そこで、上記問題点に鑑み、本発明の課題は、低価格のFZウェハをウェハプロセスに用いても支障なく製造可能であって、裏面最表側の高不純物濃度層のうち低不純物濃度のドリフト層との境界側で不純物濃度が急峻な勾配を持ち、低コスト化と高性能を両立できる半導体装置及びその製造方法を提供することにある。   Therefore, in view of the above problems, an object of the present invention is to manufacture a low-cost FZ wafer without any problem even if it is used for a wafer process. It is an object of the present invention to provide a semiconductor device having a steep slope of impurity concentration on the boundary side of the substrate and capable of achieving both low cost and high performance, and a method for manufacturing the same.

上記課題を解決するために、本発明は、裏面(第2主面)最表側の高不純物濃度層を低温プロセスにより形成し得ることを特徴とする。   In order to solve the above-described problems, the present invention is characterized in that a high impurity concentration layer on the back surface (second main surface) on the outermost surface can be formed by a low temperature process.

本発明の第1の手段は、第1導電型低不純物濃度のドリフト層を形成する第1導電型低不純物濃度の基板を用い、その基板の第1主面側に形成された素子活性領域及びその第1電極と、上記基板の第2主面の最表側に形成された高不純物濃度層及びその第2電極とを備えた半導体装置において、上記高不純物濃度層がn型欠陥層として構成されていることを特徴とする。このn型欠陥層は単結晶の格子欠陥層であるが、実質的に高濃度n型半導体層として機能するものである。   The first means of the present invention uses a first conductivity type low impurity concentration substrate forming a first conductivity type low impurity concentration drift layer, an element active region formed on the first main surface side of the substrate, and In a semiconductor device comprising the first electrode, a high impurity concentration layer formed on the outermost surface of the second main surface of the substrate, and the second electrode, the high impurity concentration layer is configured as an n-type defect layer. It is characterized by. The n-type defect layer is a single crystal lattice defect layer, but substantially functions as a high-concentration n-type semiconductor layer.

このような第2主面の最表側のn型欠陥層をコンタクト層等たる高濃度n型半導体層として利用する半導体装置の製造方法は、基板の第1主面側に素子活性領域及び第1電極を形成し、基板の第2主面側を所定の厚さまで削り落とした後、第2主面からプロトン照射を行い、アニール処理を施してn型欠陥層を形成するものである。n型欠陥層の活性化のためのアニール温度は、アルミニウム等の第1電極層の融点よりも低い温度(700度以下)で十分であるので、第1主面側の第1電極の被着工程後に支障なく第2主面側のn型欠陥層を形成できる。低価格のn型低不純物濃度FZウェハを用いることができるので、半導体装置の低コスト化を実現できる。しかも、プロトンのイオン打ち込み法を用いるため、飛程が長く、最大濃度点を深部に設定でき、高不純物濃度層たるn型欠陥層のうちn型低不純物濃度のドリフト層との境界側で不純物濃度が急峻になるので、エピウェハを用いた半導体装置並みの高特性が得られる。   Such a method of manufacturing a semiconductor device using the n-type defect layer on the outermost side of the second main surface as a high-concentration n-type semiconductor layer such as a contact layer has an element active region and a first active region on the first main surface side of the substrate. After forming the electrode and scraping off the second main surface side of the substrate to a predetermined thickness, proton irradiation is performed from the second main surface and annealing is performed to form an n-type defect layer. Since the annealing temperature for activating the n-type defect layer is sufficient to be lower than the melting point of the first electrode layer such as aluminum (700 degrees or less), the first electrode on the first main surface side is deposited. The n-type defect layer on the second main surface side can be formed without hindrance after the process. Since a low-priced n-type low impurity concentration FZ wafer can be used, the cost of the semiconductor device can be reduced. In addition, since the proton ion implantation method is used, the range is long, the maximum concentration point can be set deep, and impurities are present on the boundary side with the n-type low impurity concentration drift layer in the n-type defect layer which is a high impurity concentration layer. Since the concentration becomes steep, high characteristics similar to those of a semiconductor device using an epi-wafer can be obtained.

アニール処理の温度としては300℃以上かつ500℃以下が適している。また、プロトン照射の照射エネルギーは1MeV以下で良い。   The annealing temperature is preferably 300 ° C. or more and 500 ° C. or less. The irradiation energy of proton irradiation may be 1 MeV or less.

本発明の第2の手段は、第1導電型低不純物濃度のドリフト層を形成する第1導電型低不純物濃度の基板を用い、その基板の第1主面側に形成された素子活性領域及びその第1電極と、上記基板の第2主面の最表側に形成された高不純物濃度層及びその第2電極とを備えた半導体装置において、上記高不純物濃度層が酸素ドナードープ層であることを特徴とする。高不純物濃度層を酸素ドナードープ層とすると、アニール処理の温度をアルミニウム等の第1電極の融点よりも低い温度にすることができるため、第1電極層の被着工程後に支障なく第2主面側の高不純物濃度層を形成できる。   According to a second means of the present invention, a first conductivity type low impurity concentration substrate forming a first conductivity type low impurity concentration drift layer is used, and an element active region formed on the first main surface side of the substrate, and In the semiconductor device including the first electrode, the high impurity concentration layer formed on the outermost surface of the second main surface of the substrate, and the second electrode, the high impurity concentration layer is an oxygen donor doped layer. Features. When the high impurity concentration layer is an oxygen donor-doped layer, the annealing process temperature can be set lower than the melting point of the first electrode such as aluminum, so that the second main surface can be easily obtained after the first electrode layer deposition step. A high impurity concentration layer on the side can be formed.

かかる半導体装置の製造方法は、基板の第1主面側に素子活性領域及び第1電極を形成し、基板の第2主面側を所定の厚さまで削り落とした後、高不純物濃度層を、第2主面から酸素イオン照射を行い、アニール処理を施して形成するものである。低価格のn型低不純物濃度FZウェハを用いることができるので、半導体装置の低コスト化を実現できる。また酸素イオンのイオン打ち込み法を用いるため、飛程が長く、最大濃度点を深部に設定でき、高不純物濃度層たる酸素ドナードープ層のうちn型低不純物濃度のドリフト層との境界側で不純物濃度が急峻になるので、エピウェハを用いた半導体装置並みの高特性が得られる。アニール処理の温度としては300℃以上かつ500℃以下が適している。   In such a method for manufacturing a semiconductor device, an element active region and a first electrode are formed on a first main surface side of a substrate, and after the second main surface side of the substrate is scraped down to a predetermined thickness, a high impurity concentration layer is formed. It is formed by performing oxygen ion irradiation from the second main surface and annealing. Since a low-priced n-type low impurity concentration FZ wafer can be used, the cost of the semiconductor device can be reduced. In addition, since the ion implantation method of oxygen ions is used, the range is long, the maximum concentration point can be set deep, and the impurity concentration on the boundary side with the n-type low impurity concentration drift layer in the oxygen donor doped layer that is a high impurity concentration layer As a result, the characteristics as high as those of a semiconductor device using an epi-wafer can be obtained. The annealing temperature is preferably 300 ° C. or more and 500 ° C. or less.

本発明の第3の手段は、第1導電型低不純物濃度のドリフト層を形成する第1導電型低不純物濃度の基板を用い、その基板の第1主面側に形成された素子活性領域及びその第1電極と、上記基板の第2主面の最表側に形成された高不純物濃度層及びその第2電極とを備えた半導体装置の製造方法において、上記基板の第1主面側に上記素子活性領域及び第1電極層を形成し、上記基板の上記第2主面側を所定の厚さまで削り落とした後、高不純物濃度層を、上記第2主面から不純物イオンの粒子線照射を行い、上記第1主面を冷却しながら上記第2主面に対し光又はレーザーを照射して形成することを特徴とする。   A third means of the present invention uses a first conductivity type low impurity concentration substrate forming a first conductivity type low impurity concentration drift layer, an element active region formed on the first main surface side of the substrate, and In the method of manufacturing a semiconductor device including the first electrode, the high impurity concentration layer formed on the outermost surface of the second main surface of the substrate, and the second electrode, the first electrode on the first main surface side of the substrate After forming the element active region and the first electrode layer and scraping off the second main surface side of the substrate to a predetermined thickness, the high impurity concentration layer is irradiated with the particle beam of impurity ions from the second main surface. And performing irradiation with light or laser on the second main surface while cooling the first main surface.

このように、第2主面側の高不純物濃度層の形成のためのアニール処理として、第1電極を有する第1主面側を冷却(冷却ガスの吹き付け、又はヒートシンクなど)しながら第2主面にランプアニール又はレーザーアニールを施すものであるから、基板厚方向に温度勾配を確保しながら、第2主面側のアニール温度をアルミニウムの融点よりも高い温度(700℃以上)に設定することができ、飛程の短い導入不純物でも十分活性化させることが可能となり、ドナー不純物として例えば燐又は砒素を用いることができる。低価格の低不純物濃度FZウェハを用いることができるので、半導体装置の低コスト化を実現できる。またイオン打ち込み法を用いるため、最大濃度点を深部に設定でき、高不純物濃度層のうちドリフト層との境界側で不純物濃度が急峻になるので、エピウェハを用いた半導体装置並みの高特性が得られる。   As described above, as the annealing process for forming the high impurity concentration layer on the second main surface side, the second main surface side is cooled (cooling gas sprayed or heat sink) while cooling the first main surface side having the first electrode. Since the surface is subjected to lamp annealing or laser annealing, the annealing temperature on the second main surface side is set to a temperature higher than the melting point of aluminum (700 ° C. or higher) while ensuring a temperature gradient in the substrate thickness direction. Thus, even an introduced impurity with a short range can be sufficiently activated, and for example, phosphorus or arsenic can be used as a donor impurity. Since a low-cost low-impurity concentration FZ wafer can be used, the cost of the semiconductor device can be reduced. In addition, since the ion implantation method is used, the maximum concentration point can be set deep, and the impurity concentration on the boundary side with the drift layer of the high impurity concentration layer becomes steep, so that high characteristics similar to those of semiconductor devices using epiwafers can be obtained. It is done.

燐又は砒素イオンの照射エネルギーは1MeV以下で良い。また、燐又は砒素のドーズ量は1×1013cm−2以上かつ1×1016cm−2以下であることが望ましい。 The irradiation energy of phosphorus or arsenic ions may be 1 MeV or less. The dose amount of phosphorus or arsenic is preferably 1 × 10 13 cm −2 or more and 1 × 10 16 cm −2 or less.

なお、本発明は、ダイオードやMOSFETに限らず、nドリフト層及び第2主面の最表側のn型高不純物濃度層(オーミックコンタクト層など)を備えた縦形半導体装置一般に適用できる。また、本発明の第3の手段は、ドナー不純物の粒子線照射に限らず、アクセプター不純物(例えば硼素)の粒子線照射でも良く、pドリフト層及び第2主面の最表側のp型高不純物濃度層(オーミックコンタクト層など)を備えた縦形半導体装置一般に適用できる。ノンパンチスルー型のIGBT(伝導度変調型MOSFET)のコレクタ層の様に、裏面最表側のオーミックコンタクト層(導電型を問わず高不純物濃度層)に適用できる。 The present invention is not limited to diodes and MOSFETs, and can be applied to general vertical semiconductor devices including an n drift layer and an n-type high impurity concentration layer (such as an ohmic contact layer) on the outermost side of the second main surface. Further, the third means of the present invention is not limited to the particle beam irradiation of the donor impurity, but may be the particle beam irradiation of the acceptor impurity (for example, boron), and the p-type high layer on the outermost side of the p drift layer and the second main surface. The present invention is generally applicable to a vertical semiconductor device having an impurity concentration layer (such as an ohmic contact layer). Like the collector layer of a non-punch-through type IGBT (conductivity modulation type MOSFET), it can be applied to the ohmic contact layer (high impurity concentration layer regardless of the conductivity type) on the rearmost surface.

以上説明したように、本発明は、縦形ダイオードのカソード層、縦型MOSFETのドレイン層、ノンパンチスルー型IGBTのコレクタ層などの様なオーミックコンタクト層として機能する第2主面最表側の高不純物濃度層を低温プロセスにより形成し得ることに特徴を有するため、次の効果を奏する。   As described above, the present invention is a high impurity on the outermost surface of the second main surface that functions as an ohmic contact layer such as a cathode layer of a vertical diode, a drain layer of a vertical MOSFET, a collector layer of a non-punch through IGBT. Since the concentration layer can be formed by a low-temperature process, the following effects can be obtained.

n型欠陥層を高濃度n型半導体層として利用する半導体装置では、第1主面側に素子活性領域及び第1電極を形成した後、第2主面からプロトン照射を行い、アニール処理を施してn型欠陥層を形成することができるため、n型欠陥層の活性化のためのアニール温度は、第1電極の融点よりも低い温度で十分であるので、第1電極の被着工程後に支障なく第2主面側のn型欠陥層を形成できる。このため、低価格のn型低不純物濃度FZウェハをウェハプロセスに用いることができ、半導体装置の低コスト化を実現できる。しかも、高不純物濃度層たるn型欠陥層のうちn型低不純物濃度のドリフト層との境界側で不純物濃度が急峻になるので、エピウェハを用いた半導体装置並みの高特性が得られる。   In a semiconductor device using an n-type defect layer as a high-concentration n-type semiconductor layer, after forming an element active region and a first electrode on the first main surface side, proton irradiation is performed from the second main surface and annealing is performed. Since the n-type defect layer can be formed, the annealing temperature for activating the n-type defect layer is sufficient to be lower than the melting point of the first electrode. The n-type defect layer on the second main surface side can be formed without hindrance. For this reason, a low-cost n-type low impurity concentration FZ wafer can be used for the wafer process, and the cost reduction of the semiconductor device can be realized. In addition, since the impurity concentration is steep on the boundary side of the n-type defect layer, which is a high impurity concentration layer, with the drift layer having the n-type low impurity concentration, high characteristics similar to those of a semiconductor device using an epi-wafer can be obtained.

酸素ドナードープ層を高濃度n型半導体層として利用する半導体装置では、第1主面側に素子活性領域及び第1電極を形成した後、第2主面から酸素イオン照射を行い、アニール処理を施して酸素ドナードープ層を形成できる。このため、低価格のn型低不純物濃度FZウェハを用いることができるので、半導体装置の低コスト化を実現できる。また酸素ドナードープ層のうちn型低不純物濃度のドリフト層との境界側で不純物濃度が急峻になるので、エピウェハを用いた半導体装置並みの高特性が得られる。   In a semiconductor device that uses an oxygen donor doped layer as a high-concentration n-type semiconductor layer, after forming an element active region and a first electrode on the first main surface side, oxygen ion irradiation is performed from the second main surface and annealing is performed. Thus, an oxygen donor doped layer can be formed. For this reason, since a low-priced n-type low impurity concentration FZ wafer can be used, cost reduction of the semiconductor device can be realized. In addition, since the impurity concentration becomes steep on the boundary side of the oxygen donor doped layer with the drift layer having an n-type low impurity concentration, high characteristics similar to those of a semiconductor device using an epi-wafer can be obtained.

第1主面側に素子活性領域及び第1電極を形成した後、第2主面から不純物イオンの粒子線照射を行い、第1主面を冷却しながら第2主面に対し光又はレーザーを照射するアニール法により高不純物濃度層を形成する製造方法を採用すると、基板厚方向に温度勾配を確保しながら、第2主面側のアニール温度をアルミニウムの融点よりも高い温度に設定することができ、飛程の短い導入不純物でも十分活性化させることが可能となり、ドナー不純物として例えば燐又は砒素など、アクセプター不純物として硼素などを用いることができる。低価格の低不純物濃度FZウェハを用いることができるので、半導体装置の低コスト化を実現できる。また、高不純物濃度層のうちドリフト層との境界側で不純物濃度が急峻になるので、エピウェハを用いた半導体装置並みの高特性が得られる。   After forming the element active region and the first electrode on the first main surface side, the ion beam is irradiated with impurity ions from the second main surface, and light or laser is applied to the second main surface while cooling the first main surface. When a manufacturing method in which a high impurity concentration layer is formed by an irradiation annealing method, the annealing temperature on the second main surface side can be set to a temperature higher than the melting point of aluminum while ensuring a temperature gradient in the substrate thickness direction. It is possible to sufficiently activate even an introduced impurity with a short range, and for example, phosphorus or arsenic can be used as a donor impurity, and boron or the like can be used as an acceptor impurity. Since a low-cost low-impurity concentration FZ wafer can be used, the cost of the semiconductor device can be reduced. In addition, since the impurity concentration is steep on the boundary side with the drift layer in the high impurity concentration layer, high characteristics similar to those of a semiconductor device using an epi-wafer can be obtained.

本発明の実施形態1に係る縦形ダイオードの断面構造を示す一部断面図である。It is a partial cross section figure which shows the cross-section of the vertical diode which concerns on Embodiment 1 of this invention. 本発明の実施形態2に係る縦形MOSFETの断面構造を示す一部断面図である。It is a partial cross section figure which shows the cross-section of the vertical MOSFET which concerns on Embodiment 2 of this invention. 本発明の実施形態3に係る縦形MOSFETの断面構造を示す一部断面図である。It is a partial cross section figure which shows the cross-section of the vertical MOSFET which concerns on Embodiment 3 of this invention. 従来のエピ型ダイオードの断面構造を示す一部断面図である。It is a partial cross section figure which shows the cross-section of the conventional epi-type diode. 従来のDW型ダイオードの断面構造を示す一部断面図である。It is a partial cross section figure which shows the cross-section of the conventional DW type diode.

次に、本発明の各実施形態を添付図面に基づいて説明する。図1は本発明の実施形態1に係る縦形ダイオードの断面構造を示す一部断面図である。本実施形態の縦形ダイオードは1200V耐圧ダイオードであって、nドリフト層3bを形成するn型低不純物濃度のFZウェハを用いて製造される。FZウェハの表面側には素子活性領域及びアルミニウムのアノード電極8が形成されている。ここで、ダイオードの素子活性領域(核心部)とは、pアノード層4とnドリフト層3bとのpn接合を意味する。FZウェハの裏面最表側にはnカソード層1bが形成されており、そのnカソード層1b上にはアルミニウムのカソード電極9が被着されている。 Next, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a partial cross-sectional view showing a cross-sectional structure of a vertical diode according to Embodiment 1 of the present invention. The vertical diode of this embodiment is a 1200V withstand voltage diode, and is manufactured using an n-type low impurity concentration FZ wafer forming the n drift layer 3b. An element active region and an aluminum anode electrode 8 are formed on the surface side of the FZ wafer. Here, the element active region (core portion) of the diode means a pn junction between the p + anode layer 4 and the n drift layer 3 b. An n + cathode layer 1b is formed on the rearmost surface side of the FZ wafer, and an aluminum cathode electrode 9 is deposited on the n + cathode layer 1b.

このように、n型低不純物濃度のFZウェハを用いた縦形ダイオードは、そのFZウェハの表面側に上記素子活性領域及びアノード電極8を形成し、FZウェハの裏面側を所定の厚さまで削り落とした後、裏面から後述する不純物イオンの粒子線照射を行い、所定のアニール処理を施してnカソード層1bを形成し、しかる後、カソード電極9を被着して製造される。 Thus, in the vertical diode using the n-type low impurity concentration FZ wafer, the element active region and the anode electrode 8 are formed on the front side of the FZ wafer, and the back side of the FZ wafer is scraped down to a predetermined thickness. After that, a particle beam irradiation of impurity ions described later is performed from the back surface, a predetermined annealing process is performed to form the n + cathode layer 1b, and then the cathode electrode 9 is deposited and manufactured.

実施例1の縦形ダイオードの構造はnカソード層1bがn型欠陥層で構成されている。このn型欠陥層は単結晶の格子欠陥層であるが、実質的に高濃度n型半導体層として機能するものである。このような裏面最表側のn型欠陥層をnカソード層1bとして利用するダイオードの製造方法は、前述した様に、FZウェハの表面側に上記素子活性領域(pアノード層4)及びアノード電極8を形成し、FZウェハの裏面側を所定の厚さまで削り落とした後、FZウェハ裏面側からプロトン照射を行い、アニール処理(例えば300℃〜500℃)を施してn型欠陥層を形成するものである。プロトン照射の照射エネルギーは飛程が長いので1MeV以下で良い。n型欠陥層の活性化のためのアニール温度は、アルミニウムのアノード電極8の融点よりも低い温度(700℃以下)で十分であるので、アノード電極8の被着工程後に支障なくnカソード層1bとしてのn型欠陥層を形成できる。勿論、低価格のn型低不純物濃度FZウェハを用いるので、ダイオードの低コスト化を実現できる。しかも、nカソード層1bの形成ではプロトンのイオン打ち込み法を用いるため、飛程が長く、最大濃度点を深部に設定でき、図1に付記したドーピング濃度の縦方向依存性のグラフに示す様に、nカソード層1bたるn型欠陥層のうちnドリフト層3bとの境界側で不純物濃度が急峻になるので、エピウェハを用いたダイオード並みの高特性が得られる。 In the structure of the vertical diode of Example 1, the n + cathode layer 1b is composed of an n-type defect layer. The n-type defect layer is a single crystal lattice defect layer, but substantially functions as a high-concentration n-type semiconductor layer. As described above, the manufacturing method of the diode using the n-type defect layer on the backmost surface side as the n + cathode layer 1b has the element active region (p + anode layer 4) and anode on the front side of the FZ wafer. After forming the electrode 8 and scraping off the back side of the FZ wafer to a predetermined thickness, proton irradiation is performed from the back side of the FZ wafer, and annealing treatment (eg, 300 ° C. to 500 ° C.) is performed to form an n-type defect layer To do. The irradiation energy of proton irradiation may be 1 MeV or less because the range is long. An annealing temperature for activating the n-type defect layer is sufficient if it is lower than the melting point of the aluminum anode electrode 8 (700 ° C. or less), and therefore, the n + cathode layer without any trouble after the deposition process of the anode electrode 8 An n-type defect layer as 1b can be formed. Of course, since a low-priced n-type low impurity concentration FZ wafer is used, the cost of the diode can be reduced. Moreover, since the proton ion implantation method is used in forming the n + cathode layer 1b, the range is long, the maximum concentration point can be set in the deep portion, and as shown in the graph of the longitudinal dependency of the doping concentration attached to FIG. In addition, since the impurity concentration is steep on the boundary side with the n drift layer 3b in the n-type defect layer as the n + cathode layer 1b, high characteristics similar to those of a diode using an epi wafer can be obtained.

実施例2の縦形ダイオードの構造は、nカソード層1bが酸素ドナードープ層で構成されている。nカソード層1bを酸素ドナードープ層とすると、アニール処理の温度をアルミニウムのアノード電極8の融点よりも低い温度にすることができるため、アノード電極8の被着工程後に支障なくnカソード層1bを形成できる。 In the structure of the vertical diode of Example 2, the n + cathode layer 1b is composed of an oxygen donor doped layer. When the n + cathode layer 1b is an oxygen donor doped layer, the annealing temperature can be set to a temperature lower than the melting point of the aluminum anode electrode 8, so that the n + cathode layer 1b can be used without any problem after the deposition process of the anode electrode 8. Can be formed.

このような裏面最表側の酸素ドナードープ層をnカソード層1bとして利用するダイオードの製造方法は、前述した様に、FZウェハの表面側に上記素子活性領域及びアノード電極8を形成し、FZウェハの裏面側を所定の厚さまで削り落とした後、FZウェハ裏面側から酸素イオンの照射を行い、アニール処理(例えば300℃〜500℃)を施して酸素ドナードープ層を形成するものである。酸素イオン照射の照射エネルギーも飛程が長いので1MeV以下で良い。酸素ドナードープ層の活性化のためのアニール温度も、アルミニウムのアノード電極8の融点よりも低い温度(700℃以下)で十分であるので、アノード電極8の被着工程後に支障なくnカソード層1bとしての酸素ドナードープ層を形成できる。また、低価格のn型低不純物濃度FZウェハを用いるので、ダイオードの低コスト化を実現できる。しかも、nカソード層1bの形成では酸素イオンのイオン打ち込み法を用いるため、飛程が長く、最大濃度点を深部に設定でき、図1に付記したドーピング濃度の縦方向依存性のグラフに示す様に、nカソード層1bたるn型欠陥層のうちnドリフト層3bとの境界側で不純物濃度が急峻になるので、エピウェハを用いたダイオード並みの高特性が得られる。 As described above, the diode manufacturing method using such an oxygen donor doped layer on the backmost surface side as the n + cathode layer 1b forms the element active region and the anode electrode 8 on the front side of the FZ wafer. After the back surface side of the substrate is scraped down to a predetermined thickness, oxygen ion irradiation is performed from the back surface side of the FZ wafer, and an annealing process (for example, 300 ° C. to 500 ° C.) is performed to form an oxygen donor dope layer. Since the irradiation energy of oxygen ion irradiation is long, it may be 1 MeV or less. An annealing temperature for activating the oxygen donor doped layer is also sufficient if the temperature is lower than the melting point of the aluminum anode electrode 8 (700 ° C. or lower), so that the n + cathode layer 1b can be used without any trouble after the anode electrode 8 deposition process. An oxygen donor doped layer can be formed. Further, since a low-priced n-type low impurity concentration FZ wafer is used, the cost of the diode can be reduced. In addition, since the ion implantation method of oxygen ions is used for forming the n + cathode layer 1b, the range is long, the maximum concentration point can be set in a deep portion, and the longitudinal concentration dependence graph of doping concentration shown in FIG. Similarly, since the impurity concentration becomes steep on the boundary side with the n drift layer 3b in the n-type defect layer as the n + cathode layer 1b, high characteristics similar to those of a diode using an epi-wafer can be obtained.

実施例3の縦形ダイオードは製法上のアニール法に特徴がある。即ち、本例の製造方法は、FZウェハの表面側に上記素子活性領域及びアノード電極8を形成し、FZウェハの裏面側を所定の厚さまで削り落とした後、nカソード層1bを、FZウェハ裏面から燐又は砒素イオンの粒子線照射を行い、FZウェハを冷却しながらFZウェハ裏面に対し光又はレーザーを照射して形成するものである。燐又は砒素イオンの照射エネルギーは1MeV以下で良い。また、燐又は砒素のドーズ量は1×1013cm−2〜1×1016cm−2で良い。FZウェハ表面側の冷却法は、冷却ガスの吹き付け、又はヒートシンクなどである。 The vertical diode of Example 3 is characterized by an annealing method. That is, in the manufacturing method of this example, the element active region and the anode electrode 8 are formed on the front surface side of the FZ wafer, and the back surface side of the FZ wafer is scraped down to a predetermined thickness, and then the n + cathode layer 1b is removed from the FZ wafer. It is formed by irradiating phosphor or arsenic ion particles from the back of the wafer and irradiating the back of the FZ wafer with light or laser while cooling the FZ wafer. The irradiation energy of phosphorus or arsenic ions may be 1 MeV or less. The dose of phosphorus or arsenic may be 1 × 10 13 cm −2 to 1 × 10 16 cm −2 . The cooling method on the FZ wafer surface side is spraying of a cooling gas or a heat sink.

アニール法がFZウェハ表面を冷却しながらの裏面に対する短時間のランプアニール又はレーザーアニールであることから、このアニール中、FZウェハの厚さ方向に温度勾配を確保しながら、裏面のアニール温度をアルミニウムの融点よりも高い温度(700℃以上)に設定することができ、飛程の短い導入不純物でも十分活性化させることが可能となり、ドナー不純物として例えば燐又は砒素を用いることができる。勿論、低価格の低不純物濃度FZウェハを用いることができるので、ダイオードの低コスト化を実現できる。またイオン打ち込み法を用いるため、最大濃度点を深部に設定でき、図1に付記したドーピング濃度の縦方向依存性のグラフに示す様に、nカソード層1bのうちnドリフト層3bとの境界側で不純物濃度が急峻になるので、エピウェハを用いたダイオード並みの高特性が得られる。 Since the annealing method is short-time lamp annealing or laser annealing on the back surface while cooling the FZ wafer surface, the annealing temperature on the back surface is set to aluminum while ensuring a temperature gradient in the thickness direction of the FZ wafer during this annealing. It is possible to set the temperature higher than the melting point (700 ° C. or higher), and it is possible to sufficiently activate even an introduced impurity with a short range, and for example, phosphorus or arsenic can be used as a donor impurity. Of course, since a low-cost, low-impurity concentration FZ wafer can be used, the cost of the diode can be reduced. In addition, since an ion implantation method, it can set the maximum density point deep, as shown in the vertical direction dependency graph of the doping concentrations appended to Figure 1, n of the n + cathode layer 1b - the drift layer 3b Since the impurity concentration is steep on the boundary side, high characteristics similar to a diode using an epi-wafer can be obtained.

次に、図2は本発明の実施形態2に係る縦形MOSFETの断面構造を示す一部断面図である。   Next, FIG. 2 is a partial cross-sectional view showing a cross-sectional structure of a vertical MOSFET according to Embodiment 2 of the present invention.

本実施形態の縦形MOSFETは600V耐圧MOSFETであって、nドリフト層13bを形成するn型低不純物濃度のFZウェハを用いて製造される。FZウェハの表面側には素子活性領域(核心部)及びアルミニウムのソース電極18が形成されている。ここでMOSFETの素子活性領域は、nドリフト層13bの表面側に形成されたウェル状のpベース領域14と、このpベース領域14の表面側に形成されたnソース領域15と、ゲート酸化膜16を介して形成された多結晶シリコン等のゲート電極17と、層間絶縁膜を介して形成されたソース電極18などである。FZウェハの裏面最表側にはnドレイン層11bが形成されており、そのnドレイン層11b上にはアルミニウムのドレイン電極19が被着されている。 The vertical MOSFET of this embodiment is a 600V breakdown voltage MOSFET, and is manufactured using an n-type low impurity concentration FZ wafer forming the n drift layer 13b. An element active region (core portion) and an aluminum source electrode 18 are formed on the surface side of the FZ wafer. Here, the element active region of the MOSFET includes a well-shaped p + base region 14 formed on the surface side of the n drift layer 13 b, and an n + source region 15 formed on the surface side of the p + base region 14. A gate electrode 17 made of polycrystalline silicon or the like formed through the gate oxide film 16, and a source electrode 18 formed through the interlayer insulating film. An n + drain layer 11b is formed on the outermost surface of the back surface of the FZ wafer, and an aluminum drain electrode 19 is deposited on the n + drain layer 11b.

このように、n型低不純物濃度のFZウェハを用いた縦形MOSFETは、そのFZウェハの表面側に上記素子活性領域及びソース電極18を形成し、FZウェハの裏面側を所定の厚さまで削り落とした後、裏面から後述する不純物イオンの粒子線照射を行い、所定のアニール処理を施してnドレイン層11bを形成し、しかる後、ドレイン電極19を被着して製造される。 Thus, in the vertical MOSFET using the n-type low impurity concentration FZ wafer, the element active region and the source electrode 18 are formed on the front side of the FZ wafer, and the back side of the FZ wafer is scraped down to a predetermined thickness. After that, a particle beam irradiation of impurity ions to be described later is performed from the back surface, a predetermined annealing process is performed to form the n + drain layer 11b, and then the drain electrode 19 is deposited and manufactured.

実施例4の縦形MOSFETの構造は、nドレイン層11bがn型欠陥層で構成されている。このn型欠陥層は単結晶の格子欠陥層であるが、実質的に高濃度n型半導体層として機能するものである。このような裏面最表側のn型欠陥層をnドレイン層1bとして利用するMOSFETの製造方法は、前述した様に、FZウェハの表面側に上記素子活性領域及びソース電極18を形成し、FZウェハの裏面側を所定の厚さまで削り落とした後、FZウェハ裏面側からプロトン照射を行い、アニール処理(例えば300℃〜500℃)を施してn型欠陥層を形成するものである。プロトン照射の照射エネルギーは飛程が長いので1MeV以下で良い。n型欠陥層の活性化のためのアニール温度は、アルミニウムのソース電極18の融点よりも低い温度(700℃以下)で十分であるので、ソース電極18の被着工程後に支障なくnドレイン層11bとしてのn型欠陥層を形成できる。勿論、低価格のn型低不純物濃度FZウェハを用いるので、MOSFETの低コスト化を実現できる。しかも、nドレイン層1bの形成ではプロトンのイオン打ち込み法を用いるため、飛程が長く、最大濃度点を深部に設定でき、図2に付記したドーピング濃度の縦方向依存性のグラフに示す様に、nドレイン層11bたるn型欠陥層のうちnドリフト層13bとの境界側で不純物濃度が急峻になるので、エピウェハを用いたMOSFET並みの高特性が得られる。 In the vertical MOSFET structure of the fourth embodiment, the n + drain layer 11b is formed of an n-type defect layer. The n-type defect layer is a single crystal lattice defect layer, but substantially functions as a high-concentration n-type semiconductor layer. As described above, the MOSFET manufacturing method using the n-type defect layer on the backmost surface side as the n + drain layer 1b forms the element active region and the source electrode 18 on the front surface side of the FZ wafer, and the FZ After scraping off the back side of the wafer to a predetermined thickness, proton irradiation is performed from the back side of the FZ wafer, and an annealing process (for example, 300 ° C. to 500 ° C.) is performed to form an n-type defect layer. The irradiation energy of proton irradiation may be 1 MeV or less because the range is long. Since the annealing temperature for activating the n-type defect layer is sufficient to be lower than the melting point of the aluminum source electrode 18 (700 ° C. or less), the n + drain layer can be safely used after the deposition process of the source electrode 18. An n-type defect layer as 11b can be formed. Of course, since a low-priced n-type low impurity concentration FZ wafer is used, the cost of the MOSFET can be reduced. Moreover, since the proton ion implantation method is used for forming the n + drain layer 1b, the range is long, the maximum concentration point can be set in the deep part, and as shown in the vertical dependence graph of the doping concentration attached to FIG. Moreover, since the impurity concentration is steep on the boundary side with the n drift layer 13b in the n-type defect layer serving as the n + drain layer 11b, high characteristics similar to those of a MOSFET using an epi wafer can be obtained.

実施例5の縦形MOSFETの構造は、nドレイン層11bが酸素ドナードープ層で構成されている。nドレイン層11bを酸素ドナードープ層とすると、アニール処理の温度をアルミニウムのソース電極18の融点よりも低い温度にすることができるため、ソース電極18の被着工程後に支障なくnドレイン層1bを形成できる。 In the structure of the vertical MOSFET of the fifth embodiment, the n + drain layer 11b is composed of an oxygen donor doped layer. When the n + drain layer 11b is an oxygen donor doped layer, the annealing temperature can be set lower than the melting point of the aluminum source electrode 18. Therefore, the n + drain layer 1b can be used without difficulty after the deposition process of the source electrode 18. Can be formed.

このような裏面最表側の酸素ドナードープ層をnドレイン層11bとして利用するMOSFETの製造方法は、前述した様に、FZウェハの表面側に上記素子活性領域及びソース電極18を形成し、FZウェハの裏面側を所定の厚さまで削り落とした後、FZウェハ裏面側から酸素イオンの照射を行い、アニール処理(例えば300℃〜500℃)を施して酸素ドナードープ層を形成するものである。酸素イオン照射の照射エネルギーも飛程が長いので1MeV以下で良い。酸素ドナードープ層の活性化のためのアニール温度も、アルミニウムのソース電極18の融点よりも低い温度(700℃以下)で十分であるので、ソース電極18の被着工程後に支障なくnドレイン層11bとしての酸素ドナードープ層を形成できる。また、低価格のn型低不純物濃度FZウェハを用いるので、MOSFETの低コスト化を実現できる。しかも、nドレイン層11bの形成では酸素イオンのイオン打ち込み法を用いるため、飛程が長く、最大濃度点を深部に設定でき、図2に付記したドーピング濃度の縦方向依存性のグラフに示す様に、nドレイン層11bたるn型欠陥層のうちnドリフト層13bとの境界側で不純物濃度が急峻になるので、エピウェハを用いたMOSFET並みの高特性が得られる。 As described above, the MOSFET manufacturing method using such an oxygen donor doped layer on the backmost surface side as the n + drain layer 11b forms the element active region and the source electrode 18 on the front surface side of the FZ wafer, and the FZ wafer. After the back surface side of the substrate is scraped down to a predetermined thickness, oxygen ion irradiation is performed from the back surface side of the FZ wafer, and an annealing process (for example, 300 ° C. to 500 ° C.) is performed to form an oxygen donor dope layer. Since the irradiation energy of oxygen ion irradiation is long, it may be 1 MeV or less. Annealing temperature for the activation of the oxygen donor-doped layer also because at a temperature lower than the melting point of the aluminum of the source electrode 18 (700 ° C. or less) is sufficient, trouble after deposition step of the source electrode 18 without the n + drain layer 11b An oxygen donor doped layer can be formed. Further, since a low-priced n-type low impurity concentration FZ wafer is used, the cost of the MOSFET can be reduced. In addition, since the ion implantation method of oxygen ions is used to form the n + drain layer 11b, the range is long, the maximum concentration point can be set in a deep portion, and the longitudinal concentration dependence graph of the doping concentration attached to FIG. Similarly, since the impurity concentration becomes steep on the boundary side with the n drift layer 13b in the n-type defect layer serving as the n + drain layer 11b, high characteristics similar to those of the MOSFET using the epi-wafer can be obtained.

実施例6の縦形MOSFETは製法上のアニール法に特徴がある。即ち、本例の製造方法は、FZウェハの表面側に上記素子活性領域及びソース電極18を形成し、FZウェハの裏面側を所定の厚さまで削り落とした後、nドレイン層11bを、FZウェハ裏面から燐又は砒素イオンの粒子線照射を行い、FZウェハを冷却しながらFZウェハ裏面に対し光又はレーザーを照射して形成するものである。燐又は砒素イオンの照射エネルギーは1MeV以下で良い。また、燐又は砒素のドーズ量は1×1013cm−2〜1×1016cm−2で良い。FZウェハ表面側の冷却法は、冷却ガスの吹き付け、又はヒートシンクなどである。 The vertical MOSFET of Example 6 is characterized by an annealing method in the manufacturing method. That is, in the manufacturing method of this example, the element active region and the source electrode 18 are formed on the front surface side of the FZ wafer, the back surface side of the FZ wafer is scraped down to a predetermined thickness, and then the n + drain layer 11b is removed from the FZ wafer. It is formed by irradiating phosphor or arsenic ion particles from the back of the wafer and irradiating the back of the FZ wafer with light or laser while cooling the FZ wafer. The irradiation energy of phosphorus or arsenic ions may be 1 MeV or less. The dose of phosphorus or arsenic may be 1 × 10 13 cm −2 to 1 × 10 16 cm −2 . The cooling method on the FZ wafer surface side is spraying of a cooling gas or a heat sink.

アニール法がFZウェハ表面を冷却しながらの裏面に対する短時間のランプアニール又はレーザーアニールであることから、FZウェハの厚さ方向に温度勾配を確保しながら、裏面のアニール温度をアルミニウムの融点よりも高い温度(700℃以上)に設定することができ、飛程の短い導入不純物でも十分活性化させることが可能となり、ドナー不純物として例えば燐又は砒素を用いることができる。勿論、低価格の低不純物濃度FZウェハを用いることができるので、MOSFETの低コスト化を実現できる。またイオン打ち込み法を用いるため、最大濃度点を深部に設定でき、図2に付記したドーピング濃度の縦方向依存性のグラフに示す様に、nドレイン層11bのうちnドリフト層3bとの境界側で不純物濃度が急峻になるので、エピウェハを用いたMOSFET並みの高特性が得られる。 Since the annealing method is a short-time lamp annealing or laser annealing on the back surface while cooling the FZ wafer surface, the annealing temperature on the back surface is set higher than the melting point of aluminum while ensuring a temperature gradient in the thickness direction of the FZ wafer. A high temperature (700 ° C. or higher) can be set, and even an introduced impurity with a short range can be sufficiently activated. For example, phosphorus or arsenic can be used as a donor impurity. Of course, a low-cost low-impurity concentration FZ wafer can be used, so that the cost of the MOSFET can be reduced. In addition, since an ion implantation method, can set the maximum density point deep, as shown in the vertical direction dependency graph of the doping concentrations appended in FIG. 2, n of the n + drain layer 11b - the drift layer 3b Since the impurity concentration is steep on the boundary side, high characteristics similar to MOSFETs using an epi wafer can be obtained.

図3は本発明の実施形態3に係るトレンチゲート構造の縦形MOSFETの断面構造を示す一部断面図である。   FIG. 3 is a partial sectional view showing a sectional structure of a vertical MOSFET having a trench gate structure according to a third embodiment of the present invention.

本実施形態のトレンチゲート構造の縦形MOSFETも、nドリフト層13bを形成するn型低不純物濃度のFZウェハを用いて製造される。実施形態2に係る縦形MOSFETと異なる点は、素子活性領域(核心部)にある。その素子活性領域はトレンチゲート構造であって、nドリフト層13bの表面側に形成されたpベース領域24と、このpベース領域24の表面側に形成されたnソース領域25と、pベース領域24の深さ以上に掘り込まれたトレンチ内にゲート酸化膜26を介して埋め込まれた多結晶シリコン等のゲート電極27と、層間絶縁膜を介して形成されたソース電極28などである。FZウェハの裏面最表側にはnドレイン層11bが形成されており、そのnドレイン層11b上にはアルミニウムのドレイン電極19が被着されている。 The vertical MOSFET having the trench gate structure according to this embodiment is also manufactured using an n-type low impurity concentration FZ wafer forming the n drift layer 13b. The difference from the vertical MOSFET according to the second embodiment is in the element active region (core portion). The element active region has a trench gate structure, and includes a p + base region 24 formed on the surface side of the n drift layer 13b, and an n + source region 25 formed on the surface side of the p + base region 24. , A gate electrode 27 such as polycrystalline silicon embedded in a trench dug beyond the depth of the p + base region 24 via a gate oxide film 26, and a source electrode 28 formed via an interlayer insulating film Etc. An n + drain layer 11b is formed on the outermost surface of the back surface of the FZ wafer, and an aluminum drain electrode 19 is deposited on the n + drain layer 11b.

かかるトレンチゲート構造の縦形MOSFETも、実施形態1又は実施形態2と同様の製造方法を採用し、同様の作用効果を発揮するものであるが、素子活性領域のトレンチゲート構造であることにより、より一層のオン抵抗の低減が可能である。   Such a vertical MOSFET having a trench gate structure also employs the same manufacturing method as in the first or second embodiment and exhibits the same effect. However, the trench MOSFET structure has a trench gate structure in the element active region. It is possible to further reduce the on-resistance.

1a,1b…nカソード層
3,3b,13b…nドリフト層
4…pアノード層
8…アノード電極
9…カソード電極
11b…nドレイン層
14,24…pベース領域
15,25…nソース領域
16,26…ゲート酸化膜
17,27…ゲート電極
18,28…ソース電極
19,29…ドレイン電極
1a, 1b ... n + cathode layers 3, 3b, 13b ... n - drift layer 4 ... p + anode layer 8 ... anode electrode 9 ... cathode electrode 11b ... n + drain layers 14, 24 ... p + base regions 15, 25 ... n + source regions 16, 26 ... gate oxide films 17, 27 ... gate electrodes 18, 28 ... source electrodes 19, 29 ... drain electrodes

Claims (4)

第1導電型低不純物濃度のドリフト層を形成する第1導電型低不純物濃度の基板を用い、該基板の第1主面側に形成された素子活性領域及びその第1電極と、前記基板の第2主面の最表側に形成された高不純物濃度層及びその第2電極とを備えた半導体装置の製造方法において、
前記基板の前記第1主面側に前記素子活性領域及び前記第1電極を形成し、前記基板の前記第2主面側を所定の厚さまで削り落とした後、前記第2主面から不純物イオンの粒子線照射を行い、前記第1主面を冷却しながら前記第2主面に対し光又はレーザーを照射して前記高不純物濃度層を形成することを特徴とする半導体装置の製造方法。
Using a first conductivity type low impurity concentration substrate forming a first conductivity type low impurity concentration drift layer, an element active region and its first electrode formed on the first main surface side of the substrate, In a method for manufacturing a semiconductor device including a high impurity concentration layer formed on the outermost surface of the second main surface and the second electrode thereof,
The device active region and the first electrode are formed on the first main surface side of the substrate, and the second main surface side of the substrate is scraped down to a predetermined thickness, and then impurity ions are formed from the second main surface. A method of manufacturing a semiconductor device, wherein the high impurity concentration layer is formed by irradiating the second main surface with light or laser while cooling the first main surface.
請求項1において、前記不純物イオンは、燐又は砒素イオンであることを特徴とする半導体装置の製造方法。 2. The method for manufacturing a semiconductor device according to claim 1, wherein the impurity ions are phosphorus or arsenic ions. 請求項2において、前記燐又は砒素イオンの照射エネルギーは、1MeV以下であることを特徴とする半導体装置の製造方法。 3. The method for manufacturing a semiconductor device according to claim 2, wherein the irradiation energy of the phosphorus or arsenic ions is 1 MeV or less. 請求項2又は請求項3において、前記燐又は砒素のドーズ量は、1×1013cm−2以上かつ1×1016cm−2以下であることを特徴とする半導体装置の製造方法。 4. The method for manufacturing a semiconductor device according to claim 2, wherein a dose amount of the phosphorus or arsenic is 1 × 10 13 cm −2 or more and 1 × 10 16 cm −2 or less.
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