JP2010117454A

JP2010117454A - Display device

Info

Publication number: JP2010117454A
Application number: JP2008289406A
Authority: JP
Inventors: Osamu Sasaki; 修佐々木
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-11-12
Filing date: 2008-11-12
Publication date: 2010-05-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device suppressing occurrence of a display failure caused by parasitic capacity formed between a pixel electrode and a source bus line. <P>SOLUTION: A first gate bus line and a second gate bus line sequentially put into a selected state according to a driving sequence of source bus lines are disposed correspondingly to each line of a pixel matrix formed in a display section 100. Each pixel forming section is provided with a TFT 10a whose gate terminal is connected to the first gate bus line and a TFT 10b whose gate terminal is connected to the second gate bus line. The source terminal of each TFT whose gate terminal is connected to each gate bus line is connected to the source bus line arranged on a relatively delay side of the driving sequence (of the source bus lines) when each gate bus line is put into the selected state. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、アクティブマトリクス型の表示装置に関し、更に詳しくは、映像信号線の駆動方式に点順次駆動方式を採用するアクティブマトリクス型の表示装置に関する。 The present invention relates to an active matrix display device, and more particularly to an active matrix display device that employs a dot-sequential driving method as a video signal line driving method.

近年、スイッチング素子としてＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を備えるアクティブマトリクス型の液晶表示装置が知られている。この液晶表示装置は、互いに対向する２枚の絶縁性の基板から構成される液晶パネルを備えている。液晶パネルの一方の基板には、ゲートバスライン（走査信号線）とソースバスライン（映像信号線）とが格子状に設けられ、ゲートバスラインとソースバスラインとの交差部近傍にＴＦＴが設けられている。ＴＦＴは、ゲートバスラインに接続されるゲート電極、ソースバスラインに接続されるソース電極、およびドレイン電極とから構成される。ドレイン電極は、画像を形成するために基板上にマトリクス状に配置された画素電極と接続されている。また、液晶パネルの他方の基板には、液晶層を介して画素電極との間に電圧を印加するための電極（以下「対向電極」という）が設けられている。これらＴＦＴ，画素電極，対向電極，および液晶層によって個々の画素が形成されている（このように１つの画素が形成されている領域のことを便宜上「画素形成部」という）。 2. Description of the Related Art In recent years, an active matrix type liquid crystal display device including a TFT (Thin Film Transistor) as a switching element is known. This liquid crystal display device includes a liquid crystal panel composed of two insulating substrates facing each other. On one substrate of the liquid crystal panel, gate bus lines (scanning signal lines) and source bus lines (video signal lines) are provided in a lattice pattern, and TFTs are provided in the vicinity of the intersection between the gate bus lines and the source bus lines. It has been. The TFT includes a gate electrode connected to the gate bus line, a source electrode connected to the source bus line, and a drain electrode. The drain electrode is connected to pixel electrodes arranged in a matrix on the substrate in order to form an image. The other substrate of the liquid crystal panel is provided with an electrode (hereinafter referred to as “counter electrode”) for applying a voltage to the pixel electrode through the liquid crystal layer. Each pixel is formed by these TFT, pixel electrode, counter electrode, and liquid crystal layer (a region in which one pixel is thus formed is referred to as a “pixel formation portion” for convenience).

このような液晶表示装置において、各ＴＦＴのゲート電極がゲートバスラインからアクティブな走査信号（ゲート信号）を受けたときに当該ＴＦＴのソース電極がソースバスラインから受ける映像信号（ソース信号）に基づいて、当該ＴＦＴを含む画素形成部において画素電極と対向電極との間に電圧が印加される。これにより液晶が駆動され、画面上に所望の画像が表示される。 In such a liquid crystal display device, when the gate electrode of each TFT receives an active scanning signal (gate signal) from the gate bus line, it is based on the video signal (source signal) received by the source electrode of the TFT from the source bus line. Thus, a voltage is applied between the pixel electrode and the counter electrode in the pixel formation portion including the TFT. As a result, the liquid crystal is driven and a desired image is displayed on the screen.

図１２は、従来の液晶表示装置の表示部の概略構成を示す図である。図１２に示すように、この液晶表示装置は、表示部７００とソースドライバ８００とゲートドライバ９００とを備えている。表示部７００には、ソースドライバ８００から延びる複数本のソースバスラインＳＬ（１）Ｒ，ＳＬ（１）Ｇ，ＳＬ（１）Ｂ，ＳＬ（２）Ｒ，ＳＬ（２）Ｇ，ＳＬ（２）Ｂ，・・・と、ゲートドライバ９００から延びる複数本のゲートバスラインＧＬ１，ＧＬ２，ＧＬ３，・・・と、それらソースバスラインとゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。なお、上記複数本のソースバスラインのうち符号の最後尾にＲを付したものはＲ（赤）色用の映像信号を伝達し、符号の最後尾にＧを付したものはＧ（緑）色用の映像信号を伝達し、符号の最後尾にＢを付したものはＢ（青）色用の映像信号を伝達する。上記複数個の画素形成部のいずれにおいても、ＴＦＴのゲート電極は、当該ＴＦＴを含む画素形成部からみてソースドライバ８００側を通過するゲートバスラインに接続され、ＴＦＴのソース電極は、当該ＴＦＴを含む画素形成部からみてゲートドライバ９００側を通過するソースバスラインに接続されている。なお、図１２においては、各ソースバスラインの配線容量が符号Ｃｂｕｓで示されている。 FIG. 12 is a diagram showing a schematic configuration of a display unit of a conventional liquid crystal display device. As shown in FIG. 12, the liquid crystal display device includes a display unit 700, a source driver 800, and a gate driver 900. The display unit 700 includes a plurality of source bus lines SL (1) R, SL (1) G, SL (1) B, SL (2) R, SL (2) G, SL (2 ) B,..., A plurality of gate bus lines GL 1, GL 2, GL 3, etc. extending from the gate driver 900, and a plurality provided corresponding to the intersections of the source bus lines and the gate bus lines, respectively. Pixel forming portions. Of the plurality of source bus lines, the one with R at the end of the code transmits a video signal for R (red) color, and the one with G at the end of the code is G (green). A video signal for color is transmitted, and a signal with B at the end of the code transmits a video signal for B (blue) color. In any of the plurality of pixel formation portions, the gate electrode of the TFT is connected to a gate bus line passing through the source driver 800 as viewed from the pixel formation portion including the TFT, and the source electrode of the TFT is connected to the TFT. It is connected to a source bus line that passes through the gate driver 900 side as seen from the pixel formation portion that includes it. In FIG. 12, the wiring capacity of each source bus line is indicated by a symbol Cbus.

図１３は、従来の液晶表示装置のソースドライバ８００の構成を示すブロック図である。このソースドライバ８００は、シフトレジスタ８０とサンプリング回路８１とを備えている。サンプリング回路８１には、表示制御回路（不図示）から送られるＲＧＢ３色の映像信号ＶＲ，ＶＧ，ＶＢをサンプリングするためのアナログスイッチＡＳ１Ｒ，ＡＳ１Ｇ，ＡＳ１Ｂ，ＡＳ２Ｒ，ＡＳ２Ｇ，ＡＳ２Ｂ，・・・が含まれている。シフトレジスタ８０は、表示制御回路（不図示）から送られるソーススタートパルス信号ＳＰＳとソースクロック信号ＣＫＳとを受け取り、サンプリングパルスＳＡＭ（１），ＳＡＭ（２）、ＳＡＭ（３），・・・を順次に出力する。サンプリング回路８１では、サンプリングパルスに基づいてアナログスイッチのオン／オフの状態が制御される。そして、オン状態となったアナログスイッチに接続されているソースバスラインに駆動用の映像信号が印加される。 FIG. 13 is a block diagram showing a configuration of a source driver 800 of a conventional liquid crystal display device. The source driver 800 includes a shift register 80 and a sampling circuit 81. The sampling circuit 81 includes analog switches AS1R, AS1G, AS1B, AS2R, AS2G, AS2B,... For sampling RGB three-color video signals VR, VG, VB sent from a display control circuit (not shown). It is. The shift register 80 receives a source start pulse signal SPS and a source clock signal CKS sent from a display control circuit (not shown), and outputs sampling pulses SAM (1), SAM (2), SAM (3),. Output sequentially. In the sampling circuit 81, the on / off state of the analog switch is controlled based on the sampling pulse. Then, a driving video signal is applied to the source bus line connected to the analog switch that is turned on.

ところで、図１３に示したソースドライバ８００においては、シフトレジスタ８０から出力される１つのサンプリングパルスはＲ色用のアナログスイッチＡＳ１Ｒ，ＡＳ２Ｒ，・・・と、Ｇ色用のアナログスイッチＡＳ１Ｇ，ＡＳ２Ｇ，・・・と、Ｂ色用のアナログスイッチＡＳ１Ｂ，ＡＳ２Ｂ，・・・とに与えられる。これにより、上記複数本のソースバスラインについては３本ずつ順次に駆動される。以上のようにして、（複数本のソースバスラインを一斉に駆動するのではなく）複数本ずつ（３本ずつ，６本ずつ，９本ずつ等）ソースバスラインを駆動する「点順次駆動方式」が実現されている。 In the source driver 800 shown in FIG. 13, one sampling pulse output from the shift register 80 includes R analog switches AS1R, AS2R,..., And G analog switches AS1G, AS2G, , And analog switches AS1B, AS2B,... For B color. As a result, the plurality of source bus lines are sequentially driven three by three. As described above, a “dot sequential driving method for driving source bus lines (rather than driving a plurality of source bus lines all at once) by a plurality (three, six, nine, etc.) at a time. Is realized.

なお、特開平１０−２０６８６９号公報および特開平５−２６５０４５号公報には、互いに隣接する画素間で１つのソースバスラインが共有される構成とした液晶表示装置の発明が開示されている（図１４参照）。
特開平１０−２０６８６９号公報特開平５−２６５０４５号公報 JP-A-10-206869 and JP-A-5-265045 disclose an invention of a liquid crystal display device in which one source bus line is shared between adjacent pixels (see FIG. 14).
Japanese Patent Laid-Open No. 10-206869 JP-A-5-265045

ところが、駆動方式に点順次駆動方式を採用する従来の液晶表示装置において、画素電極とソースバスラインとの間に生じる寄生容量に起因して表示部に筋が視認されることがある。これについて以下に説明する。なお、表示部７００には（ｍ×３ｎ）個の画素形成部を含むｍ行×ｎ列（ＲＧＢをひと組として１つの列が形成されるものとする）の画素マトリクスが形成されているものとする。図１５は、１行ｋ列のＢ色用の画素形成部Ｐ７と１行（ｋ＋１）列のＲ色用の画素形成部Ｐ８の構成を示す回路図である。画素形成部Ｐ７には、ＴＦＴ７０３と画素電極７１３と対向電極としての共通電極ＣＯＭとが含まれており、画素電極７１３と共通電極ＣＯＭとによって液晶容量７２３が形成されている。また、画素電極７１３とソースバスラインＳＬ（ｋ＋１）Ｒとの間に寄生容量７３３が形成され、画素電極７１３とソースバスラインＳＬ（ｋ）Ｂとの間に寄生容量７４３が形成されている。同様に、サブ画素形成部Ｐ８には、ＴＦＴ７０４と画素電極７１４と対向電極としての共通電極ＣＯＭとが含まれており、画素電極７１４と共通電極ＣＯＭとによって液晶容量７２４が形成されている。また、画素電極７１４とソースバスラインＳＬ（ｋ＋１）Ｇとの間に寄生容量７３４が形成され、画素電極７１４とソースバスラインＳＬ（ｋ＋１）Ｒとの間に寄生容量７４４が形成されている。 However, in a conventional liquid crystal display device that employs a point-sequential driving method as a driving method, streaks may be visually recognized in the display portion due to parasitic capacitance generated between the pixel electrode and the source bus line. This will be described below. Note that the display unit 700 is formed with a pixel matrix of m rows × n columns (one column is formed with RGB as a set) including (m × 3n) pixel forming units. And FIG. 15 is a circuit diagram showing a configuration of a B color pixel formation portion P7 of 1 row and k columns and an R color pixel formation portion P8 of 1 row (k + 1) columns. The pixel formation portion P7 includes a TFT 703, a pixel electrode 713, and a common electrode COM as a counter electrode, and a liquid crystal capacitor 723 is formed by the pixel electrode 713 and the common electrode COM. A parasitic capacitance 733 is formed between the pixel electrode 713 and the source bus line SL (k + 1) R, and a parasitic capacitance 743 is formed between the pixel electrode 713 and the source bus line SL (k) B. Similarly, the sub-pixel formation portion P8 includes a TFT 704, a pixel electrode 714, and a common electrode COM as a counter electrode, and a liquid crystal capacitor 724 is formed by the pixel electrode 714 and the common electrode COM. A parasitic capacitor 734 is formed between the pixel electrode 714 and the source bus line SL (k + 1) G, and a parasitic capacitor 744 is formed between the pixel electrode 714 and the source bus line SL (k + 1) R.

ここで、「１列目、２列目、・・・、（ｎ−１）列目、ｎ列目」という順序（図１２において左から右に進む方向の順序）でソースバスラインが３本ずつ駆動されたときの画素形成部Ｐ７内の画素電極７１３の電位の変化に着目する。サンプリングパルスＳＡＭ（ｋ），ＳＡＭ（ｋ＋１）については、それぞれ図１６（ａ），（ｂ）に示すような波形となる。画素電極７１３の電位ＶＰ７については、サンプリングパルスＳＡＭ（ｋ）に従って、図１６（ｃ）で符号６１で示すように上昇する。その後、サンプリングパルスＳＡＭ（ｋ＋１）が発生すると、ソースバスラインＳＬ（ｋ＋１）Ｒの電位が大きく変動する。このとき、画素電極７１３とソースバスラインＳＬ（ｋ＋１）Ｒとの間には上述したように寄生容量７３３が形成されているので、画素電極７１３の電位ＶＰ７は図１６（ｃ）で符号６２で示すように上昇する。ここで、ＴＦＴ７０３は１水平走査期間を通じてオン状態となっているので、画素電極７１３の電位ＶＰ７は符号６２で示すように上昇した後、符号６３で示すように低下する。ところが、その上昇した電位が目標とする電位まで充分に低下しないこともあり、このような場合には、表示部に筋が視認されることになる。なお、画素形成部Ｐ８内の画素電極７１４の電位ＶＰ８については、サンプリングパルスＳＡＭ（ｋ＋１）に従って図１６（ｄ）で符号６４で示すように上昇した後、次のサンプリングパルスによって更に上昇することはない。この理由は、ソースバスラインＳＬ（ｋ＋１）ＲとソースバスラインＳＬ（ｋ＋１）Ｇとは同じタイミングで駆動されるので、サンプリングパルスＳＡＭ（ｋ＋１）に従って画素電極７１４の電位ＶＰ８が上昇した後に、画素形成部Ｐ８の右側に配設されたソースバスラインＳＬ（ｋ＋１）Ｇの電位が大きく変動することはないからである。 Here, there are three source bus lines in the order of “first column, second column,..., (N−1) th column, nth column” (order from the left to the right in FIG. 12). Attention is paid to a change in the potential of the pixel electrode 713 in the pixel formation portion P7 when being driven one by one. The sampling pulses SAM (k) and SAM (k + 1) have waveforms as shown in FIGS. 16 (a) and 16 (b), respectively. The potential VP7 of the pixel electrode 713 rises as indicated by reference numeral 61 in FIG. 16C according to the sampling pulse SAM (k). Thereafter, when the sampling pulse SAM (k + 1) is generated, the potential of the source bus line SL (k + 1) R varies greatly. At this time, since the parasitic capacitance 733 is formed between the pixel electrode 713 and the source bus line SL (k + 1) R as described above, the potential VP7 of the pixel electrode 713 is denoted by reference numeral 62 in FIG. Ascend as shown. Here, since the TFT 703 is in an ON state throughout one horizontal scanning period, the potential VP7 of the pixel electrode 713 rises as indicated by reference numeral 62 and then decreases as indicated by reference numeral 63. However, the increased potential may not be sufficiently lowered to the target potential. In such a case, a streak is visually recognized on the display unit. Note that the potential VP8 of the pixel electrode 714 in the pixel formation portion P8 rises as indicated by reference numeral 64 in FIG. 16D according to the sampling pulse SAM (k + 1), and then rises further by the next sampling pulse. Absent. This is because the source bus line SL (k + 1) R and the source bus line SL (k + 1) G are driven at the same timing. Therefore, after the potential VP8 of the pixel electrode 714 rises according to the sampling pulse SAM (k + 1), This is because the potential of the source bus line SL (k + 1) G disposed on the right side of the formation portion P8 does not vary greatly.

次に、「ｎ列目、（ｎ−１）列目、・・・、２列目、１列目」という順序（図１２において右から左に進む方向の順序）でソースバスラインが３本ずつ駆動されたときの画素形成部Ｐ８内の画素電極７１４の電位の変化に着目する。サンプリングパルスＳＡＭ（ｋ），ＳＡＭ（ｋ＋１）については、それぞれ図１７（ａ），（ｂ）に示すような波形となる。画素電極７１４の電位ＶＰ８については、サンプリングパルスＳＡＭ（ｋ＋１）に従って、図１７（ｄ）で符号６６で示すように上昇する。その後、サンプリングパルスＳＡＭ（ｋ）が発生しても、「１列目、２列目、・・・、（ｎ−１）列目、ｎ列目」という順序でソースバスラインが駆動されたときとは異なり、ソースバスラインＳＬ（ｋ＋１）Ｇの電位が大きく変動することはない。また、サンプリングパルスＳＡＭ（ｋ）の発生によってソースバスラインＳＬ（ｋ）Ｂの電位が大きく変動するが、当該ソースバスラインＳＬ（ｋ）Ｂと画素電極７１４との間には寄生容量は存在しないので、ソースバスラインＳＬ（ｋ）Ｂの電位の変動が画素電極７１４の電位ＶＰ８に影響を及ぼすこともない。従って、サンプリングパルスＳＡＭ（ｋ）が発生しても、図１７（ｄ）で符号６７で示すように、画素電極７１４の電位ＶＰ８は維持される。 Next, there are three source bus lines in the order of “n-th column, (n−1) -th column,..., Second column, first column” (order from the right to the left in FIG. 12). Attention is paid to a change in the potential of the pixel electrode 714 in the pixel formation portion P8 when being driven one by one. The sampling pulses SAM (k) and SAM (k + 1) have waveforms as shown in FIGS. 17 (a) and 17 (b), respectively. The potential VP8 of the pixel electrode 714 rises as indicated by reference numeral 66 in FIG. 17D in accordance with the sampling pulse SAM (k + 1). After that, even when the sampling pulse SAM (k) is generated, the source bus line is driven in the order of “first column, second column,..., (N−1) th column, nth column”. Unlike the above, the potential of the source bus line SL (k + 1) G does not vary greatly. Further, although the potential of the source bus line SL (k) B greatly varies due to the generation of the sampling pulse SAM (k), there is no parasitic capacitance between the source bus line SL (k) B and the pixel electrode 714. Therefore, fluctuations in the potential of the source bus line SL (k) B do not affect the potential VP8 of the pixel electrode 714. Therefore, even when the sampling pulse SAM (k) is generated, the potential VP8 of the pixel electrode 714 is maintained as indicated by reference numeral 67 in FIG.

以上のように、駆動方式に点順次駆動方式を採用する従来の液晶表示装置においては、ソースバスラインを駆動する順序によっては、画素電極とソースバスラインとの間に形成される寄生容量に起因して表示部に筋が視認されることがある。 As described above, in the conventional liquid crystal display device adopting the dot sequential driving method as the driving method, depending on the order of driving the source bus lines, it is caused by the parasitic capacitance formed between the pixel electrode and the source bus lines. Then, a streak may be visually recognized on the display unit.

そこで本発明は、画素電極とソースバスラインとの間に形成される寄生容量に起因する表示不良の発生を抑制することのできる表示装置を提供することを目的とする。 In view of the above, an object of the present invention is to provide a display device that can suppress the occurrence of a display defect due to a parasitic capacitance formed between a pixel electrode and a source bus line.

第１の発明は、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線、前記複数の映像信号線と交差する複数の第１の走査信号線、および、前記複数の映像信号線と前記複数の第１の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部を含む表示部と、前記複数の映像信号線に前記複数の映像信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動回路と、前記複数の第１の走査信号線を選択的に駆動する第１の走査信号線駆動回路とを備えた表示装置であって、
前記複数の第１の走査信号線と１対１で対応するように前記表示部に設けられた複数の第２の走査信号線と、
前記複数の第２の走査信号線を選択的に駆動する第２の走査信号線駆動回路と
を更に備え、
各画素形成部は、
ゲート端子が前記第１の走査信号線に接続され、ソース端子が当該各画素形成部を基準として前記表示部の一側に配設されている映像信号線に接続された第１のスイッチング素子と、
ゲート端子が前記第２の走査信号線に接続され、ソース端子が当該各画素形成部を基準として前記表示部の他側に配設されている映像信号線に接続された第２のスイッチング素子と
を含み、
前記映像信号線駆動回路は、前記表示部の他側から一側への順序である第１の順序もしくは前記表示部の一側から他側への順序である第２の順序で前記複数の映像信号線を所定本数ずつ駆動し、
前記映像信号線駆動回路によって前記複数の映像信号線が前記第１の順序で駆動されるときには、前記第１の走査信号線駆動回路によって前記複数の第１の走査信号線が駆動され、前記映像信号線駆動回路によって前記複数の映像信号線が前記第２の順序で駆動されるときには、前記第２の走査信号線駆動回路によって前記複数の第２の走査信号線が駆動されることを特徴とする。 According to a first aspect of the present invention, a plurality of video signal lines for respectively transmitting a plurality of video signals representing images to be displayed, a plurality of first scanning signal lines intersecting with the plurality of video signal lines, and the plurality of the plurality of video signal lines A display unit including a plurality of pixel forming units arranged in a matrix corresponding to intersections of the video signal lines and the plurality of first scanning signal lines, and the plurality of video signals on the plurality of video signal lines. A display comprising: a video signal line driving circuit that drives the plurality of video signal lines by applying a signal; and a first scanning signal line driving circuit that selectively drives the plurality of first scanning signal lines. A device,
A plurality of second scanning signal lines provided in the display unit so as to correspond to the plurality of first scanning signal lines on a one-to-one basis;
A second scanning signal line driving circuit that selectively drives the plurality of second scanning signal lines;
Each pixel forming part
A first switching element having a gate terminal connected to the first scanning signal line and a source terminal connected to a video signal line disposed on one side of the display unit with respect to each pixel forming unit; ,
A second switching element having a gate terminal connected to the second scanning signal line and a source terminal connected to a video signal line disposed on the other side of the display unit with respect to each pixel forming unit; Including
The video signal line driving circuit includes the plurality of videos in a first order that is an order from the other side of the display unit to one side or a second order that is an order from one side of the display unit to the other side. Drive a predetermined number of signal lines,
When the plurality of video signal lines are driven in the first order by the video signal line driving circuit, the plurality of first scanning signal lines are driven by the first scanning signal line driving circuit, and the video When the plurality of video signal lines are driven in the second order by the signal line driving circuit, the plurality of second scanning signal lines are driven by the second scanning signal line driving circuit. To do.

第２の発明は、第１の発明において、
前記複数の画素形成部は、前記第１の走査信号線の延びる方向に繰り返し配置される第１の色用の画素形成部、第２の色用の画素形成部、および第３の色用の画素形成部からなり、
前記映像信号線駆動回路は、前記複数の映像信号線を３ｋ本（ｋは自然数）ずつ駆動することを特徴とする。 According to a second invention, in the first invention,
The plurality of pixel formation units are a first color pixel formation unit, a second color pixel formation unit, and a third color pixel formation unit that are repeatedly arranged in the extending direction of the first scanning signal line. It consists of a pixel formation part,
The video signal line driving circuit drives the plurality of video signal lines by 3k lines (k is a natural number).

第３の発明は、第２の発明において、
前記映像信号線駆動回路は、前記複数の映像信号線を前記第１の順序で駆動するときと前記第２の順序で駆動するときとで前記３ｋ本の組み合わせが同じになるように前記複数の映像信号線を駆動し、各映像信号線には前記複数の映像信号線を前記第１の順序で駆動するときと前記第２の順序で駆動するときとで異なる色用の映像信号を印加することを特徴とする。 According to a third invention, in the second invention,
The video signal line driving circuit may be configured such that the plurality of video signal lines have the same combination of 3k when driven in the first order and when driven in the second order. A video signal line is driven, and video signals for different colors are applied to each video signal line when the plurality of video signal lines are driven in the first order and when the second signal is driven in the second order. It is characterized by that.

第４の発明は、第１から第３までのいずれかの発明において、
前記第１および第２のスイッチング素子は、連続粒界結晶シリコンを使用した薄膜トランジスタであることを特徴とする。 According to a fourth invention, in any one of the first to third inventions,
The first and second switching elements are thin film transistors using continuous grain boundary crystalline silicon.

第５の発明は、第１から第４までのいずれかの発明において、
前記表示部と前記映像信号線駆動回路と前記第１の走査信号線駆動回路と前記第２の走査信号線駆動回路とが同一の基板上に形成されたドライバモノリシック型であることを特徴とする。 According to a fifth invention, in any one of the first to fourth inventions,
The display unit, the video signal line driving circuit, the first scanning signal line driving circuit, and the second scanning signal line driving circuit are a driver monolithic type formed on the same substrate. .

第６の発明は、第１から第５までのいずれかの発明において、
前記表示装置は、液晶表示装置であることを特徴とする。 According to a sixth invention, in any one of the first to fifth inventions,
The display device is a liquid crystal display device.

上記第１の発明によれば、映像信号線を所定本数ずつ順次に駆動する点順次駆動方式が採用されている表示装置において、各画素形成部には２つのスイッチング素子（第１のスイッチング素子および第２のスイッチング素子）が設けられている。上記２つのスイッチング素子のゲート端子は、当該スイッチング素子を含む画素形成部に対応して設けられている２本の走査信号線（第１の走査信号線および第２の走査信号線）に相反的に接続されている。また、上記２つのスイッチング素子のソース端子は、当該スイッチング素子を含む画素形成部の両側に配設された２本の映像信号線に相反的に接続されている。このような構成において、所定の第１の順序で映像信号線が駆動されるときには第１の走査信号線が順次に選択状態とされ、第１の順序とは逆の順序で映像信号線が駆動されるときには第２の走査信号線が順次に選択状態とされる。ここで、第１の走査信号線にゲート端子が接続されているスイッチング素子のソース端子は、当該スイッチング素子を含む画素形成部の両側に配設された２本の映像信号線のうち、第１の順序で映像信号線が駆動されるときに相対的に駆動順序の遅い映像信号線が配置されている側の映像信号線に接続されている。また、第２の走査信号線にゲート端子が接続されているスイッチング素子のソース端子は、当該スイッチング素子を含む画素形成部の両側に配設された２本の映像信号線のうち、第１の順序とは逆の順序で映像信号線が駆動されるときに相対的に駆動順序の遅い映像信号線が配置されている側の映像信号線に接続されている。このため、映像信号線がいずれの順序で駆動された場合にも、画素形成部内の画素電極の電位が目標とする電位に到達した後、当該画素形成部の両側に配設された２本の映像信号線に印加される映像信号の電位が同じ水平走査期間中に大きく変動することはない。その結果、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因して従来生じていた表示不良の発生が抑制される。 According to the first aspect of the present invention, in the display device adopting the dot sequential driving method for sequentially driving the video signal lines by a predetermined number, each pixel forming portion includes two switching elements (the first switching element and the first switching element). A second switching element) is provided. The gate terminals of the two switching elements are reciprocal to the two scanning signal lines (first scanning signal line and second scanning signal line) provided corresponding to the pixel formation portion including the switching elements. It is connected to the. The source terminals of the two switching elements are reciprocally connected to two video signal lines disposed on both sides of the pixel formation portion including the switching elements. In such a configuration, when the video signal lines are driven in a predetermined first order, the first scanning signal lines are sequentially selected, and the video signal lines are driven in the reverse order of the first order. When this is done, the second scanning signal lines are sequentially selected. Here, the source terminal of the switching element whose gate terminal is connected to the first scanning signal line is the first of the two video signal lines arranged on both sides of the pixel formation portion including the switching element. When the video signal lines are driven in this order, they are connected to the video signal lines on the side where the video signal lines whose driving order is relatively slow are arranged. The source terminal of the switching element whose gate terminal is connected to the second scanning signal line is the first of the two video signal lines provided on both sides of the pixel formation portion including the switching element. When the video signal lines are driven in the reverse order of the order, the video signal lines are connected to the video signal line on the side where the video signal lines having a relatively slow driving order are arranged. For this reason, when the video signal lines are driven in any order, after the potential of the pixel electrode in the pixel formation portion reaches the target potential, the two arranged on both sides of the pixel formation portion The potential of the video signal applied to the video signal line does not vary greatly during the same horizontal scanning period. As a result, the occurrence of display defects that have conventionally occurred due to the parasitic capacitance formed between the pixel electrode in the pixel formation portion and the video signal line is suppressed.

上記第２の発明によれば、３色のカラー表示装置において、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生が抑制される。 According to the second aspect, in the three-color display device, the occurrence of display defects due to the parasitic capacitance formed between the pixel electrode and the video signal line in the pixel formation portion is suppressed.

上記第３の発明によれば、映像信号線の駆動順序にかかわらず、同じタイミングで駆動される映像信号線の組み合わせが変化することはない。このため、映像信号線駆動回路内の構成を複雑化することなく、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生を抑制することのできる３色のカラー表示装置が実現される。 According to the third aspect, the combination of video signal lines driven at the same timing does not change regardless of the driving order of the video signal lines. For this reason, it is possible to suppress the occurrence of display defects due to the parasitic capacitance formed between the pixel electrode in the pixel formation portion and the video signal line without complicating the configuration in the video signal line driving circuit. A three-color display device is realized.

上記第４の発明によれば、スイッチング素子に連続粒界結晶シリコンを使用した薄膜トランジスタを採用した表示装置において、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生が抑制される。また、連続粒界結晶シリコンでは電子が高速に移動することができるので、必要な部品数の削減によるコストの低減や装置の小型化が可能となる。 According to the fourth aspect of the invention, in the display device employing the thin film transistor using the continuous grain boundary crystal silicon as the switching element, it is caused by the parasitic capacitance formed between the pixel electrode in the pixel formation portion and the video signal line. Occurrence of display defects is suppressed. Further, since continuous grain boundary crystalline silicon can move electrons at a high speed, it is possible to reduce the cost and reduce the size of the apparatus by reducing the number of necessary parts.

上記第５の発明によれば、同一基板上に表示部と駆動回路とが一体的に形成される。これにより、装置サイズの小型化を図りつつ、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生を抑制することのできる表示装置が実現される。 According to the fifth aspect, the display unit and the drive circuit are integrally formed on the same substrate. This realizes a display device that can suppress the occurrence of display defects due to parasitic capacitance formed between the pixel electrode in the pixel formation portion and the video signal line while reducing the size of the device. .

上記第６の発明によれば、画素形成部内の画素電極と映像信号線との間に形成される寄生容量に起因する表示不良の発生を抑制することのできる液晶表示装置が実現される。 According to the sixth aspect of the invention, a liquid crystal display device that can suppress the occurrence of display defects due to the parasitic capacitance formed between the pixel electrode in the pixel formation portion and the video signal line is realized.

以下、添付図面を参照しつつ本発明の一実施形態について説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

＜１．全体の構成および動作の概要＞
図２は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。また、図１は、本実施形態に係る液晶表示装置の表示部の概略構成を示す図である。図２に示すように、この液晶表示装置は、表示部１００と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００と第１のゲートドライバ（第１の走査信号線駆動回路）４０１と第２のゲートドライバ（第２の走査信号線駆動回路）４０２とを備えている。これら表示部１００，表示制御回路２００，ソースドライバ３００，第１のゲートドライバ４０１，および第２のゲートドライバ４０２は、典型的には同一基板上すなわちモノリシックに形成される。表示部１００には、図１に示すように、複数本（ｎ×３本）のソースバスライン（映像信号線）ＳＬ（１）ａ，ＳＬ（１）ｂ，ＳＬ（１）ｃ，ＳＬ（２）ａ，ＳＬ（２）ｂ，ＳＬ（２）ｃ，・・・と、第１のゲートドライバ４０１から延びる複数本（ｍ本）の第１のゲートバスライン（第１の走査信号線）ＧＬ１Ｌ，ＧＬ２Ｌ，・・・と、第２のゲートドライバ４０２から延びる複数本（ｍ本）の第２のゲートバスライン（第２の走査信号線）ＧＬ１Ｒ，ＧＬ２Ｒ，・・・と、それら複数本のソースバスラインと複数本の第１のゲートバスライン（または第２のゲートバスライン）との交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部の詳しい構成については後述する。なお、図１においては、各ソースバスラインの配線容量が符号Ｃｂｕｓで示されている。 <1. Overview of overall configuration and operation>
FIG. 2 is a block diagram showing the overall configuration of an active matrix liquid crystal display device according to an embodiment of the present invention. FIG. 1 is a diagram showing a schematic configuration of a display unit of the liquid crystal display device according to the present embodiment. As shown in FIG. 2, the liquid crystal display device includes a display unit 100, a display control circuit 200, a source driver (video signal line driving circuit) 300, a first gate driver (first scanning signal line driving circuit) 401, A second gate driver (second scanning signal line driver circuit) 402. These display unit 100, display control circuit 200, source driver 300, first gate driver 401, and second gate driver 402 are typically formed on the same substrate, that is, monolithically. As shown in FIG. 1, the display unit 100 includes a plurality (n × 3) of source bus lines (video signal lines) SL (1) a, SL (1) b, SL (1) c, SL ( 2) a, SL (2) b, SL (2) c,..., And a plurality (m) of first gate bus lines (first scanning signal lines) extending from the first gate driver 401. GL1L, GL2L,..., And a plurality (m) of second gate bus lines (second scanning signal lines) GL1R, GL2R,. And a plurality of pixel formation portions provided corresponding to the intersections of the source bus lines and the plurality of first gate bus lines (or second gate bus lines). These pixel forming portions are arranged in a matrix to constitute a pixel array. A detailed configuration of each pixel forming unit will be described later. In FIG. 1, the wiring capacity of each source bus line is indicated by a symbol Cbus.

表示制御回路２００は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号ＤＶと、当該デジタルビデオ信号ＤＶに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号ＤＳとを受け取り、それらの信号ＤＶ，ＨＳＹ，ＶＳＹ，ＤＳに基づき、ソースドライバ３００を動作させるための転送方向制御信号ＴＳ，ソーススタートパルス信号ＳＰＳ，ソースクロック信号ＣＫＳ，３色の映像信号ＶＲ，ＶＧ，ＶＢと、第１のゲートドライバ４０１を動作させるための第１のゲートスタートパルス信号ＳＰＧ１，第１のゲートクロック信号ＣＫＧ１と、第２のゲートドライバ４０２を動作させるための第２のゲートスタートパルス信号ＳＰＧ２，第２のゲートクロック信号ＣＫＧ２とを生成し出力する。 The display control circuit 200 controls, from an external signal source, a digital video signal DV representing an image to be displayed, a horizontal synchronization signal HSY and a vertical synchronization signal VSY corresponding to the digital video signal DV, and a display operation. The control signal DS is received, and based on these signals DV, HSY, VSY, DS, a transfer direction control signal TS for operating the source driver 300, a source start pulse signal SPS, a source clock signal CKS, and a three-color video signal VR, VG, VB, the first gate start pulse signal SPG1 for operating the first gate driver 401, the first gate clock signal CKG1, and the second for operating the second gate driver 402 Generates a gate start pulse signal SPG2 and a second gate clock signal CKG2. To.

ソースドライバ３００は、表示制御回路２００から出力される転送方向制御信号ＴＳ，ソーススタートパルス信号ＳＰＳ，ソースクロック信号ＣＫＳ，および３色の映像信号ＶＲ，ＶＧ，ＶＢを受け取り、各ソースバスラインに駆動用の映像信号を印加する。ところで、本実施形態においては、ソースバスラインの駆動方式にはソースバスラインを３本ずつ順次に駆動する点順次駆動方式が採用され、ソースバスラインの駆動順序は転送方向制御信号ＴＳによって制御される。具体的には、転送方向制御信号ＴＳの論理レベルがローレベルであれば、「１列目、２列目、・・・、（ｎ−１）列目、ｎ列目」という順序（このように図１において左から右に進む方向の順序のことを以下「第１の順序」という。）でソースバスラインが駆動される。一方、転送方向制御信号ＴＳの論理レベルがハイレベルであれば、「ｎ列目、（ｎ−１）列目、・・・、２列目、１列目」という順序（このように図１において右から左に進む方向の順序のことを以下「第２の順序」という。）でソースバスラインが駆動される。なお、表示部１００に関し、本実施形態においては、図１における右側（第２のゲートドライバ４０２が設けられている側）が「一側」となり、図１における左側（第１のゲートドライバ４０１が設けられている側）が「他側」となる。 The source driver 300 receives the transfer direction control signal TS, the source start pulse signal SPS, the source clock signal CKS, and the three-color video signals VR, VG, VB output from the display control circuit 200, and is driven to each source bus line. Apply a video signal. By the way, in the present embodiment, the source bus line is driven by a dot sequential driving method in which three source bus lines are sequentially driven, and the driving order of the source bus lines is controlled by the transfer direction control signal TS. The Specifically, if the logical level of the transfer direction control signal TS is low, the order of “first column, second column,..., (N−1) th column, nth column” (such as this In FIG. 1, the order of the direction from the left to the right is hereinafter referred to as “first order”), and the source bus lines are driven. On the other hand, if the logical level of the transfer direction control signal TS is high, the order of “nth column, (n−1) th column,..., Second column, first column” (in this way, FIG. The source bus lines are driven in the following order from the right to the left in FIG. Regarding the display unit 100, in the present embodiment, the right side in FIG. 1 (the side where the second gate driver 402 is provided) is “one side”, and the left side in FIG. The provided side) is the “other side”.

第１のゲートドライバ４０１は、表示制御回路２００から出力される第１のゲートスタートパルス信号ＳＰＧ１と第１のゲートクロック信号ＣＫＧ１とに基づいて、ｍ本の第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬに順次にアクティブな走査信号を印加する。第２のゲートドライバ４０２は、表示制御回路２００から出力される第２のゲートスタートパルス信号ＳＰＧ２と第２のゲートクロック信号ＣＫＧ２とに基づいて、ｍ本の第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲに順次にアクティブな走査信号を印加する。本実施形態においては、ソースバスラインが第１の順序で駆動されるときには、第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬに順次にアクティブな走査信号が印加され（選択状態にされ）、ソースバスラインが第２の順序で駆動されるときには、第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲに順次にアクティブな走査信号が印加される（選択状態にされる）。 The first gate driver 401 generates m first gate bus lines GL1L to GLmL based on the first gate start pulse signal SPG1 and the first gate clock signal CKG1 output from the display control circuit 200. An active scanning signal is sequentially applied. The second gate driver 402 applies the m second gate bus lines GL1R to GLmR based on the second gate start pulse signal SPG2 and the second gate clock signal CKG2 output from the display control circuit 200. An active scanning signal is sequentially applied. In the present embodiment, when the source bus lines are driven in the first order, active scanning signals are sequentially applied (selected) to the first gate bus lines GL1L to GLmL, and the source bus lines are When driven in the second order, active scanning signals are sequentially applied (selected) to the second gate bus lines GL1R to GLmR.

図３は、上述のように第１のゲートドライバ４０１と第２のゲートドライバ４０２とを動作させるために表示制御回路２００に設けられた論理回路の構成を示す回路図である。図３（ａ）は、第１および第２のゲートスタートパルス信号ＳＰＧ１，ＳＰＧ２を生成するための論理回路の構成を示す回路図である。この論理回路は、ゲートスタートパルス信号ＳＰＧと転送方向制御信号ＴＳの論理反転信号との論理積を第１のゲートスタートパルス信号ＳＰＧ１として出力するＡＮＤ回路２１１と、ゲートスタートパルス信号ＳＰＧと転送方向制御信号ＴＳとの論理積を第２のゲートスタートパルス信号ＳＰＧ２として出力するＡＮＤ回路２１２とによって構成されている。図３（ｂ）は、第１および第２のゲートクロック信号ＣＫＧ１，ＣＫＧ２を生成するための論理回路の構成を示す回路図である。この論理回路は、ゲートクロック信号ＣＫＧと転送方向制御信号ＴＳの論理反転信号との論理積を第１のゲートクロック信号ＣＫＧ１として出力するＡＮＤ回路２２１と、ゲートクロック信号ＣＫＧと転送方向制御信号ＴＳとの論理積を第２のゲートクロック信号ＣＫＧ２として出力するＡＮＤ回路２２２とによって構成されている。なお、ゲートスタートパルス信号ＳＰＧおよびゲートクロック信号ＣＫＧについては、表示制御回路２００において水平同期信号ＨＳＹ，垂直同期信号ＶＳＹ，および制御信号ＤＳに基づいて生成される。 FIG. 3 is a circuit diagram showing a configuration of a logic circuit provided in the display control circuit 200 in order to operate the first gate driver 401 and the second gate driver 402 as described above. FIG. 3A is a circuit diagram showing a configuration of a logic circuit for generating the first and second gate start pulse signals SPG1, SPG2. This logic circuit outputs an AND circuit 211 that outputs a logical product of the gate start pulse signal SPG and the logical inversion signal of the transfer direction control signal TS as the first gate start pulse signal SPG1, and the gate start pulse signal SPG and the transfer direction control. The AND circuit 212 outputs a logical product with the signal TS as the second gate start pulse signal SPG2. FIG. 3B is a circuit diagram showing a configuration of a logic circuit for generating the first and second gate clock signals CKG1 and CKG2. This logic circuit outputs an AND circuit 221 that outputs a logical product of a gate clock signal CKG and a logical inversion signal of the transfer direction control signal TS as a first gate clock signal CKG1, a gate clock signal CKG, and a transfer direction control signal TS. And an AND circuit 222 that outputs the logical product of them as the second gate clock signal CKG2. Note that the gate start pulse signal SPG and the gate clock signal CKG are generated in the display control circuit 200 based on the horizontal synchronization signal HSY, the vertical synchronization signal VSY, and the control signal DS.

以上のような構成により、転送方向制御信号ＴＳの論理レベルがハイレベルであれば、第２のゲートドライバ４０２に有効な駆動用の信号（第２のゲートスタートパルス信号ＳＰＧ２および第２のゲートクロック信号ＣＫＧ２）が与えられ、第２のゲートドライバ４０２によって第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲが順次に駆動される。一方、転送方向制御信号ＴＳの論理レベルがローレベルであれば、第１のゲートドライバ４０１に有効な駆動用の信号（第１のゲートスタートパルス信号ＳＰＧ１および第１のゲートクロック信号ＣＫＧ１）が与えられ、第１のゲートドライバ４０１によって第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬが順次に駆動される。 With the configuration as described above, if the logical level of the transfer direction control signal TS is high, a driving signal effective for the second gate driver 402 (the second gate start pulse signal SPG2 and the second gate clock). The signal CKG2) is supplied, and the second gate driver lines 402 sequentially drive the second gate bus lines GL1R to GLmR. On the other hand, if the logical level of the transfer direction control signal TS is low level, effective driving signals (first gate start pulse signal SPG1 and first gate clock signal CKG1) are given to the first gate driver 401. The first gate driver lines 401 sequentially drive the first gate bus lines GL1L to GLmL.

以上のような構成によって、ソースバスラインＳＬ（１）ａ，ＳＬ（１）ｂ，ＳＬ（１）ｃ，・・・，ＳＬ（ｎ）ａ，ＳＬ（ｎ）ｂ，ＳＬ（ｎ）ｃに駆動用の映像信号が印加され、第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬもしくは第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲに走査信号が印加されることにより、表示部１００に画像が表示される。 With the above configuration, the source bus lines SL (1) a, SL (1) b, SL (1) c,..., SL (n) a, SL (n) b, SL (n) c An image is displayed on the display unit 100 by applying a video signal for driving and applying a scanning signal to the first gate bus lines GL1L to GLmL or the second gate bus lines GL1R to GLmR.

＜２．画素形成部の構成＞
図４は、本実施形態における画素形成部の構成を示す図である。図４に示すように、各画素形成部は２本のソースバスラインと２本のゲートバスラインとで囲まれるように配置されている。なお、図４では、各画素形成部からみてソースドライバ３００側に配設されているゲートバスラインには符号ＧＬＵ（例えば、１行目のＧＬ１Ｒに相当）を付し、各画素形成部からみてソースドライバ３００とは反対側に配設されているゲートバスラインには符号ＧＬＤ（例えば、１行目のＧＬ１Ｌに相当）を付している。また、各画素形成部からみて第１のゲートドライバ４０１側に配設されているソースバスラインには符号ＳＬＬを付し、各画素形成部からみて第２のゲートドライバ４０２側に配設されているソースバスラインには符号ＳＬＲを付している（例えば、ＳＬＬがＳＬ（１）ａであればＳＬＲはＳＬ（１）ｂとなり、ＳＬＬがＳＬ（１）ｃであればＳＬＲはＳＬ（２）ａとなる。 <2. Configuration of Pixel Forming Unit>
FIG. 4 is a diagram illustrating a configuration of the pixel formation portion in the present embodiment. As shown in FIG. 4, each pixel formation portion is arranged so as to be surrounded by two source bus lines and two gate bus lines. In FIG. 4, the gate bus line arranged on the source driver 300 side as viewed from each pixel forming unit is denoted by reference numeral GLU (for example, corresponding to GL1R in the first row), and viewed from each pixel forming unit. A gate bus line disposed on the opposite side of the source driver 300 is denoted by a symbol GLD (for example, corresponding to GL1L in the first row). The source bus lines provided on the first gate driver 401 side as viewed from each pixel formation portion are denoted by reference numerals SLL, and provided on the second gate driver 402 side as viewed from each pixel formation portion. SLR is attached to the source bus line (for example, if SLL is SL (1) a, SLR is SL (1) b, and if SLL is SL (1) c, SLR is SL (2 ) A.

図４に示すように、各画素形成部には２個のＴＦＴ１０ａ，１０ｂが含まれている。それら２個のＴＦＴのうち画素形成部の中心からみてソースドライバ３００側とは反対側に配置されたＴＦＴ（以下「第１のＴＦＴ」という）１０ａについては、ゲート電極は当該ＴＦＴを含む画素形成部からみてソースドライバ３００側とは反対側を通過するゲートバスライン（第１のゲートドライバ４０１から延びるゲートバスライン）ＧＬＤに接続され、ソース電極は当該ＴＦＴを含む画素形成部からみて第２のゲートドライバ４０２側を通過するソースバスラインＳＬＲに接続されている。また、２個のＴＦＴのうち画素形成部の中心からみてソースドライバ３００側に配置されたＴＦＴ（以下「第２のＴＦＴ」という）１０ｂについては、ゲート電極は当該ＴＦＴを含む画素形成部からみてソースドライバ３００側を通過するゲートバスライン（第２のゲートドライバ４０２から延びるゲートバスライン）ＧＬＵに接続され、ソース電極は当該ＴＦＴを含む画素形成部からみて第１のゲートドライバ４０１側を通過するソースバスラインＳＬＬに接続されている。なお、上記ＴＦＴ１０ａ，１０ｂとしては、典型的にはＣＧシリコン（ＣｏｎｔｉｎｕｏｕｓＧｒａｉｎＳｉｌｉｃｏｎ：連続粒界結晶シリコン）膜で形成されたＴＦＴが用いられる。 As shown in FIG. 4, each pixel formation portion includes two TFTs 10a and 10b. Of the two TFTs, a TFT (hereinafter referred to as a “first TFT”) 10a disposed on the side opposite to the source driver 300 side when viewed from the center of the pixel formation portion is a pixel in which the gate electrode includes the TFT. The gate electrode is connected to a gate bus line (gate bus line extending from the first gate driver 401) GLD passing through the opposite side to the source driver 300 side, and the source electrode is a second one viewed from the pixel formation portion including the TFT. It is connected to the source bus line SLR passing through the gate driver 402 side. Of the two TFTs, the TFT 10b (hereinafter referred to as “second TFT”) 10b disposed on the source driver 300 side as viewed from the center of the pixel formation portion has a gate electrode as viewed from the pixel formation portion including the TFT. A gate bus line (gate bus line extending from the second gate driver 402) GLU passing through the source driver 300 side is connected to the GLU, and the source electrode passes through the first gate driver 401 side as viewed from the pixel formation portion including the TFT. It is connected to the source bus line SLL. As the TFTs 10a and 10b, TFTs formed of CG silicon (Continuous Grain Silicon: continuous grain boundary crystal silicon) film are typically used.

各画素形成部は、上述した第１および第２のＴＦＴ１０ａ，１０ｂと、それらのＴＦＴ１０ａ，１０ｂのドレイン端子に接続された画素電極１１ａ，１１ｂと、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極ＣＯＭと、上記複数個の画素形成部に共通的に設けられ画素電極１１ａ，１１ｂと共通電極ＣＯＭとの間に挟持された液晶層とからなる。そして、画素電極１１ａ，１１ｂと共通電極ＣＯＭとにより形成される液晶容量により画素容量１２が構成される。通常、画素容量１２に確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。なお、第１のＴＦＴ１０ａのドレイン端子に接続された画素電極１１ａと第２のＴＦＴ１０ｂのドレイン端子に接続された画素電極１１ｂとは電気的には接続された構成となっている（透明の表示電極を構成している）。 Each pixel forming portion is provided in common to the first and second TFTs 10a and 10b described above, the pixel electrodes 11a and 11b connected to the drain terminals of the TFTs 10a and 10b, and the plurality of pixel forming portions. The common electrode COM, which is a counter electrode, and a liquid crystal layer that is provided in common to the plurality of pixel forming portions and is sandwiched between the pixel electrodes 11a and 11b and the common electrode COM. The pixel capacitor 12 is composed of a liquid crystal capacitor formed by the pixel electrodes 11a and 11b and the common electrode COM. Usually, an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to hold the voltage in the pixel capacitor 12 with certainty. However, since the auxiliary capacitor is not directly related to the present invention, its description and illustration are omitted. Note that the pixel electrode 11a connected to the drain terminal of the first TFT 10a and the pixel electrode 11b connected to the drain terminal of the second TFT 10b are electrically connected (transparent display electrode). Is configured).

ところで、各画素形成部においては、画素電極とソースバスラインとの間に寄生容量が形成される。図５は、その寄生容量を含めた画素形成部の構成を示す図である。図５に示すように、画素電極１１ａとソースバスラインＳＬＬとの間，画素電極１１ａとソースバスラインＳＬＲとの間，画素電極１１ｂとソースバスラインＳＬＬとの間，および画素電極１１ｂとソースバスラインＳＬＲとの間に寄生容量１３ａ，１４ａ，１３ｂ，および１４ｂが形成されている。なお、ＴＦＴのゲート端子とドレイン端子との間など画素電極とソースバスラインとの間以外にも寄生容量は形成されるが、本発明には直接に関係しないのでその説明および図示を省略する。 By the way, in each pixel formation portion, a parasitic capacitance is formed between the pixel electrode and the source bus line. FIG. 5 is a diagram illustrating a configuration of the pixel formation portion including the parasitic capacitance. As shown in FIG. 5, between the pixel electrode 11a and the source bus line SLL, between the pixel electrode 11a and the source bus line SLR, between the pixel electrode 11b and the source bus line SLL, and between the pixel electrode 11b and the source bus. Parasitic capacitors 13a, 14a, 13b, and 14b are formed between the line SLR. Although parasitic capacitance is formed in addition to between the pixel electrode and the source bus line such as between the gate terminal and the drain terminal of the TFT, the description and illustration thereof are omitted because they are not directly related to the present invention.

＜３．ソースドライバの構成＞
図６は、本実施形態におけるソースドライバ３００の構成を示すブロック図である。このソースドライバ３００は、シフトレジスタ３０とサンプリング回路３１とを備えている。サンプリング回路３１には、表示制御回路２００から送られるＲＧＢ３色の映像信号ＶＲ，ＶＧ，ＶＢをサンプリングするためのアナログスイッチＡＳ１ａ，ＡＳ１ｂ，ＡＳ１ｃ，ＡＳ２ａ，ＡＳ２ｂ，ＡＳ２ｃ，・・・が含まれている。シフトレジスタ３０は、表示制御回路２００から送られるソーススタートパルス信号ＳＰＳとソースクロック信号ＣＫＳと転送方向制御信号ＴＳとを受け取り、サンプリングパルスを順次に出力する。その際、転送方向制御信号ＴＳの論理レベルがハイレベルであれば、「ＳＡＭ（ｎ），ＳＡＭ（ｎ−１），ＳＡＭ（ｎ−２），・・・，ＳＡＭ（３），ＳＡＭ（２），ＳＡＭ（１）」の順にサンプリングパルスは出力される。また、転送方向制御信号ＴＳの論理レベルがローレベルであれば、「ＳＡＭ（１），ＳＡＭ（２）、ＳＡＭ（３），・・・，ＳＡＭ（ｎ−２），ＳＡＭ（ｎ−１），ＳＡＭ（ｎ）」の順にサンプリングパルスは出力される。このようにサンプリングパルスを出力するために、シフトレジスタ３０は双方向シフトレジスタとなっている。 <3. Source Driver Configuration>
FIG. 6 is a block diagram showing the configuration of the source driver 300 in the present embodiment. The source driver 300 includes a shift register 30 and a sampling circuit 31. The sampling circuit 31 includes analog switches AS1a, AS1b, AS1c, AS2a, AS2b, AS2c,... For sampling the RGB three-color video signals VR, VG, VB sent from the display control circuit 200. . The shift register 30 receives the source start pulse signal SPS, the source clock signal CKS, and the transfer direction control signal TS sent from the display control circuit 200, and sequentially outputs sampling pulses. At this time, if the logical level of the transfer direction control signal TS is high, “SAM (n), SAM (n−1), SAM (n−2),..., SAM (3), SAM (2 ), SAM (1) "in this order. If the logical level of the transfer direction control signal TS is low, “SAM (1), SAM (2), SAM (3),..., SAM (n−2), SAM (n−1)”. , SAM (n) "are output in the order of sampling pulses. In order to output the sampling pulse in this way, the shift register 30 is a bidirectional shift register.

ところで、本実施形態では、表示部１００において、画素形成部，ゲートバスライン，およびソースバスラインは図７に示すように配置されている。１つの画素はＲＧＢの３色のサブ画素で形成されるところ、図７においては、或る１つの画素に着目したときのＲ（赤）色用の画素形成部に符号ＰＸ１を付し、Ｇ（緑）色用の画素形成部に符号ＰＸ２を付し、Ｂ（青）色用の画素形成部に符号ＰＸ２を付している。また、（図７で右側に）隣接する画素のＲ（赤）色用の画素形成部に符号ＰＸ４を付している。上述したように、第１のゲートドライバ４０１から延びるゲートバスラインＧＬＤが選択状態にされているときには第１の順序でソースバスラインが駆動され、第２のゲートドライバ４０２から延びるゲートバスラインＧＬＵが選択状態にされているときには第２の順序でソースバスラインが駆動される。ここで、ソースバスラインが第１の順序で駆動されるときと第２の順序で駆動されるときとで、或る同じタイミングで駆動される３本のソースバスラインの組み合わせ（例えば、図７で符号ＳＬ（ｋ）ａ，ＳＬ（ｋ）ｂ，およびＳＬ（ｋ）ｃで示す３本のソースバスライン）は一致する。ところが、１本のソースバスラインには、当該ソースバスラインの両側に配置された異なる２つの色用の画素形成部に含まれるＴＦＴのソース端子が接続されている。このため、ソースバスラインが第１の順序で駆動されるときと第２の順序で駆動されるときとでは、異なる色用の映像信号がソースバスラインに印加されなければならない。例えば、ソースバスラインＳＬ（ｋ）ａに着目すると、第１の順序での駆動が行われるときにはＲ色用の映像信号が印加されなければならず、また、第２の順序での駆動が行われるときにはＧ色用の映像信号が印加されなければならない。 By the way, in this embodiment, in the display unit 100, the pixel formation unit, the gate bus line, and the source bus line are arranged as shown in FIG. One pixel is formed of RGB sub-pixels. In FIG. 7, a pixel formation portion for R (red) color when attention is paid to a certain pixel is denoted by reference numeral PX1, and G Reference numeral PX2 is assigned to the (green) color pixel formation portion, and reference numeral PX2 is assigned to the B (blue) color pixel formation portion. Further, the reference numeral PX4 is assigned to the R (red) color pixel forming portion of the adjacent pixel (on the right side in FIG. 7). As described above, when the gate bus line GLD extending from the first gate driver 401 is selected, the source bus lines are driven in the first order, and the gate bus line GLU extending from the second gate driver 402 is When in the selected state, the source bus lines are driven in the second order. Here, when the source bus lines are driven in the first order and when they are driven in the second order, a combination of three source bus lines driven at the same timing (for example, FIG. 7). , SL (k) a, SL (k) b, and three source bus lines indicated by SL (k) c) match. However, one source bus line is connected to the source terminals of TFTs included in pixel forming portions for two different colors arranged on both sides of the source bus line. For this reason, video signals for different colors must be applied to the source bus lines when the source bus lines are driven in the first order and when they are driven in the second order. For example, focusing on the source bus line SL (k) a, when driving in the first order, an R-color video signal must be applied, and driving in the second order is performed. When this occurs, a video signal for G color must be applied.

そこで、図６に示すように、サンプリング回路３１内の各アナログスイッチには、２色の映像信号と転送方向制御信号ＴＳとサンプリングパルスとが与えられる。例えば、図６で符号ＡＳ１ａで示すアナログスイッチに着目すると、当該アナログスイッチにはＲ色用の映像信号ＶＲとＧ色用の映像信号ＶＧと転送方向制御信号ＴＳとサンプリングパルスＳＡＭ（１）とが与えられる。そして、転送方向制御信号ＴＳの論理レベルがローレベルであれば、サンプリングパルスＳＡＭ（１）に応じてアナログスイッチＡＳ１ａからＲ色用の映像信号ＶＲが出力される。また、転送方向制御信号ＴＳの論理レベルがハイレベルであれば、サンプリングパルスＳＡＭ（１）に応じてアナログスイッチＡＳ１ａからＧ色用の映像信号ＶＧが出力される。 Therefore, as shown in FIG. 6, each analog switch in the sampling circuit 31 is given a two-color video signal, a transfer direction control signal TS, and a sampling pulse. For example, paying attention to the analog switch denoted by reference numeral AS1a in FIG. 6, the analog switch includes an R color video signal VR, a G color video signal VG, a transfer direction control signal TS, and a sampling pulse SAM (1). Given. If the logical level of the transfer direction control signal TS is low, the R color video signal VR is output from the analog switch AS1a in accordance with the sampling pulse SAM (1). If the logical level of the transfer direction control signal TS is high, the G color video signal VG is output from the analog switch AS1a in accordance with the sampling pulse SAM (1).

＜４．駆動方法および作用＞
以下、図８〜図１０を参照しつつ、本実施形態における駆動方法および作用について説明する。なお、ここでは、図８に示す３つの画素形成部Ｐ１，Ｐ２，およびＰ３に着目する。本実施形態では３本ずつソースバスラインが駆動されるところ、ソースバスラインＳＬ（ｋ）ｂとソースバスラインＳＬ（ｋ）ｃとは同じタイミングで駆動され（ソースバスラインＳＬ（ｋ）ａについては不図示）、ソースバスラインＳＬ（ｋ＋１）ａとソースバスラインＳＬ（ｋ＋１）ｂとは同じタイミングで駆動される（ＳＬ（ｋ＋１）ｃについては不図示）。従って、ソースバスラインが第１の順序で駆動されるときには、画素形成部Ｐ１内の画素容量１２１への書き込み（ここでの「書き込み」とは、目標とする電位の映像信号に基づく充電のことをいう）と画素形成部Ｐ２，Ｐ３内の画素容量１２２，１２３への書き込みとは異なるタイミングで行われる。一方、ソースバスラインが第２の順序で駆動されるときには、画素形成部Ｐ１，Ｐ２内の画素容量１２１，１２２への書き込みと画素形成部Ｐ３内の画素容量１２３への書き込みとは異なるタイミングで行われる。なお、以下においては、共通電極ＣＯＭの電位を基準とした画素電極の電位が負から正に変わるときの動作について説明する。 <4. Driving Method and Action>
Hereinafter, the driving method and operation in the present embodiment will be described with reference to FIGS. Here, attention is focused on the three pixel formation portions P1, P2, and P3 shown in FIG. In the present embodiment, the source bus lines are driven three by three, and the source bus line SL (k) b and the source bus line SL (k) c are driven at the same timing (about the source bus line SL (k) a). The source bus line SL (k + 1) a and the source bus line SL (k + 1) b are driven at the same timing (SL (k + 1) c is not shown). Therefore, when the source bus lines are driven in the first order, writing to the pixel capacitor 121 in the pixel formation portion P1 (here, “writing” refers to charging based on a video signal having a target potential). And writing to the pixel capacitors 122 and 123 in the pixel formation portions P2 and P3 are performed at different timings. On the other hand, when the source bus lines are driven in the second order, writing to the pixel capacitors 121 and 122 in the pixel formation portions P1 and P2 and writing to the pixel capacitance 123 in the pixel formation portion P3 are different timings. Done. In the following, an operation when the potential of the pixel electrode with reference to the potential of the common electrode COM changes from negative to positive will be described.

＜４．１ソースバスラインを第１の順序で駆動させるとき＞
転送方向制御信号ＴＳの論理レベルがローレベルになっているとき、上述したように、第１のゲートドライバ４０１によって第１のゲートバスラインＧＬ１Ｌ〜ＧＬｍＬが順次に駆動される。また、このとき、ソースドライバ３００内のシフトレジスタ３０では第１の順序でサンプリングパルスが出力される。 <4.1 When driving source bus lines in first order>
When the logical level of the transfer direction control signal TS is low, the first gate bus lines GL1L to GLmL are sequentially driven by the first gate driver 401 as described above. At this time, the shift register 30 in the source driver 300 outputs sampling pulses in the first order.

１行目の第１のゲートバスラインＧＬ１Ｌが選択状態となっている期間には、画素形成部Ｐ１，Ｐ２，およびＰ３内の第１のＴＦＴ１０ａ１，１０ａ２，および１０ａ３はオン状態となっている。この期間において、図９（ａ）に示すようにサンプリングパルスＳＡＭ（ｋ）が発生すると、画素形成部Ｐ１では、ソースバスラインＳＬ（ｋ）ｃに印加された映像信号に基づく書き込みが行われる。これにより、画素電極１１ａ１の電位ＶＰ１は図９（ｃ）で符号５１で示すように上昇する。その後、図９（ｂ）に示すようにサンプリングパルスＳＡＭ（ｋ＋１）が発生すると、ソースバスラインＳＬ（ｋ＋１）ａに印加される映像信号の電位が大きく変動し、画素形成部Ｐ２では当該映像信号に基づく書き込みが行われる。これにより、画素電極１１ａ２の電位ＶＰ２は図９（ｄ）で符号５２で示すように上昇する。このとき、ソースバスラインＳＬ（ｋ）ｂやソースバスラインＳＬ（ｋ）ｃに印加される映像信号の電位には変化がないので、寄生容量１３ａ１，１４ａ１の存在にかかわらず、画素電極１１ａ１の電位ＶＰ１は図９（ｃ）で符号５３で示すように維持される。すなわち、従来例において図１６（ｃ）で符号６２で示したような画素電極の電位の上昇はない。 During the period when the first gate bus line GL1L in the first row is in the selected state, the first TFTs 10a1, 10a2, and 10a3 in the pixel formation portions P1, P2, and P3 are in the on state. During this period, when the sampling pulse SAM (k) is generated as shown in FIG. 9A, the pixel forming portion P1 performs writing based on the video signal applied to the source bus line SL (k) c. As a result, the potential VP1 of the pixel electrode 11a1 rises as indicated by reference numeral 51 in FIG. Thereafter, as shown in FIG. 9B, when the sampling pulse SAM (k + 1) is generated, the potential of the video signal applied to the source bus line SL (k + 1) a greatly fluctuates, and the video signal is generated in the pixel formation portion P2. Writing is performed based on. As a result, the potential VP2 of the pixel electrode 11a2 rises as indicated by reference numeral 52 in FIG. At this time, since the potential of the video signal applied to the source bus line SL (k) b and the source bus line SL (k) c is not changed, the pixel electrode 11a1 has no change regardless of the presence of the parasitic capacitors 13a1 and 14a1. The potential VP1 is maintained as indicated by reference numeral 53 in FIG. That is, in the conventional example, the potential of the pixel electrode does not increase as indicated by reference numeral 62 in FIG.

＜４．２ソースバスラインを第２の順序で駆動させるとき＞
転送方向制御信号ＴＳの論理レベルがハイレベルになっているとき、上述したように、第２のゲートドライバ４０２によって第２のゲートバスラインＧＬ１Ｒ〜ＧＬｍＲが順次に駆動される。また、このとき、ソースドライバ３００内のシフトレジスタ３０では第２の順序でサンプリングパルスが出力される。 <4.2 Driving source bus lines in second order>
When the logical level of the transfer direction control signal TS is high, the second gate bus lines GL1R to GLmR are sequentially driven by the second gate driver 402 as described above. At this time, the shift register 30 in the source driver 300 outputs sampling pulses in the second order.

１行目の第２のゲートバスラインＧＬ１Ｒが選択状態となっている期間には、画素形成部Ｐ１，Ｐ２，およびＰ３内の第２のＴＦＴ１０ｂ１，１０ｂ２，および１０ｂ３はオン状態となっている。この期間において、図１０（ｂ）に示すようにサンプリングパルスＳＡＭ（ｋ＋１）が発生すると、画素形成部Ｐ３では、ソースバスラインＳＬ（ｋ＋１）ａに印加された映像信号に基づく書き込みが行われる。これにより、画素電極１１ｂ３の電位ＶＰ３は図１０（ｄ）で符号５５で示すように上昇する。その後、図１０（ａ）に示すようにサンプリングパルスＳＡＭ（ｋ）が発生すると、ソースバスラインＳＬ（ｋ）ｃに印加される映像信号の電位が大きく変動し、画素形成部Ｐ２では当該映像信号に基づく書き込みが行われる。これにより、画素電極１１ｂ２の電位ＶＰ２は図１０（ｃ）で符号５６で示すように上昇する。このとき、ソースバスラインＳＬ（ｋ＋１）ａやソースバスラインＳＬ（ｋ＋１）ｂに印加される映像信号の電位には変化がないので、寄生容量１３ｂ３，１４ｂ３の存在にかかわらず、画素電極１１ｂ３の電位ＶＰ３は図１０（ｄ）で符号５７で示すように維持される。すなわち、従来例において図１６（ｃ）で符号６２で示したような画素電極の電位の上昇はない。 During the period when the second gate bus line GL1R in the first row is in the selected state, the second TFTs 10b1, 10b2, and 10b3 in the pixel formation portions P1, P2, and P3 are in the on state. During this period, when the sampling pulse SAM (k + 1) is generated as shown in FIG. 10B, the pixel forming unit P3 performs writing based on the video signal applied to the source bus line SL (k + 1) a. As a result, the potential VP3 of the pixel electrode 11b3 rises as indicated by reference numeral 55 in FIG. Thereafter, as shown in FIG. 10A, when the sampling pulse SAM (k) is generated, the potential of the video signal applied to the source bus line SL (k) c greatly fluctuates, and the video signal is generated in the pixel forming unit P2. Writing is performed based on. As a result, the potential VP2 of the pixel electrode 11b2 rises as indicated by reference numeral 56 in FIG. At this time, since the potential of the video signal applied to the source bus line SL (k + 1) a and the source bus line SL (k + 1) b does not change, the pixel electrode 11b3 is not affected by the presence of the parasitic capacitors 13b3 and 14b3. The potential VP3 is maintained as indicated by reference numeral 57 in FIG. That is, in the conventional example, the potential of the pixel electrode does not increase as indicated by reference numeral 62 in FIG.

なお、上記においては１行目の第１または第２のゲートバスラインＧＬ１Ｌ，ＧＬ１Ｒが選択状態となっている期間の動作について説明したが、２行目以降の第１または第２のゲートバスラインが選択状態となっている期間についても同様の動作が行われる。 In the above description, the operation during the period in which the first or second gate bus line GL1L, GL1R in the first row is in the selected state has been described. However, the first or second gate bus line in the second row and thereafter is described. The same operation is performed during a period in which is selected.

＜５．効果＞
以上のように、本実施形態によれば、駆動方式として点順次駆動方式が採用されている液晶表示装置において、各画素形成部には２つのＴＦＴ（第１のＴＦＴ１０ａおよび第２のＴＦＴ１０ｂ）が設けられており、それら２つのＴＦＴのゲート端子は、当該ＴＦＴを含む画素形成部に対応して設けられた２本のゲートバスライン（第１のゲートバスラインおよび第２のゲートバスライン）に相反的に接続されている。また、上記２つのＴＦＴのソース端子は、当該ＴＦＴを含む画素形成部の両側に配設された２本のソースバスラインに相反的に接続されている。このような構成において、第１の順序でソースバスラインが駆動されるときには第１のゲートバスラインが選択状態とされ、第２の順序でソースバスラインが駆動されるときには第２のゲートバスラインが選択状態とされる。 <5. Effect>
As described above, according to the present embodiment, in the liquid crystal display device adopting the dot sequential driving method as the driving method, each pixel forming unit has two TFTs (first TFT 10a and second TFT 10b). The gate terminals of the two TFTs are connected to two gate bus lines (first gate bus line and second gate bus line) provided corresponding to the pixel formation portion including the TFT. Connected reciprocally. The source terminals of the two TFTs are reciprocally connected to two source bus lines disposed on both sides of the pixel formation portion including the TFT. In such a configuration, when the source bus lines are driven in the first order, the first gate bus line is selected, and when the source bus lines are driven in the second order, the second gate bus line is selected. Is selected.

ここで、第１のゲートバスラインにゲート端子が接続されているＴＦＴに着目すると、当該ＴＦＴのソース端子は、第１の順序でソースバスラインが駆動されるときに相対的に駆動順序の遅いソースバスラインが配置されている側のソースバスラインに接続されている。このため、当該ＴＦＴを含む画素形成部内の画素容量に所望の充電（目標とする電位の映像信号に基づく充電）がなされた後、当該画素形成部の両側に配設された２本のソースバスラインに印加される映像信号の電位が同じ水平走査期間中に大きく変動することはない。 Here, paying attention to the TFT having the gate terminal connected to the first gate bus line, the source terminal of the TFT has a relatively slow driving order when the source bus line is driven in the first order. It is connected to the source bus line on the side where the source bus line is arranged. For this reason, after a desired charge (charging based on a video signal of a target potential) is made to the pixel capacitance in the pixel formation portion including the TFT, two source buses arranged on both sides of the pixel formation portion The potential of the video signal applied to the line does not vary greatly during the same horizontal scanning period.

また、第２のゲートバスラインにゲート端子が接続されているＴＦＴに着目すると、当該ＴＦＴのソース端子は、第２の順序でソースバスラインが駆動されるときに相対的に駆動順序の遅いソースバスラインが配置されている側のソースバスラインに接続されている。このため、当該ＴＦＴを含む画素形成部内の画素容量に所望の充電がなされた後、当該画素形成部の両側に配設された２本のソースバスラインに印加される映像信号の電位が同じ水平走査期間中に大きく変動することはない。 When attention is paid to the TFT having the gate terminal connected to the second gate bus line, the source terminal of the TFT is a source whose driving order is relatively slow when the source bus line is driven in the second order. It is connected to the source bus line on the side where the bus line is arranged. For this reason, after the pixel capacitor in the pixel formation portion including the TFT is charged as desired, the potentials of the video signals applied to the two source bus lines disposed on both sides of the pixel formation portion are the same horizontal. There is no significant fluctuation during the scanning period.

以上のように、第１の順序または第２の順序のいずれの順序でソースバスラインが駆動されても、画素形成部内の画素容量に所望の充電がなされた後、当該画素形成部の両側に配設された２本のソースバスラインに印加される映像信号の電位が同じ水平走査期間中に大きく変動することはない。これにより、画素形成部内の画素電極とソースバスラインとの間に形成される寄生容量に起因する表示不良（例えば、表示部に筋が視認される等）の発生が抑制される。 As described above, regardless of whether the source bus line is driven in the first order or the second order, after the pixel capacitor in the pixel formation portion is charged to a desired value, it is applied to both sides of the pixel formation portion. The potential of the video signal applied to the two source bus lines provided does not vary greatly during the same horizontal scanning period. As a result, the occurrence of display defects (for example, streaks are visually recognized on the display unit) due to the parasitic capacitance formed between the pixel electrode in the pixel formation unit and the source bus line is suppressed.

＜６．その他＞
上記実施形態においては、各画素形成部からみてソースドライバ３００側に第２のゲートバスラインが配設され、ソースドライバ３００とは反対側に第１のゲートバスラインが配設され、第２のゲートバスラインにゲート端子が接続されたＴＦＴ１０ｂのソース端子は当該各画素形成部からみて第１のゲートドライバ４０１側に配設されたソースバスラインに接続され、第１のゲートバスラインにゲート端子が接続されたＴＦＴ１０ａのソース端子は当該各画素形成部からみて第２のゲートドライバ４０２側に配設されたソースバスラインに接続された構成となっているが、本発明はこれに限定されない。ソースバスラインの駆動順序に応じて選択状態とされる各行につき２本のゲートバスラインが設けられ、各ゲートバスラインにゲート端子が接続されたＴＦＴのソース端子が、当該各ゲートバスラインが選択状態とされたときに相対的に（ソースバスラインの）駆動順序の遅い側に配設されているソースバスラインに接続された構成となっていれば良い。例えば、図１１に示すように、各画素形成部からみてソースドライバ３００側に第１のゲートバスラインが配設され、ソースドライバ３００側とは反対側に第２のゲートバスラインが配設され、第１のゲートバスラインにゲート端子が接続されたＴＦＴ１０ａのソース端子が当該各画素形成部からみて第２のゲートドライバ４０２側に配設されたソースバスラインに接続され、第２のゲートバスラインにゲート端子が接続されたＴＦＴ１０ｂのソース端子が当該各画素形成部からみて第１のゲートドライバ４０１側に配設されたソースバスラインに接続された構成であっても良い。 <6. Other>
In the above embodiment, the second gate bus line is disposed on the source driver 300 side as viewed from each pixel formation portion, the first gate bus line is disposed on the opposite side of the source driver 300, and the second The source terminal of the TFT 10b whose gate terminal is connected to the gate bus line is connected to the source bus line provided on the first gate driver 401 side as viewed from each pixel forming portion, and the gate terminal is connected to the first gate bus line. The source terminal of the TFT 10a to which is connected is connected to a source bus line disposed on the second gate driver 402 side as viewed from each pixel formation portion, but the present invention is not limited to this. Two gate bus lines are provided for each row selected according to the driving order of the source bus lines, and the source terminal of the TFT having the gate terminal connected to each gate bus line is selected by each gate bus line. It is only necessary to be connected to the source bus line that is disposed on the relatively slow drive order (source bus line) when the state is set. For example, as shown in FIG. 11, a first gate bus line is disposed on the source driver 300 side as viewed from each pixel formation portion, and a second gate bus line is disposed on the opposite side to the source driver 300 side. The source terminal of the TFT 10a, the gate terminal of which is connected to the first gate bus line, is connected to the source bus line disposed on the second gate driver 402 side as viewed from each pixel forming portion, and the second gate bus The source terminal of the TFT 10b whose gate terminal is connected to the line may be connected to the source bus line provided on the first gate driver 401 side as viewed from each pixel formation portion.

また、上記実施形態においては、ソースバスラインが３本ずつ駆動される例を挙げて説明したが、本発明はこれに限定されない。ＲＧＢ３色のカラー液晶表示装置の場合には、６本ずつ，９本ずつ，１２本ずつ等、３ｋ本（ｋは自然数）ずつソースバスラインが駆動されれば良い。さらに、ソースバスラインが１本ずつ駆動される白黒の液晶表示装置についても本発明を適用することができる。 In the above-described embodiment, an example in which three source bus lines are driven has been described. However, the present invention is not limited to this. In the case of an RGB three-color color liquid crystal display device, the source bus lines may be driven by 3k (k is a natural number) such as 6 units, 9 units, 12 units. Further, the present invention can be applied to a monochrome liquid crystal display device in which source bus lines are driven one by one.

本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の表示部の概略構成を示す図である。It is a figure which shows schematic structure of the display part of the active matrix type liquid crystal display device which concerns on one Embodiment of this invention. 上記実施形態に係る液晶表示装置の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the liquid crystal display device which concerns on the said embodiment. 上記実施形態において、第１のゲートドライバと第２のゲートドライバとを動作させるために表示制御回路に設けられた論理回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a logic circuit provided in a display control circuit for operating a first gate driver and a second gate driver in the embodiment. 上記実施形態において、画素形成部の構成を示す図である。In the said embodiment, it is a figure which shows the structure of a pixel formation part. 上記実施形態において、寄生容量を含めた画素形成部の構成を示す図である。In the said embodiment, it is a figure which shows the structure of the pixel formation part containing parasitic capacitance. 上記実施形態において、ソースドライバの構成を示すブロック図であるIn the said embodiment, it is a block diagram which shows the structure of a source driver. 上記実施形態において、画素形成部，ゲートバスライン，およびソースバスラインの位置関係を示す図である。FIG. 4 is a diagram showing a positional relationship among a pixel formation portion, a gate bus line, and a source bus line in the embodiment. 上記実施形態における駆動方法について説明するための図である。It is a figure for demonstrating the drive method in the said embodiment. 上記実施形態における作用について説明するための波形図である。It is a wave form diagram for demonstrating the effect | action in the said embodiment. 上記実施形態における作用について説明するための波形図である。It is a wave form diagram for demonstrating the effect | action in the said embodiment. 上記実施形態の変形例における表示部の概略構成を示す図である。It is a figure which shows schematic structure of the display part in the modification of the said embodiment. 従来の液晶表示装置の表示部の概略構成を示す図である。It is a figure which shows schematic structure of the display part of the conventional liquid crystal display device. 従来の液晶表示装置のソースドライバの構成を示すブロック図である。It is a block diagram which shows the structure of the source driver of the conventional liquid crystal display device. 従来例（特開平１０−２０６８６９号公報）を示す図である。It is a figure which shows a prior art example (Unexamined-Japanese-Patent No. 10-206869). 従来例において、隣接する２画素分の構成を示す回路図である。In a prior art example, it is a circuit diagram which shows the structure for two adjacent pixels. 従来例における課題について説明するための波形図である。It is a wave form diagram for demonstrating the subject in a prior art example. 従来例における課題について説明するための波形図である。It is a wave form diagram for demonstrating the subject in a prior art example.

Explanation of symbols

１０ａ…第１のＴＦＴ
１０ｂ…第２のＴＦＴ
１１ａ，１１ｂ…画素電極
１２…画素容量
１３ａ，１３ｂ，１４ａ，１４ｂ…寄生容量
３０…シフトレジスタ
３１…サンプリング回路
１００…表示部
２００…表示制御回路
３００…ソースドライバ
４０１…第１のゲートドライバ
４０２…第２のゲートドライバ
ＧＬ１Ｌ〜ＧＬｍＬ…第１のゲートバスライン
ＧＬ１Ｒ〜ＧＬｍＲ…第２のゲートバスライン
ＳＬ（１）ａ〜ＳＬ（ｎ）ａ…ソースバスライン
ＳＬ（１）ｂ〜ＳＬ（ｎ）ｂ…ソースバスライン
ＳＬ（１）ｃ〜ＳＬ（ｎ）ｃ…ソースバスライン 10a: first TFT
10b ... second TFT
11a, 11b ... pixel electrode 12 ... pixel capacitance 13a, 13b, 14a, 14b ... parasitic capacitance 30 ... shift register 31 ... sampling circuit 100 ... display unit 200 ... display control circuit 300 ... source driver 401 ... first gate driver 402 ... 2nd gate driver GL1L-GLmL ... 1st gate bus line GL1R-GLmR ... 2nd gate bus line SL (1) a-SL (n) a ... Source bus line SL (1) b-SL (n) b ... Source bus line SL (1) c to SL (n) c ... Source bus line

Claims

A plurality of video signal lines for respectively transmitting a plurality of video signals representing images to be displayed, a plurality of first scanning signal lines intersecting with the plurality of video signal lines, and the plurality of video signal lines and the above By applying a plurality of video signals to the plurality of video signal lines, a display unit including a plurality of pixel forming units arranged in a matrix corresponding to intersections with the plurality of first scanning signal lines, respectively. A display device comprising: a video signal line driving circuit that drives the plurality of video signal lines; and a first scanning signal line driving circuit that selectively drives the plurality of first scanning signal lines,
A plurality of second scanning signal lines provided in the display unit so as to correspond to the plurality of first scanning signal lines on a one-to-one basis;
A second scanning signal line driving circuit that selectively drives the plurality of second scanning signal lines;
Each pixel forming part
A first switching element having a gate terminal connected to the first scanning signal line and a source terminal connected to a video signal line disposed on one side of the display unit with respect to each pixel forming unit; ,
A second switching element having a gate terminal connected to the second scanning signal line and a source terminal connected to a video signal line disposed on the other side of the display unit with respect to each pixel forming unit; Including
The video signal line driving circuit includes the plurality of videos in a first order that is an order from the other side of the display unit to one side or a second order that is an order from one side of the display unit to the other side. Drive a predetermined number of signal lines,
When the plurality of video signal lines are driven in the first order by the video signal line driving circuit, the plurality of first scanning signal lines are driven by the first scanning signal line driving circuit, and the video When the plurality of video signal lines are driven in the second order by the signal line driving circuit, the plurality of second scanning signal lines are driven by the second scanning signal line driving circuit. Display device.

The plurality of pixel formation units are a first color pixel formation unit, a second color pixel formation unit, and a third color pixel formation unit that are repeatedly arranged in the extending direction of the first scanning signal line. It consists of a pixel formation part,
2. The display device according to claim 1, wherein the video signal line driving circuit drives the plurality of video signal lines by 3k (k is a natural number).

The video signal line driving circuit may be configured such that the plurality of video signal lines have the same combination of 3k when driven in the first order and when driven in the second order. A video signal line is driven, and video signals for different colors are applied to each video signal line when the plurality of video signal lines are driven in the first order and when the second signal is driven in the second order. The display device according to claim 2, wherein:

4. The display device according to claim 1, wherein each of the first and second switching elements is a thin film transistor using continuous grain boundary crystal silicon. 5.

The display unit, the video signal line driving circuit, the first scanning signal line driving circuit, and the second scanning signal line driving circuit are a driver monolithic type formed on the same substrate. The display device according to any one of claims 1 to 4.

The display device according to claim 1, wherein the display device is a liquid crystal display device.